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特表2023-533503スプリットセル型３Ｄ－ＮＡＮＤメモリデバイスの製造技術
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-08-03
(54)【発明の名称】スプリットセル型３Ｄ－ＮＡＮＤメモリデバイスの製造技術
(51)【国際特許分類】
H10B 41/30 20230101AFI20230727BHJP
H10B 43/00 20230101ALI20230727BHJP
H01L 21/336 20060101ALI20230727BHJP
【ＦＩ】
H10B41/30
H10B43/00
H01L29/78 371
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022581450
(86)(22)【出願日】2021-06-30
(85)【翻訳文提出日】2023-02-27
(86)【国際出願番号】 US2021039928
(87)【国際公開番号】W WO2022010715
(87)【国際公開日】2022-01-13
(31)【優先権主張番号】63/048,342
(32)【優先日】2020-07-06
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/362,557
(32)【優先日】2021-06-29
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】309034272
【氏名又は名称】アデイア セミコンダクター テクノロジーズ リミテッド ライアビリティ カンパニー
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100098475
【弁理士】
【氏名又は名称】倉澤 伊知郎
(74)【代理人】
【識別番号】100130937
【弁理士】
【氏名又は名称】山本 泰史
(74)【代理人】
【識別番号】100144451
【弁理士】
【氏名又は名称】鈴木 博子
(74)【代理人】
【識別番号】100168871
【弁理士】
【氏名又は名称】岩上 健
(72)【発明者】
【氏名】チャン シュー
(72)【発明者】
【氏名】ハーバ ベルガセム
(72)【発明者】
【氏名】カトカー ラジェシュ
(72)【発明者】
【氏名】フィッシュ デヴィッド エドワード
(72)【発明者】
【氏名】デラクルス ハビエル エー
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA04
5F083JA19
5F083JA39
5F083JA40
5F083JA60
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083NA01
5F083PR05
5F083PR21
5F083PR22
5F101BA01
5F101BA45
5F101BB04
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
(57)【要約】
３次元ＮＡＮＤ（３Ｄ－ＮＡＮＤ）メモリデバイスなどのメモリデバイスを製造するための技術は、ゲートプレーン（例えば、ワード線を含むプレーン）をストリップに分割し、それによってメモリセルを分割し、それぞれのメモリデバイスのメモリセルの密度を増加させることを含むことができる。本明細書で説明する技術は、様々なタイプの３Ｄ－ＮＡＮＤ又は他のメモリデバイスに適用可能である。
【選択図】 図２Ａ
【選択図】 図２Ａ
【特許請求の範囲】
【請求項1】
高さ、長さ、及び幅を含む３次元ＮＡＮＤメモリデバイス（３Ｄ－ＮＡＮＤ）を製造する方法であって、基材を提供するステップと、
前記基材の上に第１の材料の第１の層を堆積させるステップと、
前記第１の層の上に第２の材料の第２の層を堆積させ、前記第１の層及び前記第２の層が交互に積層されたスタックを形成するステップと、
前記スタックに複数の溝を形成するステップであって、前記複数の溝は、前記３Ｄ－ＮＡＮＤメモリデバイスの長さに沿って延びる、ステップと、
前記複数の溝を前記第１の材料で満たすステップと、
前記溝の各々に複数の垂直ホールを形成するステップであって、前記垂直ホールは、前記３Ｄ－ＮＡＮＤメモリデバイスの高さに沿って延びる、ステップと、
前記複数の垂直ホールの壁上に１又は２以上のコンフォーマル材料を堆積して、前記複数の溝の中に垂直ＮＡＮＤストリングを形成するステップと、
前記垂直ＮＡＮＤストリングの壁上に導電材料を堆積させるステップと、
前記垂直ＮＡＮＤストリングに誘電材料を堆積させるステップと、
を含み、
前記第２の層の第２の材料及び前記垂直ＮＡＮＤストリングは、前記３Ｄ－ＮＡＮＤメモリデバイスの前記第２の層のメモリセルを画定し、前記第２の層の前記第２の材料は、前記３Ｄ－ＮＡＮＤメモリデバイスのワード線を画定する、方法。
【請求項2】
前記スタックを形成するために、前記第１の材料の前記第１の層を堆積させ、前記第２の材料の前記第２の層を堆積させる前に、前記基材に複数のパイプ接続部を形成するステップと、前記複数のパイプ接続部に前記第１又は第２の材料を堆積させるステップであって、前記スタックに前記複数の溝を形成するステップは、前記複数のパイプ接続部の対応するパイプ接続部の反対側の端部に溝のペアを形成することを含む、ステップと、
前記溝の間にトレンチを形成するステップと、
前記第２の材料を堆積させる前に、前記第１の層の上に第３の材料を堆積させるステップと、
前記トレンチを介して前記スタックから前記第３の材料を除去するステップと、
前記トレンチを介して前記スタックに前記第２の材料を堆積して、前記第３の材料を置き換えるステップと、
前記誘電材料を前記トレンチ内に堆積させるステップと、
をさらに含む、請求項１に記載の方法。
【請求項3】
前記第２の材料は、タングステンを含む、請求項２に記載の方法。
【請求項4】
前記導電材料は、シリコン又はポリシリコンの一方を含む、請求項３に記載の方法。
【請求項5】
前記基材は、シリコン又はポリシリコンの一方を含む、請求項２に記載の方法。
【請求項6】
前記第２の材料、第３の材料、又は導電材料のうちの少なくとも１つは、シリコン又はポリシリコンのうちの少なくとも１つを含む、請求項５記載の方法。
【請求項7】
前記複数の溝のうちの第１の溝の垂直ホールは、前記複数の溝のうち隣接する第２の溝の垂直ホールに対して千鳥配置である、請求項１に記載の方法。
【請求項8】
前記スタックに前記複数の溝を形成するステップは、前記溝の各々がその中に画定された間隙を含むように、前記複数の溝を不連続な様式で形成することを含み、前記方法は、
２又は３以上のトレンチを形成するステップと、
前記第２の材料を堆積させる前に、前記第１の層の上に第３の材料を堆積させるステップと、
前記第３の材料を、前記２又は３以上のトレンチを通して前記スタックから除去するステップと、
前記２又は３以上のトレンチを通して前記スタック内に前記第２の材料を堆積させ、前記第３の材料を置き換えるステップと、
前記トレンチ内に前記第１の材料を堆積させるステップと、
を含む、請求項１に記載の方法。
【請求項9】
前記スタックに前記第２の材料を堆積させるステップは、原子層堆積、化学気相成長、プラズマ支援原子層堆積、又はプラズマ強化化学気相成長のうちの１つを含む、請求項８に記載の方法。
【請求項10】
前記スタックに前記複数の溝を形成するステップは、前記溝の各々がその中に画定された間隙を含むように、前記複数の溝を不連続な様式で形成することを含み、前記方法は、
前記間隙の各々にビアを形成するステップと、
前記第２の材料を堆積させる前に、前記第１の層の上に第３の材料を堆積させるステップと、
前記第３の材料を、前記ビアを通して前記スタックから除去するステップと、
前記スタックに前記第２の材料を堆積させ、前記ビアを通して前記第３の材料を置き換えるステップと、
前記ビア内に前記第１の材料を堆積させるステップと、
を含む、請求項１に記載の方法。
【請求項11】
前記スタックに前記第２の材料を堆積させるステップは、原子層堆積、化学気相成長、プラズマ支援原子層堆積、又はプラズマ強化化学気相成長のうちの１つを含む、請求項１０に記載の方法。
【請求項12】
高さ、長さ、及び幅を含む３次元ＮＡＮＤ（３Ｄ－ＮＡＮＤ）メモリデバイスであって、基材と、
前記基材の上のスタックであって、複数の第１の層及び複数の第２の層が交互に配置されており、前記複数の第１の層が第１の材料を含み、前記複数の第２の層が第２の材料を含む、スタックと、
前記スタックに画定された複数の溝に画定された複数の垂直３Ｄ－ＮＡＮＤストリングであって、前記垂直３Ｄ－ＮＡＮＤストリングは、前記３Ｄ－ＮＡＮＤメモリデバイスの高さに沿って延び、前記溝は、前記３Ｄ－ＮＡＮＤメモリデバイスの長さに沿って延びる、複数の垂直３Ｄ－ＮＡＮＤストリングと、
前記第２の層の前記垂直３Ｄ－ＮＡＮＤストリングに画定された複数のメモリセルと、
前記溝の間に画定された複数のワード線であって、前記ワード線の各々は、前記溝のうちの１つによって、前記複数の第２の層のうちの１つの中の次のワード線から分離される、複数のワード線と、
を備える、３次元ＮＡＮＤ（３Ｄ－ＮＡＮＤ）メモリデバイス。
【請求項13】
前記第１の材料で満たされた分離トレンチをさらに備える、請求項１２に記載の３Ｄ－ＮＡＮＤメモリデバイス。
【請求項14】
前記第２の材料は、タングステンを含む、請求項１３に記載の３Ｄ－ＮＡＮＤメモリデバイス。
【請求項15】
前記ＮＡＮＤストリングの導電材料は、シリコン又はポリシリコンの一方を含む、請求項１４に記載の３Ｄ－ＮＡＮＤメモリデバイス。
【請求項16】
前記基材は、シリコン又はポリシリコンの一方を含む、請求項１２に記載の３Ｄ－ＮＡＮＤメモリデバイス。
【請求項17】
前記第２の材料、第３の材料、又は導電材料のうちの少なくとも１つは、シリコン又はポリシリコンのうちの少なくとも１つを含む、請求項１６に記載の３Ｄ－ＮＡＮＤメモリデバイス。
【請求項18】
前記複数の溝のうちの第１の溝の垂直チャネルは、前記複数の溝のうちの隣接する第２の溝の前記垂直３Ｄ－ＮＡＮＤストリングに対して千鳥配置である、請求項１２に記載の３Ｄ－ＮＡＮＤメモリデバイス。
【請求項19】
３次元ＮＡＮＤ（３Ｄ－ＮＡＮＤ）メモリデバイスを製造する方法であって、基材の上に第１の材料の第１の層を堆積させるステップと、
第２の材料の第２の層を堆積してスタックを形成するステップと、
前記スタックに第１の材料を含む溝を形成するステップであって、前記溝は前記３Ｄ－ＮＡＮＤメモリデバイスの長さに沿って延びる、ステップと、
前記溝に複数の導電性垂直３Ｄ－ＮＡＮＤストリングを形成するステップであって、前記第２の材料及び前記導電性垂直３Ｄ－ＮＡＮＤストリングは、前記３Ｄ－ＮＡＮＤメモリデバイスのために前記第２の層においてメモリセルを画定し、前記第２の層の前記第２の材料は、前記３Ｄ－ＮＡＮＤメモリデバイスのために２つのワード線を画定し、前記ワード線の各々は、前記溝のうちの１つによって前記第２の層の中の次のワード線と分離されている、ステップと、
前記導電性垂直３Ｄ－ＮＡＮＤストリングの各々の上にコンタクトを形成するステップと、
前記コンタクトの各々をビット線に結合するステップと、
を含む、方法。
【請求項20】
前記基材、前記第２の材料、第３の材料、又は導電材料の少なくとも１つは、シリコン又はポリシリコンのうちの少なくとも１つを含む、請求項１９に記載の方法。
【請求項21】
３次元ＮＡＮＤ（３Ｄ－ＮＡＮＤ）メモリデバイスを製造する方法であって、基材の上に、第１の材料の複数の第１の層と第２の材料の複数の第２の層とを交互に堆積してスタックを形成するステップと、
スタックに第１の材料を含む複数の溝を形成するステップであって、前記溝は、前記３Ｄ－ＮＡＮＤメモリデバイスのワード線方向に沿って延び、前記第２の層のうちの少なくとも一部を前記ワード線方向に沿って延びるストリップに分割するステップと、
前記スタックに複数のチャネルホールをエッチングするステップであって、前記チャネルホールの各々は、前記溝の１つと重なり、前記ワード線方向と直交するビット線方向において前記溝の１つよりも広い、ステップと、
メモリ層及びチャネル層をチャネルホールに堆積させ、垂直ＮＡＮＤストリングを形成するステップと、
を含む、方法。
【請求項22】
前記複数の溝を形成するステップは、前記ワード線方向に沿って実質的に整列している２つの隣接する前記溝の間に間隙領域を画定することを含む、請求項２１に記載の方法。
【請求項23】
前記スタックにエッチングされた前記チャネルホールは、間隙領域と重ならない、請求項２２に記載の方法。
【請求項24】
前記スタックに複数の分離トレンチをエッチングするステップであって、前記分離トレンチは、前記ワード線方向に沿って延びる、ステップと、前記分離トレンチの前記第２の層の露出した側壁から、前記第２の層の前記第２の材料を選択的に除去するステップと、
前記除去された第２の材料によって現れた空間にゲート金属を堆積させるステップであって、前記間隙領域が、前記第２の材料を除去して前記ゲート金属を堆積させるための経路を提供するステップと、
前記分離トレンチに残された材料を除去するステップと、
前記分離トレンチを誘電材料で満たすステップと、
を含む、請求項２２に記載の方法。
【請求項25】
前記スタックの少なくとも１つの側面に階段領域を形成するステップであって、前記複数の溝は、前記階段領域の中に延びる、請求項２１に記載の方法。
【請求項26】
前記溝の少なくとも１つは、前記階段領域の中に部分的にのみ延び、前記スタックの底部の少なくとも１つの第２の層は、前記溝の少なくとも１つの反対側に第１の部分及び第２の部分を有し、
前記第１の部分及び前記第２の部分は、前記階段領域の前記少なくとも１つの第２の層の残りの部分を介して結合される、請求項２５に記載の方法。
【請求項27】
前記スタックは、第１の高さを有し、前記溝のうちの少なくとも１つは、前記第１の高さよりも小さい第２の高さを有し、
前記スタックの底部の前記第２の層のうちの少なくとも１つは、前記溝のうちの少なくとも１つによって分割されないようになっている、請求項２１に記載の方法。
【請求項28】
前記チャネルホールは、千鳥状に配置されている、請求項２１に記載の方法。
【請求項29】
前記メモリ層は、電荷貯蔵層と、チャネルホール側壁と前記電荷貯蔵層との間のブロッキング誘電体と、前記電荷貯蔵層と前記チャネル層との間のトンネル誘電体とを備える、請求項２１に記載の方法。
【請求項30】
前記電荷貯蔵層は、電荷トラッピング層を含む、請求項２９に記載の方法。
【請求項31】
前記電荷貯蔵層は、フローティングゲートを含む、請求項２９に記載の方法。
【請求項32】
前記チャネル層は、多結晶シリコン又はシリコンゲルマニウムを含む、請求項３１に記載の方法。
【請求項33】
３次元ＮＡＮＤ（３Ｄ－ＮＡＮＤ）メモリデバイスを製造する方法であって、基材の上に、第１の材料の複数の第１の層と第２の材料の複数の第２の層を交互に堆積させてスタックを形成するステップと、
前記スタックに第１の材料を含む複数の溝を形成するステップであって、前記溝は、前記３Ｄ－ＮＡＮＤメモリデバイスのワード線方向に沿って延び、間隙領域が、前記ワード線方向に沿って実質的に整列した２つの隣接する溝の間に画定される、ステップと、
前記スタックに複数のチャネルホールをエッチングするステップであって、前記チャネルホールの各々は、前記溝の１つに重なり、前記ワード線方向に直交するビット線方向において前記溝の１つよりも広い、ステップと、
メモリ層及びチャネル層をチャネルホールに堆積させ、垂直ＮＡＮＤストリングを形成するステップと、
を含む、方法。
【請求項34】
前記スタックにエッチングされた前記チャネルホールは、間隙領域と重ならない、請求項３３に記載の方法。
【請求項35】
前記スタックに複数の分離トレンチをエッチングするステップであって、前記分離トレンチは、ワード線方向に沿って延びる、ステップと、前記分離トレンチの前記第２の層の露出した側壁から、前記第２の層の前記第２の材料を選択的に除去するステップと、
前記除去された第２の材料によって現れた空間にゲート金属を堆積させるステップであって、前記間隙領域が、前記第２の材料を除去して前記ゲート金属を堆積させるための経路を提供するステップと、
前記分離トレンチに残された材料を除去するステップと、
前記分離トレンチを誘電材料で満たすステップと、
を含む、請求項３３に記載の方法。
【請求項36】
３次元ＮＡＮＤ（３Ｄ－ＮＡＮＤ）メモリデバイスのためのＵ字形ＮＡＮＤストリングを製造する方法であって、パイプ接続部を有する基材を提供するステップと、
前記基材の上に第１の材料の複数の第１層と第２の材料の複数の第２層を交互に堆積させてスタックを形成するステップと、
前記スタックに前記第１の材料を含む第１及び第２の溝を形成するステップであって、前記第１及び第２の溝は、前記３Ｄ－ＮＡＮＤメモリデバイスのワード線方向に沿って延びる、ステップと、
前記スタックに第１及び第２のチャネルホールをエッチングするステップであって、前記基材のパイプ接続部を部分的に露出させ、前記第１のチャネルホールが、前記第１の溝と重なり、前記ワード線方向と直交するビット線方向において前記第１の溝よりも広く、前記第２のチャネルホールが、前記第２の溝と重なり、前記ビット線方向において前記第２の溝よりも広い、ステップと、
前記第１及び第２のチャネルホールにメモリ層及びチャネル層を堆積して、Ｕ字形ＮＡＮＤストリングを形成するステップと、
を含む、方法。
【請求項37】
前記スタックに第１、第２、及び第３の分離トレンチをエッチングするステップであって、前記第１、第２、及び第３の分離トレンチは、ワード線方向に沿って延び、第１の溝は、前記第１及び第２の分離トレンチの間に位置し、第２の分離トレンチは、第１及び第２の溝の間に位置し、第２の溝は、前記第２及び第３の分離トレンチの間に位置する、ステップと、前記第１及び第２の分離トレンチを誘電材料で満たすステップと、
を含む、請求項３６に記載の方法。
【請求項38】
前記スタックの少なくとも１つの側面に階段領域を形成するステップであって、前記第１及び第２の溝は、前記階段領域の中に延びる、請求項３６に記載の方法。
【請求項39】
前記溝の少なくとも１つは、前記階段領域の中に部分的にのみ延び、前記スタックの底部の少なくとも１つの第２の層は、少なくとも１つの前記溝の反対側に第１の部分及び第２の部分を有し、
前記第１の部分及び前記第２の部分は、前記階段領域の前記少なくとも１つの第２の層の残りの部分を介して結合される、請求項３８に記載の方法。
【請求項40】
前記第２の材料は、ドープされたポリシリコンである、請求項３６に記載の方法。
【請求項41】
前記第１の材料は、酸化シリコンである、請求項３６に記載の方法。
【請求項42】
前記メモリ層は、電荷蓄積層と、前記第２の材料と前記電荷蓄積層との間のブロッキング誘電体と、前記電荷蓄積層と前記チャネル層との間のトンネル誘電体とを含む、請求項３６に記載の方法。
【請求項43】
前記電荷蓄積層は、電荷トラッピング層を含む、請求項４２に記載の方法。
【請求項44】
前記電荷蓄積層は、フローティングゲートを含む、請求項４２に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、２０２１年６月２９日出願の米国特許出願第１７／３６２，５５７号の優先権を主張し、これは２０２０年７月６日出願の米国仮特許出願第６３／０４８，３４２号の非仮出願であり、３５ＵＳＣ§１１９（ｅ）に基づいてその優先権を主張するものであり、これは以下に完全に記載されているかのように参照により本明細書に完全に組み込まれている。
【背景技術】
【0002】
ＮＡＮＤフラッシュメモリは、不揮発性ストレージ技術の一種である。ＮＡＮＤフラッシュメモリは、堅牢なパッケージ内で、迅速なアクセス時間及び低い電力使用で大きな記憶容量を提供し、半導体ハードドライブ、スマートフォン、フラッシュドライブ、メモリカード、コンピュータなどの多くの現代の電子デバイスにおいて一般的なものとなっている。従来のＮＡＮＤフラッシュは、平面的なメモリセル構造を有しており、プレーナ型ＮＡＮＤと呼ばれることもある。３次元（３Ｄ）ＮＡＮＤフラッシュメモリは、電荷トラッピング又はフローティングゲートのフラッシュアーキテクチャを使用して垂直に積み重ねられたメモリセルを備え、垂直ＮＡＮＤフラッシュ（ＶＮＡＮＤ）とも呼ばれることもある。垂直層は、より大きな占有面積を必要とすることなく、より大きな面密度を可能にする。
【0003】
一般に、メモリセルの密度は、３Ｄ－ＮＡＮＤメモリデバイスのスタック内の層の数、及びスタック内の層の面積によって制限される。従って、１層あたりのメモリセルの密度を高めれば、３Ｄ－ＮＡＮＤメモリデバイスあたりのメモリセルの数を増加させることができる。加えて、密度は、各セルに蓄積される電荷量を変化させることにより、各セルに複数ビットのデータを蓄積することで高くすることができる。
【発明の概要】
【0004】
以下、添付の図面を参照して詳細に説明する。図において、参照番号の最も左の桁（複数可）は、参照番号が最初に現れる図を特定する。異なる図での同じ参照番号の使用は、類似又は同一の要素を示す。添付の図面に示されるシステムは、縮尺通りではなく、図面内の構成要素は、互いに対して縮尺通りではない状態で図示される場合がある。
【図面の簡単な説明】
【0005】
【発明を実施するための形態】
【0006】
概説
本開示は、３Ｄ－ＮＡＮＤメモリデバイスを製造するための例示的な方法を説明する。本方法は、３Ｄ－ＮＡＮＤメモリデバイス内のメモリセル密度を増加させることを可能にする（例えば、２倍）。いくつかの例では、メモリセル密度の増加は、ワードプレーン（例えば、ワード線を含む平面）を長いストリップに分割することによって少なくとも部分的に達成される。本明細書に記載される様々な方法は、様々なタイプの３Ｄ－ＮＡＮＤメモリデバイスに適用可能である。
本開示は、３Ｄ－ＮＡＮＤメモリデバイスを製造するための例示的な方法を説明する。本方法は、３Ｄ－ＮＡＮＤメモリデバイス内のメモリセル密度を増加させることを可能にする（例えば、２倍）。いくつかの例では、メモリセル密度の増加は、ワードプレーン（例えば、ワード線を含む平面）を長いストリップに分割することによって少なくとも部分的に達成される。本明細書に記載される様々な方法は、様々なタイプの３Ｄ－ＮＡＮＤメモリデバイスに適用可能である。
【0007】
いくつかの例では、３Ｄ－ＮＡＮＤメモリデバイスを製造する方法は、基板内にパイプ接続部を形成することを含むことができ、パイプ接続部にはポリシリコンなどの導電材料を使用することができる。層は、基板上に堆積することができる。層は、交互になった、酸化シリコン、オキシナイトライド、カーボナイトライドなどの第１の絶縁材料を含む第１の層と、例えばポリシリコン、又は例えばタングステンなどの金属などの第２の材料を含む第２の層とを備えることができる。本例における第１の層は、絶縁層として機能する。本例における第２の層は、３Ｄ－ＮＡＮＤメモリデバイスのワードプレーンとして機能する。構成によっては、本明細書でさらに説明されるように、第２の層は、最初に、最終的には金属に置き換えられる窒化物を含むことができる。交互になった層は、一般に、積層を提供する。構成によっては、スタックは、その中にメモリセルを形成するために２４から２５６又はそれ以上の層を含むことができるが、構成によっては、より多くの層又はより少ない層を含むことができる。スタックは、ワード線及び選択信号線に電気的に接触するための周囲の階段領域（ｓｔａｉｒｃａｓｅ ｒｅｇｉｏｎ）を有することができる。
【0008】
スタックが形成されると、複数の溝は、スタック内にエッチングすることができる。いくつかの実施形態では、溝は、スタック内の全ての層を貫通してエッチングされ、階段領域を貫通して完全に延びることができる。しかしながら、他の実施形態では、いくつかの溝は、スタックの底部のいくつかの層をエッチングされない状態で残して、大部分の層を貫通してエッチングすることができ、いくつかの溝は、階段領域を部分的に貫通して延びることができる。溝は、第１の材料、例えば、酸化物で満たすことができる。他の実施形態では、溝は、何らかの他の適切な誘電材料で満たすことができる。
【0009】
溝が第１の材料で満たされると、スタック内に複数の垂直チャネルホールをエッチングすることができる。メモリ層及びチャネル層は、いくつかの例では、垂直ホールの壁上に堆積され、続いて、第１の材料、例えば、酸化物を堆積して、垂直チャネルホールを部分的に又は完全に満たし、３Ｄ－ＮＡＮＤメモリデバイスの垂直ＮＡＮＤストリングを形成することができる。
【0010】
他の実施形態では、チャネルホールが満たされた後、第２の材料、例えば窒化物は、スタックから除去することができる。例えば、窒化物は、スタックからエッチングすることができる。
【0011】
窒化物がスタックから除去されると、第３の材料、例えばタングステンなどの金属は、窒化物によって確保された空間の中に堆積することができる。第３の材料は、一般に、３Ｄ－ＮＡＮＤメモリデバイスのトランジスタゲート、ワード線、及び選択信号線として機能し、窒化シリコン層を除去して導電材料（例えば、タングステン）に置き換えるこの手法は、一般に、置換ゲート技術として知られている。タングステンの置き換えの前に、性能及びプロセスの利点のために、例えば、酸化アルミニウム、窒化チタンなどの材料の１又は２以上の層を堆積させることができる。第３の材料は、チャネルホールに形成されたメモリ層及びチャネル層と共に、３Ｄ－ＮＡＮＤメモリデバイスのメモリセルのスタック又はストリングを形成する。実施形態において、３次元メモリデバイスの上部及び下部にあるセル又は層の１又は２以上は、３次元メモリデバイスの他のセル又は層（すなわち、３次元メモリデバイスの中間のセル又は層）とは違った機能を果たすことができる。例えば、いくつかのセル又は層は、ストリング選択、ソース選択、あるいはダミーセルとして機能するように構成することができる。誘電体で満たされた溝は、チャネルホールの周りの第３の材料を別々のストリップに分割する。従って、メモリセルは、効果的に分割され、チャネルの一方側が第３の材料の１つのストリップと係合し、チャネルの他方側がワードプレーンの第３の材料の別のストリップと係合し、それによってメモリスタックの密度を増加させることができる（この例では２倍）。
【0012】
別の実施形態では、垂直ＮＡＮＤストリングは、１つの垂直ホール（円形、細長い、又は他の規則的又は不規則的な形状）を有することができ、同じワードプレーンのホールごとに複数のメモリセルを形成することができる。これは、ホール内に堆積されたメモリ層及びチャネル層のうちの１又は２以上の間に物理的分離を作ることによって行うことができる。
【0013】
垂直ＮＡＮＤストリング形成後、垂直ＮＡＮＤストリング上にコンタクトを形成し、例えば銅線を含むビット線をＮＡＮＤストリング上に形成し、コンタクトを介してＮＡＮＤストリングに電気的に結合することができる。
【0014】
いくつかの実施形態では、本方法は、スタックに分離トレンチを形成することをさらに含む。分離トレンチは、溝と平行に延びることができる。分離トレンチは、第２の材料、例えば窒化物を除去し、第３の材料、例えばタングステンでスタックを埋め戻すために利用することができる。いくつかの実施形態では、分離トレンチは、溝よりも広い。
【0015】
いくつかの実施形態では、基材はシリコン又はポリシリコンを含み、基材内の拡散は、垂直ＮＡＮＤストリングの共通ソースとして機能することができる。他の実施形態では、２つの隣接する垂直ＮＡＮＤストリングの下端を電気的に結合するために、基材内にパイプ接続部を形成することができる。
【0016】
いくつかの実施形態では、溝は、長さ方向で溝のセグメントの間に間隙を有する不連続な方法で形成することができる。そのような実施形態では、溝が誘電体、例えば第１の材料で満たされた後に、分離トレンチをスタックにエッチングすることができる。置換金属ゲートプロセスの間、間隙は、第２の材料、例えば窒化物を除去し、第３の材料を堆積させるための経路を提供する。
【0017】
第３の材料をスタックに堆積させる方法の例としては、例えば、原子層堆積、化学気相成長、物理気相成長、プラズマ支援原子層堆積、及び／又はプラズマ強化化学気相成長などが挙げられる。第３の材料がスタックに堆積されると、分離トレンチ内に残された材料は除去することができ、分離トレンチは間隙の位置でスタックを介してエッチングすることができ、その後、トレンチは、第１の材料、例えば酸化物で満たすことができる。
【0018】
いくつかの実施形態では、スタックに分離トレンチを形成する代わりに、第２の材料は、スタックを貫通してエッチングされた複数のホールを介してスタックから除去することができ、少なくとも１つのホールは、間隙なしで連続する誘電体充填溝の各々を通してエッチングされる。第２の材料が除去されると、第３の材料は、チャネルホールと比較した場合、直径が小さくても大きくてもよいホールを通してスタックに堆積させることができる。
【0019】
例示的な実施形態
ＮＡＮＤフラッシュメモリデバイスのメモリセルは、ＮＡＮＤストリングのマトリックスに構成される。ＮＡＮＤストリングの各々は、ソース線（ＳＬ）に接続されたソース選択トランジスタと、ビット線（ＢＬ）に接続されたストリング選択トランジスタと、ストリング選択トランジスタとソース選択トランジスタとの間に直列に接続されかつ電気的に接続された複数のメモリセルトランジスタとを含むことができる。３Ｄ－ＮＡＮＤフラッシュメモリデバイスは、垂直ＮＡＮＤストリングに構成された、垂直方向に積層されたメモリセルを備える。
ＮＡＮＤフラッシュメモリデバイスのメモリセルは、ＮＡＮＤストリングのマトリックスに構成される。ＮＡＮＤストリングの各々は、ソース線（ＳＬ）に接続されたソース選択トランジスタと、ビット線（ＢＬ）に接続されたストリング選択トランジスタと、ストリング選択トランジスタとソース選択トランジスタとの間に直列に接続されかつ電気的に接続された複数のメモリセルトランジスタとを含むことができる。３Ｄ－ＮＡＮＤフラッシュメモリデバイスは、垂直ＮＡＮＤストリングに構成された、垂直方向に積層されたメモリセルを備える。
【0020】
図１は、例示的な３Ｄ－ＮＡＮＤメモリデバイス１００の斜視図である。３Ｄ－ＮＡＮＤメモリデバイス１００は、基材１０２を含む。基材は、例えば、酸化シリコン、窒化シリコンなどの絶縁材料、及び／又は、例えば、シリコン、ポリシリコンなどの半導体材料を含むことができる。交互になった、絶縁層１０４、例えば酸化シリコンと、導電材料層１０６、本明細書でさらに説明するような、例えばポリシリコン、ドープされたポリシリコン、シリコン、又は、例えばタングステンなどの金属は、基材１０２上に堆積されてスタック１０８を形成する。導電材料層１０６は、３Ｄ－ＮＡＮＤメモリデバイス１００のメモリトランジスタゲート、選択トランジスタゲート、ワード線、及び選択信号線を提供するので、本明細書ではゲートプレーンと呼ぶことができる。分離又は隔離トレンチ１１２は、スタック１０８の間に設けることができる。本明細書でさらに説明する、２つの隣接する分離トレンチ１１２の間の空間は、異なるＮＡＮＤストリングアーキテクチャにおいて様々とすることができる。
【0021】
図１にから分かるように、個別のメモリセル１１４は、垂直ＮＡＮＤストリング１１６内に垂直に積み重ねられる。個別の各メモリセル１１４は、垂直チャネルと、ゲートプレーン１０６において垂直チャネルの周りでそれに対応するゲートオールアラウンドアーキテクチャ、又は本明細書でさらに説明するようなスプリットセルアーキテクチャでのゲート材料とを備える。各メモリセル１１４は、電荷貯蔵層と、電荷貯蔵層をゲート領域から分離するブロッキング誘電体と、電荷貯蔵層をチャネル領域から分離するトンネル誘電体とを含むメモリ層（図示せず）を備える。１つの実施形態では、メモリ層は、電荷トラッピング層（例えば、窒化シリコン）を備える。別の実施形態では、メモリ層は、フローティングゲートを備える。
【0022】
例えば銅のような導電材料を含むことができるビット線１１８は、垂直ＮＡＮＤストリング１１６の上部にあり、例えば銅又はタングステンのような導電材料を含むことができるビット線コンタクト（図示せず）を通してＮＡＮＤストリングに結合される。１つの実施形態では（図２Ａ－２Ｑに関して説明される）、ＮＡＮＤストリング１１６は、Ｕ字形であり、２つの隣接する垂直ストリング１１６の下端は、パイプ接続部（図には示されていない）を介して電気的に結合され、１つの垂直ストリング１１６の上端は、ビット線コンタクトを介してビット線１１８に結合され、別の垂直ストリング１１６の上端は、ソース線コンタクトを介してソース線に結合され、２つの垂直ストリング１１６の最上部のトランジスタ又はトランジスタ群は、それぞれストリング及びソース選択トランジスタとして使用される。他の実施形態では（図３Ａ－３Ｊに関して説明される）、ＮＡＮＤストリング１１６は直線形状を有し、各垂直ストリング１１６の上端は、ストリング選択トランジスタとして用いられる最上位トランジスタ又はトランジスタ群を備えるビット線コンタクトを介してビット線１１８に結合され、各垂直ストリング１１６の下端は、ソース選択トランジスタとして用いられる最下位トランジスタ又はトランジスタ群を備えるソース線コンタクトを介してソース線に結合される。
【0023】
図１から分かるように、スタック１０８は、ゲートプレーン１０６に電気的接触を行うための階段形状１２４で形成されている。矢印１２２は、本明細書でさらに説明するように、３Ｄ－ＮＡＮＤメモリデバイス１００における誘電体充填溝（図１には示されていない）及び分離トレンチ１１２の長手方向を示している。誘電体充填分離トレンチ１１２及び誘電体充填溝は、３Ｄ－ＮＡＮＤメモリデバイス１００の長さＬに沿って延びることができる。
【0024】
図２Ａ－２Ｑは、１つのタイプの３Ｄ－ＮＡＮＤメモリデバイス、例えば図１の３Ｄ－ＮＡＮＤメモリデバイス１００を製造する方法の一例を概略的に示す。図２Ａは、図２Ｂの線２Ａ－２Ａに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分２００の断面図である。図２Ｂは、図２Ａの線２Ｂ－２Ｂに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分２００の平面図である。図２Ｃ、２Ｅ、２Ｇ、２Ｉ、２Ｋ、２Ｍ、及び２Ｐは、製造プロセスの様々な段階での図２Ａの線２Ｂ－２Ｂに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分２００の平面図である。図２Ｄ、２Ｆ、２Ｈ、２Ｊ、２Ｌ、２Ｎ、２Ｏ、及び２Ｑは、製造プロセスの様々な段階での図２Ｂの線２Ａ－２Ａに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分２００の断面図である。部分２００は、図１の３Ｄ－ＮＡＮＤメモリデバイス１００のスタック１０８の少なくとも一部を表すことができる。
【0025】
図２Ａから分かるように、部分２００は、パイプ接続部２０４を含む基材２０２、例えば、基材１０２を含む。実施形態では、基材２０２は、様々な厚さの、導電層及び／又は非導電層の１又は２以上の層を含むことができる。実施形態では、基材２０２は、ＮＭＯＳ及びＰＭＯＳトランジスタを備える活性層を含むことができる。
【0026】
図１に関して説明したように、部分２００は、交互になった、絶縁材料、例えば酸化物の層１０４と、導電材料、例えばタングステンのような金属の層１０６とを含む。必要に応じて、他の金属又は導電材料が使用することができる。また、部分２００は、パイプ接続部２０４の上に位置する垂直ストリング１１６ａ、１１６ｂを含む。垂直ストリング１１６ａ、１１６ｂは、導電材料層１０６の一部がトランジスタゲートとして使用される垂直方向に積層されたトランジスタを備え、上述したように、導電材料層１０６はゲートプレーンと呼ばれる場合もある。ゲートプレーン１０６は、層１０４、１０６の交互積層スタック１０８を貫通して形成されたチャネルホール２１４の周りにある。チャネルホール２１４の側壁には、チャネル層２１８が形成される。メモリ層２１６は、ゲートプレーン１０６とチャネル層２１８との間に形成される。メモリ層２１６は、ブロッキング誘電体によってゲートプレーンから分離され、トンネル誘電体（図示せず）によってチャネル層から分離された電荷貯蔵層を備えることができる。ゲートプレーン１０６の一部と、メモリ層及びチャネル層の対応する部分とは、メモリセルトランジスタ（例えば、図１のメモリセル１１４及び図２Ｂで２３０ａ、２３０ｂに見ることができる）を形成する。ゲートプレーン１０６の一部と、メモリ層を有するか又は有していないチャネル層の対応する部分とは、選択トランジスタを形成する。垂直方向に積層されたメモリセルトランジスタ及び選択トランジスタは、垂直ストリング１１６ａ、１１６ｂを形成する。
【0027】
パイプ接続部２０４は、垂直ストリング１１６ａ及び１１６ｂの下端を電気的に結合し、Ｕ字形のＮＡＮＤストリングを形成する。１つの実施形態では、パイプ接続部２０４は、垂直ストリング１１６ａ及び１１６ｂの下端周辺のゲートプレーン１０６又はゲートプレーン１０６の群によって制御される反転領域である。別の実施形態では、パイプ接続部２０４は、基材２０２から電気的に絶縁されたドープされたポリシリコン又は金属などの導電材料である。コンタクト１２０は、垂直ストリング１１６ａ及び１１６ｂの上端に設けられ、１１６ａ及び１１６ｂの上端をビット線１１８及びソース線２３４にそれぞれ結合させる。垂直ストリング１１６ａ及び１１６ｂの上端のチャネルホール２１４に埋め込まれ、チャネル層２１８に電気的に接続された導電材料２４０は、ビット線及びソース線のコンタクト１２０のためのランディングパッドを提供する。垂直ストリング１１６ａ及び１１６ｂの最上部のトランジスタ又はトランジスタ群は、それぞれストリング及びソース選択トランジスタとして使用される。
【0028】
図２Ａ及び図２Ｂに示されるように、誘電体充填分離トレンチ２２６及び溝２１２は、トランジスタゲートだけでなくワード線及びストリング／ソース選択信号ラインを提供するストリップ（例えば、２２８、２２８ａ、２２８ｂ）にゲートプレーン１０６を分離する。チャネルホール２１４は、誘電体充填溝２１２を貫通して形成される。チャネルホール２１４の側壁に形成されたチャネル層２１８は、ゲートプレーン１０６の各層で別々のゲートによって制御される２つの部分を有する。従って、図１の３Ｄ－ＮＡＮＤメモリデバイス１００の円形メモリセル１１４は、実質的に半円形又は湾曲形状を有する２つの別々のメモリセルに分割される。例えば、図２Ｂに示されるように、線２３２の左側及び右側のメモリセルは有効に分割され、チャネルホール２１４ａのチャネル層の一方側２３０ａが一方のストリップ２２８ａのゲート材料に係合して第１のメモリセルを形成し、チャネルホール２１４ａのチャネル層の他方側２３０ｂが別のストリップ２２８ｂに係合して第２のメモリセルを形成する。
【0029】
図２Ｃ及び２Ｄを参照すると、図２Ａ－２Ｑの例示的な方法について、交互に積層される絶縁材料、例えば酸化シリコンの層２０６（層１０４に対応）及び犠牲材料の層２０８を、基材２０２上に堆積する。実施形態において、犠牲材料は、窒化シリコン、酸窒化シリコン、炭化シリコン、非晶質シリコン、又は多結晶シリコンを含むことができ、これらは、部分２００においてワード線及び選択信号ラインを形成するゲートプレーン１０６に対応する金属層を形成するための空間を提供するために、後のプロセスで選択的に除去することができる。層２０６及び２０８は、同じ厚さとすること、又は、実施形態では、異なる厚さとすることができる。
【0030】
図２Ｅ及び２Ｆを参照すると、層２０６、２０８のスタックが形成されると、複数の溝２１０を、部分２００内に形成することができる。図２Ａ－２Ｑの例では、２つの溝２１０ａ及び２１０ｂが示されているが、一般にはより多くの溝２１０が含まれる。図２Ｆから分かるように、いくつかの実施形態では、溝２１０ａ及び２１０ｂは、層２０６、２０８の全てを貫通してエッチングされ、パイプ接続部２０４が部分的に露出する。他の実施形態では、いくつかの溝２１０は、層２０６、２０８の全てを貫通してエッチングされ、他の溝２１０は、層２０６、２０８の大部分を貫通してエッチングされ、スタックの底部にエッチングされていないいくつかの層２０６、２０８を残すことができ、犠牲層２０８が後のプロセスでゲートプレーン、例えばゲートプレーン１０６によって置き換えられた後、スタックの底部のいくつかのゲートプレーンは、制御ゲートとして使用できるようになっている。
【0031】
実施形態では、溝２１０は、図１に矢印１２２で示されるように、誘電体充填分離トレンチ２２６と同じ長手方向に延びる。実施形態では、溝２１０は、長手方向に図１の階段領域１２４を通って部分的又は全体的に延びることもできる。１つの実施形態では、溝２１０は、溝２１０の両側にあるワード線と選択信号線とを分離するために、長手方向に階段領域１２４の全体を貫通して延びることができる。別の実施形態では、溝２１０は、長手方向に階段領域１２４を部分的に貫通して延びることができ、溝２１０の両側のワード線は溝２１０によって分離され、溝２１０の両側の選択信号線は結合したままである。
【0032】
図２Ｇ及び２Ｈを参照すると、溝２１０ａ、２１０ｂは、誘電体充填溝２１２を形成するために絶縁性誘電材料で満たすことができる。絶縁性誘電材料は、層２０６と同じ材料とすることができる。
【0033】
誘電体充填溝２１２を形成するために溝２１０ａ、２１０ｂが絶縁材料で満たされると、図２Ｉ及び２Ｊを参照すると、チャネルホール２１４を、層２０６、２０８の積層及び誘電体充填溝２１２を貫通してエッチングしてパイプ接続部２０４を部分的に露出させることができる。実施形態では、チャネルホール２１４は、図１に例示されるように、長手方向と直交する方向において誘電体充填溝２１２の幅よりも広くすることができ、チャネルホールは、誘電体充填溝２１２の両側に実質的に半円形又は湾曲部分を有する。
【0034】
図２Ｋ及び２Ｌを参照すると、１又は２以上の材料層を備えるメモリ層２１６を、チャネルホール２１４の壁上に堆積させることができる。実施形態では、メモリ層２１６は、電荷貯蔵層と、チャネルホール側壁と電荷貯蔵層との間の第１の誘電体と、電荷貯蔵層の上の第２の誘電体とを備える。第１の誘電体は、酸化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、及びこれらの材料の組み合わせを含むことができ、フラッシュメモリセルトランジスタにおけるブロッキング酸化物又はブロッキング酸化物の一部として使用することができる。第２の誘電体は、フラッシュメモリセルトランジスタにおけるトンネル誘電体として使用することができる。１つの実施形態では、電荷蓄積層は、電荷トラッピング層（例えば、窒化シリコン）を備える。別の実施形態では、電荷蓄積層は、フローティングゲートを備える。フローティングゲートは、最初に犠牲層２０８をチャネルホール２１４に選択的に凹ませ、フローティングゲートを第１の誘電体又は第１の誘電体の一部によって層２０６及び２０８から分離された状態で凹部に形成することによって形成することができる。
【0035】
メモリ層２１６がチャネルホール２１４内に堆積されると、チャネル材料２１８を、チャネルホール２１４内のメモリ層２１６の上に形成することができる。実施形態では、チャネル材料２１８は、コンフォーマル層とすること、非晶質、単結晶、又は多結晶半導体材料を含むこと、ＣＶＤプロセス、ＡＬＤプロセス、エピタキシャル成長プロセス、又はこれらのプロセスの組み合わせを使用して形成することができる。実施形態では、非晶質半導体材料を多結晶又は単結晶材料に変換するために、多結晶半導体材料を単結晶材料に変換するために、又は多結晶半導体材料の粒径を変化させるために、熱処理を行うことができる。１つの実施形態では、多結晶半導体材料を単結晶材料に変換するために、金属誘起結晶プロセスを用いて、熱処理を行うことができる。１つの実施形態では、チャネル材料２１８は、非晶質、単結晶、又は多結晶のシリコン又はシリコンゲルマニウム材料を含むことができる。実施形態では、チャネル材料２１８は、コンフォーマル層とすることができ、チャネルホール２１４を部分的に満たす厚さを有する。絶縁材料２２０、例えば酸化シリコンは、チャネルホール２１４を満たすことができる。１つの実施形態では、絶縁材料２２０は、チャネルホール２１４を部分的に満たし、チャネルホール２１４の中心に空隙を残す厚さを有するチャネル材料２１８上のコンフォーマル層とすることができる。材料層２１６、チャネル材料２１８、及び絶縁材料２２０がチャネルホール２１４に形成されると、チャネルホール２１４の上端部に凹部を形成すること、及び、ビット線及びソース線コンタクトランディングパッドとしての導電材料ランディングパッド２４０を、凹部に形成することができる。ランディングパッド２４０の導電材料は、ドープされたポリシリコン又は金属を含むことができる。
【0036】
実施形態では、チャネル材料２１８とランディングパッド２４０の材料は異なることができる。例えば、実施形態では、チャネル材料はポリシリコンを含むことができ、ランディングパッド２４０は、ポリシリコン、類似の材料、又は異なる材料を含むことができる。
【0037】
図２Ｍ及び２Ｎを参照すると、トレンチ２２２を部分２００に形成する、例えば、エッチングする。図２Ａ－２Ｑの例示的な方法では、トレンチ２２２は、誘電体充填溝２１２の両側に形成される。いくつかの実施形態では、図２Ｎから分かるように、トレンチ２２２は、層２０６、２０８の全てを貫通してエッチングされ、基材２０２が部分的に露出する。他の実施形態では、いくつかのトレンチ２２２は、層２０６、２０８の全てを貫通してエッチングされ、他のトレンチ２２２は、層２０６、２０８の大部分を通してエッチングされ、スタックの底部にエッチングされていないくつかの層２０６、２０８を残すことができ、犠牲層２０８が後のプロセスでゲートプレーンによって置き換えられた後、スタックの底部のいくつかのゲートプレーンは、制御ゲートとして使用できるようになっている。
【0038】
実施形態では、トレンチ２２２は、図１において矢印１２２で示されるように、長手方向に延びる。実施形態では、誘電体充填溝２１２と同様に、トレンチ２２２は、長手方向に図１の階段領域１２４を通って部分的又は全体的に延びることもできる。一実施形態では、トレンチ２２２は、トレンチ２２２の両側にあるワード線と選択信号線とを分離するために、長手方向に階段領域１２４の全体を貫通して延びることができる。別の実施形態では、トレンチ２２２は、長手方向に階段領域１２４を部分的に貫通して延びることができ、分離トレンチ２２２の両側のワード線はトレンチ２２２によって分離され、分離トレンチ２２２の両側の選択信号線は結合したままである。
【0039】
図２Ｏを参照すると、トレンチ２２２は、トレンチ側壁から犠牲層２０８を露出させる。犠牲層２０８は、トレンチ２２２から例えばウェットエッチングプロセスによってゲート領域を形成するために選択的に除去することができる。図２Ｐ及び２Ｑを参照すると、実施形態では、コンフォーマル酸化物層（例えば、酸化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、又はそのような誘電体の組み合わせ）を、ＡＬＤプロセスを使用してゲート領域に形成することができる。金属ゲートは、部分２００においてワード線及び選択信号線を形成するゲートプレーン１０６に対応する金属層（例えば、２２４）を形成するために堆積させることができる。１つの実施形態では、金属層は、ＡＬＤプロセスを使用してコンフォーマル酸化物層上に堆積されたコンフォーマルＴｉＮ層と、残りのゲート領域を部分的又は完全に満たす、ＡＬＤ又はＣＶＤプロセスを使用して堆積されたタングステン層とを備える。ゲート領域が満たされると、トレンチ２２２に残された材料を除去するために、異方性エッチングが行われる。図２Ａに戻ると、トレンチ２２２は、誘電体充填分離トレンチ２２６を形成するために絶縁性誘電材料で満たすことができる。１つの実施形態では、絶縁性誘電材料は、図２Ａの層１０４及び図２Ｄの絶縁材料層２０６と同じ材料（例えば、酸化シリコン）を含む。
【0040】
図２Ａ及び２Ｂに戻ると、誘電体充填分離トレンチ２２６は、部分２００のワード線及び選択信号ラインを形成するストリップ（例えば、２２８、２２８ａ、２２８ｂ）にゲートプレーン１０６を分離する。図１に示されるように、ゲートプレーン１０６は、チャネルホールの側壁に形成されたメモリ層及びチャネル層の対応する部分と共に３Ｄ－ＮＡＮＤメモリデバイス１００のメモリセル１１４を形成する。誘電体充填溝２１２は、ゲートオールアラウンドセルを、チャネルホール２１４の周りのゲートプレーン１０６の各レベルで実質的に半円形又は湾曲状のチャネルを有する２つの別個のセルに効果的に分割する。これは、２つのトランジスタのゲートを分割することによって達成される。
【0041】
図３Ａ－３Ｊは、３Ｄ－ＮＡＮＤメモリデバイス、例えば図１の３Ｄ－ＮＡＮＤメモリデバイス１００の別のタイプ又は構造を製造する方法の別の例を概略的に示す。図３Ａは、図３Ｂの線３Ａ－３Ａに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分３００の断面図である。図３Ｂは、図３Ａの線３Ｂ－３Ｂに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分３００の平面図である。図３Ｃ、３Ｅ、３Ｇ、及び３Ｉは、製造プロセスの様々な段階での図３Ｂの線３Ａ－３Ａに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分３００の断面図である。図３Ｄ、３Ｆ、３Ｈ、及び３Ｊは、製造プロセスの様々な段階での図３Ａの線３Ｂ－３Ｂに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分３００の平面図である。部分３００は、図１の３Ｄ－ＮＡＮＤメモリデバイス１００のスタック１０８の少なくとも一部を表すことができる。
【0042】
図３Ａから分かるように、部分３００は、基材３０２、例えば、基材１０２を含む。基材３０２は、様々な厚さの、導電層及び／又は非導電層の１又は２以上の層を含むことができる。また、基材３０２は、ＮＭＯＳ及びＰＭＯＳトランジスタを備える活性層を含むことができる。図１に関して説明したように、部分３００は、交互になった、絶縁材料、例えば酸化物の層１０４と、導電材料の層１０６とを交互に含む。図３の例示的な方法において、３Ａ－３Ｊでは、導電材料は、シリコン又はポリシリコンを含む。また、部分３００は、垂直ＮＡＮＤストリング１１６を含む。上述したように、垂直ＮＡＮＤストリング１１６は、導電材料層１０６の一部がトランジスタのゲートとして使用される垂直方向に積層されたトランジスタを備え、上述したように、導電材料層１０６はゲートプレーンと呼ばれる場合もある。ゲートプレーン１０６は、交互の層１０４、１０６を貫通して形成されたチャネルホール３１４の周りにある。メモリ層３１６及びチャネル層３１８は、チャネルホール３１４の側壁に形成される。実施形態では、メモリ層３１６は、電荷貯蔵層と、電荷貯蔵層をゲートプレーンから分離するブロッキング誘電体と、電荷貯蔵層をチャネル層から分離するトンネル誘電体とを備える。ゲートプレーン１０６の一部と、メモリ層及びチャネル層の対応する部分とは、メモリセルトランジスタ（例えば、図１のメモリセル１１４及び図３Ｂの３３０ａ、３３０ｂで見ることができる）を形成する。ゲートプレーン１０６の一部と、メモリ層を有するか又は有しないチャネル層の対応する部分とは、選択トランジスタを形成する。垂直方向に積層されたメモリセルトランジスタ及び選択トランジスタは、垂直ストリング１１６を形成する。
【0043】
コンタクト１２０は、垂直ＮＡＮＤストリング１１６の上端に設けられる。ビット線１１８は、コンタクト１２０に接続される。垂直ストリング１１６の上端のチャネルホール３１４に埋め込まれ、チャネル層３１８に電気的に接続された導電材料３４０は、ビット線コンタクト１２０のためのランディングパッドを提供する。垂直ストリング１１６の最上部のトランジスタ又はトランジスタ群は、ストリング選択トランジスタとして使用される。各垂直ストリング１１６の下端は、ソース選択トランジスタとして使用される最下位トランジスタ又はトランジスタ群を備えるソース線コンタクトを介してソース線に結合される。
【0044】
図３Ｃ及び３Ｄを参照すると、図３Ａ－３Ｊの例示的な方法について、交互の酸化物層３０４（層１０４に相当）を、基材３０２上にシリコン又はポリシリコンの層３０６（層１０６に相当）と交互に堆積又は積層する。図３Ｄには示されていないが、交互に層３０４及び３０６を堆積させる前に、基材３０２として１又は２以上の導電層及び非導電層を形成することができる。
【0045】
図３Ｅ及び３Ｆを参照すると、層３０４、３０６のスタックが形成されると、複数の溝３１０を、部分３００内にエッチングすることができる。図３Ａ－３Ｊの例では、７つの溝３１０が示されているが、より多くの又はより少ない溝３１０を含むことができる。溝３１０は、図１において矢印１２２によって示されるように、長手方向に延びることができる。実施形態では、溝３１０は、層３０４、３０６の全てを貫通してエッチングされ、溝３１０の両側にあるワード線と選択信号線を分離するために、長手方向に階段領域１２４の全体を貫通して延びることができる。他の実施形態では、いくつかの溝３１０は、層３０４、３０６の大部分を貫通してエッチングされ、スタックの底部にエッチングされていないいくつかの層３０４、３０６を残すことができる。同様に、いくつかの溝３１０は、長手方向に階段領域１２４を部分的に貫通して延びることができ、溝３１０の両側の層３０６の一部は階段領域で結合したままである。長手方向（長さ方向ｇ）に１つの溝３１０のみが示されているが、長手方向に１又は２以上の溝３１０、例えば２又は３以上の溝３１０が存在することができる。
【0046】
実施形態では、溝３１０は、層３０４、３０６の全てを貫通して延び、層３０４、３０８の長さに等しい長さを延びている。従って、図１に関して言及したように、３Ｄ－ＮＡＮＤメモリデバイスの階段状の形状に起因して、各溝３１０の垂直方向の深さ及び水平方向の長さは様々とすることができる。しかしながら、図１の３Ｄ－メモリデバイス１００の階段領域１２４の溝３１０は、アクティブでない（又は、ダミーホールを含むことができる）。実施形態では、上述したように、図１の矢印１２２は、３Ｄ－ＮＡＮＤメモリデバイス１００の溝３１０の長手方向を示している。
【0047】
図３Ｇ及び３Ｈを参照すると、溝３１０は、誘電体充填溝３１２を形成するために、絶縁材料、例えば、酸化シリコンで満たすことができる。いくつかの他の実施形態では、溝３１０は、層３０４、３０６の全てを貫通して延びていない。
【0048】
図３Ｉ及び３Ｊを参照すると、溝３１０が満たされると、チャネルホール３１４は、基材３０２を部分的に露出させるためにスタックを通してエッチングすることができる。図３Ｊから分かるように、チャネルホール３１４は千鳥状に配置されており、それによって、３Ｄ－ＮＡＮＤメモリデバイスが完成したときにメモリセルのより高い密度を可能にする。他の実施形態では、チャネルホール３１４は千鳥状とする必要はない。
【0049】
図３Ａ及び図３Ｂを参照すると、メモリ層３１６及びチャネル層３１８は、チャネルホール３１４の壁上に堆積することができる。実施形態では、チャネル層３１８は、コンフォーマル層とすること、非晶質、単結晶、又は多結晶半導体材料を含むこと、ＣＶＤプロセス、ＡＬＤプロセス、エピタキシャル成長プロセス、又はこれらのプロセスの組み合わせを使用することで形成することができる。実施形態では、非晶質半導体材料を多結晶又は単結晶材料に変換するために、多結晶半導体材料を単結晶材料に変換するために、又は多結晶半導体材料の粒径を変化させるために、熱処理が行うことができる。１つの実施形態では、熱処理は、金属誘起結晶プロセスを用いて多結晶半導体材料を単結晶材料に変換するために行うことができる。１つの実施形態では、チャネル材料３１８は、非晶質、単結晶、又は多結晶のシリコン又はシリコンゲルマニウム材料を含むことができる。実施形態では、チャネル層３１８は、コンフォーマル層とすることができ、チャネルホール３１４を部分的に満たす厚さを有する。その後、絶縁材料３２０、例えば、酸化物は、チャネルホール３１４に堆積され、チャネルホール３１４を完全に又は部分的に満たし、図１の３Ｄ－ＮＡＮＤメモリデバイス１００のＮＡＮＤストリング１１６を形成することができる。例えば銅を含むビット線１１８は、ＮＡＮＤストリング１１６の上に形成され、ビット線コンタクト１２０を介してＮＡＮＤストリングに電気的に結合することができる。実施形態では、３Ｄ－ＮＡＮＤメモリデバイスの他の部分３００、例えばスタック１０８の間に分離トレンチ（図示せず）を形成することができ、分離トレンチは、図１の矢印１２２で示されるように長手方向に延びることができる。
【0050】
図３Ａ－３Ｊの実施形態では、導電材料層３０６、例えば、シリコン又はポリシリコンは、チャネルホール３１４に形成されたメモリ層３１６及びチャネル層３１８と共に図１に示されるような３Ｄ－ＮＡＮＤメモリデバイス１００のメモリセル１１４を形成する。図３Ｂを参照すると、誘電体充填溝３１２が導電材料層３０６を別々のストリップ３２８、３２８ａ、３２８ｂに分割するので、メモリセル１１４は、誘電体充填溝３１２の両側で実質的に２つの別々の部分に分割される。例えば、チャネルホール３１４ａの周りメモリセルは、効果的に分割され、チャネルホール３１４ａの一方側３３０ａが一方のストリップ３２８ａの材料と係合して第１のメモリセルを形成し、チャネルホール３１４ａの他方側３３０ｂが別のストリップ３２８ｂと係合して第２のメモリセルを形成する。従って、図１の３Ｄ－ＮＡＮＤメモリデバイス１００の円形メモリセル１１４は、線３３２に沿って実質的に半円形又は曲線形状のチャネルを有する２つの別々のメモリセルに分割される。
【0051】
図４Ａ－４Ｑは、３Ｄ－ＮＡＮＤメモリデバイス、例えば図１の３Ｄ－ＮＡＮＤメモリデバイス１００を製造する方法の別の例を概略的に示す。図４Ａは、図４Ｂの線４Ａ－４Ａに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分４００の断面図である。図４Ｂは、図４Ａの線４Ｂ－４Ｂに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分４００の平面図である。図４Ｃ、４Ｅ、４Ｇ、４Ｉ、４Ｋ、４Ｍ、及び４Ｐは、製造プロセスの様々な段階での図４Ａの線４Ｂ－４Ｂに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分４００の平面図である。図４Ｄ、４Ｆ、４Ｈ、４Ｊ、４Ｌ、４Ｎ、４Ｏ、及び４Ｑは、製造プロセスの様々な段階での図４Ｂの線４Ａ－４Ａに沿って見た３Ｄ－ＮＡＮＤメモリデバイスの部分４００の断面図である。部分４００は、図１の３Ｄ－ＮＡＮＤメモリデバイス１００のスタック１０８の少なくとも一部を表すことができる。
【0052】
図４Ａから分かるように、部分４００は、基材４０２、例えば基材１０２を含む。基材４０２は、様々な厚さの、導電層及び／又は非導電層の１又は２以上の層を含むことができる。また、基材４０２は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを備える活性層を含むことができる。また、部分４００は、垂直ＮＡＮＤストリング１１６を含む。
【0053】
上述したように、垂直ＮＡＮＤストリング１１６は、導電材料層１０６の一部がトランジスタゲートとして使用される垂直方向に積層されたトランジスタを備え、上述したように、導電材料層１０６は、ゲートプレーンと呼ばれる場合もある。ゲートプレーン１０６は、交互の層１０４、１０６を貫通して形成されたチャネルホール４１４の周りにある。メモリ層４１６及びチャネル層４１８は、チャネルホール４１４の側壁に形成される。実施形態では、メモリ層４１６は、電荷貯蔵層と、電荷貯蔵層をゲートプレーンから分離するブロッキング誘電体と、電荷貯蔵層をチャネル層から分離するトンネル誘電体とを備える。ゲートプレーン１０６の一部と、メモリ層及びチャネル層の対応する部分とは、メモリセルトランジスタ（例えば、図１のメモリセル１１４及び図４Ｂの４３０ａ、４３０ｂで見ることができる）を形成する。ゲートプレーン１０６の一部と、メモリ層を有する又は有しないチャネル層の対応する部分とは、選択トランジスタを形成する。垂直方向に積層されたメモリセルトランジスタ及び選択トランジスタは、垂直ストリング１１６を形成する。
【0054】
上述したように、コンタクト１２０は、垂直ＮＡＮＤストリング１１６の端部に設けられる。ビット線１１８は、コンタクト１２０を介して垂直ストリング１１６に接続される。垂直ストリング１１６の上端のチャネルホール４１４に埋め込まれ、チャネル層３１８に電気的に接続された導電材料４４０は、ビット線コンタクト１２０のためのランディングパッドを提供する。垂直ストリング１１６の最上部のトランジスタ又はトランジスタ群は、ストリング選択トランジスタとして使用することができる。各垂直ストリング１１６の下端は、ソース選択トランジスタとして使用される最下位のトランジスタ又はトランジスタ群を有するソースラインコンタクトを介してソースラインに結合される。
【0055】
図４Ｃ及び図４Ｄを参照すると、図４Ａ－４Ｑの例示的な方法について、交互の酸化物層４０４（層１０４に対応）を、基材４０２上に犠牲材料、例えば窒化物層４０６（層１０６に対応）と交互に堆積又は積層する。実施形態では、犠牲材料は、窒化シリコン、酸窒化シリコン、炭化シリコン、非晶質シリコン、又は多結晶シリコンを含むことができ、これらは、部分２００においてワード線及び選択信号線を形成するゲートプレーン１０６に対応する金属層を形成するための空間を提供するために、後のプロセスにおいて選択的に除去することができる。図４Ｅ及び図４Ｆを参照すると、層４０４、４０６のスタックが形成されると、複数の溝４１０を、部分４００内にエッチングすることができる。図４Ａ－４Ｑの例では、９つの溝が形成されていが、より多くの又はより少ない溝４１０を含むことができる。図４Ｅから分かるように、溝４１０は不連続であり、例えば、溝４１０は間隙４０８ａを含む。図２Ａ－２Ｑ及び図３Ａ－３Ｊに関して説明した実施形態では、溝２１０、３１０は、不連続とすることもできる。実施形態では、溝４１０は、層４０４、４０６の全てを貫通してエッチングされ、間隙４０８ａが含まれる場合、図１において矢印１２２によって示されるように長手方向に延びることができる。溝４１０は、図１に示されるように、階段領域１２４を部分的に又は全体的に貫通して長手方向に延びることができる。他の実施形態では、いくつかの溝４１０は、層４０４、４０６の大部分を貫通してエッチングされ、スタックの底部にエッチングされていないいくつかの層４０４、４０６を残すことができる。図４Ｇ及び４Ｈを参照すると、溝４１０は、誘電体充填溝４１２を形成するために、絶縁材料、例えば、酸化物で満たすことができる。
【0056】
図４Ｉ及び４Ｊを参照すると、溝４１０が満たされると、チャネルホールは、基材４０２を部分的に露出させるためにスタックを通してエッチングすることができる。図４Ｉから分かるように、チャネルホール４１４は、より高い密度のＮＡＮＤストリング配置を提供するために千鳥状に配置される。
【0057】
図４Ｋ及び図４Ｌを参照すると、メモリ層４１６及びチャネル層４１８は、図４Ｉ及び４Ｊのチャネルホール４１４の壁上に堆積することができる。上述したように、チャネル層４１８は、コンフォーマル層とすること、非晶質、単結晶、又は多結晶半導体材料を含むこと、ＣＶＤプロセス、ＡＬＤプロセス、エピタキシャル成長プロセス、又はこれらのプロセスの組み合わせを使用することで形成することができる。実施形態では、非晶質半導体材料を多結晶又は単結晶材料に変換するために、多結晶半導体材料を単結晶材料に変換するために、又は多結晶半導体材料の粒径を変化させるために、熱処理を行うことができる。１つの実施形態では、熱処理は、金属誘起結晶プロセスを用いて多結晶半導体材料を単結晶材料に変換するために行うことができる。１つの実施形態では、チャネル材料４１８は、非晶質、単結晶、又は多結晶のシリコン又はシリコンゲルマニウム材料を含むことができる。実施形態では、チャネル層４１８は、コンフォーマル層とすることができ、図４Ｉ及び４Ｊのチャネルホール４１４を部分的に満たす厚さを有する。その後、絶縁材料４２０、例えば、酸化物は、図４Ｉ及び４Ｊのチャネルホール４１４に堆積され、チャネルホール４１４を完全に又は部分的に満たし、図１の３Ｄ－ＮＡＮＤメモリデバイス１００のＮＡＮＤストリング１１６を形成することができる。
【0058】
図４Ｍ及び４Ｎを参照すると、トレンチ４２２は、部分４００に形成され、例えば、エッチングされ、部分的に基材４０２を露出させる。トレンチ４２２は、図１において矢印１２２で示されるように長手方向に延び、図４Ｇ及び４Ｈの誘電体充填溝４１２と平行に延びることができる。図４Ｎを参照すると、トレンチ４２２は、図４Ｆの犠牲層４０６をトレンチ側壁から露出させる。図４Ｆの犠牲層４０６は、トレンチ４２２から例えばウェットエッチングプロセスによってゲート領域を形成するために選択的に除去することができる。
【0059】
図４Ｏ及び４Ｐを参照する。犠牲窒化物が部分４００から除去されると、ゲートプレーン１０６に対応する置換金属４２４、例えばタングステンは、トレンチ４２２を通してゲート領域を形成することができる。犠牲窒化物を置換金属４２４で置換する前に、性能及びプロセスの利点のために、例えば酸化アルミニウム、窒化チタンなどの材料の１又は２以上の層を堆積させることができる。置換金属４２４は、例えば、原子層堆積、物理堆積、化学堆積、プラズマ支援原子層堆積、及びプラズマ強化化学堆積などを介して、トレンチ４２２から、間隙４０８ａを通して、ゲート領域内に堆積させることができる。矢印４３２は、犠牲窒化物を除去し、金属４２４を堆積する経路の一例を示している。図４Ｅ及び４Ｆの誘電体充填溝４１２を形成するために図４Ｅ及び４Ｆの溝４１０を絶縁材料で満たした後、間隙４０８ａは、犠牲窒化物を除去し、置換金属を堆積させるための垂直スタック内の唯一の経路であり、例えば、間隙４０８ａがなければ、置換金属４２４は、隣接する誘電体充填溝４１２の間の空間に堆積させることができない。
【0060】
図４Ｑを参照すると、ゲート領域が満たされると異方性エッチングが行われ、トレンチ４２２に残された材料が除去される。加えて、３Ｄ－ＮＡＮＤメモリデバイス１００のトランジスタゲート、ワード線、及び選択信号線として機能する置換金属４２４の隣接するストリップ（ゲートプレーン１０６のストリップに対応する）を分離するために、間隙４０８ａの位置でスタックを通してトレンチ４０８ｂがエッチングされる。再び図４Ｂを参照すると、図４Ｑに図示されたようなトレンチ４２２及び４０８ｂは、誘電体充填分離トレンチ４４２及び誘電体充填分離トレンチ４２６を形成するために絶縁材料で満たすことができる。絶縁材料は、図４Ｄの層４０４又は図４Ａの層１０４と同じ誘電材料（例えば、酸化ケイ素）を含むことができる。
【0061】
置換金属４２４は、チャネルホール４１４に形成されたメモリ層４１６及びチャネル層４１８と共に、図１に示されるように３Ｄ－ＮＡＮＤメモリデバイス１００のメモリセル１１４を形成する。図４Ｂを参照すると、誘電体充填溝４１２が置換金属層４２４をゲートプレーン１０６の別々のストリップ４２８、４２８ａ、４２８ｂに分割するので、メモリセル１１４は、誘電体充填溝４１２の両側で実質的に２つの別々の部分に分割される。例えば、チャネルホール４１４ａの周りのメモリセルは、効果的に分割され、チャネルホール４１４ａの一方側４３０ａが一方のストリップ４２８ａの金属４２４に係合して第１のメモリセルを形成し、チャネルホール４１４ａの他方側４３０ｂが別のストリップ４２８ｂに係合して第２のメモリセルを形成する。従って、図１の３Ｄ－ＮＡＮＤメモリデバイス１００の円形メモリセル１１４は、線４３２に沿って実質的に半円形又は曲線形状のチャネルを有する２つの別々のメモリセルに分割される。
【0062】
図４Ｒ－４Ｗを参照すると、例示的な代替方法を説明することができる。図４Ｒから分かるように、２つの溝４１０ａ、４１０ｂは、間隙４０８を含まず、例えば、溝４１０ａ、４１０ｂは、連続している。一般に、この例では、全ての他の溝４１０は連続している。
【0063】
図４Ｓを参照すると、溝４１０は、上述したように、誘電体充填溝４１２を形成するために絶縁材料で満たされる。図４Ｔ及び４Ｕを参照すると、上述したように、チャネルホール４１４及び垂直チャネルは、メモリセル密度を増加させるために千鳥状に形成される。図４Ｖ及び４Ｗを参照すると、トレンチ４３４は、連続する誘電体充填溝を貫通してエッチングされる。その後、犠牲窒化物が除去され、金属４２４はトレンチ４３４を通して堆積させることができる。金属４２４は、例えば、原子層堆積、化学気相成長、プラズマ支援原子層堆積、及びプラズマ強化化学気相成長を介して、トレンチ４２２からビア４３４を通して、導電層４０６に堆積されることができる。矢印４３６は、犠牲窒化物を除去し、金属を堆積させる例示的な経路を示す。図４Ａ及び４Ｂに例示されるような誘電体充填分離トレンチ４４２は、３Ｄ－ＮＡＮＤメモリデバイスの他の部分４００、例えばスタック１０８の間の絶縁を提供するために、必要に応じて形成することができる。
【0064】
図５を参照すると、別の実施形態では、単一の垂直ＮＡＮＤストリング１１６は、１つのチャネルホール５０２、例えばホール２１４、３１４、４１４（円形、細長、又は何らかの他の規則的又は不規則的形状）のみを有することができ、垂直ＮＡＮＤストリング１１６は、同じゲートプレーン５０６、例えばゲートプレーン１０６上のホールごとに形成可能な複数のメモリセル５０４、例えばメモリセル１１４を含む。これは、ホール内に堆積された材料層５０８、例えばメモリ層２１６、３１６、４１６の材料のうちの１又は２以上の間に物理的な分離を形成することによって行うことができる。例えば、本明細書に記載されたものと同様の技術を使用して、チャネルを形成し、その後、メモリセルを形成することができる。メモリセルは、酸化物で満たすことができ、その後、酸化物はエッチングすることができる。その後、セル構造をエッチングして、チャネルホール５０２内に複数のメモリセル５０４を形成することができる。
【0065】
図６は、３Ｄ－ＮＡＮＤメモリデバイス、例えば３Ｄ－ＮＡＮＤメモリデバイス１００を製造するための例示的な方法６００のフロー図である。フロー図において、方法６００の動作は、個別のブロックとして示される。
【0066】
ブロック６０２において、基材を提供する。例えば、基材は、基材１０２と同様とすることができる。
【0067】
ブロック６０４において、第１の材料の第１の層及び第２の材料の第２の層を、基材上に交互に堆積してスタックを形成する。例えば、第１の層は、層１０４、２０６、３０４、又は４０４に対応することができ、第１の材料は酸化物とすることができ、第２の層は、層１０６、２２４、３０６、又は４２４に対応することができ、第２の材料はシリコン、ポリシリコン、又は例えばタングステン等の金属とすることができる。
【0068】
ブロック６０６において、複数の溝をスタックに形成する。例えば、溝は、溝２１０、３１０、又は４１０に対応することができる。
【0069】
ブロック６０８において、複数の溝を、第１の材料、例えば、酸化物で満たす。ブロック６１０において、複数のチャネルホールを、スタック、例えば、交互に配置された第１及び第２の層を貫通して形成する。例えば、チャネルホールは、チャネルホール２１４、３１４、又は４１４に対応することができる。
【0070】
ブロック６１２において、メモリ層を、複数のチャネルホールの壁に沿って堆積させる。例えば、メモリ層は、電荷蓄積層、ブロッキング誘電体、及びトンネル誘電体を備えることができる。
【0071】
ブロック６１４において、チャネル層を、チャネルホール内のメモリ層上に堆積させる。例えば、シリコン又はポリシリコンを、チャネルホール内のメモリ層上に堆積させることができる。ブロック６１６において、第１の材料を、垂直ＮＡＮＤストリングを形成するために、チャネルホールを少なくとも部分的に埋めるように堆積させる。例えば、酸化物を、チャネルホールを部分的又は完全に埋めるように堆積させて、それによって垂直ＮＡＮＤストリングを形成することができる。
【0072】
ブロック６１８において、コンタクト、例えばコンタクト１２０を、垂直ＮＡＮＤストリング上に形成する。ブロック６２０において、ビット線、例えばビット線１１８を、垂直ＮＡＮＤストリング上に形成する。
【0073】
本発明は、特定の実施例に関して説明されているが、本発明の範囲は、これらの特定の実施例に限定されないことを理解されたい。特定の動作要件及び環境に適合するように変化させた他の修正例及び変更例は当業者には明らかであり、本発明は、開示の目的のために選択された実施例に限定されるとみなされるものではなく、本発明の真の精神及び範囲から逸脱しない全ての変更例及び修正例を包含する。
【0074】
本出願は、特定の構造的特徴及び／又は方法的行為を有する実施形態を説明するが、請求項は、必ずしも説明された特定の特徴又は行為に限定されないことを理解されたい。むしろ、特定の特徴及び行為は、本出願の請求項の範囲に入るいくつかの実施形態を単に例示するものである。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図2L】
【図2M】
【図2N】
【図2O】
【図2P】
【図2Q】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図4L】
【図4M】
【図4N】
【図4O】
【図4P】
【図4Q】
【図4R】
【図4S】
【図4T】
【図4U】
【図4V】
【図4W】
【図5】
【図6】
【国際調査報告】