特表 2023-533842 プログラムマブルマルチコアフォトニック集積回路及び関連する動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-08-04

(54)【発明の名称】プログラムマブルマルチコアフォトニック集積回路及び関連する動作方法

(51)【国際特許分類】

   G02F 1/01 20060101AFI20230728BHJP

   G02F 3/00 20060101ALN20230728BHJP

【ＦＩ】

G02F1/01 C

G02F3/00

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023502817

(86)(22)【出願日】2021-07-12

(85)【翻訳文提出日】2023-03-10

(86)【国際出願番号】 ES2021070508

(87)【国際公開番号】W WO2022013466

(87)【国際公開日】2022-01-20

(31)【優先権主張番号】P202030736

(32)【優先日】2020-07-16

(33)【優先権主張国・地域又は機関】ES

(81)【指定国・地域】

(71)【出願人】

【識別番号】522191314

【氏名又は名称】ウニヴェルシダッド ポリテクニカ デ バレンシア

(74)【代理人】

【識別番号】110000338

【氏名又は名称】弁理士法人 ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ

(72)【発明者】

【氏名】ペレス ロペス，ダニエル

(72)【発明者】

【氏名】カプマニー フランコイ，ホセ

(72)【発明者】

【氏名】ダスマハパトラ，プロメテウス

【テーマコード（参考）】

2K102

【Ｆターム（参考）】

2K102AA21

2K102AA28

2K102BA02

2K102BA08

2K102BA31

2K102BB01

2K102BB02

2K102BB04

2K102BC04

2K102CA20

2K102DA04

2K102DB04

2K102DC09

2K102EB06

2K102EB20

2K102EB22

2K102EB26

(57)【要約】

本発明は、少なくとも１つのプログラマブルフォトニックモジュールまたはコア、および／または特定の高性能ブロックのような他のフォトニックユニットを備えるプログラマブルマルチコアフォトニック集積回路であって、多機能動作およびその入出力ポートの選択を達成するために、そのリソースの適切なプログラミング、回路およびブロック内の経路指定によって、多目的シグナルプロセッシングを実施することができる、プログラマブルマルチコアフォトニック集積回路に関する。本発明はまた、モジュール式マルチコアアプローチで配置されたスケーラブルプログラマブルフォトニック集積回路に関し、システム全体の処理能力を増加させ、および／または複雑なフォトニクス回路および並列化によって可能にされる多数の機能性を追加すること、ならびに関連する動作方法に関する。

【特許請求の範囲】

【請求項1】

少なくとも二つのフォトニックブロックを備え、
前記少なくとも二つのフォトニックブロックのうちの少なくとも１つは、光アナログ動作を実行するように構成されたフォトニックゲートの再構成可能な光導波路メッシュ配列を含むプログラマブルフォトニックコアであり、
前記プログラマブルフォトニックコアの少なくとも一つは、非再帰的、再帰的、または結合された再帰的および非再帰的信号伝搬のいずれかを介して信号処理タスクを提供するためにプログラムおよび再構成されるように構成される、プログラマブルマルチコアフォトニック集積回路。

【請求項2】

前記少なくとも一つのプログラマブルフォトニックコアの各々は、フォトニック動作および電気光学動作を実行するように構成された内部高性能フォトニックブロックのセットをさらに備える、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項3】

前記少なくとも一つのプログラマブルフォトニックコアの各々は、光学Ｉ／Ｏポートをさらに備え、前記少なくとも一つのプログラマブルフォトニックコアの各々は、前記光学Ｉ／Ｏポートを介して少なくとも１つのプログラマブルフォトニックコアに接続される、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項4】

前記少なくとも一つのプログラマブルフォトニックコアの各々は、フォトニック動作および電気光学動作を実行し、さらに前記光学Ｉ／Ｏポートに接続されるように構成された遷移高性能フォトニックブロックのセットをさらに備える、請求項３に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項5】

前記少なくとも一つのプログラマブルフォトニックコアの各々は、前記少なくとも一つのプログラマブルフォトニックコアの各々から前記光信号をルーティングするように構成された通信ネットワークと組み合わされる、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項6】

前記少なくとも一つのプログラマブルフォトニックコアの各々は、隣接するプログラマブルフォトニックコアに接続される、請求項４または５のいずれか一項に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項7】

前記少なくとも一つのプログラマブルフォトニックコアの各々は、補助スイッチングまたはルーティング層をさらに備える、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項8】

前記少なくとも一つのプログラマブルフォトニックコアの各々は、隣接しないプログラマブルフォトニックコアに接続される、請求項７に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項9】

前記少なくとも一つのプログラマブルフォトニックコアの各々は、少なくとも１つの光学Ｉ／Ｏポートを介して分配ネットワークに直接接続される、請求項３または４のいずれか一項に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項10】

前記少なくとも一つのプログラマブルフォトニックコアを接続する前記分配ネットワークは、すべてのプログラマブルフォトニックコア上に専用ルーティングブロックを分配するように構成される、請求項９に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項11】

前記少なくとも一つのプログラマブルフォトニックコアを接続する前記分配ネットワークは、集中型サブシステム上に専用ルーティングブロックを分配するように構成される、請求項９に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項12】

前記少なくとも一つのプログラマブルフォトニックコアは、２次元層にわたって分散される、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項13】

前記少なくとも一つのプログラマブルフォトニックコアは、３次元のスタックされた層にわたって分散され、各層は一つのプログラマブルフォトニックコアを含む、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項14】

前記少なくとも一つのプログラマブルフォトニックコアは、３次元のスタックされた層にわたって分散され、各層は少なくとも一つのプログラマブルフォトニックコアを含む、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項15】

前記層の前記少なくとも一つのプログラマブルフォトニックコア間の相互接続を可能にするように構成された光コネクタまたは結合器をさらに備える、請求項１２～１４のいずれか一項に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項16】

前記少なくとも二つのフォトニックブロックが物理的に相互接続される集積プラットホームをさらに備える、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項17】

前記少なくとも二つのフォトニックブロックは、光学的及び電気的に接続されることを特徴とする請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項18】

少なくとも一つの光パワーモニタをさらに備え、前記少なくとも一つのプログラマブルフォトニックコアが接続される、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項19】

ＤＡＣまたはＡＤＣ、ドライバ、モニタ、および／または増幅器から選択されるセンサ、検出器、アンテナ、測定、送信ブロック、電子ＩＣなどのアプリケーション指向ブロックをさらに備え、前記少なくとも一つのプログラマブルフォトニックコアが接続される、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項20】

電気サブシステム駆動アクチュエータまたはオンチップアクチュエータ／受信機、前記光電子読み取りを監視する電気サブシステム、および前記最適化および構成プログラムを実行する電子プロセッサまたはマイクロプロセッサをさらに備える、請求項１に記載のプログラムマブルマルチコアフォトニック集積回路。

【請求項21】

前記少なくとも一つのプログラマブルフォトニックコアを制御するように構成され、様々なサブシステム上に分散された制御プレーンおよび／またはソフトウェア層をさらに備える、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項22】

前記少なくとも一つのプログラマブルフォトニックコアを制御するように構成され、単一のシステム上に集約された制御プレーンおよび／またはソフトウェア層をさらに備える、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項23】

前記少なくとも一つのプログラマブルフォトニックコアの各々は、複数の隣接するプログラマブルフォトニックコアに接続される、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項24】

前記通信ネットワークは、前記少なくとも１つのプログラマブルフォトニックコアの各々から前記光信号をルーティングするように構成された専用通信ネットワークである、請求項５に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項25】

前記通信ネットワークは、前記補助スイッチング層またはルーティング層を介して、他の隣接しないプログラマブルフォトニックコアとのプログラマブルフォトニックコアの相互接続を可能にするように構成された専用通信ネットワークである、請求項５および７に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項26】

チップ上に実装され、集積される、請求項１に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項27】

前記チップは、前記少なくとも１つのプログラマブルフォトニックコアが同じ基板上に集積される同種のＰＩＣ集積に従う、請求項２６に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項28】

前記チップは、前記少なくとも１つのプログラマブルフォトニックコアが同じ基板上に集積される異種のＰＩＣ集積に従う、請求項２６に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項29】

前記チップは、プロセッサの所望の性能に基づいて前記少なくとも１つのプログラマブルフォトニックコアをレイアウトするためのプラグアンドプレイ接続を適用するために、共通基板または共通プラットホームが使用される（チップレット状の）オンボード集積手法に従う、請求項２６に記載のプログラマブルマルチコアフォトニック集積回路。

【請求項30】

１つのプログラマブルフォトニックコアからの信号が、プログラマブルフォトニック集積回路が直列に進行する特定のシーケンスにおいて、少なくとも他のプログラマブルフォトニックコアに入るように、少なくとも１つのプログラマブルフォトニックコアを接続し、利用することを含む、前記請求項のいずれか一項に記載のプログラマブルマルチコアフォトニック集積回路を動作させる方法。

【請求項31】

１つのプログラマブルフォトニックコアからの信号が、少なくとも他のプログラマブルフォトニックコアに入るように、前記少なくとも１つのプログラマブルフォトニックコアを接続して利用することを含む、請求項１～２９のいずれか一項に記載のプログラマブルマルチコアフォトニック集積回路を動作させる方法であって、前記プログラマブルフォトニック集積回路が異なるプログラマブルフォトニックコア上でのその組み合わせの前に、前記少なくとも１つのプログラマブルフォトニックコア上で前記信号を分割して処理する特定のシーケンスにおいて、前記少なくとも１つのプログラマブルフォトニックコアを接続して利用することを含む、方法。

【請求項32】

請求項１～２９のいずれか一項に記載のプログラマブルマルチコアフォトニック集積回路を動作させる方法であって、前記少なくとも１つのプログラマブルフォトニックコアをプログラミングして、並列に動作する独立したタスクを同時に実行することを含む、方法。

【発明の詳細な説明】

【発明の詳細な説明】

【0001】

（発明の目的）
本発明は、少なくとも１つのプログラマブルフォトニックモジュールまたはコア、および／または特定の高性能ブロックのような他のフォトニックユニットを備えるプログラマブルマルチコアフォトニック集積回路であって、多機能動作およびその入出力ポートの選択を達成するために、そのリソースの適切なプログラミング、回路およびブロック内の経路指定によって、多目的シグナルプロセッシングを実施することができる、プログラマブルマルチコアフォトニック集積回路に関する。本発明はまた、モジュール式マルチコアアプローチで配置されたスケーラブルプログラマブルフォトニック集積回路に関し、システム全体の処理能力を増加させ、および／または複雑なフォトニクス回路および並列化によって可能にされる多数の機能性を追加すること、ならびに関連する動作方法に関する。

【0002】

（背景技術）
プログラマブル多機能フォトニック（ＰＭＰ）は、再構成可能な基本的プロセッシング要素またはユニットの大きなセットを適当にプログラムする手段によって、機能性の多種多様を実装することができる集積光ハードウェアの共通多目的構成をデザインしようとする。カスケードビームスプリッタまたはマッハツェンダ干渉計（ＭＺＩ）に基づくプログラマブル回路のための異なる構成および設計原理を提案する理論的研究を、様々な著者がカバーしてきた。これらの提案はプログラマブル回路を実装するための汎用ハードウェアソリューションを提供するが、それらのうちのいずれも、それらの進化および実用性を制限するスケーラビリティの課題に対処しない。

【0003】

プログラマブル多機能フォトニックの性能および複雑な動作を達成するその能力は、統合することができる同調可能ユニットおよび基本処理要素の数に比例する。これらのアーキテクチャは、チップ当たりのトランジスタの数に関連して直面する集積電子機器と同様の制限に悩まされる。

【0004】

プログラマブル多目的集積フォトニック回路の場合、これまでに報告された実験的実証は主に、同調可能素子の小規模集積化を伴う概念の証明である。スケーラビリティの限界は、使用されるリソグラフィプロセスのフットプリントおよびレチクルサイズによって制限される基本ユニットの最大数、回路および光学インターフェース内部の累積損失、多数の電子ポートをインターフェースし、パッケージングする能力、および最終的に多数の光学ポートをインターフェースする能力から生じる。

【0005】

累積損失に関しては、プログラマブルユニットセルの量が無制限であっても、プロセッサのコア内部の導波路および構成要素を通る伝播による光パワー損失によって、回路の最大サイズが制限される。

【0006】

電気的インターフェースに関して、コントロール信号の電気的経路指定は、設計フットプリントの貴重な部分を消費するシステムオーバーヘッドを課す。場合によっては、ルーティングトラックの分布がオンチップ電気層と光学層との間の整合を確実にするために、回路上の光学部品の拡張された再分布を必要とする。これにより、フットプリントの問題が生じ、最終的な集積密度が制限される。

【0007】

非効率的なプログラムは、周辺の高性能ビルディングブロックの使用が必要とされる場合、大規模な信号コアプログラマブルフォトニックプロセッサにおいて見出すことができる。この問題は、高性能ビルディングブロックの位置が、必要とされる機能性に最適ではなく、信号がコアを通って比較的長い距離を移動することを余儀なくされるときに生じる。これは、回路にさらなる損失値をもたらし、内部相互接続の目的のためだけに使用される、プロセッサ内のリソースの必要性を増加させる。

【0008】

上記の制限を軽減するために、回路内のプログラマブルユニットセルの個数をスケーリングする解決策が必要とされる。
マルチコアプロセッサはエレクトロニクスの分野でよく知られており、これらのアーキテクチャは、１つの単一プロセッサ内に配置された２つ以上の計算ユニットまたはコアの利用を中心に回転する。このアーキテクチャは所与のクロックサイクル内の「分割および克服」戦略に基づいており、それによって、物理的制限がスケールアップの課題を提示したとき、「スケールアウト」アプローチが採用された［Ａｄｄ ｒｅｆ、１０．１．１．６８７．５９７７、（Ｖｅｎｕ、２０１１）］。

【0009】

光集積回路（ＰＩＣ）では、主にチップ上に相互接続ネットワークを実装するために、いくつかのマルチコアアーキテクチャが提案されており、それらは順にデータセンタおよびトランシーバに適用される。それらは、異なる種類のコア、すなわち、フォトニッククロスポイントマトリクススイッチ、フォトニックブロードキャストおよび選択および波長分割多重（ＷＤＭ）回路ルータ、ならびに電子プロセッサを使用する。
１． クロスポイントスイッチ［（ＡＳｈａｃｈａｍ、２００７）、（Ｌｕｃａ Ｒａｍｉｎｉ、２０１２）］：
このアプローチは、クロスポイントスイッチングマトリクスを実装するコアの接続に依存する。このアプローチの各「基本ユニット」は、通常、マトリックスレイアウトで配置されたリング共振器から構成され、基本ユニットは各ノードに存在する。いくつかの実装形態はまた、波長分割多重化動作を統合するマルチチャネル導波路バスの使用を含む。
２． Ｂｒｏａｄｃａｓｔ ａｎｄ ｓｅｌｅｃｔ、ＷＤＭ ｃｉｒｃｕｉｔ ｒｏｕｔｉｎｇ［（ＴＡｌｅｘｏｕｄｉ、２０１９）、（Ｍａｒｔｉｊｎ Ｈｅｃｋ、２０１４）］：
このアプローチは、アレイ導波路格子および／または方向性結合器もしくはＭＭＩのツリーのようなＭＵＸ－ＤＥＭＵＸ装置を、半導体光増幅器またはリング共振器の形態であり得る選択ユニットとともに使用することに依存する。
３． フォトニック支援電子マルチコアプロセッサ。
このアプローチは、フォトニックリンクによって相互接続された電子プロセッサに依存する。そうするために、アーキテクチャは光ドメインから各コアに見られる電子ドメインに信号を変換するために、電子ドメインから光ドメイン（変調器）および光検出器に遷移するフォトニック構成要素を必要とする。電子コア間の相互接続は、様々な技術によるフォトニックネットワークの手段によって行われる。

【0010】

これらのアプローチは、共通するいくつかの属性を有する。：
ａ． フォトニックコア：
１． 固定の特定用途ブロック（スイッチングマトリクス、および／またはデマルチプレクサ）に基づいており、通常、ネットワークルーティングまたは光インターコネクト（すなわち、光信号処理タスクを搬送しない）に適用される。
２． 同調可能なカプラではなくスイッチを使用する。すなわち、両方のコアが１または０のオン／オフデジタル状態で動作し、スイッチはオンまたはオフであるが、カプラのような中間状態は使用されない。
３． レイアウトにおいて固定され、硬い。両方を使用して、チャネルを様々な出力に選択的にルーティングすることができるが、それらを使用して、任意の他の機能を実行することも、要求に応じて任意の他の回路を複製することもできない。
ｂ． 電子コア：
１． フォトニクスは、電子コア間の相互接続を支援するためにのみ使用される。
２． 電子光学および光電子フォトニック構成要素は、電子コアとの各インターフェースにおいて必要とされる。

【0011】

（発明の説明）
本明細書に記載される本発明の目的は、プログラマブルフォトニック集積回路のための上述のスケーラビリティおよび性能問題点を解決し、２つ以上のプログラマブルフォトニックコアおよび／または追加の高性能ブロックが相互接続されるマルチコアアーキテクチャの手段によるスケーラブルプログラマブルフォトニック集積回路の設計および実施を可能にし、したがって、大規模回路の製造の容易さ、性能、電気／光インターフェースおよびスケーラビリティの観点から現行の手法に明確な技術的優位性を提供する。さらに、マルチコア・モジュラー・アプローチは、並列およびマルチタスク計算および／または処理動作の高速かつ効率的な設定、ならびにそれらの固有の利点の活用を可能にする。

【0012】

本発明の目的は、多目的プログラマブルフォトニックプロセッサのコアの相互接続に基づく。各コアは、基本的な光アナログ動作（再構成可能な光パワーおよびエネルギー分割ならびに独立した位相シフト）を実行するフォトニックゲートの再構成可能な光導波路メッシュ配列を含む。さらに、各コアは、錯体フォトニック動作および電気光学動作を実行するように特に設計された高性能フォトニックブロックのセットを含むことができる。前の部品／リソースの組合せおよび相互接続は、単一のモジュールまたはコアを定義する。したがって、上記に鑑みて、本発明の目的は、１つまたは様々な同時フォトニック回路および／または線形マルチポート変換を、それらの資源、すなわち、それぞれのコアの対応するプログラマブルフォトニック回路と、入出力ポートとを適切にプログラムする手段によって可能にすることが分かる。

【0013】

本発明は、プログラマブル・マルチコア・フォトニック集積回路に関する：
－ 少なくとも二つのフォトニックブロックのうちの少なくとも１つは：
ｉ． 光アナログ動作を実行するように構成されたフォトニックゲートの再構成可能な光導波路メッシュ配列；
ここで、少なくとも１つのプログラマブルフォトニックコアは、非再帰的、再帰的、または組み合わせた再帰的および非再帰的信号伝搬を介して信号処理タスクを提供するようにプログラムされ、再構成されるように構成される。

【0014】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアの各々は、フォトニック動作および電気光学動作を実行するように構成された内部高性能フォトニックブロックのセットをさらに備える。

【0015】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアの各々は、光学Ｉ／Ｏポートをさらに備え、少なくとも１つのプログラマブルフォトニックコアの各々は、光学Ｉ／Ｏポートを介して少なくとも１つのプログラマブルフォトニックコアに接続される。

【0016】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアの各々は、フォトニック動作および電気光学動作を実行し、さらに光学Ｉ／Ｏポートに接続されるように構成された遷移高性能フォトニックブロックのセットをさらに備える。

【0017】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアの各々は、少なくとも１つのプログラマブルフォトニックコアの各々から光信号をルーティングするように構成された通信ネットワークと組み合わされる。

【0018】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアの各々は、隣接するプログラマブルフォトニックコアに接続される。

【0019】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアの各々は、補助スイッチングまたはルーティング層をさらに備える。

【0020】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアの各々は、非隣接プログラマブルフォトニックコアに接続される。

【0021】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアの各々は、少なくとも１つの光学Ｉ／Ｏポートを介して分配ネットワークに直接接続される。

【0022】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアを接続する分配ネットワークは、すべてのプログラマブルフォトニックコア上に専用ルーティングブロックを分配するように構成される。

【0023】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアを接続する分配ネットワークは、集中型サブシステム上に専用ルーティングブロックを分配するように構成される。

【0024】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアは、２次元層にわたって分散される。

【0025】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアは、３次元スタック層にわたって分散され、各層は１つのプログラマブルフォトニックコアを含む。

【0026】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアは、３次元スタック層にわたって分散され、各層は少なくとも１つのプログラマブルフォトニックコアを含む。

【0027】

任意選択的に、プログラマブルマルチコアフォトニック集積回路は、１つまたは複数の層の少なくとも１つのプログラマブルフォトニックコア間の相互接続を可能にするように構成された光コネクタまたは結合器をさらに備える。

【0028】

任意選択的に、プログラマブルマルチコアフォトニック集積回路は、少なくとも二つフォトニックブロックが物理的に相互接続される集積プラットホームをさらに備える。

【0029】

任意選択的に、少なくとも二つのフォトニックブロックは、光学的及び電気的に接続される。

【0030】

任意選択的に、プログラマブルマルチコアフォトニック集積回路は、少なくとも１つの光パワーモニタをさらに備え、少なくとも１つのプログラマブルフォトニックコアが接続される。

【0031】

任意選択的に、プログラマブルマルチコアフォトニック集積回路は、センサ、検出器、アンテナ、測定、送信ブロック、ＤＡＣまたはＡＤＣから選択される電子ＩＣ、ドライバ、モニタ、および／または増幅器などのアプリケーション指向ブロックをさらに備え、少なくとも１つのプログラマブルフォトニックコアが接続される。

【0032】

任意選択的に、プログラマブルマルチコアフォトニック集積回路は、光電子読み取りを監視する電気サブシステムと、最適化および構成プログラムを実行する電子プロセッサまたはマイクロプロセッサと、を駆動する電気サブシステムアクチュエータまたはオンチップアクチュエータ／レシーバをさらに備える。

【0033】

任意選択的に、プログラマブルマルチコアフォトニック集積回路は、少なくとも１つのプログラマブルフォトニックコアを制御するように構成された様々なサブシステム上に分散された制御プレーンおよび／またはソフトウェア層をさらに備える。

【0034】

任意選択的に、プログラマブルマルチコアフォトニック集積回路は、少なくとも１つのプログラマブルフォトニックコアを制御するように構成された単一のシステム上に集約された制御プレーンおよび／またはソフトウェア層をさらに備える。

【0035】

任意選択的に、少なくとも１つのプログラマブルフォトニックコアの各々は、複数の隣接するプログラマブルフォトニックコアに接続される。

【0036】

任意選択的に、通信ネットワークは、少なくとも１つのプログラマブルフォトニックコアの各々から光信号をルーティングするように構成された専用通信ネットワークである。

【0037】

任意選択的に、通信ネットワークは、補助スイッチング層またはルーティング層を介して、プログラマブルフォトニックコアと他の隣接しないプログラマブルフォトニックコアとの相互接続を可能にするように構成された専用通信ネットワークである。

【0038】

任意選択的に、プログラマブルマルチコアフォトニック集積回路は、チップ上に実装され、集積される。

【0039】

任意選択的に、チップは、少なくとも１つのプログラマブルフォトニックコアが同じ基板上に集積される同種のＰＩＣ集積に従う。

【0040】

任意選択的に、チップは、少なくとも１つのプログラマブルフォトニックコアが同じ基板上に集積される異種のＰＩＣ集積に従う。

【0041】

任意選択的に、チップは、プロセッサの所望の性能に基づいて少なくとも１つのプログラマブルフォトニックコアをレイアウトするためのプラグアンドプレイ接続を適用するために、共通基板または共通プラットホームが使用される、オンボード集積（チップレット状）手法に従う。

【0042】

本発明はまた、上述のプログラマブルマルチコアフォトニック集積回路を動作させる方法に関し、この方法は、１つのプログラマブルフォトニックコアからの信号が、プログラマブルフォトニック集積回路が直列に進行する特定のシーケンスにおいて、少なくとも他のプログラマブルフォトニックコアに入るように、少なくとも１つのプログラマブルフォトニックコアを接続して利用することを含む。

【0043】

任意選択的に、本方法は、少なくとも１つのプログラマブルフォトニックコアからの信号が少なくとも他のプログラマブルフォトニックコアに入るように、少なくとも１つのプログラマブルフォトニックコアを接続し、利用することを含み、特定のシーケンスにおいて、プログラマブル光集積回路は異なるプログラマブルフォトニックコア上でのその組み合わせの前に、少なくとも１つのプログラマブルフォトニックコア上で信号を分割し、処理する。

【0044】

任意選択的に、本方法は、少なくとも１つのプログラマブルフォトニックコアをプログラミングして、並列に実行される独立したタスクを同時に実行することを含む。

【0045】

本発明のプログラマブルマルチコアフォトニック集積回路に基づく提案されたフォトニックアーキテクチャは、本発明によって導入された回路トポロジーによって拡張された、フィールドプログラマブルゲートアレイフォトニックハードウェアアプローチに固有の一連の利点を劇的に増加させる。これらは：
・ 多目的プログラマブルフォトニック回路のスケーラビリティ。
・ 生産・販売までの時間短縮。
・ プロトタイプの開発および非経常的なエンジニアリングコストの低減。
・ アイデアを開発し、ＡＳＰＩＣに翻訳する際の財務リスクを低減。
・ 多機能およびマルチタスク操作。
・ 回路最適化。
・ 通常のレイアウトとフットプリントの削減。
・ プログラマブルフォトニックアナログブロックのより良好な収率および再現性。
・ 幾何学的因子によって制約されない、より多数の代替回路トポロジ。
・ より複雑で汎用性の高い回路のプログラム。より多くのポート、つまり入出力。
・ 機能強化。
・ 改善された光学的および電気的インターフェース。
・ 大規模で複雑な回路をプログラミングする場合の性能が向上する。
・ 光クロストークおよび同調クロストークの低減および軽減。
・ 今後のスケーラビリティ（設計・検証コストが少ない）。

【0046】

本発明のプログラマブルマルチコアフォトニック集積回路に基づいて提案されるものは、以下の用途に適している：
・ 航空宇宙と防衛（アビオニクス、通信、セキュリティソリューション、宇宙）。
・ 自動車（高解像度ビデオ、画像処理車両ネットワーキング、接続性、自動車情報）。
・ データセンター（サーバ、ルータ、スイッチ、ゲートウェイ）。
・ 高性能コンピューティング（サーバ、スーパーコンピュータ、ＳＩＧＩＮＴシステム、ＲＡＤＡＲ、ビーム形成システム、量子コンピューティング、ニューラルネットワーク）。
・ 集積回路設計（ＡＳＰＩＣプロトタイピング、ハードウェアエミュレーション）。
・ 有線および無線通信（光トランスポートネットワーク、ネットワーク処理５Ｇ接続インターフェース、モバイルバックホール）。
・ ハードウェアアクセラレータ。
・ マシンおよびディープラーニングアプリケーション。
・ 人工知能。
・ スマートトランシーバ。
・ 量子フォトニックプロセッサ。

【0047】

従って、本発明で提案された技術革新は、プログラマブル処理セルの大規模集積を可能にし、多重タスクの並列化を利用できる複数コアプログラマブルフォトニック集積プロセッサのワークフローおよび制御プロトコールと共に、アーキテクチャを提案する。それは、同時に、現在のアーキテクチャと比較して、かなりの性能改善をもたらす。それは、スケーラビリティ、性能、およびマルチタスク効率を含むがこれらに限定されないいくつかの因子に関して、機能性の向上を達成する。

【0048】

本発明のフォトニックコアは、非再帰的または再帰的信号伝播のいずれかを介して信号処理タスクを提供するようにプログラムおよび再構成することができない単なるプログラム可能な相互接続サブシステムではない。したがって、これらのコアは、アプリケーションに依存しない余分な自由度を活用する。ここで、装置全体は、再構成可能な信号処理コアの再構成可能なネットワークとして定義することができる。

【0049】

（図面の説明）
なされている説明を補足するために、本発明の特性をよりよく理解するのを助ける目的で、その好ましい実用的な実施形態に従って、前記説明は、その一体部分として、例示的かつ非限定的な方法で、以下のものが表されている一組の図を伴う：
図１は提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示し、図は、シームレス相互接続を有するマルチコアの実施例を示す。
図２は、提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。
図３は、提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。
図４は、提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。
図５は、提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。
図６は、提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。
図７（左側）は、提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。図７（右側）は、提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。
図８は、提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。

【0050】

（本発明の好適実施例）
本考案の物体の好ましい実施形態において、装置は図１に示されるように提供され、ここで、１組の少なくとも二つが、好ましくは多数の多物体プログラマブルフォトニック回路が、モジュールまたはコアに集約され、接続され、プログラマブル光集積回路の各モジュールまたはコアは、他のプログラマブルフォトニック回路、または高性能ブロック、特有の機能ブロック、または他のそのようなユニットであり得る追加の機能ブロックと併せて使用される。これらのブロックはプログラム可能な特性を有し、フォトニックチップ上で光信号処理を実行する。図１の設計は各コアまたはモジュールに存在する多目的プログラマブルフォトニック回路のためのいかなる特定の相互接続ジオメトリまたはトポロジも想定しておらず、そこに示される結果として生じる設計は例示の目的のみのためであることを考慮に入れる。様々なサブコアアーキテクチャを考えることができるが、ここでは８つの高性能構築ブロックと遷移高性能構築ブロックのセットに接続された非常に基本的な六角形導波路メッシュを用いた設計を説明する。図１－３に、考えられる相互接続とアーキテクチャの選択肢の実施例を示すが、これらの実施例に限定されない。特に、前記多目的マルチコアプログラマブルフォトニックプロセッサのスキームは、シームレス相互接続アーキテクチャを有する特定のマルチコアのために図１に示される。このアーキテクチャでは、各処理コアがその光学Ｉ／Ｏポートを介して、４つまでの隣接するコアと接続される。このモジュールとその隣接コアとの複製および相互接続は、その単純さ、スケーラビリティ、設計コスト、および汎用性によって特徴付けられる、単純な処理ネットワークにつながる。いくつかの設計変動は光信号増幅および非線形動作を含むがこれらに限定されない特定の機能を実行するために、光インターフェース内に配置された高性能ビルディングブロックを組み込むことができる。

【0051】

場合によっては必要に応じてソフトウエアコントロールを介して両者を支援することができるハードウエアを有すること、または内部資源に直接的にアクセスする必要なしに、コアにアクセスすることが有益である。図２は提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示し、図は、分散相互接続を有するマルチコアの実装の実施例を示す。このアーキテクチャでは、各処理コアが各モジュラーコアからの光信号をルーティングする通信ネットワークと組み合わされる。このモジュールとその隣接コアとの複製および相互接続は、その効率、スケーラビリティ、設計コスト、および汎用性によって特徴付けられるオンチップ通信および処理ネットワークをもたらす。このアーキテクチャはフィールドプログラマブルフォトニックゲートアレイアーキテクチャと同様に機能し、大量の一般的な処理リソースがユーザにアクセス可能である。前のアプローチと同様に、設計は、コアの数が増加するにつれて、より大きく、より複雑になり得る集中型リソースを有しない。したがって、設計の複雑さおよび検証の複雑さは、コアカウントとは無関係である。

【0052】

前述の２つの手法は、互いに隣接しないコアの直接的な相互接続を可能にしない。図３は提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示し、図は、集中化された相互接続を有するマルチコアの実施例を示す。この方式は、補助スイッチング／ルーティング層を使用する他の非隣接コアとの所与のコアの相互接続を可能にする。この設計はコアの数を減らしたマルチコアでは興味深いが、拡張性の問題を犠牲にし、各ハードウェアアップグレードのために追加の検証およびカスタマイズを必要とする。

【0053】

各コアまたはモジュールを適切にプログラムする手段によって、多目的マルチコアプログラマブルフォトニックプロセッサは、複雑な自律型および／または並列フォトニック回路と、複雑な光処理回路をプログラム可能なフォトニックプロセッサの様々な相互接続されたモジュールに離散化することによる信号処理変換とを実装することができる。その目的はモジュラーアプローチによって与えられる機能的利点を達成し、性能、スケーラビリティ、汎用性を向上させ、新規のより高い処理能力を追加することである。

【0054】

具体的には図４～６に示されており、ここでは提案された装置のプログラムの手段によって、複雑な光信号処理回路をどのように構成することができるかが示されている。特に、シームレス相互接続アーキテクチャを持つマルチコアが、４つのコアに分散された複雑な回路をどのようにプログラムするか、並列に動作する回路のセクションを追加する能力、および独立したマルチタスク動作を実行する能力を示す。

【0055】

多目的マルチコアプログラマブルフォトニックプロセッサは、スケーラブルな相互接続構造における基本的なプログラマブルフォトニックプロセッサのプログラマビリティを組み合わせ、スケーラブルな処理能力を有するプログラマブル回路を可能にし、強化された回路並列化のような追加の機能性を伴う。したがって、処理の複雑さは、コアの内部およびコア間の相互接続性に起因する。さらに、それは、プログラマブルフォトニック回路のスケーラビリティに関連する主要な問題点を解決し、プログラマブルユニットセルの高密度化は、光学的クロストーク、同調クロストーク、スケーラブルでない光学的および電子的インターフェース、および製造工程のための制限された設置面積のような敵対的効果を犠牲にする。マルチコアプログラマブルフォトニックプロセッサアーキテクチャは、いくつかの汎用コアの相互接続を含み、従来のフォトニックプロセッサの性能をスケーリングするための洗練されたソリューションとして生じる。シングルコアプロセッサのスケーラビリティ限界はより多数のプログラマブルユニットセルが集積されるときに悪化するので、簡単な手法はいくつかのより小さいコアを集積し相互接続するアーキテクチャを使用することである。

【0056】

全ての相互接続されたブロックを含むこの装置全体の制御は、それぞれのコアを駆動するための個体ソフトウェアを使用して実行することができ、又はハードウエア全体を駆動、プログラム、制御及び再構成するための一般的な平均をもたらす１つのソフトウェアインターフェースに追加することができる。共通のソフトウェアは、使用されるコンポーネントの数、電力消費、プログラミング効率、副作用（光学および同調クロストーク）の軽減に関して最適な構成を達成するために、リソースのスマートプログラミングおよび管理を可能にする。

【0057】

動作例
マルチコア・フォトニック・プロセッサの細分化された性質は、広い動作モードのセットを可能にする。この節では、いくつかの非限定的な実施例を説明する：

【0058】

図４は漸進的に分散された回路のプログラミング（直列化）の概略図を示し、図は、直列回路に続いて複雑な回路が４つのコアにわたってプログラムされる、継ぎ目のない相互接続を有するマルチコアの構成実施例を示す。この回路は、（第１のコア）リング共振器、高い性能構築ブロックにおける分散遅延、遷移ＨＰＢにおける光増幅器、（第２のコア）光スプリッタ、ビームフォーミングネットワーク、（第３のコア）６次有限インパルス応答フィルタ、および（第４のコア）高い性能構築ブロックおよび高いｑフィルタおよび偏光フィルタを有する分岐によって実装される光減衰器を有する分岐のプログラムを含む。シングルコアプロセッサ上の複雑なフォトニック回路の構成は、回路内で利用可能な光ポート、プログラマブルユニットセル、および高性能ブロックの個数によって制限される。加えて、非理想的な影響（位相同調中の光学およびクロストーク）の蓄積、および複雑な動作を実行するために必要とされる多数のプログラマブルユニットセルは、内部コアが実施することができる回路を急速に制限する可能性がある。図４はマルチコアアーキテクチャがどのように回路をコアに分割し、分配するかを示している。プログラムされた回路はいかなるアプリケーションも対象とせず、単に、この動作モードの主要な能力を強調するように設定される。この場合、第１のコア（左上）は内側コアにおいて光リング共振器を構成し、ＨＰＢ ７によって提供される分散遅延にアクセスし、次のコアに接続する前に光信号を増幅する。次のコア（右上）は、光信号を２つの経路に分割する。第１の経路はプログラムされた光ビームフォーマに給電し、複数の光経路およびポートを必要とする回路のためのマルチコアアプローチの利点を実証する。他方の経路は、第３のコアにアクセスするために相互接続された出力に向けられる。第３のコア（右下）は３つの不平衡ＭＺＩに基づいてそのコア内に光学格子フィルタを実装し、フィルタの２つの出力を次のコアおよび最後のコアに向ける。最後のコア（左下）は光学相互接続の底部を光学減衰器に分配し、他方の光学接続をそれぞれＨＰＢフィルタおよび偏光フィルタのカスケードに分配する。

【0059】

並列分散回路のプログラミング（並列化）の概要を図５に示す。ここでは、並列回路に続いて複雑な回路が４コアにプログラムされているシームレス相互接続を備えたマルチコアの構成実施例を示している。この回路は、（左上コア）マッハツェンダ変調器、および光スプリッタおよび光増幅器のプログラム、（右上コア）２つの出力を有する光フィルタ、（左下コア）ＭＺＩおよび４つのリング共振器に基づく光フィルタ、および（右下コア）コンバイナ、および光検出器を含む。いくつかの回路は、並列に実行されるブロックへの回路分割を含む。シングルコアプロセッサでは可能であるが、これらの回路のプログラミングはシングルコアで個別にプログラムされるときに制限され得る。この場合、並列に動作する回路のブランチ間の干渉は、全体的な処理性能を低下させる可能性がある。この影響を軽減するために、マルチコアアーキテクチャは、異なる処理コアにわたって並列に実行される同じ回路のセクションを分散することができる。図５は、４コアに分散された回路のプログラムを示す。第１のコア（左上）はＭＺＩ変調器を分割し、それを第２の（右上）および第３（左下）コアにルーティングする前に、入力信号を取得し、ＭＺＩ変調器にアクセスする。各コアは、異なる光学フィルタを含む。第１のケースでは、それは通過帯域を抽出し、それを第４のコア（右下）に供給し、阻止帯域または反射応答を外部ポートに供給する３次リング共振器アーキテクチャである。第２のケース（左下）は、２つの出力ポートを第４のコアに向ける前に格子フィルタと光リング共振器とを組み合わせる光学フィルタである。最後のコア（右下）は、２つの異なる炉心から信号を受信する。左下のコアから来る信号は、高速フォトダイオードブロックを用いて検出される。左下のコアから来る第２の信号は、光出力ポートにアクセスする前に右上のコアから来る光信号と組み合わされる。

【0060】

図６はプログラミング独立回路（Ｍｕｌｔｉｔａｓｋ）の概略図であり、この図は、２つの独立した複雑な回路がマルチタスク動作に続いて４つのコアにわたってプログラムされる、シームレスな相互接続を有するマルチコアの構成実施例を示す。この回路は、中間非線形セクション（上部コア）を有する２つのユニタリーブロックのカスケードと、アレイ内の４つの環のフィルタ環セクションの別のカスケードと、それに続く４×４マルチポート干渉計とを含む。マルチコアフォトニックプロセッサの最後の重要な利点は、独立したタスクを同時に実行する能力にある。この能力はシングルコアプロセッサでも利用することができるが、両方の回路間のクロストークを軽減するために、追加の最適化技術を適用する必要がある。要するに、プロセッサは並列に動作し、独立したタスクを実行する２つ以上の回路をプログラムする。回路は、同じ又は全く異なる設計とすることができる。加えて、回路は異なるコアにわたって分散され得るか、または限定はされないが、緊急適用を含む場合に、同じコア上で利用可能ないくつかのリソースを共有するようにプログラムされ得る。図６は、マルチコアアーキテクチャが２つの独立した回路をプログラムする実施例を示している。上位コアは、６つのモードの２層ニューラルネットワークを構成する。プロセッサの底部に配置されたコアは４×４干渉計にアクセスし、その後に非線形アレイにアクセスする前に、初期フィルタリング段階を構成する。

【0061】

物理的実装
マルチプルポーズマルチコアプログラマブルフォトニックプロセッサの物理的実装は、シリコンフォトニクスプラットフォームおよび／またはハイブリッド／異種ＩＩＩ－Ｖ、および／またはグループＩＶ－Ｖおよび／またはチタン酸バリウムおよび／または任意の他のカルコゲニドおよび／またはＩＩ－ＶＩプラットフォームのいずれかに基づく統合光学アプローチを必要とする。それは、プログラマブルフォトニックＩＣと他のフォトニックＩＣおよび／またはブロックとの統合だけでなく、そのような性質の電子ＩＣおよび後続のブロックとの統合にも限定される。
プログラマブルフォトニックブロックに関して、現在利用可能なフォトニクス技術の選択肢は、ＭＥＭＳ、熱光学効果、電気光学効果、光力学、電気容量効果、または不揮発性メモリ位相アクチュエータのような任意の位相または振幅同調効果に基づく。この移相器およびアクチュエータは、２つ以上のポートを有する任意の干渉構造に統合される。

【0062】

異なるアーキテクチャおよび統合レベルは、以下のように分類することができる物理的実装に含まれる：

【0063】

アーキテクチャ：
異種アーキテクチャ：マルチコアアーキテクチャの主要な利点の１つは同じユニットコアの複製であるが、各コアが異なるＨＰＢおよび内部コアトポロジを使用する場合、アプリケーションの範囲を拡張することができる。例示的な実施例として、図７（左側）は、４つのコアが別の内部組成物を有する異種アーキテクチャを有するシームレスな相互接続を有するマルチコアの構成実施例を示す。特に、各コアは、高性能処理ブロックのセットと、異なる導波路メッシュ構成（六角形、三角形、正方形、およびフィードフォワード）とを含む。すなわち、それは、六方メッシュアーキテクチャ、三角形メッシュアーキテクチャ、正方形メッシュアーキテクチャ、および長方形マルチポート干渉計といった、各モジュールに対して異なる内部コアを有する４コアアーキテクチャである。また、それぞれが異なるＨＰＢを統合できることにも注意する。この実装の主な利点は、一部のアプリケーションで必要とされる特定のリソースの可用性にある。例えば、右下のコアに示されたフィードフォワードメッシュは六方メッシュによって実装することができるが、効率的ではない実施例である。

【0064】

２Ｄアーキテクチャ：２Ｄアーキテクチャは、ＰＩＣの現在の標準および状態、ならびにそれらの統合を考慮して実装することができる。２ｄアーキテクチャは、最も一般的には異なるチップから出てくる光ファイバまたは導波路を接続することによって「短絡」を作るというフォトニック等価物において、チップを別のものに接続することに遭遇する。これは、同じ又は異なる集積プラットフォーム上の異なるフォトニックチップの単一パッケージを用いて行うことができる。

【0065】

３Ｄ アーキテクチャ（シングルおよびマルチコア）：図７（右）は、４つのコアを持つ３Ｄ アーキテクチャを示している。各コアが垂直相互接続を介して隣接するコアに接続されている。すなわち、それは、シームレスな相互接続プログラミング４カスケード回路を３Ｄ集積形状上に有するマルチコアである。コア間の接続は、垂直方向の光を上部／下部導波路層に結合するように設計された導波路結合器によって行われる。
３Ｄスタッキングアーキテクチャは３Ｄレイアウトに複数のコアを配置することに依存する（図７に示すように、処理能力に関連する性能向上のために）。シングルコア設計は、製造ツールのレチクルサイズによってそのスケーラビリティが制限される。そのようなコア、ポスト集合体はそのような限界を克服するために複数コアを形成するために、一緒に個々に積み重ねることができるが、その場合、成形因子は損なわれる。性能の多様な増加を示しながら、形状因子を劇的に減少させることができる解決策は３Ｄ積層であり、それによって、そのようなコアは、互いに重なり合って積層体に配置され、相互接続はそれぞれを通って延び、より大きく、より機能的に強力なユニットを形成する。スタッキングは並列処理を支援するために並列に設定することができ、並列に機能を実行する可能性をもたらす。
２Ｄおよび３Ｄマルチコアの混合アーキテクチャも実装することができる。

【0066】

統合レベル：
オンチップ集積：オンチップ集積は、フォトニックコアが隣接するコアまたは追加の機能ブロックに接続され、すべてのコアおよび要素が同じ基板内にあることを意味する。オンチップ集積化は、以下に列挙する最も一般的な手法を用いて、多数のアプローチで実施することができる：

【0067】

均質ＰＩＣ統合：このアプローチでは、すべてのコアがＰＩＣの単一のダイ上で実行される同じ製造上で実現される。このような手法でマルチコアを実現することができ、均質な集積化の主要な長所は、実現することができる非常に小さな形状因子にある。プログラマブルＰＩＣにおけるシングルコア実装は、レチクルの粒度によって提示される、より厳密な幾何学的制約によって制限される。本発明に示されるこの手法では、非限定的な実施例が、単一のウェハにわたって同じコアを作製することによって形成され、１つのレチクル内に作製されたユニットとして定義される１つまたは複数のコアを有するマルチコアプロセッサである。次いで、レチクル内に画定されたコアを有するウェハの異なるセグメントのすべてまたはいくつかは相互接続されたままにされ、すなわち、異なるダイは分割されず、コアを有する複数のダイのコングロマリット相互接続として残され、すべてのコアが画定され、製造中に純粋に設定され、したがって、パッケージング中の異なるコアの相互接続の必要性を打ち消すマルチコアプロセッサを生じさせる。次いで、このアプローチはＰＩＣパッケージングに対する要求を緩和し、スループットを増加させ、より単純な処理の流れを通してハードウェア実現を容易にする。

【0068】

異種ＰＩＣ集積：異種ＰＩＣは、同じチップ基板上の２つ以上の異なる材料の集積を中心に回転する。そのような手法の共通実行は、小型の因子ＳＯＩ回路または低ロスＳｉＮプラットフォームと一体化されたＩｎＰ内の能動素子で見ることができるが、チタン酸バリウム（ＢＴＯ）、グラフェン、カルコゲナイドなどの他の材料にも拡張することができる。フォトニック利得媒体は純粋なＳＯＩまたはＳｉＮ回路には存在しないので、これは、オンチップレーザならびに利得要素の組み込みを含むが、これらに限定されない、多大な機能性を追加し、次いで、いくつかのマルチコアアーキテクチャを達成するのを助けることができる。実装自体は、特定のセクションにおいて、ＳＯＩまたはＳｉＮチップの上に「取り付けられる」ＩｎＰまたは他のＩＩＩ－Ｖ材料の薄層に依存する。これらのセクションでの光は、ＳＯＩまたはＳｉＮ導波路からＩｎＰセクションにエバネッセント結合されて、利得を誘導するか、または効率的な位相変調セクションとして誘導される。「付着」の工程は、次いで、ウェハ接合技術によって、ＢＣＢまたは他の重合体のような手段を通して実施されるか、またはマイクロ転写プリンティングのような他の手段を含むことができる。

【0069】

オンボードインテグレーション（チップレット状）：この実施の基礎は、チップデザイン（コデザイン）及びその基本的な機能性に基づく製造を分割することであり、その実施例のために、コア、レーザ及び利得媒体のようなアクティブブロック、非線形ブロック等のような機能的サブシステムブロックの形態をとることができる。これらのブロックが製造され、サブアセンブリ（個体チップパッケージ）が行われた後、それらは、連結された基材であるプラットホーム上に配置され、次いで、単一ユニットにパッケージされる。チップレットは、現在の需要を満たすように機能するワンサイズフィットオールのアプローチがないという事実に対処する。この実装形態は、フォトニック多目的フォトニックブロックおよび／または他の高性能フォトニックブロックの集約に限定されず、ドライバ、モニタ、ＡＤＣ、ＤＡＣ、増幅器、センサ、およびアンテナを含むがこれらに限定されない純粋な電子ブロックを含むこともできる。

【0070】

図８は提案された本発明のフォトニックアーキテクチャの概略図の非限定的な実施例を示し、図はマルチプルポーズプログラマブルフォトニックプロセッサのマルチコアレイアウトでの実施例を示し、各コアはプラグ－アンド－プレイまたはチップレット様の手法で接続することができ、それによって、緑色で示される共通プラットホームを使用して、２つ以上のプログラマブルフォトニックブロックを他のプログラマブルフォトニックブロックまたは機能ユニットと相互接続する。これらのユニットは、すべて、ドライバ、モニタ、ＡＤＣ、ＤＡＣ、センサ、アンテナなどの純粋な電子ＩＣを含むようにさらに拡張することができる、２つ以上のプログラマブルＰＩＣおよび／またはフォトニック高性能ビルディングブロックを含むことができるので、ブラックボックスとして模式的に表される。

【0071】

さらに、前述の全ての実装は多目的マルチコアプログラマブルフォトニックプロセッサのコントロールおよび駆動を可能にするために、コントロールおよび駆動サブシステムを使用することができる。コントロールおよび駆動回路は光信号の抽出および読み取り、ならびにフォトニックアクチュエータの駆動を可能にする。

【図面の簡単な説明】

【0072】

【図1】提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示し、図は、シームレス相互接続を有するマルチコアの実施例を示す。

【図2】提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。

【図3】提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。

【図4】提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。

【図5】提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。

【図6】提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。

【図7】左側は、提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。右側は、提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。

【図8】提案されたフォトニックアーキテクチャの概略図の非限定的な実施例を示す。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】