特表 2023-534324 表示基板および表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-08-09

(54)【発明の名称】表示基板および表示装置

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20230802BHJP

   G09F 9/30 20060101ALI20230802BHJP

   G09G 3/3266 20160101ALI20230802BHJP

   G09G 3/20 20060101ALI20230802BHJP

   G09G 3/3275 20160101ALI20230802BHJP

   H10K 50/00 20230101ALI20230802BHJP

   H10K 50/10 20230101ALI20230802BHJP

   H10K 59/12 20230101ALI20230802BHJP

   H10K 59/131 20230101ALI20230802BHJP

   G11C 19/28 20060101ALI20230802BHJP

【ＦＩ】

G09G3/3233

G09F9/30 338

G09F9/30 365

G09G3/3266

G09G3/20 624B

G09G3/20 680G

G09G3/20 622G

G09G3/20 611F

G09G3/20 611H

G09G3/20 622E

G09G3/20 621M

G09G3/3275

H10K50/00

H10K50/10

H10K59/12

H10K59/131

G11C19/28 230

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022523694

(86)(22)【出願日】2021-06-08

(85)【翻訳文提出日】2022-04-21

(86)【国際出願番号】 CN2021099017

(87)【国際公開番号】W WO2022017032

(87)【国際公開日】2022-01-27

(31)【優先権主張番号】202010707527.3

(32)【優先日】2020-07-21

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(71)【出願人】

【識別番号】519401479

【氏名又は名称】合肥京東方卓印科技有限公司

【氏名又は名称原語表記】Ｈｅｆｅｉ ＢＯＥ Ｊｏｉｎｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｂｌｏｃｋ １５ Ｇｒｏｕｐ－Ａ Ｚｏｎｅ－Ｅ ｏｆ Ｉｎｄｕｓｔｒｉａｌ Ｐａｒｋ ｉｎ Ｈｅｆｅｉ Ｎｅｗ Ｓｔａｔｉｏｎ， Ｘｉｎｚｈａｎ Ｄｉｓｔｒｉｃｔ， Ｈｅｆｅｉ， Ａｎｈｕｉ， ２３００１２，Ｐ．Ｒ．Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】袁 志▲東▼

(72)【発明者】

【氏名】李 永▲謙▼

(72)【発明者】

【氏名】袁 粲

(72)【発明者】

【氏名】徐 攀

【テーマコード（参考）】

3K107

5B074

5C080

5C094

5C380

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC43

3K107EE03

3K107HH04

3K107HH05

5B074CA01

5B074DB01

5C080AA06

5C080BB05

5C080DD07

5C080DD09

5C080DD22

5C080DD23

5C080FF11

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

5C080KK02

5C080KK07

5C080KK08

5C080KK43

5C094AA05

5C094BA03

5C094BA27

5C094CA19

5C094DB01

5C094FA01

5C380AA01

5C380AB06

5C380AB19

5C380AB45

5C380AC07

5C380AC08

5C380AC11

5C380BA08

5C380BA12

5C380BA13

5C380BA39

5C380CB16

5C380CB17

5C380CC04

5C380CC07

5C380CC26

5C380CC33

5C380CC39

5C380CC58

5C380CC65

5C380CD015

5C380CD017

5C380CF07

5C380CF43

(57)【要約】

表示技術の分野に属する表示基板および表示装置を提供する。当該表示基板は、ベース基板に配置され、且つ第１方向に沿って配列され隣接する２つの画素を含み、各画素において、画素回路は、いずれも駆動トランジスタ、第１リセットトランジスタ、及び第２リセットトランジスタを含む。第１リセットトランジスタが、カップリングされた第１リセット信号線の第１部分の対称軸に対して対称的に配置され、且つ当該第１リセット信号線の第１部分が、第１方向と交差する第２方向に沿って延在するため、レイアウトを容易にし、信号ルーティングを容易にすることができ、例えば、各画素にカップリングされた複数の信号線を集中的に設置することができ、画素空間を最適化することができる。

【特許請求の範囲】

【請求項1】

ベース基板と、
前記ベース基板に配置され且つアレイ状に配列され、各々は、いずれも発光制御回路、発光駆動回路および発光素子を含み、且つ少なくとも２つは、同一の前記発光制御回路を共有する複数の画素と、
前記ベース基板に配置されたゲート駆動回路、複数の発光制御線、複数のゲート線および複数の駆動信号線と、
を含み、
前記ゲート駆動回路は、前記複数の駆動信号線、前記複数の発光制御線および前記複数のゲート線にそれぞれ接続され、前記複数の発光制御線は、各前記画素に含まれる前記発光制御回路に接続され、前記複数のゲート線は、各前記画素に含まれる前記発光駆動回路に接続され、前記ゲート駆動回路は、前記複数の駆動信号線から提供された駆動信号に応答して、発光制御信号を前記複数の発光制御線に出力し、且つゲート駆動信号を前記複数のゲート線に出力するために使用される、
表示基板。

【請求項2】

同一の前記発光制御回路を共有する少なくとも２つの前記画素は、同一列に配置される請求項１に記載の表示基板。

【請求項3】

同一の前記発光制御回路を共有する少なくとも２つの前記画素は、隣接する請求項２に記載の表示基板。

【請求項4】

同一列に配置された２つの前記画素毎に同一の前記発光制御回路を共有する請求項３に記載の表示基板。

【請求項5】

同一の前記発光制御回路を共有する２つの前記画素は、前記発光制御回路に接続された前記発光制御線の両側に対称的に配列される請求項４に記載の表示基板。

【請求項6】

各前記駆動信号線は、いずれも隣接する２列の前記画素間に配置される請求項１から５のいずれか１項に記載の表示基板。

【請求項7】

隣接する２列の前記画素間には、最大２本の前記駆動信号線が設けられる請求項６に記載の表示基板。

【請求項8】

前記ゲート駆動回路は、カスケード接続された複数のシフトレジスタユニットを含み、
少なくとも２つのカスケード接続された前記シフトレジスタユニットは、隣接する２行の画素間に配置される、
請求項１から７のいずれか１項に記載の表示基板。

【請求項9】

少なくとも２つのカスケード接続された前記シフトレジスタユニットは、隣接する２行のターゲット画素間に配置され、
前記２行のターゲット画素のうち、１行の前記ターゲット画素に接続された発光制御回路は、他行の前記ターゲット画素に接続された発光制御回路と異なる、
請求項８に記載の表示基板。

【請求項10】

隣接する２行の前記ターゲット画素間には２つのカスケード接続された前記シフトレジスタユニットが設けられ、
ここで、一方の前記シフトレジスタユニットは、１行の前記ターゲット画素に接続され、他方の前記シフトレジスタユニットは、他行の前記ターゲット画素に接続される、
請求項９に記載の表示基板。

【請求項11】

２つのカスケード接続された前記シフトレジスタユニットは、前記２行のターゲット画素間に対称的に配列される請求項１０に記載の表示基板。

【請求項12】

前記シフトレジスタユニットは、入力サブ回路、プルダウン制御サブ回路、プルダウンサブ回路、および出力サブ回路を含み、
前記入力サブ回路は、第１入力端子、第２入力端子、第１制御信号端子、第２制御信号端子、およびプルアップノードにそれぞれ接続され、前記入力サブ回路は、前記第１入力端子から提供された第１入力信号に応答して、前記第１制御信号端子から提供された第１制御信号を前記プルアップノードに出力し、前記第２入力端子から提供された第２入力信号に応答して、前記第２制御信号端子から提供された第２制御信号を前記プルアップノードに出力するために使用され、
前記プルダウン制御サブ回路は、第１クロック信号端子、前記プルアップノード、プルダウン電源端子、プルダウンノード、および出力端子にそれぞれ接続され、前記プルダウン制御サブ回路は、前記第１クロック信号端子から提供された第１クロック信号に応答して、前記第１クロック信号を前記プルダウンノードに出力し、前記プルアップノードの電位と前記出力端子から提供された出力信号とに応答して、前記プルダウン電源端子から提供されたプルダウン電源信号を前記プルダウンノードに出力するために使用され、
前記プルダウンサブ回路は、リセット信号端子、前記プルダウンノード、前記プルダウン電源端子、前記プルアップノード、および前記出力端子にそれぞれ接続され、前記プルダウンサブ回路は、前記プルダウンノードの電位に応答して、前記プルダウン電源信号を前記プルアップノード及び前記出力端子に出力し、前記リセット信号端子から提供されたリセット信号に応答して、前記プルダウン電源信号を前記プルアップノードに出力するために使用され、
前記出力サブ回路は、前記プルアップノード、第２クロック信号端子、および前記出力端子にそれぞれ接続され、前記出力サブ回路は、前記プルアップノードの電位に応答して、前記第２クロック信号端子から提供された第２クロック信号を前記出力端子に出力するために使用される、
請求項８に記載の表示基板。

【請求項13】

前記表示基板は、前記ベース基板に配置された複数のデータラインをさらに含み、
前記複数のゲート線は、複数の第１ゲート線、複数の第２ゲート線、及び複数の第３ゲート線を含み、前記発光制御回路は、発光制御トランジスタを含み、前記発光駆動回路は、データ書き込み用トランジスタ、リセットトランジスタ、駆動トランジスタ、補償トランジスタ、及びストレージキャパシタを含み、
前記データ書き込み用トランジスタのゲートは、１本の前記第１ゲート線に接続され、第１極は、前記駆動トランジスタのゲートに接続され、第２極は、１本の前記データラインに接続され、前記駆動トランジスタの第１極は、前記発光制御トランジスタの第１極に接続され、第２極は、前記発光素子に接続され、前記発光制御トランジスタのゲートは、１本の前記発光制御線に接続され、第２極は、直流電源端子に接続され、前記リセットトランジスタのゲートは、１本の前記第２ゲート線に接続され、第１極は、第１初期信号端子に接続され、第２極は、前記駆動トランジスタの第２極に接続され、前記補償トランジスタのゲートは、１本の前記第３ゲート線に接続され、第１極は、第２初期信号端子に接続され、第２極は、前記駆動トランジスタのゲートに接続される、
請求項１から１２のいずれか１項に記載の表示基板。

【請求項14】

各前記駆動信号線は、いずれも隣接する２列の前記画素間に配置され、且つ隣接する２列の前記画素間には、最大２本の前記駆動信号線が設けられ、
隣接する２行のターゲット画素間には２つのカスケード接続された前記シフトレジスタユニットが設けられ、且つ２つのカスケード接続された前記シフトレジスタユニットは、前記２行のターゲット画素間に対称的に配列され、ここで、一方の前記シフトレジスタユニットは、１行の前記ターゲット画素に接続され、他方の前記シフトレジスタユニットは、他行の前記ターゲット画素に接続され、前記２行のターゲット画素のうち、１行の前記ターゲット画素に接続された発光制御回路は、他行の前記ターゲット画素に接続された発光制御回路と異なり、
前記表示基板は、前記ベース基板に配置された複数のデータラインをさらに含み、前記複数のゲート線は、複数の第１ゲート線、複数の第２ゲート線、及び複数の第３ゲート線を含み、前記発光制御回路は、発光制御トランジスタを含み、前記発光駆動回路は、データ書き込み用トランジスタ、リセットトランジスタ、駆動トランジスタ、補償トランジスタ、及びストレージキャパシタを含み、
前記データ書き込み用トランジスタのゲートは、１本の前記第１ゲート線に接続され、第１極は、前記駆動トランジスタのゲートに接続され、第２極は、１本の前記データラインに接続され、前記駆動トランジスタの第１極は、前記発光制御トランジスタの第１極に接続され、第２極は、前記発光素子に接続され、前記発光制御トランジスタのゲートは、１本の前記発光制御線に接続され、第２極は、直流電源端子に接続され、前記リセットトランジスタのゲートは、１本の前記第２ゲート線に接続され、第１極は、第１初期信号端子に接続され、第２極は、前記駆動トランジスタの第２極に接続され、前記補償トランジスタのゲートは、１本の前記第３ゲート線に接続され、第１極は、第２初期信号端子に接続され、第２極は、前記駆動トランジスタのゲートに接続される、
請求項１２に記載の表示基板。

【請求項15】

ソース駆動回路および請求項１から１４のいずれか１項に記載の表示基板を含み、
前記ソース駆動回路は、前記表示基板における複数のデータラインに接続され、前記ソース駆動回路は、各前記データラインにデータ信号を提供するために使用される、
表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、２０２０年０７月２１日に提出された出願番号２０２０１０７０７５２７．３、発明の名称「表示基板および表示装置」の中国特許出願の優先権を主張し、その全ての内容は、参照により本開示に援用する。

【0002】

本開示は、表示技術の分野に関し、特に表示基板および表示装置に関するものである。

【背景技術】

【0003】

有機発光ダイオード（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＯＬＥＤ）表示基板は、自発光、広視野角、および高速応答などの利点から、表示分野で広く使用されている。

【0004】

関連技術において、ＯＬＥＤ表示基板は、ベース基板とベース基板に配置された複数の画素とを含み、各画素は、いずれも発光制御回路、発光駆動回路および発光素子を含む。ここで、発光制御回路は、それに接続された発光制御線から提供された発光制御信号に応答して、直流電源信号を発光駆動回路に提供でき、発光駆動回路は、それに接続されたゲート線から提供されたゲート駆動信号および受信された直流電源信号に応答して、発光駆動信号を発光素子に提供できる。そして、異なる画素に接続された発光制御回路は、異なっている。

【0005】

異なる画素に接続された発光制御回路が異なるので、表示基板により多くの発光制御線を設ける必要があり、当該複数の発光制御線は、ベース基板の広い領域を占有し、高解像度の実現には不利である。

【発明の概要】

【課題を解決するための手段】

【0006】

本開示の実施例は、表示基板および表示装置を提供する。前記技術案は、以下の通りである。
一側面によると、
ベース基板と、
前記ベース基板に配置され且つアレイ状に配列され、各々は、いずれも発光制御回路、発光駆動回路および発光素子を含み、且つ少なくとも２つは、同一の前記発光制御回路を共有する複数の画素と、
前記ベース基板に配置されたゲート駆動回路、複数の発光制御線、複数のゲート線および複数の駆動信号線と、
を含み、
前記ゲート駆動回路は、前記複数の駆動信号線、前記複数の発光制御線および前記複数のゲート線にそれぞれ接続され、前記複数の発光制御線は、各前記画素に含まれる前記発光制御回路に接続され、前記複数のゲート線は、各前記画素に含まれる前記発光駆動回路に接続され、前記ゲート駆動回路は、前記複数の駆動信号線から提供された駆動信号に応答して、発光制御信号を前記複数の発光制御線に出力し、且つゲート駆動信号を前記複数のゲート線に出力するために使用される、
表示基板に関する。

【0007】

選択肢の一つとして、同一の前記発光制御回路を共有する少なくとも２つの前記画素は、同一列に配置される。

【0008】

選択肢の一つとして、同一の前記発光制御回路を共有する少なくとも２つの前記画素は、隣接する。

【0009】

選択肢の一つとして、同一列に配置された２つの前記画素毎に同一の前記発光制御回路を共有する。

【0010】

選択肢の一つとして、同一の前記発光制御回路を共有する２つの前記画素は、前記発光制御回路に接続された前記発光制御線の両側に対称的に配列される。

【0011】

選択肢の一つとして、各前記駆動信号線は、いずれも隣接する２列の前記画素間に配置される。

【0012】

選択肢の一つとして、隣接する２列の前記画素間には、最大２本の前記駆動信号線が設けられる。

【0013】

選択肢の一つとして、前記ゲート駆動回路は、カスケード接続された複数のシフトレジスタユニットを含み、
少なくとも２つのカスケード接続された前記シフトレジスタユニットは、隣接する２行の画素間に配置される。

【0014】

選択肢の一つとして、少なくとも２つのカスケード接続された前記シフトレジスタユニットは、隣接する２行のターゲット画素間に配置され、
前記２行のターゲット画素のうち、１行の前記ターゲット画素に接続された発光制御回路は、他行の前記ターゲット画素に接続された発光制御回路と異なる。

【0015】

選択肢の一つとして、隣接する２行の前記ターゲット画素間には２つのカスケード接続された前記シフトレジスタユニットが設けられ、
ここで、一方の前記シフトレジスタユニットは、１行の前記ターゲット画素に接続され、他方の前記シフトレジスタユニットは、他行の前記ターゲット画素に接続される。
選択肢の一つとして、２つのカスケード接続された前記シフトレジスタユニットは、前記２行のターゲット画素間に対称的に配列される。

【0016】

選択肢の一つとして、前記シフトレジスタユニットは、入力サブ回路、プルダウン制御サブ回路、プルダウンサブ回路、および出力サブ回路を含み、
前記入力サブ回路は、第１入力端子、第２入力端子、第１制御信号端子、第２制御信号端子、およびプルアップノードにそれぞれ接続され、前記入力サブ回路は、前記第１入力端子から提供された第１入力信号に応答して、前記第１制御信号端子から提供された第１制御信号を前記プルアップノードに出力し、前記第２入力端子から提供された第２入力信号に応答して、前記第２制御信号端子から提供された第２制御信号を前記プルアップノードに出力するために使用され、
前記プルダウン制御サブ回路は、第１クロック信号端子、前記プルアップノード、プルダウン電源端子、プルダウンノード、および出力端子にそれぞれ接続され、前記プルダウン制御サブ回路は、前記第１クロック信号端子から提供された第１クロック信号に応答して、前記第１クロック信号を前記プルダウンノードに出力し、前記プルアップノードの電位と前記出力端子から提供された出力信号とに応答して、前記プルダウン電源端子から提供されたプルダウン電源信号を前記プルダウンノードに出力するために使用され、
前記プルダウンサブ回路は、リセット信号端子、前記プルダウンノード、前記プルダウン電源端子、前記プルアップノード、および前記出力端子にそれぞれ接続され、前記プルダウンサブ回路は、前記プルダウンノードの電位に応答して、前記プルダウン電源信号を前記プルアップノード及び前記出力端子に出力し、前記リセット信号端子から提供されたリセット信号に応答して、前記プルダウン電源信号を前記プルアップノードに出力するために使用され、
前記出力サブ回路は、前記プルアップノード、第２クロック信号端子、および前記出力端子にそれぞれ接続され、前記出力サブ回路は、前記プルアップノードの電位に応答して、前記第２クロック信号端子から提供された第２クロック信号を前記出力端子に出力するために使用される。

【0017】

選択肢の一つとして、前記表示基板は、前記ベース基板に配置された複数のデータラインをさらに含み、
前記複数のゲート線は、複数の第１ゲート線、複数の第２ゲート線、及び複数の第３ゲート線を含み、前記発光制御回路は、発光制御トランジスタを含み、前記発光駆動回路は、データ書き込み用トランジスタ、リセットトランジスタ、駆動トランジスタ、補償トランジスタ、及びストレージキャパシタを含み、
前記データ書き込み用トランジスタのゲートは、１本の前記第１ゲート線に接続され、第１極は、前記駆動トランジスタのゲートに接続され、第２極は、１本の前記データラインに接続され、前記駆動トランジスタの第１極は、前記発光制御トランジスタの第１極に接続され、第２極は、前記発光素子に接続され、前記発光制御トランジスタのゲートは、１本の前記発光制御線に接続され、第２極は、直流電源端子に接続され、前記リセットトランジスタのゲートは、１本の前記第２ゲート線に接続され、第１極は、第１初期信号端子に接続され、第２極は、前記駆動トランジスタの第２極に接続され、前記補償トランジスタのゲートは、１本の前記第３ゲート線に接続され、第１極は、前記第２初期信号端子に接続され、第２極は、前記駆動トランジスタのゲートに接続される。

【0018】

別の側面によると、ソース駆動回路および上記側面に記載された表示基板を含み、
前記ソース駆動回路は、前記表示基板における複数のデータラインに接続され、前記ソース駆動回路は、各前記データラインにデータ信号を提供するために使用される、
表示装置に関する。

【0019】

本開示の実施例における技術案をより明確に説明するために、以下、実施例の説明で使用する必要がある図面を簡単に説明し、以下の説明における図面は、本開示のいくつかの実施例にすぎず、当業者にとって、創造的な労働をしない前提で、これらの図面に基づいて他の図面を得ることもできることは明らかである。

【図面の簡単な説明】

【0020】

【図1】本開示の実施例による表示基板の概略構造図である。

【図2】本開示の実施例による別の表示基板の概略構造図である。

【図3】本開示の実施例によるさらに別の表示基板の概略構造図である。

【図4】本開示の実施例による隣接する２つの画素の回路構造の概略図である。

【図5】本開示の実施例による隣接する２つの画素の選択可能な構造のレイアウト図である。

【図6】本開示の実施例によるまたさらに別の表示基板の概略構造図である。

【図7】本開示の実施例によるまたさらに別の表示基板の概略構造図である。

【図8】本開示の実施例によるシフトレジスタユニットの概略構造図である。

【図9】本開示の実施例による別のシフトレジスタユニットの概略構造図である。

【図10】本開示の実施例によるまたさらに別の表示基板の概略構造図である。

【図11】本開示の実施例による画素の作動タイミングチャートである。

【図12】本開示の実施例による表示装置の概略構造図である。

【発明を実施するための形態】

【0021】

本開示の実施例の発明概念の目的、技術案および利点をより明確にするために、以下、本開示の実施例によって保護される発明概念について、図面およびいくつかの実施例を参照して詳細に説明する。

【0022】

本開示のすべての実施例で使用されたトランジスタは、薄膜トランジスタまたは電界効果トランジスタまたは同じ特性を有する他のデバイスであってもよく、回路における役割によると、本開示の実施例で使用されたトランジスタは、主にスイッチングトランジスタである。ここで使用されたスイッチングトランジスタのソースとドレインが対称であるので、そのソースとドレインが交換可能である。本開示の実施例において、ソースを第１極と呼び、ドレインを第２極と呼ぶ。または、ドレインを第１極と呼び、ソースを第２極と呼ぶ。図面の形態によれば、トランジスタの中間端がゲート、信号入力端がソース、信号出力端がドレインであると規定されている。また、本開示の実施例で使用されたスイッチングトランジスタは、Ｐ型スイッチングトランジスタおよびＮ型スイッチングトランジスタのいずれであってもよく、ここで、Ｐ型スイッチングトランジスタは、ゲートがローレベルである場合、オンになり、ゲートがハイレベルである場合、オフになり、Ｎ型スイッチングトランジスタは、ゲートがハイレベルである場合、オンになり、ゲートがローレベルである場合、オフになる。

【0023】

図１は、本開示の実施例による表示基板の概略構造図である。図１に示すように、当該表示基板は、ベース基板０１と、ベース基板０１に配置され且つアレイ状に配列された複数の画素０２と、を含み得る。図２は、本開示の実施例による別の表示基板の概略構造図である。図１および図２から分かるように、各画素０２は、いずれも発光制御回路０２１、発光駆動回路０２２および発光素子０２３を含む。そして、少なくとも２つの画素０２は、同一の発光制御回路０２１を共有することができ、即ち、少なくとも２つの画素０２は、同一の発光制御回路０２１の駆動で作動することができる。

【0024】

図２を引き続き参照して分かるように、表示基板は、ベース基板０１に配置されたゲート駆動回路０３、複数の発光制御線（例えば、図２に示されたＥＭ１～ＥＭｎ）、複数のゲート線（例えば、図２に示されたＧ１～Ｇｍ）、および複数の駆動信号線（図２に示されたＬ１～Ｌｉ）をさらに含み得る。

【0025】

ここで、ゲート駆動回路０３は、複数の駆動信号線、複数の発光制御線および複数のゲート線にそれぞれ接続されることができる。複数の発光制御線は、各画素０２に含まれる発光制御回路０２１に接続されることができ、複数のゲート線は、各画素０２に含まれる発光駆動回路０２２に接続されることができる。ゲート駆動回路０３は、複数の駆動信号線から提供された駆動信号に応答して、発光制御信号を複数の発光制御線に出力し、ゲート駆動信号を複数のゲート線に出力することができる。即ち、ゲート駆動回路０３は複数の駆動信号線から提供された駆動信号の駆動で作動することができる。

【0026】

選択肢の一つとして、一般に、複数行の画素０２は、複数のゲート線に１対１対応で接続されてもよく、且つ複数行の画素０２は、複数の発光制御線に１対１対応で接続されてもよい。即ち、同一行に配置された複数の画素０２において、各画素０２に含まれる発光制御回路０２１は、同一本の発光制御線に接続されてもよく、各画素０２に含まれる発光駆動回路０２２は、同一本のゲート線に接続されてもよい。対応的に、本開示の実施例において、表示基板に含まれるゲート線の本数と画素の行数とは同じである。少なくとも２つの画素０２が同一の発光制御回路０２１を共有できるので、当該少なくとも２つの画素０２が同一行に配置される場合、対応的に、設置する必要がある発光制御回路０２１の数を減らすことができ、当該少なくとも２つの画素０２が同一列に配置される場合、対応的に、設置する必要がある発光制御回路０２１の数を減らすことができ、且つ設置する必要がある発光制御線の数を減らすことができる。このようにすると、画素０２の正常な表示に影響を与えることなく、画素空間を最適化する効果を達成することができ、即ち、ベース基板０１に画素０２が占める面積は、関連技術に比べて小さくなる。さらに、ベース基板０１上の余剰スペースの面積を大きくし、当該余剰スペースは、ゲート駆動回路０３及びゲート駆動回路０３との接続に必要な駆動信号線を確実に設置するために使用されることができる。これにより、ゲート駆動回路０３を基板内（ｇａｔｅ ｄｒｉｖｅ ｉｎ ａｒｒａｙ、ＧＩＡ）に設けた表示基板、即ちＧＩＡ表示基板が得られる。

【0027】

なお、図２を引き続き参照して分かるように、各画素０２において、発光制御回路０２１は、発光駆動回路０２２に接続されてもよく、発光駆動回路０２２は、発光素子０２３に接続されてもよい。発光制御回路０２１は、接続された発光制御線から提供された発光制御信号に応答して、直流電源信号を接続された発光駆動回路０２２に出力するために使用されることができる。発光駆動回路０２２は、接続されたゲート線から提供されたゲート駆動信号と受信された直流電源信号とに応答して、駆動信号を接続された発光素子０２３に出力することにより、発光するように発光素子０２３を駆動するために使用されることができる。

【0028】

以上で述べたように、本開示の実施例では、表示基板を提供する。当該表示基板において、ベース基板に配置された少なくとも２つの画素が同一の接続発光制御線の発光制御回路を共有できるので、表示基板に設置する必要がある発光制御回路の数を減らしたり、表示基板に設置する必要がある発光制御線の数を減らしたりして、最終的に、各画素がベース基板を占有する面積を小さくすることができる。さらに、画素に接続された信号線に信号を提供するゲート駆動回路と、ゲート駆動回路に接続された駆動信号線とをベース基板に設けることができる。本開示の実施例による表示基板の解像度が高い。

【0029】

選択肢の一つとして、図２を参照して分かるように、本開示の実施例において、同一の発光制御回路０２１を共有する少なくとも２つの画素０２は、同一列に配置されてもよい。このようにすると、上記実施例の記載によれば、関連技術に比べて、ベース基板０１に設置する必要がある発光制御回路０２１の数を減らすだけでなく、ベース基板０１に設置する必要がある発光制御線の数を減らすことができる。

【0030】

例えば、表示基板がｍ行の画素０２を含むと仮定すると、同一列に配置された少なくとも２つの画素０２が同一の発光制御回路０２１を共有する場合、ベース基板０１に設けられた発光制御線の数が、画素０２の行数より小さい。即ち、図２では、ｎは、ｍより小さく、ここで、ｍ及びｎは、ともに１より大きい整数であってもよい。

【0031】

選択肢の一つとして、同一の発光制御回路０２１を共有する少なくとも２つの画素０２は、同一列に配置されるだけでなく、隣接していてもよい。このようにすると、レイアウト及び信号ルーティングを容易にすることができる。

【0032】

例えば、図３は、同一列に配置され且つ隣接する２つの画素０２毎に同一の発光制御回路０２１を共有することを例に挙げて別の表示基板を示す。そして、図３は、隣接するｎ行目の画素０２とｎ＋１行目の画素０２が同一の発光制御回路０２１を共有し、隣接するｎ＋２行目の画素０２とｎ＋３行目の画素０２が同一の発光制御回路０２１を共有することを模式的に示している。図３を参照して分かるように、同一の発光制御回路０２１を共有する２つの画素０２が同一列に配置される場合、隣接する２つの画素０２は、同一本の発光制御線（例えば、ＥＭｎとＥＭ（ｎ＋１））を共有することもできる。

【0033】

選択肢の一つとして、図３を参照して、１列目に配置され且つ隣接するｎ行目の画素０２とｎ＋１行目の画素０２を例に挙げ、図４は、当該２つの画素０２の選択可能な回路図を示し、図５は、当該２つの画素０２の選択可能な回路のレイアウト図を示す。図３～図５を参照すると、本開示の実施例において、同一の発光制御回路０２１を共有する２つの画素０２は、共有された発光制御回路０２１に接続された発光制御線ＥＭｎの両側に対称的に配列されることができる。即ち、当該２つの画素０２のうち、一方の画素０２に含まれる各トランジスタ及び接続された各信号線と、他方の画素０２に含まれる各トランジスタ及び接続された各信号線とは、いずれも発光制御線ＥＭｎの両側に対称的に設置されることができる。このように設計することで、レイアウト及び信号ルーティングをさらに容易にすることができるだけでなく、信号線を集中的に設置することができ、画素空間をさらに最適化することができる。

【0034】

図４と図５をさらに参照すると、本開示の実施例において、発光するように画素０２に含まれる発光素子０２３を確実に駆動するために、当該表示基板が、ベース基板０１に配置された複数のデータラインをさらに含み得る。複数のゲート線は、複数の第１ゲート線、複数の第２ゲート線、及び複数の第３ゲート線を含み得る。

【0035】

ここで、データラインの本数は、画素の列数と同じであってもよく、第１ゲート線の本数、第２ゲート線の本数、及び第３ゲート線の本数は、いずれも画素の行数と同じであってもよい。図４および図５には、１本のデータラインＤ１、２本の第１ゲート線Ｇ１ｎおよびＧ１（ｎ＋１）、２本の第２ゲート線Ｇ２ｎおよびＧ２（ｎ＋１）、２本の第３ゲート線Ｇ３ｎおよびＧ３（ｎ＋１）のみが示されている。

【0036】

図４と図５を引き続き参照すると、各画素０２において、発光制御回路０２１は、発光制御トランジスタＴ１を含み得る。発光駆動回路０２２は、データ書き込み用トランジスタＴ２、リセットトランジスタＴ３、駆動トランジスタＴ４、補償トランジスタＴ５、およびストレージキャパシタＣ１を含み得る。

【0037】

データ書き込み用トランジスタＴ２のゲートは、１本の第１ゲート線に接続されることができ、第１極は、駆動トランジスタＴ４のゲートに接続されることができ、第２極は１本のデータラインＤ１に接続されることができる。ここで、ｎ行目の画素０２におけるデータ書き込み用トランジスタＴ２のゲートは、第１ゲート線Ｇ１ｎに接続され、ｎ＋１行目の画素０２におけるデータ書き込み用トランジスタＴ２のゲートは、第１ゲート線Ｇ１（ｎ＋１）に接続される。

【0038】

駆動トランジスタＴ４の第１極は、発光制御トランジスタＴ１の第１極に接続されることができ、第２極は、発光素子０２３に接続されることができ、発光素子０２３は、電源端子ＶＳＳに接続されることもできる。

【0039】

発光制御トランジスタＴ１のゲートは、１本の発光制御線ＥＭｎに接続されることができ、発光制御トランジスタＴ１の第２極は、直流電源端子ＶＤＤに接続されることができる。

【0040】

リセットトランジスタＴ３のゲートは、１本の第２ゲート線に接続されることができ、第１極は、第１初期信号端子Ｖｉｎ１に接続されることができ、第２極は、駆動トランジスタＴ４の第２極に接続されることができる。ここで、ｎ行目の画素０２におけるリセットトランジスタＴ３のゲートは、第２ゲート線Ｇ２ｎに接続され、ｎ＋１行目の画素０２におけるリセットトランジスタＴ３のゲートは、第２ゲート線Ｇ２（ｎ＋１）に接続される。

【0041】

補償トランジスタＴ５のゲートは、１本の第３ゲート線に接続されることができ、第１極は、第２初期信号端子Ｖｉｎ２に接続されることができ、第２極は、駆動トランジスタＴ４のゲートに接続されることができる。ここで、ｎ行目の画素０２における補償トランジスタＴ５のゲートは、第３ゲート線Ｇ３ｎに接続され、ｎ＋１行目の画素０２における補償トランジスタＴ５のゲートは、第３ゲート線Ｇ３（ｎ＋１）に接続される。

【0042】

なお、以上は、画素０２の選択可能な構造を模式的に示したものであり、５Ｔ１Ｃ（即ち、５つのトランジスタと１つのキャパシタ)構造である。もちろん、本開示の実施例は、画素０２の構造を限定するものではなく、７Ｔ１Ｃ構造のような他の構造であってもよい。

【0043】

以下の実施例は、同一列に配置され且つ隣接する２つの画素０２毎に同一の発光制御回路０２１を共有することを例に挙げて表示基板の選択可能な構造を示している。

【0044】

選択肢の一つとして、本開示の実施例において、ゲート駆動回路０３に接続された各駆動信号線は、いずれも隣接する２列の画素０２間に配置されることができる。例えば、図６を参照すると、さらに別の表示基板が示され、同一列に配置され且つ隣接する２つの画素０２毎に同一の発光制御回路０２１を共有するので、隣接する２列の画素０２間に図６に示された領域５及び領域６のような余分な領域を残すことができる。対応的に、ゲート駆動回路０３に接続された駆動信号線は、当該領域５及び領域６に設置されることができる。

【0045】

選択肢の一つとして、隣接する２列の画素０２間の領域が制限されるので、駆動信号線の確実な設置を確保するために、隣接する２列の画素０２間に最大２本の駆動信号線を配置することができる。

【0046】

本開示の実施例において、ゲート駆動回路０３は、カスケード接続された複数のシフトレジスタユニット０３１を含み得る。少なくとも２つのカスケード接続されたシフトレジスタユニット０３１は、隣接する２行の画素０２間に配置されることができる。

【0047】

例えば、図６をさらに参照すると、同一列に配置され且つ隣接する２つの画素０２毎に同一の発光制御回路０２１を共有するので、隣接する２行の画素０２間に図６に示された領域１、領域２、領域３及び領域４のような余分な領域を残すこともできる。対応的に、少なくとも２つのカスケード接続されたシフトレジスタユニット０３１は、隣接する２行の画素０２間の領域１～領域４に設置されることができる。

【0048】

そして、信号ルーティングを容易にするために、図６を参照して、少なくとも２つのカスケード接続されたシフトレジスタユニット０３１が、隣接する２行のターゲット画素０２間に配置されることができる。当該２行のターゲット画素０２のうち、１行のターゲット画素０２に接続された発光制御回路は、他行のターゲット画素０２に接続された発光制御回路と異なる。即ち、少なくとも２つのカスケード接続されたシフトレジスタユニット０３１は、発光制御回路０２１を共有しない２行の画素０２間に配置されることができる。

【0049】

選択肢の一つとして、図７は、本開示の実施例によるまたさらに別の表示基板の概略構造図である。図７に示すように、隣接する２行のターゲット画素０２間に２つのカスケード接続されたシフトレジスタユニット０３１のみが設けられていてもよい。ここで、一方のシフトレジスタユニット０３１は、１行のターゲット画素０２に接続されてもよく、他方のシフトレジスタユニット０３１は、他行のターゲット画素０２に接続されてもよい（図７には図示しない）。

【0050】

選択肢の一つとして、当該２つのカスケード接続されたシフトレジスタユニット０３１は、当該２行のターゲット画素間に対称的に配列されてもよい。即ち、一方のシフトレジスタユニット０３１に含まれる各トランジスタは、他方のシフトレジスタユニット０３１に含まれる各トランジスタと対称的に設けられていてもよい。このようにすると、いくつかの駆動信号線（例えば直流信号を供給する電源信号）を共有にすることができ、ＧＩＡ空間をさらに最適化することができ、即ち、シフトレジスタユニット０３１に必要なベース基板０１の占有面積を減らすことができる。

【0051】

図８は、本開示の実施例によるシフトレジスタユニットの概略構造図である。図１０に示すように、シフトレジスタユニット０３１は、入力サブ回路０３１１、プルダウン制御サブ回路０３１２、プルダウンサブ回路０３１、及び出力サブ回路０３１４を含み得る。

【0052】

入力サブ回路０３１１は、第１入力端子ＩＮ１、第２入力端子ＩＮ２、第１制御信号端子ＣＮ、第２制御信号端子ＣＮＢ、及びプルアップノードＰＵにそれぞれ接続されることができる。入力サブ回路０３１１は、第１入力端子ＩＮ１から提供された第１入力信号に応答して、第１制御信号端子ＣＮから提供された第１制御信号をプルアップノードＰＵに出力し、第２入力端子ＩＮ２から提供された第２入力信号に応答して、第２制御信号端子ＣＮＢから提供された第２制御信号をプルアップノードＰＵに出力するために使用されることができる。

【0053】

例示的には、入力サブ回路０３１１は、第１入力端子ＩＮ１から提供された第１入力信号の電位が第１電位である場合、第１制御信号端子ＣＮから提供された第１制御信号をプルアップノードＰＵに出力してもよく、第２入力端子ＩＮ２から提供された第２入力信号の電位が第１電位である場合、第２制御信号端子ＣＮＢから提供された第２制御信号をプルアップノードＰＵに出力してもよい。

【0054】

選択肢の一つとして、第１入力端子ＩＮ１は、上段のシフトレジスタユニット０３１の出力端子に接続されてもよく、第２入力端子ＩＮ２は、下段のシフトレジスタユニット０３１の出力端子に接続されてもよい。第１制御信号の電位と第２制御信号の電位とは、相補的である。即ち、第１制御信号の電位が第１電位である場合、第２制御信号の電位は、第２電位であり、第１制御信号の電位が第２電位である場合、第２制御信号の電位は、第１電位である。ここで、第１電位は、有効電位であってもよく、第２電位は、無効電位であってもよい。トランジスタがＮ型トランジスタである場合、第１電位は、第２電位に対して高電位であってもよく、トランジスタがＰ型トランジスタである場合、第１電位は第２電位に対して低電位であってもよい。

【0055】

なお、１段目のシフトレジスタユニット０３１が上段のシフトレジスタユニット０３１を有しておらず、最終段のシフトレジスタユニット０３１が下段のシフトレジスタユニット０３１を有していないので、ゲート駆動回路０３の正常な作動を保証するために、１段目のシフトレジスタユニット０３１および最終段のシフトレジスタユニット０３１が初期信号端子に接続されてもよく、当該初期信号端子は、第１電位にある初期信号を１段目のシフトレジスタユニット０３１に接続された第１入力端子ＩＮ１に提供するために使用されてもよく、第１電位にある初期信号を最終段のシフトレジスタユニット０３１に接続された第２入力端子ＩＮ２に提供するために使用されてもよく、この結果、１段目のシフトレジスタユニット０３１及び最終段のシフトレジスタユニット０３１の正常な作動が確保される。

【0056】

プルダウン制御サブ回路０３１２は、第１クロック信号端子ＣＫ、プルアップノードＰＵ、プルダウン電源端子ＶＧＬ、プルダウンノードＰＤ、及び出力端子ＯＵＴにそれぞれ接続されることができる。プルダウン制御サブ回路０３１２は、第１クロック信号端子ＣＫから提供された第１クロック信号に応答して、第１クロック信号をプルダウンノードＰＤに出力し、プルアップノードＰＵの電位と出力端子ＯＵＴから提供された出力信号とに応答して、プルダウン電源端子ＶＧＬから提供されたプルダウン電源信号をプルダウンノードＰＤに出力するために使用されることができる。

【0057】

例示的には、プルダウン制御サブ回路０３１２は、第１クロック信号端子ＣＫから提供された第１クロック信号の電位が第１電位である場合、第１クロック信号をプルダウンノードＰＤに出力することで、プルダウンノードＰＤに対する充電を実現できる。プルダウン制御サブ回路０３１２は、プルアップノードＰＵの電位が第１電位である場合、プルダウン電源端子ＶＧＬから提供されたプルダウン電源信号をプルダウンノードＰＤに出力することで、プルダウンノードＰＤに対するノイズ低減を実現してもよく、当該プルダウン電源信号の電位は、第２電位であってもよい。そして、プルダウン制御サブ回路０３１２は、出力端子ＯＵＴから提供された出力信号の電位が第１電位である場合、プルダウン電源信号をプルダウンノードＰＤに出力することで、プルダウンノードＰＤに対するノイズ低減を実現できる。

【0058】

プルダウンサブ回路０３１３は、リセット信号端子ＲＳＴ、プルダウンノードＰＤ、プルダウン電源端子ＶＧＬ、プルアップノードＰＵ、及び出力端子ＯＵＴにそれぞれ接続されることができる。プルダウンサブ回路０３１３は、プルダウンノードＰＤの電位に応答して、プルダウン電源信号をプルアップノードＰＵ及び出力端子ＯＵＴに出力し、リセット信号端子ＲＳＴから提供されたリセット信号に応答して、プルダウン電源信号をプルアップノードＰＵに出力するために使用されることができる。

【0059】

例示的には、プルダウンサブ回路０３１３は、プルダウンノードＰＤの電位が第１電位である場合、プルダウン電源信号をプルアップノードＰＵ及び出力端子ＯＵＴに出力することで、プルアップノードＰＵ及び出力端子ＯＵＴに対するノイズ低減を実現できる。そして、リセット信号端子ＲＳＴから提供されたリセット信号の電位が第１電位である場合、プルダウン電源信号をプルアップノードＰＵに出力することで、プルアップノードＰＵに対するノイズ低減を実現できる。

【0060】

出力サブ回路０３１４は、プルアップノードＰＵ、第２クロック信号端子ＣＫＢ、及び出力端子ＯＵＴにそれぞれ接続されることができる。出力サブ回路０３１４は、プルアップノードＰＵの電位に応答して、第２クロック信号端子ＣＫＢから提供された第２クロック信号を出力端子ＯＵＴに出力するために使用されることができる。

【0061】

例示的には、出力サブ回路０３１４は、プルアップノードＰＵの電位が第１電位である場合、第２クロック信号端子ＣＫＢから提供された第２クロック信号を出力端子ＯＵＴに出力してもよい。当該第２クロック信号は、ゲート駆動信号としてゲート線に提供されてもよく、または、発光制御信号として発光制御線に提供されてもよい。

【0062】

図９は、本開示の実施例による別のシフトレジスタユニットの概略構造図である。図９に示すように、入力サブ回路０３１１は、第１入力トランジスタＭ１と第２入力トランジスタＭ２とを含み得る。プルダウン制御サブ回路０３１２は、第１プルダウン制御トランジスタＭ３、第２プルダウン制御トランジスタＭ４、及び第３プルダウン制御トランジスタＭ５を含み得る。プルダウンサブ回路０３１３は、第１プルダウントランジスタＭ６、第２プルダウントランジスタＭ７、第３プルダウントランジスタＭ８、及びプルダウンキャパシタＣ２を含み得る。出力サブ回路０３１４は、出力トランジスタＭ９と出力キャパシタＣ３とを含み得る。

【0063】

ここで、第１入力トランジスタＭ１のゲートは、第１入力端子ＩＮ１に接続されてもよく、第１極は、第１制御信号端子ＣＮに接続されてもよく、第２極は、プルアップノードＰＵに接続されてもよい。対応的に、第１入力トランジスタＭ１は、第１入力端子ＩＮ１から提供された第１入力信号の電位が第１電位である場合、第１制御信号端子ＣＮから提供された第１制御信号をプルアップノードＰＵに出力することで、プルアップノードＰＵに対する充電を実現できる。

【0064】

第２入力トランジスタＭ２のゲートは、第２入力端子ＩＮ２に接続されてもよく、第１極は、第２制御信号端子ＣＮＢに接続されてもよく、第２極は、プルアップノードＰＵに接続されてもよい。対応的に、第２入力トランジスタＭ２は、第２入力端子ＩＮ２から提供された第２入力信号の電位が第１電位である場合、第２制御信号端子ＣＮＢから提供された第２制御信号をプルアップノードＰＵに出力することで、プルアップノードＰＵに対するリセットを実現できる。

【0065】

第１プルダウン制御トランジスタＭ３のゲートと第１極は、いずれも第１クロック信号端子ＣＫに接続されてもよく、第２極は、プルダウンノードＰＤに接続されてもよい。対応的に、第１プルダウン制御トランジスタＭ３は、第１クロック信号端子ＣＫから提供された第１クロック信号の電位が第１電位である場合、第１クロック信号をプルダウンノードＰＤに出力することで、プルダウンノードＰＤに対する充電を実現できる。

【0066】

第２プルダウン制御トランジスタＭ４のゲートは、プルアップノードＰＵに接続されてもよく、第１極は、プルダウン電源端子ＶＧＬに接続されてもよく、第２極は、プルダウンノードＰＤに接続されてもよい。対応的に、第２プルダウン制御トランジスタＭ４は、プルアップノードＰＵの電位が第１電位である場合、プルダウン電源信号をプルダウンノードＰＤに出力することで、プルダウンノードＰＤに対するノイズ低減を実現できる。

【0067】

第３プルダウン制御トランジスタＭ５のゲートは、出力端子ＯＵＴに接続されてもよく、第１極は、プルダウン電源端子ＶＧＬに接続されてもよく、第２極は、プルダウンノードＰＤに接続されてもよい。対応的に、第３プルダウン制御トランジスタＭ５は、出力端子ＯＵＴから提供された出力信号の電位が第１電位である場合、プルダウン電源信号をプルダウンノードＰＤに出力することで、プルダウンノードＰＤに対するノイズ低減を実現できる。

【0068】

第１プルダウントランジスタＭ６のゲートは、リセット信号端子ＲＳＴに接続されてもよく、第１極は、プルダウン電源端子ＶＧＬに接続されてもよく、第２極は、プルアップノードＰＵに接続されてもよい。対応的に、第１プルダウントランジスタＭ６は、リセット信号端子ＲＳＴから提供されたリセット信号の電位が第１電位である場合、プルダウン電源端子ＶＧＬから提供されたプルダウン電源信号をプルアップノードＰＵに出力することで、プルアップノードＰＵに対するノイズ低減を実現できる。

【0069】

第２プルダウントランジスタＭ７のゲートと第３プルダウントランジスタＭ８のゲートは、いずれもプルダウンノードＰＤに接続されてもよく、第２プルダウントランジスタＭ７の第１極と第３プルダウントランジスタＭ８の第１極は、いずれもプルダウン電源端子ＶＧＬに接続されてもよく、第２プルダウントランジスタＭ７の第２極は、プルアップノードＰＵに接続されてもよく、第３プルダウントランジスタＭ８の第２極は、出力端子ＯＵＴに接続されてもよい。対応的に、第２プルダウントランジスタＭ７は、プルダウンノードＰＤの電位が第１電位である場合、プルダウン電源信号をプルアップノードＰＵに出力することで、プルアップノードＰＵに対するノイズ低減を実現できる。第３プルダウントランジスタＭ８は、プルダウンノードＰＤの電位が第１電位である場合、プルダウン電源信号を出力端子ＯＵＴに出力することで、出力端子ＯＵＴに対するノイズ低減を実現できる。

【0070】

プルダウンキャパシタＣ２の一端は、プルダウンノードＰＤに接続されてもよく、他端は、プルダウン電源端子ＶＧＬに接続されてもよい。プルダウンキャパシタＣ２は、プルダウンノードＰＤの電位を維持するために使用されることができる。

【0071】

出力キャパシタＣ３の一端は、プルアップノードＰＵに接続されてもよく、他端は、出力端子ＯＵＴに接続されてもよい。出力キャパシタＣ３は、プルアップノードＰＵの電位を維持するために使用されることができる。

【0072】

出力トランジスタＭ９のゲートは、プルアップノードＰＵに接続されてもよく、第１極は、第２クロック信号端子ＣＫＢに接続されてもよく、第２極は、出力端子ＯＵＴに接続されてもよい。

【0073】

対応的に、図７及び図８に示されたシフトレジスタユニット０３１が属するゲート駆動回路０３について、当該ゲート駆動回路０３に接続された駆動信号線は、第１制御信号端子ＣＮに接続された信号線、第２制御信号端子ＣＮＢに接続された信号線、リセット信号端子ＲＳＴに接続された信号線、第１クロック信号端子ＣＫに接続された信号線、第２クロック信号端子ＣＫＢに接続された信号線、プルダウン電源端子ＶＧＬに接続された信号線、及び初期信号端子に接続された信号線を含む。図８の実施例を参照すると、当該初期信号端子は、１段目のシフトレジスタユニット０３１に接続された第１入力端子ＩＮ１及び最終段のシフトレジスタユニット０３１に接続された第２入力端子ＩＮ２にそれぞれ接続される。このようにすると、２つのシフトレジスタユニット０３１が２行のターゲット画素０２間に対称的に配列される場合、２つのシフトレジスタユニット０３１は、１本のプルダウン電源端子ＶＧＬに接続された信号線を共有できる。

【0074】

図１０をさらに参照すると、図８に示されたシフトレジスタユニット０３１を例に挙げて、隣接する２行の画素０２間に配置されたシフトレジスタユニット０３１の回路構造及び駆動信号線（例えば、初期信号端子に接続された信号線ＳＴＶ）の選択可能な配置位置が示される。図６から図９を参照して分かるように、レイアウトの際には、シフトレジスタユニット０３１における比較的に大きいサイズのトランジスタを比較的に大きい面積の領域１と領域２に配置し、シフトレジスタユニット０３１における比較的に小さいサイズのトランジスタを比較的に小さい面積の領域３と領域４に配置することができる。なお、図１０をさらに参照すると、２つのトランジスタを直列に接続して１つのトランジスタ（例えば、図１０に示された２つのトランジスタＭ７）を形成したり、２つのキャパシタを直列に接続して１つのキャパシタ（例えば、図１０に示された２つのキャパシタＣ２、及び２つのキャパシタＣ３）を形成したりすることもでき、これにより、ベース基板０１の限られたスペースにおいて、シフトレジスタユニット０３１における全てのトランジスタを確実に配置することができる。

【0075】

ベース基板０１の面積が特定された場合、発光制御回路０２１を共有しない関連技術と比較して、本開示の実施例では、少なくとも２つの画素０２が同一の発光制御回路０２１を共有するように構成されることにより、ベース基板０１における画素０２が存在する領域以外の他の領域の面積が大きくなるようにしている。これにより、ゲート駆動回路０３をベース基板０１に配置することに対して効果的な技術的サポートを提供し、即ち、高解像度（ｐｅｒｐｉｘｅｌ ｉｎｃｈ、ＰＰＩ）のＧＩＡ表示基板に対して技術的サポートを提供する。

【0076】

画素０２におけるトランジスタがいずれもＮ型トランジスタであると仮定し、本開示の実施例による画素の作動原理について、図４に示された同一の発光制御回路０２１を共有する隣接する２つの画素０２を参照して説明し、図１１は、本開示の実施例による画素の作動タイミングチャートである。

【0077】

図１１を参照すると、ｔ１段階では、ｎ行目の画素０２において、リセットトランジスタＴ３に接続された第２ゲート線Ｇ２ｎが第１電位にあるゲート駆動信号を提供し、リセットトランジスタＴ３がオンになる。補償トランジスタＴ５に接続された第３ゲート線Ｇ３ｎも第１電位にあるゲート駆動信号を提供し、補償トランジスタＴ５がオンになる。対応的に、第１初期信号端子Ｖｉｎ１は、リセットトランジスタＴ３を介して、第２電位にある第１初期信号をｎ行目の画素０２における駆動トランジスタＴ４の第２極に出力することで、駆動トランジスタＴ４の第２極に対するリセットを実現できる。第２初期信号端子Ｖｉｎ２は、補償トランジスタＴ５を介して、第２初期信号をｎ行目の画素０２における駆動トランジスタＴ４のゲートに出力し、第２初期信号は、補償データＶｒｅｆ１としてもよい。ｔ１段階は、ｎ行目の画素０２を駆動する際のリセット段階とも呼ばれる。

【0078】

ｔ２段階では、ｎ行目の画素０２において、補償トランジスタＴ５に接続された第３ゲート線Ｇ３ｎは、第１電位にあるゲート駆動信号を提供し続ける。補償トランジスタＴ５は、オンのままである。第２初期信号端子Ｖｉｎ２は、補償トランジスタＴ５を介して、第２初期信号をｎ行目の画素０２における駆動トランジスタＴ４のゲートに出力し続けることができる。ストレージキャパシタＣ１のカップリングにより、駆動トランジスタＴ４のゲートの電位が、Ｖｒｅｆ１－Ｖｔｈ１になるまで、駆動トランジスタＴ４の第２極の電位に従って変化でき、Ｖｔｈ１は、当該駆動トランジスタＴ４の閾値電圧である。ｔ２段階は、ｎ行目の画素０２を駆動する際の補償段階と呼ばれてもよい。

【0079】

ｔ３段階では、ｎ行目の画素０２において、データ書き込み用トランジスタＴ２に接続された第１ゲート線Ｇ１ｎは、第１電位にあるゲート駆動信号を提供し始め、データ書き込み用トランジスタＴ２は、オンになる。データラインＤ１は、当該データ書き込み用トランジスタＴ２を介して、データ信号を駆動トランジスタＴ４のゲートに出力する。ｔ３段階は、ｎ行目の画素０２を駆動する際のデータ書き込み段階と呼ばれてもよい。

【0080】

ｔ４段階では、ｎ＋１行目の画素０２において、リセットトランジスタＴ３に接続された第２ゲート線Ｇ２（ｎ＋１）は、第１電位にあるゲート駆動信号を提供し、当該リセットトランジスタＴ３は、オンになる。補償トランジスタＴ５に接続された第３ゲート線Ｇ３（ｎ＋１）も第１電位にあるゲート駆動信号を提供し、当該補償トランジスタＴ５は、オンになる。対応的に、第１初期信号端子Ｖｉｎ１は、当該リセットトランジスタＴ３を介して、第２電位にある第１初期信号をｎ＋１行目の画素０２における駆動トランジスタＴ４の第２極に出力することで、当該駆動トランジスタＴ４の第２極に対するリセットを実現できる。第２初期信号端子Ｖｉｎ２は、補償トランジスタＴ５を介して、第２初期信号をｎ＋１行目の画素０２における駆動トランジスタＴ４のゲートに出力することができ、第２初期信号は、当該行の画素を駆動する際の補償データＶｒｅｆ２としてもよい。ｔ４段階は、ｎ＋１行目の画素０２を駆動する際のリセット段階と呼ばれてもよい。

【0081】

ｔ５段階では、ｎ＋１行目の画素０２において、補償トランジスタＴ５に接続された第３ゲート線Ｇ３（ｎ＋１）は、第１電位にあるゲート駆動信号を提供し続ける。補償トランジスタＴ５は、オンのままである。第２初期信号端子Ｖｉｎ２は、補償トランジスタＴ５を介して、第２初期信号をｎ＋１行目の画素０２における駆動トランジスタＴ４のゲートに出力し続けることができる。当該行の画素０２におけるストレージキャパシタＣ１のカップリングにより、当該行の画素０２の駆動トランジスタＴ４のゲートの電位が、Ｖｒｅｆ２－Ｖｔｈ２になるまで、その第２極の電位に従って変化でき、Ｖｔｈ２は、当該駆動トランジスタＴ４の閾値電圧である。ｔ５段階は、ｎ＋１行目の画素０２を駆動する際の補償段階と呼ばれてもよい。

【0082】

ｔ６段階では、ｎ＋１行目の画素０２において、データ書き込み用トランジスタＴ２に接続された第１ゲート線Ｇ１（ｎ＋１）は、第１電位にあるゲート駆動信号を提供し始め、当該データ書き込み用トランジスタＴ２は、オンになる。データラインＤ１は、当該データ書き込み用トランジスタＴ２を介して、データ信号を当該行の画素０２における駆動トランジスタＴ４のゲートに出力することができる。ｔ６段階は、ｎ＋１行目の画素０２を駆動する際のデータ書き込み段階と呼ばれてもよい。

【0083】

なお、図１０を参照すると、段階ｔ１、段階ｔ２、段階ｔ４及び段階ｔ５では、ｎ行目の画素０２とｎ＋１行目の画素０２によって共有された発光制御トランジスタＴ１に接続された発光制御線ＥＭｎは、常に第１電位にある発光制御信号を提供する。直流電源端子ＶＤＤは、当該発光制御トランジスタＴ１を介して、直流電源信号を当該２行の画素０２の各行に含まれる駆動トランジスタＴ４の第１極に出力することができる。ｔ３段階の後、ｎ行目の画素０２において、駆動トランジスタＴ４は、当該直流電源信号とデータ信号とに基づいて、駆動信号を接続された発光素子０２３に出力することで、発光するようにｎ行目の発光素子０２３を駆動することができる。ｔ６段階の後、ｎ＋１行目の画素０２において、駆動トランジスタＴ４は、当該直流電源信号とデータ信号とに基づいて、駆動信号を接続された発光素子０２３に出力することで、発光するようにｎ＋１行目の発光素子０２３を駆動することができる。

【0084】

以上で述べたように、本開示の実施例では、表示基板を提供する。当該表示基板において、ベース基板に配置された少なくとも２つの画素が同一の接続発光制御線の発光制御回路を共有できるので、表示基板に設置する必要がある発光制御回路の数を減らしたり、表示基板に設置する必要がある発光制御線の数を減らしたりして、最終的に、各画素がベース基板を占有する面積を小さくすることができる。さらに、画素に接続された信号線に信号を提供するゲート駆動回路と、ゲート駆動回路に接続された駆動信号とをベース基板に設けることができる。本開示の実施例による表示基板の解像度が高い。

【0085】

図１２は、本開示の実施例による表示装置の概略構造図である。図１２に示すように、当該表示装置は、ソース駆動回路１００と、図１から図３、図６、図７及び図１０のいずれかに示された表示基板０００とを含み得る。

【0086】

ここで、当該ソース駆動回路１００は、表示基板０００における複数のデータラインＤ１からＤｍに接続されることができ、当該ソース駆動回路１００は、各データラインにデータ信号を提供するために使用されることができる。

【0087】

なお、図１２には、表示基板０００に含まれるゲート駆動回路０３、複数の第１ゲート線Ｇ１１からＧ１ｍ、複数の第２ゲート線Ｇ２１からＧ２ｍ、複数の第３ゲート線Ｇ３からＧ３ｍ、及び複数の発光制御線ＥＭ１からＥＭｎが示される。ゲート駆動回路０３は、複数の第１ゲート線Ｇ１１からＧ１ｍ、複数の第２ゲート線Ｇ２１からＧ２ｍ、複数の第３ゲート線Ｇ３からＧ３ｍ、及び複数の発光制御線ＥＭ１からＥＭｎに接続されることができる。ゲート駆動回路０３は、複数の第１ゲート線Ｇ１１からＧ１ｍ、複数の第２ゲート線Ｇ２１からＧ２ｍ、及び複数の第３ゲート線Ｇ３からＧ３ｍに対してゲート駆動信号を提供し、且つ複数の発光制御線ＥＭ１からＥＭｎに対して発光制御駆動信号を提供することができる。

【0088】

選択肢の一つとして、本開示の実施例において、複数の第１ゲート線Ｇ１１からＧ１ｍ、複数の第２ゲート線Ｇ２１からＧ２ｍ、複数の第３ゲート線Ｇ３からＧ３ｍ、及び複数の発光制御線ＥＭ１からＥＭｎに対して駆動信号を確実に提供するために、ゲート駆動回路０３が、実際には、ゲート駆動信号を第１ゲート線に提供するためのゲート駆動回路、ゲート駆動信号を第２ゲート線に提供するためのゲート駆動回路、ゲート駆動信号を第３ゲート線に提供するためのゲート駆動回路、及び発光制御駆動信号を発光制御線に提供するためのゲート駆動回路の４つのゲート駆動回路を含み得る。なお、図７を参照すると、各ゲート駆動回路は、いずれも少なくとも２つのカスケード接続されたシフトレジスタユニット０３１からなってもよく、各シフトレジスタユニット０３１は、対応する１本の信号線（例えば、第１ゲート線）に接続されてもよい。

【0089】

選択肢の一つとして、当該表示装置は、ＯＬＥＤ表示装置、電子ペーパ、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレームなどの表示機能を備えたあらゆる製品または部品であってもよい。

【0090】

本明細書において言及された「複数の」は、２つ以上を意味することを理解すべきである。上記は、本開示の選択可能な実施例にすぎず、本開示を限定するものではなく、本開示の精神および原則内でなされた任意の変更、同等な置換、改善などは、本開示の範囲に含まれるものとする。

【符号の説明】

【0091】

０００ 表示基板
０１ ベース基板
０２ 画素
０２１ 発光制御回路
０２２ 発光駆動回路
０２３ 発光素子
０３ ゲート駆動回路
０３１ シフトレジスタユニット
０３１１ 入力サブ回路
０３１２ プルダウン制御サブ回路
０３１３ プルダウンサブ回路
０３１４ 出力サブ回路
１００ ソース駆動回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】