特表 2023-536370 表示パネル及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-08-25

(54)【発明の名称】表示パネル及び表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20230818BHJP

   G09F 9/302 20060101ALI20230818BHJP

   H10K 50/115 20230101ALI20230818BHJP

   H05B 33/14 20060101ALI20230818BHJP

   H10K 59/131 20230101ALI20230818BHJP

【ＦＩ】

G09F9/30 338

G09F9/30 308Z

G09F9/302 C

H10K50/115

H05B33/14 Z

H10K59/131

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021564590

(86)(22)【出願日】2020-05-27

(85)【翻訳文提出日】2021-10-29

(86)【国際出願番号】 CN2020092731

(87)【国際公開番号】W WO2021237540

(87)【国際公開日】2021-12-02

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(71)【出願人】

【識別番号】511121702

【氏名又は名称】成都京東方光電科技有限公司

【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】高 永益

(72)【発明者】

【氏名】王 本▲蓮▼

(72)【発明者】

【氏名】黄 ▲ウェイ▼▲ユン▼

(72)【発明者】

【氏名】▲龍▼ ▲躍▼

(72)【発明者】

【氏名】程 羽雕

【テーマコード（参考）】

3K107

5C094

【Ｆターム（参考）】

3K107AA01

3K107AA05

3K107BB01

3K107CC41

3K107DD39

3K107EE03

3K107FF15

3K107HH05

5C094BA03

5C094BA27

5C094CA20

5C094DA05

5C094DB01

5C094HA08

(57)【要約】

本公開の実施例は、従来の表示領域と、従来の表示領域で囲まれている配線領域と、配線領域で囲まれている切り欠き領域と、従来の表示領域に位置する複数の画素駆動回路と、画素駆動回路のベース基板から離れる側に位置する複数の発光素子であって、１つの画素駆動回路が１つの発光素子に対応する複数の発光素子と、を含み、複数の発光素子のうちの少なくとも１つの、ベース基板への順投影が配線領域と重なり合っており、残りの発光素子が従来の表示領域に位置し、ベース基板への順投影が配線領域と重なり合っている発光素子が、第１リード線により画素駆動回路と電気的に接続されており、かつ、第１リード線が従来の表示領域から配線領域まで延伸する、表示パネル及び表示装置を提供する。

【特許請求の範囲】

【請求項1】

従来の表示領域と、
前記従来の表示領域で囲まれている配線領域と、
前記配線領域で囲まれている切り欠き領域と、
従来の表示領域に位置する複数の画素駆動回路と、
前記画素駆動回路のベース基板から離れる側に位置する複数の発光素子であって、１つの前記画素駆動回路が１つの前記発光素子に対応して電気的に接続されている複数の発光素子と、
を含み、
前記複数の発光素子のうちの少なくとも１つの、前記ベース基板への順投影が前記配線領域と重なり合っており、残りの発光素子が前記従来の表示領域に位置し、
前記ベース基板への順投影が前記配線領域と重なり合っている発光素子は、第１リード線により、対応する前記画素駆動回路と電気的に接続されており、かつ、前記第１リード線が前記従来の表示領域から前記配線領域まで延伸する
表示パネル。

【請求項2】

前記従来の表示領域は、第２方向に沿って配列されている第１領域と、第２領域と、第３領域とを含み、
前記第２領域は、第１方向に沿って配列されている第１サブ領域と第２サブ領域とを含み、前記第１サブ領域と前記第２サブ領域とが前記切り欠き領域により仕切られており、
前記ベース基板への順投影が前記配線領域と重なり合っている発光素子の、前記第２方向における順投影が前記第１サブ領域および前記第２サブ領域のうちの少なくとも１つのサブ領域に位置する、
請求項１に記載の表示パネル。

【請求項3】

前記第１領域及び前記第３領域の発光素子が第１発光素子であり、かつ、各前記第１発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しく、
前記第１発光素子と電気的に接続されている画素駆動回路が第１画素駆動回路であり、かつ、各前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しい、
請求項２に記載の表示パネル。

【請求項4】

前記ベース基板への順投影が前記配線領域と重なり合っている発光素子が第２発光素子であり、前記第２発光素子と電気的に接続されている画素駆動回路が第２画素駆動回路であり、
前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積は、前記第１発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積よりも大きい、
請求項３に記載の表示パネル。

【請求項5】

前記第１方向に沿ってかつ前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が順次に小さくなる、請求項４に記載の表示パネル。

【請求項6】

各前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しい、請求項４に記載の表示パネル。

【請求項7】

各前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しい、請求項４～６のいずれか１項に記載の表示パネル。

【請求項8】

前記第２画素駆動回路がそれぞれ前記第１領域及び前記第２領域における第１画素駆動回路と同一の列に位置する、請求項７に記載の表示パネル。

【請求項9】

前記第１発光素子の発光領域の、前記ベース基板への順投影は、前記第１方向に沿った第１幅を有し、前記第１発光素子の発光領域の、前記ベース基板への順投影は、前記第２方向に沿った第２幅を有し、
前記第２発光素子の発光領域の、前記ベース基板への順投影は、前記第１方向に沿った第３幅を有し、前記第２発光素子の発光領域の、前記ベース基板への順投影は、前記第２方向に沿った第４幅を有し、
前記第３幅は前記第１幅よりも大きく、前記第２幅は前記第４幅とほぼ等しい、
請求項４～８のいずれか１項に記載の表示パネル。

【請求項10】

前記第２領域に位置する発光素子が第３発光素子であり、前記第３発光素子と電気的に接続されている画素駆動回路が第３画素駆動回路であり、
各前記第３画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しい、請求項４～９のいずれか１項に記載の表示パネル。

【請求項11】

前記第３発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積よりも小さく、
前記第１方向に沿ってかつ前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第３発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が順次に小さくなる請求項１０に記載の表示パネル。

【請求項12】

前記第３発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が、前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しい、請求項１０に記載の表示パネル。

【請求項13】

前記ベース基板への順投影が前記配線領域と重なり合っている発光素子が第２発光素子であり、前記第２発光素子と電気的に接続されている画素駆動回路が第２画素駆動回路であり、
前記第２画素駆動回路の分布密度が前記第１画素駆動回路の分布密度よりも大きい、請求項３に記載の表示パネル。

【請求項14】

前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積よりも小さい請求項１３に記載の表示パネル。

【請求項15】

前記第１方向に沿って前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が順次に増加する請求項１４に記載の表示パネル。

【請求項16】

各前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しい請求項１４に記載の表示パネル。

【請求項17】

前記第２画素駆動回路におけるトランジスタの数が前記第１画素駆動回路におけるトランジスタの数よりも小さい、請求項１４～１６のいずれか１項に記載の表示パネル。

【請求項18】

各前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しい、請求項１３～１７のいずれか１項に記載の表示パネル。

【請求項19】

前記第２領域における第２発光素子がそれぞれ前記第１領域及び前記第２領域における第１発光素子と同一の列に位置する請求項１８に記載の表示パネル。

【請求項20】

前記第２領域に位置する発光素子が第３発光素子であり、前記第３発光素子と電気的に接続されている画素駆動回路が第３画素駆動回路であり、
前記第３発光素子の発光領域の、前記ベース基板への順投影が、前記第１発光素子の発光領域の、前記ベース基板への順投影よりも小さく、あるいはほぼ等しい、請求項１３～１９のいずれか１項に記載の表示パネル。

【請求項21】

前記第１方向に沿ってかつ前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第３画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が順次に小さくなる請求項２０に記載の表示パネル。

【請求項22】

前記第２発光素子に隣接する少なくとも１つの第３発光素子に対して、前記第３発光素子が第２リード線によって前記第３画素駆動回路と電気的に接続されている請求項１０又は２０に記載の表示パネル。

【請求項23】

前記表示パネルは、複数本の走査線をさらに含み、１行の前記画素駆動回路が少なくとも１本の前記走査線と電気的に接続されており、
前記第１リード線および第２リード線のうちの少なくとも１つが前記走査線と同一の層に位置して同一材質であって間隔を置いて設置されている、請求項２２に記載の表示パネル。

【請求項24】

請求項１～２３のいずれか１項に記載の表示パネルを含む表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本公開の実施例は、表示技術分野に関し、特に表示パネル及び表示装置に関する。

【背景技術】

【0002】

有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＯＬＥＤ）、量子ドット発光ダイオード（Ｑｕａｎｔｕｍ Ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ，ＱＬＥＤ）、マイクロ型発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，Ｍｉｃｒｏ ＬＥＤ）等の電界発光ダイオードは、自己発光、低エネルギ消耗などの利点を有し、従来の電界発光表示装置の応用研究分野の注目点の１つである。

【発明の概要】

【課題を解決するための手段】

【0003】

本公開の実施例が提供する表示パネルは、
従来の表示領域と、
前記従来の表示領域で囲まれている配線領域と、
前記配線領域で囲まれている切り欠き領域と、
従来の表示領域に位置する複数の画素駆動回路と、
前記画素駆動回路のベース基板から離れる側に位置する複数の発光素子であって、１つの前記画素駆動回路が１つの前記発光素子に対応して電気的に接続されている複数の発光素子と、
を含み、
前記複数の発光素子のうちの少なくとも１つの、前記ベース基板への順投影が前記配線領域と重なり合っており、残りの発光素子が前記従来の表示領域に位置し、
前記ベース基板への順投影が前記配線領域と重なり合っている発光素子は、第１リード線により、対応する前記画素駆動回路と電気的に接続されており、かつ、前記第１リード線が前記従来の表示領域から前記配線領域まで延伸する。

【0004】

あるいは、本公開の実施例において、前記従来の表示領域は、第２方向に沿って配列されている第１領域と、第２領域と、第３領域とを含み、
前記第２領域は、第１方向に沿って配列されている第１サブ領域と第２サブ領域とを含み、前記第１サブ領域と前記第２サブ領域とが前記切り欠き領域により仕切られており、
前記ベース基板への順投影が前記配線領域と重なり合っている発光素子の、前記第２方向における順投影が前記第１サブ領域および前記第２サブ領域のうちの少なくとも１つのサブ領域に位置する。

【0005】

あるいは、本公開の実施例において、前記第１領域及び前記第３領域の発光素子が第１発光素子であり、かつ、各前記第１発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しく、
前記第１発光素子と電気的に接続されている画素駆動回路が第１画素駆動回路であり、かつ、各前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しい。

【0006】

あるいは、本公開の実施例において、前記ベース基板への順投影が前記配線領域と重なり合っている発光素子が第２発光素子であり、前記第２発光素子と電気的に接続されている画素駆動回路が第２画素駆動回路であり、
前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積は、前記第１発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積よりも大きい。

【0007】

あるいは、本公開の実施例において、前記第１方向に沿ってかつ前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が順次に小さくなる。

【0008】

あるいは、本公開の実施例において、各前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しい。

【0009】

あるいは、本公開の実施例において、各前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しい。

【0010】

あるいは、本公開の実施例において、前記第２画素駆動回路がそれぞれ前記第１領域及び前記第２領域における第１画素駆動回路と同一の列に位置する。

【0011】

あるいは、本公開の実施例において、前記第１発光素子の発光領域の、前記ベース基板への順投影は、前記第１方向に沿った第１幅を有し、前記第１発光素子の発光領域の、前記ベース基板への順投影は、前記第２方向に沿った第２幅を有し、
前記第２発光素子の発光領域の、前記ベース基板への順投影は、前記第１方向に沿った第３幅を有し、前記第２発光素子の発光領域の、前記ベース基板への順投影は、前記第２方向に沿った第４幅を有し、
前記第３幅は前記第１幅よりも大きく、前記第２幅は前記第４幅とほぼ等しい。

【0012】

あるいは、本公開の実施例において、前記第２領域に位置する発光素子が第３発光素子であり、前記第３発光素子と電気的に接続されている画素駆動回路が第３画素駆動回路であり、
各前記第３画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しい。

【0013】

あるいは、本公開の実施例において、前記第３発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積よりも小さく、
前記第１方向に沿ってかつ前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第３発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が順次に小さくなる。

【0014】

あるいは、本公開の実施例において、前記第３発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が、前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しい。

【0015】

あるいは、本公開の実施例において、前記ベース基板への順投影が前記配線領域と重なり合っている発光素子が第２発光素子であり、前記第２発光素子と電気的に接続されている画素駆動回路が第２画素駆動回路であり、
前記第２画素駆動回路の分布密度が前記第１画素駆動回路の分布密度よりも大きい。

【0016】

あるいは、本公開の実施例において、前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積よりも小さい。

【0017】

あるいは、本公開の実施例において、前記第１方向に沿って前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が順次に増加する。

【0018】

あるいは、本公開の実施例において、各前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しい。

【0019】

あるいは、本公開の実施例において、前記第２画素駆動回路におけるトランジスタの数が前記第１画素駆動回路におけるトランジスタの数よりも小さい。

【0020】

あるいは、本公開の実施例において、各前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しい。

【0021】

あるいは、本公開の実施例において、前記第２領域における第２発光素子がそれぞれ前記第１領域及び前記第２領域における第１発光素子と同一の列に位置する。

【0022】

あるいは、本公開の実施例において、前記第２領域に位置する発光素子が第３発光素子であり、前記第３発光素子と電気的に接続されている画素駆動回路が第３画素駆動回路であり、
前記第３発光素子の発光領域の、前記ベース基板への順投影が、前記第１発光素子の発光領域の、前記ベース基板への順投影よりも小さく、あるいはほぼ等しい。

【0023】

あるいは、本公開の実施例において、前記第１方向に沿ってかつ前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第３画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が順次に小さくなる。

【0024】

あるいは、本公開の実施例において、前記第２発光素子に隣接する少なくとも１つの第３発光素子に対して、前記第３発光素子が第２リード線によって前記第３画素駆動回路と電気的に接続されている。

【0025】

あるいは、本公開の実施例において、前記表示パネルは、複数本の走査線をさらに含み、１行の前記画素駆動回路が少なくとも１本の前記走査線と電気的に接続されており、
前記第１リード線および第２リード線のうちの少なくとも１つが前記走査線と同一の層に位置して同一材質であって間隔を置いて設置されている。

【0026】

本公開の実施例が提供する表示装置は、上記表示パネルを含む。

【図面の簡単な説明】

【0027】

【図1】図１は、本公開の実施例が提供する幾つかの表示パネルの構造模式図である。

【図2a】図２ａは、本公開の実施例が提供する幾つかの画素駆動回路構造模式図である。

【図2b】図２ｂは、本公開の実施例が提供する幾つかの信号タイミング図である。

【図3】図３は、本公開の実施例が提供する幾つかの画素駆動回路のレイアウト構造模式図である。

【図4a】図４ａは、本公開の実施例が提供する幾つかの半導体層のレイアウト構造模式図である。

【図4b】図４ｂは、本公開の実施例が提供する幾つかのゲート導電層のレイアウト構造模式図である。

【図4c】図４ｃは、本公開の実施例が提供する幾つかのキャパシタ電極層のレイアウト構造模式図である。

【図4d】図４ｄは、本公開の実施例が提供する幾つかの第１導電層のレイアウト構造模式図である。

【図5】図５は、図３に示すレイアウト構造模式図においてＡＡ’方向に沿った断面構造模式図である。

【図6】図６は、本公開の実施例が提供する更なる幾つかの表示パネルの構造模式図である。

【図7】図７は、本公開の実施例が提供する更なる幾つかの表示パネルの具体的な構造模式図である。

【図8】図８は、本公開の実施例が提供する幾つかの表示パネルの第２領域の具体的な構造模式図である。

【図9a】図９ａは、図７に示す具体的な構造模式図においてＡＡ’方向に沿った局所断面構造模式図である。

【図9b】図９ｂは、図７に示す具体的な構造模式図においてＡＡ’方向に沿った更なる幾つかの局所断面構造模式図である。

【図10】図１０は、本公開の実施例が提供する更なる幾つかの表示パネルの具体的な構造模式図である。

【図11】図１１は、本公開の実施例が提供する更なる幾つかの表示パネルの具体的な構造模式図である。

【図12】図１２は、本公開の実施例が提供する更なる幾つかの表示パネルの第２領域の具体的な構造模式図である。

【図13】図１３は、図１１に示す具体的な構造模式図においてＡＡ’方向に沿った局所断面構造模式図である。

【図14】図１４は、本公開の実施例が提供する更なる幾つかの表示パネルの具体的な構造模式図である。

【図15】図１５は、本公開の実施例が提供する更なる幾つかの表示パネルの具体的な構造模式図。

【発明を実施するための形態】

【0028】

本公開の実施例の目的、技術案および利点をより明らかにするために、以下、本公開の実施例の図面を参照しながら、本公開の実施例の技術案を明瞭、完全に説明する。明らかに、説明した実施例は、本公開の全ての実施例ではなく、一部の実施例である。かつ、矛盾がない限り、本公開における実施例及び実施例における特徴は互いに組み合わせることができる。説明する本公開の実施例に基づき、当業者が創造的な労働を行わずに得られたその他の実施例は、全て本公開の保護範囲に属する。

【0029】

別途定義がない限り、本公開が使用する技術用語又は科学用語は、当業者が理解し得る通常の意味を有する。本公開で使用する「第１」、「第２」及び類似する語は、何ら順序、数又は重要性を表すものではなく、異なる組成部分を区別するためのものに過ぎない。「有する」又は「含む」などの類似する語は、当該語の前に出現する素子又は物が、当該語の後に挙げられる素子又は物及びその同等物を含むことを意味し、その他の素子又は物は排除されない。「接続」又は「連結」などの類似する語は、物理的又は機械的な接続に限定されず、直接か間接かを問わず、電気的な接続を含む。

【0030】

なお、図面において各図形のサイズ及び形状は実の比例を反映するのではなく、その目的は、本公開の内容を概略的に説明するためである。かつ、始めから最後まで同じ又は類似する符号は、同じ又は類似する素子あるいは同じ又は類似する機能を有する素子を表す。

【0031】

表示技術の発展につれて、全画面表示は、大きい画面対本体比、超狭額縁を有するため、普通の表示画面と比べて、視聴者の視覚効果を大幅に向上させることができ、広く注目されている。一般的に、全画面表示を採用した表示装置（例えば、携帯電話）において、自撮り及び通話機能を実現するために、通常、表示装置の正面にカメラ、受話器などが設けられている。一般的に、表示パネルにおいて、前置カメラ、受話器等の素子を設置するための切り欠き領域Ａ２が設けられている。しかしながら、当該切り欠き領域Ａ２の存在により、走査線及びデータ線は、切り欠き領域Ａ２に応じて配線設置する必要があり、このようにすると、走査線とデータ線との間でカップリング作用があり、信号干渉が発生し、表示効果が影響されてしまう。

【0032】

これに鑑みて、本公開の実施例は、走査線とデータ線との間のカップリング作用を低減し、信号干渉を低減し、表示効果を向上できる表示パネルを提供する。

【0033】

図１に示すように、本公開の実施例が提供する表示パネルは、切り欠き領域Ａ２と、従来の表示領域Ａ１と、配線領域Ａ３と、を含んでもよい。その中、従来の表示領域Ａ１が配線領域Ａ３を囲み、配線領域Ａ３が切り欠き領域Ａ２を囲んでいる。例示的に、表示パネルは、ベース基板をさらに含んでもよく、当該ベース基板１０００は、ガラス基板、フレキシブル基板、シリコン基板などを含んでもよく、ここでは限定されない。表示パネルを表示装置に適用するときに、一般的には、カメラ、受話器などの素子をさらに設置するので、カメラ、受話器などの素子を設置するために、切り欠き領域Ａ２は、ベース基板１０００の中空領域であってもよい。例えば、実際の製造過程において、表示装置においてカメラ、受話器などの素子を設置するために、当該ベース基板１０００において切り欠き領域Ａ２に対応する位置をダイシング方式により開孔して中空領域を形成する。あるいは、ベース基板１０００をダイシングすることなく、ベース基板１０００上の線路を逃がし、切り欠き領域Ａ２に対応する位置を透明領域にして、切り欠き領域Ａ２を形成してもよい。

【0034】

実際の応用において、表示パネルは、通常、従来の表示領域Ａ１を囲む額縁領域をさらに含んでもよい。額縁領域において、静電放電回路、ゲート電極駆動回路などの素子を設置してもよい。もちろん、表示パネルは、額縁領域を設置しなくてもよく、これらは実際の応用環境の要求に応じて設計、特定することができ、ここでは限定されない。

【0035】

具体的に実施する際に、本公開の実施例において、図１に示すように、従来の表示領域Ａ１は、複数の画素ユニットＰＸをさらに含んでもよい。その中、画素ユニットＰＸは、複数のサブ画素ｓｐｘをさらに含んでもよい。例示的に、図１及び図２ａに示すように、サブ画素ｓｐｘは、画素駆動回路０１２１と、発光素子０１２０と、を含んでもよい。その中、画素駆動回路０１２１は、トランジスタとキャパシタとを有し、トランジスタとキャパシタの相互作用により電気信号を発生し、発生した電気信号が発光素子０１２０の第１発光電極に入力される。かつ、発光素子０１２０の第２発光電極に対して、相応する電圧を印加することにより、発光素子０１２０の発光を駆動することができる。

【0036】

図２ａに示すように、画素駆動回路０１２１は、駆動制御回路０１２２と、第１発光制御回路０１２３と、第２発光制御回路０１２４と、データ書込み回路０１２６と、記憶回路０１２７と、閾値補正回路０１２８と、リセット回路０１２９と、を含んでもよい。

【0037】

駆動制御回路０１２２は、制御端と、第１端と、第２端と、を含んでもよい。かつ、駆動制御回路０１２２は、発光素子０１２０の発光を駆動する駆動電流を発光素子０１２０に供給するように配置されている。例えば、第１発光制御回路０１２３が、駆動制御回路０１２２の第１端及び第１電源端ＶＤＤと接続されている。かつ、第１発光制御回路０１２３は、駆動制御回路０１２２と第１電源端ＶＤＤとの間の接続のオン又はオフを実現するように配置されている。

【0038】

第２発光制御回路０１２４は、駆動制御回路０１２２の第２端及び発光素子０１２０の第１電極と電気的に接続されている。かつ、第２発光制御回路０１２４は、駆動制御回路０１２２と発光素子０１２０との間の接続のオン又はオフを実現するように配置されている。

【0039】

データ書込み回路０１２６は、駆動制御回路０１２２の第１端と電気的に接続されている。かつ、データ書込み回路０１２６は、走査線ＧＡ２における信号の制御によりデータ線ＶＤにおける信号を記憶回路０１２７に書き込むように配置されている。

【0040】

記憶回路０１２７は、駆動制御回路０１２２の制御端及び第１電源端ＶＤＤと電気的に接続されている。かつ、記憶回路０１２７は、データ信号を記憶するように配置されている。

【0041】

閾値補正回路０１２８は、駆動制御回路０１２２の制御端及び第２端と電気的に接続されている。かつ、閾値補正回路０１２８は、駆動制御回路０１２２に対して閾値補正を行うように配置されている。

【0042】

リセット回路０１２９は、駆動制御回路０１２２の制御端及び発光素子０１２０の第１電極と電気的に接続されている。かつ、リセット回路０１２９は、ゲートラインＧＡ１における信号の制御により駆動制御回路０１２２の制御端及び発光素子０１２０の第１電極をリセットするように配置されている。

【0043】

その中、発光素子０１２０は、電界発光ダイオード、例えばＯＬＥＤ及びＱＬＥＤのうちの少なくとも１種とされてもよい。その中、発光素子０１２０は、積層設置した第１電極と、発光機能層と、第２電極と、を含んでもよい。例示的に、第１電極は陽極であってもよく、第２電極は陰極であってもよい。発光機能層は、発光層を含んでもよい。さらに、発光機能層は、正孔注入層と、正孔輸送層と、発光層と、電子輸送層と、電子注入層となどの膜層をさらに含んでもよい。もちろん、実際の応用において、発光素子０１２０は、実際の応用環境の要求に応じて設計、特定することができ、ここでは限定されない。

【0044】

例示的に、図２ａに示すように、駆動制御回路０１２２は、駆動トランジスタＴ１を含み、駆動制御回路０１２２の制御端は、駆動トランジスタＴ１のゲート電極を含み、駆動制御回路０１２２の第１端は、駆動トランジスタＴ１の第１電極を含み、駆動制御回路０１２２の第２端は、駆動トランジスタＴ１の第２電極を含む。

【0045】

例示的に、図２ａに示すように、データ書込み回路０１２６は、データ書込トランジスタＴ２を含む。記憶回路０１２７は、記憶キャパシタＣＳＴを含む。閾値補正回路０１２８は、閾値補正トランジスタＴ３を含む。第１発光制御回路０１２３は、第１発光制御トランジスタＴ４を含む。第２発光制御回路０１２４は、第２発光制御トランジスタＴ５を含む。リセット回路０１２９は、第１リセットトランジスタＴ６と第２リセットトランジスタＴ７とを含む。

【0046】

具体的に、データ書込トランジスタＴ２の第１電極は、駆動トランジスタＴ１の第１電極と電気的に接続されており、データ書込トランジスタＴ２の第２電極は、データ線ＶＤと電気的に接続されてデータ信号を受信するように配置されており、データ書込トランジスタＴ２のゲート電極は、第２走査線ＧＡ２と電気的に接続されて走査信号を受信するように配置されている。

【0047】

記憶キャパシタＣＳＴの第１電極は、第１電源端ＶＤＤと電気的に接続されており、記憶キャパシタＣＳＴの第２電極は、駆動トランジスタＴ１のゲート電極と電気的に接続されている。

【0048】

閾値補正トランジスタＴ３の第１電極は、駆動トランジスタＴ１の第２電極と電気的に接続されており、閾値補正トランジスタＴ３の第２電極は、駆動トランジスタＴ１のゲート電極と電気的に接続されており、閾値補正トランジスタＴ３のゲート電極は、第２走査線ＧＡ２と電気的に接続されて走査信号を受信するように配置されている。

【0049】

第１リセットトランジスタＴ６の第１電極は、リセット信号線ＶＩＮＩＴと電気的に接続されて第１リセット信号を受信するように配置されており、第１リセットトランジスタＴ６の第２電極は、駆動トランジスタＴ１のゲート電極と電気的に接続されており、第１リセットトランジスタＴ６のゲート電極は、第１走査線ＧＡ１と電気的に接続されて制御信号を受信するように配置されている。

【0050】

第２リセットトランジスタＴ７の第１電極は、リセット信号線ＶＩＮＩＴと電気的に接続されて第２リセット信号を受信するように配置されており、第２リセットトランジスタＴ７の第２電極は、発光素子０１２０の第１電極と電気的に接続されており、第２リセットトランジスタＴ７のゲート電極は、第１走査線ＧＡ１と電気的に接続されて制御信号を受信するように配置されている。

【0051】

第１発光制御トランジスタＴ４の第１電極は、第１電源端ＶＤＤと電気的に接続されており、第１発光制御トランジスタＴ４の第２電極は、駆動トランジスタＴ１の第１電極と電気的に接続されており、第１発光制御トランジスタＴ４のゲート電極は、発光制御線ＥＭと電気的に接続されて発光制御信号を受信するように配置されている。

【0052】

第２発光制御トランジスタＴ５の第１電極は、駆動トランジスタＴ１の第２電極と電気的に接続されており、第２発光制御トランジスタＴ５の第２電極は、発光素子０１２０の第１電極と電気的に接続されており、第２発光制御トランジスタＴ５のゲート電極は、発光制御線ＥＭと電気的に接続されて発光制御信号を受信するように配置されている。

【0053】

発光素子０１２０の第２電極は、第２電源端ＶＳＳと電気的に接続されている。その中、上記トランジスタの第１電極及び第２電極は、実際の応用に応じてソース電極又はドレイン電極と特定されてもよく、ここでは限定されない。

【0054】

例示的に、閾値補正トランジスタＴ３は、デュアルゲート構造であってもよい。第１電源端ＶＤＤ及び第２電源端ＶＳＳのうちの一方が高圧端であり、他方が低圧端である。例えば、図２ａに示す実施例において、第１電源端ＶＤＤは一定の第１電圧を出力する電圧源であり、第１電圧が正電圧であり、第２電源端ＶＳＳは、一定の第２電圧を出力する電圧源であってもよく、第２電圧が負電圧などである。例えば、幾つかの例において、第２電源端ＶＳＳは接地してもよい。

【0055】

図２ａに示す画素駆動回路に対応する信号タイミング図は、図２ｂに示す通りである。１フレームの表示時間において、画素駆動回路の動作過程は、Ｔ１０段階、Ｔ２０段階、Ｔ３０段階の３つの段階を有する。その中、ｇａ１は、第１走査線ＧＡ１で伝送される信号を表し、ｇａ２は第２走査線ＧＡ２で伝送される信号を表し、ｅｍは発光制御線ＥＭで伝送される信号を表す。

【0056】

Ｔ１０段階において、信号ｇａ１は、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７のオンを制御する。オンにされた第１リセットトランジスタＴ６は、リセット信号線ＶＩＮＩＴで伝送される信号を駆動トランジスタＴ１のゲート電極に提供して、駆動トランジスタＴ１のゲート電極をリセットする。オンにされた第２リセットトランジスタＴ７は、リセット信号線ＶＩＮＩＴで伝送される信号を発光素子０１２０の第１電極に提供して、発光素子０１２０の第１電極をリセットする。また、この段階において、信号ｇａ２は、データ書込トランジスタＴ２、閾値補正トランジスタＴ３の両方をオフにするように制御する。信号ｅｍは、第１発光制御トランジスタＴ４及び第２発光制御トランジスタＴ５の両方をオフにするように制御する。

【0057】

Ｔ２０段階において、信号ｇａ２は、データ書込トランジスタＴ２、閾値補正トランジスタＴ３の両方をオンにするように制御することにより、データ線ＶＤで伝送されるデータ信号により、駆動トランジスタＴ１のゲート電極を充電可能にし、駆動トランジスタＴ１のゲート電極の電圧をＶｄａｔａ＋｜Ｖｔｈ｜に変化させることができる。ただし、Ｖｔｈは、駆動トランジスタＴ１の閾値電圧を表し、Ｖｄａｔａは、データ信号の電圧を表す。また、この段階において、信号ｇａ１は、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７の両方をオフにするように制御する。信号ｅｍは、第１発光制御トランジスタＴ４及び第２発光制御トランジスタＴ５の両方をオフにするように制御する。

【0058】

Ｔ３０段階において、信号ｅｍは、第１発光制御トランジスタＴ４及び第２発光制御トランジスタＴ５の両方をオンにするように制御する。オンにされた第１発光制御トランジスタＴ４は、第１電源端ＶＤＤの電圧Ｖｄｄを駆動トランジスタＴ１の第１電極に提供し、駆動トランジスタＴ１の第１電極の電圧をＶｄｄにする。駆動トランジスタＴ１は、そのゲート電極電圧Ｖｄａｔａ＋｜Ｖｔｈ｜、及び第１電極の電圧Ｖｄｄに基づいて、駆動電流を発生する。当該駆動電流は、オンにされた第２発光制御トランジスタＴ５により発光素子０１２０に提供され、発光素子０１２０の発光を駆動する。また、この段階において、信号ｇａ１は、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７の両方をオフにするように制御する。信号ｇａ２は、データ書込トランジスタＴ２、閾値補正トランジスタＴ３の両方をオフにするように制御する。

【0059】

なお、本公開の実施例において、サブ画素における画素駆動回路は、図２ａに示す構造以外、さらに他の数のトランジスタを含む構造であってもよく、本公開の実施例は、これについて限定されない。

【0060】

図３は、本公開の幾つかの実施例が提供する画素駆動回路のレイアウト（Ｌａｙｏｕｔ）の構造模式図である。図４ａ～図４ｄは、本公開の幾つかの実施例が提供する画素駆動回路の各層の模式図である。その中、図３～図４ｄに示す例は、１つのサブ画素ｓｐｘの画素駆動回路を例としている。その中、図３～図４ｄは、さらに画素駆動回路０１２１に電気的に接続されている第１走査線ＧＡ１、第２走査線ＧＡ２、リセット信号線ＶＩＮＩＴ、発光制御線ＥＭ、データ線ＶＤ、電源線ＶＤＤ１を示す。その中、電源線ＶＤＤ１により第１電源端ＶＤＤに駆動電圧（即ち、第１電圧）を入力する。例示的に、複数本のデータ線ＶＤを第１方向Ｆ１に沿って配列してもよい。

【0061】

例示的に、図３、図４ａ及び図５は、当該画素駆動回路０１２１の半導体層５００を示す。半導体層５００は、半導体材料を採用してパターン化して形成してもよい。半導体層５００は、上記の駆動トランジスタＴ１、データ書込トランジスタＴ２、閾値補正トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７の活性層の作製に用いることができ、各活性層は、ソース電極領域、ドレイン電極領域及びソース電極領域とドレイン電極領域との間のチャネル領域を含んでもよい。例えば、図４ａは、駆動トランジスタＴ１のチャネル領域Ｔ１－Ａ、データ書込トランジスタＴ２のチャネル領域Ｔ２－Ａ、閾値補正トランジスタＴ３の２つのチャネル領域Ｔ３１－Ａ及びＴ３２－Ａ、第１発光制御トランジスタＴ４のチャネル領域Ｔ４－Ａ、第２発光制御トランジスタＴ５のチャネル領域Ｔ５－Ａ、第１リセットトランジスタＴ６のチャネル領域Ｔ６－Ａ、及び第２リセットトランジスタＴ７のチャネル領域Ｔ７－Ａを示している。

【0062】

また、例示的に、各トランジスタの活性層を一体化設置してもよい。さらに、半導体層５００は、非晶質シリコン、多結晶シリコン、酸化物半導体材料などで作製されてもよい。なお、上記のソース電極領域及びドレイン電極領域は、ｎ型不純物又はｐ型不純物をドーピングした領域であってもよい。

【0063】

例示的に、図５に示すように、上記の半導体層５００上に、上記の半導体層５００を保護するための第１ゲート絶縁層６１０が形成されている。図３、図４ｂ及び図５は、当該画素駆動回路０１２１のゲート導電層３００を示す。ゲート導電層３００を第１ゲート絶縁層６１０のベース基板１０００から離れる側に設けることにより、半導体層５００と絶縁する。ゲート導電層３００は、複数本の走査線、記憶キャパシタＣＳＴの第２電極ＣＣ２ａ、複数本の発光制御線ＥＭ及び駆動トランジスタＴ１のゲート電極、データ書込トランジスタＴ２のゲート電極、閾値補正トランジスタＴ３のゲート電極、第１発光制御トランジスタＴ４のゲート電極、第２発光制御トランジスタＴ５のゲート電極、第１リセットトランジスタＴ６のゲート電極及び第２リセットトランジスタＴ７のゲート電極を含んでもよい。例示的に、複数本の走査線は、例えば、複数本の第１ゲートラインＧＡ１及び複数本の第２ゲートラインＧＡ２を含む。

【0064】

例えば、図３～図４ｂに示すように、データ書込トランジスタＴ２のゲート電極は、第２走査線ＧＡ２と半導体層５００とが重なり合っている第１部分（例えば、第２走査線ＧＡ２とデータ書込トランジスタＴ２のチャネル領域Ｔ２－Ａとが重なり合っている第１部分）であってもよく、第１発光制御トランジスタＴ４のゲート電極は、発光制御線ＥＭと半導体層５００とが重なり合っている第１部分であってもよく、第２発光制御トランジスタＴ５のゲート電極は、発光制御線ＥＭと半導体層５００とが重なり合っている第２部分であってもよく、第１リセットトランジスタＴ６のゲート電極は、第１走査線ＧＡ１と半導体層５００とが重なり合っている第１部分であってもよく、第２リセットトランジスタＴ７のゲート電極は、第１走査線ＧＡ１と半導体層５００とが重なり合っている第２部分であってもよく、閾値補正トランジスタＴ３は、デュアルゲート構造の薄膜トランジスタであってもよく、閾値補正トランジスタＴ３の一方のゲート電極は、第２走査線ＧＡ２と半導体層５００とが重なり合っている第２部分（例えば、第２走査線ＧＡ２とチャネル領域Ｔ３２－Ａとが重なり合っている第２部分）であってもよく、閾値補正トランジスタＴ３の他方のゲート電極は、第２走査線ＧＡ２から突出する部分と半導体層５００とが重なり合う部分であってもよい。例示的に、駆動トランジスタＴ１のゲート電極は、記憶キャパシタＣＳＴの第２電極ＣＣ２ａとされてもよい。つまり、駆動トランジスタＴ１のゲート電極と記憶キャパシタＣＳＴの第２電極ＣＣ２ａとは一体化した構造である。

【0065】

なお、図４ａにおける各点線矩形枠は、サブ画素ｓｐｘにおいてゲート導電層３００と半導体層５００とが重なり合っている各部分を示す。

【0066】

例示的に、図３及び図４ｂに示すように、第１走査線ＧＡ１、第２走査線ＧＡ２及び発光制御線ＥＭが第２方向Ｆ２に沿って分布され、第２走査線ＧＡ２のベース基板１０００への順投影が、第１走査線ＧＡ１のベース基板１０００への順投影と発光制御線ＥＭのベース基板１０００への順投影との間に位置する。

【0067】

例示的に、図３及び図４ｂに示すように、第２方向Ｆ２において、記憶キャパシタＣＳＴの第２電極ＣＣ２ａのベース基板１０００への順投影が、第２走査線ＧＡ２のベース基板１０００への順投影と発光制御線ＥＭのベース基板１０００への順投影との間に位置する。第２走査線ＧＡ２から突出する部分のベース基板１０００への順投影が、第２走査線ＧＡ２のベース基板１０００への順投影の、発光制御線ＥＭのベース基板１０００への順投影から離れる側に位置する。

【0068】

例示的に、図３及び図４ｂに示すように、第２方向Ｆ２において、データ書込トランジスタＴ２のゲート電極、閾値補正トランジスタＴ３のゲート電極、第１リセットトランジスタＴ６のゲート電極及び第２リセットトランジスタＴ７のゲート電極が、いずれも駆動トランジスタＴ１のゲート電極の第１側に位置し、第１発光制御トランジスタＴ４のゲート電極、第２発光制御トランジスタＴ５のゲート電極がいずれも駆動トランジスタＴ１のゲート電極の第２側に位置する。

【0069】

例えば、幾つかの実施例において、図３及び図４ｂに示すように、第１方向Ｆ１において、データ書込トランジスタＴ２のゲート電極及び第１発光制御トランジスタＴ４のゲート電極がいずれも駆動トランジスタＴ１のゲート電極の第３側に位置し、閾値補正トランジスタＴ３の１番目のゲート電極、第２発光制御トランジスタＴ５のゲート電極及び第２リセットトランジスタＴ７のゲート電極がいずれも駆動トランジスタＴ１のゲート電極の第４側に位置する。その中、駆動トランジスタＴ１のゲート電極の第３側及び第４側は、第１方向Ｆ１において駆動トランジスタＴ１のゲート電極の互いに対向する両側に位置する。

【0070】

例示的に、図５に示すように、上記のゲート導電層３００上に、上記のゲート導電層３００を保護するための第２ゲート絶縁層６２０が形成されている。図３、図４ｃ及び図５は、当該画素駆動回路０１２１のキャパシタ電極層４００を示す。キャパシタ電極層４００が、第２ゲート絶縁層６２０のベース基板１０００から離れる側に設けられている。キャパシタ電極層４００は、記憶キャパシタＣＳＴの第１電極ＣＣ１ａ、リセット信号線ＶＩＮＩＴ及び電圧安定部４１０を含んでもよい。例示的に、記憶キャパシタＣＳＴの第１電極ＣＣ１ａのベース基板１０００への順投影と、記憶キャパシタＣＳＴの第２電極ＣＣ２ａのベース基板１０００への順投影とが少なくとも一部重なり合っており、記憶キャパシタＣＳＴを形成する。電圧安定部４１０のベース基板１０００への順投影と、データ書込トランジスタＴ２の活性層のソース電極領域のベース基板１０００への順投影とは、重なり合っている領域を有する。並びに、電圧安定部４１０のベース基板１０００への順投影と、第１リセットトランジスタＴ６の活性層のドレイン電極領域のベース基板１０００への順投影とは、重なり合っている領域を有する。また、電圧安定部４１０のベース基板１０００への順投影と、隣接する閾値補正トランジスタＴ３のチャネル領域Ｔ３１－Ａ及びＴ３２－Ａとの間の導体領域のベース基板１０００への順投影とは、重なり合っている領域を有し、光電効果による電流漏れを減少する。

【0071】

例示的に、図５に示すように、上記のキャパシタ電極層４００上に、上記キャパシタ電極層４００を保護するための層間媒体層６３０が形成されている。図３、図４ｄ及び図５は、当該画素駆動回路０１２１の第１導電層１００を示し、第１導電層１００は、層間媒体層６３０のベース基板１０００から離れる側に設けられている。第１導電層１００は、データ線ＶＤと、電源線ＶＤＤ１と、ブリッジ部３４１ａ、３４２ａ及び３４３ａとを含んでもよい。その中、データ線ＶＤと電源線ＶＤＤ１とは、間隔を置いて設置されている。

【0072】

図５は、図３に示すレイアウト構造模式図のＡＡ’方向に沿った断面構造模式図である。半導体層５００とゲート導電層３００との間に第１ゲート絶縁層６１０が設けられており、ゲート導電層３００とキャパシタ電極層４００との間に第２ゲート絶縁層６２０が設けられており、キャパシタ電極層４００と第１導電層１００との間に層間媒体層６３０が設けられており、第１導電層１００のベース基板１０００から離れる側に層間絶縁層６４０が設けられている。さらに、層間絶縁層６４０のベース基板１０００から離れる側に平坦化層６５０が設けられており、平坦化層６５０のベース基板１０００から離れる側に第１電極層６００が設けられている。第１電極層６００のベース基板１０００から離れる側に、画素定義層６６０、発光機能層０１２２及び第２電極層０１２３がこの順に設置されている。その中、第１電極層６００は、互いに間隔を置いて設置されている複数の第１発光電極を含んでもよく、かつ、第１発光電極は、平坦化層６５０及び層間絶縁層６４０を貫通する貫通孔によりブリッジ部３４３ａと電気的に接続されている。なお、第１発光電極、発光機能層０１２２及び第２電極層０１２３は、上記発光素子を形成してもよい。

【0073】

図３及び図５に示すように、サブ画素ｓｐｘには、第１接続貫通孔、第２接続貫通孔、第３接続貫通孔及び第４接続貫通孔が含まれてもよい。その中、第１接続貫通孔が第１ゲート絶縁層６１０、第２ゲート絶縁層６２０及び層間媒体層６３０を貫通する。第２接続貫通孔は、第２ゲート絶縁層６２０及び層間媒体層６３０を貫通する。第３接続貫通孔は、層間媒体層６３０を貫通する。

【0074】

例示的に、サブ画素ｓｐｘには、第１接続貫通孔３８１ａ、３８２ａ、３８４ａ、３８７ａ及び３８８ａが含まれてもよい。サブ画素ｓｐｘには、第２接続貫通孔３８５ａが含まれてもよい。サブ画素ｓｐｘには、第３接続貫通孔３８６ａ及び３８３２ａが含まれてもよい。

【0075】

その中、データ線ＶＤは、少なくとも１つの第１接続貫通孔３８１ａによって半導体層５００におけるデータ書込トランジスタＴ２のソース電極領域Ｔ２－Ｓと電気的に接続されている。電源線ＶＤＤ１は、少なくとも１つの第１接続貫通孔３８２ａによって半導体層５００において対応する第１発光制御トランジスタＴ４のソース電極領域と電気的に接続されている。ブリッジ部３４１ａの一方端は、少なくとも１つの第１接続貫通孔３８４ａによって半導体層５００において対応する閾値補正トランジスタＴ３のドレイン電極領域と電気的に接続されている。ブリッジ部３４１ａの他方端は、少なくとも１つの第２接続貫通孔３８５ａによってゲート導電層３００における駆動トランジスタＴ１のゲート電極（即ち、記憶キャパシタＣＳＴの第２電極ＣＣ２ａ）と電気的に接続されている。ブリッジ部３４２ａの一方端は、少なくとも１つの第３接続貫通孔３８６ａによってリセット信号線ＶＩＮＩＴと電気的に接続されており、ブリッジ部３４２ａの他方端は、少なくとも１つの第１接続貫通孔３８７ａによって半導体層５００における第１リセットトランジスタＴ６のソース電極領域Ｔ６－Ｓと電気的に接続されている。ブリッジ部３４３ａは、少なくとも１つの第１接続貫通孔３８８ａによって半導体層５００における第２発光制御トランジスタＴ５のドレイン電極領域と電気的に接続されている。電源線ＶＤＤ１は、少なくとも１つの第３接続貫通孔３８３２ａによってキャパシタ電極層４００における記憶キャパシタＣＳＴの第１電極ＣＣ１ａと電気的に接続されている。

【0076】

例示的に、サブ画素における第１接続貫通孔３８１ａ、３８２ａ、３８４ａ、３８７ａ及び３８８ａは、それぞれ１つ設けられてもよいし、それぞれ２つ又は複数設けられてもよい。実際の応用において、実際の応用環境の要求に応じて設計、特定することができ、ここでは限定されない。

【0077】

例示的に、サブ画素における第２接続貫通孔３８５ａは、１つ設けられてもよく、２つ又は複数など設けられてもよい。実際の応用において、実際の応用環境の要求に応じて設計、特定することができ、ここでは限定されない。

【0078】

例示的に、サブ画素における第３接続貫通孔３８６ａ及び３８３２ａは、１つ設けられてもよく、２つ又は複数など設けられてもよい。実際の応用において、実際の応用環境の要求に応じて設計、特定することができ、ここでは限定されない。

【0079】

例えば、図３～図４ｄに示すように、第２方向Ｆ２において、第１走査線ＧＡ１、第２走査線ＧＡ２、リセット信号線ＶＩＮＩＴがいずれも駆動トランジスタＴ１のゲート電極の第１側に位置し、発光制御線ＥＭが駆動トランジスタＴ１の第２側に位置する。

【0080】

なお、各々のサブ画素ｓｐｘにおけるトランジスタの位置分布関係は、図３～図４ｄに示す例に限られず、実際の応用要求に応じて、具体的に上記トランジスタの位置を設置することができる。

【0081】

なお、第１方向Ｆ１は、サブ画素の行方向であってもよく、第２方向Ｆ２は、サブ画素の列方向であってもよい。あるいは、第１方向Ｆ１は、サブ画素の列方向であってもよく、第２方向Ｆ２は、サブ画素の行方向であってもよい。実際の応用において、実際の応用要求に応じて設置してもよく、ここでは限定されない。以下、第１方向Ｆ１がサブ画素の行方向であってもよく、第２方向Ｆ２がサブ画素の列方向であってもよいことを説明する。

【0082】

具体的に実施する際に、本公開の実施例において、図６に示すように、第１導電層１００における複数本のデータ線は、データ線ＶＤ１及びデータ線ＶＤ２を含んでもよい。その中、データ線ＶＤ１及びＶＤ２がいずれも従来の表示領域Ａ１内に位置し、かつ、データ線ＶＤ１及びＶＤ２がそれぞれ第１方向Ｆ１に沿って配列されている。データ線ＶＤ１が第２方向Ｆ２に沿って従来の表示領域Ａ１の下側から従来の表示領域Ａ１の上側まで延伸する。データ線ＶＤ２は、第２方向Ｆ２に沿って延伸して切り欠き領域Ａ２により仕切られており、つまり、データ線ＶＤ２の一部が従来の表示領域Ａ１の下側から配線領域Ａ３まで延伸してもよく、かつ、データ線ＶＤ２のもう一部が従来の表示領域Ａ１の上側から配線領域Ａ３まで延伸してもよい。

【0083】

具体的に実施する際に、本公開の実施例において、図６に示すように、第１導電層１００は、間隔を置いて設置されている複数本のデータ伝送線７１１を含んでもよい。その中、複数本のデータ伝送線７１１が配線領域Ａ３に位置する。また、１本のデータ線ＶＤ２が１本のデータ伝送線７１１に対応する。同一のデータ線ＶＤ２の切り欠き領域Ａ２により仕切られる接続部分は、対応するデータ伝送線７１１と電気的に接続されている。また、切り欠き領域Ａ２に対応する第１走査線ＧＡ１、第２走査線ＧＡ２及び発光制御線ＥＭも、切り欠き領域Ａ２を回って、即ち、配線領域Ａ３において延伸する。これにより、配線領域Ａ３において設けられた信号線の数が多くなるので、配線領域Ａ３は、画素駆動回路を設置することができなくなる。これにより、表示パネルの画面対本体比が低下してしまう。

【0084】

具体的に実施する際に、本公開の実施例において、図２ａ、図７～図９ｂに示すように、ベース基板１０００上には、複数の画素駆動回路０１２１、及び画素駆動回路０１２１のベース基板１０００から離れる側に位置する複数の発光素子０１２０が設けられている。その中、１つの画素駆動回路０１２１が１つの発光素子０１２０に対応して電気的に接続されている。その中、複数の画素駆動回路０１２１が従来の表示領域Ａ１に位置する。その中、複数の発光素子のうちの少なくとも１つの前記ベース基板１０００への順投影が配線領域Ａ３と重なり合っており、残りの発光素子が従来の表示領域Ａ１に位置する。ベース基板１０００への順投影が配線領域Ａ３と重なり合っている発光素子は、第１リード線３１１によって対応する画素駆動回路０１２１と電気的に接続されており、かつ、第１リード線３１１が従来の表示領域Ａ１から配線領域Ａ３まで延伸する。

【0085】

本公開の実施例は、少なくとも１つの発光素子の前記ベース基板１０００への順投影が配線領域Ａ３と重なり合っており、残りの発光素子が従来の表示領域Ａ１に位置する。これにより、ベース基板１０００に垂直して、配線領域Ａ３上に発光素子０１２０を設けることにより、配線領域Ａ３が表示効果を実現することができる。

【0086】

具体的に実施する際に、本公開の実施例において、図７～図９ｂに示すように、配線領域Ａ３に近接する画素駆動回路０１２１と電気的に接続されている発光素子０１２０の発光領域Ｑのベース基板１０００への順投影に、配線領域Ａ３と重なり合っている領域を有させてもよい。例示的に、ベース基板１０００への順投影が配線領域Ａ３と重なり合っている発光素子に対して、これらの発光素子のうちの一部の発光素子のベース基板１０００への順投影を配線領域Ａ３内に位置させ、これらの発光素子のうちの更なる一部の発光素子のベース基板１０００への順投影を配線領域Ａ３の一部と重なり合わせてもよい。もちろん、ベース基板１０００への順投影が配線領域Ａ３内に位置する発光素子の数、及びベース基板１０００への順投影が配線領域Ａ３と一部重なり合っている発光素子の数について、実際の応用の要求に応じて設計、特定することができ、ここでは限定されない。

【0087】

具体的に実施する際に、本公開の実施例において、図７～図９ｂに示すように、従来の表示領域に、第２方向Ｆ２に沿って配列された第１領域ＡＨ１、第２領域ＡＨ２及び第３領域ＡＨ３を含ませてもよい。第２領域ＡＨ２は、第１方向Ｆ１に沿って配列された第１サブ領域ＡＨ２－１及び第２サブ領域ＡＨ２－２を含む。その中、第１サブ領域ＡＨ２－１及び第２サブ領域ＡＨ２－２は、切り欠き領域Ａ２により仕切られる。ベース基板１０００に垂直してベース基板１０００への順投影が配線領域Ａ３と重なり合っている発光素子の、第２方向Ｆ２における順投影を第１サブ領域ＡＨ２－１及び第２サブ領域ＡＨ２－２のうちの少なくとも１つのサブ領域に位置させてもよい。

【0088】

例示的に、図７～図９ｂに示すように、第１サブ領域ＡＨ２－１内に、配線領域に近接する画素駆動回路と電気的に接続されている発光素子の発光領域Ｑのベース基板１０００への順投影と配線領域とが重なり合っている領域を有するようにしてもよい。例えば、配線領域Ａ３に最も近接する画素駆動回路と電気的に接続されている発光素子の発光領域Ｑのベース基板１０００への順投影と配線領域とが重なり合っている領域を有するようにしてもよい。

【0089】

例示的に、図７～図９ｂに示すように、第２サブ領域ＡＨ２－２内に、配線領域に近接する画素駆動回路と電気的に接続されている発光素子の発光領域Ｑのベース基板１０００への順投影と配線領域とが重なり合っている領域を有するようにしてもよい。例えば、配線領域Ａ３に近接する画素駆動回路と電気的に接続されている発光素子の発光領域Ｑのベース基板１０００への順投影と配線領域とが重なり合っている領域を有するようにしてもよい。

【0090】

なお、図５に示すように、画素定義層６６０は複数の開口を有し、１つの開口が１つの発光素子に対応する。かつ、開口は、対応する発光素子の第１発光電極６１０を露出させてもよく、発光機能層０１２２が、開口から露出した第１発光電極６１０の領域と接触し、このようにして、画素定義層６６０の開口と第１発光電極の本体部分４１０とが重なり合う部分の領域を、各発光素子の発光領域Ｑとすることができる。

【0091】

具体的に実施する際に、本公開の実施例において、図５及び図７～図９ｂに示すように、第１領域ＡＨ１及び第３領域ＡＨ３における発光素子が第１発光素子０１２０－１であり、かつ、各第１発光素子０１２０－１の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積がほぼ等しい。また、第１発光素子０１２０－１と電気的に接続されている画素駆動回路が第１画素駆動回路０１２１－１であり、即ち、第１領域ＡＨ１及び第３領域ＡＨ３における画素駆動回路が第１画素駆動回路０１２１－１であり、かつ、各第１画素駆動回路０１２１－１のベース基板１０００への順投影で囲む領域の面積がほぼ等しい。例示的に、第１画素駆動回路０１２１－１の構造を図２ａに示すようなものであってもよく、かつ、第１画素駆動回路０１２１－１のレイアウト構造模式図を図３に示すようなものであってもよい。第１発光素子０１２０－１における第１発光電極は、層間絶縁層６４０及び平坦化層６５０を貫通する貫通孔６５１ａによってブリッジ部３４３ａと電気的に接続されてもよく、これにより、第１画素駆動回路０１２１－１駆動と電気的に接続されている第１発光素子０１２０－１を発光させることができる。なお、第１画素駆動回路０１２１－１のベース基板１０００への順投影で囲む領域とは、１つのサブ画素における第１画素駆動回路０１２１－１のレイアウト構造のベース基板１０００への順投影で囲み得る領域を指す。

【0092】

具体的に実施する際に、本公開の実施例において、図５及び図７～図９ｂに示すように、ベース基板１０００への順投影が配線領域Ａ３と重なり合っている発光素子は、第２発光素子０１２０－２であり、第２発光素子０１２０－２と電気的に接続されている画素駆動回路は、第２画素駆動回路０１２１－２である。例示的に、各第２画素駆動回路０１２１－２のベース基板１０００への順投影で囲む領域の面積と、第１画素駆動回路０１２１－１のベース基板１０００への順投影で囲む領域の面積とをほぼ等しくしてもよい。例えば、第２画素駆動回路０１２１－２の構造を図２ａに示すようなものであってもよく、かつ、第２画素駆動回路０１２１－２のレイアウト構造模式図も図３に示すようなものであってもよく、これにより、第２画素駆動回路０１２１－２のレイアウト構造と第１画素駆動回路０１２１－１のレイアウト構造とをほぼ同じようにし、第２画素駆動回路０１２１－２のレイアウト構造のサイズと第１画素駆動回路０１２１－１のレイアウト構造のサイズとをほぼ同じようにしてもよい。このようにして、第２画素駆動回路０１２１－２及び第１画素駆動回路０１２１－１の各々の膜層のレイアウト構造を変更することなく、製造プロセスの整合性を向上させることができる。

【0093】

具体的に実施する際に、本公開の実施例において、図５及び図７～図１０に示すように、第２領域ＡＨ２における第２画素駆動回路０１２１－２のそれぞれと、第１領域ＡＨ１及び第２領域ＡＨ２における第１画素駆動回路０１２１－１とを同一の列に位置させてもよい。例示的に、第２画素駆動回路０１２１－２及び第１画素駆動回路０１２１－１アレイが、ベース基板１０００上に分布されている。その中、１列の画素駆動回路が少なくとも１本のデータ線に対応して電気的に接続されている。例えば、１本のデータ線ＶＤ１が同一列における第１画素駆動回路０１２１－１及び第２画素駆動回路０１２１－２と電気的に接続されている。

【0094】

具体的に実施する際に、本公開の実施例において、図５及び図７～図９ｂに示すように、第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積を、第１発光素子０１２０－１の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積より大きくしてもよい。このようにして、配線領域に近接する第２画素駆動回路０１２１－２と電気的に接続されている第２発光素子０１２０－２を増大させることにより、一部の第２発光素子０１２０－２の発光領域Ｑを配線領域に配置し、さらに、配線領域での表示を実現することができる。

【0095】

具体的に実施する際に、本公開の実施例において、図５及び図７～図９ｂに示すように、第２画素駆動回路０１２１－２を第１サブ領域ＡＨ２－１に位置させてもよく、このようにして、第２画素駆動回路０１２１－２と電気的に接続されている第２発光素子０１２０－２に対して、第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積を、第１発光素子０１２０－１の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積よりも大きくすることができる。このようにして、配線領域に近接する第２画素駆動回路０１２１－２と電気的に接続されている第２発光素子０１２０－２を増大させることにより、一部の第２発光素子０１２０－２の発光領域Ｑを配線領域に設置し、さらに配線領域での表示を実現することができる。

【0096】

具体的に実施する際に、本公開の実施例において、図７～図９ｂに示すように、第２画素駆動回路０１２１－２を第２サブ領域ＡＨ２－２内に位置させてもよく、このようにして、第２画素駆動回路０１２１－２と電気的に接続されている第２発光素子０１２０－２に対して、第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積を、第１発光素子０１２０－１の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積よりも大きくすることができる。このようにして、配線領域に近接する第２画素駆動回路０１２１－２と電気的に接続されている第２発光素子０１２０－２を増大させることにより、一部の第２発光素子０１２０－２の発光領域Ｑを配線領域上に設置し、さらに配線領域での表示を実現することができる。

【0097】

例示的に、図７～図９ｂに示すように、第１方向に沿って切り欠き領域により第１サブ領域ＡＨ２－１（即ち、矢印Ｓ１方向）へ指向することにより、第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積を順次に小さくすることができる。

【0098】

例示的に、図７及び図８に示すように、第１方向に沿って切り欠き領域により第２サブ領域ＡＨ２－２（即ち、矢印Ｓ２方向）へ指向することにより、第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積を順次に小さくすることもできる。

【0099】

具体的に実施する際に、本公開の実施例において、図１０に示すように、各第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積をほぼ等しくしてもよい。このようにして、第２領域ＡＨ２における画素定義層の開口の大きさを併せて設置することができる。

【0100】

具体的に実施する際に、本公開の実施例において、図７に示すように、第２領域ＡＨ２に位置する発光素子が第３発光素子０１２０－３であり、第３発光素子０１２０－３と電気的に接続されている画素駆動回路が第３画素駆動回路０１２１－３である。その中、各第３画素駆動回路０１２１－３のベース基板１０００への順投影で囲む領域の面積と、第１画素駆動回路０１２１－１のベース基板１０００への順投影で囲む領域の面積とがほぼ等しい。例示的に、第３画素駆動回路０１２１－３の構造を図２ａに示すようなものであってもよく、かつ、第３画素駆動回路０１２１－３のレイアウト構造模式図を図３に示すようなものであってもよく、これにより、第３画素駆動回路０１２１－３のレイアウト構造と第１画素駆動回路０１２１－１のレイアウト構造とをほぼ同じようにし、第３画素駆動回路０１２１－３のレイアウト構造のサイズと第１画素駆動回路０１２１－１のレイアウト構造のサイズとをほぼ同じようにすることができる。このようにして、第３画素駆動回路０１２１－３及び第１画素駆動回路０１２１－１の各々の膜層のレイアウト構造を変更することなく、製造プロセスの整合性を向上させることができる。

【0101】

具体的に実施する際に、本公開の実施例において、図７及び図８に示すように、第３発光素子０１２０－３の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積を、第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積よりも小さくしてもよい。例示的に、第１方向Ｆ１に沿って切り欠き領域Ａ２により第１サブ領域ＡＨ２－１へ指向することにより、第３発光素子０１２０－３の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積を順次に小さくすることができる。例示的に、第１方向Ｆ１に沿って切り欠き領域Ａ２により第１サブ領域ＡＨ２－１へ指向することにより、第３発光素子０１２０－３の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積を順次に小さくすることができる。

【0102】

具体的に実施する際に、本公開の実施例において、図１０に示すように、第３発光素子０１２０－３の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積と、第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積とをほぼ等しくしてもよい。

【0103】

具体的に実施する際に、本公開の実施例において、図７～図１０に示すように、第２発光素子０１２０－２に隣接する少なくとも１つの第３発光素子０１２０－３に対して、第３発光素子０１２０－３は、第２リード線３１２によって第３画素駆動回路０１２１－３と電気的に接続されている。ベース基板１０００に垂直する方向において、第３発光素子０１２０－３と配線領域Ａ３とが重なり合っているため、第２発光素子０１２０－２に隣接する第３発光素子０１２０－３と、対応する第３画素駆動回路０１２１－３とにズレが発生し、このため、第２リード線３１２を設置することにより、第３画素駆動回路０１２１－３と、対応する第３発光素子０１２０－３との電気的接続を実現することができる。

【0104】

なお、図７、図８及び図１０は、第１画素駆動回路０１２１－１、第２画素駆動回路０１２１－２及び第３画素駆動回路０１２１－３における１つのトランジスタのみを示しているが、第１画素駆動回路０１２１－１、第２画素駆動回路０１２１－２及び第３画素駆動回路０１２１－３の具体的な構造は、図３に示すようなものであってもよく、ここでは省略する。

【0105】

具体的に実施する際に、本公開の実施例において、図７に示すように、第１発光素子０１２０－１の発光領域Ｑのベース基板１０００への順投影は、第１方向に沿った第１幅Ｗ１を有し、第１発光素子０１２０－１の発光領域Ｑのベース基板１０００への順投影は、第２方向に沿った第２幅Ｗ２を有する。その中、各々の第１発光素子０１２０－１の発光領域Ｑの第１幅Ｗ１がほぼ等しく、各々の第１発光素子０１２０－１の発光領域Ｑの第２幅Ｗ２がほぼ等しい。

【0106】

具体的に実施する際に、本公開の実施例において、図７に示すように、第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影は、第１方向に沿った第３幅Ｗ３を有し、第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影は、第２方向に沿った第４幅Ｗ４を有する。その中、第３幅Ｗ３を第１幅Ｗ１よりも大きくし、第２幅Ｗ２と第４幅Ｗ４とをほぼ等しくしてもよい。もちろん、実際の応用において、実際の応用要求に応じて、第１幅Ｗ１、第２幅Ｗ２、第３幅Ｗ３及び第４幅Ｗ４の具体的な数値を設置してもよく、ここでは限定されない。

【0107】

具体的に実施する際に、本公開の実施例において、図５及び図７～図１０に示すように、第１リード線３１１と走査線とを同一の層に位置させて同一材質にしてもよい。つまり、第１リード線３１１がゲート導電層３００において設置されている。また、第１リード線３１１及び走査線が互いに間隔を置いて設置されている。１つの第２画素駆動回路０１２１－２が、少なくとも１本の第１リード線３１１によって第２発光素子０１２０－２と電気的に接続されている。例示的に、１つの第２画素駆動回路０１２１－２が１本の第１リード線３１１によって第２発光素子０１２０－２と電気的に接続されており、これにより、第２画素駆動回路０１２１－２で生成する電流を第２発光素子０１２０－２に供給し、さらに第２発光素子０１２０－２の発光を駆動することができる。

【0108】

その中、第１リード線３１１の第１端は、さらに第２ゲート絶縁層６２０及び層間媒体層６３０を貫通する貫通孔によって対応する第２画素駆動回路０１２１－２におけるブリッジ部３４３ａと電気的に接続し、第１リード線３１１の第２端は、第２ゲート絶縁層６２０、層間媒体層６３０、平坦化層６５０及び層間絶縁層６４０を貫通する貫通孔によって対応する第２発光素子０１２０－２の第１発光電極と電気的に接続する必要がある。

【0109】

具体的に実施する際に、本公開の実施例において、図５及び図７～図１０に示すように、第２リード線３１２と走査線とを同一の層に位置させて同一材質にしてもよい。つまり、第２リード線３１２がゲート導電層３００に設けられている。また、第２リード線３１２と走査線とが互いに間隔を置いて設置されている。１つの第３画素駆動回路０１２１－３は、少なくとも１本の第２リード線３１２によって第３発光素子０１２０－３と電気的に接続されている。例示的に、１つの第３画素駆動回路０１２１－３は、１本の第２リード線３１２によって第３発光素子０１２０－３と電気的に接続されており、これにより、第３画素駆動回路０１２１－３で生成する電流を第３発光素子０１２０－３に提供し、第３発光素子０１２０－３の発光を駆動することができる。

【0110】

その中、第２リード線３１２の第１端は、さらに第２ゲート絶縁層６２０及び層間媒体層６３０を貫通する貫通孔によって対応する第３画素駆動回路０１２１－３におけるブリッジ部３４３ａと電気的に接続し、第２リード線３１２の第２端は、第２ゲート絶縁層６２０、層間媒体層６３０、平坦化層６５０及び層間絶縁層６４０を貫通する貫通孔によって対応する第３発光素子０１２０－３の第１発光電極と電気的に接続する必要がある。

【0111】

なお、実際のプロセスにおいて、プロセス条件の制限又はその他の原因により、上記各特徴における同等は、完全に同等ではなく、幾つかの偏差が存在する可能性があるので、上記各特徴間の同等関係は、ほぼ上記条件を満足すればよく、いずれも本公開の保護範囲に属する。例えば、上記同等は、誤差が許容される範囲内で許容される同等である。

【0112】

なお、図９は、第１導電層におけるデータ線、データ伝送線７１１及びブリッジ部３４３ａのみを概略的に示し、ゲート導電層における第１リード線３１１及び第２リード線３１２を示し、残りの構造は、図３～図５に示す内容を参照してもよく、具体的には省略する。

【0113】

本公開の実施例は、さらに幾つかの表示パネルを提供し、その構造模式図は、図１１～図１３に示す通りであり、上記実施例における実施形態を変形している。以下、本実施例と上記実施例との相違点のみを説明し、同様の点は省略する。

【0114】

具体的に実施する際に、本公開の実施例において、図１１～図１３に示すように、ベース基板１０００への順投影と配線領域Ａ３とが重なり合っている発光素子は、第２発光素子０１２０－２であり、第２発光素子０１２０－２と電気的に接続されている画素駆動回路は、第２画素駆動回路０１２１－２である。例示的に、第２画素駆動回路０１２１－２の分布密度が第１画素駆動回路０１２１－１の分布密度よりも大きい。このようにして、第２領域ＡＨ２においてより多くの第２画素駆動回路０１２１－２を設置することができる。例示的に、各第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積と、第１発光素子０１２０－１の発光領域Ｑのベース基板１０００への順投影で囲む領域の面積とをほぼ等しくすることができる。このようにして、第１発光素子０１２０－１と第２発光素子０１２０－２の製造プロセスを整合することができる。

【0115】

具体的に実施する際に、本公開の実施例において、図１１～図１３に示すように、第２領域ＡＨ２における第２発光素子０１２０－２のそれぞれを、第１領域ＡＨ１及び第２領域ＡＨ２における第１発光素子０１２０－１と同一の列に位置させてもよい。このようにして、第１発光素子０１２０－１と第２発光素子０１２０－２とをアレイ分布することができる。

【0116】

具体的に実施する際に、本公開の実施例において、図１１～図１５に示すように、１列の発光素子と電気的に接続されている画素駆動回路を、少なくとも１本のデータ線に対応して電気的に接続してもよい。例えば、同一列における第１発光素子０１２０－１に対応する第１画素駆動回路０１２１－１及び第２発光素子０１２０－２に対応する第２画素駆動回路０１２１－２が、１本のデータ線と電気的に接続されている。

【0117】

例示的に、図１１～図１３に示すように、第１サブ領域ＡＨ２－１内の第２画素駆動回路０１２１－２の分布密度を第１画素駆動回路０１２１－１の分布密度よりも大きくしてもよい。第１サブ領域ＡＨ２－１内の配線領域に近接する第２画素駆動回路０１２１－２の分布密度を第１画素駆動回路０１２１－１の分布密度よりも大きくしてもよい。

【0118】

例示的に、図１１～図１３に示すように、第２サブ領域ＡＨ２－２内の第２画素駆動回路０１２１－２の分布密度を第１画素駆動回路０１２１－１の分布密度よりも大きくしてもよい。第２サブ領域ＡＨ２－２内の配線領域に近接する第２画素駆動回路０１２１－２の分布密度を第１画素駆動回路０１２１－１の分布密度よりも大きくしてもよい。

【0119】

例示的に、第１サブ領域ＡＨ２－１及び第２サブ領域ＡＨ２－２のうちの少なくとも１つのサブ領域内において、第２画素駆動回路０１２１－２のベース基板１０００への順投影で囲む領域の面積が、第１画素駆動回路０１２１－１のベース基板１０００への順投影で囲む領域の面積よりも小さい。例示的に、図１４に示すように、第２画素駆動回路０１２１－２のベース基板１０００への順投影で囲む領域の面積が、第１画素駆動回路０１２１－１のベース基板１０００への順投影で囲む領域の面積よりも小さい。つまり、第２画素駆動回路０１２１－２のベース基板１０００における占用面積を低減することにより、１行により多くの第２画素駆動回路０１２１－２を設置することができる。

【0120】

具体的に実施する際に、本公開の実施例において、図１１～図１４に示すように、各第２画素駆動回路０１２１－２のベース基板１０００への順投影で囲む領域の面積をほぼ等しくしてもよい。このようにして、製造プロセスを整合することができる。

【0121】

具体的に実施する際に、本公開の実施例において、図１５に示すように、第１方向に沿って切り欠き領域により第１サブ領域ＡＨ２－１（即ち、矢印Ｓ１の方向）へ指向することにより、第２画素駆動回路０１２１－２のベース基板１０００への順投影で囲む領域の面積を順次に増加させてもよい。同様の理由にて、第１方向に沿って切り欠き領域により第２サブ領域ＡＨ２－２に指向して、第２画素駆動回路０１２１－２のベース基板１０００への順投影で囲む領域の面積を順次に増加させてもよい。当該実施形態は、図１５とほぼ同じであってもよく、ここでは省略する。

【0122】

具体的に実施する際に、本公開の実施例において、第１画素駆動回路０１２１－１に含まれるトランジスタ及び記憶キャパシタを、第２画素駆動回路０１２１－２に含まれるトランジスタ及び記憶キャパシタといずれも同じであるようにし、第２画素駆動回路０１２１－２を製造する時に、第２画素駆動回路０１２１－２の占用面積を低下させてもよい。

【0123】

具体的に実施する際に、本公開の実施例において、第２画素駆動回路０１２１－２におけるトランジスタの数を、第１画素駆動回路０１２１－１におけるトランジスタの数よりも少なくしてもよい。このようにして、第２画素駆動回路０１２１－２の占用面積を低減することもできる。例えば、第２画素駆動回路０１２１－２の占用面積を低減するように、図２ａにおける第１リセットトランジスタ及び第２リセットトランジスタを除去した後に、第２画素駆動回路０１２１－２としてもよい。あるいは、第２画素駆動回路０１２１－２の占用面積を低減するように２Ｔ１Ｃの画素回路を第２画素駆動回路０１２１－２として採用してもよい。実際の応用において、実際の応用要求に応じて設計、特定してもよく、ここでは限定されない。

【0124】

具体的に実施する際に、本公開の実施例において、図１１～図１５に示すように、第２領域ＡＨ２に位置する発光素子が第３発光素子０１２０－３であり、第３発光素子０１２０－３と電気的に接続されている画素駆動回路が第３画素駆動回路０１２１－３である。その中、第３発光素子０１２０－３の発光領域Ｑのベース基板１０００への順投影は、第１発光素子０１２０－１の発光領域Ｑのベース基板１０００への順投影とほぼ等しい。このようにして、第３発光素子０１２０－３の発光領域Ｑのベース基板１０００への順投影を、第２発光素子０１２０－２の発光領域Ｑのベース基板１０００への順投影とほぼ等しくし、第１発光素子０１２０－１の発光領域Ｑのベース基板１０００への順投影とほぼ等しくしてもよい。

【0125】

具体的に実施する際に、本公開の実施例において、図１１～図１５に示すように、第１方向に沿って切り欠き領域により第１サブ領域ＡＨ２－１（即ち、矢印Ｓ１方向）へ指向することにより、第３画素駆動回路０１２１－３のベース基板１０００への順投影で囲む領域の面積を順次に小さくしてもよい。

【0126】

具体的に実施する際に、本公開の実施例において、図１１～図１５に示すように、第１方向に沿って切り欠き領域により第２サブ領域ＡＨ２－２（即ち、矢印Ｓ２方向）へ指向することにより、第３画素駆動回路０１２１－３のベース基板１０００への順投影で囲む領域の面積を順次に小さくしてもよい。

【0127】

なお、図１３は、第１導電層におけるデータ線、データ伝送線７１１及びブリッジ部３４３ａのみを示し、ゲート導電層における第１リード線３１１及び第２リード線３１２を示し、残りの構造は、図３～図５に示す内容を参照することができ、具体的には省略する。

【0128】

なお、上記各図面は、本公開の実施例が提供する表示パネルを概略的に示すものに過ぎず、実際の応用において表示パネルにおける具体的な構造を示すものではない。また、表示パネルにおける具体的な構造は、本公開の実施例で説明した内容を満足した上、実際に構築してもよく、ここでは省略する。

【0129】

同一発明構想に基づき、本公開の実施例は、本公開の実施例が提供する上記表示パネルを含む表示装置をさらに提供する。当該表示装置は、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ラップトップコンピュータ、デジタルフォトフレーム、ナビゲーション等の表示機能を有する全ての製品又は部品であってもよい。当該表示装置に対してその他の不可欠な組成部分は、いずれも当業者であれば、有すると理解され得るものであり、ここでは省略し、本公開を制限するものでもない。当該表示装置の実施は、上記表示パネルの実施例を参照することができ、重複する部分は省略する。

【0130】

本願の好適な実施例を説明したが、当業者であれば基本的な創造的概念を知っていれば、これらの実施例に対して別の変更及び修正を行うことができる。従って、添付する特許請求の範囲は、好適な実施例及び本願の範囲に収まる全ての変更及び修正を含むと解釈されるべきである。

【0131】

明らかに、当業者は、本願の実施例の趣旨及び範囲を逸脱することなく本願の実施例に対して各種の変更及び変形を行うことができる。このようにして、本願の実施例のこれらの変更及び変形が本願の特許請求の範囲及びその同等技術の範囲内に含まれていれば、本願はこれらの変更及び変形をも包含する。

【図1】

【図2a】

【図2b】

【図3】

【図4a】

【図4b】

【図4c】

【図4d】

【図5】

【図6】

【図7】

【図8】

【図9a】

【図9b】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【手続補正書】

【提出日】2023-05-22

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

従来の表示領域と、
前記従来の表示領域で囲まれている配線領域と、
前記配線領域で囲まれている切り欠き領域と、
従来の表示領域に位置する複数の画素駆動回路と、
前記画素駆動回路のベース基板から離れる側に位置する複数の発光素子であって、１つの前記画素駆動回路が１つの前記発光素子に対応して電気的に接続されている複数の発光素子と、
を含み、
前記複数の発光素子のうちの少なくとも１つの、前記ベース基板への順投影が前記配線領域と重なり合っており、残りの発光素子が前記従来の表示領域に位置し、
前記ベース基板への順投影が前記配線領域と重なり合っている発光素子は、第１リード線により、対応する前記画素駆動回路と電気的に接続されており、かつ、前記第１リード線が前記従来の表示領域から前記配線領域まで延伸する
表示パネル。

【請求項2】

前記従来の表示領域は、第２方向に沿って配列されている第１領域と、第２領域と、第３領域とを含み、
前記第２領域は、第１方向に沿って配列されている第１サブ領域と第２サブ領域とを含み、前記第１サブ領域と前記第２サブ領域とが前記切り欠き領域により仕切られており、
前記ベース基板への順投影が前記配線領域と重なり合っている発光素子の、前記第２方向における順投影が前記第１サブ領域および前記第２サブ領域のうちの少なくとも１つのサブ領域に位置する、
請求項１に記載の表示パネル。

【請求項3】

前記第１領域及び前記第３領域の発光素子が第１発光素子であり、かつ、各前記第１発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しく、
前記第１発光素子と電気的に接続されている画素駆動回路が第１画素駆動回路であり、かつ、各前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しく、
前記ベース基板への順投影が前記配線領域と重なり合っている発光素子が第２発光素子であり、前記第２発光素子と電気的に接続されている画素駆動回路が第２画素駆動回路であり、
前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積は、前記第１発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積よりも大きい、
請求項２に記載の表示パネル。

【請求項4】

前記第１方向に沿ってかつ前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が順次に小さくなり
各前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しい、請求項３に記載の表示パネル。

【請求項5】

各前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しく、
前記第２画素駆動回路がそれぞれ前記第１領域及び前記第２領域における第１画素駆動回路と同一の列に位置する、請求項３または４に記載の表示パネル。

【請求項6】

前記第１発光素子の発光領域の、前記ベース基板への順投影は、前記第１方向に沿った第１幅を有し、前記第１発光素子の発光領域の、前記ベース基板への順投影は、前記第２方向に沿った第２幅を有し、
前記第２発光素子の発光領域の、前記ベース基板への順投影は、前記第１方向に沿った第３幅を有し、前記第２発光素子の発光領域の、前記ベース基板への順投影は、前記第２方向に沿った第４幅を有し、
前記第３幅は前記第１幅よりも大きく、前記第２幅は前記第４幅とほぼ等しい、
請求項３～５のいずれか１項に記載の表示パネル。

【請求項7】

前記第２領域に位置する発光素子が第３発光素子であり、前記第３発光素子と電気的に接続されている画素駆動回路が第３画素駆動回路であり、
各前記第３画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しく、
前記第３発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積よりも小さく、
前記第１方向に沿ってかつ前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第３発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が順次に小さくなる請求項３～６のいずれか１項に記載の表示パネル。

【請求項8】

前記第３発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が、前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しい、請求項７に記載の表示パネル。

【請求項9】

前記ベース基板への順投影が前記配線領域と重なり合っている発光素子が第２発光素子であり、前記第２発光素子と電気的に接続されている画素駆動回路が第２画素駆動回路であり、
前記第２画素駆動回路の分布密度が前記第１画素駆動回路の分布密度よりも大きく、
前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積よりも小さい請求項３に記載の表示パネル。

【請求項10】

前記第１方向に沿って前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が順次に増加し、
各前記第２画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積がほぼ等しい請求項９に記載の表示パネル。

【請求項11】

前記第２画素駆動回路におけるトランジスタの数が前記第１画素駆動回路におけるトランジスタの数よりも小さい、請求項９または１０に記載の表示パネル。

【請求項12】

各前記第２発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積が、前記第１発光素子の発光領域の、前記ベース基板への順投影で囲まれている領域の面積とほぼ等しく、
前記第２領域における第２発光素子がそれぞれ前記第１領域及び前記第２領域における第１発光素子と同一の列に位置する請求項９～１１のいずれか１項に記載の表示パネル。

【請求項13】

前記第２領域に位置する発光素子が第３発光素子であり、前記第３発光素子と電気的に接続されている画素駆動回路が第３画素駆動回路であり、
前記第３発光素子の発光領域の、前記ベース基板への順投影が、前記第１発光素子の発光領域の、前記ベース基板への順投影よりも小さく、あるいはほぼ等しい、請求項９～１２のいずれか１項に記載の表示パネル。

【請求項14】

前記第１方向に沿ってかつ前記切り欠き領域により前記第１サブ領域及び前記第２サブ領域のうちの少なくとも１つのサブ領域へ指向することにより前記第３画素駆動回路の、前記ベース基板への順投影で囲まれている領域の面積が順次に小さくなる請求項１３に記載の表示パネル。

【請求項15】

前記第２発光素子に隣接する少なくとも１つの第３発光素子に対して、前記第３発光素子が第２リード線によって前記第３画素駆動回路と電気的に接続され、
前記表示パネルは、複数本の走査線をさらに含み、１行の前記画素駆動回路が少なくとも１本の前記走査線と電気的に接続されており、
前記第１リード線および第２リード線のうちの少なくとも１つが前記走査線と同一の層に位置して同一材質であって間隔を置いて設置されている、請求項７または１３に記載の表示パネル。

【国際調査報告】