特表 2023-537272 集積された磁気アセンブリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-08-31

(54)【発明の名称】集積された磁気アセンブリ

(51)【国際特許分類】

   H01L 25/00 20060101AFI20230824BHJP

   H01L 25/04 20230101ALI20230824BHJP

   H01L 23/12 20060101ALI20230824BHJP

【ＦＩ】

H01L25/00 B

H01L25/04 Z

H01L23/12 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023504728

(86)(22)【出願日】2021-07-26

(85)【翻訳文提出日】2023-03-20

(86)【国際出願番号】 US2021043157

(87)【国際公開番号】W WO2022020801

(87)【国際公開日】2022-01-27

(31)【優先権主張番号】17/383,878

(32)【優先日】2021-07-23

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/056,344

(32)【優先日】2020-07-24

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】イキ タン

(72)【発明者】

【氏名】ラジェン マニコン ムルガン

(72)【発明者】

【氏名】ジョナサン アルメリア ノキル

(57)【要約】

電子デバイスが、多レベルパッケージ基板と、導電性リードと、ダイと、パッケージ構成とを含む。多レベルパッケージ基板は、第１のレベルと第２のレベルと第３のレベルとを有し、各々が、パターン化された導電性特徴とモールドされた誘電性特徴とを有する。第１のレベルは、第１の巻線を形成する複数のターンを備える第１のパターン化された導電性特徴を含む。第２のレベルは、第２のパターン化された導電性特徴を含み、第３のレベルは、第２の巻線を形成する複数のターンを備える第３のパターン化された導電性特徴を含む。ダイの第１の端子が、第１の巻線の第１の端部に結合され、ダイの第２の端子が、第１の巻線の第２の端部に結合され、ダイの第３の端子が、第１の導電性リードに結合される。パッケージ構造は、第１のダイと、第２のダイと、多レベルパッケージ基板の一部とを囲む。

【特許請求の範囲】

【請求項1】

電子デバイスであって、
第１のレベル、第２のレベル、及び第３のレベルを有する多レベルパッケージ基板であって、前記第１、第２、及び第３のレベルが、各々、パターン化された導電性特徴及びモールドされた誘電性特徴を有し、前記第１のレベルが、第１の端部及び第２の端部を有する第１の巻線を形成する複数のターンを備える第１のパターン化された導電性特徴を含み、前記第２のレベルが第２のパターン化された導電性特徴を含み、前記第３のレベルが、第１の端部及び第２の端部を有する第２の巻線を形成する複数のターンを備える第３のパターン化された導電性特徴を含む、前記多レベルパッケージ基板と、
導電性リードと、
第１、第２、及び第３の端子を有するダイであって、前記ダイの前記第１の端子が、前記第１の巻線の前記第１の端部に結合され、前記ダイの前記第２の端子が、前記第１の巻線の前記第２の端部に結合され、前記ダイの前記第３の端子が、前記第１の導電性リードに結合される、前記ダイと、
前記ダイと前記多レベルパッケージ基板の一部とを囲むパッケージ構造と、
を含む、電子デバイス。

【請求項2】

請求項１に記載の電子デバイスであって、第１、第２、及び第３の端子を有する第２のダイを含み、前記第２のダイの前記第１の端子が、前記第２の巻線の前記第１の端部に結合され、前記第２のダイの前記第２の端子が、前記第２の巻線の前記第２の端部に結合され、前記第２のダイの前記第３の端子が、第２の導電性リードに結合される、電子デバイス。

【請求項3】

請求項２に記載の電子デバイスであって、前記多レベルパッケージ基板の側部に取り付けられる磁気シールドを含む、電子デバイス。

【請求項4】

請求項３に記載の電子デバイスであって、前記多レベルパッケージ基板の別の側部に取り付けられる第２の磁気シールドを含む、電子デバイス。

【請求項5】

請求項４に記載の電子デバイスであって、
前記ダイ及び前記第２のダイが、前記多レベルパッケージ基板の前記側部に取り付けられ、
前記ダイの前記第３の端子が、前記第１の導電性リードにはんだ付けされ、
前記第２のダイの前記第３の端子が、前記第２の導電性リードにはんだ付けされる、
電子デバイス。

【請求項6】

請求項４に記載の電子デバイスであって、
前記ダイがダイ取り付けパッドに取り付けられ、
前記第２のダイが、前記ダイ取り付けパッド又は別のダイ取り付けパッドに取り付けられ、
前記多レベルパッケージ基板が、前記ダイ取り付けパッド又は更なるダイ取り付けパッドに取り付けられ、
前記パッケージ構造が、前記多レベルパッケージ基板と導電性リードの一部とを囲む、
電子デバイス。

【請求項7】

請求項２に記載の電子デバイスであって、
前記ダイ及び前記第２のダイが、前記多レベルパッケージ基板の側部に取り付けられ、
前記ダイの前記第３の端子が、前記第１の導電性リードにはんだ付けされ、
前記第２のダイの前記第３の端子が、前記第２の導電性リードにはんだ付けされる、
電子デバイス。

【請求項8】

請求項２に記載の電子デバイスであって、
前記ダイがダイ取り付けパッドに取り付けられ、
前記第２のダイが、前記ダイ取り付けパッド又は別のダイ取り付けパッドに取り付けられ、
前記多レベルパッケージ基板が、前記ダイ取り付けパッド又は更なるダイ取り付けパッドに取り付けられ、
前記パッケージ構造が、前記多レベルパッケージ基板と前記導電性リードの一部とを囲む、
電子デバイス。

【請求項9】

請求項１に記載の電子デバイスであって、
前記ダイが、前記多レベルパッケージ基板の側部に取り付けられ、
前記ダイの前記第３の端子が、前記第１の導電性リードにはんだ付けされる、
電子デバイス。

【請求項10】

請求項１に記載の電子デバイスであって、
前記ダイがダイ取り付けパッドに取り付けられ、
前記多レベルパッケージ基板が、前記ダイ取り付けパッド又は別のダイ取り付けパッド（２３０４、２３０８）に取り付けられ、
前記パッケージ構造が、前記多レベルパッケージ基板と前記導電性リードの一部とを囲む、
電子デバイス。

【請求項11】

磁気アセンブリであって、
第１のレベル、第２のレベル、及び第３のレベルを有する多レベルパッケージ基板であって、前記第１、第２、及び第３のレベルが、各々、パターン化された導電性特徴及びモールドされた誘電性特徴を有する、前記多レベルパッケージ基板、
を含み、
前記第１のレベルが、第１の端部及び第２の端部を有する第１の巻線を形成する複数のターンを備える第１のパターン化された導電性特徴を含み、
前記第２のレベルが第２のパターン化された導電性特徴を含み、
前記第３のレベルが、第１の端部及び第２の端部を有する第２の巻線を形成する複数のターンを備える第３のパターン化された導電性特徴を含む、
磁気アセンブリ。

【請求項12】

請求項１１に記載の磁気アセンブリであって、
導電性リードと、
前記多レベルパッケージ基板の側部に取り付けられるダイと、
を更に含み、
前記ダイが、第１、第２、及び第３の端子を有し、前記ダイの前記第１の端子が、前記第１の巻線の前記第１の端部に結合され、前記ダイの前記第２の端子が、前記第１の巻線の前記第２の端部に結合され、前記ダイの前記第３の端子が、前記第１の導電性リードに結合される、
磁気アセンブリ。

【請求項13】

請求項１２に記載の磁気アセンブリであって、
前記多レベルパッケージ基板の前記側部に取り付けられる第２のダイを更に含み、
前記第２のダイが、第１、第２、及び第３の端子を有し、前記第２のダイの前記第１の端子が、前記第２の巻線の前記第１の端部に結合され、前記第２のダイの前記第２の端子が、前記第２の巻線の前記第２の端部に結合され、前記第２のダイの前記第３の端子が、前記第２の導電性リードに結合される、
磁気アセンブリ。

【請求項14】

請求項１２に記載の磁気アセンブリであって、前記多レベルパッケージ基板の前記側部に取り付けられる磁気シールドを含む、磁気アセンブリ。

【請求項15】

請求項１４に記載の磁気アセンブリであって、前記多レベルパッケージ基板の別の側部に取り付けられる第２の磁気シールドを含む、磁気アセンブリ。

【請求項16】

電子デバイスを製造するための方法であって、前記方法が、
多レベルパッケージ基板を製造することであって、
キャリア構造上に第１のレベルを形成することであって、前記第１のレベルが、第１のモールドされた誘電性特徴と、第１の巻線を形成する複数のターンを備える第１のパターン化された導電性特徴とを有する、前記第１のレベルを形成することと、
前記第１のレベル上に第２のレベルを形成することであって、前記第２のレベルが、第２のパターン化された導電性特徴と第２のモールドされた誘電性特徴とを有する、前記第２のレベルを形成することと、
前記第２のレベル上に第３のレベルを形成することであって、前記第３のレベルが、第３のモールドされた誘電性特徴と、第２の巻線を形成する複数のターンを備える第３のパターン化された導電性特徴とを有する、前記第３のレベルを形成することとと、
前記第１のレベルから前記キャリア構造を取り除くことと、
を含む、前記多レベルパッケージ基板を製造すること、
第１の回路において第１のダイと前記第１の巻線とを結合し、前記第１の回路から絶縁された第２の回路において第２のダイと前記第２の巻線とを結合する電気接続プロセスを実施すること、及び
前記多レベルパッケージ基板の一部と、前記第１及び第２のダイとをパッケージ構造内に封入するモールディングプロセスを実施すること、
を含む、方法。

【請求項17】

請求項１６に記載の方法であって、前記電気接続プロセスが、前記第１及び第２のダイを前記多レベルパッケージ基板の側部にはんだ付けすることを含む、方法。

【請求項18】

請求項１７に記載の方法であって、前記多レベルパッケージ基板の前記側部に磁気シールドを取り付けることを更に含む、方法。

【請求項19】

請求項１６に記載の方法であって、前記多レベルパッケージ基板の側部に磁気シールドを取り付けることを更に含む、方法。

【請求項20】

請求項１６に記載の方法であって、
前記多レベルパッケージ基板をリードフレームの第１のダイ取り付けパッドに取り付けることと、
前記第１のダイを前記第１のダイ取り付けパッドに取り付けることと、
前記第２のダイを前記リードフレームの第２のダイ取り付けパッドに取り付けることと、
を更に含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

絶縁変圧器は、電力変換、通信、及びその他の応用例において、２つ以上の回路を互いから絶縁するためのコイルを有する。絶縁変圧器は、積層構造で製造することができる。しかしながら、積層変圧器は、高いコスト、本体サイズ及び厚みの大きなフォームファクタ、粗設計規則パラメータ、並びに、製造又は使用における層間剥離のリスクに悩まされる。

【発明の概要】

【0002】

一態様において、電子デバイスが、多レベルパッケージ基板と、導電性リードと、ダイと、パッケージ構造とを含む。多レベルパッケージ基板は、第１のレベル、第２のレベル、及び第３のレベルを有し、各々が、パターン化された導電性特徴及びモールドされた誘電性特徴を有する。第１のレベルは、第１の巻線を形成する複数のターンを備える第１のパターン化された導電性特徴を含む。第２のレベルは、第２のパターン化された導電性特徴を含み、第３のレベルは、第２の巻線を形成する複数のターンを備える第３のパターン化された導電性特徴を含む。ダイの第１の端子は、第１の巻線の第１の端部に結合され、ダイの第２の端子は、第１の巻線の第２の端部に結合され、ダイの第３の端子は、第１の導電性リードに結合される。パッケージ構造は、第１のダイと、第２のダイと、多レベルパッケージ基板の一部とを囲む。

【0003】

別の態様において、磁気アセンブリが、第１のレベルと、第２のレベルと、第３のレベルとを有する多レベルパッケージ基板を含む。第１のレベル、第２のレベル、及び第３のレベルは各々、パターン化された導電性特徴と、モールドされた誘電性特徴とを有する。第１のレベルは、第１の端部及び第２の端部を有する第１の巻線を形成する複数のターンを備える第１のパターン化された導電性特徴を含む。第２のレベルは、第２のパターン化された導電性特徴を含む。第３のレベルは、第１の端部及び第２の端部を有する第２の巻線を形成する複数のターンを備える第３のパターン化された導電性特徴を含む。

【0004】

更なる態様において、電子デバイスを製造するための方法が、多レベルパッケージ基板を製造することを含む。多レベルパッケージ基板は、キャリア構造上に第１のレベルを形成することと、第１のレベル上に第２のレベルを形成することと、第２のレベル上に第３のレベルを形成することとを含む。第１のレベルは、第１のモールドされた誘電性特徴と、第１の巻線を形成する複数のターンを備える第１のパターン化された導電性特徴とを有する。第２のレベルは、第２のパターン化された導電性特徴と、第２のモールドされた誘電性特徴とを有する。第３のレベルは、第３のモールドされた誘電性特徴と、第２の巻線を形成する複数のターンを備える第３のパターン化された導電性特徴とを有する。この方法は更に、第１のレベルからキャリア構造を除去することと、第１の回路内で第１のダイと第１の巻線とを結合し、第１の回路から分離された第２の回路内で第２のダイと第２の巻線とを結合する電気接続プロセスを実施することと、多レベルパッケージ基板の一部と第１及び第２のダイとをパッケージ構造内に囲み込むモールディングプロセスを実施することとを含む。

【図面の簡単な説明】

【0005】

【図1】多レベルパッケージ基板に形成された一次及び二次コイル巻線と磁気シールドとを有する磁気アセンブリを含むパッケージ電子デバイスの頂部斜視図である。

【0006】

【図1A】図１における線１Ａ－１Ａに沿って切断した多レベルパッケージ基板の部分断面側部立面図である。

【0007】

【図1B】図１及び図１Ａの多レベルパッケージ基板の上面図である。

【0008】

【図2】電子デバイスを製造するための方法のフローチャートである。

【0009】

【図3】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図4】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図5】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図6】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図7】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図8】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図9】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図10】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図11】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図12】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図13】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図14】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図15】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図16】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図17】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図18】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図19】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図20】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図21】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【図22】図２の方法に従った製造中の図１の電子デバイスの部分側部立面図である。

【0010】

【図23】多レベルパッケージ基板に形成された一次及び二次コイル巻線を備える磁気アセンブリと磁気シールドとを有する、別のパッケージされた電子デバイスの頂部斜視図である。

【0011】

【図23A】図２３の多レベルパッケージ基板における導電性トレース層の頂部斜視図である。

【0012】

【図23B】図２３及び図２３Ａの多レベルパッケージ基板における導電性トレース層の側部立面図である。

【0013】

【図23C】図２３、図２３Ａ、及び図２３Ｂの多レベルパッケージ基板の上面図である。

【0014】

【図24】電子デバイスを製造するための別の方法のフローチャートである。

【発明を実施するための形態】

【0015】

図面において、全体を介して同様の参照番号は同様の要素を示し、種々の特徴は必ずしも一定の縮尺で描いてはいない。また、用語「結合する」は、間接的又は直接的な電気的又は機械的接続、又はそれらの組み合わせを含む。例えば、第１のデバイスが、第２のデバイスに結合するか又は第２のデバイスと結合される場合、その接続は、直接的な電気接続を介するものであり得、又は一つ又は複数の介在デバイス及び接続を介した間接的な電気接続を介するものであり得る。種々の回路、システム、及び／又は構成要素の一つ又は複数の動作特性が、回路要素が給電され動作するときに、幾つかの場合において種々の構造の構成及び／又は相互接続から生じる機能の文脈で以下に説明される。

【0016】

図１、図１Ａ、及び図１Ｂを参照すると、図１は、集積パッケージ内に、導電性リードと、一つ又は複数の半導体ダイと、多レベルパッケージ基板を含む磁気アセンブリとを有する、パッケージ電子デバイス１００の頂部斜視図を示す。電子デバイス１００は、第１の電圧ドメインに関連する第１の回路（例えば、集積パワーデバイス又は通信デバイスの高電圧一次回路）と、第２の電圧ドメインに関連する第２の回路（例えば、絶縁された一層低い電圧の二次回路）とを含む。電子デバイス１００は、一例において一次回路などである第１の回路内で相互接続された電子構成要素を内部に有する、第１の半導体ダイ１０２を含む。図１Ａは、多レベルパッケージ基板の部分断面側部立面図を示し、図１Ｂは、図１及び図１Ａの多レベルパッケージ基板の上面図を示す。

【0017】

電子デバイス１００はまた、図示の例における二次回路などの第２の回路において接続された内部電子構成要素を有する、第２の半導体ダイ１０６を含む。第１及び第２の半導体ダイ１０２及び１０６は各々、それぞれの第１及び第２の回路を形成するために他の構造との電気的相互接続を提供する、複数の導電性端子を含む。図示の例において、半導体ダイ１０２及び１０６は各々、電気回路接続を形成するために導電性特徴にめっき及びはんだ付けすることができる銅ピラーとして形成された、６つの導電性端子を含む。それぞれの半導体ダイ１０２及び１０６の導電性端子の幾つかが、電子デバイス１００の導電性リードにはんだ付けされ、他の導電性端子が磁気アセンブリの導電性特徴にはんだ付けされる。

【0018】

電子デバイス１００は、第１のトレース層Ｔ１及び第１のビア層Ｖ１（図１Ａ）を含む第１のレベルと、第２のトレース層Ｔ２及び第２のビア層Ｖ２を含む第２のレベルと、第３のトレース層Ｔ３及び第３のビア層Ｖ３を含む第３のレベルとを有する、多レベルパッケージ基板１０７を含む。他の例において、多レベルパッケージ基板は、３つよりも多い又は少ないレベルを含む。第１、第２、及び第３のレベルＴ１、Ｖ１、Ｔ２、Ｖ２、Ｔ３、Ｖ３は各々、銅、アルミニウム、又は他の導電性金属などのパターン化された導電性特徴と、異なる導電性特徴間及び隣接するレベル間の、圧縮モールドされた誘電性特徴とを有する。一例において、モールドされた誘電性特徴は、電気的に絶縁する誘電性材料であるか、又はそれを含み、それぞれのレベルにおける厚み及び材料は、所与の設計のために第１の回路と第２の回路との間の所望の電圧分離に応じた耐電圧を提供する。

【0019】

第１のレベルは、第１のトレース層Ｔ１内に第１のパターン化された導電性特徴１０９を含む。第１のパターン化された導電性特徴１０９は、第１の巻線（例えば、一次巻線）を形成する複数のターンを有する。第１の巻線は、第１の端部及び第２の端部を有し、その各々は、第１の回路内の一次巻線を結合するために、第１の半導体ダイ１０２のそれぞれの導電性端子に電気的に接続される。第２のレベルは、第２のトレース層Ｔ２内に第２のパターン化された導電性特徴１１０を含む。第３のレベルは、第３のパターン化された導電性特徴１１１及び第３のトレース層Ｔ３を含む。第３のパターン化された導電性特徴１１１は、第１の端部及び第２の端部を有する第２の巻線（例えば、二次巻線）を形成する複数のターンを含む。第２のトレース層Ｔ２内の第２のパターン化された導電性特徴１１０の２つの別個の部分が、それぞれの一次巻線及び二次巻線のための戻り接続を提供する。第２の巻線の第１及び第２の端部は、第２の半導体ダイ１０６のそれぞれの導電性端子に電気的に接続されて、第２の回路内の二次巻線を結合する。この例における第１、第２、及び第３のレベルは各々導電性ビア１１３を有し、そのうちの幾つかが図面において数値的に示されている。ビア１１３は、異なるレベルの特定の導電性トレース特徴を電気的に相互接続する。

【0020】

図１、図１Ａ、及び図１Ｂの磁気アセンブリは、非導電性エポキシ１１５によって多レベルパッケージ基板１０７の底部側に取り付けられた第１の（例えば、下側の）磁気シールド１１４を含む。この例における第１のトレース層Ｔ１はまた、第１のトレース層Ｔ１の銅材料の選択的エッチバックによって形成される下部が取られた又は階段状の特徴を含む。この例では、エッチングされた特徴が、第１の巻線を形成する第１のパターン化された導電性特徴１０９を含む。第１のトレース層Ｔ１の高い（例えば、エッチングされていない）部分は、それぞれの第１及び第２の半導体ダイ１０２及び１０６の対応する導電性端子にはんだ付けすることによって電気接続のための電気的コンタクト１１６を提供する。

【0021】

電子デバイス１００はまた、第１のダイ１０２と、第２のダイ１０６と、多レベルパッケージ基板１０７の一部とを囲むパッケージ構成１２０を含む。一例において、パッケージ構造１２０は、プラスチックなどのモールドされた材料であるか又はそれを含む。別の例において、パッケージ構造１２０は、セラミック材料であるか又はセラミック材料を含む。

【0022】

この例の磁気アセンブリはまた、非導電性エポキシ１１５によって多レベルパッケージ基板１０７の頂部側に取り付けられた第２の（例えば、上側の）磁気シールド１２１を含む。この例のパッケージ構造１２０はまた、第２の磁気シールド１２１を囲む。別の例において、第１及び第２の磁気シールド１１４、１２１のうちの１つが省かれる。更なる例において、磁気シールド１１４及び１２１の両方が省かれる。磁気シールド１１４及び１２１は、それらが含まれる場合、外部源から第１及び第２の回路への磁気及び電界結合を有利に低減又は緩和し、第１及び第２の回路からホストシステム内の外部構成要素への電磁干渉（ＥＭＩ）、高周波妨害（ＲＦＩ）、及びその他の放射を低減する。また、磁気シールド１１４及び１２１は、それぞれのパターン化された導電性特徴１０９及び１１１によって形成される一次及び二次巻線と組み合わせて磁気回路（例えば、変圧器）を形成することを促進する。一例において、第１の磁気シールド１１４は第２の磁気シールド１２１と同じサイズである。別の例において、第１の磁気シールド１１４は第２の磁気シールド１２１よりも大きい。別の例において、第１の磁気シールド１１４は第２の磁気シールド１２１よりも小さい。一例において、磁気シールド１１４及び１２１の一方又は両方が、非導電性エポキシペースト１１５を用いて取り付けられた既製の磁気コアである。別の例において、磁気シールド１１４及び１２１の一方又は両方が、多レベルパッケージ基板１０７のそれぞれの一つ又は複数の側部上に形成された磁気ペーストの厚い層であるか又はそれを含む。

【0023】

図１に最もよく示されるように、パッケージ１２０は、第１の方向（例えば、図面において示されるＸ方向）に沿って互いに離間される、
それぞれの第１及び第２の横方向側部を有する。パッケージ１２０の細長い側部は、直交する第２の方向（例えば、Ｙ方向）に沿って互いに離間され、電子デバイス１００の頂部及び底部は、直交する第３方向（例えば、Ｚ方向）に沿って互いに離間される。

【0024】

電子デバイス１００はまた、パッケージ構造１２０の底部及び第１の横方向側部に沿って延在する導電性リード１３１、１３２、１３３、及び１３４、並びにパッケージ構造１２０の底部、及び第２の横方向側部に沿って延在する導電性リード１３５、１３６、１３７、及び１３８を含む。一例において、導電性リード１３１～１３８は、銅、アルミニウム、又は他の適切な導電性金属であるか又はそれを含み、多レベルパッケージ基板１０７の製造の一部として形成される。導電性リード１３１～１３８の一部は、電子デバイス１００の底部側に沿って露出され、プリント基板（図示せず）などのホストシステムへのはんだ付け又は他の電気接続を促進する。

【0025】

第１の半導体ダイ１０２は、一例において、図１に示されるように、第１の巻線の第１の端部に結合された第１の端子と、第１の巻線の第２の端部に結合された第２の端子と、導電性リード１３１～１３４のそれぞれに結合された第３、第４、第５、及び第６の導電性端子とを含む。また、この例における第２の半導体ダイ１０６は、第２の巻線の第１の端部に結合された第１の端子と、第２の巻線の第２の端部に結合された第２の端子と、導電性リード１３５～１３８のそれぞれに結合された第３、第４、第５、及び第６の導電性端子とを有する。

【0026】

多レベルパッケージ基板１０７は、積層変圧器設計と比較して、改善された構造的完全性及び低減されたサイズを提供し、オートモーティブ、工業、又は、電圧絶縁及び小さなデバイスサイズが重要であるその他の応用例のための、高電圧絶縁を備える小さなフォームファクタの集積電子デバイスを促進する。多レベルパッケージ基板１０７は、他の例において、パッケージ化された電子デバイス内の構成要素（例えば、下記の図２３）であり、異なる電界レベル、効率、及び／又はＥＭＩ性能規格を有する設計に適応するためのスケーラブルな解決策を提供するために、対称又は非対称の磁気アセンブリ位置決めを有する製品において使用することができる。例えば、多レベルパッケージ基板１０７は、共有ダイ取り付けパッド上に一つ又は複数の半導体ダイが実装されて磁気アセンブリ内に実装することができ、又は、磁気アセンブリは、図２３の例のように、集積半導体ダイ及び関連する導電性ダイ取り付けパッドから離間された、導電性支持構造上に、又は、複数の絶縁されたダイ取り付けパッドの一部上に、別個に実装することもできる。

【0027】

ここで図２～図２２を参照すると、図２は、電子デバイスを製造するための方法２００を示し、図３～図２２は、方法２００に従って製造プロセスを受ける例示の電子デバイス１００を示す。２０１において、方法２００は、多レベルパッケージ基板１０７を製造することを含む。一例において、２０１における多レベルパッケージ基板の製造は、キャリア構造上に第１のレベル（例えば、Ｔ１、Ｖ１）を形成することと、第１のレベル上に第２のレベル（例えば、Ｔ２、Ｖ２）を形成することと、第２のレベル上に第３のレベル（例えば、Ｔ３、Ｖ３）を形成することとを含み、その後、キャリア構造は第１のレベルから除去される。

【0028】

図３～図６は、電気めっきプロセス３００及びパターン化されためっきマスク３０１を用いる、一例における多レベルパッケージ基板１０７の第１のレベルの形成を示す。図示の例は、第１のモールドされた誘電性特徴と、第１の巻線を形成する複数のターンを備える第１のパターン化された導電性特徴１０９と、導電性リード１３１～１３８の初期部分とを有する、第１のレベルを形成する。第１のレベルの形成は、例えば、複数の見込みパッケージ基板セクションを備えるパネル又はストリップなど、ステンレス鋼キャリア３０２を用いて第１のトレース層Ｔ１を形成することで始まり、その１つが図３に示されている。キャリア構造３０２は、プロセス３００を介した電気めっきを促進するために、キャリア構造３０２のそれぞれの底部及び頂部上に薄い銅シード層３０３及び３０４を含む。電気めっきプロセス３００は、パターン化されためっきマスク３０１を介して露出されるキャリア構造の頂部側の部分において、上側シード層３０４上に銅を堆積させる。

【0029】

図４は、工程３００が完了し、めっきマスク３０１が除去されて第１のビア層Ｖ１が形成された後の多レベルパッケージ基板１０７を示す。パターン化された第２のめっきマスク４０１を用いて図４において第２の電気めっきプロセス４００（例えば、銅ピラーめっきプロセス）が実施される。電気めっきプロセス４００は、更なる銅を堆積させて、第２のめっきマスク４０１によって露出されたエリア内に、ビア１１３、及び第１のビアレベルＶ１の導電性リード１３１～１３８の更なる部分を形成する。プロセス４００が完了した後、第２のめっきマスク４０１は除去される。

【0030】

図５及び図６は、第１のレベルにおける第１のモールドされた誘電性特徴の形成を示す。図５の圧縮モールディングプロセス５００が、第１のトレース層Ｔ１の導電性特徴（例えば、コイル１０９）と第１のビア層Ｖ１のビア（例えば、１１３）との露出された部分上に、モールドされた誘電性特徴５０１を、第１のトレース層Ｔ１及び第１のビア層Ｖ１を覆う初期厚みまで形成する。図６において、研削プロセス６００が実施され、モールドされた誘電性材料５０１の上側部分を研削し、第１のトレース層Ｔ１と第１のビア層Ｖ１との上側部分を露出させる。別の例において化学エッチングが用いられる。更なる例において化学機械研磨プロセスが用いられる。

【0031】

図７～図１０は、第２のトレース層Ｔ２、第２のビア層Ｖ２、及び第２のモールドされた誘電性特徴を形成することを含む、多レベルパッケージ基板１０７の第２のレベルの形成を示す。一例において、第２のレベルを形成するために用いられる処理は、第１のレベルを形成するために用いられる処理と同様であるが、これはすべての可能な実装の要件ではない。図示の例において、第２のレベル処理は、第１のレベルＴ１、Ｖ１上に第２のレベルＴ２、Ｖ２を形成し、第２のレベルＴ２、Ｖ２は、第２のパターン化された導電性特徴１１０及び第２のモールドされた誘電性特徴を有する。図７は、パターン化されためっきマスク７０１を用いて電気めっきプロセス７００を受ける、多レベルパッケージ基板１０７を示す。電気めっきプロセス７００は、めっきマスク７０１を介して露出される完成した第１のレベルの部分の頂部側上に銅を堆積させて、第２のパターン化された導電性特徴１１０と導電性リード１３１～１３８の更なる部分とを含む、第２のトレース層Ｔ２を形成する。プロセス７００が完了した後、めっきマスク７０１は除去される。

【0032】

図８は、別のめっきマスク８０１を用いて別の電気めっきプロセス８００（例えば、銅ピラーめっきプロセス）を受ける、多レベルパッケージ基板１０７を示す。電気めっきプロセス８００は、更なる銅を堆積させて、めっきマスク８０１によって露出されたエリア内に、ビア１１３と、第２のビアレベルＶ２の導電性リード１３１～１３８の更なる部分とを形成する。プロセス８００が完了した後、めっきマスク８０１は除去される。

【0033】

図９及び図１０は、圧縮モールディング及び研削を用いた、第２のレベルにおける第２のモールドされた誘電性特徴の形成を示す。圧縮モールディングプロセス９００が図９において実施され、これは、第２のトレース層Ｔ２の導電性特徴（例えば、コイル戻りセクション１１０）と第２のビア層Ｖ２のビア（例えば、１１３）との露出された部分上に、モールドされた誘電性特徴９０１を、第２のトレース層Ｔ２及び第２のビア層Ｖ２を覆う初期厚みまで形成する。研削プロセス１０００が図１０において行われ、これは、モールドされた誘電性材料９０１の上側部分を研削し、第２のトレース層Ｔ２及び第２のビア層Ｖ２の上側部分を露出させる。別の例において化学エッチングが用いられる。更なる例において化学機械研磨プロセスが用いられる。

【0034】

図１１～図１４は、第３のトレース層Ｔ３、第３のビア層Ｖ３、及び第３のモールドされた誘電性特徴を形成することを含む、多レベルパッケージ基板１０７の第３のレベルの形成を示す。一例において、第３のレベルを形成するために用いられる処理は、第１及び第２のレベルを形成するために用いられる処理と同様であるが、これはすべての可能な実装の要件ではない。図示の例において、第３のレベル処理は、第２のレベルＴ２、Ｖ２上に第３のレベルＴ３、Ｖ３を形成し、第３のレベルＴ３、Ｖ３は、第３のモールドされた誘電性特徴と、第２の巻線を形成する複数のターンを備える第３のパターン化された導電性特徴１１１と、導電性リード１３１～１３８の更なる部分とを有する。

【0035】

図１１は、パターン化されためっきマスク１１０１を用いて電気めっきプロセス１１００を受ける、多レベルパッケージ基板１０７を示す。電気めっきプロセス１１００は、パターン化されためっきマスク１１０１を介して露出される完成した第２のレベルの部分の頂部側上に銅を堆積させて、第３のパターン化された導電性特徴１１１と導電性リード１３１～１３８の更なる部分とを含む、第３のトレース層Ｔ３を形成する。プロセス１１００が完了した後、めっきマスク１１０１は除去される。

【0036】

図１２は、別のめっきマスク１２０１を用いて別の電気めっきプロセス１２００（例えば、銅ピラーめっきプロセス）を受ける、多レベルパッケージ基板１０７を示す。電気めっきプロセス１２００は、更なる銅を堆積させて、めっきマスク１２０１によって露出されたエリア内に、ビア１１３と、第３のビアレベルＶ３の導電性リード１３１～１３８の更なる部分とを形成する。電気めっきプロセス１２００の後、めっきマスク１２０１は除去される。

【0037】

図１３及び図１４は、圧縮モールディング及び研削を用いた、第３のレベルにおける第３のモールドされた誘電性特徴の形成を示す。圧縮モールディングプロセス１３００が図１３において実施され、これは、第３のトレース層Ｔ３の導電性特徴と、第３のビア層Ｖ３のビア（例えば、１１３）との露出された部分上に、モールドされた誘電性特徴１３０１を、第３のトレース層Ｔ３及び第３のビア層Ｖ３を覆う初期厚みまで形成する。図１４において、研削プロセス１４００が実施され、これは、モールドされた誘電性材料１３０１の上側部分を研削し、第３のトレース層Ｔ３及び第３のビア層Ｖ３の上側部分を露出させる。別の例において化学エッチングが用いられる。更なる例において化学機械研磨プロセスが用いられる。

【0038】

また、図１５～図１７を参照すると、図示の多レベルパッケージ基板１０７は、図１５及び図１６のＺ方向に沿って更に延在する集積リード１３１～１３８を有する。図１５において、更なる電気めっき又は他の堆積プロセス１５００がマスク１５０１を用いて実施される。プロセス１５００は、導電性リード１３１～１３８のＺ方向寸法を更に延長し、マスク１５０１は、図１６のプロセス１６００によって除去される。図１７において、多レベルパッケージ基板１０７の第１のレベルからキャリア構造３０２、３０３、３０４を除去する除去プロセス１７００が実施される。

【0039】

図２の２００はまた、２０２において、多レベルパッケージ基板１０７の頂部側に一つ又は複数の半導体ダイをはんだ付けするためのダイ取り付け及びはんだ付けを含む。この例におけるはんだ付けは、第１の回路における第１のダイ１０２と第１の巻線とを結合し、第１の回路から絶縁された第２の回路における第２の半導体ダイ１０６と第２の巻線とを結合する、電気接続プロセスを提供する。図１８において、半導体ダイ１０２及び１０６の導電性端子の底部側上にはんだが塗布（例えば、浸漬又はその他の方式で堆積）され、半導体ダイ１０２及び１０６は、それぞれの端子が第１のトレース層Ｔ１のそれぞれの電気的コンタクト１１６上又はその上に配置される。ダイ端子をコンタクト１１６にはんだ付けする熱はんだリフロープロセス１８００が実施される。

【0040】

方法２００は更に、２０３及び２０４において、多レベルパッケージ基板１０７の片側又は両側に一つ又は複数の磁気シールドを取り付けることを含む。２０３において、上側磁気シールド１２１は、非導電性エポキシ１１５によって、半導体ダイ１０２と１０６との間で横方向に、及び多レベルパッケージ基板１０７の第１及び第２の巻線の一部を少なくとも部分的に覆って、多レベルパッケージ基板１０７の頂部側に取り付けられる。図１９は、エポキシ１１５を用いて磁気シールド１２１を多レベルパッケージ基板１０７の頂部側に取り付ける取り付けプロセス１９００が実施される例を示す。図２の２０４において、下側磁気シールド１１４は、非導電性エポキシ１１５によって、リードのセットの間で横方向に、及び多レベルパッケージ基板１０７の第１及び第２の巻線の一部の少なくとも一部の下で、多レベルパッケージ基板１０７の底部側に取り付けられる。図２０は、エポキシ１１５を用いて磁気シールド１１４を多レベルパッケージ基板１０７の底部側に取り付ける取り付けプロセス２０００が実施される例を示す。

【0041】

方法２００は、パッケージモールディングを備える図２の２０６で継続する。図２１は、多レベルパッケージ基板１０７の一部、上側磁気シールド１２１、第１及び第２のダイ１０２及び１０６をパッケージ構造１２０内に封入するモールディングプロセス２１００が実施される一例を示す。図２２においてパッケージ分離プロセス２２００が実施され（例えば、ソーイング、レーザー切断など）、これは、図２の２０８において同時に処理されたデバイスのパネルから個々のパッケージ化された電子デバイス１００を分離する。

【0042】

完成した電子デバイス１００（例えば、図１、図１Ａ、図１Ｂ、図２２）は、集積リード１３１～１３８及び半導体ダイ１０２、１０６を有し、ホストＰＣＢへのはんだ付けに適した小さなフォームファクタの絶縁製品を提供する。多レベルパッケージ基板１０７は、マスク設計及びプロセスパラメータ選択を介して設計の柔軟性を可能にして、製造リスクが低い種々の応用のための絶縁解決策を提供し、コイルから高感度金属リードへの不要なノイズ結合を阻止するための頂部及び／又は底部磁気シールド１２１、１１４の使用を可能にする。一つ又は複数のシールドを有する例は、品質係数、ＤＣ／ＡＣ抵抗、低減されたノイズ結合など、より良好なコイル性能を促進する。１つの例示の実装において、電子デバイス１００は約２００μｍの厚みであり、横寸法は５×３ｍｍであり、１次対２次変圧器巻数比ｎ＝１．６である。

【0043】

この例では、３層パッケージ基板１０７の誘電体層は、ＭＪ１ ＡＢＦ ＲＬＦ誘電性材料であるか又はそれを含み、パッケージ構造１２０は、Ｃａｒｓｅｍ／ＴＩＴＬモールド化合物であるか又はそれを含む。また、この例では、多レベルパッケージ基板１０７は、μｍの単位で下記寸法を有する。即ち、トレース１エッチバックの深さ、最小０、最大５；トレース１の厚み、最小２５、目標３５、最大４５；ビア１の厚み、目標３５；トレース２の厚み、最小２５、目標３５、最大４５；ビア２の厚み、目標３５；トレース３の厚み、最小２０、目標３０、最大４０；ビア３の厚み、目標３０；ビア２エッチバック、目標５、最大１０；ＳＭＴスタッド、最小２０、目標３０、最小４０；及びプレモールドの厚み、最小１７０、目標２００、最大２３０である。一例において、リード１３１～１３８のすべて又は一部が、基板製造処理の一部として上述のように形成された銅スタッドであるか、又はそれを含む。別の例において、導電性リードのすべて又は一部が、はんだボールであるか又はんだボールを含む。一例において、磁気シールドは２７９μｍのＺ方向厚みを有し、非導電性エポキシ１１５は約２５μｍ厚みである。

【0044】

図２３～図２３Ｃを参照すると、図２３は、「Ｘ」と標示される第１の方向に沿って互いに離間される対向する第１及び第２の側にガルウィングリードを備えるスモールアウトライン集積回路（ＳＯＩＣ）パッケージタイプの、別の例示のパッケージ化された電子デバイス２３００を示す。いわゆるリードレスパッケージタイプ（例えば、クワッドフラットノーリード（ＱＦＮ）、デュアルフラットノーリード（ＤＦＮ）、マイクロリードフレーム（ＭＬＦ）などのフラットノーリードパッケージ、及びプリント基板（ＰＣＢ）への電気接続を提供するパッケージ底部及び／又は側部上の周辺ランドなどの平面導電性リードを備えるスモールアウトラインノーリード（ＳＯＮ）タイプ）など、電気的相互接続のため別の一つ又は複数の構造にはんだ付され得る導電性特徴を有する、他のパッケージ化された電子デバイスタイプ及び形態が種々の実装で提供され得る。他の例において、デバイス２３００は、モールドアレイプロセスボールグリッドアレイ（ＭＡＰＢＧＡ）又はオーバーモールドＢＧＡ（例えば、プラスチックＢＧＡ又はＰＢＧＡ）などの、ボールグリッドアレイ（ＢＧＡ）パッケージ又はランドグリッドアレイ（ＬＧＡ）タイプを含む。例示の電子デバイス２３００は、第１及び第２の電気回路のための電気的相互接続を提供し、その一部又は全部が、ボンディングワイヤを用いて実装される。他の実装において、基板ベースの相互接続（ＢＧＡ、ＬＧＡなど）を含む、異なる形態の相互接続タイプが用いられ得、この場合、基板が、単独で、又はボンドワイヤ電気接続と組み合わせて、電気的相互接続及び信号配路構造（例えば、一つ又は複数の層又はレベル上の銅又はアルミニウムトレース）を含む。

【0045】

図２３に示されるように、例示のデバイス２３００は、第１及び第２の半導体ダイ並びに積層磁気アセンブリを搭載及び支持するための導電性特徴（例えば、導電性ダイ取り付けパッド又は支持体）を含む。ダイ取り付けパッド及びデバイスリードは、銅、アルミニウムなどの任意の適切な導電性構造を含むことができる。図２３の例示のデバイス２３００は、開始リードフレームアセンブリの第１の導電性ダイ取り付けパッド２３０４に取り付けられた第１の半導体ダイ２３０２を含む。デバイス２３００はまた、第２の導電性ダイ取り付けパッド２３０８に取り付けられた第２の半導体ダイ２３０６を含む。電子デバイス２３００はまた、ダイ取り付けパッド２３０４及び２３０８に取り付けられた多レベルパッケージ基板２３０７を含む。この例における多レベルパッケージ基板２３０７は、多レベルパッケージ基板１０７と同様であるが、はんだ付け可能なリードの代わりに、電子デバイス２３００内のボンドワイヤ接続のために第１及び第２のレベルに形成された端子を有する。他の実装において、多レベルパッケージ基板が、ホストＰＣＢ又は他の基板にはんだ付けするための導電性リードの組合せ、並びにボンドワイヤ接続のための端子を有する。

【0046】

電子デバイス２３００は、第１の電圧ドメインに関連する第１の回路と、第２の電圧ドメインに関連する第２の回路とを含む。電子デバイス２３００は、第１のダイ取り付けパッド２３０４に取り付けられた第１の半導体ダイ２３０２を含む。第１の半導体ダイ２３０２は、一例における一次回路などの、第１の回路内で相互接続される電子構成要素をその中に有する。図２３Ａは、多レベルパッケージ基板２３０７内の導電性トレース層の頂部斜視図を示す。図２３Ｂは、多レベルパッケージ基板２３０７内の導電性トレース層の側部立面図を示し、図２３Ｃは、多レベルパッケージ基板２３０７の上面図を示す。

【0047】

電子デバイス２３００はまた、第２のダイ取り付けパッド２３０８に取り付けられた第２の半導体ダイ２３０６を含む。第２の半導体ダイ２３０６は、図示の例における二次回路などの、第２の回路において接続された内部電子構成要素を有する。第１及び第２の半導体ダイ２３０２及び２３０６は、各々、ボンドワイヤ接続２３４６のための接続点を提供して、他の構造との電気的相互接続を形成し、それぞれの第１及び第２の回路を形成する、銅ピラーなどの複数の導電性端子を含む。それぞれの半導体ダイ２３０２及び２３０６の導電性端子の幾つかが電子デバイス２３００の導電性リードにはんだ付けされ、他の導電性端子は、多レベルパッケージ基板２３０７の導電性特徴にはんだ付けされる。一例において、第１及び第２の半導体ダイ２３０２及び２３０６は、めっきされた銅ポスト（例えば、銅ピラーバンプ）をダイ上に有するバンプ付きダイであり、これらは、図１の例における多レベルパッケージ基板１０７の頂部側の導電性特徴にはんだ付けされるか、又は図２３の例におけるそれぞれの回路接続にワイヤボンディングされる。

【0048】

多レベルパッケージ基板２３０７は、第１のトレース層Ｔ１及び第１のビア層Ｖ１（例えば、図２３Ｂ）を含む第１のレベルと、第２のトレース層Ｔ２及び第２のビア層Ｖ２を含む第２のレベルと、第３のトレース層Ｔ３及び第３のビア層Ｖ３を含む第３のレベルとを有する。他の例において、多レベルパッケージ基板は、３つよりも多い又は少ないレベルを含む。第１、第２、及び第３のレベルＴ１、Ｖ１、Ｔ２、Ｖ２、Ｔ３、Ｖ３は各々、銅、アルミニウム、又は他の導電性金属などのパターン化された導電性特徴、並びに、異なる導電性特徴間及び隣接するレベル間の圧縮モールドされた誘電性特徴を有する。一例において、モールドされた誘電性特徴は、電気的に絶縁する誘電性材料であるか又はそれを含み、それぞれのレベルにおける厚み及び材料は、所与の設計のために第１の回路と第２の回路との間の所望の電圧分離に応じた耐電圧を提供する。一例における多レベルパッケージ基板２３０７は、上述したように、図２の２０１におけるプロセスに従って製造することができる。

【0049】

多レベルパッケージ基板２３０７の第１のレベルは、第１のトレース層Ｔ１内に第１のパターン化された導電性特徴２３０９を含む。第１のパターン化された導電性特徴２３０９は、一対の第１の巻線（例えば、一次巻線）を形成する複数のターンを有する。個々の第１の巻線は各々、第１の端部及び第２の端部を有し、その各々が多レベルパッケージ基板２３０７のそれぞれの導電性端子に電気的に接続されて、第１の回路において一次巻線を結合する。第２のレベルは、第２のトレース層Ｔ２内に第２のパターン化された導電性特徴２３１０を含む。第３のレベルは、第３のパターン化された導電性特徴２３１１及び第３のトレース層Ｔ３を含む。第３のパターン化された導電性特徴２３１１は、一対の第２の巻線（例えば、二次巻線）を形成する複数のターンを含み、巻線の各々が第１の端部及び第２の端部を有する。第２のトレース層Ｔ２内の第２のパターン化された導電性特徴２３１０の一部が、それぞれの一次巻線及び二次巻線のための戻り接続を提供する。第２の巻線の第１及び第２の端部は、多レベルパッケージ基板２３０７のそれぞれの導電性端子に電気的に接続されて、第２の回路において二次巻線を結合する。この例における第１、第２、及び第３のレベルは各々、異なるレベルの特定の導電性トレース特徴を電気的に相互接続する導電性ビアを有する。磁気アセンブリは、非導電性エポキシによって多レベルパッケージ基板２３０７の底部側に取り付けられる第１（例えば、下側の）磁気シールド２３１４を含む。

【0050】

電子デバイス２３００はまた、第１のダイ２３０２と、第２のダイ２３０６と、多レベルパッケージ基板２３０７とを囲むパッケージ構成２３２０を含む。一例において、パッケージ構造２３２０は、プラスチックなどのモールドされた材料であるか又はそれを含む。別の例において、パッケージ構造２３２０は、セラミック材料であるか又はセラミック材料を含む。

【0051】

この例における磁気アセンブリはまた、非導電性エポキシによって多レベルパッケージ基板２３０７の頂部側に取り付けられる第２の（例えば、上側の）磁気シールド２３２１を含む。この例のパッケージ構造２３２０はまた、第２の磁気シールド２３２１を囲む。別の例において、第１及び第２の磁気シールド２３１４、２３２１のうちの１つが省かれる。更なる例において、磁気シールド２３１４及び２３２１の両方が省かれる。磁気シールド２３１４及び２３２１が含まれる場合、磁気シールド２３１４及び２３２１は、外部源から第１及び第２の回路内への磁気及び電界結合を有利に低減又は緩和し、第１及び第２の回路からホストシステム内の外部構成要素への、電磁干渉（ＥＭＩ）、高周波妨害（ＲＦＩ）、及びその他の放射を低減する。また、磁気シールド２３１４及び２３２１は、それぞれのパターン化された導電性特徴２３０９及び２３１１によって形成される一次巻線及び二次巻線と組み合わせて磁気回路（例えば、変圧器）を形成することを促進する。一例において、第１の磁気シールド２３１４は、第２の磁気シールド２３２１と同じサイズである。別の例において、第１の磁気シールド２３１４は、第２の磁気シールド２３２１よりも大きい。別の例において、第１の磁気シールド２３１４は、第２の磁気シールド２３２１よりも小さい。一例において、磁気シールド２３１４及び２３２１の一方又は両方が、非導電性エポキシペーストを用いて取り付けられた既製の磁気コアである。別の例において、磁気シールド２３１４及び２３２１の一方又は両方が、多レベルパッケージ基板２３０７のそれぞれの一つ又は複数の側部上に形成された磁気ペーストの厚い層であるか、又はそれを含む。

【0052】

パッケージ構造２３２０は、第１の方向（例えば、図面で示されるＸ方向）に沿って互いに離間されるそれぞれの細長い第１及び第２の側部を有する。パッケージ２３２０の他の側部は、直交する第２の方向（例えば、Ｙ方向）に沿って互いに離間され、電子デバイス２３００の頂部及び底部は、直交する第３方向（例えば、Ｚ方向）に沿って互いに離間される。

【0053】

電子デバイス２３００はまた、パッケージ構造１２０の第１の横方向側部から外方及び下方に延在する導電性リード線２３２４～２３３１と、パッケージ構造１２０の第２の横方向側部から外方及び下方に延在する導電性リード線２３３２～２３３９とを含む。一例において、導電性リード２３２４～２３３９は、銅、アルミニウム、又は他の適切な導電性金属であるか、又はそれらを含み、開始リードフレームの一部として形成され、後にトリミングされ、図示のガルウィング形状に形成される。導電性リード２３２４～２３３９の底部部分が、プリント回路基板（ＰＣＢ、図示せず）などのホストシステムへのはんだ付け又は他の電気接続を促進する。この例におけるパッケージ構造２３２０は、多レベルパッケージ基板２３０７と導電性リード２３２４～２３３９の一部とを囲む。

【0054】

一例における第１の半導体ダイ２３０２は、図２３に示されるように、第１の巻線の第１の端部に結合された第１の端子と、第１の巻線の第２の端部に結合された第２の端子と、導電性リード２３２４～２３３１のそれぞれに結合された第３、第４、第５、及び第６の導電性端子とを含む。また、この例における第２の半導体ダイ２３０６は、第２の巻線の第１の端部に結合された第１の端子と、第２の巻線の第２の端部に結合された第２の端子と、導電性リード２３３２～２３３９のそれぞれに結合された第３、第４、第５、及び第６の導電性端子とを有する。

【0055】

多レベルパッケージ基板２３０７は、積層変圧器設計と比較して、改善された構造的完全性及び低減されたサイズを提供し、オートモーティブ、工業、又は、電圧絶縁及び小さなデバイスサイズが重要であるその他の応用例のための高電圧絶縁を備える小さなフォームファクタの集積電子デバイスを促進する。

【0056】

図２４は、電子デバイスを製造するための別の方法２４００を示す。２４０１において、方法２４００は、多レベルパッケージ基板２３０７を製造することを含む。一例では、２４０１における多レベルパッケージ基板製造は、キャリア構造上に第１のレベル（例えば、Ｔ１、Ｖ１）を形成することと、第１のレベル上に第２のレベル（例えば、Ｔ２、Ｖ２）を形成することと、第２のレベル上に第３のレベル（例えば、Ｔ３、Ｖ３）を形成することとを含み、キャリア構造はその後、例えば、図２～図１７に関連して図示及び説明したように、第１のレベルから除去される。

【0057】

方法２４００はまた、２４０３及び２４０４において、多レベルパッケージ基板２３０７の片側又は両側に一つ又は複数の磁気シールドを取り付けることを含む。２４０３において、上側磁気シールド２３２１は、非導電性エポキシによって、多レベルパッケージ基板２３０７の頂部側に、多レベルパッケージ基板２３０７の第１及び第２の巻線の一部を少なくとも部分的に覆って、取り付けられる。２４０４において、下側磁気シールド２３１４は、非導電性エポキシによって、多レベルパッケージ基板２３０７の底部側に、多レベルパッケージ基板２３０７の第１及び第２の巻線の部分の少なくとも部分的に下に、取り付けられる。方法２４００はまた、２４０６において、ストリップ又はパネルから個々の磁気アセンブリを個片化することと、２４０８において、個片化された磁気アセンブリを対応するリードフレームに取り付けることとを含む。一例では、リードフレームは、２４１８での最終パッケージの分離に先立って、同時処理のためのアレイ状の複数の見込み電子デバイス部分を含むパネル又はストリップである。

【0058】

図２４の２４１０及び２４１２において、方法２４００は、２４０２において、一つ又は複数の半導体ダイを多レベルパッケージ基板２３０７の頂部側にはんだ付けするために、半導体ダイの取り付け及びはんだ付けすることで継続する。この例におけるはんだ付けは、第１の半導体ダイ２３０２を第１のダイ取り付けパッド２３０４に取り付け、第２の半導体ダイ２３０６を第２のダイ取り付けパッド２３０８に取り付ける電気接続プロセスを提供する（例えば、図２３）。２４１４において、ワイヤボンディングプロセス又は他の電気的相互接続処理が実施されて、図２３のボンドワイヤ２３４６を形成して、第１の回路内の第１の半導体ダイ２３０２と第１の巻線とを相互接続し、第１の回路から分離された第２の回路内の第２の半導体ダイ２３０６と第２の巻線とを相互接続する。次いで、２４１６において、デバイスセクションのパネル又はアレイは、モールドされてパッケージ構造２３２０が形成される。２４１８において、個々のパッケージ化された電子デバイス２３００を提供するために、パッケージ分離及びその他のバックエンド処理を用いてリードトリミング及び形成が実施される。

【0059】

本発明の特許請求の範囲内で、説明した例示の実装に改変が成され得、他の実施例が可能である。

【図1】

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図23A】

【図23B】

【図23C】

【図24】

【国際調査報告】