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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-09-01
(54)【発明の名称】ソース同期デバイスを動作させるための装置及び方法
(51)【国際特許分類】
G01R 31/28 20060101AFI20230825BHJP
G01R 31/3181 20060101ALI20230825BHJP
【ＦＩ】
G01R31/28 R
G01R31/3181
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023508591
(86)(22)【出願日】2021-08-10
(85)【翻訳文提出日】2023-02-07
(86)【国際出願番号】 US2021045330
(87)【国際公開番号】W WO2022035812
(87)【国際公開日】2022-02-17
(31)【優先権主張番号】16/989,767
(32)【優先日】2020-08-10
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】502391840
【氏名又は名称】テラダイン、 インコーポレイテッド
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100111235
【弁理士】
【氏名又は名称】原 裕子
(74)【代理人】
【識別番号】100195257
【弁理士】
【氏名又は名称】大渕 一志
(72)【発明者】
【氏名】サルチェフ、 ロナルド エイ
(72)【発明者】
【氏名】バン・デル・ワグト、 ジャン ポール アンソニー
(72)【発明者】
【氏名】ナリー、 ネイサン
(72)【発明者】
【氏名】ボーダーズ、 グレイディ
【テーマコード（参考）】
2G132
【Ｆターム（参考）】
2G132AA01
2G132AB02
2G132AB07
2G132AD06
2G132AG08
2G132AH05
2G132AL16
(57)【要約】
ゲートされたＤＱＳ信号を用いてＤＱ信号をストローブするための回路構成及びそれを動作させる方法が記載される。いくつかの態様は、ドライバ回路によって生成されたエッジが、ＤＱ信号などの受信されたデータ信号を誤ってストローブすることを防止されるように、ＡＴＥ内の駆動回路における駆動イネーブル（ＤＥ）信号の状態に基づいて、ＤＱＳストローブ信号などの受信されたストローブ信号を選択的に通過させるためのゲーティング方式を対象とする。
【特許請求の範囲】
【請求項1】
半導体デバイス（２０）から受信されたデータをストローブ信号と同期させるための装置（１００）であって、前記半導体デバイスのストローブ信号ピン（２４）に接続するように構成される第１の接続点（１０４）と、
前記半導体デバイスのデータピン（２２）に接続するように構成される第２の接続点（１０２）と、
前記第１の接続点に結合された出力（１１４）及び駆動イネーブル入力（１１２）を有するドライバ回路（１１０）であって、前記駆動イネーブル入力における信号（１１３）の状態に基づいて、駆動イネーブル期間の間に前記出力を駆動するように構成されるドライバ回路（１１０）と、
データ入力（１４４）及びストローブ入力（１４２）を有するレシーバ回路であって、前記データ入力は、前記第２の接続点に結合され、及び前記レシーバ回路は、前記ストローブ入力における信号の状態に基づいて、前記データ入力（１４４）においてデータ（２３）を受信するように構成される、レシーバ回路と、
前記第１の接続点に結合された入力（１２４）と、前記レシーバ回路の前記ストローブ入力に結合された出力（１２６）と、前記駆動イネーブル入力に結合された制御入力（１２２）とを有するゲート回路（１２０）であって、前記ゲート回路の制御入力における信号の状態に基づいて、前記ゲート回路の入力から前記ゲート回路の出力に信号を選択的に通過させるように構成されるゲート回路（１２０）と
を含む装置。
【請求項2】
前記駆動イネーブル入力は、第１の遅延コンポーネントと第２の遅延コンポーネントとを含む遅延回路を介して前記制御入力に結合され、前記第１の遅延コンポーネントは、前記駆動イネーブル入力において、信号の立ち上がりエッジを第１の量だけ遅延させるように構成され、
前記第２の遅延コンポーネントは、前記駆動イネーブル入力において、前記信号の立ち下がりエッジを第２の量だけ遅延させるように構成される、請求項１に記載の装置。
【請求項3】
前記遅延回路はＳＲフリップフロップを更に含み、前記ＳＲフリップフロップは、前記ゲート回路の前記制御入力に結合された出力と、前記第１の遅延コンポーネントに結合されたＳ入力と、前記第２の遅延コンポーネントに結合されたＲ入力とを含む、請求項２に記載の装置。
【請求項4】
前記第１の遅延コンポーネントと前記第２の遅延コンポーネントとは、独立してプログラム可能である、請求項３に記載の装置。
【請求項5】
前記ゲート回路はマルチプレクサを含み、前記マルチプレクサは、出力と、少なくとも第１の選択入力及び第２の選択入力と、マルチプレクサ制御入力とを含み、
前記マルチプレクサは、前記マルチプレクサ制御入力における信号の状態に基づいて、前記第１の選択入力又は前記第２の選択入力からの信号を前記出力に選択的に結合するように構成され、
前記第１の選択入力は、前記第１の接続点に接続され、
前記マルチプレクサ制御入力は、前記ＳＲフリップフロップの前記出力に結合される、請求項３に記載の装置。
【請求項6】
前記ゲート回路は、前記ゲート回路の制御入力における信号が第１の状態であるとき、前記ゲート回路の入力から前記ゲート回路の出力に前記信号を選択的に通過させ、且つ前記ゲート回路の制御入力における信号が、前記第１の状態と異なる第２の状態であるとき、論理ロー値を渡すように構成される、請求項１に記載の装置。
【請求項7】
被試験デバイス（ＤＵＴ）のための信号を生成及び／又は測定するように構成される複数のチャネルを含む自動試験装置（ＡＴＥ）を含み、前記第１の接続点は、前記複数のチャネルのうちの第１のチャネルに存在し、
前記第２の接続点は、前記複数のチャネルのうちの第２のチャネルに存在する、請求項１に記載の装置。
【請求項8】
第２の遅延回路を更に含み、前記ゲート回路の前記出力は、前記第２の遅延回路を介して前記レシーバ回路の前記ストローブ入力に結合される、請求項１に記載の装置。
【請求項9】
半導体デバイスとのソース同期のための方法であって、駆動イネーブル信号の駆動イネーブル期間の間に、ドライバが前記半導体デバイスのストローブ線を駆動することを可能にすることと、
前記半導体デバイスからのストローブ信号を前記ストローブ線において受信することと、
前記駆動イネーブル信号に基づいて、前記ストローブ線において受信されたストローブ信号から、ゲートされたストローブ信号を生成することと、
レシーバをストローブして、前記ゲートされたストローブ信号に基づいて、前記半導体デバイスのデータ線上の受信されたデータ信号を記録することと
を含む方法。
【請求項10】
前記ストローブ線における信号から、前記ゲートされたストローブ信号を生成することは、代替的に、前記受信されたストローブ信号を、前記ゲートされたストローブ信号として通過させること、又は前記駆動イネーブル信号に基づいて、前記ゲートされたストローブ信号を論理ロー値に設定することを含む、請求項９に記載の方法。
【請求項11】
前記ストローブ線における信号から、前記ゲートされたストローブ信号を生成することは、前記受信されたストローブ信号を、前記ゲートされたストローブ信号として通過させること、又はゲート持続時間の間に、前記受信されたストローブ信号を遮断することを含み、前記駆動イネーブル期間は、前記駆動イネーブル信号における第１のエッジ及び第２のエッジによって定められ、
前記ゲートされたストローブ信号を生成することは、
前記駆動イネーブル信号における前記第１のエッジのタイミングに基づいて、遅延された第１のエッジにおいて前記ゲート持続時間を開始することと、
前記駆動イネーブル信号における前記第２のエッジのタイミングに基づいて、遅延された第２のエッジにおいて前記ゲート持続時間を終了することと
を更に含む、請求項９に記載の方法。
【請求項12】
前記ゲート持続時間は、前記駆動イネーブル期間よりも長い、請求項１１に記載の方法。
【請求項13】
第１の遅延コンポーネントを用いて、前記遅延された第１のエッジになるように、前記駆動イネーブル信号の前記第１のエッジを第１の遅延量だけ遅延させることと、第２の遅延コンポーネントを用いて、前記遅延された第２のエッジになるように、前記駆動イネーブル信号の前記第２のエッジを、前記第１の遅延量と異なる第２の遅延量だけ遅延させることと
を更に含む、請求項１１に記載の方法。
【請求項14】
前記ストローブ信号は、ＤＱＳ信号であり、前記受信されたデータ信号は、ＤＱ信号である、請求項９に記載の方法。
【請求項15】
前記レシーバをストローブすることは、前記ゲートされたストローブ信号に遅延を与えて、遅延されたゲートされたストローブ信号を生成することと、
前記遅延されたゲートされたストローブ信号に基づいて、前記レシーバをストローブすることと
を含む、請求項９に記載の方法。
【請求項16】
半導体デバイスを試験するために自動試験装置（ＡＴＥ）を動作させるための方法であって、前記ＡＴＥは、前記半導体デバイスのストローブ線に結合された出力を有するドライバ回路と、レシーバ回路と、前記ストローブ線に結合された入力を有するゲート回路とを含み、前記方法は、
駆動イネーブル信号の駆動イネーブル期間の間に、前記ドライバ回路が前記ストローブ線を駆動することを可能にすることと、
前記ゲート回路の前記入力において、前記半導体デバイスからのストローブ信号を受信することと、
前記ゲート回路を用いて、前記受信されたストローブ信号及び前記駆動イネーブル信号に基づいて、ゲートされたストローブ信号を生成することと、
前記レシーバ回路をストローブして、前記ゲートされたストローブ信号に基づいて、前記半導体デバイスのデータ線上のデータ信号を記録することと
を含む、方法。
【請求項17】
前記ゲートされたストローブ信号を生成することは、代替的に、前記受信されたストローブ信号を、前記ゲートされたストローブ信号として通過させること、又は前記駆動イネーブル信号に基づいて、前記ゲートされたストローブ信号を論理ロー値に設定することを含む、請求項１６に記載の方法。
【請求項18】
前記ストローブ線における信号から、前記ゲートされたストローブ信号を生成することは、前記受信されたストローブ信号を、前記ゲートされたストローブ信号として通過させること、又はゲート持続時間の間に、前記受信されたストローブ信号を遮断することを含み、前記駆動イネーブル期間は、前記駆動イネーブル信号における第１のエッジ及び第２のエッジによって定められ、
前記ゲートされたストローブ信号を生成することは、
前記駆動イネーブル信号における前記第１のエッジのタイミングに基づいて、遅延された第１のエッジにおいて前記ゲート持続時間を開始することと、
前記駆動イネーブル信号における前記第２のエッジのタイミングに基づいて、遅延された第２のエッジにおいて前記ゲート持続時間を終了することと
を更に含む、請求項１６に記載の方法。
【請求項19】
前記ゲート持続時間は、前記駆動イネーブル期間よりも長い、請求項１８に記載の方法。
【請求項20】
前記ゲート回路は、第１の遅延線及び第２の遅延線を含み、前記方法は、
前記第１の遅延線を用いて、前記遅延された第１のエッジになるように、前記駆動イネーブル信号の前記第１のエッジを第１の遅延量だけ遅延させることと、
前記第２の遅延線を用いて、前記遅延された第２のエッジになるように、前記駆動イネーブル信号の前記第２のエッジを、前記第１の遅延量と異なる第２の遅延量だけ遅延させることと
を更に含む、請求項１８に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
半導体デバイス、回路及びプリント回路基板（ＰＣＢ）アセンブリなどの電子コンポーネントは、それらの製造中及び製造後、自動試験装置（ＡＴＥ）などの試験システムを使用して頻繁に試験される。これらの試験を行うために、ＡＴＥは、ある範囲の動作条件を特定の被試験デバイス（ＤＵＴ）上で試験することができるように、試験信号を生成又は測定する機器を含み得る。機器は、例えば、デジタル信号のパターンを生成して、半導体デバイス内のデジタル論理回路を駆動し得る。機器は、半導体デバイスからデジタル信号を受信して、ＤＵＴによって送信された信号が正しいかどうかを確認することもできる。多くの種類のＤＵＴについて、信号の確認は、信号が期待値を有することと、それが期待時間において発生することとの両方を判定することを伴う。
【0002】
試験され得るいくつかのデバイスは、１つ又は複数の信号がクロックとしての役割を果たすシステムの一部として動作するように設計される。これらのデバイスは、適切に機能している場合、クロック信号の変化に対する既知の時間に信号を送信又は検知する。これらのデバイスは、ＤＵＴに送信される信号の生成及びＤＵＴからの信号の測定に関連して使用されるクロックを生成するＡＴＥで試験され得る。このように、ＡＴＥは、クロックとの関連で適切なタイミングにおいて信号を生成及び測定し得る。
【0003】
試験され得るいくつかのデバイスは、データを送信するデバイスが生成し得るストローブ信号と相関性がある時間にデータ信号を送信する。このようなストローブ方式は、例えば、半導体メモリ又は他の高データ速度用途で使用され得、この方式では、データ信号及びクロック信号についての伝搬時間の差により、データ信号を検知する際にエラーが発生し得るデータ信号の前後でクロック信号をデバイスに十分に到達させることができる。ソース同期デバイスと呼ばれる、ストローブを送信するデバイスについて、データ信号及びストローブ信号が別のデバイスに到達するのに必要な時間の差が小さくなり、ストローブ信号に基づいて一度にデータを検知するデバイスが、誤ったデータ値を検知する可能性を低減し得るように、データ信号及びストローブ信号は、互いに並行して通信される。
【0004】
多くのソース同期デバイスについて、データストローブ線は、双方向であり、デバイスは、ストローブ線上の信号を使用して別の半導体デバイスからのデータを検知し、データ線上の値を検知すべきときを決定する。逆に、デバイスは、他のデバイスがデータ線上の値を検知すべきときを示すように、デバイスがデータ線上にデータを送信しているときを示すために、ストローブ線上に信号を生成し得る。
【0005】
ソース同期デバイスを試験するために、ＡＴＥは、レシーバを有して構成されたチャネルの制御入力にストローブ線を結合して、レシーバのタイミングを制御し得る。ストローブされたとき、レシーバは、レシーバのデータ入力に結合されたデータ線上の信号を記録し得る。ＡＴＥは、ドライバ回路を有して構成されたチャネルをストローブ線に結合することもできる。このドライバは、ＡＴＥ内の別のドライバがデータ線上のデータ信号を駆動しているときには常に、ストローブ信号として動作する信号を送信するように制御され得る。ＡＴＥは、ＡＴＥがＤＵＴからの信号を処理し、ＡＴＥによってデータ線上に送信された信号を無視するように、ＡＴＥから送信されたストローブ信号に応答して、データ線上で検知されたいかなるデータ値も破棄するようにプログラムされ得る。
【発明の概要】
【課題を解決するための手段】
【0006】
本開示の態様は、ＡＴＥ内の駆動回路における駆動イネーブル（ＤＥ）信号の状態に基づいて、ＤＱＳストローブ信号などの受信されたストローブ信号を選択的に通過させるための装置及びそれを動作させる方法を対象とする。
【0007】
いくつかの実施形態によれば、半導体デバイスから受信されたデータをストローブ信号と同期させるための装置が提供される。装置は、半導体デバイスのストローブ信号ピンに接続するように構成された第１の接続点と、半導体デバイスのデータピンに接続するように構成された第２の接続点と、第１の接続点に結合された出力及び駆動イネーブル入力を有するドライバ回路とを含む。ドライバ回路は、駆動イネーブル入力における信号の状態に基づいて、駆動イネーブル期間中に出力を駆動するように構成される。装置は、データ入力及びストローブ入力を有するレシーバ回路を更に含む。データ入力は、第２の接続点に結合され、及びレシーバ回路は、ストローブ入力における信号の状態に基づいて、データ入力においてデータを受信するように構成される。装置は、第１の接続点に結合された入力と、レシーバ回路のストローブ入力に結合された出力と、駆動イネーブル入力に結合された制御入力とを有するゲート回路を更に含む。ゲート回路は、ゲート回路の制御入力における信号の状態に基づいて、ゲート回路の入力からゲート回路の出力に信号を選択的に通過させるように構成される。
【0008】
いくつかの実施形態によれば、半導体デバイスとのソース同期のための方法が提供される。方法は、駆動イネーブル信号の駆動イネーブル期間中、ドライバが半導体デバイスのストローブ線を駆動することを可能にすることと、半導体デバイスからのストローブ信号をストローブ線上で受信することと、駆動イネーブル信号に基づいて、ストローブ線上の受信されたストローブ信号から、ゲートされたストローブ信号を生成することと、レシーバをストローブして、ゲートされたストローブ信号に基づいて、半導体デバイスのデータ線上の受信されたデータ信号を記録することとを含む。
【0009】
いくつかの実施形態によれば、半導体デバイスを試験するために自動試験装置（ＡＴＥ）を動作させるための方法が提供される。ＡＴＥは、半導体デバイスのストローブ線に結合された出力を有するドライバ回路と、レシーバ回路と、ストローブ線に結合された入力を有するゲート回路とを含む。方法は、駆動イネーブル信号の駆動イネーブル期間中、ドライバ回路がストローブ線を駆動することを可能にすることと、ゲート回路の入力において、半導体デバイスからのストローブ信号を受信することと、ゲート回路を用いて、受信されたストローブ信号及び駆動イネーブル信号に基づいて、ゲートされたストローブ信号を生成することと、レシーバ回路をストローブして、ゲートされたストローブ信号に基づいて、半導体デバイスのデータ線上のデータ信号を記録することとを含む。
【0010】
以下の図を参照して様々な態様及び実施形態について説明する。図は、必ずしも一定の縮尺で描かれていないことが理解されるべきである。図面において、様々な図に図示する同一の又はほぼ同一の各コンポーネントは、類似の符号で表される。明確にするために、全ての図面で全てのコンポーネントに符号が付されているわけではない。
【図面の簡単な説明】
【0011】
【図1】ソース同期半導体デバイスを試験するための、本出願の態様に従ってストローブ信号が処理される自動試験システムの実施形態の概略図である。
【図2】いくつかの実施形態による、ＤＵＴを試験するための装置を図示する概略図である。
【発明を実施するための形態】
【0012】
本明細書では、高速で動作するデバイスを含む被試験ソース同期デバイスをＡＴＥが正確に試験するための回路及び動作方法について説明する。
【0013】
ＡＴＥは、被試験半導体デバイス（ＤＵＴ）を試験するとき、データの駆動及びデータピンでのデータの受信を交互に行い得る。被試験ソース同期デバイスについて、ストローブ信号は、ＤＵＴに接続されたデータ線をＡＴＥが駆動している間、ＡＴＥによって半導体デバイスに提供される。対照的に、ＡＴＥがＤＵＴからデータ線上のデータを受信している間、ストローブ線上の信号は、ＤＵＴによって提供されるべきである。本発明者らは、従来の試験システムでは、ＡＴＥがＤＵＴからデータを受信するように構成される一方、ストローブ線上の信号が、データ線上のデータを駆動している間にＡＴＥによって生成されたエッジを不必要に含み得ることを認識及び理解している。このようにストローブ線上の信号に影響を及ぼすと、ＤＵＴからのデータがデータ線上にないときにＡＴＥがデータを検知し得るため、ＤＵＴに対する試験の精度が損なわれる可能性がある。データ線上の信号を誤った時間に検知することにより、ＡＴＥは、ＤＵＴが適切に機能していないと誤って判定し得る。
【0014】
本開示の態様は、ストローブ線を駆動するために使用される、ＡＴＥ内の駆動回路における駆動イネーブル（ＤＥ）信号の状態に基づいて、ＤＵＴのストローブ線上の信号をゲートすることを対象とする。ゲートされたストローブ信号は、データ線に接続されたレシーバへのストローブ入力として提供され得る。ゲーティングは、意図せずにレシーバがトリガされて、ＤＵＴによって駆動されていないデータ線上の信号を検知しないように、受信されたストローブ信号を選択的に通過させ得る。駆動イネーブル信号の立ち上がり及び／又は立ち下がりエッジは、ストローブ線上の信号をゲートするために使用される前に遅延され得る。このような技術は、ＤＱ線に接続されたレシーバのストローブ入力へのＤＱＳ線上の信号を選択的にゲートするために、特定の半導体メモリを試験する際に使用され得る。
【0015】
いくつかの実施形態では、ＡＴＥは、ドライバ回路と、レシーバ回路と、ゲート回路とを含む。ＡＴＥは、ドライバ回路がＤＵＴのストローブ線に接続されるように構成され得る。レシーバ回路は、ＤＵＴのデータ線に接続され得る。ＡＴＥがデータ線上のデータを（ＤＵＴに）駆動している間、ドライバ回路は、データ線上のデータを検知すべきときをＤＵＴに伝えるために、ストローブ線上にストローブ信号を生成するように制御され得る。逆に、ＡＴＥによって受信されるデータをＤＵＴが生成しているとき、ＤＵＴは、適切に動作している場合、ストローブ線上にストローブ信号を生成し得る。
【0016】
データ線に接続されたレシーバは、ゲート回路で生成されたゲートされたストローブ信号によってストローブされ得る。ゲート回路は、ＤＵＴのストローブ線上の信号を受信し、駆動イネーブル（ＤＥ）信号の状態に基づいて、受信されたストローブ信号をドライバ回路に選択的に渡すことにより、ゲートされたストローブ信号を生成し得る。他の時点において、少なくともゲート持続時間中、ゲート回路は、受信されたストローブ信号がレシーバのストローブ入力に結合されないように、受信されたストローブ信号を遮断し得る。受信されたストローブ信号がゲート持続時間中に遮断されると、ゲート回路は、ゲート持続時間中にゲートされたストローブ信号を、論理ロー値又はトライステートなど、データ線上の値をレシーバに検知させない値に設定し得る。
【0017】
いくつかの実施形態では、ゲート持続時間は、ドライバ回路がイネーブル状態からディセーブル状態に切り替わっている間、ドライバ回路からのストローブ信号を遮断する受信間隔の少なくとも開始期間を含むように設定され得る。ゲート持続時間は、イネーブルからディセーブルへの遷移を示す、ＤＥ信号における第１のエッジを遅延させることによって決定された時間に終了するように設定され得る。同様に、ゲート持続時間は、ドライバ回路がディセーブル状態からイネーブル状態に切り替わっている間、ドライバ回路からのストローブ信号を遮断する受信間隔の少なくとも終了期間を含むように設定され得る。ゲート持続時間は、ディセーブルからイネーブルへの遷移を示す、ＤＥ信号における第２のエッジを遅延させることによって決定された時間に開始するように設定され得る。
【0018】
上で説明した態様及び実施形態並びに追加の態様及び実施形態について、以下で更に説明する。これらの態様及び／又は実施形態は、個別に、全てまとめて又は２つ以上の任意の組み合わせで使用され得、本出願は、この点で限定されない。
【0019】
図１は、本明細書で説明する技術を使用して、ソース同期データの受信を制御するように構成され得る自動試験システムの例示的な実施形態の概略図である。図１は、本出願で開示する方法に従って被試験デバイス（ＤＵＴ）２０に対して試験を行うようにテスタ１６を制御する試験コンピュータ１２を含む試験セットアップ１０を図示する。いくつかのシナリオでは、テスタ１６は、当技術分野で知られているように構築されたドライバ回路及びレシーバ回路を含む自動試験装置（ＡＴＥ）であり得る。ドライバは、ドライバの駆動イネーブル入力に接続された信号がアサートされている間、ドライバの出力において信号を駆動し得る。レシーバは、レシーバのストローブ入力に接続された信号がアサートされたことに応答して、レシーバの入力において信号の値を検知し得る。各ドライバ及びレシーバの機能は、テスタ１６に読み込まれた試験プログラムによって制御され得る。試験プログラムは、ＤＵＴ２０に試験信号を与え、応答を記録するように記述され得る。記録された応答は、ＤＵＴ２０がその指定の設計に従って動作しているかどうかを判定するために処理され得る。
【0020】
ＤＵＴ２０は、試験のための任意の好適なデバイスであり得る。ＤＵＴ２０は、半導体デバイスであり得、いくつかの実施形態ではメモリデバイスであり得る。ＤＵＴ２０は、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、シンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭ、消去可能プログラマブル読取専用メモリ（ＥＰＲＯＭ）などの不揮発性メモリ、ＮＯＲフラッシュメモリ又は他の任意の種類のメモリデバイスであり得る。ＤＵＴ２０は、専用の半導体デバイスである必要はなく、いくつかの実施形態では、メモリデバイスをパッケージの一部として含むシステムオンチップ（ＳＯＣ）など、２つ以上の半導体コンポーネントのパッケージであり得ることが理解されるべきである。本明細書で説明する実施形態では、ＤＵＴ２０は、ソース同期デバイスであり得、データ線と、関連するストローブ線とを有し得る。ＡＴＥの１つ又は複数のドライバ及び／又はレシーバは、試験中にＤＵＴ２０の線上に信号を生成し、測定するために、ＤＵＴの線のそれぞれに接続され得る。
【0021】
図１では、ＡＴＥ１６は、ＤＵＴ２０のための複数の試験信号１４を生成及び／又は測定するための回路構成を含み得る。ＡＴＥ１６は、異なる種類のアナログ又はデジタル信号を生成又は測定するように構成された複数の機器を含み得る。ＡＴＥ１６は、異なるチャネル内での複数の試験信号の生成を同期させるように構成された１つ又は複数のタイミング発生器を含み得る。いくつかの実施形態では、ＡＴＥ１６は、複数の試験信号のそれぞれを制御する複数のタイミング信号のそれぞれに対して、以下で詳細に説明するように、信号を遅延させるためのプログラム可能な遅延線を含み得る。
【0022】
図１は、自動試験システムの大幅に簡略化した図であることが理解されるべきである。例えば、図示しないが、試験システム１０は、ＡＴＥ１６内の機器の動作を制御する制御回路構成を含み得る。追加的に、試験システム１０は、測定値を処理して、ＤＵＴ２０が正しく動作しているかどうかを判断するための処理回路構成を含み得る。更に、図１は、単一のＤＵＴ２０が試験されるシナリオを図示するが、試験システム１０は、複数のデバイスを試験するように構成され得る。試験信号を生成又は測定する機器又は他のコンポーネントの数及び被試験デバイスの数にかかわらず、試験システム１０は、ＤＵＴ２０と、ＡＴＥ１６内の機器との間で信号をルーティングする信号送出コンポーネントを含み得る。
【0023】
更に、図示のような他のコンポーネントは、限定的なものではなく、例示的なものであることが理解されるべきである。例えば、図１では、試験コンピュータ１２がパーソナルコンピュータ（ＰＣ）として図示されているが、試験コンピュータ、例えばモバイルデバイス又はコンピュータワークステーションを実装するために任意の好適なコンピュータデバイスが使用され得ることが理解されるべきである。試験コンピュータ１２は、ネットワークに接続され、ネットワークを通してリソースにアクセスすることが可能であり、且つ／又はネットワークに接続された１つ若しくは複数の他のコンピュータと通信し得る。
【0024】
図２は、いくつかの実施形態による、ＤＵＴ２０を試験するための装置１００を図示する概略図である。この例では、装置１００は、ＡＴＥ１６内の回路構成であり得る。例えば、装置１００は、ＡＴＥ内の試験機器の一部であり得、ピンエレクトロニクス（ＰＥ）及び／又はタイミング発生器の形態で実装され得る。ＰＥは、別個のコンポーネントを含み得るか、又は多数のトランジスタを含む１つ若しくは複数の集積回路（ＩＣ）として実装され得る。
【0025】
ＤＵＴ２０は、半導体デバイスであり得、データピン２２とストローブ信号ピン２４とを有する。この例では、ピン２２及び２４は、ＤＵＴ２０の周縁に図示されている。しかしながら、ピン２２及び２４は、ＤＵＴ２０の回路構成への接続が行われ得る任意の位置を表し得る。ＤＵＴ２０がパッケージ化された部品であるシナリオでは、ピン２２及び２４は、ＤＵＴ２０の半導体デバイスパッケージから延びるリード線であり得る。ＤＵＴ２０がウェーハの一部である間に試験される実施形態では、ピン２２及び２４は、それぞれデータ線及びストローブ線への接続が行われ得るＤＵＴ２０内のパッド又は試験点を表し得る。
【0026】
図２は、装置１００がドライバ回路１１０と、ゲート回路１２０と、レシーバ回路１４０とを含むことを示す。装置１００は、ＤＵＴ２０からデータ信号２３を受信するためにデータピン２２に接続できる第１の接続点１０２を有する。装置１００は、ＤＵＴ２０に対してストローブ信号２５を送受信するためにストローブ信号ピン２４に接続できる第２の接続点１０４を有する。他の回路構成は、簡略化のために図示しないが、本明細書での説明に基づいて存在することが理解され得る。例えば、図示しないが、装置１００は、データピン２２にデータを駆動し得る別のドライバを更に含み得る。そのデータは、ドライバ回路１１０によってストローブ信号ピン２４に駆動されるストローブ信号に対して時間調節され得る。
【0027】
ドライバ回路１１０は、第１の接続点１０４に結合された出力１１４を有する。ドライバ回路１１０は、試験プログラムを実行するパターン発生器によって提供され得るような、駆動イネーブル（ＤＥ）信号１１３を受信できる駆動イネーブル入力１１２を有する。試験パターンは、データ線上の特定のデータをＤＵＴに駆動するか又は特定のデータ線上のデータを検知するなど、ＤＵＴ２０の試験中の動作及び動作のタイミングを指定し得る。いくつかの実施形態では、ＤＥ信号１１３は、イネーブル状態とディセーブル状態とを有し得、ドライバ回路１１０は、ＤＥ信号がイネーブル状態であるとき、試験工程の駆動間隔中にストローブ信号２５でＤＵＴ２０のストローブ信号ピン２４を駆動し得る。
【0028】
レシーバ回路１４０は、データ信号２３を受信するために第２の接続点１０２に結合されたデータ入力１４４を有する。レシーバ回路１４０は、ストローブ入力１４２も有する。ストローブ入力１４２における信号は、レシーバ回路がデータを検知するときを制御する。
【0029】
ゲート回路１２０は、第１の接続点１０４に結合された入力１２４と、レシーバ回路１４０のストローブ入力１４２に結合された出力１２６とを有する。ゲート回路１２０は、ドライバ回路１１０の駆動イネーブル入力１１２に結合された制御入力１２２も有する。
【0030】
引き続き図２を参照すると、例示的な試験処理中の受信間隔において、レシーバ回路１４０は、ストローブ入力１４２における受信されたゲートされたストローブ信号１２８を使用して、ＤＵＴ２０内のデータ線から受信されたデータ信号２３をストローブする。ゲートされたストローブ信号１２８は、ＤＵＴ２０のストローブ線から受信されたストローブ信号２５に基づいて、また制御入力１２２におけるＤＥ信号１１３に基づいて、ゲート回路１２０によって生成される。いくつかの実施形態では、ゲート回路１２０は、ＤＥ信号１１３の状態に基づいて、受信されたストローブ信号２５をゲート回路１２０の入力１２４からゲート回路１２０の出力１２６に選択的に渡す。例えば、ゲート回路１２０は、代替的に、ゲート持続時間中にゲートストローブ信号１２８を論理ローに設定するか、又はゲート持続時間外において、受信されたストローブ信号２５を、ゲートされたストローブ信号１２８として通過させ得る。ゲート持続時間は、ＤＥ信号１１３の立ち上がりエッジ及び立ち下がりエッジに基づいて設定され得る。いくつかの実施形態では、ゲート持続時間は、ＤＥ信号１１３の遅延された立ち上がりエッジ及び立ち下がりエッジに基づいて開始及び終了し得る。立ち上がりエッジ及び立ち下がりエッジに与えられる遅延は、同じである場合も異なる場合もある。いくつかの実施形態では、立ち上がりエッジ及び立ち下がりエッジのそれぞれの遅延は、較正工程を用いて決定され得る。
【0031】
いくつかの実施形態では、ゲートされたストローブ信号は、任意選択的に又は追加的に、タイミング同期を調整するためにレシーバ回路に提供される前に、ゲート回路内においてある時間量だけ遅延され得る。総遅延は、与えられる場所にかかわらず、ＡＴＥがデータを駆動していないことを示す、ＡＴＥからの信号がＤＵＴに伝搬し、ＤＵＴがデータを送信することによって応答し、そのデータがレシーバ１４０に到達するのに必要な時間と等しい、ＤＥ信号のアサート停止に関する時間において、受信されたストローブ信号がレシーバ１４０に与えられ始めるように選択され得る。遅延は、レシーバ１４０に伝搬する信号をドライバ１１０が生成することができる、ＤＥ信号のアサートに続く一定時間の経過後、ストローブ線上の信号がレシーバ１４０をストローブするために使用されないことも確実にする。
【0032】
図３は、いくつかの実施形態による、ＤＵＴ３０を試験するための装置２００を図示する概略図である。ＤＵＴ３０は、多くの点で図２のＤＵＴ２０と同様であるが、装置２００は、図２に示す装置１００の例示的な実装形態であり得る。
【0033】
図３では、装置２００は、ドライバ回路２１０と、ゲート回路２２０と、受信回路２４０とを含む。駆動間隔中、ドライバ回路２１０は、ドライバ回路２１０の出力２１４において生成された駆動ＤＱＳ信号でＤＵＴピン３４を駆動する。駆動ＤＱＳ信号は、駆動イネーブル入力２１２に結合されたＤＥ信号２１３の状態に基づいて、出力２１４においてイネーブル又はディセーブルにされ得る。受信間隔中、ＤＱＳ信号は、ＤＵＴ３０内のソースチャネルから同じＤＵＴピン３４において受信される。ＤＥ信号２１３は、例えば、装置２００を含むＡＴＥがデータ線２４４を駆動すべきときを指定する試験パターンを実行するタイミング発生器の一部であり得る、ＤＥ発生器２１６によって生成される。
【0034】
図３は、シングルエンド信号又は差動信号のいずれかである、受信されたストローブ信号を処理し得る回路構成を図示する。この実施形態では、比較器２０６は、ＤＵＴピン３４に結合された１つの入力と、第２の入力２０８とを有する。ＤＵＴ３０がＤＱＳをシングルエンドモードで駆動する場合、比較器２０６の第２の入力２０８は、一定の電圧レベルに設定され得る。ＤＵＴ３０がＤＱＳを差動モードで駆動する場合、ＤＵＴピンは、ＤＵＴ３０内の差動ＤＱＳ信号の１つに結合され、比較器２０６の第２の入力２０８は、相補差動ＤＱＳ信号に結合される。いずれの場合にも、比較器２０６は、ＤＵＴ３０から駆動されたＤＱＳ信号を表すＤＱＳ信号３５をその出力端子において提供し得る。
【0035】
装置２００の様々な動作状態におけるＤＥ信号２１３と、ＤＵＴピン３４における信号とのタイミング関係は、図３に示す実施形態におけるいくつかの信号の概略タイミング図を示す図４に図示されている。図示のように、時間は、駆動間隔と受信間隔とに分けられる。駆動間隔中、装置２００は、データ線２４４上のデータを駆動し得、ＤＵＴピン３４に接続されたストローブ線上にストローブ信号を供給し得る。受信間隔中、装置２００は、ストローブ線上のストローブ信号によって決定された時間にデータ線２４４上のデータを検知し得る。図４の例では、ゲートされたＤＱＳ信号は、受信間隔中にＤＵＴから駆動されたストローブ信号を反映する遷移を有するが、それ以外には非挿入状態である。
【0036】
図４に示すように、ＤＥ信号２１３が論理ハイである間、ドライバ回路２１０は、出力２１４において駆動間隔４０２中に一連の駆動ＤＱＳ信号４１６を出力する。そのため、駆動ＤＱＳ信号４１６は、ドライバ回路から駆動され、ＤＵＴピン３４に関する波形で反映される。ＤＥ信号２１３における立ち下がりエッジ４０８に続いて、駆動ＤＱＳ信号が出力２１４においてディセーブルにされ、ＤＵＴピン３４に関する波形は、受信間隔４０４中にＤＵＴ３０から駆動される受信されたＤＱＳ信号４２０を示す。ＤＥ信号２１３の立ち上がりエッジ４１０に続いて、新たな駆動間隔４０６が始まり、駆動ＤＱＳ信号４１８がＤＵＴピン３４において与えられる。図４は、ＤＥ信号２１３における立ち下がりエッジ／立ち上がりエッジの特定の組み合わせを、それぞれ駆動から受信／受信から駆動への間隔の遷移に対応するものとして図示するが、かかる例は、例示のみを目的とし、図４のＤＥ信号２１３に示すものとは反対の極性のエッジも使用され得ることが理解されるべきである。
【0037】
引き続き図４を参照すると、ＤＥ信号２１３におけるエッジのタイミングは、ドライバ回路が駆動間隔と受信間隔とを交互に切り替えるタイミングを決定する。いくつかの実施形態では、ＤＥ信号２１３におけるエッジ、例えば立ち下がりエッジ４０８のタイミングは、ドライバ回路２１０からの生成された駆動ＤＱＳ信号４１６がレベル４２４に変化する前に、ＤＥエッジ４０８がドライバのタイミングを決定することを確実にし、グリッチを回避するように設定され得る。駆動間隔４０２が終了すると、ＤＵＴピン３４のレベル４２２は、レシーバによってストローブ信号として解釈されない状態にドライバ回路２１２の出力２１４によって設定され得る。様々な実施形態では、その状態は、図４に示す論理ロー、論理ハイ又は第３のレベル（トライステートレベル）であり得る。いくつかの実施形態では、レベル４２２は、シングルエンドＤＱＳ信号を受信するためのトライステートとして設定され得、いくつかの他の実施形態では、レベル４１６は、受信されたＤＱＳ信号４２０が差動構成にあるとき、論理ロー又はハイとして設定され得る。
【0038】
本発明者らは、ＤＵＴピン３４において受信された信号が受信間隔４０４中にＤＱＳストローブ信号として使用され、受信されたデータをストローブする場合、ドライバ回路において生成されたＤＱＳ信号に対応する、ＤＵＴから受信されたデータがないため、受信間隔４０４の開始付近の駆動ＤＱＳ信号４１６によるエッジ及び受信間隔４０４の終了付近の駆動ＤＱＳ信号４１８によるエッジが、受信データをストローブする際にエラーを生じさせ得ることを理解及び認識している。本開示の態様は、受信間隔の少なくとも開始部分及び終了部分中に駆動ＤＱＳ信号を遮断することができる、図４に示す信号２２８などのゲートされたＤＱＳ信号を生成することを対象とする。
【0039】
図４に示すように、ゲートされたＤＱＳ信号２２８は、受信間隔４０４の範囲内の通過期間４２２中、受信されたＤＱＳ信号４２０を通過させることによって生成される。通過期間４２２は、遅延されたＤＥ信号２２７の第１のエッジ４１２及び第２のエッジ４１４によって定められる。そのため、第２のエッジ４１４から第１のエッジ４１２の次の発生までの持続時間は、ゲートされたＤＱＳ信号２２８が、受信されたデータ信号のストローブを回避するために論理ロー値に設定されるゲート持続時間であり得る。
【0040】
引き続き図４を参照すると、通過期間４２２及び同様にゲート持続時間は、ＤＥ信号２１３におけるエッジ４０８及び４１０に基づいて設定される。特に、第１のエッジ４１２は、エッジ４０８を第１の量ｄ１だけ遅延させることによって設定される一方、第２のエッジ４１４は、エッジ４１０を第２の量ｄ２だけ遅延させることによって設定される。遅延量ｄ１及びｄ２は、ＤＵＴからのＤＱＳエッジが失われていない間、ゲートされたＤＱＳ信号に駆動ＤＱＳ信号が現れることが防止され得るように設定され得る。ＤＱＳをディセーブルにするのに必要な遅延は、ＤＱＳをイネーブルにするのに必要な遅延と異なるタイミングを有し得るため、プログラム可能な遅延ｄ１及びｄ２は、ＤＥ信号２１３における立ち上がりエッジ４１０及び立ち下がりエッジ４０８を遅延させるために独立して且つ別々に提供され得る。例えば、ドライバ回路とＤＵＴとの間の経路での往復信号の移動時間は、ＤＵＴピン３４における駆動ＤＱＳ信号の終了と、受信されたＤＱＳ信号の開始との間に比較的長い遅延４２４が生じるような時間であり得る。結果として、ゲーティングがオフにされると、エッジ４１２の正確なタイミングに関する要件が緩和され得る。一方で、ゲーティングがエッジ４１４においてオンされると、オン状態であるドライバ回路及び比較器２０６には往復遅延がないため、タイミングを設定する要件が厳しくなる。受信から駆動までの間隔のエッジ遅延時間ｄ２は、理論的には、駆動されるＤＱＳ信号４１８がイネーブルにされる直前にゲート持続時間を開始するために、負の量であり得るが、実際には、ｄ１及びｄ２の両方は、ＤＵＴからレシーバまでのＤＱ信号の移動時間を考慮に入れて、正の遅延時間を含む。いくつかの実施形態では、ｄ２は、ｄ１よりも小さい場合があり、ゲート持続時間は、ＤＥ信号の駆動イネーブル期間よりも長い場合がある。
【0041】
次に、図３に戻ると、図３は、図４に示すゲートされたＤＱＳ信号２２８の生成のためのゲート回路２２０の例示的な実装形態を図示する。図３に示すように、駆動イネーブル入力２１２は、遅延線２２１、２２３の対及びＳＲフリップフロップ２２４を介してゲート回路２２０の制御入力２２２に結合される。遅延線２２１、２２３の例は、全体が参照により本明細書に組み込まれる米国特許第１０，２７６，２２９号明細書で説明されている。遅延線２２１、２２３及びＳＲフリップフロップ２２４は、ＤＥ信号２１３の立ち下がりエッジ及び立ち上がりエッジに独立して遅延時間を与える遅延回路を形成する。遅延線２２１は、ＤＥ信号２１３の立ち下がりエッジ４０８に遅延量ｄ１を与えるようにプログラム可能である一方、遅延線２２３は、ＤＥ信号２１３の立ち上がりエッジ４１０に遅延量ｄ２を与えるようにプログラム可能である。遅延線２２１、２２３のそれぞれは、５０ｐｓ未満、例えば１０ｐｓ～２０ｐｓの精度で調整可能な粗調整遅延線であり得る。いくつかの実施形態では、ＤＱＳ遅延ｄ１及びｄ２は、１～２ｎｓなどの１～５ｎｓの範囲であり得る。遅延線２２１の出力は、ＳＲフリップフロップ２２４のＲ入力に結合される。遅延線２２３の出力は、ＳＲフリップフロップ２２４のＳ入力に結合される。ＳＲフリップフロップ２２４の出力は、ゲート回路２２０の制御入力２２２に結合される。
【0042】
遅延２２１、２２３は、較正工程の一部として調整され得る。例えば、較正工程は、遅延されたＤＥ信号２２７及びＤＱＳ信号３５のタイミングに起因してＤフリップフロップ２３６が状態を変化させるまで、立ち下がり遅延線２２１及び立ち上がり遅延線２２３における遅延時間を調整することによって行われ得る。較正された遅延時間は、ＤＱＳ信号に対する遅延されたＤＥ信号のタイミングを決定し得る。いくつかの実施形態では、それぞれの遅延線２２１、２２３は、較正された遅延時間に対するマージンを与えるように別々に調整され得る。例えば、遅延線２２３における立ち上がり遅延時間は、ゲートされたＤＱＳ信号２２８を駆動エッジの前にオフにするように調整され得る。同様に、遅延線２２１の立ち下がり遅延時間は、バーストの最後の駆動エッジが終了した後、ゲートされたＤＱＳ信号２２８をオンにするように調整され得る。
【0043】
図３において、制御入力２２２は、ＤＥ信号２１３の遅延された立ち下がりエッジ及び立ち上がりエッジがＳＲフリップフロップ２２４において合成された後、遅延されたＤＥ信号２２７を搬送する。任意選択的に及び追加的に、マルチプレクサ２２６は、遅延されたＤＥ信号によってＤＱＳゲーティングが制御されることが望まれない場合、遅延されたＤＥ信号２２７が静的ＤＱＳゲーティング制御信号に置き換えられ得るように制御入力２２２に結合され得る。
【0044】
引き続き図３を参照すると、マルチプレクサ２３０は、受信されたＤＱＳ信号３５に結合される第１の選択入力「０」と、論理ローであり得る論理値２３１への第２の選択入力「１」とを有する。マルチプレクサ制御入力２３４は、遅延されたＤＥ信号２２７を受信し、遅延されたＤＥ信号２２７が論理ローであるとき、受信されたＤＱＳ信号３５をマルチプレクサ出力においてゲートされたＤＱＳ信号２２８になるように通過させるようにマルチプレクサ２３０を制御し、遅延されたＤＥ信号２２７が論理ハイであるとき、ゲートされたＤＱＳ信号２２８を論理レベル２３１に設定する。図４には、様々な波形間のタイミング関係の結果が示されている。
【0045】
任意選択的に及び追加的に、レシーバ回路２４０で受信されたＤＱ信号２４４をストローブするために遅延されたゲートされたＤＱＳ信号を使用する前に、ＤＱＳ遅延ユニット２３２などにより、ゲートされたＤＱＳ信号２２８に遅延が与えられ得る。いくつかの実施形態では、Ｄフリップフロップ２３６は、任意選択的に、遅延されたＤＥ信号２２７と、マルチプレクサへの「０」入力２３４とに結合される。Ｄフリップフロップ２３６は、ゲート回路２２０内において較正目的で使用され得る。例えば、Ｄフリップフロップ２３６のＱ出力端子におけるゲート整合信号は、ＤＱＳ信号３５の立ち上がりエッジに関して、遅延されたＤＥ信号２２７の状態に可観測性を与え得る。
【0046】
このように本発明の少なくとも１つの実施形態のいくつかの態様を説明してきたが、様々な変更形態、修正形態及び改良形態が当業者に容易に想起されることを理解されたい。例えば、単一のソースチャネルのみが図２及び図３に示されているが、本開示の態様は、駆動イネーブル信号に基づいて複数のＤＱチャネルをゲートするために、ゲートされたＤＱＳ信号を複数のソースチャネルに提供するように拡張され得ることが理解されるべきである。
【0047】
また、説明の簡略化のために、１つのストローブ線は、１つのデータ線に関連付けられるように図示されている。いくつかのシナリオでは、ストローブ線は、バスを形成する複数のデータ線など、複数のデータ線に関連付けられ得る。このようなシナリオでは、データ線上の信号を駆動又は受信するコンポーネントが複製され、ゲートされた同じストローブ信号から制御され得る。
【0048】
また、例示の簡略化のために、適切に機能するＤＵＴの動作について説明する。試験システムは、適切に機能するデバイスと同じようにＤＵＴが信号に応答しないことを特定するようにプログラムされ得、それ応答して、ＤＵＴが誤動作したことを示す出力を提供し得る。
【0049】
更なる変形形態として、ＡＴＥ及びＤＵＴは、ソース同期通信を使用してデータを通信し得る２つのデバイスの例として使用される。本明細書で説明した回路構成及び技術は、メモリチップと通信し得るプロセッサなど、ソース同期通信を使用してデータを通信する他のデバイスで使用され得る。
【0050】
そのような変更形態、修正形態及び改良形態は、本開示の一部であることが意図され、本発明の趣旨及び範囲内であることが意図される。更に、本発明の利点が示されているが、本明細書で説明した技術の全ての実施形態が、説明した全ての利点を含むわけではないことが理解されるべきである。いくつかの実施形態は、本明細書で有利なものとして説明した任意の特徴を実装しないことがあり、場合により、説明した特徴の１つ又は複数は、更なる実施形態を達成するために実装され得る。したがって、前述の説明及び図面は、単なる例示に過ぎない。
【0051】
本発明の様々な態様は、単独で、組み合わせて又は上記で説明した実施形態で具体的に述べられていない種々の配置で使用され得、したがって、その適用において、上記の説明に記載した又は図面に図示したコンポーネントの詳細及び配置に限定されない。例えば、ある実施形態で説明した態様は、他の実施形態で説明した態様と任意の方式で組み合わされ得る。
【0052】
また、本発明は、方法として具現化され得、その例が提供されている。方法の一部として行われる動作は、任意の好適な方法で順序付けされ得る。したがって、例示の実施形態で一連の動作として示されていても、いくつかの動作を同時に行うことを含み得る、図示の順序と異なる順序で動作が行われる実施形態が構築され得る。
【0053】
そのような変更形態、修正形態及び改良形態は、本開示の一部であることが意図され、本発明の趣旨及び範囲内であることが意図される。更に、本発明の利点が示されているが、本明細書の全ての実施形態が、説明した全ての利点を含むわけではないことが理解されるべきである。いくつかの実施形態は、本明細書において且つ場合により有利なものとして説明した任意の特徴を実装しないことがある。したがって、前述の説明及び図面は、単なる例示に過ぎない。
【0054】
特許請求の範囲における請求項の要素を修飾する「第１」、「第２」、「第３」などの序数の用語の使用は、それのみで任意の優先度、優先順位若しくは請求項のある要素が別の要素よりも上位にあるという順番又は方法の動作が行われる時間的順序を暗示するものではなく、特定の名称を有する請求項の要素を、同じ名称（序数の用語の使用を別にして）を有する別の要素と区別するための単なる符号として使用され、請求項の要素を区別する。
【0055】
また、本明細書で使用される表現及び専門用語は、説明のためのものであり、限定的であるとみなされるべきではない。本明細書における「包含する」、「含む」又は「有する」、「収容する」、「伴う」及びこれらの変化形の使用は、その後に列挙される項目及びその均等物並びに追加の項目を包含するように意図される。
【図1】
【図2】
【図3】
【図4】
【国際調査報告】