特表2023-538200双曲線関数を使用する指数関数の効率的なハードウェア実装形態
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-09-07
(54)【発明の名称】双曲線関数を使用する指数関数の効率的なハードウェア実装形態
(51)【国際特許分類】
G06F 7/556 20060101AFI20230831BHJP
G06F 17/10 20060101ALI20230831BHJP
G06F 17/17 20060101ALI20230831BHJP
【ＦＩ】
G06F7/556 B
G06F17/10 Z
G06F17/17
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022579876
(86)(22)【出願日】2021-04-08
(85)【翻訳文提出日】2022-12-22
(86)【国際出願番号】 US2021026472
(87)【国際公開番号】W WO2022046180
(87)【国際公開日】2022-03-03
(31)【優先権主張番号】17/001,060
(32)【優先日】2020-08-24
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】カッペッロ，ステファノ
【テーマコード（参考）】
5B056
【Ｆターム（参考）】
5B056FF01
5B056FF02
(57)【要約】
デジタルワードを分け、第１のワードによって定義されたアドレスにあるデータストアから予め算出した所定の値を取り出すことによって、デジタルワード入力から自然指数を判断することに関わる装置及び関連方法である。例示用の実施例では、取り出される値は双曲線和であってもよい。双曲線和に第２のワードを掛けてもよい。双曲線和をスケーリングし、それに乗算結果を加算すると、スケーリング済み指数値を生成することができる。スケーリング済み指数値をスケーリングすると、ｅＸを表す指数値を生み出すことができる。様々な実施例では、デジタルワード入力は固定小数点であっても浮動小数点であってもよく、又はそれらの間で変換されてもよい。様々な実施形態において、データストアはルックアップテーブルであってもよい。様々な実施例では、最小限のハードウェアリソースで自然指数を判断するために、コンパクトで融通の利くアーキテクチャを提供することができる。
【特許請求の範囲】
【請求項1】
自然指数コンピュテーション回路であって、固定小数点ワードを受信し、前記固定小数点ワードを第１のワードと第２のワードとに分けるように構成されたスプリッタ回路と、
前記第１のワードによって定義されたアドレスにあるデータストアから、所定の予め算出した双曲線和を取り出すように構成された取り出し回路と、
前記双曲線和と前記第２のワードとを掛け合わせ、かつ掛け合わせ双曲線和を出力するように構成された乗算回路と、
前記双曲線和を受信し、前記双曲線和を第１の係数でスケーリングするように構成された第１のスケーリング回路と、
前記スケーリング済み双曲線和と前記掛け合わせ双曲線和とを合算して、スケーリング済みの第２の和を生成するように構成された加算回路と、
前記スケーリング済みの第２の和を第２の係数でスケーリングし、ｅＸの近似値を出力するように構成された第２のスケーリング回路と、を備える、自然指数コンピュテーション回路。
【請求項2】
前記乗算回路及び前記加算回路が、少なくとも１つのデジタル信号プロセッサ（ＤＳＰ）において少なくとも部分的に実装されている、請求項１に記載の回路。
【請求項3】
前記乗算回路、前記加算回路、及び前記データストアのうちの少なくとも１つが、論理ゲートとして少なくとも部分的に実装されている、請求項１に記載の回路。
【請求項4】
前記データストアがルックアップテーブルである、請求項１に記載の回路。
【請求項5】
前記ルックアップテーブルが、固定小数点フォーマットにおいてエントリを記憶するように構成されている、請求項４に記載の回路。
【請求項6】
前記データストアが、浮動小数点フォーマットにおいてエントリを記憶するように構成されている、請求項１に記載の回路。
【請求項7】
前記第１の係数が２Ｂ－Ｉであり、ここで、Ｂは前記第１のワードの総ビット数であり、Ｉは前記第１のワードにおける整数ビット総数であり、前記第１のスケーリング回路では、前記双曲線和をＢ－Ｉビットだけ右ゼロパディングする、請求項１に記載の回路。
【請求項8】
前記第２の係数が１／（２Ｂ－Ｉ）であり、ここで、Ｂは総ビット数であり、Ｉは前記第１のワードにおける整数ビット総数であり、前記第２のスケーリング回路では、前記第２の和をＢ－Ｉビットだけビット単位で右シフトする、請求項１に記載の回路。
【請求項9】
浮動小数点から固定小数点への変換回路を前記スプリッタ回路の前に更に備え、前記変換回路が、浮動小数点入力を受信し、前記浮動小数点入力を前記スプリッタ回路によって受信される前記固定小数点ワードに変換するように構成されている、請求項１に記載の回路。
【請求項10】
固定小数点から浮動小数点への変換回路を前記第２のスケーリング回路の後に更に備え、前記変換回路が、固定小数点ファーマットにおいてｅＸの前記出力近似値を受信し、前記出力近似値を浮動小数点フォーマットにおいて出力するように構成されている、請求項１に記載の回路。
【請求項11】
前記第２のワードが１未満の数値を表す、請求項１に記載の回路。
【請求項12】
前記固定小数点ワードがＮビット長であり、前記第１のワードが前記固定小数点ワードの最初のＢビットであり
前記第２のワードが前記固定小数点ワードの最後のＡビットであり、
Ｎ＝Ａ＋Ｂであり、
前記第１のワードには前記固定小数点ワードのバイナリポイントが含まれている、請求項１に記載の回路。
【請求項13】
デジタル回路において指数を効率良く計算する方法であって、前記方法が、Ｎビット長であるデジタル固定小数点ワードＸを受信することと、
Ｘの最初のＢビットを第１のワードＷｂに、Ｘの残りのＡビットを第２のワードＷａに分けることであって、前記第１のワードはＩ整数ビット及びＢ－Ｉ小数ビットを含み、Ｎ＝Ａ＋Ｂであり、Ｘ＝Ｗｂ＋Ｗａである、分けることと、
Ｗｂによって定義されたアドレスにあるデータストアから、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）を表す所定の予め算出した双曲線和を取り出すことと、
前記双曲線和とＷａとを掛け合わせ、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ］を表す掛け合わせ双曲線和を生成することと、
前記双曲線和をスケーリング係数Ｋでスケーリングして、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×Ｋを表すスケーリング済み双曲線和を生成することと、
前記スケーリング済み双曲線和に前記掛け合わせ双曲線和を加算して、［ｓｉｎｈ（ｂ）＋ｃｏｓｈ（ｂ）］×［Ｗａ＋Ｋ］を表すスケーリング済みの第２の和を生成することと、
前記スケーリング済みの第２の和を１／Ｋでスケーリングすることにより、ｅＸの近似値として［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ／Ｋ＋１］の表現を生成することと、を含む、方法。
【請求項14】
前記乗算するステップ及び前記加算するステップが、少なくとも１つのデジタル信号プロセッサ（ＤＳＰ）において少なくとも部分的に実装され、ＷｂがＸのバイナリポイントを含み、
Ｋが２Ｂ－Ｉであり、
前記ｅＸの近似値が所定の誤差限度内で正確であるようにＢが選ばれ、
前記双曲線和をＫでスケーリングすることが、前記双曲線和をＢ－Ｉビットだけ右ゼロパディングすることを含み、
前記スケーリング済みの第２の和を１／Ｋでスケーリングすることが、前記第２の和をＢ－Ｉビットだけビット単位で右シフトすることを含む、請求項１３に記載の方法。
【請求項15】
プロセッサによって実行されると自然指数を計算する演算を引き起こす命令プログラムを提供する少なくとも１つの非一時的コンピュータ可読媒体であって、前記演算が、Ｎビット長であるデジタル固定小数点ワードＸを受信することと、
Ｘの最初のＢビットを第１のワードＷｂに、Ｘの残りのＡビットを第２のワードＷａに分けることであって、前記第１のワードはＩ整数ビット及びＢ－Ｉ小数ビットを含み、Ｎ＝Ａ＋Ｂであり、Ｘ＝Ｗｂ＋Ｗａである、分けることと、
Ｗｂによって定義されたアドレスにあるデータストアから、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）を表す所定の予め算出した双曲線和を取り出すことと、
前記双曲線和とＷａとを掛け合わせ、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ］を表す掛け合わせ双曲線和を生成することと、
前記双曲線和をスケーリング係数Ｋでスケーリングして、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ」（Ｗｂ）］×Ｋを表すスケーリング済み双曲線和を生成することと、
前記スケーリング済み双曲線和に前記掛け合わせ双曲線和を加算して、［ｓｉｎｈ（ｂ）＋ｃｏｓｈ（ｂ）］×［Ｗａ＋Ｋ］を表すスケーリング済みの第２の和を生成することと、
前記スケーリング済みの第２の和を１／Ｋでスケーリングすることにより、ｅＸの近似値として［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ／Ｋ＋１］の表現を生成することと、を含む、少なくとも１つの非一時的コンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【0001】
様々な実施形態は、概して指数計算回路に関するものである。
【背景技術】
【0002】
指数関数は、形式ｚ＝ｍｎの関数であり、ここで、ｍは底であり、ｎは指数である。指数関数は、実変数の指数関数の導関数がその関数の値に正比例するので、一意である。ｍがオイラー数（ｅ）である自然指数関数の場合、その関数がそれ自身の導関数になるように、比例定数は１である。純粋な数学及び応用数学において遍在する指数関数は、独立変数における一定の変化が従属変数における同じ割合の変化をもたらす、という関係をモデル化する。このような関係は、例えば、人口増加又は複利などの様々な自然科学及び社会科学において生じることがある。指数関係はまた、物理学、化学、工学、生物学、及び経済学においてもよく起こる。
【0003】
自然指数関数ｅＸとｅ－Ｘとの特定の組み合わせに関して、双曲線関数が定義される。双曲線正弦関数は、
【0004】
【数1】
【0005】
と表すことができる。双曲線余弦関数は、
【0006】
【数2】
【0007】
と表すことができる。したがって、ｅＸは、双曲線関数との関係では
【0008】
【数3】
【0009】
と表すことができる。
応用数学との関係では、誤差は、真の値又は基準値と、その値の推定値又は近似値との差である。誤差解析を使用すると、実システム及び実関数の数値モデリング又は近似において、近似又はモデルのパラメータが変化する際の数値誤差の伝搬を評価することができる。誤差解析を使用すると、計算の分解能又は精度を評価することができる。
応用数学との関係では、誤差は、真の値又は基準値と、その値の推定値又は近似値との差である。誤差解析を使用すると、実システム及び実関数の数値モデリング又は近似において、近似又はモデルのパラメータが変化する際の数値誤差の伝搬を評価することができる。誤差解析を使用すると、計算の分解能又は精度を評価することができる。
【発明の概要】
【課題を解決するための手段】
【0010】
デジタルワードを分け、第１のワードによって定義されたアドレスにあるデータストアから予め算出した所定の値を取り出すことによって、デジタルワード入力から自然指数を判断することに関わる装置及び関連方法である。例示用の実施例では、取り出される値は、双曲線和であってもよい。双曲線和に第２のワードを掛けてもよい。双曲線和をスケーリングし、それに乗算結果を加算すると、スケーリング済み指数値を生成することができる。スケーリング済み指数値をスケーリングすると、ｅＸを表す指数値を生み出すことができる。様々な例において、デジタルワード入力は、固定小数点フォーマットであっても浮動小数点フォーマットであってもよく、又はそれらの間で変換されてもよい。様々な実施形態において、データストアはルックアップテーブルであってもよい。様々な例では、最小限のハードウェアリソースで自然指数を判断する場合にコンパクトで融通の利くアーキテクチャを提供することができる。
【0011】
様々な実施形態は、１つ以上の利点をもたらすことができる。例えば、いくつかの実施形態は、デジタル信号から自然指数を計算するのに必要とされるリソースを有利に減らすことができる実施形態がある。いくつかの実施形態は、自然指数を計算するのに必要とされるルックアップテーブルの深さを少なくとも半分まで圧縮するように構成され得る。いくつかの実施形態は、ハードウェア可用性が限られた指数関数の広いダイナミックレンジに適合するのに適したコンパクトで融通の利くアーキテクチャとして有利に実装され得る。いくつかの実施形態は、自然指数が、単一のデジタル信号プロセッサ（digital signal processor、ＤＳＰ）を使用して、論理ゲートのみを使用して、又はそれらのリソース最適化組み合わせを使用して計算されることを可能にすることができる。いくつかの実施形態は、単一の積和演算ユニットのみを使用して有利に実装され得る。
【0012】
１つの代表的な態様では、自然指数コンピュテーション回路は、固定小数点ワードを受信し、固定小数点ワードを第１のワードと第２のワードとに分けるように構成されたスプリッタ回路と、第１のワードによって定義されたアドレスにあるデータストアから、所定の予め算出した双曲線和を取り出すように構成された取り出し回路と、双曲線和と第２のワードとを掛け合わせ、かつ掛け合わせ双曲線和を出力するように構成された乗算回路と、双曲線和を受信し、双曲線和を第１の係数でスケーリングするように構成された第１のスケーリング回路と、スケーリング済み双曲線和と掛け合わせ双曲線和とを合算し、スケーリング済みの第２の和を生成するように構成された加算回路と、スケーリング済みの第２の和を第２の係数でスケーリングし、ｅＸの近似値を出力するように構成された第２のスケーリング回路と、を含む。
【0013】
乗算回路及び加算回路は、少なくとも１つのデジタル信号プロセッサ（ＤＳＰ）において少なくとも部分的に実装されてもよい。乗算回路、加算回路、及びデータストアのうちの少なくとも１つが、論理ゲートとして少なくとも部分的に実装されてもよい。データストアは、ルックアップテーブルであってもよい。ルックアップテーブルは、固定小数点フォーマットにおいてエントリを記憶するように構成されてもよい。ルックアップテーブルの深さは、２Ｂであってもよく、ここで、Ｂは、第１のワードにおける総ビット数である。データストアは、浮動小数点フォーマットにおいてエントリを記憶するように構成されてもよい。
【0014】
第１の係数は、２Ｂ－Ｉであってもよく、ここで、Ｂは第１のワードの総ビット数であり、Ｉは第１のワードにおける整数ビット総数であり、第１のスケーリング回路では、双曲線和をＢ－Ｉビットだけ右ゼロパディングし得る。第２の係数は、１／（２Ｂ－Ｉ）であってもよく、ここで、Ｂは総ビット数であり、Ｉは第１のワードにおける整数ビット総数であり、第２のケーリング回路では、第２の和をＢ－Ｉビットだけビット単位で右シフトし得る。
【0015】
自然指数計算回路はまた、浮動小数点から固定小数点への変換回路をスプリッタ回路の前に含んでもよく、変換回路は、浮動小数点入力を受信し、浮動小数点入力をスプリッタ回路によって受信される固定小数点ワードに変換するように構成されている。自然指数計算回路はまた、固定小数点から浮動小数点への変換回路を第２のスケーリング回路の後に含んでもよく、変換回路は、固定小数点フォーマットにおいてｅＸの出力近似値を受信し、出力近似値を浮動小数点フォーマットにおいて出力するように構成されている。
【0016】
第２のワードは、１未満の数値を表し得る。この回路は、固定小数点ワードがＮビット長であり、第１のワードが固定小数点ワードの最初のＢビットであり、第２のワードが固定小数点ワードの最後のＡビットであり、Ｎ＝Ａ＋Ｂであり、第１のワードには固定小数点ワードのバイナリポイントが含まれるように構成されてもよい。ｅＸの近似値が所定の誤差限界内で正確であるように、Ｂを選んでもよい。
【0017】
別の代表的な態様では、デジタル回路において指数を効率良く計算する方法は、Ｎビット長であるデジタル固定小数点ワードＸを受信することと、Ｘの最初のＢビットを第１のワードＷｂに、Ｘの残りのＡビットを第２のワードＷａに分けることであって、第１のワードがＩ整数ビット及びＢ－Ｉ小数ビットを含み、Ｎ＝Ａ＋Ｂであり、Ｘ＝Ｗｂ＋Ｗａである、分けることと、Ｗｂによって定義されたアドレスにあるデータストアから、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）を表す所定の予め算出した双曲線和を取り出すことと、双曲線和とＷａとを掛け合わせ、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ］を表す掛け合わせ双曲線和を生成することと、双曲線和をスケーリング係数Ｋでスケーリングして、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×Ｋを表すスケーリング済み双曲線和を生成することと、スケーリング済み双曲線和に掛け合わせ双曲線和を加算して、［ｓｉｎｈ（ｂ）＋ｃｏｓｈ（ｂ）］×［Ｗａ＋Ｋ］を表すスケーリング済みの第２の和を生成することと、スケーリング済みの第２の和を１／Ｋでスケーリングすることにより、ｅＸの近似値として、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ／Ｋ＋１］の表現を生成することと、を含んでもよい。乗算するステップ及び加算するステップは、少なくとも１つのデジタル信号プロセッサ（ＤＳＰ）において少なくとも部分的に実装されてもよい。データストアは、固定小数点フォーマットにおいてエントリを記憶するように構成されたルックアップテーブルであってもよく、ルックアップテーブルの深さは２Ｂであってもよい。第１のワードＷｂは、Ｘのバイナリポイントを含んでもよく、Ｋは２Ｂ－Ｉであってもよく、双曲線和をＫでスケーリングすることが、双曲線和をＢ－Ｉビットだけ右ゼロパディングすることを含んでもよく、スケーリング済みの第２の和を１／Ｋでスケーリングすることが、第２の和をＢ－Ｉだけビット単位で右シフトすることを含んでもよい。ｅＸの近似値が所定の誤差限界内で正確であるように、Ｂを選んでもよい。
【0018】
別の代表的な態様では、少なくとも１つの非一時的コンピュータ可読媒体が、プロセッサによって実行されると、自然指数を計算する演算を引き起こす命令プログラムを提供することができる。演算は、Ｎビット長であるデジタル固定小数点ワードＸを受信することと、Ｘの最初のＢビットを第１のワードＷｂに、Ｘの残りのＡビットを第２のワードＷａに分けることであって、第１のワードがＩ整数ビット及びＢ－Ｉ小数ビットを含み、Ｎ＝Ａ＋Ｂであり、Ｘ＝Ｗｂ＋Ｗａである、分けることと、Ｗｂによって定義されたアドレスにあるデータストアから、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）を表す所定の予め算出した双曲線和を取り出すことと、双曲線和とＷａとを掛け合わせ、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ］を表す掛け合わせ双曲線和を生成することと、双曲線和をスケーリング係数Ｋでスケーリングして、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×Ｋを表すスケーリング済み双曲線和を生成することと、スケーリング済み双曲線和に掛け合わせ双曲線和を加算して、［ｓｉｎｈ（ｂ）＋ｃｏｓｈ（ｂ）］×［Ｗａ＋Ｋ］を表すスケーリング済みの第２の和を生成することと、スケーリング済みの第２の和を１／Ｋでスケーリングすることにより、ｅＸの近似値として［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ／Ｋ＋１］の表現を生成することと、を含んでもよい。
【0019】
添付図面及び以下の発明を実施するための形態において、様々な実施形態の詳細を明らかにする。発明を実施するための形態及び図面から、また特許請求の範囲から他の特徴及び利点が明らかになるであろう。
【図面の簡単な説明】
【0020】
【図1】開示の回路及び工程が実装され得る代表的なプログラマブル集積回路（integrated circuit、ＩＣ）を表す。
【図2】自然指数コンピュテーション回路の代表的なユースケースを表す。
【図3A】代表的な自然指数コンピュテーション回路のブロック図を表す。
【図3B】浮動小数点値を受け入れ、出力するコンパクトで融通の利く指数コンピュテーション回路のブロック図を表す。
【図3C】固定小数点値を受け入れ、浮動小数点値を出力する代表的な自然指数コンピュテーション回路のブロック図を表す。
【図3D】双曲線和の浮動小数点データストアが設けられた代表的な自然指数コンピュテーション回路のブロック図を表す。
【図4】統合アーキテクチャにおいて、高水準言語表現を使用して、コンパクトな指数コンピュテーションを実装する代表的なシステムのブロック図を表す。
【図5】入力ダイナミックレンジが一定である代表的なアーキテクチャの精度を評価するシミュレーション結果を表す。
【図6】入力ダイナミックレンジが変わる際の代表的なアーキテクチャの精度を評価するシミュレーション結果を表す。
【図7A】ワード幅が第１の入力ダイナミックレンジにわたって変わる際の代表的なアーキテクチャの精度を評価するシミュレーション結果を表す。
【図7B】ワード幅が第２のより広い入力ダイナミックレンジにわたって変わる際の代表的なアーキテクチャの精度を評価するシミュレーション結果を表す。
【図8】回路において指数を計算する場合の代表的なコンパクトで融通の利く方法を表す。
【図9】指数を計算する回路の構成を最適化する場合の代表的な方法を表す。
【図10】開示の回路及び工程が実装され得るシステムオンチップ（System-on-Chip、ＳＯＣ）用の代表的なアーキテクチャを示す。
【発明を実施するための形態】
【0021】
様々な図面における同様の参照符号は、同様の要素を示す。
自然指数のコンパクトで融通の利く計算に関わる装置及び関連方法である。理解しやすいように、本明細書は、以下のように編成されている。最初に、図１を参照しながら、データ通信を行うのに適した代表的なプラットフォーム（例えば、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ））を手短に紹介する。二番目に、図２を参照しながら、自然指数のコンパクトな計算を実装する代表的なユースケースについて説明する。三番目に、図３Ａ～図９を参照しながら、自然指数のコンパクトな計算の場合の様々な実装形態を示す代表的な回路及び方法について説明する。最後に、図１０を参照しながら、データ通信及びＤＳＰを行うのに適した別の代表的なプラットフォーム（例えば、システムオンチップ（ＳＯＣ））を手短に紹介する。
自然指数のコンパクトで融通の利く計算に関わる装置及び関連方法である。理解しやすいように、本明細書は、以下のように編成されている。最初に、図１を参照しながら、データ通信を行うのに適した代表的なプラットフォーム（例えば、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ））を手短に紹介する。二番目に、図２を参照しながら、自然指数のコンパクトな計算を実装する代表的なユースケースについて説明する。三番目に、図３Ａ～図９を参照しながら、自然指数のコンパクトな計算の場合の様々な実装形態を示す代表的な回路及び方法について説明する。最後に、図１０を参照しながら、データ通信及びＤＳＰを行うのに適した別の代表的なプラットフォーム（例えば、システムオンチップ（ＳＯＣ））を手短に紹介する。
【0022】
図１は、開示の回路及び工程が実装され得る代表的なプログラマブル集積回路（ＩＣ）を表す。プログラマブルＩＣ１００としては、ＦＰＧＡ論理回路が挙げられる。プログラマブルＩＣ１００は、様々なプログラマブルリソースにより実装することができ、システムオンチップ（ＳＯＣ）と称することができる。ＦＰＧＡ論理回路の様々な例には、配列したいくつかの異なるタイプのプログラマブル論理ブロックを挙げることができる。
【0023】
例えば、図１は、マルチギガビットトランシーバ（multi-gigabit transceiver、ＭＧＴ）１０１、構成可能論理ブロック（configurable logic block、ＣＬＢ）１０２、ランダムアクセスメモリブロック（blocks of random access memory、ＢＲＡＭ）１０３、入力／出力ブロック（input/output block、ＩＯＢ）１０４、構成及びクロッキング論理回路（configuration and clocking logic、ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、専用入力／出力ブロック（Ｉ／Ｏ）１０７（例えば、クロックポート）、及び他のプログラマブル論理回路１０８（例えば、デジタルクロックマネージャ、アナログ－デジタル変換器、システム監視論理回路）を含む多数の異なるプログラマブルタイルを含むプログラマブルＩＣ１００を示す。プログラマブルＩＣ１００は、専用プロセッサブロック（ＰＲＯＣ）１１０を含む。プログラマブルＩＣ１００には、内部及び外部の再構成ポート（図示せず）を含むことができる。
【0024】
様々な例において、ＭＧＴ１０１を使用して、シリアライザ／デシリアライザを実装することができる。ＭＧＴ１０１としては、様々なデータシリアライザ及びデータデシリアライザを挙げることができる。データシリアライザとしては、様々なマルチプレクサ実装形態を挙げることができる。データデシリアライザとして、様々なデマルチプレクサ実装形態を挙げることができる。
【0025】
ＦＰＧＡ論理回路の例によっては、各プログラマブルタイルは、それぞれの隣り合うタイルにおいて、対応する相互接続要素間に標準化相互接続１２４を有するプログラマブル相互接続要素（interconnect element、ＩＮＴ）１１１を含む。それ故、まとめられたプログラマブル相互接続要素は、図示のＦＰＧＡ論理回路では、プログラマブル相互接続構造を実装する。プログラマブル相互接続要素ＩＮＴ１１１は、図１に含まれる例で示す通り、同じタイル内にプログラマブル論理要素間の内部接続１２０を含む。プログラマブル相互接続要素ＩＮＴ１１１は、図１に含まれる例で示す通り、同じタイル内にプログラマブル相互接続要素ＩＮＴ１１１間の相互ＩＮＴ接続１２２を含む。
【0026】
例えば、ＣＬＢ１０２は、ユーザ論理回路を実装するようにプログラムされ得る構成可能論理要素（configurable logic element、ＣＬＥ）１１２に加え、単一のプログラマブル相互接続要素ＩＮＴ１１１を含んでもよい。ＢＲＡＭ１０３は、ＢＲＡＭ論理要素（BRAM logic、ＢＲＬ）１１３及び１つ以上のプログラマブル相互接続要素を含んでもよい。例によっては、タイルに含まれる相互接続要素の個数は、タイルの高さに応じて変わってもよい。描写の実装形態では、ＢＲＡＭタイルの高さは、５個のＣＬＢと同じであるが、他の個数（例えば、４個）も使用することができる。ＤＳＰタイル１０６は、ＤＳＰ論理要素（DSP logic、ＤＳＰＬ）１１４及び１つ以上のプログラマブル相互接続要素を含んでもよい。ＩＯＢ１０４は、例えば、入力／出力論理要素（input/output logic、ＩＯＬ）１１５の２つのインスタンス、及びプログラマブル相互接続要素ＩＮＴ１１１の１つのインスタンスを含んでもよい。例えば、Ｉ／Ｏ論理要素１１５に接続された実際のＩ／Ｏボンドパッドは、様々な図示の論理ブロックの上に重ねた金属を使用して製造することができ、入力／出力論理要素１１５のエリアに留めなくてもよい。
【0027】
図示の実装形態では、ダイの中心近くの柱状エリア（図１では網掛けで示す）は、構成、クロック、及び他の制御論理回路に使用される。列から延びる水平エリア１０９には、プログラマブルＩＣ１００の幅にわたってクロック及び構成信号が分布している。「柱」エリア、また「水平」エリアと言うとき、図面を縦向きに見た場合であることに留意すること。
【0028】
図１に示したアーキテクチャを活用したいくつかのプログラマブルＩＣは、プログラマブルＩＣの大部分を作り上げる規則的な柱状構造を中断させる更なる論理ブロックを含んでもよい。更なる論理ブロックは、プログラマブルブロック及び／又は専用倫理回路であってもよい。例えば、図１に示したプロセッサブロックＰＲＯＣ１１０は、ＣＬＢ１０２及びＢＲＡＭ１０３のいくつかの列に跨る。
【0029】
図１は、代表的なプログラマブルＩＣアーキテクチャを示す。列における論理ブロックの個数、列の相対幅、列の個数と順番、列に含まれる論理ブロックのタイプ、その論理ブロックの相対サイズ、また相互接続／論理実装形態は、単に例として提供している。例えば、実際のプログラマブルＩＣでは、ユーザ論理回路の効率の良い実装を促進するために、ＣＬＢ１０２が表示されていればどこでも、ＣＬＢ１０２の２つ以上の隣り合う列が含まれてもよい。
【0030】
例えば、プログラマブルＩＣ１００などの集積回路（ＩＣ）（例えば、ＦＰＧＡ）が、自然指数を判断するのに使用されてもよい。ＩＣのアーキテクチャは、ワードを第１のワードと第２のワードとに分け、第１のワードを使用してデータストアから双曲線和を取り出すことによって、デジタルワード入力から自然指数を効率良く計算するように有利に構成され得る。
【0031】
図２は、自然指数コンピュテーション回路の代表的なユースケース２００を表す。固定小数点ワードＸ２０５は、オイラー数（「ｅ」と表される数学的定数）を累乗すべき指数として意図され得る指数を表す。ｅＸと表され得るワードＸは、Ｎビット長２１５［０：Ｎ－１］である。ワードＸは、Ｂビット長２２０である第１のワードＷｂと、Ａビット長２２５である第２のワードＷａとに分けられる。第１のワードＷｂは、バイナリポイント２４０を含み、それにより、Ｉ整数ビット２３０及びＦ小数ビット２３５を含む。ワードＸの残りの小数ビットは、Ａにある。したがって、Ｘにおけるビット数がＷｂにおけるビット数＋Ｗａにおけるビット数に等しくなるため、Ｎ＝Ｂ＋Ａである。同様に、Ｂにおけるビット数が整数ビット数＋小数ビット数に等しくなるため、Ｂ＝Ｉ＋Ｆである。
【0032】
ワードＷｂは、データストア２１０において、ｅＸの結果、又はそれからの結果の望ましい表現を生成するのに十分なデータを表す双曲線三角表現を含むアドレスとして使用され得る。双曲線三角表現を更なる演算で使用して、望ましい許容範囲内でｅ．．．ｘの結果を生成することができる。更なる演算としては、加算、乗算、又はそれらの組み合わせを挙げることができる。更なる演算が、例えば、Ｗａに対しても行われてもよい。
【0033】
したがって、双曲線を使用する様々なコンパクトで融通の利くアーキテクチャでは、指数関数を有利に実装することができる。例えば、実施形態によっては、埋め込み回路（例えば、ＦＰＧＡ又はＡＳＩＣ）において指数計算回路を有利に実装することができる。
【0034】
指数関数のダイナミックレンジは、極めて広く、デジタル実装を課題の多いものにすることがあり得る。様々な実施形態では、指数関数を計算するのに使用されるルックアップテーブルのサイズを圧縮し、かつ計算に使用される処理リソースを減らす指数関数の性質を有利に実装することができる。いくつかの実施形態は、単一の圧縮ルックアップテーブルと単一の積和演算ユニットを使用して実装することができ、これは、例えば、面積とリソースが限られている場合に有利な場合がある。実施形態によっては、例えば、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）、高速フーリエ変換（fast Fourier transform、ＦＦＴ）回路、及びデジタル信号処理（ＤＳＰ）の用途で、コンパクトな指数計算回路を有利に実装することができる。
【0035】
例証として、デジタルワードＸは、結果（ｙ）：ｙ＝ｅＸが求められるオイラー数の指数であってもよい。ただし、ｅＸは、以下の双曲線関数の和と表してもよい。
【0036】
式１：ｙ＝ｅＸ＝ｃｏｓｈ（Ｘ）＋ｓｉｎｈ（Ｘ）
ここで、ｃｏｓｈは双曲線余弦関数であり、ｓｉｎｈは双曲線正弦関数である。
ここで、ｃｏｓｈは双曲線余弦関数であり、ｓｉｎｈは双曲線正弦関数である。
【0037】
Ｘは、係数ＫでスケーリングされたＷｂとＷａとの和として表すことができ、ここで、Ｘ＝Ｗｂ＋Ｗａ×Ｋである。例えば、例証として、Ｗａは、固定小数点ワードＡビット長であってもよい。Ｎビット長になるようにＷａを左ゼロパディングすると、ここで、最初のＢビットはゼロに等しく、その結果はＷａ／Ｋであり、ここで、Ｋ＝２Ｂ－Ｉである。例えば、固定小数点数が使用されるか又は浮動小数点数が使用されるかに基づき、Ｂ、Ａ、Ｉ、又はＦの値、又はそれらの何らかの組み合わせの値を含む所与の実装形態に適するようにＫを選ぶことができる。
【0038】
次に、ｙが、Ｗａ×Ｋ及びＷｂを使用して表現し直され、拡張され、簡略化され得る。
【0039】
【数4】
【0040】
Ｗｂは、Ｘの長さＡ（Ｗａにおけるビット数）、Ｎ（Ｘにおけるビット数）、及びＩ（Ｗｂにおける整数ビット数）の関数として、次のように表すことができる。
【0041】
【数5】
【0042】
Ｗａの値がＸの小数ビットによって判断されるので、Ｗａ＜１であると仮定することができる。この仮定により、ｓｉｎｈ（Ｗａ）及びｃｏｓｈ（Ｗａ）を以下のように簡略化することができる。
【0043】
【数6】
【0044】
Ｗａがゼロに近づくにつれてｓｉｎｈ（Ｗａ）の限界がＷａに近づき、Ｗａがゼロに近づくにつれて、ｃｏｓｈ（Ｗａ）の限界が１に近づき、Ｗａ＜１と仮定すると、又は特にＷａ＜＜１の場合（Ｗａが１よりもかなり小さい）、ｓｉｎｈ（Ｗａ）をＷａとして近似することができ、ｃｏｓｈ（Ｗａ）を１として近似することができる。したがって、式２Ｃを以下のように簡略化することができる。
【0045】
【数7】
【0046】
図３Ａには、代表的な自然指数コンピュテーション回路のブロック図を表す。指数計算回路３００Ａでは、Ｎビット［０：Ｎ－１］の固定小数点ワードＸを受信する。分割回路３０２では、Ｘを、ビット［Ｂ＋１：Ｎ－１］の第１のワードＷｂと、ビット［０：Ａ－１］の第２のワードＷａとの２つのワードに、ビット単位で分け、ここで、ＡはＷａにおけるビット数であり、ＢはＷｂにおけるビット数であり、Ｎ＝Ｂ＋Ａである。第１のワードＷｂは、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）を表す値に対応する、データストア３０４にあるアドレスである。データストア３０４は、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）に所定の予め算出した値を持つ、例えば、ルックアップテーブル、又はその一部として実装されてもよい。データストア３０４は、例えば、読み取り専用メモリ（read-only memory、ＲＯＭ）において実装されてもよく、ランダムアクセスメモリ（random access memory、ＲＡＭ）、ブロックＲＡＭ（block RAM、ＢＲＡＭ）、スタティックＲＡＭ（static RAM、ＳＲＡＭ）、ダイナミックＲＡＭ（dynamic RAM、ＤＲＡＭ）、又は他の適切なデータストアにあるルックアップテーブルとして実装されてもよい。例えば、それに限るのでなく例証として、データストア３０４は、ＢＲＡＭにあり、所定の範囲内のＷｂの各値が［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］の所定の予め算出した値である、深さ２Ｂのルックアップテーブルとして実装されてもよい。所定の範囲は、Ｂの所定の値に従って設定され得る。ＸをＢビットとＡビットとの２つのワードに分けることにより、Ｎビットにおいて働くのに十分な乗算器からＢビット又はＡビットの最大値において働くのに十分な乗算器に、乗算器３０６のサイズを有利に減らすことができる。
【0047】
データストア３０４から取り出された双曲線和は、以下の式として表すことができる。
式６：ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）
双曲線和に、乗算回路３０６によってＷａを掛けると、以下の式として表され得る掛け合わせ双曲線和が得られる。
式６：ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）
双曲線和に、乗算回路３０６によってＷａを掛けると、以下の式として表され得る掛け合わせ双曲線和が得られる。
【0048】
式７：［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×Ｗａ
スケーリング回路３０８では、データストア３０４から取り出した双曲線和を係数Ｋでスケーリングする。Ｘが固定小数点数である実装形態では、Ｋは、例えば、２Ｂ－Ｉであってもよく、ここで、ＢはＷｂにおけるビット数であり、ＩはＢにおける整数ビット数である。Ｘが浮動小数点数である実装形態によっては、例えば、双曲線和をＢ－Ｉビットだけ右ゼロパディングすることによって、スケーリング回路３３８においてスケーリングを果たすことができる。
スケーリング回路３０８では、データストア３０４から取り出した双曲線和を係数Ｋでスケーリングする。Ｘが固定小数点数である実装形態では、Ｋは、例えば、２Ｂ－Ｉであってもよく、ここで、ＢはＷｂにおけるビット数であり、ＩはＢにおける整数ビット数である。Ｘが浮動小数点数である実装形態によっては、例えば、双曲線和をＢ－Ｉビットだけ右ゼロパディングすることによって、スケーリング回路３３８においてスケーリングを果たすことができる。
【0049】
次に、合算回路３１０において、掛け合わせ双曲線和とスケーリング済み双曲線和とを合算することにより、以下の式として表され得るスケーリング済み指数計算を生成する。
【0050】
【数8】
【0051】
次に、スケーリング回路３１２では、スケール済み指数計算にスケーリング係数１／Ｋを適用して、指数計算を生成する。スケーリング回路３１２は、例えば、Ｋ＝２Ｂ－Ｉである固定小数点実装形態などにおいて、Ｂ－Ｉビットだけ右ビット単位シフトしたものであってもよい。
【0052】
スケーリング回路３１２によって生成された指数計算は、以下の式として表すことができる。
【0053】
【数9】
【0054】
式５に従えば、この指数計算は、ｅＸにほぼ等しくなる。
【0055】
【数10】
【0056】
したがって、図３Ａに表した通りに実装される回路は、入力Ｘから、Ｘの所与の範囲、またＮ、Ａ、及びＢのサイズの場合で、容認できる誤差限界内でｅＸの値を有利に計算するように構成され得る。
【0057】
図３Ｂには、浮動小数点値を受け入れ、出力するコンパクトで融通の利く自然指数コンピュテーション回路のブロック図を表す。回路３００Ｂは、例えば、図３Ａに実装されたものと同様の回路であってもよく、浮動小数点入力が受信され、固定小数点に変換され、指数計算が生成され、それにより浮動小数点出力に変換されることを可能にする浮動小数点変換ブロックが回路の入口及び出口に追加されている。大抵、浮動小数点値が受信され、浮動小数点から固定小数点への変換回路３３０によって、固定小数点ワードＸに変換される。ワードＸは、分割回路３３２によって、第１のワードＷｂと第２のワードＷａとに分けられる。Ｗｂによって定義されたアドレスにあるデータストア３３４から双曲線和が受信される。乗算回路３３６によって双曲線和とＷａとを掛け合わせて、掛け合わせ双曲線和を生成する。双曲線和をスケーリング回路３３８において係数Ｋでスケーリングし、その結果を合算回路３４０によって掛け合わせ双曲線和に合算して、スケーリング済み指数計算値を生成する。スケーリング済み指数計算がスケーリング回路３４２によって係数１／Ｋでスケーリングされ、その結果としての固定小数点指数計算が固定小数点から浮動小数点への変換回路３４４によって浮動小数点値に変換される。結果としての浮動小数点指数計算は、容認できる誤差限度内のｅＸの表現とすることができる。
【0058】
図３Ｃには、固定小数点値を受け入れ、浮動小数点値を出力する代表的な自然指数コンピュテーション回路のブロック図を表す。回路３００Ｃは、例えば、図３Ａに実装されたものと同様な回路であってもよく、浮動小数点入力が受信され、指数計算が生成され、それにより浮動小数点出力に変換されるのを可能にする浮動小数点変換ブロックが回路の出口に追加されている。大抵、固定小数点ワードＸが受信され、分割回路３６０によって第１のワードＷｂと第２のワードＷａとに分けられる。双曲線和は、Ｗｂによって定義されたアドレスにあるデータストア３６２から取り出される。双曲線和とＷａとを乗算回路３６４によって掛け合わせ、掛け合わせ双曲線和を生成する。双曲線和をスケーリング回路３６６において係数Ｋでよってスケーリングし、その結果を合算回路３６８によって、掛け合わせ双曲線和に合算して、スケーリング済み指数計算を生成する。スケーリング済み指数計算は、スケーリング回路３７０によって係数１／Ｋでスケーリングされ、結果としての固定小数点指数計算が固定小数点から浮動小数点への変換回路３７２によって浮動小数点値に変換される。結果としての浮動小数点指数計算は、容認できる誤差限度内のｅＸの表現とすることができる。
【0059】
図３Ｄには、双曲線和の浮動小数点データストアを備える代表的な自然指数コンピュテーション回路のブロック図を表す。指数計算回路３００Ｄは、例えば、図３Ａに実装されたものと同様の回路であってもよく、データストアが浮動小数点値を記憶するように構成され、また第２のワードを浮動小数点ワードに変換することにより固定小数点入力が受信され、指数計算が生成され、自然浮動小数点出力が生み出されるのを可能にする浮動小数点変換ブロックが追加されている。大抵、固定小数点ワードＸが受信され、分割回路３８０によって、第１のワードＷｂと第２のワードＷａとに分けられる。Ｗｂによって定義されたアドレスにある浮動小数点データストア３８２から浮動小数点フォーマットの双曲線和が受信される。データストア３８２には、浮動小数点ファーマットのｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）を表す事前読み込みの予め算出した双曲線和を提供することができる。Ｗａは、固定小数点から浮動小数点への変換回路３８４において固定小数点フォーマットから浮動小数点フォーマットに変換される。
【0060】
乗算回路３８６によって双曲線和とＷａとを掛け合わせて、掛け合わせ指数双曲線和を生成する。スケーリング回路３８８合算において、この双曲線和を係数Ｋでスケーリングし、回路３９０によってこの結果を掛け合わせ双曲線和に合算し、スケーリング済み指数計算を生成する。スケーリング済み指数計算は、スケーリング回路３９２によって、係数１／Ｋでスケーリングされる。結果としての浮動小数点計算は、容認できる誤差範囲内のｅＸの表現とすることができる。
【0061】
図４には、高水準言語表現を使用して、統合アーキテクチャにおいてコンパクトな指数コンピュテーションを実装する代表的なシステムのブロック図を表す。具体的には、図４には、高水準言語（high-level language、ＨＬＬ）において命令をコンパイルし、ｎ個のプログラマブル論理ブロック（１、２、３、．．．ｎ）のうちの例えばいずれか又は全てを構成する汎用システムを表す。構成システム４００Ａは、展開環境４０５を含む。ユーザは、実行時に、ＦＰＧＡ４６５を使用して圧縮データストアにより指数コンピュテーションを行うことができるハードウェアアーキテクチャを、コンパイル時のレジスタ転送レベル（register-transfer level、ＲＴＬ）発生を経て、生み出すことができる命令を、ＨＬＬ（例えば、Ｐ４言語）を使用して、設計時に生成することができる。展開環境４０５はまたＨＬＬコンパイラ４１５を含む。ＨＬＬコンパイラ４１５は、ＨＬＬプログラム４１０及びデータベース４２０と動作可能に接続する。この描写の例では、データベース４２０は、ユーザライブラリ４２０ａ及びＨＬＬライブラリ４２０ｂを含む。ＨＬＬコンパイラ４１５では、データベース４２０にある使用可能なライブラリファイルを選択し、ＨＬＬコマンドをコンパイルして、データ構造とも称され得る１つ以上の命令セットにすることができる。展開の間、ＨＬＬコンパイラ４１５では、命令セットをデータストア又はＮＶＭ４２５（不揮発性メモリ）に記憶することができる。
【0062】
構成システム４００Ａはまた、実装環境４３０を含む。例えば、実装エンジニアは、いくつかのコンパイラツールを使用して、ＮＶＭ４２５に記憶された命令を、例えばビットストリームを介して、例えばＦＰＧＡ４６５などのターゲットデバイスに読み込まれ得るハードウェア／ソフトウェア実装形態４３０ａ（例えば、ＲＴＬ（レジスタ転送論理回路））に変換することができる。実施形態によっては、実装環境４３０は、例えば、展開環境４０５にあるユーザ入力高水準言語プログラミングによって指定された設計に従って、固定ハードウェアを実現する（例えば、ＡＳＩＣにおいて）のに相応しいデータファイルを生成することができる。
【0063】
構成システム４００Ａはまた、ハードウェア環境４４０を含む。ハードウェア環境４４０は、例えば、ラインカードを含んでもよい。実施形態によっては、ハードウェア環境４４０は、ネットワークインターフェースカード（network interface card、ＮＩＣ）を含んでもよい。この描写の例では、ハードウェア環境４４０は、外部信号を接続して、ＦＰＧＡ（例えば、ＦＰＧＡ４６５）にするいくつかのバッファ４４５ａ（例えば、Ｉ／Ｏインターフェースを形成することのできる）を含む。描写の例では、ＦＰＧＡ４６５は、例えば、展開環境４０５におけるユーザ入力高水準言語プログラミングによって指定された設計に従って回路機構を実現するのに使用可能なプログラマブルハードウェアリソースを表すｎ個のプログラマブル論理ブロックを含む。ＦＰＧＡ４６５はまた、様々な補助機能を提供することのできる他のデバイス４４５ｂと接続する。
【0064】
図５には、入力ダイナミックレンジが一定である代表的なアーキテクチャの精度を評価するシミュレーション結果を表す。様々な実施形態において、指数計算の精度は、Ｗｂに含まれるビット数Ｂによって決まってくる。所定の整数ビット数である固定小数点入力Ｘに対して構成された実施形態などのいくつかの実施形態では、精度は、Ｗｂに含まれる小数ビット数Ｆの結果として間接的にＢによって決まってくる（ここで、Ｆ＝Ｂ－Ｉ）。Ｆが増えると、Ａが減り、それによってＷａの値が小さくなる。Ｗａの値が小さくなるにつれて、Ｗａは０に近づき、式４Ａ及び４Ｂにおける仮定を簡略化することにより、ますます正確になる簡略化式５をもたらす。
【0065】
Ｎ＝２８、Ｌｆ＝１４であり、Ｘが範囲［－１、１］にある例示用の実施例ではＢが変わってくるので、最大誤差グラフ５０１では、非圧縮実装形態（例えば、ｅＸの「正確な」計算）と、図３Ａに示されているものなどの圧縮実装形態における計算とで最大誤差を比較する。Ｂが１２ビットに近づくにつれて、最大誤差は、ほぼ３．４８×１０－５からほぼ３．０７×１０－５に下がり、１５ビットを通して一定のままである。Ｂ＝１６ビットでは、誤差は、ほぼ３．１×１０－５に幾分上がる。
【0066】
平均誤差グラフ５０２では、グラフ５０１と同じ実装形態における非圧縮計算と圧縮計算とで平均誤差を比較する。グラフ５０２は、非圧縮計算の平均誤差がＢ＝１７付近で収束し、安定したままであったことを示す。したがって、所定の誤差限界に従って、例えば、Ｂの値又は範囲を選択し、予め定めることができる。Ｂの範囲を使用して、Ｂビットのワードの範囲内で、データストアにある全てのアドレスＷｂに対して、ルックアップテーブルの幅を２Ｂとして予め定め、またｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）の値を予め定めることができる。
【0067】
図６には、入力ダイナミックレンジが変わるにつれた代表的なアーキテクチャの精度を評価するシミュレーション結果を表す。精度は、例えば、Ｗｂが固定小数点フォーマットである場合など、バイナリポイントの前の第１のワードＷｂにおける整数ビット数（Ｉ）によって決まってくる場合がある。例えば、Ｂが一定に保持され、Ｉが増えると、Ｗｂにおける小数ビット数（Ｆ）は減る。したがって、表される値の精度、それ故ルックアップテーブルの粒度が下がる可能性があるので、精度が下がる可能性がある。
【0068】
Ｎ＝１６、Ｌｆ＝１４、Ｂ＝１２であり、Ｘが範囲［－｜２Ｉ－１｜、２Ｉ－１］にある例示用の実施例ではＩが変わってくるので、最大誤差グラフ６０１では、非圧縮実装形態（例えば、ｅＸの「正確な」計算）と、図３Ａに示されているものなどの圧縮実装形態における計算とで最大誤差を比較する。同様に、平均誤差グラフ６０２では、同じシミュレーションシナリオにおいて平均誤差を比較する。３ビット未満では、圧縮埋め込みにおける誤差は、約０．１５×１０－４で、非圧縮実装形態とほとんど区別できないままである。Ｉ＝３ビットの後、誤差が大きくなり始める。したがって、所定の誤差限界に従って、例えば、Ｉの誤差の値又は範囲を選択し、予め定めることができる。例えば、Ｘの所定の範囲に応じて、その値を表すのに十分であるようにＩの値を選ぶことができ、選ばれるＢの値は、所定の誤差限界内に留まるのに十分な精度でＸを表すのにＦが十分に大きくなるように、Ｉによって決まってくる。
【0069】
図７Ａには、ワード幅が第１の入力ダイナミックレンジにわたって変わるのにつれた代表的なアーキテクチャの精度を評価するシミュレーション結果を示す。精度は、例えば、データストアに記憶された所定の予め算出した双曲線和における分数ビット数によって決まってくる場合がある。記憶された分数ビット数は、Ｌｆで表すことができる。Ｌｆは、例えば、構成工程中に判断することができ、例えば、Ｘ、Ｂ、Ｉ、Ｆ、又はそれらの何らかの組み合わせによって決まってくる場合がある。
【0070】
Ｎ＝１６であり、Ｌｆが範囲［１０、１８］にあり、Ｂが範囲［９、１２］にあり、Ｘが範囲［－１、１］にある例示用の実施例では、Ｌｆ及びＢが変わってくるので、最大誤差グラフ７０１では、非圧縮実装形態（例えば、ｅＸの「正確な」計算）と、３Ａに示されているものなどの非圧縮実装形態における計算とで、最大誤差を比較する。同様に、平均誤差グラフ７０２では、同じシミュレーションシナリオにおいて平均誤差を比較する。グラフ７０１及び７０２上のそれぞれ異なる圧縮系列は、Ｌｆが誤差に対して変えられ、プロットされるＢの別個の値を表す。図から分かるように、誤差は、大抵、Ｌｆが増えるにつれて指数関数的減衰で緩和され、精度の改善は、Ｌｆが増え続けるにつれて低下する。同様に、誤差はＢが増えるにつれて緩和されるが、収穫逓減を伴う。Ｂ及びＬｆを増加させることによる誤差の改善は、平均誤差よりも最大誤差を評価するときに顕著であり、増えたＢとＬｆとに対する応答は、このレベルでは区別できないように見える可能性がある。
【0071】
図７Ｂには、ワード幅が第２のより大きい入力ダイナミックレンジにわたって変わってくるのにつれた代表的なアーキテクチャの精度を評価するシミュレーション結果を示す。最大誤差グラフ７０３では、Ｘの範囲が［－２、２］に広げられることを唯一の例外として、図７Ａに示されるのと同様のシミュレーションシナリオにおいて、図３Ａに示されるように、非圧縮実装形態（例えば、ｅＸの「正確な」計算）と圧縮実装形態における計算とで最大誤差を比較する。同様に、平均誤差グラフ７０４では、同じシミュレーションシナリオにおいて平均誤差を比較する。グラフ７０３と７０４とのそれぞれ異なる圧縮系列は、誤差に対してＬｆが変えられ、プロットされるＢの別個の値を表す。
【0072】
図から分かるように、誤差はまた、大抵、Ｌｆが増えるにつれて指数関数的減衰で緩和され、Ｌｆが増え続けるにつれて精度の改善が低下する。同様に、誤差は、Ｂが増えるにつれて緩和され、これも収穫逓減を伴う。Ｂ及びＬｆを増加させることによる誤差の改善は、平均誤差よりも最大誤差を評価するときに顕著であり、増えたＢとＬｆとに対する応答は、多くの場合、このレベルでは区別できない。最も注目すべきことに、Ｘの範囲が広がると、Ｂが、誤差、特に最大誤差に強い影響を及ぼすように見える。例えば、最大誤差は、Ｂ＝９の場合、ほぼ約２．５×１０－４で平坦であるように見え、Ｌｆの増加は、Ｌｆ＝１３の後、更なる影響をほとんど及ぼさない。最大誤差及び平均誤差の両方における顕著な改善は、Ｂを１０に増やすことによって見られる。圧縮対非圧縮の誤差は、Ｂ＝１２によって収束するように見える。したがって、Ｘの所定の範囲、所定の誤差限界に対して、Ｎ、Ｌｆ、及びＢの値は、計算リソース（例えば、選択されたＬｆによって判断されるルックアップテーブルによって必要とされるメモリサイズ、並びに乗算器サイズ及び合算器サイズ）と、誤差限界内に留まるのに必要とされる正確さ及び精度とのバランスをとるように、有利に選ぶことができる。
【0073】
図８には、回路において指数を計算する場合の代表的なコンパクトで融通の利く方法を示す。方法８００は、例えば、図３Ａ～図３Ｄを参照しながら説明した代表的な実装形態などの回路において、１つ以上のコントローラに対するコンピュータプログラム命令において、又は回路設計最適化システムにおいて具体化され得る。Ｎビット長であってもよい固定小数点デジタルワードＸが受信される８０５。ワードＸは、２つのワード、すなわち、Ｘの最初のＢビットである）第１のワードＷｂと、Ｘの最後のＡビットを含む第２のワードＷａとに分けられる。ワードＸは、自然指数ｅＸを計算する際に使用される指数を表し得る。固定小数点デジタルワードＸは、例えば、前もって浮動小数点値から変換されていてもよい。第１のワードＷｂは、Ｘのバイナリポイントを含んでもよく、Ｉ整数ビット及びＦ小数ビッを含んでもよく、ここで、Ｂ＝Ｉ＋Ｆである。第２のワードＷａは、Ａビット長であってもよく、ここで、Ａ＝Ｎ－Ｂであり、Ｘ＝Ｗｂ＋Ｗａ／Ｋであり、Ｋはスケーリング係数である。したがって、Ｘビットを［０：Ｎ－１］としてアドレス指定することができ、Ｗｂビットを［Ｂ＋１：Ｎ－１］としてアドレス指定することができ、Ｗａを［０：Ａ］としてアドレス指定することができる。
【0074】
第１のワードＷｂは、データストアにおけるアドレスを定義することができる。データストアは、例えば、Ｘの所定の範囲及びＢの所定の値に対するｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）の所定の予め算出した値を含むことができ、深さが２Ｂであってもよい。ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）を表す、所定の予め算出した双曲線和がデータストアから取り出される８１５。双曲線和にＷａを掛け、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ］を表す８２５。双曲線和をＫでスケーリングし、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×Ｋを表す８２０。スケーリングは、例えば、Ｋ＝２Ｂ－Ｉとなるように、双曲線和をＢ－Ｉビットだけ右ゼロパディングすることによって行われ得る。
【0075】
次に、スケーリング済み双曲線和と掛け合わせ双曲線和とを合算して８３０、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ＋Ｋ］を表すスケーリング済み指数計算を生成する。その結果をスケーリング係数１／Ｋでスケーリングして、ｅＸの近似表現として［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ／Ｋ＋１］を表す８３５。スケーリング８３５は、例えば、表現された値に１／２Ｂ－Ｉを掛けることに対応する、Ｂ－Ｉビットだけ固定小数点値の右シフトであってもよい。
【0076】
方法８００は、例えば、ルックアップテーブルに対して深さ２ＢのＲＯＭを必要とするリソースが限られた回路にある積和演算ユニットを使用して実装されてもよい。Ｂは、例えば、所定の誤差限界に従い、Ｘに所定の値範囲に従って判断することができる。
【0077】
図９には、指数を計算する回路の構成を最適化する場合の代表的な方法を表す。方法９００は、最大誤差パラメータとともに、図８に表した代表的な方法８００によるなどの圧縮計算方法に従って、ｅＸを計算する際、Ｘの値範囲及び最大誤差パラメータを受信すること９０５によって始まる。次に、実装パラメータをシミュレートする構成シミュレーションを行う９１０。実装パラメータとしては、以下に限るのではなく例として、Ｂ、Ａ、Ｆ、Ｉ、Ｌｆ、ルックアップテーブル深度、又はそれらの何らかの組み合わせを挙げることができる。
【0078】
この結果を評価して、最大誤差パラメータを超えるかどうかを判断する９１５。最大誤差パラメータを超える場合、実装パラメータを変えて９２０、シミュレーションを繰り返す９１０。最大誤差パラメータを超えない場合、論理ゲート実装形態及びＤＳＰ実装形態が挙げられる複数のハードウェア構成に対して、実装形態によって必要とされるリソースを判断する９５０。例えば、所定の実装パラメータを使用して設計実装形態を生み出す論理合成ツールを使用して、例えば、論理ゲート、ＤＳＰ、ＢＲＡＭ、他の相応しいハードウェア、又はそれらの何らかの組み合わせを挙げることができるハードウェア実装形態の構成を生み出すためのリソースを判断することができる。リソースは、例えば、所定のＦＰＧＡ又はＡＳＩＣ上で使用可能な所定のリソースであってもよい。必要とされるリソースとして、例えば、論理ゲートの数、データストアのサイズ、及び物理的フットプリントを挙げることができる。ハードウェア実装形態を比較して、どの実装形態が最も少ないリソースの使用で済むかを判断する。最もリソース効率が良い論理ゲート実装形態であれば、それが選択される９５５。リソース効率が良いＤＳＰ実装形態であれば、それが選択される９６０。
【0079】
様々な実施形態において、比較されるハードウェア実装形態としては、ＤＳＰ及び論理ゲート以外の実装形態を挙げることができ、実装形態によっては、ＤＳＰを省くか、論理ゲートを省くか、又はその両方を省くことができる。いくつかの実施形態は、ＤＳＰと論理ゲートとの組み合わせ、又はそれらの複数の組み合わせのハードウェア実装形態を評価することができる。方法９００の様々な実施形態は、例えば、ＦＰＧＡファームウェアを構成し、ＡＳＩＣを設計するため、又は回路、プログラム命令、若しくはそれらの何らかの組み合わせを構成するために有利に使用され得るシンセサイザにおいて少なくとも部分的に実装されてもよい。いくつかの実施形態は、例えば、ベンダ特有であってもよく、ユーザが、Ｒ及び最大誤差、又はその範囲を含む様々なパラメータを選択し、かつリソース最適化構成を選択することを可能にするコンピュータプログラム命令において実装され得る。いくつかの実施形態は、ユーザが、ユーザにとって関心のある１つ以上のパラメータに対する制約に基づいて、使用されるリソース、計算速度、誤差限界、誤差限界を与えられたＸの範囲、他の関心パラメータ、又はそれらの何らかの組み合わせを比較することを可能にし得る。
【0080】
図１０は、開示の回路及び工程が実装され得るシステムオンチップ（ＳＯＣ）用の別のアーキテクチャ例を示す。ＳＯＣ１０００は、プログラマブルＩＣ及び統合プログラマブルデバイスプラットフォームの一例である。図１０の例では、図示のＳＯＣ１０００の様々な異なるサブシステムすなわち領域は、単一の集積パッケージ内に設けられた単一のダイ上に実装され得る。他の例では、様々なサブシステムは、単一の集積パッケージとして提供される２つ以上の相互接続ダイ上に実装されてもよい。
【0081】
この例では、ＳＯＣ１０００は、様々な機能を備える回路機構を有する２つ以上の領域を含む。この例では、ＳＯＣ１０００は、場合によっては、データ処理エンジン（data processing engine、ＤＰＥ）アレイ１００２を含む。ＳＯＣ１０００は、プログラマブル論理回路（programmable logic、ＰＬ）領域１００４（以下、ＰＬ領域又はＰＬ）と、処理システム（processing system、ＰＳ）１００６と、ネットワーク－オン－チップ（Network-on-Chip、ＮＯＣ）１００８と、１つ以上のハードワイヤード回路ブロック１０１０とを含む。ＤＰＥアレイ１００２は、ＳＯＣ１０００の他の領域へのインターフェースを有する２つ以上の相互接続のハードワイヤードのプログラマブルプロセッサとして実装されている。
【0082】
ＰＬ１００４は、特定の機能を果たすようにプログラムされ得る回路機構である。例として、ＰＬ１００４は、フィールドプログラマブルゲートアレイタイプの回路機構として実装されてもよい。ＰＬ１００４は、プログラマブル回路ブロックアレイを含むことができる。ＰＬ１００４内のプログラマブル回路ブロックの例としては、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ及び／又はＵｌｔｒａＲＡＭすなわちＵＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、クロックマネージャ、及び／又は遅延ロックループ（delay lock loop、ＤＬＬ）が挙げられるが、これらに限るわけではない。
【0083】
ＰＬ１００４内の各プログラマブル回路ブロックは、通常、プログラマブル相互接続回路機構とプログラマブル論理回路機構の両方を含む。プログラマブル相互接続回路機構は、通常、プログラマブル相互接続ポイント（programmable interconnect point、ＰＩＰ）によって相互接続された様々な長さの多数の相互接続ワイヤを含む。通常、相互接続ワイヤは、ビット単位で接続性を与えるように（例えば、各ワイヤがシングルビットの情報を運ぶ場合）構成されている（例えば、ワイヤ単位で）。プログラマブル論理回路機構は、例えば、ルックアップテーブル、レジスタ、算術論理回路などを挙げることができるプログラマブル要素を使用して、ユーザ設計の論理回路を実装する。プログラマブル相互接続及びプログラマブル論理回路機構は、プログラマブル要素がどのように構成され働くかを定義する構成データを内部構成メモリセルに読み込むことによってプログラムされ得る。
【0084】
ＰＳ１００６は、ＳＯＣ１０００の一部として製造されるハードワイヤード回路機構として実装されている。ＰＳ１００６は、それぞれがプログラムコードを実行することができる様々な異なるプロセッサタイプのいずれかとして実装されてもよく、又はそれらを含んでもよい。例えば、ＰＳ１００６は、個々のプロセッサ、例えば、プログラムコードを実行することができるシングルコアとして実装されてもよい。別の例では、ＰＳ１００６は、マルチコアプロセッサとして実装されてもよい。更に別の例では、ＰＳ１００６として、１つ以上のコア、モジュール、コプロセッサ、インターフェース、及び／又は他のリソースを挙げることができる。ＰＳ１００６は、様々な異なるタイプのアーキテクチャのいずれでも使用して実装されてもよい。ＰＳ１００６を実装するのに使用され得るアーキテクチャ例としては、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、ＧＰＵアーキテクチャ、モバイルプロセッサアーキテクチャ、ＤＳＰアーキテクチャ、又はコンピュータ可読命令若しくはプログラムコードを実行することができるのに適した他のアーキテクチャを挙げることができるが、これらに限るわけではない。
【0085】
ＮＯＣ１００８は、ＳＯＣ１０００におけるエンドポイント回路間でデータを共有するための相互接続ネットワークを含む。エンドポイント回路は、ＤＰＥアレイ１００２、ＰＬ領域１００４、ＰＳ１００６に、及び／又はハードワイヤード回路ブロック１０１０に配置することができる。ＮＯＣ１００８には、専用スイッチングを備える高速データパスを含めることができる。一例では、ＮＯＣ１００８は、水平パスを含むか、垂直パスを含むか、又は水平パスと垂直パスの両方を含む。図１０に示した領域の配置や個数は、単に一例である。ＮＯＣ１００８は、選択された構成要素及び／又はサブシステムを接続するのにＳＯＣ１０００内で使用可能である共通インフラストラクチャの一例である。
【0086】
ＮＯＣ１００８は、ＰＬ１００４、ＰＳ１００６へ、またハードワイヤード回路ブロック１０１０のうちの選択されたものに接続性を与える。ＮＯＣ１００８はプログラム可能である。他のプログラマブル回路とともに使用されるプログラマブルＮＯＣの場合、ＮＯＣ１００８を通してルーティングされるべきネットは、ＳＯＣ１０００内での実装のためにユーザ回路設計が作成されるまで分からない。ＮＯＣ１００８は、ＮＯＣ１００８内のスイッチ及びインターフェースなどの要素が、スイッチからスイッチへ、またＮＯＣインターフェース間でデータを渡すように構成され、働くかを定義する構成データを内部構成レジスタに読み込むことによってプログラムされ得る。
【0087】
ＮＯＣ１００８は、ＳＯＣ１０００の一部として製造され、物理的に改造可能ではないが、ユーザ回路設計の様々なマスタ回路と様々なスレーブ回路との間に接続性を確立するようにプログラムされ得る。ＮＯＣ１００８には、例えば、ユーザ指定のマスタ回路とスレーブ回路とを接続するパケット交換ネットワークを確立することができる２以上のプログラマブルスイッチを含んでもよい。この点では、ＮＯＣ１００８は、様々な回路設計に適合することができ、それぞれの回路設計により、ＮＯＣ１００８によって結合され得るＳＯＣ１０００における様々な場所に実装されたマスタ回路とスレーブ回路との組み合わせが異なる。ＮＯＣ１００８は、ユーザ回路設計のマスタ回路とスレーブ回路との間で、データ、例えば、アプリケーションデータ及び／又は構成データをルーティングするようにプログラムされ得る。例えば、ＮＯＣ１００８は、ＰＬ１００４内に実装された様々なユーザ指定回路機構を、ＰＳ１００６、及び／若しくはＤＰＥアレイ１００２と、様々なハードワイヤード回路ブロックと、並びに／又はＳＯＣ１０００の外部の様々な回路及び／若しくはシステムと結合するようにプログラムされてもよい。
【0088】
ハードワイヤード回路ブロック１０１０には、入力／出力（Ｉ／Ｏ）ブロック、並びに／又はＳＯＣ１０００の外部の回路及び／又はシステムへの信号を送受信するためのトランシーバ、メモリコントローラなどを含んでもよい。様々なｌ／Ｏブロックの例としては、シングルエンドで擬似差動のＩ／Ｏ、及び高速差動クロックトランシーバを挙げることができる。更に、ハードワイヤード回路ブロック１０１０は、特定の機能を果たすように実装され得る。ハードワイヤード回路ブロック１０１０の例としては、暗号エンジン、デジタル－アナログ変換器、アナログ－デジタル変換器などが挙げられるが、これらに限るわけではない。ＳＯＣ１０００内のハードワイヤード回路ブロック１０１０は、本明細書では時々特定用途向けブロックと称され得ることがある。
【0089】
図１０の例では、ＰＬ１００４は、２つの別個の領域に示されている。別の例では、ＰＬ１００４は、プログラマブル回路機構の統合領域として実装されてもよい。更に別の例では、ＰＬ１００４は、プログラマブル回路機構の３つ以上の異なる領域として実装されてもよい。ＰＬ１００４の特定の組織化は、これに限ることを意図するものではない。この点で、ＳＯＣ１０００は、１つ以上のＰＬ領域１００４、ＰＳ１００６、及びＮＯＣ１００８を含む。場合によっては、ＤＰＥアレイ１００２が含まれてもよい。
【0090】
他の実装形態例では、ＳＯＣ１０００は、ＩＣの様々な領域に位置する２つ以上のＤＰＥアレイ１００２を含んでもよい。更に他の例では、ＳＯＣ１０００は、マルチダイＩＣとして実装されてもよい。その場合、サブシステムがそれぞれ異なるダイ上に実装されてもよい。様々なダイは、ＩＣがマルチチップモジュール（Multi-Chip Module、ＭＣＭ）などとして実装されている積層ダイアーキテクチャを使用して、インターポーザ上にダイを並べて積層するなど、様々な使用可能なマルチダイＩＣ技術のいずれを使用しても連通可能につなげられ得る。マルチダイＩＣの例では、各ダイには、単一のサブシステム、２つ以上のサブシステム、サブシステム及び別の部分的なサブシステム、又はそれらのいかなる組み合わせを含んでもよいことを理解されたい。
【0091】
プログラマブル集積回路（ＩＣ）は、プログラマブル論理回路を含むタイプのデバイスのことである。プログラマブルデバイスすなわちＩＣの一例は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。ＦＰＧＡは、プログラマブル回路ブロックを含むことを特徴とする。プログラマブル回路ブロックの例としては、入力／出力ブロック（ＩＯＢ）、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、及び遅延ロックループ（ＤＬＬ）が挙げられるが、これらに限るわけではない。現代のプログラマブルＩＣは、１つ以上の他のサブシステムと組み合わせてプログラマブル論理可回路を含むように進化してきた。例えば、プログラマブルＩＣによっては、プログラマブル論理回路とハードワイヤードプロセッサの両方を含むシステム－オン－チップすなわち「ＳｏＣ」に進化している。他の種類のプログラマブルＩＣとしては、追加のサブシステム及び／又は様々なサブシステムが挙げられる。
【0092】
様々な実施形態が再構成可能プログラマブル論理ブロック（例えば、ＦＰＧＡ）を使用して実装され得るが、他の実施形態は、固定インスタンス化（例えば、ＡＳＩＣ）において実装されても、プログラマブル論理回路と単一の集積回路（例えば、ＳＯＣ）において組み合わせられてもよい。ＡＳＩＣ実装形態における専用ハードブロック回路機構は、集積回路においてインスタンス化されると再構成可能ではなくなることがあるが、例えば、実装形態によっては、ＡＳＩＣ実装形態が、例えば電力消費及び／又はダイ面積の面で最小限のプラットフォームを提供することができる。
【0093】
様々な実施形態を、図を参照して説明してきたが、他の実施形態も考えられる。例えば、様々な実施形態において、データストアは、ＢＲＡＭに格納され、フリップフロップ（flip flop、ＦＦ）、個々の論理ゲートなどのルックアップテーブルユニット（lookup table unit、ＬＵＴ）、及びＤＳＰの何らかの組み合わせを使用して実装された、ＦＰＧＡにおけるルックアップテーブルであってもよい。実施形態によっては、乗算回路及び合算回路は、ＤＳＰにおいて実装されてもよい。実施形態によっては、乗算回路及び合算回路は、ＬＵＴにマッピングされてもよい。
【0094】
表１は、Ｎ＝１６ビット、Ｉ＝１ビット、Ｌｆ＝２０ビットの場合の実装形態において、ＦＦ、ＬＵＴ、ＢＲＡＭ３６（３６キロバイト（ｋＢ）のＢＲＡＭ単位）、及びＤＳＰが設けられた代表的なＦＰＧＡにおいて必要とされるリソースのシミュレーションを示し、ルックアップテーブルにおける各エントリのビット数（Ｌ）は２６であり、Ｂの値は範囲［１０、１４］にわたって２ビット増分で変わる。見て分かる通り、リソースの組み合わせを変えると、実装形態において望ましいリソース活用をもたらすことができる。例えば、Ｂ＝１０の場合、１つのＤＳＰと３６ｋＢのＢＲＡＭユニットの半分を使用すれば圧縮計算回路を完全に実装することができ、ＦＦやＬＵＴがなくても済む。Ｂ＝１２の場合、例えば、ＤＳＰを使用せず、４８個のＦＦ、６３個のＬＵＴ、及び１個のＢＲＡＭユニットを使用すると、圧縮計算回路を有利に実装することができる。Ｂ＝１４の場合、例えば、使用するＦＦ及びＬＵＴの個数を減らして（それぞれ３６と３３）、使用されるＢＲＡＭユニットの個数を４個に増やし、依然としてＤＳＰを使用せずに、圧縮計算回路を有利に実装することができる。これらの実装形態は、これらに限るわけではなく例示として提供するもので、様々なアーキテクチャ構成にわたる圧縮計算方法の柔軟性を証明するのに役立つ。したがって、例えば、ハードウェアリソース、計算精度、及び計算速度の望ましい最適化をもたらすために、多様なアーキテクチャ構成にわたって自然指数の計算を有利に実装することができる。
【0095】
【表1】
【0096】
表２は、Ｎ＝２８ビットであり、Ｂが範囲［１４、１８］にわたって２ビット増分で変わる、Ｘの拡張入力範囲の場合で、表１に関して説明したものと同様のリソースのシミュレーションを示す。Ｂ＝１４である実装形態例では、４つのＢＲＡＭユニットとともに、単一のＤＳＰが活用される。比較すると、Ｂ＝１６と１８の場合、単一のＤＳＰが、ＢＲＡＭユニット並びにＦＦ及びＬＵＴと組み合わせて活用される。これらの例示用の実装形態は、圧縮計算方法を使用して自然指数を計算することによって有利にもたらされ得るリソース組み合わせにおける柔軟性の更なる例を提供するものである。
【0097】
【表2】
【0098】
様々な実施形態において、本明細書で説明している圧縮自然指数計算方法及び回路では、テイラー級数、線形補間、又はディープルックアップテーブルを採用する実装形態を有利に置き換えることができる。このような実装形態は、例えば、いくつかのＤＳＰ及びメモリユニットを使い果たす可能性がある。いくつかの実施形態は、例えば、ルックアップテーブルサイズの少なくとも半分の圧縮を実現することができ、乗算器及び合算器を実装する１つのＤＳＰに必要とされる、又は例えば、ＬＵＴ及びＦＦを使用することによってＤＳＰの必要性をなくするのに必要とされるＤＳＰを減らすことができる。
【0099】
様々な電子ハードウェアを含む回路機構を使用して様々な例を実装することができる。以下に限るのではなく例として、ハードウェアとしては、トランジスタ、抵抗器、キャパシタ、スイッチ、集積回路、及び／又は他のデバイスを挙げることができる。様々な例において、回路としては、様々な集積回路（例えば、ＦＰＧＡ、ＡＳＩＣ）を含むシリコン基板上に製造されたアナログ論理回路及び／又はデジタル論理回路、個別構成要素、トレース及び／又はメモリ回路を挙げることができる。実施形態によっては、回路は、プロセッサによって実行される予めプログラムされた命令及び／又はソフトウェアの実行を伴う場合がある。例えば、様々なシステムは、ハードウェアとソフトウェアの両方を含んでもよい。
【0100】
実施形態のいくつかの態様は、コンピュータシステムとして実装され得る。例えば、様々な実装形態は、デジタル回路機構及び／又はアナログ回路機構、コンピュータハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせを含み得る。固定ハードウェアプロセッサによる実行のために、情報担体において、例えば、機械可読記憶装置において有形に具現化されるコンピュータプログラム製品において装置要素を実装することができ、入力データに対して働き、出力を生成することによって、様々な実施形態の機能を果たす命令プログラムをプログラマブルプロセッサが実行することによって、方法を行うことができる。いくつかの実施形態は、データストア、少なくとも１つの入力、及び／又は少なくとも１つの出力との間でデータ及び命令を受信及び送信するように結合された少なくとも１つのプロセッサを含むプログラマブルシステム上で実行可能である１つ以上のコンピュータプログラムにおいて有利に実装され得る。データストアは、例えば、メモリ空間において１つ以上のレジスタ若しくはメモリ位置を含み得る。コンピュータプログラムは、特定のアクティビティを実施するように、又は特定の結果をもたらすように、コンピュータにおいて直接又は間接に使用され得る命令セットである。コンピュータプログラムは、コンパイラ型言語又はインタープリタ型言語を含むいかなる形態のプログラミング言語でも書き込むことができ、スタンドアロンプログラムとして、又はモジュールとして、構成要素、サブルーチン、若しくはコンピューティング環境での使用に適した他のユニットを含む、いかなる形態でも展開することができる。
【0101】
様々な実施形態において、コンピュータシステムは、非一時的メモリを含み得る。メモリは、プロセッサ実行可能プログラム命令を含む、データ及びコンピュータ可読命令を記憶するように構成され得る、１つ以上のプロセッサに接続されてもよい。データ及びコンピュータ可読命令は、１つ以上のプロセッサがアクセスできるものであってもよい。プロセッサ実行可能プログラム命令は、１つ以上のプロセッサによって実行されると、１つ以上のプロセッサに様々な演算を行わせることができる。
【0102】
以下の非限定的な例において、上で開示した技法のいくつかを表すことができる。
実施例１．自然指数コンピュテーション回路であって
固定小数点ワードを受信し、固定小数点ワードを第１のワードと第２のワードとに分けるように構成されたスプリッタ回路と、
第１のワードによって定義されたアドレスにあるデータストアから、所定の予め算出した双曲線和を取り出すように構成された取り出し回路と、
双曲線和と第２のワードとを掛け合わせ、かつ掛け合わせ双曲線和を出力するように構成された乗算回路と、
双曲線和を受信し、双曲線和を第１の係数でスケーリングするように構成された第１のスケーリング回路と、
スケーリング済み双曲線和と、掛け合わせ双曲線和とを合算し、スケーリング済みの第２の和を生成するように構成された加算回路と、
スケーリング済みの第２の和を第２の係数でスケーリングし、ｅＸの近似値を出力するように構成された第２のスケーリング回路と、を備える、自然指数コンピュテーション回路。
実施例１．自然指数コンピュテーション回路であって
固定小数点ワードを受信し、固定小数点ワードを第１のワードと第２のワードとに分けるように構成されたスプリッタ回路と、
第１のワードによって定義されたアドレスにあるデータストアから、所定の予め算出した双曲線和を取り出すように構成された取り出し回路と、
双曲線和と第２のワードとを掛け合わせ、かつ掛け合わせ双曲線和を出力するように構成された乗算回路と、
双曲線和を受信し、双曲線和を第１の係数でスケーリングするように構成された第１のスケーリング回路と、
スケーリング済み双曲線和と、掛け合わせ双曲線和とを合算し、スケーリング済みの第２の和を生成するように構成された加算回路と、
スケーリング済みの第２の和を第２の係数でスケーリングし、ｅＸの近似値を出力するように構成された第２のスケーリング回路と、を備える、自然指数コンピュテーション回路。
【0103】
実施例２．乗算回路及び加算回路が、少なくとも１つのデジタル信号プロセッサ（ＤＳＰ）において少なくとも部分的に実装されている、実施例１に記載の回路。
【0104】
実施例３．乗算回路、加算回路、及びデータストアのうちの少なくとも１つが、論理ゲートとして少なくとも部分的に実装されている、実施例１に記載の回路。
【0105】
実施例４．データストアがルックアップテーブルである、実施例１に記載の回路。
実施例５．ルックアップテーブルが、固定小数点フォーマットのエントリを記憶するように構成されている、実施例４に記載の回路。
実施例５．ルックアップテーブルが、固定小数点フォーマットのエントリを記憶するように構成されている、実施例４に記載の回路。
【0106】
実施例６．ルックアップテーブルの深さが２Ｂであり、ここで、Ｂは第１のワードにおける総ビット数である、実施例５に記載の回路。
【0107】
実施例７．データストアが、浮動小数点フォーマットのエントリを記憶するように構成されている、実施例１に記載の回路。
【0108】
実施例８．
第１の係数が２Ｂ－Ｉであり、ここで、Ｂは第１のワードの総ビット数であり、Ｉは第１のワードにおける整数ビット総数であり、
第１のスケーリング回路が、双曲線和をＢ－Ｉビットだけ右ゼロパディングする、実施例１に記載の回路。
第１の係数が２Ｂ－Ｉであり、ここで、Ｂは第１のワードの総ビット数であり、Ｉは第１のワードにおける整数ビット総数であり、
第１のスケーリング回路が、双曲線和をＢ－Ｉビットだけ右ゼロパディングする、実施例１に記載の回路。
【0109】
実施例９．
第２の係数が１／（２Ｂ－Ｉ）であり、ここで、Ｂはビットの総数であり、Ｉは第１のワードにおける整数ビット総数であり、
第２のスケーリング回路が、第２の和をＢ－Ｉビットだけビット単位で右シフトする、実施例１に記載の回路。
第２の係数が１／（２Ｂ－Ｉ）であり、ここで、Ｂはビットの総数であり、Ｉは第１のワードにおける整数ビット総数であり、
第２のスケーリング回路が、第２の和をＢ－Ｉビットだけビット単位で右シフトする、実施例１に記載の回路。
【0110】
実施例１０．更に、浮動小数点から固定小数点への変換回路をスプリッタ回路の前に更に備え、
変換回路が、浮動小数点入力を受信し、浮動小数点入力をスプリッタ回路によって受信される固定小数点ワードに変換するように構成されている、実施例１に記載の回路。
変換回路が、浮動小数点入力を受信し、浮動小数点入力をスプリッタ回路によって受信される固定小数点ワードに変換するように構成されている、実施例１に記載の回路。
【0111】
実施例１１．更に、固定小数点から浮動小数点への変換回路を第２のスケーリング回路の後に備え、
変換回路が、固定小数点フォーマットにおいて固定小数点Ｘの出力近似値を受信し、出力近似値を浮動小数点フォーマットにおいて出力するように構成されている、実施例１に記載の回路。
変換回路が、固定小数点フォーマットにおいて固定小数点Ｘの出力近似値を受信し、出力近似値を浮動小数点フォーマットにおいて出力するように構成されている、実施例１に記載の回路。
【0112】
実施例１２．第２のワードが、１未満の数値を表す、実施例１に記載の回路。
実施例１３．
固定小数点ワードが、Ｎビット長であり、
第１のワードが、固定小数点ワードの最初のＢビットであり、
第２のワードが、固定小数点ワードの最後のＡビットであり、
Ｎ＝Ａ＋Ｂであり、
第１のワードには固定小数点ワードのバイナリポイントが含まれる、実施例１に記載の回路。
実施例１３．
固定小数点ワードが、Ｎビット長であり、
第１のワードが、固定小数点ワードの最初のＢビットであり、
第２のワードが、固定小数点ワードの最後のＡビットであり、
Ｎ＝Ａ＋Ｂであり、
第１のワードには固定小数点ワードのバイナリポイントが含まれる、実施例１に記載の回路。
【0113】
実施例１４．ｅＸの近似値が所定の誤差限界内で正確であるように、Ｂが選ばれる、実施例１２に記載の回路。
【0114】
実施例１５．デジタル回路において指数を効率良く計算する方法であって、
Ｎビット長であるデジタル固定小数点ワードＸを受信することと、
Ｘの最初のＢビットを第１のワードＷｂに、Ｘの残りのＡビットを第２のワードＷａに分けることであって、第１のワードがＩ整数ビット及びＢ－Ｉ小数ビットを含み、Ｎ＝Ａ＋Ｂであり、Ｘ＝Ｗｂ＋Ｗａである、分けることと、
Ｗｂによって定義されたアドレスにあるデータストアから、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）を表す所定の予め算出した双曲線和を取り出すことと、
双曲線和とＷａとを掛け合わせ、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ］を表す掛け合わせ双曲線和を生成することと、
双曲線和をスケーリング係数Ｋでスケーリングし、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×Ｋを表すスケーリング済み双曲線和をもたらすことと、
スケーリング済み双曲線和と掛け合わせ双曲線和とを加算して、［ｓｉｎｈ（ｂ）＋ｃｏｓｈ（ｂ）］×［Ｗａ＋Ｋ］を表すスケーリング済みの第２の和を生成することと、
スケーリング済みの第２の和を１／Ｋでスケーリングすることにより、ｅＸの近似値として［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ／Ｋ＋１］の表現を生成することと、を含む、方法。
Ｎビット長であるデジタル固定小数点ワードＸを受信することと、
Ｘの最初のＢビットを第１のワードＷｂに、Ｘの残りのＡビットを第２のワードＷａに分けることであって、第１のワードがＩ整数ビット及びＢ－Ｉ小数ビットを含み、Ｎ＝Ａ＋Ｂであり、Ｘ＝Ｗｂ＋Ｗａである、分けることと、
Ｗｂによって定義されたアドレスにあるデータストアから、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）を表す所定の予め算出した双曲線和を取り出すことと、
双曲線和とＷａとを掛け合わせ、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ］を表す掛け合わせ双曲線和を生成することと、
双曲線和をスケーリング係数Ｋでスケーリングし、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×Ｋを表すスケーリング済み双曲線和をもたらすことと、
スケーリング済み双曲線和と掛け合わせ双曲線和とを加算して、［ｓｉｎｈ（ｂ）＋ｃｏｓｈ（ｂ）］×［Ｗａ＋Ｋ］を表すスケーリング済みの第２の和を生成することと、
スケーリング済みの第２の和を１／Ｋでスケーリングすることにより、ｅＸの近似値として［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ／Ｋ＋１］の表現を生成することと、を含む、方法。
【0115】
実施例１６．乗算するステップ及び加算するステップが、少なくとも１つのデジタル信号プロセッサ（ＤＳＰ）において少なくとも部分的に実施されている、実施例１３に記載の方法。
【0116】
実施例１７．
データストアが、固定小数点フォーマットにおいてエントリを記憶するように構成されたルックアップテーブルであり、
ルックアップテーブルの深さが２Ｂである、実施例１３に記載の方法。
データストアが、固定小数点フォーマットにおいてエントリを記憶するように構成されたルックアップテーブルであり、
ルックアップテーブルの深さが２Ｂである、実施例１３に記載の方法。
【0117】
実施例１８．
Ｗｂが、Ｘのバイナリポイントを含み、
Ｋが２Ｂ－Ｉであり、
双曲線和をＫによってスケーリングすることが、双曲線和をＢ－Ｉビットだけ右ゼロパディングすることを含み、
スケーリング済みの第２の和を１／Ｋでスケーリングすることが、第２の和をＢ－Ｉビットだけビット単位で右シフトすることを含む、実施例１３に記載の方法。
Ｗｂが、Ｘのバイナリポイントを含み、
Ｋが２Ｂ－Ｉであり、
双曲線和をＫによってスケーリングすることが、双曲線和をＢ－Ｉビットだけ右ゼロパディングすることを含み、
スケーリング済みの第２の和を１／Ｋでスケーリングすることが、第２の和をＢ－Ｉビットだけビット単位で右シフトすることを含む、実施例１３に記載の方法。
【0118】
実施例１９．ｅＸの近似値が所定の誤差限界内で正確であるように、Ｂが選ばれる、実施例１３に記載の方法。
【0119】
実施例２０．プロセッサによって実行されると、自然指数を計算する演算を起こす命令プログラムを提供する少なくとも１つの非一時的コンピュータ可読媒体であって、演算が、
Ｎビット長であるデジタル固定小数点ワードＸを受信することと、
Ｘの最初のＢビットを第１のワードＷｂに、Ｘの残りのＡビットを第２のワードＷａに分けることであって、第１のワードがＩ整数ビット及びＢ－Ｉ小数ビットを含み、Ｎ＝Ａ＋Ｂであり、Ｘ＝Ｗｂ＋Ｗａである、分けることと、
Ｗｂによって定義されたアドレスにあるデータストアから、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）を表す所定の予め算出した双曲線和を取り出すことと、
双曲線和とＷａとを掛け合わせ、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ］を表す掛け合わせ双曲線和を生成することと、
双曲線和をスケーリング係数Ｋでスケーリングし、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×Ｋを表すスケーリング済み双曲線和を生成することと、
スケーリング済み双曲線和に掛け合わせ曲線和を加算して、［ｓｉｎｈ（ｂ）＋ｃｏｓｈ（ｂ）］×［Ｗａ＋Ｋ］を表すスケーリング済みの第２の和を生成することと、
スケーリング済みの第２の和を１／Ｋでスケーリングすることにより、ｅＸの近似値として［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ／Ｋ＋１］の表現を生成することと、を含む、少なくとも１つの非一時的コンピュータ可読媒体。
Ｎビット長であるデジタル固定小数点ワードＸを受信することと、
Ｘの最初のＢビットを第１のワードＷｂに、Ｘの残りのＡビットを第２のワードＷａに分けることであって、第１のワードがＩ整数ビット及びＢ－Ｉ小数ビットを含み、Ｎ＝Ａ＋Ｂであり、Ｘ＝Ｗｂ＋Ｗａである、分けることと、
Ｗｂによって定義されたアドレスにあるデータストアから、ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）を表す所定の予め算出した双曲線和を取り出すことと、
双曲線和とＷａとを掛け合わせ、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ］を表す掛け合わせ双曲線和を生成することと、
双曲線和をスケーリング係数Ｋでスケーリングし、［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×Ｋを表すスケーリング済み双曲線和を生成することと、
スケーリング済み双曲線和に掛け合わせ曲線和を加算して、［ｓｉｎｈ（ｂ）＋ｃｏｓｈ（ｂ）］×［Ｗａ＋Ｋ］を表すスケーリング済みの第２の和を生成することと、
スケーリング済みの第２の和を１／Ｋでスケーリングすることにより、ｅＸの近似値として［ｓｉｎｈ（Ｗｂ）＋ｃｏｓｈ（Ｗｂ）］×［Ｗａ／Ｋ＋１］の表現を生成することと、を含む、少なくとも１つの非一時的コンピュータ可読媒体。
【0120】
いくつかの実装形態について説明してきた。それでもなお、様々な修正がなされ得ることが分かるであろう。例えば、開示の技法のステップが異なる順序で行われた場合、又は開示のシステムの構成要素が異なる様式で組み合わされた場合、又は構成要素が他の構成要素で補われた場合、有利な結果が得られる可能性がある。したがって、それ以下の実装形態が、以下の特許請求の範囲内にある。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【国際調査報告】