2023-538535 半導体デバイス用の、選択された分極を有する誘電体材料を形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-09-08

(54)【発明の名称】半導体デバイス用の、選択された分極を有する誘電体材料を形成する方法

(51)【国際特許分類】

   H01L 21/316 20060101AFI20230901BHJP

   H01L 21/336 20060101ALI20230901BHJP

   C23C 16/40 20060101ALI20230901BHJP

   C23C 16/44 20060101ALI20230901BHJP

【ＦＩ】

H01L21/316 X

H01L29/78 301G

C23C16/40

C23C16/44 A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023509574

(86)(22)【出願日】2021-07-30

(85)【翻訳文提出日】2023-02-09

(86)【国際出願番号】 US2021043952

(87)【国際公開番号】W WO2022035618

(87)【国際公開日】2022-02-17

(31)【優先権主張番号】63/063,840

(32)【優先日】2020-08-10

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(71)【出願人】

【識別番号】514028776

【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】トリヨソ，ディーナ エイチ．

(72)【発明者】

【氏名】クラーク，ロバート ディー．

(72)【発明者】

【氏名】コンシグリオ，スティーヴン

(72)【発明者】

【氏名】タピリー，カンダバラ

【テーマコード（参考）】

4K030

5F058

5F140

【Ｆターム（参考）】

4K030AA11

4K030AA16

4K030AA18

4K030BA10

4K030BA22

4K030BA42

4K030BB12

4K030CA04

4K030CA12

4K030DA09

4K030EA03

4K030FA10

4K030HA01

4K030JA01

4K030JA10

4K030LA02

4K030LA15

5F058BA01

5F058BA11

5F058BA20

5F058BB01

5F058BC03

5F058BC04

5F058BD05

5F058BD06

5F058BF04

5F058BF27

5F058BF29

5F058BF31

5F058BF37

5F058BH04

5F058BJ04

5F140AC36

5F140BA01

5F140BA02

5F140BA03

5F140BA05

5F140BA06

5F140BA07

5F140BA09

5F140BD01

5F140BD11

5F140BD17

5F140BE09

5F140CB08

(57)【要約】

半導体デバイス用の誘電体膜及びその形成方法。処理方法は、原子層堆積の第１の複数サイクルを実行することにより、第１の誘電体材料の第１の膜を基板上に形成し、その後、第１の膜を熱処理することを含み、第１の膜の厚さは、第１の誘電体材料における自発分極のために必要な閾値厚さ未満である。処理方法は、原子層堆積の第２の複数サイクルを実行することにより、第２の誘電体材料の第２の膜を基板上に形成し、その後、第２の膜を熱処理することを更に含み、第２の膜の厚さが第１の膜の厚さよりも大きく、第２の膜は強誘電体又は反強誘電体である。第１の誘電体材料及び第２の誘電体材料は、少なくとも１種の金属酸化物、例えば、酸化ジルコニウム、酸化ハフニウム、又はそれらの積層体若しくは混合物を含むことができる。

【特許請求の範囲】

【請求項1】

原子層堆積の第１の複数サイクルを実行することにより、第１の誘電体材料の第１の膜を基板上に形成し、その後、前記第１の膜を熱処理することであって、前記第１の膜の厚さが、前記第１の誘電体材料における自発分極のために必要な閾値厚さ未満である、ことと、
原子層堆積の第２の複数サイクルを実行することにより、第２の誘電体材料の第２の膜を基板上に形成し、その後、前記第２の膜を熱処理することであって、前記第２の膜の厚さは、前記第１の膜の前記厚さよりも大きく、前記第２の膜は、強誘電体又は反強誘電体である、ことと
を含む基板処理の方法。

【請求項2】

前記第２の膜は、前記第１の膜上に形成される、請求項１に記載の方法。

【請求項3】

前記第１の膜は、前記第２の膜上に形成される、請求項１に記載の方法。

【請求項4】

前記第１の誘電体材料及び前記第２の誘電体材料は、少なくとも１種の金属酸化物を含む、請求項１に記載の方法。

【請求項5】

前記少なくとも１種の金属酸化物は、酸化ジルコニウム、酸化ハフニウム、又はそれらの積層体若しくは混合物を含む、請求項４に記載の方法。

【請求項6】

前記第１の膜の前記厚さは、約１．５ｎｍ以下である、請求項１に記載の方法。

【請求項7】

前記第１の膜は、外部電界の存在下で線形分極を示す、請求項１に記載の方法。

【請求項8】

前記第１の膜を形成することを繰り返して、前記第１の膜上に追加の膜を形成することを更に含み、前記追加の膜は、自発分極を欠いている、請求項１に記載の方法。

【請求項9】

前記第２の誘電体材料を熱処理する前に、前記第２の膜上にキャップ層を堆積させることを更に含む、請求項１に記載の方法。

【請求項10】

前記第１の膜を熱処理すること、及び前記第２の膜を熱処理することは、不活性ガスの存在下で約６５０℃～約９００℃の基板温度で実行される、請求項１に記載の方法。

【請求項11】

原子層堆積の第１の複数サイクルを実行することにより、第１の酸化ジルコニウム材料の第１の膜を基板上に形成し、その後、前記第１の膜を熱処理することであって、前記第１の膜の厚さが、前記第１の酸化ジルコニウム材料における自発分極のために必要な閾値厚さ未満である、ことと、
原子層堆積の第２の複数サイクルを実行することにより、第２の酸化ジルコニウム材料の第２の膜を前記基板上に形成し、その後、前記第２の膜を熱処理することであって、前記第２の膜の厚さは、前記第１の膜の前記厚さよりも大きく、前記第２の膜は、強誘電体又は反強誘電体である、ことと、
を含む基板処理の方法。

【請求項12】

基板上の、第１の誘電体材料を含有する第１の膜であって、前記第１の膜の厚さが、前記第１の誘電体材料における自発分極のために必要な閾値厚さ未満である、第１の膜と、
前記基板上の、第２の誘電体材料を含有する第２の膜であって、前記第２の膜の厚さが前記第１の膜の前記厚さよりも大きく、前記第２の膜は強誘電体又は反強誘電体である、第２の膜と、を含む半導体デバイス。

【請求項13】

前記第２の膜は、前記第１の膜上に形成されている、請求項１２に記載のデバイス。

【請求項14】

前記第１の膜は、前記第２の膜上に形成されている、請求項１２に記載のデバイス。

【請求項15】

前記第１の誘電体材料及び前記第２の誘電体材料は、少なくとも１種の金属酸化物を含む、請求項１２に記載のデバイス。

【請求項16】

前記少なくとも１種の金属酸化物は、酸化ジルコニウム、酸化ハフニウム、又はそれらの積層体若しくは混合物を含む、請求項１５に記載のデバイス。

【請求項17】

前記第１の膜の前記厚さは、約１．５ｎｍ以下である、請求項１２に記載のデバイス。

【請求項18】

前記第１の膜は、外部電界の存在下で線形分極を示す、請求項１２に記載のデバイス。

【請求項19】

前記第１の膜上に追加の膜を更に含み、前記追加の膜は自発分極を欠いている、請求項１２に記載のデバイス。

【請求項20】

前記第１の膜は、正方晶系（１１１）の結晶方位を有する、請求項１２に記載のデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、その内容全体が参照により本明細書に援用される、２０２０年８月１０日に申請された米国仮特許出願第６３／０６３，８４０号明細書に関連し、その優先権を主張するものである。

【0002】

本発明は、半導体処理及び半導体デバイスに関し、より具体的には、選択された分極を有する誘電体材料を薄膜気相堆積により形成するための基板処理方法に関する。

【背景技術】

【0003】

誘電体材料が、電界効果トランジスタ（ＦＥＴ）デバイス及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含むＣＭＯＳ関連の用途のために使用される。選択された分極を有する誘電体材料を薄膜気相堆積により形成するための新規な方法が必要である。

【発明の概要】

【課題を解決するための手段】

【0004】

本発明の実施形態は、半導体デバイス及び他のデバイスにおいてコンデンサ及びメモリセルとして使用される場合がある高ｋ膜を含む、誘電体膜の構造を、基板上に形成するための方法を含む。一実施形態によれば、方法は、原子層堆積の第１の複数サイクルを実行することにより、第１の誘電体材料の第１の膜を基板上に形成し、その後、第１の膜を熱処理することを含み、第１の膜の厚さは、第１の誘電体材料における自発分極のために必要な閾値厚さ未満である。方法は、原子層堆積の第２の複数サイクルを実行することにより、第２の誘電体材料の第２の膜を基板上に形成し、その後、第２の膜を熱処理することを更に含み、第２の膜の厚さが第１の膜の厚さよりも大きく、第２の膜は強誘電体又は反強誘電体である。

【0005】

一実施形態によれば、半導体デバイスは、基板上の、第１の誘電体材料の第１の膜であって、第１の膜の厚さが、第１の誘電体材料における自発分極のために必要な閾値厚さ未満である、第１の膜と、基板上の、第２の誘電体材料の第２の膜であって、第２の膜の厚さが第１の膜の厚さよりも大きく、第２の膜は強誘電体又は反強誘電体である、第２の膜とを含む。

【0006】

添付の図面は、この明細書に組み入れられ、この明細書の一部を構成するが、それらは、本発明の実施形態を例示し、上記の本発明の全般的な説明、及び下記の詳細な説明と共に、本発明を説明する役割を果たす。

【図面の簡単な説明】

【0007】

【図1】本発明の一実施形態による、誘電体膜構造を製造する例示的な方法のフローチャートである。

【図2A】本発明の一実施形態による、例示的な誘電体膜構造の断面図を示す。

【図2B】本発明の一実施形態による、例示的な誘電体膜構造の断面図を示す。

【図2C】本発明の一実施形態による、例示的な誘電体膜構造の断面図を示す。

【図2D】本発明の一実施形態による、例示的な誘電体膜構造の断面図を示す。

【図2E】本発明の一実施形態による、例示的な誘電体膜構造の断面図を示す。

【図3】本発明の一実施形態による、例示的な誘電体膜構造の断面図を示す。

【図4】本発明の一実施形態による、例示的な誘電体膜構造の断面図を示す。

【図5】本発明の一実施形態による、例示的な誘電体膜構造の断面図を示す。

【図6A】本発明の実施形態による、半導体デバイス用の例示的な膜構造の断面図を概略的に示す。

【図6B】本発明の実施形態による、半導体デバイス用の例示的な膜構造の断面図を概略的に示す。

【発明を実施するための形態】

【0008】

本開示は、様々な実施形態において参照番号を繰り返す。この繰り返しは、単純化及び明確化を目的とし、繰り返される参照番号は、特に記載がない限り、様々な実施形態にわたって類似のフィーチャを示す。

【0009】

図１及び図２Ａ～図２Ｅに概略的に示される一実施形態では、フローチャート１における方法は、１００においてプロセスチャンバに基板２００を提供することを含む。一実施例では、プロセスチャンバは、基板２００上で誘電体材料の原子層堆積（ＡＬＤ）を実行するように構成されてもよい。基板２００は、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンゲルマニウム、ガリウムヒ素リン化物、ガリウムインジウムリン化物、炭化ケイ素、ガリウムヒ素、インジウムヒ素、又はインジウムリン化物を含む、半導体材料を含んでもよい。一実施例では、基板２００は、バルク半導体の上を覆うエピタキシャル層を有してもよい。更には、基板２００はセミコンダクタオンインシュレータ（ＳＯＩ）構造を含んでもよい。また更に、基板２００は金属層を含んでもよい。

【0010】

基板２００はまた、イオン注入及び／又は拡散などのプロセスにより実現される様々なｐ型ドープ領域及び／又はｎ型ドープ領域を含んでもよい。それらのドープ領域は、相補型金属酸化物半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ）、撮像センサ、及び／又は発光ダイオード（ＬＥＤ）などの様々な集積回路（ＩＣ）デバイスを形成するように構成された、ｎ型ウェル、ｐ型ウェル、ライトドープ領域（ＬＤＤ）、及び様々なチャネルドーピングプロファイルを含むことができる。

【0011】

基板２００はまた、様々な分離領域を含んでもよい。分離領域は、基板２００における様々なデバイス領域を分離する。分離領域は、異なる処理技術を使用して形成された異なる構造を含む。例えば、分離領域は、シャロートレンチアイソレーション（ＳＴＩ）領域を含んでもよい。ＳＴＩ領域の形成は、基板２００のトレンチをエッチングすること、及び酸化ケイ素、窒化ケイ素、及び／又は酸窒化ケイ素などの絶縁材料でトレンチを充填することを含んでもよい。充填されたトレンチは、多層構造、例えば熱酸化物ライナ層及びトレンチを充填する窒化ケイ素、を有してもよい。化学的機械的研磨（ＣＭＰ）を実施して、過剰な絶縁性材料を研磨し、分離フィーチャの上面を平坦化してもよい。

【0012】

本方法は、１１０において、原子層堆積（ＡＬＤ）の第１の複数サイクルを実行することにより、第１の誘電体材料の第１の膜２２０を基板２００上に形成することを更に含む。これは、図２Ｂに概略的に示されている。いくつかの実施形態によれば、第１の膜２２０は、ＳｉＯ_２の誘電率（ｋ≒４）よりも大きい誘電率を有する高誘電率（高ｋ）材料を含む。金属酸化物の実施例では、ＡＬＤは、金属含有前駆体及び酸化剤による飽和ガス曝露の交番サイクルを含むことができ、各サイクルは、金属含有前駆体の１回の曝露と、それに続く酸化剤の１回の曝露とを含む。各サイクルは、金属酸化物の１原子層又はそれ未満を堆積し、サイクル数は、膜厚を正確に制御するために選択されてもよい。金属含有前駆体及び酸化剤における配位子の立体障害、並びに限定された数の結合部位が、基板表面上での化学吸着を制限する可能性があり、したがって、サイクル当たりの膜成長は、１原子層未満のままであり得る。

【0013】

いくつかの実施形態によれば、第１の膜２２０は、酸化ジルコニウム（ＺｒＯ_２）、酸化ハフニウム（ＨｆＯ_２）、又はこれらの積層体若しくは混合物を含むことができる。ＨｆＯ_２は、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、ランタン（Ｌａ）、シリコン（Ｓｉ）、ストロンチウム（Ｓｒ）、又はイットリウム（Ｙ）のドーパントによりドープされてもよい。

【0014】

一実施例では、ＺｒＯ_２を含む第１の膜２２０が、ジルコニウム含有前駆体及び酸化剤のガス曝露の交番サイクルを使用するＡＬＤにより堆積されてもよい。別の実施例では、ＺｒＯ_２及びＨｆＯ_２の混合物を含む第１の膜２２０が、ジルコニウム含有前駆体及び酸化剤、並びにハフニウム含有前駆体及び酸化剤のガス曝露の交番サイクルを使用するＡＬＤを使用して堆積されてもよい。更に別の実施例では、ドープされたＨｆＯ_２を含む第１の膜２２０が、ハフニウム含有前駆体、ドーパントガス、及び酸化剤のガス曝露の交番サイクルを使用するＡＬＤを使用して堆積されてもよい。ドーパント濃度は、例えば、約０．１原子％～約２０原子％、約０．１原子％～約１０原子％、又は、約０．１原子％～約１原子％であり得る。

【0015】

本発明の実施形態は、気相堆積のための多種多様なジルコニウム（Ｚｒ）及びハフニウム（Ｈｆ）の前駆体を利用してもよい。例えば、代表的な実施例は、Ｚｒ（Ｏ^ｔＢｕ）_４（ジルコニウムｔｅｒｔ－ブトキシド、ＺＴＢ）、Ｚｒ（ＮＥｔ_２）_４（テトラキス（ジエチルアミド）ジルコニウム、ＴＤＥＡＺ）、Ｚｒ（ＮＭｅＥｔ）_４（テトラキス（エチルメチルアミド）ジルコニウム、ＴＥＭＡＺ）、Ｚｒ（ＮＭｅ_２）_４（テトラキス（ジメチルアミド）ジルコニウム、ＴＤＭＡＺ）、Ｈｆ（Ｏ^ｔＢｕ）_４（ハフニウムｔｅｒｔ－ブトキシド、ＨＴＢ）、Ｈｆ（ＮＥｔ_２）_４（テトラキス（ジエチルアミド）ハフニウム、ＴＤＥＡＨ）、Ｈｆ（ＮＥｔＭｅ）_４（テトラキス（エチルメチルアミド）ハフニウム、ＴＥＭＡＨ）、及びＨｆ（ＮＭｅ_２）_４（テトラキス（ジメチルアミド）ハフニウム、ＴＤＭＡＨ）を含む。いくつかの実施例では、Ａｉｒ ＬｉｑｕｉｄｅからＨｙＡＬＤ（商標）として入手可能なトリス（ジメチルアミノシクロペンタジエニルハフニウム（ＨｆＣｐ（ＮＭｅ_２）_３）がハフニウム前駆体として使用されてもよく、Ａｉｒ ＬｉｑｕｉｄｅからＺｙＡＬＤ（商標）として入手可能なトリス（ジメチラミノシクロペンタジエニルジルコニウム（ＺｒＣｐ（ＮＭｅ_２）_３）がジルコニウム前駆体として使用されてもよい。酸化剤は、プラズマ励起されたＯ_２、水（Ｈ_２Ｏ）、又はオゾン（Ｏ_３）を含む、酸素含有ガスを含んでもよい。

【0016】

Ａｌ、Ｇｄ、Ｌａ、Ｓｉ、Ｓｒ及びＹドーパント元素は、十分な反応性、熱安定性、及び揮発性を有する任意のドーパントガスを使用して提供することができる。

【0017】

Ａｌ前駆体の例は、Ａｌ_２Ｍｅ_６、Ａｌ_２Ｅｔ_６、［Ａｌ（Ｏ（ｓＢｕ））_３］_４、Ａｌ（ＣＨ_３ＣＯＣＨＣＯＣＨ_３）_３、ＡｌＢｒ_３、ＡｌＩ_３、Ａｌ（Ｏ（ｉＰｒ））_３、［Ａｌ（ＮＭｅ_２）_３］_２、Ａｌ（ｉＢｕ）_２Ｃｌ、Ａｌ（ｉＢｕ）_３、Ａｌ（ｉＢｕ）_２Ｈ、ＡｌＥｔ_２Ｃｌ、Ｅｔ_３Ａｌ_２（Ｏ（ｓＢｕ））_３、及びＡｌ（ＴＨＤ）_３を含む。

【0018】

Ｇｄ前駆体の例は、Ｇｄ（Ｎ（ＳｉＭｅ_３）_２）_３、（（ｉＰｒ）Ｃｐ）_３Ｇｄ、Ｃｐ_３Ｇｄ、Ｇｄ（ＴＨＤ）_３、Ｇｄ［ＯＯＣＣＨ（Ｃ_２Ｈ_５）Ｃ_４Ｈ_９］_３、Ｇｄ（Ｏ（ｉＰｒ））_３、及びＧｄ（ａｃａｃ）_３を含む。

【0019】

Ｌａ前駆体の例は、Ｌａ（Ｎ（ＳｉＭｅ_３）_２）_３、Ｌａ（Ｎ（ｉＰｒ）_２）_３、Ｌａ（Ｎ（ｔＢｕ）ＳｉＭｅ_３）_３、Ｌａ（ＴＭＰＤ）_３、（（ｉＰｒ）Ｃｐ）_３Ｌａ、Ｃｐ_３Ｌａ、Ｃｐ_３Ｌａ（ＮＣＣＨ_３）_２、Ｌａ（Ｍｅ_２ＮＣ_２Ｈ_４Ｃｐ）_３、Ｌａ（ＴＨＤ）_３、Ｌａ［ＯＯＣＣＨ（Ｃ_２Ｈ_５）Ｃ_４Ｈ_９］_３、Ｌａ（Ｃ_１１Ｈ_１９Ｏ_２）_３・ＣＨ_３（ＯＣＨ_２ＣＨ_２）_３ＯＣＨ_３、Ｌａ（Ｃ_１１Ｈ_１９Ｏ_２）_３・ＣＨ_３（ＯＣＨ_２ＣＨ_２）_４ＯＣＨ_３、Ｌａ（Ｏ（ｉＰｒ））_３、Ｌａ（ＯＥｔ）_３、Ｌａ（ａｃａｃ）_３、Ｌａ（（（ｔＢｕ）_２Ｎ）_２ＣＭｅ）_３、Ｌａ（（（ｉＰｒ）_２Ｎ）_２ＣＭｅ）_３、Ｌａ（（（ｔＢｕ）_２Ｎ）_２Ｃ（ｔＢｕ））_３、Ｌａ（（（ｉＰｒ）_２Ｎ）_２Ｃ（ｔＢｕ））_３、及びＬａ（ＦＯＤ）_３を含む。

【0020】

シリコン前駆体の例は、シラン（ＳｉＨ_４）、ジシラン（Ｓｉ_２Ｈ_６）、モノクロロシラン（ＳｉＣｌＨ_３）、ジクロロシラン（ＳｉＨ_２Ｃｌ_２）、トリクロロシラン（ＳｉＨＣｌ_３）、ヘキサクロロジシラン（Ｓｉ_２Ｃｌ_６）、ジエチルシラン（Ｅｔ_２ＳｉＨ_２）、及びアルキルアミノシラン化合物を含む。アルキルアミノシラン化合物の例は、ジイソプロピルアミノシラン（Ｈ_３Ｓｉ（ＮＰｒ_２））、ビス（ｔｅｒｔ－ブチルアミノ）シラン（Ｃ_４Ｈ_９（Ｈ）Ｎ）_２ＳｉＨ_２）、テトラキス（ジメチルアミノ）シラン（（Ｓｉ（ＮＭｅ_２）_４）、テトラキス（エチルメチルアミノ）シラン（Ｓｉ（ＮＥｔＭｅ）_４）、テトラキス（ジエチルアミノ）シラン（Ｓｉ（ＮＥｔ_２）_４）、トリス（ジメチルアミノ）シラン（ＨＳｉ（ＮＭｅ_２）_３）、トリス（エチルメチルアミノ）シラン（ＨＳｉ（ＮＥｔＭｅ）_３）、トリス（ジエチルアミノ）シラン（ＨＳｉ（ＮＥｔ_２）_３）、及びトリス（ジメチルヒドラジノ）シラン（ＨＳｉ（Ｎ（Ｈ）ＮＭｅ_２）_３）、ビス（ジエチルアミノ）シラン（Ｈ_２Ｓｉ（ＮＥｔ_２）_２）、ビス（ジイソプロピルアミノ）シラン（Ｈ_２Ｓｉ（ＮＰｒ_２）_２）、トリス（イソプロピルアミノ）シラン（ＨＳｉ（ＮＰｒ_２）_３）、及び（ジイソプロピルアミノ）シラン（Ｈ_３Ｓｉ（ＮＰｒ_２）を含むが、これらに限定されない。

【0021】

Ｓｒ前駆体の例は、ビス（ｔｅｒｔ－ブチルアセトアミジナート）ストロンチウム（ＴＢＡＡＳｒ）、Ｓｒ－Ｃ、Ｓｒ－Ｄ、Ｓｒ（Ｎ（ＳｉＭｅ_３）_２）_２、Ｓｒ（ＴＨＤ）_２、Ｓｒ（ＴＨＤ）_２（テトラグリム）、Ｓｒ（ｉＰｒ_４Ｃｐ）_２、Ｓｒ（ｉＰｒ_３Ｃｐ）_２、及びＳｒ（Ｍｅ_５Ｃｐ）_２を含む。

【0022】

Ｙ前駆体の例は、Ｙ（Ｎ（ＳｉＭｅ_３）_２）_３、Ｙ（Ｎ（ｉＰｒ）_２）_３、（（ｉＰｒ）Ｃｐ）_３Ｙ、Ｃｐ_３Ｙ、Ｙ（ＴＨＤ）_３、Ｙ［ＯＯＣＣＨ（Ｃ_２Ｈ_５）Ｃ_４Ｈ_９］_３、Ｙ（Ｏ（ｉＰｒ））_３、Ｙ（ａｃａｃ）_３、（Ｃ_５Ｍｅ_５）_２Ｙ、Ｙ（ｈｆａｃ）_３、及びＹ（ＦＯＤ）_３を含む。

【0023】

上述した前駆体、並びに以下に述べる前駆体について、以下の共通の略称が使用される：Ｓｉ：シリコン；Ｍｅ：メチル；Ｅｔ：エチル；ｉＰｒ：イソプロピル；ｎＰｒ：ｎ－プロピル；Ｂｕ：ブチル；ｎＢｕ：ｎ－ブチル；ｓＢｕ：ｓｅｃ－ブチル；ｉＢｕ：イソ－ブチル；ｔＢｕ：ｔｅｒｔ－ブチル；Ｃｐ：シクロペンタジエニル；ＴＨＤ：２，２，６，６－テトラメチル－３，５－ヘプタンジオナート；ＴＭＰＤ：２，２，６，６－テトラメチルピペリジド；ａｃａｃ：アセチルアセトナート；ｈｆａｃ：ヘキサフルオロアセチルアセトナート；及び、ＦＯＤ：６，６，７，７，８，８，８－ヘプタフルオロ－２，２－ジメチル－３，５－オクタンジオナート。

【0024】

基板２００上での第１の膜２２０の堆積に続いて、第１の膜２２０上に、所定の基板温度及び期間を使用して熱処理プロセスが実施されて、熱処理された第１の膜２２１が形成される。これは、図２Ｃに概略的に示されている。熱処理は、第１の膜２２０における原子要素を組織化し、膜応力を減らし、第１の誘電体材料の結晶方位を固定する。第１の膜２２０に対する熱処理は、約５００℃以下、約２００℃～約５００℃、約２００℃～約３００℃、約３００℃～約４００℃、又は約４００℃～約５００℃の基板温度で実施されてもよい。一実施例では、熱処理は、第１の膜２２０の堆積と同じプロセスチャンバで実施されてもよい。別の例では、熱処理は、第１の膜２２０の堆積とは異なるプロセスチャンバで形成されてもよい。熱処理は、不活性ガス、例えばアルゴン（Ａｒ）又は窒素（Ｎ_２）の存在下で真空条件下で実施されてもよい。

【0025】

本発明の一実施形態によれば、熱処理された第１の膜２２１の厚さは、約１．５ｎｍ又はそれ未満であり得る。金属酸化物を含む第１の誘電体材料の場合、この厚さは、金属酸化物の単一原子層の数層に対応し、この厚さは、金属酸化物中の自発分極のために必要な閾値厚さ未満である。この結果、外部電界の存在下で線形分極が可能な金属酸化物膜になる。一実施例では、熱処理された第１の膜２２１は、（１１１）結晶方位を有する、テクスチャを有する正方晶系ＺｒＯ_２を含む。

【0026】

一実施形態によれば、堆積ステップ及び熱処理ステップを少なくとも１回繰り返すことにより、誘電体材料の追加の熱処理された膜が、熱処理された第１の膜２２１上に形成されてもよい。これは、図３に概略的に示され、堆積ステップ及び熱処理ステップを２回繰り返すことにより、追加の熱処理された膜２２３、２２５が、熱処理された基板２００上の第１の膜２２１上に形成される。一般に、任意の数の追加の熱処理された膜が形成されてもよい。熱処理された第１の膜２２１及び追加の熱処理された膜２２３、２２５は、集合的に、線形分極が可能な誘電体材料２３０を形成する。

【0027】

図１を再び参照すると、本方法は、１２０において、ＡＬＤの第２の複数サイクルを実施することにより、第２の誘電体材料の第２の膜２４０を基板２００上に形成することを更に含む。これは、図２Ｄに概略的に示されている。本発明の実施形態によれば、第２の膜２４０の厚さは、第１の熱処理された第１の膜２２１の厚さよりも大きい。第２の膜２４０は、高ｋ材料を含むことができる。いくつかの実施形態によれば、第２の膜２４０は、ＺｒＯ_２、ＨｆＯ_２、又はこれらの積層体若しくは混合物を含むことができる。ＨｆＯ_２は、Ａｌ、Ｇｄ、Ｌａ、Ｓｉ、Ｓｒ又はＹのドーパントによりドープされてもよい。一実施例では、熱処理された第１の膜２２０及び第２の膜２４０は、同じ金属酸化物を含むことができる。

【0028】

第２の膜２４０の堆積に続いて、所定の基板温度及び期間を使用して熱処理プロセスが実施されて、熱処理された第２の膜２４１が形成される。これは、図２Ｅに概略的に示されている。熱処理は、第２の膜２４０における原子要素を組織化し、膜応力を減らし、第２の誘電体材料の結晶方位を固定する。熱処理された第２の膜２４１及び熱処理された第１の膜２２１は、異なる結晶方位を有することができる。

【0029】

第２の膜２４０に対する熱処理は、約５００℃以下、約２００℃～約５００℃、約２００℃～約３００℃、約３００℃～約４００℃、又は約４００℃～約５００℃の基板温度で実施されてもよい。一実施形態によれば、熱処理の前に、キャップ層（図示せず）が第２の膜２４０上に堆積されてもよい。一実施例では、キャップ層は、窒化チタン（ＴｉＮ）を含むことができる。

【0030】

一実施例では、第２の膜２４０の熱処理は、第２の膜２４０の堆積と同じプロセスチャンバで実施されてもよい。別の例では、熱処理は、第２の膜２４０の堆積とは異なるプロセスチャンバで形成されてもよい。熱処理は、不活性ガス、例えばＡｒ又はＮ_２の存在下で真空条件下で実施されてもよい。

【0031】

通常、熱処理された第２の膜２４１の厚さは熱処理された第１の膜２２１の厚さよりも大きく、熱処理された第２の膜２４１は強誘電体又は反強誘電体である。いくつかの実施例では、熱処理された第２の膜２４１の厚さは約５ｎｍ以上である。

【0032】

本発明の別の実施形態によれば、熱処理された第２の膜２４１が基板２００上に形成され、その後、熱処理された第２の膜２４１上に、熱処理された第１の膜２２１が形成される。これは、図４に概略的に示されている。

【0033】

一実施形態によれば、堆積ステップ及び熱処理ステップを少なくとも１回繰り返すことにより、追加の熱処理された誘電体材料が、熱処理された第１の膜２２１上に形成されてもよい。これは図５に概略的に示され、追加の熱処理された膜２２３、２２５が、熱処理された第１の膜２２１上に形成される。一般に、任意の数の追加の熱処理された膜が形成されてもよい。熱処理された第１の膜２２１及び追加の熱処理された膜２２３、２２５は、集合的に、線形分極が可能な誘電体材料２３１を形成する。

【0034】

本明細書で説明される実施形態は、基板上に誘電体材料を形成するための方法を提供し、この方法は、ＣＭＯＳ関連の用途のために、例えば、電界効果トランジスタ（ＦＥＴ）デバイス又はダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス用の負性容量（ＮＣ）ゲートスタックを形成するために利用されてもよい。誘電体材料は、例えば、超低電力コンピューティング用の極短チャネル長を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）にて使用するための、選択され調整された分極を有するように形成されてもよい。

【0035】

図６Ａは、半導体デバイス用の膜構造６０の断面図を概略的に示し、膜構造６０は、第１の導電層６００、第１の誘電体材料を含む第１の膜６０２、第２の誘電体材料を含む第２の膜６０４、及び第２の膜６０４上の第２の導電層６０６を含む。第１及び第２の導電層６００、６０６は、金属含有材料、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、これらの合金、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物、を含んでもよい。第１及び第２の導電層６００、６０６はまた、金属シリサイド又はドープドシリコンを含んでもよい。一実施例では、第１及び第２の導電層６００、６０６は、ｎ型及びｐ型ＦＥＴに対して適合性を有するように選択されてもよい。第１の膜６０２は、熱処理された第１の膜２２１に関して上述したように形成されてもよい。第１の膜６０２は、第１の誘電体材料における自発分極のために必要な閾値厚さ未満の厚さを有することができる。したがって、第１の膜６０２は、外部電界の存在下で線形分極が可能であってもよい。第２の膜６０４は、熱処理された第２の膜２４１に関して上述したよう形成されてもよい。第２の膜６０４は第１の膜６０２の厚さよりも大きい厚さを有することができ、第２の誘電体材料は自発分極を有する。自発分極は、強誘電体又は反強誘電体であり得る。半導体構造６０の静電容量Ｃは、図６Ａに示す膜及び層の静電容量からなる。

【0036】

第１の膜６０２は、ＺｒＯ_２、ＨｆＯ_２、又はこれらの積層体若しくは混合物を含むことができる。ＨｆＯ_２は、Ａｌ、Ｇｄ、Ｌａ、Ｓｉ、Ｓｒ又はＹのドーパントによりドープされてもよい。第１の膜６０２及び第２の膜６０４を形成する例示的な方法が図１～図５で説明される。

【0037】

図６Ｂにおける膜構造６１は膜構造６０に類似しており、第１の導電層６００、第２の誘電体材料を含む第２の膜６０４、第１の誘電体材料を含む第１の膜６０２、及び第１の膜６０２上の第２の導電層６０６を含む。

【0038】

膜構造６０、６１は、更なるＣＭＯＳ又はＭＯＳ技術の処理を受けて、当該技術分野において既知の様々なフィーチャ及び領域が形成されてもよい。例えば、その後に続く処理が、従来のビア又はコンタクトなどの垂直相互接続と、金属ラインなどの水平相互接続とを含む、多層相互接続を形成してもよい。様々な相互接続フィーチャが、銅、タングステン及び／又はシリサイドを含む様々な導電性材料を実装して、基板における様々なデバイスを入力／出力電力及び信号に結合させるための電気配線を提供してもよい。

【0039】

選択された分極を有する誘電体材料を薄膜気相堆積により形成するための複数の実施形態を説明してきた。本発明の実施形態の上述の説明は、例示及び説明を目的として提示されている。この説明は、網羅的であること又は開示されているまさにその形態に本発明を限定することを意図するものではない。本明細書及び以下の特許請求の範囲は、説明目的でのみ使用され、限定するものとして解釈されるべきではない用語を含む。関連する技術分野の当業者であれば、上記の教示に照らして多くの修正形態及び変形形態が可能であることを理解し得る。当業者は、図面に示されている様々な構成要素の様々な等価な組み合わせ及び置換形態を認識するであろう。したがって、本発明の範囲は、この詳細な説明によってではなく、むしろ本明細書に添付された特許請求の範囲によって限定されることを意図している。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【国際調査報告】