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2023-540916不揮発性閾値電圧オフセット補償を備えた低電力クライオＣＭＯＳ回路

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-09-27

(54)【発明の名称】不揮発性閾値電圧オフセット補償を備えた低電力クライオＣＭＯＳ回路

(51)【国際特許分類】

H01L 21/822 20060101AFI20230920BHJP

H10N 60/00 20230101ALI20230920BHJP

【ＦＩ】

H01L27/04 V ZAA

H10N60/00 Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023513668

(86)(22)【出願日】2021-06-01

(85)【翻訳文提出日】2023-02-27

(86)【国際出願番号】 US2021035076

(87)【国際公開番号】W WO2022055578

(87)【国際公開日】2022-03-17

(31)【優先権主張番号】17/013,941

(32)【優先日】2020-09-08

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】314015767

【氏名又は名称】マイクロソフトテクノロジーライセンシング，エルエルシー

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎修

(72)【発明者】

【氏名】ライリー，デイヴィッドジェイ．

【テーマコード（参考）】

4M113

5F038

【Ｆターム（参考）】

4M113AC45

4M113AC50

4M113CA13

5F038AV08

5F038AV10

5F038EZ20

(57)【要約】

不揮発性閾値電圧オフセット補償を備えた低電力クライオＣＭＯＳ回路に関連するシステム及び方法が提供される。システムは、クライオジェニック環境で動作するように構成された複数のデバイスを含み、該複数のデバイスの閾値電圧の第１の分布が、閾値電圧の広がりの尺度を示す第１の値を持つ。当該システムは更に、上記複数のデバイスの各々に結合された制御ロジックを含み、該制御ロジックは、第１の分布が、閾値電圧の広がりの尺度の第２の値を持つ第２の分布に変化されるように、上記複数のデバイスの各々の閾値電圧を変更するように構成され、第２の値は、上記複数のデバイスの閾値電圧間の、より低いバラつきを表す。

【特許請求の範囲】

【請求項1】

量子ビットゲートとインタフェースをとるためのシステムであって、
クライオジェニック環境で動作するように構成された複数のデバイスであり、当該複数のデバイスの閾値電圧の第１の分布が、前記閾値電圧の広がりの尺度を示す第１の値を持つ、複数のデバイスと、
前記複数のデバイスの各々に結合された制御ロジックであり、当該制御ロジックは、前記第１の分布が、前記閾値電圧の広がりの前記尺度の第２の値を持つ第２の分布に変化されるように、前記複数のデバイスの各々の閾値電圧を変更するように構成され、前記第２の値は、前記複数のデバイスの閾値電圧間の、より低いバラつきを表す、制御ロジックと、
を有するシステム。

【請求項2】

広がりの前記尺度は、分散、標準偏差、又は範囲の中から選択される、請求項１に記載のシステム。

【請求項3】

前記複数のデバイスの各々がフローティングゲートを有する、請求項１に記載のシステム。

【請求項4】

当該システムはチャージポンプを有し、前記複数のデバイスの各々が、前記チャージポンプを介してトリミング電圧を受け取るための端子を有し、前記制御ロジックは更に、前記フローティングゲートに電荷を注入すること又は前記フローティングゲートから電荷を除去することのいずれかによって、前記複数のデバイスの各々の閾値電圧を変更するように構成される、請求項３に記載のシステム。

【請求項5】

当該システムはチャージポンプを有し、前記複数のデバイスの各々が、前記チャージポンプを介して電圧を受け取るためのゲート端子を有し、前記制御ロジックは更に、前記フローティングゲートに電荷を注入すること又は前記フローティングゲートから電荷を除去することのいずれかによって、前記複数のデバイスの各々の閾値電圧を変更するように構成される、請求項３に記載のシステム。

【請求項6】

当該システムはチャージポンプを有し、前記複数のデバイスの各々が、前記チャージポンプを介してトリミング電圧を受け取るための、スプリットゲートに結合された端子を有し、前記制御ロジックは更に、前記フローティングゲートに電荷を注入すること又は前記フローティングゲートから電荷を除去することのいずれかによって、前記複数のデバイスの各々の閾値電圧を変更するように構成される、請求項３に記載のシステム。

【請求項7】

前記制御ロジックは更に、前記複数のデバイスの各々の閾値電圧を決定するように構成される、請求項３に記載のシステム。

【請求項8】

付随する閾値電圧を持つ複数のデバイスを有するシステムにおける方法であって、
クライオジェニック環境で集積回路を動作させながら前記複数のデバイスの閾値電圧間のバラつきを決定し、前記複数のデバイスの各々がフローティングゲートを有し、
前記複数のデバイスの閾値電圧間のバラつきが低下するように、前記複数のデバイスのうちの少なくともサブセットの閾値電圧を、（１）それぞれのフローティングゲートに電荷を注入すること、又は（２）それぞれのフローティングゲートから電荷を除去することによって変更する、
ことを有する方法。

【請求項9】

前記バラつきを前記決定することは、分散、標準偏差、又は範囲の中から選択される広がりの尺度を決定することを有する、請求項８に記載の方法。

【請求項10】

前記閾値電圧間の前記バラつきを前記決定することは、前記集積回路に付随する動作に関連するエラー率を決定することを有する、請求項８に記載の方法。

【請求項11】

前記閾値電圧間の前記バラつきを前記決定することは、前記複数のデバイスの各々の閾値電圧を決定することを有する、請求項８に記載の方法。

【請求項12】

前記複数のデバイスの各々の前記閾値電圧を前記変更することは、トリミング電圧を受け取るための端子を介して電圧を印加することを有する、請求項８に記載の方法。

【請求項13】

前記複数のデバイスの各々の前記閾値電圧を前記変更することは、ゲート端子を介して電圧を印加することを有する、請求項８に記載の方法。

【請求項14】

複数の量子ビットゲートを含む量子デバイスを有する第１の集積回路であり、前記量子デバイスはクライオジェニック温度で動作するように構成されている、第１の集積回路と、
前記クライオジェニック温度で動作するように構成された第２の集積回路であり、前記第１の集積回路が当該第２の集積回路に結合され、当該第２の集積回路は、
複数のデバイスであり、当該複数のデバイスの閾値電圧の第１の分布が、前記閾値電圧の広がりの尺度を示す第１の値を持つ、複数のデバイス、及び
前記複数のデバイスの各々に結合された制御ロジックであり、当該制御ロジックは、前記第１の分布が、前記閾値電圧の広がりの前記尺度の第２の値を持つ第２の分布に変化されるように、前記複数のデバイスの各々の閾値電圧を変更するように構成され、前記第２の値は、前記複数のデバイスの閾値電圧間の、より低いバラつきを表す、制御ロジック、
を有する、第２の集積回路と、
を有するシステム。

【請求項15】

広がりの前記尺度は、分散、標準偏差、又は範囲の中から選択される、請求項１４に記載のシステム。

【発明の詳細な説明】

【背景技術】

【0001】

例えばデジタルプロセッサなどの、エレクトロニクス装置で使用される半導体ベースの集積回路は、相補型金属酸化膜半導体（ＣＭＯＳ）技術に基づくデジタル回路を含んでいる。ＣＭＯＳ技術に基づくプロセッサ及び関連コンポーネントの使用に対する更なるアプローチは、超伝導ロジックベースのデバイスの使用である。超伝導ロジックベースのデバイスは、例えば量子ビットなど、量子情報を処理することにも使用されることができる。

【発明の概要】

【0002】

一態様において、本開示は、クライオジェニック環境で動作するように構成された複数のデバイスを含むシステムに関係し、該複数のデバイスの閾値電圧の第１の分布が、閾値電圧の広がりの尺度を示す第１の値を持つ。当該システムは更に、上記複数のデバイスの各々に結合された制御ロジックを含むことができ、該制御ロジックは、第１の分布が、閾値電圧の広がりの尺度の第２の値を持つ第２の分布に変化されるように、上記複数のデバイスの各々の閾値電圧を変更するように構成され、第２の値は、上記複数のデバイスの閾値電圧間の、より低いバラつきを表す。

【0003】

他の一態様において、本開示は、付随する閾値電圧を持つ複数のデバイスを有するシステムにおける方法に関する。当該方法は、クライオジェニック環境で集積回路を動作させながら上記複数のデバイスの閾値電圧間のバラつきを決定することを含むことができ、上記複数のデバイスの各々がフローティングゲートを有する。当該方法は更に、上記複数のデバイスの閾値電圧間のバラつきが低下するように、上記複数のデバイスのうちの少なくともサブセットの閾値電圧を、（１）それぞれのフローティングゲートに電荷を注入すること、又は（２）それぞれのフローティングゲートから電荷を除去することによって変更することを含むことができる。

【0004】

更なる他の一態様において、本開示は、複数の量子ビットゲートを含む量子デバイスを有する第１の集積回路を含むシステムに関係し、該量子デバイスはクライオジェニック温度で動作するように構成されている。当該システムは更に、上記クライオジェニック温度で動作するように構成された第２の集積回路を含むことができ、第１の集積回路が第２の集積回路に結合される。第２の集積回路は、複数のデバイスを含むことができ、該複数のデバイスの閾値電圧の第１の分布が、閾値電圧の広がりの尺度を示す第１の値を持つ。第２の集積回路は更に、上記複数のデバイスの各々に結合された制御ロジックを含むことができ、該制御ロジックは、第１の分布が、閾値電圧の広がりの尺度の第２の値を持つ第２の分布に変化されるように、上記複数のデバイスの各々の閾値電圧を変更するように構成され、第２の値は、上記複数のデバイスの閾値電圧間の、より低いバラつきを表す。

【0005】

この概要は、詳細な説明で更に後述される複数の概念の一部を簡略化した形態で紹介するために提示されるものである。この概要は、特許請求される事項の主要な特徴又は本質的な特徴を特定することを意図したものではないし、特許請求される事項の範囲を限定するように使用されることを意図したものでもない。

【図面の簡単な説明】

【0006】

本開示は、例として示され、同様の要素を似通った参照符号で指し示すものである添付の図面に限定されない。図中の要素は、単純且つ明瞭であるように示され、必ずしも縮尺通りに描かれてはいない。

【図1】一例に従った閾値電圧オフセット補償を備えたデバイスを示している。

【図2】一例に従った閾値電圧オフセット補償を備えた他のデバイスを示している。

【図3】一例に従った閾値電圧オフセット補償を備えた更なる他のデバイスを示している。

【図4】一例に従った閾値電圧オフセット補償を備えたデバイスを含むシステムを示している。

【図5】オフセット補償の前と後の閾値電圧の分布を示すヒストグラムを示している。

【図6】一例に従った方法のフローチャートを示している。

【図7】一例に従った、量子ビットを制御するシステムを示している。

【図8】一例に従った、クライオジェニックＣＭＯＳ制御チップと、量子ビットチップと、共振器チップとを含む共通基板を示している。

【発明を実施するための形態】

【0007】

現代のコンピューティング技術は、主に相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを用いた計算によって消散される電力及び発生される熱によって制限されている。トランジスタによって消費される電力（Ｐ）は、静的（リーク）成分と、デバイス及び相互接続キャパシタンスＣの充電及び放電に付随する動的成分（Ｐ＝ＣＶ^２ｆ）とを有し、Ｖは電圧であり、ｆはクロック周波数である。多くのプロセッサ及びメモリサブシステムは、電力消費を管理可能なレベルに保つためにクロックレートを制限している。

【0008】

データセンター用途では、消費電力に対処するための１つの取り得るアプローチは、トランジスタを冷却し、それによって先ず（移動キャリア及びサブスレッショルド領域で熱的に活性化される輸送をフリーズさせることにより）それらの静的なリークを低減させるものであり、さらに、温度が低下したときに電子－光子散乱の抑制から生じるキャリア移動度の増加を利用することによる。移動度の増加は、トランジスタのオン状態とオフ状態との間の遷移をいっそう急にして、デバイス動作範囲をカバーするために必要な電源電圧が狭くすることにつながる。クライオジェニック動作は、サブスレッショルドスイング、すなわち、トランジスタが閾値未満でバイアスされるときにも残る熱活性化輸送を抑制するため供給ニーズを減じることによって、動的電力の更なる節減を提供する。

【0009】

しかしながら、クライオコンピューティングは少なくとも２つの難題を持ち込む。第１に、温度が低下されるにつれて閾値電圧Ｖ_ＴＨが上昇し、補償するためにいっそう高い電源電圧Ｖ_ＤＤを必要とする。この閾値電圧Ｖ_ＴＨの上昇は、ファウンドリでの製造中にドーパント濃度及び誘電体厚さを調節することによってある程度は補償されることができる。しかし、そのようなトランジスタは、クライオジェニック温度ではない周囲温度では、同様にはうまく機能しない。第２に、遥かに制限的であることには、トランジスタ間での閾値電圧Ｖ_ＴＨのバラつきが、閾値電圧Ｖ_ＴＨのバラつきによって許容される程度までしか電源電圧を下げることができないことを意味することである。すなわち、全てのトランジスタを完全なオフ状態から完全なオン状態に切り換えることを確保するために十分な電圧スイングが必要とされる。クライオジェニック冷却は光子散乱を抑制することによってキャリア移動度を増加させるが、原子スケールの無秩序が、散乱と、ダイ全体にわたる閾値電圧Ｖ_ＴＨの大きなバラつきを生じさせるオフセット電荷を生み出すこととにつながることにもなる。さらに、温度が低下されるとともにデバイスのフィーチャサイズが小さくされるにつれて、閾値電圧の揺らぎが大きくなる。これらの制限が意味することは、多くの状況で、ＣＭＯＳデバイスをクライオジェニック冷却することは、冷却を生じさせるための電力コストを考慮すると、一般的に、正味の電力節減に対する実行可能なアプローチではないということである。しかし、閾値電圧Ｖ_ＴＨ分布がより狭くされ得るようにオフセット電荷問題に対処することができれば、低温での移動度の増加及び相互コンダクタンスの増加が有意な電力節減につながり得る。

【0010】

本開示の特定の例は、クライオジェニック温度でのオフセット電荷をアクティブに補償することによって、トランジスタの閾値電圧のバラつきに対処しようとするものである。この目的のために、ファウラー－ノルドハイム（Fowler-Nordheim）トンネリング（ＦＮＴ）及びホットキャリア注入（ＨＣＩ）を含む様々なメカニズムを使用し得る。一例のＦＮＴプロセスは、大きい電圧バイアス（例えば、数ボルト）の印加によって電荷に薄い誘電体をトンネリングさせることを含み得る。誘電体のバンドギャップを超えるエネルギーを持つキャリアを作り出すことによってゲートキャパシタンスに電界を追加して、オーバー障壁（over-barrier）輸送を効果的に可能にすることもできる。これらのホットキャリア状態は、ＦＥＴチャネル内の大きい電界を用いて作り出されることができ、（ディープオーバードライブ限界において）フェルミ準位を遥かに超えるエネルギーでキャリアをゲートキャパシタンスに注入する。スルー障壁（ＦＮＴ）プロセス及びオーバー障壁（ＨＣＩ）プロセスはどちらも、フローティングゲートキャパシタ上の電荷を不揮発的に変更するのに使用されることができる。従って、このような例では、電荷が付与又は除去された後に、外部電源なしでも電荷状態が残る。

【0011】

図１は、一例に従った閾値電圧オフセット補償を備えたデバイス１００を示している。デバイス１００は、基板１０２の上に形成され得る。デバイス１００は更に、ｐ型領域１０４、ｎ型領域１０６、及び別のｎ型領域１０８を含み得る。この例では、デバイス１００はＮＰＮトランジスタとして機能するように形成されている。しかし、デバイス１００は、他のタイプのトランジスタ（例えば、ＰＮＰトランジスタ）、サイリスタ、サーミスタ、又はトランジスタと同様にして動作される任意の他の半導体スイッチ若しくはデバイスであってもよい。さらには、デバイス１００は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）、又は任意の他のタイプのトランジスタとし得る。また、デバイス１００は、後に集積回路パッケージの形態にパッケージングされるダイへと分離されるウエハの一部として、様々な層の形成を含む半導体処理工程を用いて形成され得る。半導体処理工程は、例えばプラズマ気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、ドライ若しくはウェットエッチング、及び他のこのような技術などの技術の使用を含み得る。このような技術又は他の好適な半導体製造技術を用いて、ソース、ドレイン、及びゲートを含むフィーチャが形成され得る。

【0012】

引き続き図１を参照するに、スタック１２０が形成され得る。スタック１２０は、コントロールゲート１２２及びフローティングゲート１２４を含み得る。スタック１２０は更に、コントロールゲート１２２とフローティングゲート１２４との間に形成され得るコントロール誘電体層１２６を含み得る。スタック１２０は更に、フローティングゲート１２４とチャネル１１０の頂面との間に形成され得るトンネル誘電体層１２８を含み得る。コントロールゲート１２２は、ポリシリコン、金属、金属合金、又は他の好適材料を用いて形成され得る。フローティングゲート１２４は、制御可能な量の電荷を格納するように構成された層として機能し得る。例えば窒化シリコン、ポリシリコン、シリコン、又はゲルマニウムなどの材料が使用され得る。特定の例において、電荷を格納するためにナノ結晶が使用されてもよい。コントロール誘電体層１２６は、好適な任意の誘電体材料を用いて形成され得る。一例において、コントロール誘電体層１２６は、酸化物／窒化物／酸化物（ＯＮＯ）スタックとして形成され得る。トンネル誘電体層１２８も、例えば二酸化シリコン又は窒化シリコンなどの好適な任意の誘電体材料を用いて形成され得る。ｈｉｇｈ－ｋ誘電体スタックも使用され得る。これら様々な層及び領域の寸法は縮尺通りに描かれておらず、一例において、トンネル誘電体層１２８は、デバイス１００の様々な端子への適切な電圧の印加の下で、格納された電子又は正孔がトンネル誘電体層１２８を通り抜け得るのに十分な薄さであるように構成され得る。図１には示していないが、スタック１２０の各側面に隣接してサイドウォールが形成され得る。図１はスタック１２０の部分として形成された特定の数の及び特定の種類の層を示しているが、必要に応じて、スタック１２０は更に追加の層を含んだり、より少ない層を含んだりしてもよい。

【0013】

なおも図１を参照するに、デバイス１００は、相異なる電圧を受け取るように結合され得る幾つかの端子を持ち得る。一例として、デバイス１００は、（１）デバイス１００のソース（例えば、ｎ型領域１０６）に結合されるソース電圧（Ｖ_Ｓ）を受け取るための端子、（２）デバイス１００のドレイン（例えば、ｎ型領域１０８）に結合されるドレイン電圧（Ｖ_Ｄ）を受け取るための端子、（３）デバイス１００のコントロールゲート（例えばコントロールゲート１２２）に結合されるゲート電圧（Ｖ_Ｇ）を受け取るための端子、及び（４）デバイス１００のコントロールゲート（例えばコントロールゲート１２２）に結合されるトリミング電圧（Ｖ_ＴＲＩＭ）を受け取るための端子を含み得る。この例において、トリミング電圧（Ｖ_ＴＲＩＭ）は、外部回路を介して供給され得るとともに、最初にオフセット電荷を調節するために使用され得る。トリミング電圧（Ｖ_ＴＲＩＭ）は、ＦＮＴ及び／又はＨＣＩを介してゲートキャパシタンスに電荷を足したり減らしたりするために使用され得る。一例において、この追加の接続は、別のルーティング層に配置されて、デバイス１００に付随する基板内に形成されたビア又は他のルーティング構造を介してトランジスタに接続してもよい。

【0014】

デバイス１００の動作に関して、フローティングゲート１２４に電荷を注入したり、それに格納された電荷を除去したりするために、デバイス１００の端子を介して結合される適切な電圧が使用され得る。一例として、第１フェーズにおいて、高いトリミング電圧（Ｖ_{ＴＲＩＭ）}（例えば、数ボルト）がコントロールゲート１２２に印加され、同時に高いドレイン電圧（Ｖ_Ｄ）がデバイス１００のドレイン領域に印加され得る。結果として、第１フェーズ中にフローティングゲート１２４に電子が注入され得る。第２フェーズにて、デバイス１００の他の部分に形成された正孔が除去され得る。一例として、特定の電圧（第１フェーズ中に印加されたトリミング電圧より低い）がコントロールゲート１２２に印加され、同時に負のドレイン電圧（Ｖ_Ｄ）がデバイス１００のドレイン領域に印加され得る。結果として、第２フェーズ中に、デバイス１００の特定の領域に形成された正孔が除去され得る。第２フェーズは、デバイス１００がセミコンダクタ・オン・インシュレータ（ＳＯＩ）デバイスとして形成されている場合にのみ必要とされ得る。これは何故なら、デバイス１００がバルクデバイスとして形成されている場合には、ウェル電極を通じて正孔が除去され得るからである。

【0015】

トリミング電圧（Ｖ_ＴＲＩＭ）をルーティングするためのルーティング構造の静電容量効果を抑制するために、このような構造はトリミング操作後にデバイス１００から切り離され得る。さらに、トリミング操作に使用される制御回路もデバイス１００から永久に切り離され得る。一例として、トリミング操作が完了した後に、ｅヒューズ又は他のそのような技術を使用して、トリミング電圧（Ｖ_ＴＲＩＭ）を受け取るための接続を焼き切ることができる。

【0016】

図２は、一例に従った閾値電圧オフセット補償を備えたデバイス２００を示している。デバイス１００と同様に、デバイス２００は基板２０２の上に形成され得る。デバイス２００は更に、ｐ型領域２０４、ｎ型領域２０６、及び別のｎ型領域２０８を含み得る。この例では、デバイス２００はＮＰＮトランジスタとして機能するように形成されている。しかし、デバイス２００は、他のタイプのトランジスタ（例えば、ＰＮＰトランジスタ）、サイリスタ、サーミスタ、又はトランジスタと同様にして動作される任意の他の半導体スイッチ若しくはデバイスであってもよい。さらには、デバイス２００は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）、又は任意の他のタイプのトランジスタとし得る。また、デバイス２００は、後に集積回路パッケージの形態にパッケージングされるダイへと分離されるウエハの一部として、様々な層の形成を含む半導体処理工程を用いて形成され得る。半導体処理工程は、例えばプラズマ気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、ドライ若しくはウェットエッチング、及び他のこのような技術などの技術の使用を含み得る。このような技術又は他の好適な半導体製造技術を用いて、ソース、ドレイン、及びゲートを含むフィーチャが形成され得る。

【0017】

引き続き図２を参照するに、スタック２２０が形成され得る。スタック２２０は、コントロールゲート２２２及びフローティングゲート２２４を含み得る。スタック２２０は更に、コントロールゲート２２２とフローティングゲート２２４との間に形成され得るコントロール誘電体層２２６を含み得る。スタック２２０は更に、フローティングゲート２２４とチャネル２１０の頂面との間に形成され得るトンネル誘電体層２２８を含み得る。コントロールゲート２２２は、ポリシリコン、金属、金属合金、又は他の好適材料を用いて形成され得る。フローティングゲート２２４は、制御可能な量の電荷を格納するように構成された層として機能し得る。例えば窒化シリコン、ポリシリコン、シリコン、又はゲルマニウムなどの材料が使用され得る。特定の例において、電荷を格納するためにナノ結晶が使用されてもよい。コントロール誘電体層２２６は、好適な任意の誘電体材料を用いて形成され得る。一例において、コントロール誘電体層２２６は、酸化物／窒化物／酸化物（ＯＮＯ）スタックとして形成され得る。トンネル誘電体層２２８も、例えば二酸化シリコン又は窒化シリコンなどの好適な任意の誘電体材料を用いて形成され得る。ｈｉｇｈ－ｋ誘電体スタックも使用され得る。これら様々な層及び領域の寸法は縮尺通りに描かれておらず、一例において、トンネル誘電体層２２８は、デバイス２００の様々な端子への適切な電圧の印加の下で、格納された電子又は正孔がトンネル誘電体層２２８を通り抜け得るのに十分な薄さであるように構成され得る。図２には示していないが、スタック２２０の各側面に隣接してサイドウォールが形成され得る。図２はスタック２２０の部分として形成された特定の数の及び特定の種類の層を示しているが、必要に応じて、スタック２２０は更に追加の層を含んだり、より少ない層を含んだりしてもよい。

【0018】

なおも図２を参照するに、デバイス２００は、相異なる電圧を受け取るように結合され得る幾つかの端子を持ち得る。一例として、デバイス２００は、（１）デバイス２００のソース（例えば、ｎ型領域２０６）に結合されるソース電圧（Ｖ_Ｓ）を受け取るための端子、（２）デバイス２００のドレイン（例えば、ｎ型領域２０８）に結合されるドレイン電圧（Ｖ_Ｄ）を受け取るための端子、及び（３）デバイス２００のコントロールゲート（例えばコントロールゲート１２２）に結合されるゲート電圧（Ｖ_Ｇ）を受け取るための端子を含み得る。この例では、コントロールゲート２２２を用いて、最初に高い電圧でトンネリングを介して電荷をセットしてから、同じゲートが、より低い電圧での標準的なトランジスタゲーティングに使用される。

【0019】

デバイス２００の動作に関して、フローティングゲート２２４に電荷を注入したり、それに格納された電荷を除去したりするために、デバイス２００の端子を介して結合される適切な電圧が使用され得る。一例として、第１フェーズにおいて、高い電圧（例えば、数ボルト）がコントロールゲート２２２に印加され、同時に高いドレイン電圧（Ｖ_Ｄ）がデバイス２００のドレイン領域に印加され得る。結果として、第１フェーズ中にフローティングゲート２２４に電子が注入され得る。第２フェーズにて、デバイス２００の他の部分に形成された正孔が除去され得る。一例として、特定の電圧（第１フェーズ中にコントロールゲートに印加された電圧より低い）がコントロールゲート２２２に印加され、同時に負のドレイン電圧（Ｖ_Ｄ）がデバイス２００のドレイン領域に印加され得る。結果として、第２フェーズ中に、デバイス２００の特定の領域に形成された正孔が除去され得る。第２フェーズは、デバイス２００がセミコンダクタ・オン・インシュレータ（ＳＯＩ）デバイスとして形成されている場合にのみ必要とされ得る。これは何故なら、デバイス２００がバルクデバイスとして形成されている場合には、ウェル電極を通じて正孔が除去され得るからである。

【0020】

図３は、一例に従った閾値電圧オフセット補償を備えたデバイス３００を示している。デバイス３００は、基板３０２の上に形成され得る。デバイス３００は更に、ｐ型領域３０４、ｎ型領域３０６、及び別のｎ型領域３０８を含み得る。この例では、デバイス３００はＮＰＮトランジスタとして機能するように形成されている。しかし、デバイス３００は、他のタイプのトランジスタ（例えば、ＰＮＰトランジスタ）、サイリスタ、サーミスタ、又はトランジスタと同様にして動作される任意の他の半導体スイッチ若しくはデバイスであってもよい。さらには、デバイス３００は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）、又は任意の他のタイプのトランジスタとし得る。また、デバイス３００は、後に集積回路パッケージの形態にパッケージングされるダイへと分離されるウエハの一部として、様々な層の形成を含む半導体処理工程を用いて形成され得る。半導体処理工程は、例えばプラズマ気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、ドライ若しくはウェットエッチング、及び他のこのような技術などの技術の使用を含み得る。このような技術又は他の好適な半導体製造技術を用いて、ソース、ドレイン、及びゲートを含むフィーチャが形成され得る。

【0021】

引き続き図３を参照するに、スタック３２０が形成され得る。スタック３２０は、コントロールゲート３２２及びフローティングゲート３２４を含み得る。スタック３２０は更に、コントロールゲート３２２とフローティングゲート３２４との間に形成され得るコントロール誘電体層３２６を含み得る。スタック３２０は更に、フローティングゲート３２４とチャネル３１０の頂面との間に形成され得るトンネル誘電体層３２８を含み得る。スタック３２０の側壁に隣接してサイドウォール３３２及び３３４が形成され得る。さらに、第２の、スプリットコントロールゲート３３０が形成され得る。コントロールゲート３２２及びスプリットコントロールゲート３３０は、ポリシリコン、金属、金属合金、又は他の好適材料を用いて形成され得る。フローティングゲート３２４は、制御可能な量の電荷を格納するように構成された層として機能し得る。例えば窒化シリコン、ポリシリコン、シリコン、又はゲルマニウムなどの材料が使用され得る。特定の例において、電荷を格納するためにナノ結晶が使用されてもよい。コントロール誘電体層３２６は、好適な任意の誘電体材料を用いて形成され得る。一例において、コントロール誘電体層３２６は、酸化物／窒化物／酸化物（ＯＮＯ）スタックとして形成され得る。トンネル誘電体層３２８も、例えば二酸化シリコン又は窒化シリコンなどの好適な任意の誘電体材料を用いて形成され得る。ｈｉｇｈ－ｋ誘電体スタックも使用され得る。これら様々な層及び領域の寸法は縮尺通りに描かれておらず、一例において、トンネル誘電体層３２８は、デバイス３００の様々な端子への適切な電圧の印加の下で、格納された電子又は正孔がトンネル誘電体層３２８を通り抜け得るのに十分な薄さであるように構成され得る。図３はスタック３２０の部分として形成された特定の数の及び特定の種類の層を示しているが、必要に応じて、スタック３２０は更に追加の層を含んだり、より少ない層を含んだりしてもよい。

【0022】

なおも図３を参照するに、デバイス３００は、相異なる電圧を受け取るように結合され得る幾つかの端子を持ち得る。一例として、デバイス３００は、（１）デバイス３００のソース（例えば、ｎ型領域３０６）に結合されるソース電圧（Ｖ_Ｓ）を受け取るための端子、（２）デバイス３００のドレイン（例えば、ｎ型領域３０８）に結合されるドレイン電圧（Ｖ_Ｄ）を受け取るための端子、（３）デバイス３００の第１のコントロールゲート（例えばコントロールゲート３２２）に結合されるゲート電圧（Ｖ_Ｇ）を受け取るための端子、及び（４）デバイス３００の第２のコントロールゲート（例えばコントロールゲート３３０）に結合されるトリミング電圧（Ｖ_ＴＲＩＭ）を受け取るための端子を含み得る。この例において、トリミング電圧（Ｖ_ＴＲＩＭ）は、外部回路を介して供給され得るとともに、最初にオフセット電荷を調節するために使用され得る。トリミング電圧（Ｖ_ＴＲＩＭ）は、ＦＮＴ及び／又はＨＣＩを介してゲートキャパシタンスに電荷を足したり減らしたりするために使用され得る。この例では、コントロールゲート３３０を用いて、最初に高い電圧でトンネリングを介して電荷をセットしてから、コントロールゲート３２２が、より低い電圧での標準的なトランジスタゲーティングに使用される。

【0023】

デバイス３００の動作に関して、フローティングゲート３２４に電荷を注入したり、それに格納された電荷を除去したりするために、デバイス３００の端子を介して結合される適切な電圧が使用され得る。一例として、第１フェーズにおいて、高いトリミング電圧（Ｖ_{ＴＲＩＭ）}（例えば、数ボルト）がコントロールゲート３３０に印加され、同時に高いドレイン電圧（Ｖ_Ｄ）がデバイス３００のドレイン領域に印加され得る。結果として、第１フェーズ中にフローティングゲート３２４に電子が注入され得る。第２フェーズにて、デバイス３００の他の部分に形成された正孔が除去され得る。一例として、特定の電圧（第１フェーズ中に印加されたトリミング電圧より低い）がコントロールゲート３３０に印加され、同時に負のドレイン電圧（Ｖ_Ｄ）がデバイス３００のドレイン領域に印加され得る。結果として、第２フェーズ中に、デバイス３００の特定の領域に形成された正孔が除去され得る。第２フェーズは、デバイス３００がセミコンダクタ・オン・インシュレータ（ＳＯＩ）デバイスとして形成されている場合にのみ必要とされ得る。これは何故なら、デバイス３００がバルクデバイスとして形成されている場合には、ウェル電極を通じて正孔が除去され得るからである。

【0024】

図４は、一例に従った、閾値電圧オフセット補償に関連する制御ロジック４５０を持つシステム４００を示している。システム４００は、プロセッサ、メモリ、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、又は情報処理システムで使用される他の任意のタイプのデバイス、のうちの１つ以上を含み得る。この例において、システム４００は１つ以上の集積回路を含むことができ、それら集積回路の各々が単一の集積回路としてパッケージングされ得る。システム４００に含まれる集積回路のうちの少なくともサブセットが、図１、図２、及び図３に関して説明したタイプのデバイスのうちのいずれかを有し得る。システム４００は、（１つ以上の）プロセッシングコア４１０、揮発性メモリ４２０、不揮発性メモリ４３０、他のブロック４４０、及び制御ロジック４５０を含み得る。

【0025】

引き続き図４を参照するに、制御ロジック４５０は、閾値電圧オフセット補償を制御するように設定されたコンポーネントを含み得る。この例において、制御ロジック４５０は、有限状態マシン（ＦＳＭ）４５２、制御＆状態レジスタ４５４、及びチャージポンプ４５６を含み得る。ＦＳＭ４５２は、バス４５５を介してチャージポンプ４５６を制御することができるように構成され得る。制御＆状態レジスタ４５４は、ＦＳＭ４５２によって書き込まれたり読み出されたりされ得るレジスタを含み得る。一例として、制御レジスタは、チャージポンプ４５６によって生成される（１つ以上の）電圧波形の種類に関する情報を規定するフィールドを含み得る。斯くして、チャージポンプ４５６は、ＦＳＭ４５２の制御下で電圧波形を生成するように構成され得る。さらに、チャージポンプ４５６は、デバイス１００、デバイス２００、又はデバイス３００に付随する様々な端子に適切な電圧が結合され得るように、同時に複数の電圧波形を生成するように構成され得る。図４は、システム４００が特定の数のコンポーネントを含むとして示しているが、システム４００は追加のコンポーネントを含んだり、より少ないコンポーネントを含んだりしてもよい。また、ＦＳＭ４５２に代えて、例えばＮＯＲフラッシュメモリなどの不揮発性メモリにプログラムされた命令を用いてチャージポンプ４５６を制御してもよい。

【0026】

これらのデバイスから構築される回路は、標準モード（オフセットトリミングなし）だけでなく、トリミング手順の後に、電源電圧が低下される低電力モードで動作することができる。この手順は、トランジスタの閾値電圧を測定し、そして、閾値電圧を何らかの所定の値に調節すべく、フローティングゲートキャパシタンスに電荷を付加する又はそれから電荷を除去することを伴い得る。制御ロジック４５０を使用して該トリミング手順を実行し得る。この例において、回路内の全てのトランジスタがこの較正を受けるが、該プロセスは、クライオジェニック温度へのチップの最初の冷却の後のみに行えばよい。十分な低温において、フローティングゲート上の較正された電荷は無期限に残存することができる。該較正プロセスは利便性のために可能な限り高速に行われ得るが、電力消費を最小限に抑えなければならい場合に、シリアルな低クロックレート実行にも対応し得る。

【0027】

なおも図４を参照するに、システム４００のコンポーネントのうちのサブセットのみが、閾値電圧オフセット補償を備えたデバイスを含んでもよい。また、揮発性メモリ４２０は、不揮発性メモリ４３０に含まれるデバイスとは異なるように設計された閾値電圧を持つデバイスを有し得る。従って、同じ基板上にあろうと異なる基板上にあろうと異なるコンポーネントが異なる閾値電圧オフセット補償を有してもよい。

【0028】

図５は、オフセット補償の前と後のデバイス（例えば、デバイス１００、デバイス２００、又はデバイス３００のいずれか）の閾値電圧の分布を示すヒストグラム５１０及び５５０を示している。この例において、ヒストグラム５１０及び５５０の各々の縦軸は、閾値電圧オフセット補償の対象となるデバイスの数を示している。一例において、デバイスの数は、１つの集積回路上のトランジスタの全てに相当し得る。あるいは、デバイスの数は集積回路の一部に相当してもよい。トランジスタの閾値電圧をアクティブに調節することにより、回路内のトランジスタのほぼ全てが同じに近い閾値電圧を持つようにされる。閾値電圧の分布を狭くすることができれば、電源電圧を下げて、２乗のオーダーで動的消費電力を低下させることができる。一例において、デバイスの閾値電圧の第１の分布は、閾値電圧の広がりの尺度を示す第１の値を持ち得る。図４の制御ロジック４５０を用いて、第１の分布が、閾値電圧の広がりの尺度の第２の値を持つ第２の分布に変化されるように、デバイスの各々の閾値電圧を変更することができ、第２の値は、デバイスの閾値電圧間の、より低いバラつきを表す。広がりの尺度は、分散、標準偏差、又は範囲の中から選択され得る。

【0029】

図６は、一例に従った方法のフローチャート６００を示している。ステップ６１０は、クライオジェニック環境で集積回路を動作させながら複数のデバイスの閾値電圧間のバラつきを決定することを含むことができ、上記複数のデバイスの各々がフローティングゲートを有する。このプロセスの最初の部分は、デバイスの各々についてトランジスタ閾値電圧を測定することを伴い得る。閾値電圧を測定するために制御ロジック４５０が使用され得る。これらの測定を行うことで、上記複数のデバイスに関する閾値電圧の分布の広がりの尺度を決定し得る。広がりの尺度は、分散、標準偏差、又は範囲の中から選択され得る。一例において、各デバイスの閾値電圧を測定することに代えて、閾値電圧のバラつきの代わりとなるものを用いてもよい。一例として、デバイスによって処理された信号に関連するエラー率を測定し得るように制御ロジック４５０を構成し得る。多数の回路にわたってエラー率分析を行うことにより、閾値電圧のバラつきとエラー率との間の相関が確立され得る。斯くして、閾値電圧間のバラつきを決定するステップの一部として、代わりとしてエラー率が使用され得る。

【0030】

ステップ６２０は、上記複数のデバイスの閾値電圧間のバラつきが低下するように、上記複数のデバイスのうちの少なくともサブセットの閾値電圧を、（１）それぞれのフローティングゲートに電荷を注入すること、又は（２）それぞれのフローティングゲートから電荷を除去することによって変更することを含み得る。デバイスタイプ（例えば、デバイス１００、デバイス２００、又はデバイス３００）に応じて、前述の対応するプロセスが使用され得る。閾値電圧を何らかの所定の値に調節すべく、制御ロジック４５０を用いて、フローティングゲートキャパシタンスに電荷を付加する又はそれから電荷を除去することができる。この例において、回路内の全てのトランジスタがこの較正を受けるが、該プロセスは、クライオジェニック温度へのチップの最初の冷却の後のみに行えばよい。先に説明したように、有利なことには、トランジスタの閾値電圧間のバラつきがより小さいことは、電源電圧を下げることを可能にし得る。これが代わって、２乗のオーダーで、回路による動的電力消費を低下させ得る。

【0031】

特定の例において、ここに記載されるデバイスは、量子ビットゲートを制御するための低電力のクライオジェニックＣＭＯＳインタフェースに含められ得る。量子デバイスを制御することは、理想的には量子デバイスと近く集積されてクライオジェニック温度で、非常に多数の静的及び動的な電圧信号を生成することを必要とする。この開示で使用されるとき、用語“（１つ以上の）クライオジェニック温度”は、３００ケルビン以下の任意の温度を意味する。クライオ環境が能動エレクトロニクスの電力消費を強く制約することを所与とすると、これは主要な難題である。さらに、多数の電圧信号を量子コンピューティングデバイス内の量子ビットゲートに結合することも必要である。これは何故なら、量子コンピューティングデバイス内の量子ビットゲートを駆動するための電圧源に潜在的に何千本ものワイヤを接続する必要があるからである。また、量子ビットは従来、クライオスタット内で減衰される大信号を生成しなければならない室温パルス発生器で制御されてきた。この減衰に打ち勝つために必要な電力、そして更にはケーブルインピーダンスを駆動するのに必要な電力は、量子コンピュータをスケーリングすることへの妨げである。

【0032】

この開示で説明される特定の例は、量子コンピューティングデバイス向けのクライオジェニック制御回路及びアーキテクチャに関する。該制御アーキテクチャは、量子ビットプレーンと密接に集積された、クライオジェニック制御回路を含む集積回路制御チップを含む。一例として、制御チップはワイヤボンディングされることができ、あるいは量子ビットプレーンにフリップチップ実装されることができる。また、制御チップは、電圧バイアスを生成するために、キャパシタ（相互接続キャパシタンスを含む）上に電荷を蓄積する。単一のデジタル－アナログ変換器を用いて各キャパシタ上に電荷をセットすることができ、それが、クライオ温度で、これらの温度での極めて低いリーク経路のために長時間にわたって残存する。電荷のリフレッシュは、量子ビット動作に見合った時間スケールで周期的に行われることができる。減衰から発生する熱に関連する難題は、キャパシタ間で電荷を移動させて電圧パルスを生成する“電荷シャッフル”回路を配することによって対処される。クライオジェニックＣＭＯＳ制御チップと量子ビットプレーンとの間の密な集積によってキャパシタンスが可能な限り低減される。この密な集積は、例えばチップスタックパッケージング手法によるものであり、キャパシタンスを劇的に低減させることができ、それにより消費電力に影響を与えることができる。

【0033】

量子ビットプレーンは、約２０ミリケルビン（～２０ｍＫ）で動作し得るトポロジカルコンピューティングゲートを含み得る。量子コンピューティングデバイスは、例えば量子ビットといった量子情報を処理し得る。量子ビットは、光子、電子、ジョセフソン接合、量子ドット、又はヘテロ構造を含む様々な物理系を用いて実装され得る。量子状態が、スピンの向き、量子ビットの一部としてのスピン、電荷、エネルギー、励起ステージの別の側面、又は超伝導物質のトポロジー相として符号化され得る。量子ビットの例は、低周波ＤＣ信号（例えば、バイアス電流）若しくは高周波無線周波数信号（例えば、１０ＧＨｚ信号）のいずれかに基づいて又は両方の組み合わせに基づいて動作し得る。特定の例において、例えば量子ビット（キュービット）の状態を含め、超伝導デバイスを制御するためにマイクロ波信号が使用され得る。量子ビット（キュービット）のゲートの特定の実装は、高周波マイクロ波信号を必要とし得る。

【0034】

図７は、一例に従った、量子ビットを制御するためのシステム７００を示している。この例において、システム７００は複数のステージを含むことができ、それらの各々が異なる温度で動作するように構成され得る。従って、システム７００はステージ７１０、７３０、及び７５０を含み得る。ステージ７１０は、クライオジェニック温度（例えば、３００ケルビン以下）で動作するように構成されたコンポーネントを含み得る。ステージ７３０は、３００ケルビン以下且つ４ケルビンまでの温度で動作するように構成されたコンポーネントを含み得る。ステージ７５０は、２０ミリケルビン（ｍＫ）又はその付近で動作するように構成されたコンポーネントを含み得る。ステージ７１０は、マイクロコントローラ７１２（又はマイクロプロセッサ）、デジタル－アナログ変換器（ＤＡＣ）７１４、信号発生器７１６、及び測定装置７１８を含み得る。マイクロコントローラ７１２は、量子ビット及びシステム７００の他の側面を制御するように構成された制御信号を生成し得る。ＤＡＣ７１４は、マイクロコントローラ７１２から（又は他のコンポーネントから）デジタル制御信号を受信し、それらをアナログ形態に変換し得る。そして、必要に応じて、これらのアナログ信号が他のステージに伝送され得る。信号発生器７１６は、必要に応じて、マイクロ波信号発生器及び他のクロック信号発生器を含み得る。測定装置７１８は、例えばスペクトルアナライザなどの器具類を含み得る。一例において、マイクロコントローラ７１２（又はマイクロプロセッサ）、デジタル－アナログ変換器（ＤＡＣ）７１４、信号発生器７１６、及び測定装置７１８の各々が前述のデバイスを含んで、このようなコンポーネントによって消費される電力を下げることを可能にし得る。

【0035】

引き続き図７を参照するに、ステージ７３０は、熱負荷を低減させて室温にあるコンポーネントと２０ミリケルビン（ｍＫ）にあるコンポーネントとの間の効率的な接続を可能にするやり方でステージ７１０をステージ７５０と相互接続するように構成されたコンポーネントを含み得る。従って、この例において、ステージ７３０は、コンポーネント７３２、インターコネクト７３４、インターコネクト７３６、及びインターコネクト７３８を含み得る。一例において、コンポーネント７３２は、（１つ以上の）高電子移動度トランジスタ（ＨＥＭＴ）低雑音増幅器として実装され得る。インターコネクト７３４、７３６、及び７３８は、例えばニオブ及び銅などの導電体を有するケーブルとして実装され得る。これらの導電体は、例えばポリイミドなどの適切な誘電体材料を用いてインターコネクト内で絶縁され得る。

【0036】

なおも図７を参照するに、ステージ７５０は、カプラ７５２、読み出し多重化７５４、高速制御多重化７５６、及び量子ビット７６０を含み得る。カプラ７５２は、信号発生器（例えば、信号発生器７１６）からの信号を読み出し多重化７５４に結合し得る。カプラ７５２はまた、反射された信号をコンポーネント７３２に向かわせ得る。読み出し多重化７５４及び高速制御多重化７５６は、１つの制御チップ（クライオジェニック制御ＣＭＯＳチップと称することもある）上に実装され得る。一例において、読み出し多重化７５４は、例えばサファイアなどの不活性基板上の例えばニオブなどの超伝導材料を用いて実装され得る。読み出し多重化７５４チップは、共振器の（１つ以上の）バンクを形成するのに適したサイズの複数の誘導素子、容量素子、及び抵抗素子を含み得る。クライオジェニック温度において、共振器回路は超伝導性を示し、高いＱ値を持つ共振器を生み出す。これは、効率的な低損失周波数多重化機構を提供し得る。一例において、クライオジェニックＣＭＯＳ制御チップ（例えば、ＣＭＯＳなどの半導体技術を用いて製造されたＡＳＩＣ）は、量子ビット（例えば、量子ビット７６０）と同じ基板上にマウントされ得るとともに、量子ビットと同じクライオジェニック温度（例えば、２０ｍＫ）で動作するように構成され得る。

【0037】

図８は、一例に従った、クライオジェニックＣＭＯＳ制御チップ８１０、量子ビットチップ８５０、及び共振器チップ８８０を含む共通基板８００を示している。クライオジェニックＣＭＯＳ制御チップ８１０は、ワイヤボンド（例えば、ワイヤボンド８１２及び８１４）を介してコンタクトパッド（例えば、コンタクトパッド８２２及び８２４）に結合され得る。クライオジェニックＣＭＯＳ制御チップ８１０は更に、ワイヤボンド（例えば、ワイヤボンド８１６及び８１８）を介してコンタクトパッド（例えば、コンタクトパッド８２６及び８２８）に結合され得る。クライオジェニックＣＭＯＳ制御チップ８１０は更に、ワイヤボンド（例えば、ワイヤボンド８３０及び８３２）を介して他のコンタクト（例えば、コンタクト８３４及び８３６）に結合され得る。量子ビットチップ８５０は、ワイヤボンド（例えば、ワイヤボンド８５２及び８５４）を介してコンタクトパッド（例えば、コンタクトパッド８５６及び８５８）に結合され得る。量子ビットチップ８５０は、ワイヤボンド（例えば、ワイヤボンド８６０及び８６２）を介して共振器チップ８８０に結合され得る。共振器チップ８８０は、ワイヤボンド（例えば、ワイヤボンド８８２及び８８４）を介してコンタクト（例えば、コンタクト８９０及び８９２）に結合され得る。この例は、ワイヤボンドを介した制御チップと量子ビットとの間の密な集積を示しているが、他の技術も使用され得る。一例として、量子ビットを備えた基板に制御チップがフリップチップボンディングされてもよい。あるいは、パッケージ・オン・パッケージ、システム・イン・パッケージ、又は他のマルチチップアセンブリも使用され得る。

【0038】

以上の説明は量子デバイスを参照しているが、ここで説明されたシステムは、例えばサービス又はアプリケーションを届けるためのデータセンター又は他のインフラストラクチャを介してなど、コンピューティングと、ネットワーキングと、ストレージリソースとの組み合わせを介して提供されることが可能な任意のサービス又はアプリケーションをサポートするように実装されることができる。説明された態様は、クラウドコンピューティング環境で実装されることもできる。クラウドコンピューティングは、コンフィギュラブルなコンピューティングリソースの共有プールへのオンデマンドネットワークアクセスを可能にするモデルを指し得る。例えば、クラウドコンピューティングを市場で展開することで、コンフィギュラブルなコンピューティングリソースの共有プールへのユビキタスで便利なオンデマンドアクセスを提供することができる。クラウドコンピューティングモデルは、例えば、オンデマンドセルフサービス（on-demand self-service）、幅広いネットワークアクセス（broad network access）、リソースの共有（resource pooling）、スピーディな拡張性（rapid elasticity）、及びサービスが計測可能であること（measured service）など、様々な特性で構成されることができる。クラウドコンピューティングモデルは、例えば、ハードウェア・アズ・ア・サービス（“ＨａａＳ”）、ソフトウェア・アズ・ア・サービス（“ＳａａＳ”）、プラットフォーム・アズ・ア・サービス（“ＰａａＳ”）、及びインフラストラクチャ・アズ・ア・サービス（“ＩａａＳ”）などの様々なサービスモデルを公開するために使用され得る。クラウドコンピューティングモデルはまた、例えばプライベートクラウド、コミュニティクラウド、パブリッククラウド、及びハイブリッドクラウドなどの異なる展開モデルを用いて展開されることができる。

【0039】

まとめるに、一態様において、本開示は、クライオジェニック環境で動作するように構成された複数のデバイスを含むシステムに関係し、該複数のデバイスの閾値電圧の第１の分布が、閾値電圧の広がりの尺度を示す第１の値を持つ。当該システムは更に、上記複数のデバイスの各々に結合された制御ロジックを含むことができ、該制御ロジックは、第１の分布が、閾値電圧の広がりの尺度の第２の値を持つ第２の分布に変化されるように、上記複数のデバイスの各々の閾値電圧を変更するように構成され、第２の値は、上記複数のデバイスの閾値電圧間の、より低いバラつきを表す。

【0040】

広がりの尺度は、分散、標準偏差、又は範囲の中から選択され得る。上記複数のデバイスの各々がフローティングゲートを有し得る。当該システムはチャージポンプを含むことができ、上記複数のデバイスの各々が、チャージポンプを介してトリミング電圧を受け取るための端子を有し、制御ロジックは更に、フローティングゲートに電荷を注入すること又はフローティングゲートから電荷を除去することのいずれかによって、上記複数のデバイスの各々の閾値電圧を変更するように構成される。

【0041】

当該システムはチャージポンプを含むことができ、上記複数のデバイスの各々が、チャージポンプを介して電圧を受け取るためのゲート端子を有し、制御ロジックは更に、フローティングゲートに電荷を注入すること又はフローティングゲートから電荷を除去することのいずれかによって、上記複数のデバイスの各々の閾値電圧を変更するように構成される。

【0042】

当該システムはチャージポンプを含むことができ、上記複数のデバイスの各々が、チャージポンプを介してトリミング電圧を受け取るための、スプリットゲートに結合された端子を有し、制御ロジックは更に、フローティングゲートに電荷を注入すること又はフローティングゲートから電荷を除去することのいずれかによって、上記複数のデバイスの各々の閾値電圧を変更するように構成される。制御ロジックは更に、上記複数のデバイスの各々の閾値電圧を決定するように構成され得る。

【0043】

【0044】

バラつきを決定することは、分散、標準偏差、又は範囲の中から選択される広がりの尺度を決定することを有し得る。閾値電圧間のバラつきを決定することは、上記集積回路に付随する動作に関連するエラー率を決定することを有し得る。閾値電圧間のバラつきを決定することは、上記複数のデバイスの各々の閾値電圧を決定することを有し得る。

【0045】

上記複数のデバイスの各々の閾値電圧を変更することは、トリミング電圧を受け取るための端子を介して電圧を印加することを有し得る。上記複数のデバイスの各々の閾値電圧を変更することは、ゲート端子を介して電圧を印加することを有し得る。

【0046】

【0047】

【0048】

【0049】

【0050】

理解されるべきことには、ここに示された方法、モジュール、及びコンポーネントは単に例示的なものである。例えば、限定なしで、例示的なタイプの超伝導デバイスは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、特定用途向け標準製品（ＡＳＳＰ）、システム・オン・チップシステム（ＳＯＣ）、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）などを含み得る。

【0051】

また、抽象的ではあるがなおも明確な意味において、同じ機能を達成するためのコンポーネントの任意の構成が、所望の機能が達成されるように効果的に“関連付けられる”。従って、特定の機能を達成するようにここで組み合わされた２つのコンポーネントは、アーキテクチャ又は中間コンポーネントに関係なく、所望の機能が達成されるように互いに“関連付けられる”として見ることができる。同様に、そのように関連付けられた２つのコンポーネントを、所望の機能を達成するために互いに“動作的に接続される”又は“結合される”として見ることもできる。

【0052】

また、当業者が認識することには、上述の処理の機能間の境界は単に例示的なものである。複数の処理の機能を１つの処理へと組み合わせてもよく、及び／又は、１つの処理の機能を更なる処理に分散させてもよい。また、代わりの実施形態は、特定の処理の複数のインスタンスを含んでもよく、処理の順序は様々な他の実施形態で変更されてもよい。

【0053】

本開示は具体例を提供しているが、以下の請求項に記載される本開示の範囲から逸脱することなく、様々な変更及び変形を行うことができる。従って、明細書及び図面は限定的な意味ではなく例示的な意味で考慮されるべきであり、そのような全ての変更が本開示の範囲に含まれることが意図される。具体例に関してここで説明された利益、利点、又は問題解決策は、いずれかの又は全ての請求項の重要な、必要な、又は本質的な特徴又は要素として解釈されることを意図していない。

【0054】

また、用語“ａ”又は“ａｎ”は、ここで使用されるとき、１つ又は１つ以上として定義される。また、請求項における例えば“少なくとも１つ”又は“１つ以上”などの導入句の使用は、不定冠詞“ａ”若しくは“ａｎ”による別のクレーム要素の導入が、そのような導入されたクレーム要素を含む特定の請求項を、たとえ同じ請求項が“１つ以上”若しくは“少なくとも１つ”なる導入句と例えば“ａ”若しくは“ａｎ”などの不定冠詞を含む場合であっても、そのような要素を１つだけ含む発明に限定することを意味すると解釈されるべきでない。定冠詞の使用についても同様である。

【0055】

別段の断りがない限り、例えば“第１”及び“第２”などの用語は、そのような用語が記述する要素間で恣意的に区別するために使用される。従って、これらの用語は必ずしも、そのような要素の時間的又はその他の優先順位付けを示すことを意図するわけではない。

【図1】