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特表2023-541323電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法
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  • 特表-電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法 図1
  • 特表-電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法 図2
  • 特表-電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法 図3
  • 特表-電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法 図4
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-09-29
(54)【発明の名称】電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法
(51)【国際特許分類】
   H01L 25/07 20060101AFI20230922BHJP
   H01L 23/12 20060101ALI20230922BHJP
   H02M 7/48 20070101ALI20230922BHJP
【FI】
H01L25/04 C
H01L23/12 W
H02M7/48 Z
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023519926
(86)(22)【出願日】2021-11-23
(85)【翻訳文提出日】2023-03-30
(86)【国際出願番号】 EP2021082671
(87)【国際公開番号】W WO2022106721
(87)【国際公開日】2022-05-27
(31)【優先権主張番号】20209225.0
(32)【優先日】2020-11-23
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】519431812
【氏名又は名称】ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト
【氏名又は名称原語表記】HITACHI ENERGY SWITZERLAND AG
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】シュダーラー,ユルゲン
(72)【発明者】
【氏名】モーン,ファビアン
(72)【発明者】
【氏名】リウ,チュンレイ
(72)【発明者】
【氏名】プーコ,ヨーナス
【テーマコード(参考)】
5H770
【Fターム(参考)】
5H770AA21
5H770QA02
5H770QA05
5H770QA06
5H770QA08
5H770QA28
(57)【要約】
本発明は、パワー半導体モジュール(10)の少なくとも2つのパワー半導体素子(2)に電気的に接触するための電気接点構成(1)に関し、電気接点構成(1)は、少なくとも2つのボンドワイヤ(9)と、交流接点、正の直接点、および正の直接点を含む少なくとも3つの電気接点(3)とを備え、電気接点(3)の各々は、接地電位部(4)と、接点部(6a,6b,6c)と、接地電位部(4)を接点部(6a,6b,6c)から電気的に絶縁するための絶縁部(5a,5b,5c)とを含み、絶縁部(5a,5b,5c)は、接地電位部(4)上に設けられ、接点部(6a,6b,6c)は、絶縁部(5a,5b,5c)上に設けられ、少なくとも3つの電気接点(3)の少なくとも2つは、少なくとも2つの分離された電気接点(3)の絶縁部(5a,5b,5c)の間に間隙(G)を有することによって、および少なくとも2つの分離された電気接点(3)の接点部(6a,6b,6c)の間に間隙(G)を有することによって、分離される。少なくとも1つの第1のボンドワイヤ(9)は、正の直接点の接点部(6b)上に配置された第1のパワー半導体素子(2)を交流接点の接点部(6a)と接続し、少なくとも1つの第2のボンドワイヤ(9)は、交流接点の接点部(6a)上に配置された第2のパワー半導体素子(2)を負の直流接点の接点部(6c)とを接続する。
【特許請求の範囲】
【請求項1】
パワー半導体モジュール(10)の少なくとも2つのパワー半導体素子(2)に電気的に接触するための電気接点構成(1)であって、
前記電気接点構成(1)は、少なくとも2つのボンドワイヤ(9)と、交流接点、正の直接点、および正の直接点を含む少なくとも3つの電気接点(3)とを備え、
前記電気接点(3)の各々は、
接地電位部(4)と、
接点部(6a,6b,6c)と、
前記接地電位部(4)を前記接点部(6a,6b,6c)から電気的に絶縁するための絶縁部(5a,5b,5c)とを備え、
前記絶縁部(5a,5b,5c)は、前記接地電位部(4)上に設けられ、
前記接点部(6a,6b,6c)は、前記絶縁部(5a,5b,5c)上に設けられ、
前記少なくとも3つの電気接点(3)の少なくとも2つは、少なくとも2つの分離された電気接点(3)の前記絶縁部(5a,5b,5c)の間に間隙(G)を有することによって、および前記少なくとも2つの分離された電気接点(3)の前記接点部(6a,6b,6c)の間に前記間隙(G)を有することによって、分離され、
少なくとも1つの第1のボンドワイヤ(9)が、前記正の直接点の接点部(6b)上に配置された第1のパワー半導体素子(2)を前記交流接点の接点部(6a)と接続し、少なくとも1つの第2のボンドワイヤ(9)が、前記交流接点の前記接点部(6a)に配置された第2のパワー半導体素子(2)を前記負の直流接点の接点部(6c)と接続する、電気接点構成(1)。
【請求項2】
前記少なくとも2つの分離された電気接点(3)の各々は、別個の基板(13a,13b,13c,13d)を含み、各別個の基板は、それぞれの電気接点(3)の前記接地電位部(4)、前記接点部(6a,6b,6c)、および前記絶縁部(5a,5b,5c)を含み、
前記少なくとも2つの別個の基板(13a,13b,13c,13d)は、共通のベースプレート(8)上に配置される、請求項1に記載の電気接点構成(1)。
【請求項3】
前記少なくとも1つの第1のボンドワイヤ(9)は、前記正の直接点の前記接点部(6b)上に配置された前記第1のパワー半導体素子(2)を前記交流接点の前記接点部(6a)に直接接続し、および/もしくは、前記少なくとも1つの第2のボンドワイヤ(9)は、前記交流接点の前記接点部(6a)上に配置された前記第2のパワー半導体素子(2)を前記負の直流接点の前記接点部(6c)に直接接続するか、または
前記少なくとも1つの第1のボンドワイヤ(9)は、前記第1のパワー半導体素子(2)を、さらなる絶縁部(5d)上に配置されたさらなる第1の接点部に接続し、前記第1の接点部は、前記交流接点の前記接点部(6a)と接続され、および/もしくは、前記少なくとも1つの第2のボンドワイヤ(9)は、前記第2のパワー半導体素子(2)を、さらなる絶縁部(5d)上に配置されたさらなる第2の接点部に接続し、前記第2の接点部は、前記負の直流接点の前記接点部(6c)と接続される、請求項1または2に記載の電気接点構成(1)。
【請求項4】
任意の電気接点(3,7)の前記絶縁部(5,5a,5b,5c,5d)は、互いの間に前記間隙(G)をおいて位置決めされ、
任意の電気接点(3,7)の前記接点部(6,6a,6b,6c,6d)は、互いの間に前記間隙(G)をおいて位置決めされる、先行する請求項のいずれか1項に記載の電気接点構成(1)。
【請求項5】
前記少なくとも2つの分離された電気接点(3,7)の前記接地電位部(4)は、互いの間に前記間隙(G)をおいて位置決めされ、
任意の電気接点(3,7)の前記接地電位部(4)は、互いの間に前記間隙(G)をおいて位置決めされる、先行する請求項のいずれか1項に記載の電気接点構成(1)。
【請求項6】
ゲート接点(7)および補助回路接点のうちの少なくとも1つをさらに含む少なくとも5つの電気接点(3,7)を備える、先行する請求項のいずれか1項に記載の電気接点構成(1)。
【請求項7】
前記少なくとも3つまたは少なくとも5つの電気接点(3,7)のうちの少なくとも1つの電気接点は、前記少なくとも3つまたは少なくとも5つの電気接点(3,7)のうちの別の電気接点上に設けられるか、または、
前記少なくとも3つまたは少なくとも5つの電気接点(3,7)の1つは、前記少なくとも3つまたは少なくとも5つの電気接点(3,7)の他の1つ上に設けられるか、または、
前記負の直流接点は、前記交流接点上に設けられるか、または、
前記負の直流接点は、前記交流接点の前記接点部(6a)上または前記交流接点の前記絶縁部(5a)上に設けられる、請求項5に記載の電気接点構成(1)。
【請求項8】
前記少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
前記ゲート接点部(6d)は、他の電気接点(3)の前記絶縁部(5,5a,5b,5c)上に設けられるか、または、
前記少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
接触される少なくとも1つの半導体素子がハイサイド半導体素子である場合、前記ゲート接点部(6d)は、交流接点(6a)の前記絶縁部(5a)上に設けられ、および/または
前記少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
接触される少なくとも1つの半導体素子がローサイド半導体素子である場合、前記ゲート接点部(6d)は、負の直流接点(6c)の前記絶縁部(5c)上に設けられるか、または、
前記少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
前記ゲート接点部(6d)は、ゲート絶縁部の形態の絶縁部(5d)上に設けられており、
前記ゲート絶縁部(5d)は、前記少なくとも1つの他の電気接点(3)の前記接点部(6,6a,6b,6c)上に設けられるか、または、
前記少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
前記ゲート接点部(6d)は、ゲート絶縁部の形態の絶縁部(5d)上に設けられており、
前記ゲート絶縁部(5d)は、エミッタ接点の接点部(6a)上に設けられている、請求項6または7に記載の電気接点構成(1)。
【請求項9】
前記接点部(6,6a,6b,6c,6d)は、少なくとも1つのメタライゼーション領域を含むか、または、
前記接点部(6,6a,6b,6c,6d)は、少なくとも1つのメタライゼーション領域から形成され、
前記電気接点(3,7)は、前記電気接点(3,7)の前記メタライゼーション領域が100V以上の電圧電位差で動作可能であるように、互いに対して位置決めされるか、または、
2つの隣接する電気接点(3,7)は、前記2つの隣接する電気接点(3,7)の前記メタライゼーション領域が100V以上の電圧電位差で動作可能であるように、前記電気接点(3,7)間に前記間隙(G)を伴って、位置決めされ、および/または、
異なる分離された電気接点(3,7)の前記接点部(6,6a,6b,6c,6d)は、前記少なくとも1つのメタライゼーション領域に絶縁間隙がないように、分離された接点部(6,6a,6b,6c,6d)が別の絶縁部(5,5a,5b,5c,5d)上に設けられることを確実にするよう、分離される、先行する請求項のいずれか1項に記載の電気接点構成(1)。
【請求項10】
前記絶縁部(5,5a,5b,5c,5d)はセラミック絶縁材料を含むか、もしくはセラミック絶縁材料で形成されるか、または、
前記絶縁部(5,5a,5b,5c,5d)は、直接接合された銅基板、活性金属ろう付け基板、直接接合されたアルミニウム基板、絶縁された金属基板、またはフレックスフォイル技術の少なくとも1つの一部を含むか、少なくとも1つの一部から形成されるか/少なくとも1つの一部によるか、または少なくとも1つの一部である、先行する請求項のいずれか1項に記載の電気接点構成(1)。
【請求項11】
前記絶縁部(5,5a,5b,5c,5d)および前記接点部(6,6a,6b,6c,6d)は、前記接地電位部(4)を前記接点部(6,6a,6b,6c,6d)から電気的に絶縁および/または分離するために1mm以上または3mm以上の経路長とともに設計されるか、または、
前記絶縁部(5,5a,5b,5c,5d)および前記接点部(6,6a,6b,6c,6d)は、前記絶縁部(5,5a,5b,5c,5d)の縁部の接点部自由縁を提供するように設計されており、それは、前記接地電位部(4)を前記接点部(6,6a,6b,6c,6d)から電気的に絶縁および/または分離するための経路長が1mm以上である、先行する請求項のいずれか1項に記載の電気接点構成(1)。
【請求項12】
前記絶縁部(5,5a,5b,5c,5d)および前記接点部(6,6a,6b,6c,6d)は、前記接地電位部(4)と前記接点部(6,6a,6b,6c,6d)との間に、互いに垂直な少なくとも2方向に延在するマイグレーション経路(P)を提供するように設計される、先行する請求項のいずれか1項に記載の電気接点構成(1)。
【請求項13】
先行する請求項のいずれか1項に記載の電気接点構成(1)を備える、パワー半導体モジュール(10)。
【請求項14】
パワー半導体モジュール(10)、特に請求項13に記載のパワー半導体モジュール(10)であって、
-ハイサイドパワー半導体素子(2)とローサイドパワー半導体素子(2)とを含む複数のパワー半導体素子(2)と、
-1つ以上の接点部(6a)を有する交流接点と、
-1つ以上の接点部(6b)を有する正の直流接点と、
-1つ以上の接点部(6c)を有する負の直流接点と、
-対応するゲート接点部(6d)を有する2つのゲート接点(7)とを備え、
-各前記接点部(6a,6b,6c,6d)は、別個の絶縁部(5d)上に配置され、
-前記ハイサイドパワー半導体素子(2)は、ボンドワイヤ(9)を介して前記正の直流接点の接点部(6b)に接続される第1の基板(13a)上に配置され、
-前記ハイサイドパワー半導体素子(2)のゲート線は、第3の基板(13c)にボンドを介して接続される第2の基板(13b)上に配置され、
-前記ローサイドパワー半導体素子(2)は、ボンドワイヤ(9)を介して前記交流直流接点の接点部(6a)に接続される前記第3の基板(13c)上に配置され、
-前記ローサイドパワー半導体素子(2)のゲート線は、ボンドワイヤ(9)を介して前記負の直流接点の接点部(6c)に接続される第4の基板(13d)上に配置され、
-前記第1の基板から前記第4の基板(13a,13b,13c,13d)は、互いに離間している、パワー半導体モジュール(10)。
【請求項15】
パワー半導体モジュール(10)の少なくとも2つのパワー半導体素子(2)に電気的に接触するための電気接点構成(1)を伴う前記パワー半導体モジュール(10)、特に、請求項1~12のいずれかに記載の電気接点構成(1)を伴う請求項13または14に記載のパワー半導体モジュール(10)を製造するための方法であって、
前記電気接点構成(1)は、少なくとも2つのボンドワイヤ(9)と、交流接点、正の直接点、および正の直接点を含む少なくとも3つの電気接点(3)とを備え、
前記方法は、前記電気接点(3)のうちの少なくとも3つを製造するために、
接地電位部(4)を形成するステップと、
前記接地電位部(4)上に絶縁部(5a,5b,5c)を形成するステップと、
前記絶縁部(5a,5b,5c)上に接点部(6a,6b,6c)を形成するステップとを含み、
前記少なくとも3つの電気接点(3)のうちの少なくとも2つは、少なくとも2つの分離された電気接点(3)の前記絶縁部(5a,5b,5c)の間に間隙(G)を有することによって、および前記少なくとも2つの分離された電気接点(3,7)の前記接点部(6a,6b,6c)の間に前記間隙(G)を有することによって、分離されるように製造され、
前記方法は、さらに、
前記正の直接点の接点部(6b)上に第1のパワー半導体素子(2)を配置するステップと、
少なくとも1つの第1のボンドワイヤ(9)を用いて、前記第1のパワー半導体素子(2)を前記交流接点の接点部(6a)と接続するステップと、
前記交流接点の前記接点部(6a)上に第2のパワー半導体素子(2)を配置するステップと、
少なくとも1つの第2のボンドワイヤ(9)を用いて、前記第2のパワー半導体素子(2)を前記負の直流接点の接点部(6c)と接続するステップとを含む、パワー半導体モジュール(10)の少なくとも2つのパワー半導体素子(2)に電気的に接触するための電気接点構成(1)を伴うパワー半導体モジュール(10)を製造するための方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パワー半導体モジュールの少なくとも1つのパワー半導体素子に電気的に接触するための電気接点構成であって、複数の電気接点を含む電気接点構成に関する。本発明はまた、電気接点構成を備えるパワー半導体モジュールに関する。本発明はまた、電気接点構成を有するパワー半導体モジュールを製造する方法に関する。
【背景技術】
【0002】
WO 2016/150583 A1は、パワー半導体素子に関し、このパワー半導体素子は、上側表面および裏側表面を備え、裏側表面は、パワー半導体素子を基板メタライゼーションに接続するように設計され、上側表面は、裏側表面の反対側に位置し、上側表面は、少なくとも1つのマイグレーションバリアなどを備え、この少なくとも1つのマイグレーションバリアは、少なくとも部分的にパワー半導体素子の上側表面を形成する。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の目的は、改善された電気接点構成および改善されたパワー半導体モジュールを提供することである。例えば、本発明の目的は、電気化学的マイグレーションおよび/または腐食の発生を低減しながら、より安価な生産可能な電気接点構成およびより安価な生産可能なパワー半導体モジュールを提供することである。
【課題を解決するための手段】
【0004】
本発明の目的は、独立請求項の特徴によって解決される。修正された実施形態は、従属請求項において詳述される。
【0005】
第1の局面によれば、この目的は、パワー半導体モジュールの少なくとも2つのパワー半導体素子に電気的に接触するための電気接点構成によって解決される。電気接点構成は、少なくとも2つのボンドワイヤと、交流接点、正の直接点、および正の直接点を含む少なくとも3つの電気接点とを備え、電気接点の各々は、接地電位部と、接点部と、接地電位部を接点部から電気的に絶縁するための絶縁部とを含み、絶縁部は、接地電位部上に設けられ、接点部は絶縁部上に設けられ、少なくとも3つの電気接点のうちの少なくとも2つは、少なくとも2つの分離された電気接点の絶縁部間に間隙を有することによって、および少なくとも2つの分離された電気接点の接点部間に間隙を有することによって、分離される。少なくとも1つの第1のボンドワイヤは、正の直接点の接点部上に配置された第1のパワー半導体素子を交流接点の接点部と接続し、少なくとも1つの第2のボンドワイヤは、交流接点の接点部上に配置された第2のパワー半導体素子を負の直流接点の接点部と接続する。
【0006】
パワー半導体素子は、絶縁ゲートバイポーラトランジスタ(IGBT)などのトランジスタであってもよい。IGBTは、パワーエレクトロニクスに用いられる半導体素子であり、というのも、それは、良好なオン状態特性、高い逆電圧、ロバスト性というバイポーラトランジスタの利点と、最小ゲート電流で制御できるMOSFET(金属酸化物半導体電界効果トランジスタ)などの電界効果トランジスタの利点とを兼ね備えているからである。
【0007】
MOSFETは、電極であり、ゲート、ドレイン、およびソースを備える、少なくとも3つの端子を有する能動半導体素子である。パワーMOSFETに関しては、通常、プレーナ型MOSFETおよびトレンチ型MOSFETと呼ばれる2つの設計がある。トレンチ型MOSFET技術は、より高いセル密度という利点を有する。しかしながら、この技術に基づくMOSFETは、プレーナ型MOSFETよりも製造が困難である。
【0008】
パワーMOSFETは、約1立方センチメートルの素子体積で、最大数百アンペアおよび最大約1000ボルトの大きな電流および電圧を伝導ならびに遮断するために最適化された金属酸化物半導体電界効果トランジスタの特殊化バージョンである。
【0009】
パワー半導体モジュールは、いくつかのパワー半導体素子からなる構成を提供する。これらのパワー半導体素子は、ベースプレートであり、パワー半導体素子を担持し、必要に応じて電気的および熱的接触ならびに電気的絶縁を提供するパワー電子基板上に、はんだ付けまたは焼結されてもよい。
【0010】
接地電位部は、材料の1つまたはいくつかの層を含んでもよく、電気接点を半導体モジュールのベースプレートに接地するよう構成される。絶縁部は、接地電位部を電気接点部から電気的に絶縁する。絶縁部と接点部とは、例えば、別々の層として設けられてもよい。接点部は、少なくとも1つのパワー半導体素子に接触するよう構成される。接点部は、基板からなってもよい。接点部は、絶縁部とともに形成されてもよい。接点部は、絶縁部の一部であってもよく、それは、例えば、接点部が絶縁部に埋め込まれてもよく、または絶縁部上に完全に配置されてもよいことを意味する。
【0011】
第2の局面によれば、この目的は、第1の局面による電気接点構成を備えるパワー半導体モジュールによっても解決される。電気接点構成は、電気接点構成に言及する修正された実施形態のいずれかに従って修正されてもよい。第2の局面によるパワー半導体モジュールの特徴は、電気接点構成を参照する修正された実施形態に従って修正されてもよい。
【0012】
第3の局面によれば、この目的は、パワー半導体モジュールの少なくとも2つのパワー半導体素子に電気的に接触するための電気接点構成を伴うパワー半導体モジュール、特に、第1の局面による電気接点構成を伴う第2の局面によるパワー半導体モジュールを製造するための方法によっても解決される。電気接点構成は、少なくとも2つのボンドワイヤと、交流接点、正の直接点、および正の直接点を含む少なくとも3つの電気接点とを備える。この方法は、電気接点の少なくとも3つを製造するために、接地電位部を形成するステップと、接地電位部上に絶縁部を形成するステップと、絶縁部上に接点部を形成するステップとを含み、少なくとも3つの電気接点のうちの少なくとも2つは、少なくとも2つの分離された電気接点の絶縁部間に間隙を有することによって、および少なくとも2つの分離された電気接点の接点部間に間隙を有することによって、分離される。この方法は、さらに、正の直流接点の接点部に第1のパワー半導体素子を配置するステップと、少なくとも1つの第1のボンドワイヤを使用して、第1のパワー半導体素子を交流接点の接点部と接続するステップと、交流接点の接点部上に第2のパワー半導体素子を配置するステップと、少なくとも1つの第2のボンドワイヤを用いて、第2のパワー半導体素子を負の直流接点の接点部と接続するステップとを含む。
【0013】
第3の局面による方法の特徴は、電気接点構成に言及する修正された実施形態の特徴のいずれかに従って修正されてもよい。
【0014】
上記のすべての局面において提示される本発明の利点は、異なる分離された電気接点の接点部が、それらが同じ絶縁部(または基板部)上に提供されるのではなく、接点部が別個の絶縁部(または基板部)上に提供されることを確実にするよう、分離されることである。異なる電気接点部上に配置されたパワー半導体モジュール間の電気的接続は、1つ以上のボンドワイヤによって確立される。
【0015】
それによって、本発明は、パワー半導体モジュールにおける電気化学的マイグレーションを防止するか、または少なくとも著しく減速させる。これは、マルチ基板モジュール設計を適用して、高表面電界での短い経路による金属のマイグレーションの傾向がある基板表面絶縁間隙を排除することによって達成される。
【0016】
本発明の第1および第2の局面による電気接点構成およびパワー半導体モジュールの別の利点は、先行技術によるモジュールレイアウトにあわせて容易に改造することができ、費用集約的な材料を必要とせず、またはそうでなければ、危険な設計および製造上の変更を必要としないことである。
【0017】
修正された実施形態によれば、任意の電気接点の絶縁部および接点部は、互いの間に間隙をおいて位置決めされる。したがって、この修正された実施形態によって、前述の本発明の利点は、パワー半導体モジュールの電気接点の各々に対して提供される。
【0018】
修正された実施形態によれば、任意の電気接点の絶縁部は、互いの間に間隙を伴って位置決めされ、任意の電気接点の接点部は、互いの間に間隙を伴って位置決めされる。これは、個々の電気接点の接地を切り離すという利点を有する。
【0019】
修正された実施形態によれば、分離された電気接点の接地電位部は、互いの間に間隙をおいて位置決めされる。これは、パワー半導体モジュールの電気接点の各々について個々の電気接点の接地を切り離すという利点を有する。代替として、電気接点の接地電位部は、接続されるかまたは一体であってもよく、言い換えると、接地電位部間に間隙がなくてもよい。
【0020】
修正された実施形態によれば、任意の電気接点の接地電位部は、互いの間に間隙をおいて位置決めされる。言い換えれば、電気接点構成は、少なくとも、さらなる電気接点を必要としないパワー半導体素子を有するいくつかの種類の半導体モジュールに適している3つの電気接点を備えてもよい。この修正された実施形態の利点は、任意の電気接点の接地の切り離しが改善されることである。
【0021】
修正された実施形態によれば、電気接点構成は、交流接点、正の直流接点、負の直流接点、ゲート接点、および補助回路接点である少なくともまたは正確に5つの電気接点を備える。それによって、電気接点構成は、制御接点を必要とする半導体素子に適している。また、補助接点を有する、より複雑な回路が、実現可能であってもよい。
【0022】
修正された実施形態によれば、少なくとも3つまたは少なくとも5つの電気接点のうちの少なくとも1つが、少なくとも3つまたは少なくとも5つの電気接点のうちの別の電気接点上に提供される。これは、冷却されるべきパワー半導体素子が電気接点のうちのいくつかの電気接点の接点部に配置されない電気接点構成の例示的な設計であろう。これにより、電気接点構成の、よりコンパクトな構成を、提供することができる。
【0023】
修正された実施形態によれば、少なくとも3つまたは少なくとも5つの電気接点のうちの1つは、少なくとも3つまたは少なくとも5つの電気接点のうちの他の1つ上に設けられる。例えば、負側の直流接点は、交流接点上に設けられてもよく、それによって、例えば、負側の直流接点は、交流接点の接点部上に設けられてもよく、または交流接点の絶縁部上に設けられてもよい。
【0024】
修正された一実施形態によれば、電気接点構成は、少なくとも1つの半導体素子のゲートに接触するためのゲート接点部の形態の接点部を伴うゲート接点の形態の少なくとも1つの電気接点を備え、ゲート接点部は、別の電気接点の絶縁部上に設けられる。例えば、接触される少なくとも1つの半導体素子がハイサイド半導体素子である場合、ゲート接点部は、交流接点の絶縁部に設けられてもよい。代替的に、接触される少なくとも1つの半導体素子がローサイド半導体素子である場合、ゲート接点部は、負の直流接点の絶縁部に設けられてもよい。別の例によれば、ゲート接点部は、ゲート絶縁部の形態の絶縁部上に設けられてもよく、ゲート絶縁部は、少なくとも1つの他の電気接点の接点部上に設けられるか、またはゲート絶縁部は、エミッタ接点の接点部上に設けられる。
【0025】
この文脈における少なくとも1つの半導体素子は、トランジスタ、例えばIGBTまたはMOSFETであってもよい。
【0026】
1つの修正された実施形態によれば、接点部は、少なくとも1つのメタライゼーション領域を含むか、または接点部は、少なくとも1つのメタライゼーション領域からなるか、または少なくとも1つのメタライゼーション領域から形成される。この実施形態では、電気接点は、電気接点のメタライゼーション領域が100V以上の電圧電位差で動作可能であるように、互いに対して位置決めされるか、または、2つの隣接する電気接点が、当該2つの隣接する電気接点のメタライゼーション領域が100V以上の電位差で動作可能であるように、電気接点間に間隙を伴って位置決めされる。このように、高電圧電位差が、電気化学的マイグレーションおよび/または腐食の高リスクなしに存在し得る。異なる分離された電気接点の接点部は、分離された接点部が分離された絶縁部上に設けられることを確実にするよう分離されてもよく、少なくとも1つのメタライゼーションは絶縁間隙がなくてもよい。
【0027】
修正された一実施形態によれば、絶縁部は、セラミック絶縁材料を含むか、またはセラミック絶縁材料から作製される。絶縁部は、直接接合された銅基板、活性金属ろう付け基板、直接接合されたアルミニウム基板、絶縁された金属基板、またはフレックスフォイル技術のうちの少なくとも1つを含むか、それから形成される/それによるか、またはそれの一部であってもよい。
【0028】
修正された一実施形態によれば、絶縁部および接点部は、接地電位部を接点部から電気的に絶縁および/または分離するための経路長が1mm以上または3mm以上で設計される。絶縁部および接点部は、接地電位部を接点部から電気的に絶縁および/または分離するための経路長が1mm以上である絶縁部の縁部の接点部自由縁を提供するように設計されてもよい。
【0029】
修正された一実施形態によれば、少なくとも1つの電気接点の絶縁部および接点部は、接地電位部と接点部との間に、互いに直交する少なくとも2方向に延在する電界のマイグレーション経路を提供するように設計される。これにより、電気化学的マイグレーションのリスクがさらに低減される。
【0030】
図面の簡単な説明
本発明のこれらおよび他の局面は、以下に記載される実施形態から明らかになり、それらを参照して解明されるであろう。図では、同様の構成要素の様々な例がアルファベットの添え字によって示されている。さらに、実質的に同様の機能を有する要素には同様の参照符号が使用されるが、これらの要素は、すべての詳細において同一である必要はない。
【図面の簡単な説明】
【0031】
図1】半導体モジュールのための電気接点構成の概略断面図を示す。
図2】本発明の一実施形態によるパワー半導体モジュールのための電気接点構成の概略断面図を示す。
図3】本発明のさらなる実施形態による、パワー半導体モジュールのための電気接点構成の概略断面図を示す。
図4】本発明の一実施形態によるパワー半導体モジュールの概略上面図を示す。
【発明を実施するための形態】
【0032】
実施形態の説明
図1は、パワー半導体モジュール、例えば図4に示すパワー半導体モジュール10のための電気接点構成1を示す。電気接点構成1は、例えば、低減された電気化学的マイグレーションを提供するために、マルチ基板構成で設計される。
【0033】
電気接点構成1はベースプレート8を備え、ベースプレート8上には、各々接地電位部4、絶縁部5および接点部6を有する2つの電気接点3が配置されている。2つの電気接点3は、間隙Gによって互いに離間される。言い換えると、電気接点の接地電位部4、絶縁部5および接点部6は、ベースプレート8上において互いの間に間隙Gをおいて位置決めされる。
【0034】
2つ(またはそれより多い)の電気接点3をマルチ基板構成の異なる部分に分離することによって、基板の各それぞれの部分に対してわずか1つの連続的な接点部6(上側メタライゼーション)が必要とされる。言い換えれば、電力端子に対応する各電気接点3の接点部6は共通電位にある。しかしながら、例えば、対応する電力端子電圧に対する制御ゲート電圧などの密接に関連する電位上の制御端子に接続されるさらなる接点部が、同じ絶縁部、すなわち、基板の同じ部分に配置されてもよい。典型的には、そのような端子および対応するモジュール内部電気接点は、比較的低い電位差、すなわち、15V以下だけ異なることになる。
【0035】
対照的に、従来のパワーモジュールでは、複数の異なる電力接点部、すなわち、正の直流、負の直流、および/または交流は、典型的には、共通の絶縁部、例えば、共通のセラミック基板上に配置される。したがって、従来のパワーモジュールでは、共通のセラミック基板にわたって著しく異なる電位が生じ、メタライゼーション領域の異なる接点部間の絶縁間隙にわたって望ましくない電気化学的マイグレーションをもたらす。したがって、接点部6を形成するメタライゼーション領域に絶縁間隙がなければ有利である。
【0036】
絶縁部5は、接地電位部4を接点部6から電気的に絶縁するように構成されており、絶縁部5は、接地電位部4上に設けられている。例示のために、絶縁部5を通過する電界Eのいくつかの電界線が図1に示されている。絶縁部5と接点部6とは、接地電位部4と接点部6との間に、互いに直交する少なくとも2方向に延在するマイグレーション経路を形成するように設計されている。図1では、マイグレーション経路道Pとも呼ばれるマイグレーション経路Pが例示のために示されている。マイグレーション経路Pは、接点部6と接地電位部4との間の電気化学的マイグレーションの経路である。本発明による電気接点3の構成によって、マイグレーション経路Pの長さを著しく増大させ得る。
【0037】
記載される電気接点3の設計は、隣接する接点部、例えば、接点部6aと6bとの間の金属イオンの電気化学的マイグレーションを防止するかまたは少なくとも軽減することに注目されたい。これは、部分的には、接点部6aおよび6bを担持する絶縁部5aおよび5bの間隙Gを通した中断によって達成される。したがって、接点部6aと接点部6bとの間に直接的なマイグレーション経路は存在しない。さらに、いかなる間接的なマイグレーション経路も、マイグレーション経路Pによって示されるように、かなり長い。
【0038】
加えて、ベースプレート8が、動作中に、電気的接地などの基準電位、またはヒートスプレッダなどの冷却構成の電位に接続される場合、すべての接地電位部4が同じ電位、すなわちベースプレート8の電位にあるので、マイグレーション経路Pは、効果的に接地電位部4で終わる。
【0039】
さらに、電気接点3の幾何学的設計により、マイグレーション経路Pの少なくとも一部は電界と平行に延在せず、最初に電気化学的マイグレーションを引き起こす。さらに、2つの隣接する絶縁部、例えば絶縁部5aおよび5bにおける電界は、同じように方向付けられ得、したがって、1つの接点部、例えば接点部6aから、別の接点部、例えば接点部6bへの、金属イオンの間接的なマイグレーションを防止する。
【0040】
望ましくない電気化学的マイグレーションに関する利点に加えて、間隙Gを設けることにより、隣接する接点部、例えば接点部6aと6bとの間の沿面漏れ経路もかなり増大され、したがって、特に湿潤環境または他の制御されていない環境において、より良好な電気的絶縁を可能にする、という事実が注目される。
【0041】
図2は、本発明の一実施形態によるパワー半導体モジュール、例えば図4に示すパワー半導体モジュール10のための電気接点構成1の概略断面図を示す。電気接点構成1は、ベースプレート8を備え、その上には、3つの電気接点3が、各々、接地電位部4、絶縁部5a,5b,5c、および接点部6a,6b,6cを伴い、互いの間に間隙Gを有して配置される。電気接点3は、交流接点、正の直流接点および負の直流接点である。図2に中間電気接点3として示される交流接点は、接地電位部4(文字でさらに特定されない)に加えて、絶縁部5aおよび接点部6aを含む。図2の左側に示される正の直流接点は、接地電位部4(文字でさらに特定されない)に加えて、絶縁部5bおよび接点部6bを含む。図2の右側に示される負の直流接点は、接地電位部4(文字でさらに特定されない)に加えて、絶縁部5cおよび接点部6cを含む。
【0042】
交流接点および正の直流接点は各々、パワー半導体素子2がそれぞれの接点部6a,6b上に配置される。正の直流接点上のパワー半導体素子2は、ボンドワイヤ9を介して交流接点の接点部6aに接続されている。また、交流接点上のパワー半導体素子2は、別のボンドワイヤ9を介して負の直流接点の接点部6cに接続されている。
【0043】
すなわち、交流接点の接地電位部4、絶縁部5aおよび接点部6aは、交流接点上に直接配置されるパワー半導体素子2用の第1の基板を構成する。これに対応して、正の直流接点の接地電位部4、絶縁部5bおよび接点部6bは、正の直流接点上に直接配置されるパワー半導体素子2用の第2の基板を形成する。
【0044】
さらに、図1に示されるような実施形態に関して説明される特徴は、図2に示されるような実施形態に相応して適用され、本明細書では再度繰り返されない。
【0045】
図1および図2を参照して説明したように、間に間隙Gを有するこれらの電気接点3の構成は、電気接点構成の特定の分離された電気接点、または電気接点構成内のすべての電気接点に適用してもよい。
【0046】
図3は、本発明のさらなる実施形態によるパワー半導体モジュール10のための電気接点構成1の概略断面図を示す。
【0047】
電気接点構成1は、ベースプレート8を備え、ベースプレート8の上部に、接地電位部4と、絶縁部5a,5bと、接点部6a,6bとを各々が有する2つの電気接点3が、互いの間に間隙Gをおいて配置されている。ベースプレート8に設けられた電気接点3は、正の直流接点(図3では左側に示されている)および交流接点(図3では右側に示されている)である。
【0048】
さらに、負の直流接点である別の電気接点3が、他の電気接点3のうちの1つの上に位置決めされる。ここで、負の直流接点は、交流接点上に配置される。
【0049】
交流接点は、接地電位部4(文字でさらに特定されない)の他に、絶縁部5aおよび接点部6aを有する。正の直流接点は、接地電位部4(文字でさらに特定されない)の他に、絶縁部5bおよび接点部6bを含む。負の直流接点は、接地電位部4(文字でさらに特定されない)の他に、絶縁部5cおよび接点部6cを含む。負の直流接点の接地電位部4は、交流接点の接点部6aの上に配置される。代替的に、負の直流接点の接地電位部4を交流接点の絶縁部5aの上に配置してもよい。
【0050】
動作中、接点部6aおよび6bの電位は、典型的には、電気的接地とは異なる。したがって、負の直流接点の接地電位部4を「ベース電位部」または「中間電位部」と呼んでもよい。しかしながら、参照を容易にするために、「接地電位部」という用語は、交流接点または正の直流接点といった別の構成要素の上に積み重ねられる電気接点3の導電部にも使用される。
【0051】
負の直流接点の絶縁部5cは、負の直流接点の接地電位部4の上に配置され、負の直流接点の接点部6cは、負の直流接点の絶縁部5cの上に配置される。
【0052】
交流接点および正の直流接点は、各々、それぞれの接点部6a,6b上にパワー半導体素子2を備える。正の直流接点上のパワー半導体素子2は、ボンドワイヤ9を介して交流接点の接点部6aに接続されている。さらに、交流接点上のパワー半導体素子2は、別のボンドワイヤ9を介して負の直流接点の接点部6cに接続されている。
【0053】
すなわち、交流接点の接地電位部4と絶縁部5aと接点部6aとを含む第1の基板の上面に、第1のパワー半導体素子2が配置されている。これに対応して、正の直流接点の接地電位部4、絶縁部5bおよび接点部6bを含む第2の基板の上面に、第2のパワー半導体素子2が配置されている。2つの基板は、それらの厚み全体に沿って、間隙Gによって互いに分離されている。
【0054】
図2および図3は、3つの電気接点を備える電気接点構成を示す。しかしながら、例えば上述の3つの電気接点に加えて、さらなる電気接点が存在してもよく、例えば図4に関して説明されるように、ゲート接点および/または補助回路接点が存在してもよい。
【0055】
さらに、図1および図2に示されるような実施形態に関して説明される特徴は、図3に示されるような実施形態に相応に適用され、ここでは再度繰り返さない。
【0056】
図1図3に示す実施形態では、絶縁部5,5a,5bおよび5cの一部または全部並びに接点部6,6a,6bおよび6cの一部または全部は、接地電位部4を接点部6,6a,6bまたは6cから電気的に絶縁および/または分離するためにマイグレーション経路Pの長さを1mm以上または3mm以上に画定するように設計されてもよい。
【0057】
図1図3に示す実施形態では、絶縁部5,5a,5b,5cおよび接点部6,6a,6b,6cは、絶縁部5,5a,5b,5cの縁部の接点部自由縁を提供するように設計されており、それは、ベースプレート8とは反対側を向いており、接地電位部4を接点部6,6a,6b,6c,6dから電気的に絶縁および/または分離するための経路長が1mm以上である。これらの実施形態では、接地電位部4もまた、ベースプレート8に向かって面する絶縁部5,5a,5bまたは5cの縁部の接点部自由縁を提供するように設計される。このため、接点部6,6a,6b,6c、絶縁部5,5a,5b,5c、および接地電位部4間で、間隙Gの幅が異なる。この点に関して代替的な設計も当然可能である。
【0058】
言い換えると、図示の実施形態では、絶縁部5,5a,5bまたは5cは、ベースプレート8に平行な平面内で、それぞれの接点部6,6a,6bおよび6cから第1の距離だけ突出し、それぞれの接地電位部4から第2の距離だけ突出している。第1および第2の距離は、同じであっても異なっていてもよく、典型的なパワーエレクトロニクス用途では1mm以上であってもよい。絶縁部5,5a,5bまたは5cの厚みは、第1および/または第2の距離と同じであっても異なっていてもよく、典型的なパワーエレクトロニクス用途では1mm以上であってもよい。
【0059】
図4は、本発明の一実施形態によるパワー半導体モジュール10の概略上面図を示す。
パワー半導体モジュール10は、接点部6aを有する交流接点3aと、接点部6bを有する正の直流接点3bと、接点部6cを有する負の直流接点3cと、ゲート接点部6dを有する2つのゲート接点7とを備える。接点の各々は、上述の電気接点3のうちの1つとして構成されてもよく、すなわち、接点部(ゲート接点7についてのみ示される)と、別個の絶縁部(絶縁部5dのみ示される)と、ベース接点部(図示せず)とを備える。それぞれの接地電位部、絶縁部および接点部は、ともになって、パワー半導体モジュール10のそれぞれの基板を構成する。個々の基板は、図1に関して上述したように、共通のベースプレート(図示せず)上に配置されてもよい。
【0060】
さらに、複数のパワー半導体素子2が設けられている。パワー半導体素子2は、ボンドワイヤ9を介して接点部6a,6b,6cおよびゲート接点部6dならびに/またはそれぞれの基板のその他の接点部に接続されている。さらに、負の温度係数(NTC)入力ポート11およびNTC出力ポート12を伴うサーミスタが示されている。
【0061】
この実施形態では、ハイサイドパワー半導体素子2は、第1のボンドワイヤを介して正の直流接点の接点部6bに接続される第1の基板13a上に配置される。ハイサイドパワー半導体素子2のゲート線は、第2の基板13b上に配置され、第2の基板13bは、例えば第2のボンドワイヤを介して、交流電位に接続され、すなわち第3の基板13cに接続され、第3の基板13cは、次いで、交流接点の接点部6aに接続される。
【0062】
ローサイドパワー半導体素子2は、第3の基板13c上に配置され、第3の基板13cは、第3のボンドワイヤを介して交流直流接点の接点部6aに接続されている。ローサイドパワー半導体素子2のゲート線は、正の直流電位に接続される、すなわち、例えば、第4のボンドワイヤを介して、負の直流接点の接点部6cに接続される第4の基板13d上に配置される。これにより、例えばゲート接点部6dと第2および第4の基板の他の接点部との間の、絶縁間隙にわたる電位差が、最大 +/-15ボルトまで及ぶことが保証され、それによって電気化学的マイグレーションのリスクが低減される。
【0063】
図4に示されるように、記載される実施形態では、ゲート線および対応するゲート接点部6dは、半導体モジュールのバルク電流も搬送する基板上のメタライゼーションアイランド上に配置され、これは、それぞれのメタライゼーション部間の少量の電気化学的マイグレーションをもたらし得る。すべてのマイグレーションを回避するために、および/または沿面距離をさらに増加させるために、ゲート線および対応するゲート接点部6dは、別個の基板部分(図示せず)上にも形成されてもよい。
【0064】
より詳細には、パワー半導体モジュール10は、IBGT、(MOS-)FET、ダイオードなどの複数のパワー半導体素子2が第1および第2の基板のそれぞれの導電部(図示せず)上に配置されたハーフブリッジを形成する。各パワー半導体素子2は、その実装面上に、すなわち、それが配置される接点のそれぞれの導電部と電気的に接触して、第1の電力端子を有し、その反対側の面上に、すなわち、実装面と反対側を向く面上に、第2の電力端子を有する。
【0065】
ローサイドパワー半導体素子2およびハイサイドパワー半導体素子2の第2の電力端子は、それぞれの基板部分間の対応する電位差をブリッジするボンドワイヤ9を使用して別の基板の接点部(図示せず)と接続される。図示の実施形態では、ローサイドパワー半導体素子2およびハイサイドパワー半導体素子2は、ボンドワイヤ9を介して、それぞれ、第2の基板13bおよび第4の基板13dのそれぞれの接点部(図示せず)と接続される。他の実施形態では、それらは、図2および図3に関して説明した実施形態の接点部6aおよび6cといった、他の電気接点の接点部と直接接続されてもよい。
【0066】
より詳細には、第1および第3の基板13aおよび13bの各々は、単一の導電部、すなわち上面メタライゼーションを備え、その上に、3つのグループの半導体素子2が配置され、それによって、それらの下側の第1の電力端子を共通電位に接続する。上述の実施形態では、ハイサイドパワー半導体素子2は、正の直流電位と接続された第1の基板13aの導電部上に配置され、ローサイドパワー半導体素子2は、交流電位と接続された第3の基板13cの導電部上に配置される。各グループは、IGBT(図4では、ゲート端子が上部にある大きな正方形形状)と、フリーホイーリングダイオード(図4では、より小さい矩形形状)とを含む。各グループの上側の第2の電力端子は、複数のステッチされたボンドワイヤ9を使用して、並列に、それぞれ、第2および第3の基板13bおよび13dの上面メタライゼーションと接続される。
【0067】
加えて、図示の実施形態では、各能動パワー半導体素子2は、制御または補助ゲート端子を有し、それは、ゲート接点部6dを有するそれぞれのゲート接点7を介して提供される制御電圧によって制御されてもよい。ゲート接点7の接点部6dは、第2の電力端子を接続するための接点部と同じ絶縁部5d上に配置されてもよいし、図3に関して上述したように積層されてもよい。パワー半導体素子2がパワーダイオードである場合、制御または補助ゲート端子および対応するゲート接点7は省略されてもよい。他のタイプの補助接点は、短絡感知のために使用されてもよい温度センサの1つ以上の電気接点またはエミッタ接点を備えてもよい。
【0068】
図4の実施形態は、電気化学的マイグレーションに対する強化された堅牢性を有する4基板バージョンとしてのパワー半導体モジュール10を示す。本実施形態において、異なる電位に対応する基板13a~13dは、互いに離間している。
【0069】
図を参照すると、既存のパワーモジュールの非常に単純で簡単な改造が可能であることが分かる。すべての基本的なチップ構成および電力回路線は、ほぼ同一に保たれ得る。構成に応じて、個々の基板間にもう少しより多くの空間を設ける必要がある場合があり、矩形の基板を適用する場合、なんらかのボンドワイヤの再配置が必要とされる場合がある。本実施形態では、図示されるすべての絶縁部(ここでは絶縁部5d)は矩形である。矩形の絶縁部の代替として、例えばL字形または他の形状の絶縁部を適用することも選択肢である。
【0070】
図1図4を参照して説明した電気接点構成1およびパワー半導体モジュール10のすべての上述の実施形態に関して、接点部6,6a,6b,6cおよび6dは、少なくとも1つのメタライゼーション領域を含むか、または少なくとも1つのメタライゼーション領域からなるか、または少なくとも1つのメタライゼーション領域から形成される。電気接点3または7は、電気接点3または7のメタライゼーション領域が100V以上の電圧電位差で動作可能であるように互いに対して位置決めされるか、または2つの隣接する電気接点3または7が、2つの隣接する電気接点3または7のメタライゼーション領域が100V以上の電圧電位差で動作可能であるように、電気接点3または7間に間隙Gを伴って位置決めされる。このように、高電圧電位差が、電気化学的マイグレーションおよび/または腐食の高リスクなしに存在し得る。少なくとも1つのメタライゼーションは、絶縁間隙がなくてもよい。
【0071】
絶縁部5,5a,5b,5c,および5dの各々は、セラミック絶縁材料(例えば、直接接合された銅基板、活性金属ろう付け基板、または直接接合されたアルミニウム基板の絶縁層)を含むかもしくはそれから形成されてもよく、またはポリマー絶縁(例えば、絶縁された金属基板、プリント回路基板、またはフレックスフォイル)を有する基板をベースとしてもよい。最後に、本発明の手法は、当然ながら、電気化学的マイグレーションを低減するために他の公知の手段と組み合わせることもできることに注目されたい。これらは、パリレン、ALDセラミック層などの保護コーティング、またはAu、Pd、Niなどの活性の低い金属によるメタライゼーショントラックのオーバーめっき、またはエポキシモールド化合物もしくは水硬化セラミックなどの低水吸収および低水蒸気拡散の封入材料の適用であり得る。
【0072】
本発明は、少なくとも3つの電気接点および対応する電力端子を含むハーフブリッジならびに少なくとも2つのパワー半導体素子を実現するパワーモジュールに関して説明されたが、開示された手法は、わずか2つの電気接点および対応する電力端子を含むスイッチ構成ならびに少なくとも1つのパワー半導体素子を実現するパワーモジュールにも適用され得る。
【0073】
本開示は、以下の実施形態も含む:
実施形態1:パワー半導体モジュール(10)の少なくとも1つのパワー半導体素子(2)に電気的に接触するための電気接点構成(1)であって、
電気接点構成(1)は、少なくとも2つの電気接点(3,7)を含み、
電気接点(3,7)の各々は、
接地電位部(4)と、
接点部(6,6a,6b,6c,6d)と、
接地電位部(4)と接点部(6,6a,6b,6c,6d)とを電気的に絶縁するための絶縁部(5,5a,5b,5c,5d)とを含み、
絶縁部(5,5a,5b,5c,5d)は、接地電位部(4)上に設けられており、
接点部(6,6a,6b,6c,6d)は、絶縁部(5,5a,5b,5c,5d)上に設けられており、
少なくとも2つの電気接点(3,7)は、分離された電気接点(3,7)の絶縁部(5,5a,5b,5c,5d)の間に間隙(G)を有することによって、および分離された電気接点(3,7)の接点部(6,6a,6b,6c,6d)の間に間隙(G)を有することによって、分離される。
【0074】
実施形態2:先行する実施形態による電気接点構成(1)であって、
任意の電気接点(3,7)の絶縁部(5,5a,5b,5c,5d)は、互いに間隙(G)を隔てて位置決めされ、
任意の電気接点(3,7)の接点部(6,6a,6b,6c,6d)は、互いに間隙(G)を隔てて位置決めされる。
【0075】
実施形態3:実施形態1または2による電気接点構成(1)であって、
分離された電気接点(3,7)の接地電位部(4)は、互いに間隙(G)を隔てて位置決めされ、
任意の電気接点(3,7)の接地電位部(4)は、互いに間隙(G)を隔てて位置決めされる。
【0076】
実施形態4:先行する実施形態のいずれかによる電気接点構成(1)であって、
交流接点、正の直流接点および負の直流接点である少なくとも3つの電気接点(3,7)を備えるか、または
交流接点、正の直流接点、負の直流接点、ゲート接点、および補助回路接点である、少なくとも5つの電気接点(3,7)を備える。
【0077】
実施形態5:実施形態4による電気接点構成(1)であって、
少なくとも3つまたは少なくとも5つの電気接点(3,7)のうちの少なくとも1つの電気接点は、少なくとも3つまたは少なくとも5つの電気接点(3,7)のうちの別の電気接点上に設けられるか、または、
少なくとも3つまたは少なくとも5つの電気接点(3,7)の1つは、少なくとも3つまたは少なくとも5つの電気接点(3,7)の他の1つ上に設けられるか、または、
負の直流接点は、交流接点上に設けられるか、または、
負の直流接点は、交流接点の接点部(6a)上または交流接点の絶縁部(5a)上に設けられる。
【0078】
実施形態6:先行する実施形態のいずれかによる電気接点構成(1)であって、
少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
ゲート接点部(6d)は、他の電気接点(3)の絶縁部(5,5a,5b,5c)上に設けられるか、または、
少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
接触される少なくとも1つの半導体素子がハイサイド半導体素子である場合、ゲート接点部(6d)は、交流接点(6a)の絶縁部(5a)上に設けられ、および/または、
少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
接触される少なくとも1つの半導体素子がローサイド半導体素子である場合、前記ゲート接点部(6d)は、負の直流接点(6c)の絶縁部(5c)上に設けられるか、または、
少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
ゲート接点部(6d)は、ゲート絶縁部の形態の絶縁部(5d)上に設けられており、
ゲート絶縁部(5d)は、少なくとも1つの他の電気接点(3)の接点部(6,6a,6b,6c)上に設けられるか、または、
少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
ゲート接点部(6d)は、ゲート絶縁部の形態の絶縁部(5d)上に設けられており、
ゲート絶縁部(5d)は、エミッタ接点の接点部(6a)上に設けられている。
【0079】
実施形態7:先行する実施形態のいずれかによる電気接点構成(1)であって、
接点部(6,6a,6b,6c,6d)は、少なくとも1つのメタライゼーション領域を含むか、または、
接点部(6,6a,6b,6c,6d)は、少なくとも1つのメタライゼーション領域から形成され、
電気接点(3,7)は、電気接点(3,7)のメタライゼーション領域が100V以上の電圧電位差で動作可能であるように、互いに対して位置決めされるか、または、
2つの隣接する電気接点(3,7)は、2つの隣接する電気接点(3,7)のメタライゼーション領域が100V以上の電圧電位差で動作可能であるように、電気接点(3,7)間に間隙(G)を伴って、位置決めされる。
【0080】
実施形態8:少なくとも1つのメタライゼーション領域には絶縁間隙がない、実施形態7による電気接点構成(1)。
【0081】
実施形態9:先行する実施形態のいずれかによる電気接点構成(1)であって、
絶縁部(5,5a,5b,5c,5d)はセラミック絶縁材料を含むか、もしくはセラミック絶縁材料で形成されるか、または、
絶縁部(5,5a,5b,5c,5d)は、直接接合された銅基板、活性金属ろう付け基板、直接接合されたアルミニウム基板、絶縁された金属基板、フレックスフォイル技術、の少なくとも1つを含むか、またはそれから形成されるか/それによる。
【0082】
実施形態10:先行する実施形態のいずれかによる電気接点構成(1)であって、
絶縁部(5,5a,5b,5c,5d)および接点部(6,6a,6b,6c,6d)は、接地電位部(4)を接点部(6,6a,6b,6c,6d)から電気的に絶縁するために1mm以上または3mm以上の経路長とともに設計されるか、または、
絶縁部(5,5a,5b,5c,5d)および接点部(6,6a,6b,6c,6d)は、絶縁部(5,5a,5b,5c,5d)の縁部の接点部自由縁を提供するように設計されており、それは、接地電位部(4)を接点部(6,6a,6b,6c,6d)から電気的に絶縁するための経路長が1mm以上である。
【0083】
実施形態11:先行する実施形態のいずれかによる電気接点構成(1)であって、
絶縁部(5,5a,5b,5c,5d)および接点部(6,6a,6b,6c,6d)は、接地電位部(4)と接点部(6,6a,6b,6c,6d)との間に、互いに垂直な少なくとも2方向に延在する電界(E)のマイグレーション経路を提供するように設計される。
【0084】
実施形態12:先行する実施形態のいずれかによる電気接点構成(1)を備えるパワー半導体モジュール(10)。
【0085】
実施形態13:パワー半導体モジュール(10)の少なくとも1つのパワー半導体素子(2)に電気的に接触するための電気接点構成(1)の製造方法であって、
電気接点構成(1)は、少なくとも2つの電気接点(3,7)を含み、
本方法は、電気接点(3,7)のうちの少なくとも2つを製造するために、
接地電位部(4)を形成するステップと、
接地電位部(4)上に絶縁部(5,5a,5b,5c,5d)を形成するステップと、
絶縁部(5,5a,5b,5c,5d)上に接点部(6,6a,6b,6c,6d)を形成するステップとを含み、
少なくとも2つの電気接点(3,7)が、分離された電気接点(3,7)の絶縁部(5,5a,5b,5c,5d)の間に間隙(G)を有することによって、および分離された電気接点(3,7)の接点部(6,6a,6b,6c,6d)の間に間隙(G)を有することによって、分離されるように製造される)。
【0086】
実施形態14:先行する実施形態1~10のいずれかによる電気接点構成(1)を有するパワー半導体モジュール(10)の製造方法であって、
実施形態13による方法のステップと、少なくとも1つのパワー半導体素子(2)を製造するステップと、
パワー半導体素子(2)を電気接点構成(1)と電気的に接続するステップとを含む。
【0087】
実施形態15:パワー半導体モジュール(10)の少なくとも1つのパワー半導体素子(2)、特にパワー半導体切換素子に電気的に接触するための電気接点構成(1)であって、
電気接点構成(1)は、少なくとも1つのボンドワイヤ(9)と、少なくとも2つの電気接点とを備え、
電気接点(3)の各々は、
接地電位部(4)と、
接点部(6a,6b,6c)と、
接地電位部(4)を接点部(6a,6b,6c)から電気的に絶縁するための絶縁部(5a,5b,5c)とを備え、
絶縁部(5a,5b,5c)は、接地電位部(4)上に設けられ、
接点部(6a,6b,6c)は、絶縁部(5a,5b,5c)上に設けられ、
少なくとも2つの電気接点(3)は、少なくとも2つの分離された電気接点(3)の絶縁部(5a,5b,5c)の間に間隙(G)を有することによって、および少なくとも2つの分離された電気接点(3)の接点部(6a,6b,6c)の間に間隙(G)を有することによって、分離され、
少なくとも1つのボンドワイヤ(9)は、少なくとも2つの電気接点のうちの第1の電気接点(3)の第1の接点部(6b)に配置された少なくとも1つの半導体素子(2)を、少なくとも2つの電気接点のうちの第2の電気接点(3)の第2の接点部(6a)と接続する。
【0088】
本考案は、図面および前述の説明において詳細に図示および説明されているが、そのような図示および説明は、例示的であり、限定的ではないと見なされるべきであり、本考案は、開示される実施形態に限定されない。開示される実施形態に対する他の変形形態は、図面、本開示、および特許請求の範囲の検討から、特許請求される発明を実施する際に当業者によって理解され、実施され得る。請求項において、「備える/含む(comprising)」という語は、他の要素またはステップを除外せず、不定冠詞「a」または「an」は、複数を除外しない。特定の手段が相互に異なる従属請求項に記載されているという単なる事実は、これらの手段の組み合わせを有利に使用することができないことを示すものではない。請求項におけるいかなる参照符号も、範囲を限定するものとして解釈されるべきではない。
【符号の説明】
【0089】
1 電気接点構成
2 パワー半導体素子
3 電気接点
4 接地電位部
5 絶縁部
5a 交流接点の絶縁部
5b 正の直流接点の絶縁部
5c 負の直流接点の絶縁部
5d ゲート接点の絶縁部
6 接点部
6a 交流接点の接点部
6b 正の直流接点の接点部
6c 負の直流接点の接点部
6d ゲート接点部
7 ゲート接点
8 ベースプレート
9 ボンドワイヤ
10 パワー半導体モジュール
11 NTC入力ポート
12 NTC出力ポート
13 基板
E 電界
G 間隙
P マイグレーション経路
図1
図2
図3
図4
【手続補正書】
【提出日】2023-04-07
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
パワー半導体モジュール(10)の少なくとも2つのパワー半導体素子(2)に電気的に接触するための電気接点構成(1)であって、
前記電気接点構成(1)は、少なくとも2つのボンドワイヤ(9)と、交流接点、正の直流接点、および負の直流接点を含む少なくとも3つの電気接点(3)とを備え、
前記電気接点(3)の各々は、
接地電位部(4)と、
接点部(6a,6b,6c)と、
前記接地電位部(4)を前記接点部(6a,6b,6c)から電気的に絶縁するための絶縁部(5a,5b,5c)とを備え、
前記絶縁部(5a,5b,5c)は、前記接地電位部(4)上に設けられ、
前記接点部(6a,6b,6c)は、前記絶縁部(5a,5b,5c)上に設けられ、
前記少なくとも3つの電気接点(3)の少なくとも2つは、少なくとも2つの分離された電気接点(3)の前記絶縁部(5a,5b,5c)の間に間隙(G)を有することによって、および前記少なくとも2つの分離された電気接点(3)の前記接点部(6a,6b,6c)の間に前記間隙(G)を有することによって、分離され、
少なくとも1つの第1のボンドワイヤ(9)が、前記正の直流接点の接点部(6b)上に配置された第1のパワー半導体素子(2)を前記交流接点の接点部(6a)と接続し、少なくとも1つの第2のボンドワイヤ(9)が、前記交流接点の前記接点部(6a)に配置された第2のパワー半導体素子(2)を前記負の直流接点の接点部(6c)と接続する、電気接点構成(1)。
【請求項2】
前記少なくとも2つの分離された電気接点(3)の各々は、別個の基板(13a,13b,13c,13d)を含み、各別個の基板は、それぞれの電気接点(3)の前記接地電位部(4)、前記接点部(6a,6b,6c)、および前記絶縁部(5a,5b,5c)を含み、
前記少なくとも2つの別個の基板(13a,13b,13c,13d)は、共通のベースプレート(8)上に配置される、請求項1に記載の電気接点構成(1)。
【請求項3】
前記少なくとも1つの第1のボンドワイヤ(9)は、前記正の直流接点の前記接点部(6b)上に配置された前記第1のパワー半導体素子(2)を前記交流接点の前記接点部(6a)に直接接続し、および/もしくは、前記少なくとも1つの第2のボンドワイヤ(9)は、前記交流接点の前記接点部(6a)上に配置された前記第2のパワー半導体素子(2)を前記負の直流接点の前記接点部(6c)に直接接続するか、または
前記少なくとも1つの第1のボンドワイヤ(9)は、前記第1のパワー半導体素子(2)を、さらなる絶縁部(5d)上に配置されたさらなる第1の接点部に接続し、前記第1の接点部は、前記交流接点の前記接点部(6a)と接続され、および/もしくは、前記少なくとも1つの第2のボンドワイヤ(9)は、前記第2のパワー半導体素子(2)を、さらなる絶縁部(5d)上に配置されたさらなる第2の接点部に接続し、前記第2の接点部は、前記負の直流接点の前記接点部(6c)と接続される、請求項1または2に記載の電気接点構成(1)。
【請求項4】
任意の電気接点(3,7)の前記絶縁部(5,5a,5b,5c,5d)は、互いの間に前記間隙(G)をおいて位置決めされ、
任意の電気接点(3,7)の前記接点部(6,6a,6b,6c,6d)は、互いの間に前記間隙(G)をおいて位置決めされる、請求項1~3のいずれか1項に記載の電気接点構成(1)。
【請求項5】
前記少なくとも2つの分離された電気接点(3,7)の前記接地電位部(4)は、互いの間に前記間隙(G)をおいて位置決めされ、
任意の電気接点(3,7)の前記接地電位部(4)は、互いの間に前記間隙(G)をおいて位置決めされる、請求項1~4のいずれか1項に記載の電気接点構成(1)。
【請求項6】
ゲート接点(7)および補助回路接点のうちの少なくとも1つをさらに含む少なくとも5つの電気接点(3,7)を備える、請求項1~5のいずれか1項に記載の電気接点構成(1)。
【請求項7】
前記少なくとも3つまたは少なくとも5つの電気接点(3,7)のうちの少なくとも1つの電気接点は、前記少なくとも3つまたは少なくとも5つの電気接点(3,7)のうちの別の電気接点上に設けられるか、または、
前記少なくとも3つまたは少なくとも5つの電気接点(3,7)の1つは、前記少なくとも3つまたは少なくとも5つの電気接点(3,7)の他の1つ上に設けられるか、または、
前記負の直流接点は、前記交流接点上に設けられるか、または、
前記負の直流接点は、前記交流接点の前記接点部(6a)上または前記交流接点の前記絶縁部(5a)上に設けられる、請求項5に記載の電気接点構成(1)。
【請求項8】
前記少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
前記ゲート接点部(6d)は、他の電気接点(3)の前記絶縁部(5,5a,5b,5c)上に設けられるか、または、
前記少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
接触される少なくとも1つの半導体素子がハイサイド半導体素子である場合、前記ゲート接点部(6d)は、交流接点(6a)の前記絶縁部(5a)上に設けられ、および/または
前記少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
接触される少なくとも1つの半導体素子がローサイド半導体素子である場合、前記ゲート接点部(6d)は、負の直流接点(6c)の前記絶縁部(5c)上に設けられるか、または、
前記少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
前記ゲート接点部(6d)は、ゲート絶縁部の形態の絶縁部(5d)上に設けられており、
前記ゲート絶縁部(5d)は、前記少なくとも1つの他の電気接点(3)の前記接点部(6,6a,6b,6c)上に設けられるか、または、
前記少なくとも1つの半導体素子(2)のゲートに接触するためのゲート接点部(6d)の形態の接点部を有するゲート接点(7)の形態の少なくとも1つの電気接点(7)を備え、
前記ゲート接点部(6d)は、ゲート絶縁部の形態の絶縁部(5d)上に設けられており、
前記ゲート絶縁部(5d)は、エミッタ接点の接点部(6a)上に設けられている、請求項6または7に記載の電気接点構成(1)。
【請求項9】
前記接点部(6,6a,6b,6c,6d)は、少なくとも1つのメタライゼーション領域を含むか、または、
前記接点部(6,6a,6b,6c,6d)は、少なくとも1つのメタライゼーション領域から形成され、
前記電気接点(3,7)は、前記電気接点(3,7)の前記メタライゼーション領域が100V以上の電圧電位差で動作可能であるように、互いに対して位置決めされるか、または、
2つの隣接する電気接点(3,7)は、前記2つの隣接する電気接点(3,7)の前記メタライゼーション領域が100V以上の電圧電位差で動作可能であるように、前記電気接点(3,7)間に前記間隙(G)を伴って、位置決めされ、および/または、
異なる分離された電気接点(3,7)の前記接点部(6,6a,6b,6c,6d)は、前記少なくとも1つのメタライゼーション領域に絶縁間隙がないように、分離された接点部(6,6a,6b,6c,6d)が別の絶縁部(5,5a,5b,5c,5d)上に設けられることを確実にするよう、分離される、請求項1~8のいずれか1項に記載の電気接点構成(1)。
【請求項10】
前記絶縁部(5,5a,5b,5c,5d)はセラミック絶縁材料を含むか、もしくはセラミック絶縁材料で形成されるか、または、
前記絶縁部(5,5a,5b,5c,5d)は、直接接合された銅基板、活性金属ろう付け基板、直接接合されたアルミニウム基板、絶縁された金属基板、またはフレックスフォイル技術の少なくとも1つの一部を含むか、少なくとも1つの一部から形成されるか/少なくとも1つの一部によるか、または少なくとも1つの一部である、請求項1~9のいずれか1項に記載の電気接点構成(1)。
【請求項11】
前記絶縁部(5,5a,5b,5c,5d)および前記接点部(6,6a,6b,6c,6d)は、前記接地電位部(4)を前記接点部(6,6a,6b,6c,6d)から電気的に絶縁および/または分離するために1mm以上または3mm以上の経路長とともに設計されるか、または、
前記絶縁部(5,5a,5b,5c,5d)および前記接点部(6,6a,6b,6c,6d)は、前記絶縁部(5,5a,5b,5c,5d)の縁部の接点部自由縁を提供するように設計されており、それは、前記接地電位部(4)を前記接点部(6,6a,6b,6c,6d)から電気的に絶縁および/または分離するための経路長が1mm以上である、請求項1~10のいずれか1項に記載の電気接点構成(1)。
【請求項12】
前記絶縁部(5,5a,5b,5c,5d)および前記接点部(6,6a,6b,6c,6d)は、前記接地電位部(4)と前記接点部(6,6a,6b,6c,6d)との間に、互いに垂直な少なくとも2方向に延在するマイグレーション経路(P)を提供するように設計される、請求項1~11のいずれか1項に記載の電気接点構成(1)。
【請求項13】
請求項1~12のいずれか1項に記載の電気接点構成(1)を備える、パワー半導体モジュール(10)。
【請求項14】
パワー半導体モジュール(10)、特に請求項13に記載のパワー半導体モジュール(10)であって、
-ハイサイドパワー半導体素子(2)とローサイドパワー半導体素子(2)とを含む複数のパワー半導体素子(2)と、
-1つ以上の接点部(6a)を有する交流接点と、
-1つ以上の接点部(6b)を有する正の直流接点と、
-1つ以上の接点部(6c)を有する負の直流接点と、
-対応するゲート接点部(6d)を有する2つのゲート接点(7)とを備え、
-各前記接点部(6a,6b,6c,6d)は、別個の絶縁部(5d)上に配置され、
-前記ハイサイドパワー半導体素子(2)は、ボンドワイヤ(9)を介して前記正の直流接点の接点部(6b)に接続される第1の基板(13a)上に配置され、
-前記ハイサイドパワー半導体素子(2)のゲート線は、第3の基板(13c)にボンドワイヤ(9)を介して接続される第2の基板(13b)上に配置され、
-前記ローサイドパワー半導体素子(2)は、ボンドワイヤ(9)を介して前記交流直流接点の接点部(6a)に接続される前記第3の基板(13c)上に配置され、
-前記ローサイドパワー半導体素子(2)のゲート線は、ボンドワイヤ(9)を介して前記負の直流接点の接点部(6c)に接続される第4の基板(13d)上に配置され、
-前記第1の基板から前記第4の基板(13a,13b,13c,13d)は、互いに離間している、パワー半導体モジュール(10)。
【請求項15】
パワー半導体モジュール(10)の少なくとも2つのパワー半導体素子(2)に電気的に接触するための電気接点構成(1)を伴う前記パワー半導体モジュール(10)、特に、請求項1~12のいずれかに記載の電気接点構成(1)を伴う請求項13または14に記載のパワー半導体モジュール(10)を製造するための方法であって、
前記電気接点構成(1)は、少なくとも2つのボンドワイヤ(9)と、交流接点、正の直流接点、および負の直流接点を含む少なくとも3つの電気接点(3)とを備え、
前記方法は、前記電気接点(3)のうちの少なくとも3つを製造するために、
接地電位部(4)を形成するステップと、
前記接地電位部(4)上に絶縁部(5a,5b,5c)を形成するステップと、
前記絶縁部(5a,5b,5c)上に接点部(6a,6b,6c)を形成するステップとを含み、
前記少なくとも3つの電気接点(3)のうちの少なくとも2つは、少なくとも2つの分離された電気接点(3)の前記絶縁部(5a,5b,5c)の間に間隙(G)を有することによって、および前記少なくとも2つの分離された電気接点(3,7)の前記接点部(6a,6b,6c)の間に前記間隙(G)を有することによって、分離されるように製造され、
前記方法は、さらに、
前記正の直流接点の接点部(6b)上に第1のパワー半導体素子(2)を配置するステップと、
少なくとも1つの第1のボンドワイヤ(9)を用いて、前記第1のパワー半導体素子(2)を前記交流接点の接点部(6a)と接続するステップと、
前記交流接点の前記接点部(6a)上に第2のパワー半導体素子(2)を配置するステップと、
少なくとも1つの第2のボンドワイヤ(9)を用いて、前記第2のパワー半導体素子(2)を前記負の直流接点の接点部(6c)と接続するステップとを含む、パワー半導体モジュール(10)の少なくとも2つのパワー半導体素子(2)に電気的に接触するための電気接点構成(1)を伴うパワー半導体モジュール(10)を製造するための方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0005
【補正方法】変更
【補正の内容】
【0005】
第1の局面によれば、この目的は、パワー半導体モジュールの少なくとも2つのパワー半導体素子に電気的に接触するための電気接点構成によって解決される。電気接点構成は、少なくとも2つのボンドワイヤと、交流接点、正の直流接点、および負の直流接点を含む少なくとも3つの電気接点とを備え、電気接点の各々は、接地電位部と、接点部と、接地電位部を接点部から電気的に絶縁するための絶縁部とを含み、絶縁部は、接地電位部上に設けられ、接点部は絶縁部上に設けられ、少なくとも3つの電気接点のうちの少なくとも2つは、少なくとも2つの分離された電気接点の絶縁部間に間隙を有することによって、および少なくとも2つの分離された電気接点の接点部間に間隙を有することによって、分離される。少なくとも1つの第1のボンドワイヤは、正の直流接点の接点部上に配置された第1のパワー半導体素子を交流接点の接点部と接続し、少なくとも1つの第2のボンドワイヤは、交流接点の接点部上に配置された第2のパワー半導体素子を負の直流接点の接点部と接続する。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0012
【補正方法】変更
【補正の内容】
【0012】
第3の局面によれば、この目的は、パワー半導体モジュールの少なくとも2つのパワー半導体素子に電気的に接触するための電気接点構成を伴うパワー半導体モジュール、特に、第1の局面による電気接点構成を伴う第2の局面によるパワー半導体モジュールを製造するための方法によっても解決される。電気接点構成は、少なくとも2つのボンドワイヤと、交流接点、正の直流接点、および負の直流接点を含む少なくとも3つの電気接点とを備える。この方法は、電気接点の少なくとも3つを製造するために、接地電位部を形成するステップと、接地電位部上に絶縁部を形成するステップと、絶縁部上に接点部を形成するステップとを含み、少なくとも3つの電気接点のうちの少なくとも2つは、少なくとも2つの分離された電気接点の絶縁部間に間隙を有することによって、および少なくとも2つの分離された電気接点の接点部間に間隙を有することによって、分離される。この方法は、さらに、正の直流接点の接点部に第1のパワー半導体素子を配置するステップと、少なくとも1つの第1のボンドワイヤを使用して、第1のパワー半導体素子を交流接点の接点部と接続するステップと、交流接点の接点部上に第2のパワー半導体素子を配置するステップと、少なくとも1つの第2のボンドワイヤを用いて、第2のパワー半導体素子を負の直流接点の接点部と接続するステップとを含む。
【国際調査報告】