▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-10-05
(54)【発明の名称】インフラストラクチャの完全性チェック
(51)【国際特許分類】
G06F 11/10 20060101AFI20230928BHJP
G06F 13/36 20060101ALI20230928BHJP
【ＦＩ】
G06F11/10 648
G06F13/36 320B
G06F13/36 310E
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023518349
(86)(22)【出願日】2021-09-13
(85)【翻訳文提出日】2023-05-22
(86)【国際出願番号】 US2021050007
(87)【国際公開番号】W WO2022066451
(87)【国際公開日】2022-03-31
(31)【優先権主張番号】17/027,888
(32)【優先日】2020-09-22
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】デスモンド フェルナンデス
(72)【発明者】
【氏名】インドュ プラサパン
(72)【発明者】
【氏名】ジャスビル シンハ
(72)【発明者】
【氏名】プラサップ スリニヴァサン
(72)【発明者】
【氏名】リシャヴ カルキ
(57)【要約】
デバイス（２００）が、データ入力及びデータ出力を有する第１の構成要素（２１０）を含む。デバイスは、第１の構成要素（２１０）のデータ入力に結合される入力を有するエラー訂正符号（ＥＣＣ）生成回路（２３０）をさらに含む。ＥＣＣ生成回路（２３０）は出力を有する。第２の構成要素（２２０）が、ＥＣＣ生成回路（２３０）の出力に結合されるデータ入力を有する。第２の構成要素（２２０）は、データ出力を有する。ＥＣＣエラー検出回路（２５０）が、第１の構成要素（２１０）のデータ出力に結合される第１のデータ入力と、第２の構成要素（２３０）のデータ出力に結合される第２のデータ入力とを有する。
【特許請求の範囲】
【請求項1】
デバイスであって、データ入力及びデータ出力を有する第１の構成要素、
前記第１の構成要素の前記データ入力に結合される入力と、出力とを有する、エラー訂正符号（ＥＣＣ）生成回路、
前記ＥＣＣ生成回路の前記出力に結合されるデータ入力と、データ出力とを有する、第２の構成要素、及び
前記第１の構成要素の前記データ出力に結合される第１のデータ入力と、前記第２の構成要素の前記データ出力に結合される第２のデータ入力とを有する、ＥＣＣエラー検出回路、
を含む、デバイス。
【請求項2】
請求項１に記載のデバイスであって、前記第１の構成要素の制御出力に結合される第１の制御入力を有し、前記第２の構成要素の制御出力に結合される第２の制御入力を有する、制御信号コンパレータ回路をさらに含む、デバイス。
【請求項3】
請求項２に記載のデバイスであって、前記制御信号コンパレータ回路が、前記第１の構成要素の前記制御出力からの制御ビットを、前記第２の構成要素の前記制御出力からの対応する制御ビットと比較するように構成される、デバイス。
【請求項4】
請求項３に記載のデバイスであって、前記制御信号コンパレータ回路が、前記第１の構成要素の前記制御出力からの前記制御ビットと、前記第２の構成要素の前記制御出力からの前記対応する制御ビットとの間の不一致に応答して、エラー信号をアサートするように構成される、デバイス。
【請求項5】
請求項１に記載のデバイスであって、前記ＥＣＣ生成回路が、前記ＥＣＣ生成回路の入力上で受け取ったデータに基づいてＥＣＣワードを生成し、その出力上に前記ＥＣＣワードを提供するように構成され、
前記ＥＣＣエラー検出回路が、前記第１の構成要素の前記データ出力上のデータに基づいてＥＣＣビットを計算し、前記計算されたＥＣＣビットを、前記ＥＣＣ生成回路の前記出力上に提供された前記ＥＣＣワードに含まれるＥＣＣビットと比較するように構成される、
デバイス。
【請求項6】
請求項５に記載のデバイスであって、前記第２の構成要素が、前記ＥＣＣ生成回路からの前記計算されたＥＣＣビットと比較されるべき前記ＥＣＣワードを、前記ＥＣＣエラー検出回路に提供するように構成される、デバイス。
【請求項7】
請求項１に記載のデバイスであって、前記第１の構成要素が、そのデータ入力とそのデータ出力との間でバス幅変換を実施するように構成され、前記第２の構成要素が、そのデータ入力とそのデータ出力との間でバス幅変換を実施するように構成される、デバイス。
【請求項8】
請求項１に記載のデバイスであって、前記第１の構成要素が、アドレス復号、アービトレーション、バスプロトコル変換、又はバーストスプリットのうちの少なくとも１つを実施するように構成される、デバイス。
【請求項9】
請求項１に記載のデバイスであって、前記第２の構成要素が、前記第１の構成要素を含む回路の同じインスタンスを含む、デバイス。
【請求項10】
請求項１に記載のデバイスであって、前記第１の構成要素の前記データ出力のビットと前記ＥＣＣエラー検出回路の前記第１のデータ入力の対応するビットとの間に結合される論理ゲートをさらに含み、
前記論理ゲートが、エラー注入信号を受信するように構成される入力を含み、
前記エラー注入信号が第１の状態にアサートされたとき、前記第１のデータ入力の前記ビットが、前記第１の構成要素の前記データ出力の前記ビットとは反対の状態である、
デバイス。
【請求項11】
請求項１０に記載のデバイスであって、前記論理ゲートが排他的ＯＲゲートを含む、デバイス。
【請求項12】
デバイスであって、データ入力、制御出力、及びデータ出力を有する、第１の構成要素と、
前記第１の構成要素の前記データ入力に結合される入力と、出力とを有する、エラー訂正符号（ＥＣＣ）生成回路と、
データ入力、制御出力、及びデータ出力を有する第２の構成要素であって、前記第２の構成要素の前記データ入力が、前記ＥＣＣ生成回路の前記出力に結合される、前記第２の構成要素と、
前記第１の構成要素の前記制御出力に結合される第１の制御入力と、前記第２の構成要素の前記制御出力に結合される第２の制御入力と、前記第１の構成要素の前記データ出力に結合されるデータ入力と、データ出力とを有する、制御信号コンパレータ回路と、
前記制御信号コンパレータ回路の前記データ出力に結合される第１のデータ入力と、前記第２の構成要素の前記データ出力に結合される第２のデータ入力とを有する、ＥＣＣエラー検出回路と、
を含む、デバイス。
【請求項13】
請求項１２に記載のデバイスであって、前記制御信号コンパレータ回路が、前記第１の構成要素の前記制御出力からの制御ビットを、前記第２の構成要素の前記制御出力からの対応する制御ビットと比較するように構成される、デバイス。
【請求項14】
請求項１２に記載のデバイスであって、前記ＥＣＣ生成回路が、前記ＥＣＣ生成回路の入力上で受け取ったデータに基づいてＥＣＣワードを生成し、そのデータ出力上の前記ＥＣＣワードを、前記第２の構成要素の前記データ入力に提供するように構成され、
前記ＥＣＣエラー検出回路が、前記第１の構成要素の前記データ出力上のデータに基づいてＥＣＣビットを計算し、前記計算されたＥＣＣビットを、前記第２の構成要素の前記データ出力から入力された第２のデータ上で受け取った前記ＥＣＣワードに含まれるＥＣＣビットと比較するように構成される、
デバイス。
【請求項15】
請求項１４に記載のデバイスであって、前記第１の構成要素が、バス幅変換、アドレス復号、アービトレーション、バスプロトコル変換、又はバーストスプリットのうちの少なくとも１つを実施するように構成される、デバイス。
【請求項16】
請求項１４に記載のデバイスであって、前記第２の構成要素が、前記第１の構成要素を含む回路の同じインスタンスを含む、デバイス。
【請求項17】
システムオンチップであって、データ入力及びデータ出力を有する第１の構成要素であって、或る機能を実施するように構成される第１の構成要素と、
前記第１の構成要素の前記データ入力に結合される入力と、出力とを有する、エラー訂正符号（ＥＣＣ）生成回路と、
前記ＥＣＣ発生回路の前記出力に結合されるデータ入力と、データ出力とを有する第２の構成要素であって、前記機能を実施するように構成される前記第２の構成要素と、
前記第１の構成要素の前記データ出力に結合される第１のデータ入力と、前記第２の構成要素の前記データ出力に結合される第２のデータ入力とを有する、ＥＣＣエラー検出回路と、
を含む、システムオンチップ。
【請求項18】
請求項１７に記載のＳｏＣであって、前記第１の構成要素の制御出力に結合される第１の制御入力を有し、前記第２の構成要素の制御出力に結合される第２の制御入力を有する、制御信号コンパレータ回路をさらに含み、
前記制御信号コンパレータ回路が、前記第１の構成要素の前記制御出力からの制御ビットを、前記第２の構成要素の前記制御出力からの対応する制御ビットと比較するように構成される、
ＳｏＣ。
【請求項19】
請求項１７に記載のＳｏＣであって、前記ＥＣＣ生成回路が、前記ＥＣＣ生成回路の入力上で受け取ったデータに基づいてＥＣＣワードを生成し、その出力上に前記ＥＣＣワードを提供するように構成され、
前記ＥＣＣエラー検出回路が、前記第１の構成要素の前記データ出力上のデータに基づいてＥＣＣビットを計算し、前記計算されたＥＣＣビットを、前記ＥＣＣ生成回路の前記出力上に提供された前記ＥＣＣワードに含まれる前記ＥＣＣビットと比較するように構成される、
ＳｏＣ。
【請求項20】
請求項１７に記載のＳｏＣであって、前記機能が、バス幅変換、アドレス復号、アービトレーション、バスプロトコル変換、又はバーストスプリットのうちの少なくとも１つである、ＳｏＣ。
【発明の詳細な説明】
【技術分野】
【0001】
電子システムには、システム挙動の保証が増大されることにより恩恵を受けるものがある。例えば、今日の自動車は、障害を検出する能力、及びそれによって自動車の安全な動作を保証する能力を組み込んでいるべき高度な電子システムを含んでいる。工業用途及び他の用途も障害検出の恩恵を受ける。
【発明の概要】
【0002】
少なくとも一例において、或るデバイスが、データ入力及びデータ出力を有する第１の構成要素を含む。このデバイスは、第１の構成要素のデータ入力に結合される入力を有するエラー訂正符号（ＥＣＣ）生成回路をさらに含む。ＥＣＣ生成回路は出力を有する。第２の構成要素が、ＥＣＣ生成回路の出力に結合されるデータ入力を有する。第２の構成要素はデータ出力を有する。ＥＣＣエラー検出回路が、第１の構成要素のデータ出力に結合される第１のデータ入力と、第２の構成要素のデータ出力に結合される第２のデータ入力とを有する。
【図面の簡単な説明】
【0003】
種々の例の詳細な説明のため、ここで、添付の図面を参照する。
【0004】
【図1】クロスバー相互接続を含むシステムオンチップ（ＳｏＣ）の例を図示する。
【0005】
【図2】複数のインフラストラクチャ構成要素を含むクロスバー相互接続の例示の実装を図示する。
【0006】
【図3】インフラストラクチャ構成要素によって実施される機能の例を図示する。
【0007】
【図4】エラー訂正符号（ＥＣＣ）性能を試験するためのエラー注入の例を図示する。
【0008】
【図5】複数のマスター及びスレーブを含むシステムを図示する。
【0009】
【図6】分散システムにおける制御ビット及びデータ完全性チェックの例示の実装を示す。
【発明を実施するための形態】
【0010】
図１は、システムオンチップ（ＳｏＣ）１００の例示のアーキテクチャを示し、システムオンチップ（ＳｏＣ）１００は、１つ又は複数の中央処理装置（ＣＰＵ）コア１１０と、密に結合されたメモリＡ及びＢ（ＴＣＭＡ及びＴＣＭＢ）１２０及び１２２と、クロスバー１３０と、共有メモリ１２８と、入力／出力（Ｉ／Ｏ）デバイス１４０及び１４２とを含む。各ＣＰＵコア１１０は、それぞれの密に結合されたメモリに結合される。例えば、２つのＣＰＵコア１１０がある場合、一方のＣＰＵコアはＴＣＭＡ１２０に結合され、他方のＣＰＵコア１１０はＴＣＭＢ１２２に結合される。各ＣＰＵコア１１０は、そのそれぞれの密に結合されたメモリに情報を格納し、そこから情報を取り出すことができる。ＣＰＵコア１１０はクロスバー１３０に結合され、クロスバー１３０は共有メモリ１２８及びＩ／Ｏデバイス１４０、１４２に結合される。Ｉ／Ｏデバイス１４０、１４２は、ネットワークポート（例えば、コントローラエリアネットワーク、シリアル・ペリフェラル・インタフェースなど）、メモリなどを含み得る。ＳｏＣ１００は、１つのＩ／Ｏデバイスのみを有する可能性があり、又は２つ又はそれ以上のＩ／Ｏデバイスを有する可能性がある。Ｉ／Ｏデバイス１４０、１４２は、クロスバー１３０を介してＣＰＵコア１１０にアクセス可能である。共有メモリは、例えば、ランダムアクセスメモリ（ＲＡＭ）として実装され得る。ＣＰＵコア１１０は、クロスバー１３０を介して共通の共有メモリ１２８にアクセスすることができる。一例では、ＣＰＵコア１１０が４００ＭＨｚクロック周波数を有し、密に結合されたメモリ（ＴＣＭＡ１１０、ＴＣＭＢ１２２）のサイズは３２キロバイト（ＫＢ）である。しかしながら、共有メモリ１２８は、ＴＣＭＡ１１０又はＴＣＭＢ１２０よりも大きいサイズ（例えば、１メガバイト（ＭＢ））を有する。
【0011】
共有メモリ１２８は、例えば、命令及びデータを格納するために用いられ得る。命令は、破線矢印１４５によって示されるように、クロスバー１３０を介してＣＰＵコア１１０によって取り出される。データはまた、ＣＰＵコア１１０によって、共有メモリ１２８に書き込まれるか、又はそこから取り出され得る。そのような情報（命令及び／又はデータ）は、共有メモリ１２８とＣＰＵコア１１０との間でクロスバー１３０を横断するので、クロスバー１３０の欠陥が情報の完全性に影響を及ぼす恐れがある。即ち、共有メモリ１２８から取り出された命令（これは複数のビットを含む）は、そのビットの１つ又は複数の状態が変化（反転）している、つまり「０」が「１」になっている、又は「１」が「０」になっている可能性がある。そのような欠陥は、ＳｏＣ１００を含むシステム（例えば、自動車）の動作に悪影響を及ぼす恐れがある。本明細書に記載の例は、クロスバー１３０内に欠陥検出能力を実装する。
【0012】
図２は、クロスバー１３０の少なくとも一部の例示の回路（例えば、集積回路）実装を示す。上述のような一例では、クロスバー１３０は、ＣＰＵコア１１０と共有メモリとの間でデータを転送するために用いることができる。しかしながら、クロスバー１３０は、ダイレクトメモリアクセス（ＤＭＡ）コントローラの制御下で、スレーブデバイス間でデータを転送するために用いることができる。一般に、クロスバー１３０は、２つのデバイス間でデータを転送するために用いることができる。図２の回路２００は、インフラストラクチャ構成要素（Ｍａｉｎ）２１０と、インフラストラクチャ構成要素２２０（Ｓａｆｅ）と、エラー訂正符号（ＥＣＣ）生成回路２３０と、制御信号コンパレータ回路２４０と、ＥＣＣエラー検出回路２５０とを含む。ＣＰＵコア１１０からの信号は、制御ビット２０１及びデータビット２０２を含む。制御ビット２０２は、トランザクションに関する情報、例えば、アドレス、トランザクションが読取りであるか又は書込みであるか、バーストサイズ、優先度、特権レベル、及びアクセスタイプを符号化する。書き込みトランザクションの文脈では、データビット２０２は、共有メモリ１２８に書き込まれるデータを含む。
【0013】
制御ビット２０１及びデータビット２０２は、インフラストラクチャ構成要素（Ｍａｉｎ）２１０に提供される。データビット２０２はＥＣＣ生成回路２３０にも提供される。ＥＣＣ生成回路２３０は、データビット２０２に対するＥＣＣを計算し、計算されたＥＣＣ２３１をインフラストラクチャ構成要素（Ｓａｆｅ）２２０に提供する。制御ビット２０１は、ＥＣＣインフラストラクチャ構成要素２２０にも提供される。
【0014】
一例において、インフラストラクチャ構成要素（Ｍａｉｎ）２１０は、データビット２０２に対する変換を実施する。一例において、インフラストラクチャ構成要素（Ｍａｉｎ）２１０は、データビット２０２のバス幅変換を実施する。ＣＰＵコア１１０と回路２００との間にデータビット２０２を提供するデータバスは、例えば１２８ビットバスであってもよいが、共有メモリ１２８までのデータバスの幅は３２ビットである。従って、インフラストラクチャ構成要素（Ｍａｉｎ）２１０は、データビット２０２を１２８ビットワードから４つの連続する３２ビットワードに変換する。従って、データビット２１２の幅は３２ビットである。１２８ビットの幅と３２ビットの幅との間でデータを変換するインフラストラクチャ構成要素（Ｍａｉｎ）２１０の例が本明細書で論じられ、インフラストラクチャ構成要素（Ｍａｉｎ）２１０は、任意のバス幅の間で変換することができる。他の例において、インフラストラクチャ構成要素（Ｍａｉｎ）２１０は、アドレス復号、アービトレーション、バスプロトコル変換、及び／又はバーストスプリットを実施する。インフラストラクチャ構成要素（Ｍａｉｎ）２１０は、制御ビット２０１を改変することもできる。インフラストラクチャ構成要素（Ｍａｉｎ）２１０がデータビット２０２のバス幅変換を実施する例において、インフラストラクチャ構成要素（Ｍａｉｎ）２１０は、４つの連続するワードの各々についてのバイトカウントを、インフラストラクチャ構成要素（Ｍａｉｎ）２１０に入力された制御ビット２０１において提供されたバイトカウントの１／４に変換し得る。
【0015】
データビット２１２は、制御信号コンパレータ２４０を介して流れ、データビット２２２としてＥＣＣエラー検出回路２５０に供給される。この例において、データビット２２２の幅はデータビット２１２の幅（例えば、３２ビットの幅）と同じである。インフラストラクチャ構成要素（Ｍａｉｎ）２１０からの制御ビット２１１も、制御信号コンパレータ２４０に提供される。インフラストラクチャ構成要素（Ｓａｆｅ）２２０からの制御ビット２３９も、制御信号コンパレータ２４０に提供される。制御信号コンパレータ２４０は、インフラストラクチャ構成要素（Ｓａｆｅ）２２０からの制御ビット２３９を、インフラストラクチャ（Ｍａｉｎ）構成要素２１０からの制御ビット２１１と比較する。一例において、制御信号コンパレータ２４０は、制御ビット２１１と制御ビット２３９とのビット単位の比較を実施する。エラー信号２４１が、制御ビット２１１及び２３９が一致するか否かを示す。一例において、エラー信号２４１は単ビット信号である（例えば、０が制御ビット２１１及び２３９が一致することを示し、１が不一致を示す）。不一致がある場合、ＣＰＵコア１１０は、中断され得（又は外部ホストに通知され得）、次いで、エラーに応答するために中断サービスルーチンを実施する。エラーがないと仮定すると、制御信号コンパレータ２４０からの制御ビット２２１は、制御ビット２１１を含み、クロスバー１３０からの出力として（例えば、共有メモリ１２８に）提供される。
【0016】
インフラストラクチャ構成要素（Ｓａｆｅ）２２０は、インフラストラクチャ構成要素（Ｍａｉｎ）２１０とほとんど同じ変換プロセスを実施し、いくつかの例において、インフラストラクチャ構成要素（Ｍａｉｎ）２１０を含む同じ回路要素の別のインスタンスである。インフラストラクチャ構成要素（Ｍａｉｎ）２１０は、入力としてデータビット２０２を受け取り、インフラストラクチャ構成要素（Ｓａｆｅ）２２０は、入力としてＥＣＣビット２３１を受け取る。１２８ビット幅のワードを含むデータビット２０２の場合、ＥＣＣ生成回路２３０は、１２８ビット幅のワードの形態で２８ビットのＥＣＣ及びＥＣＣビット２３１を計算する。
【0017】
図３は、インフラストラクチャ構成要素（Ｍａｉｎ）２１０及びインフラストラクチャ構成要素（Ｓａｆｅ）２２０によって実施されるデータ幅変換、並びにＥＣＣ生成回路２３０によって実施される機能を示す。１２８ビットワードが、データビット２０２として示される。データワードは、４つの３２ビット部分３０１～３０４を含む。部分３０１は、下位データビット０～３１を含む。部分３０２は、次のセットである３２個のデータビット、即ち、ビット３２～６３を含む。部分３０３はビット６４～９５を含む。部分３０４はビット９６～１２７を含む。
【0018】
インフラストラクチャ構成要素（Ｍａｉｎ）２１０は、４つの３２ビットワード３１５～３１８を形成し、これらは、４つの個別のクロックサイクルにおいてインフラストラクチャ構成要素（Ｍａｉｎ）２１０からクロックアウトされ得る。３２ビットワード３１５は、元の１２８ビットデータワードからの部分３０１を含む。３２ビットワード３１６～３１８は、図示されるように、それぞれの部分３０２～３０４を含む。
【0019】
ＥＣＣ生成回路２３０はまた、１２８ビットのデータワード（データビット２０２）を受け取り、関連する１２８ビットのデータワードについてＥＣＣビットを計算し、１２８ビットのＥＣＣワード２３１を形成する。１２８ビットのデータワードの場合、ＥＣＣ生成回路２３０は、２３７に示すように、ＥＣＣの２８ビットを計算する。ＥＣＣの２８ビットは、４つの７ビットＥＣＣ部分に分けられる。下位の７つのＥＣＣビットは、図示するように、ビット位置０～６のＥＣＣワード２３１の最初の７ビットに入力される（ｐｏｐｕｌａｔｅｄ）。次に高次の７つのＥＣＣビットは、ビット位置３２～３８に入力される。同様に、７つのＥＣＣビットの次の２つのセットは、図示されるように、ビット位置６４～７０及びビット位置９６～１０２に入力される。ＥＣＣワード２３１の残りの１００ビットは、この例では０でポピュレートされる。従って、ＥＣＣ生成回路２３０によって生成されるＥＣＣワード２３１は、ＥＣＣビットの４つの別個のセグメントを含む。１２８ビットＥＣＣワード２３１の各３２ビット部分は、７つのＥＣＣビットを含む。
【0020】
インフラストラクチャ構成要素（Ｓａｆｅ）２２０は、１２８ビットＥＣＣワード２３１を受け取り、インフラストラクチャ構成要素（Ｍａｉｎ）２１０について上述したものと同じように変換処理を実施する。即ち、インフラストラクチャ構成要素（Ｓａｆｅ）２２０は、４つの３２ビットワード３３１～３３４を生成する。３２ビットワード３３１は、ＥＣＣワード２３１の最下位３２ビットを含み、ＥＣＣワード２３１自体が最初の７ビット位置に７つのＥＣＣビットを含み、残りのビット位置に０を含む。同様に、３２ビットワード３３２は、ＥＣＣワード２３１の３２ビットの次のセットを含み、次の７つのＥＣＣビットは、その７つの最下位ビット位置にある。３２ビットのワード３３３及び３３４が同様に形成され、各々が、図示されるように、その最下位７ビットの７つのＥＣＣビットを有する。
【0021】
３２ビットワード３１５～３１８は、各々、元の１２８ビットのデータの３２ビットを含み、３２ビットワード３３１～３３４は、各々、各関連ワード３３１～３３４内の３２データビットに対応する７つのＥＣＣビットを含む。即ち、ワード３３１内のＥＣＣビットは、ワード３１５内の３２ビットのデータについて計算されたＥＣＣビットを含む。同様に、ワード３３２～３３４内のＥＣＣビットは、それぞれ、ワード３１６～３１８の３２ビットのデータについて計算されたＥＣＣビットを含む。データワード３１５～３１８は、データビット２２２として図２に表される。ＥＣＣワード３３１～３３４は、ＥＣＣワード２４８として図２に表される。
【0022】
図２を再び参照すると、データビット２２２及びＥＣＣワード２４８は、ＥＣＣエラー検出回路２５０に提供される。３２ビットデータワード（データビット２２２を含む３１５～３１８）の各々について、ＥＣＣエラー検出回路２５０は、７つのＥＣＣビットを生成し、新たに計算されたＥＣＣビットを、対応するＥＣＣワード２４８（ワード３３１～３３４）内のＥＣＣビットと比較する。エラー信号２５１（これは、ＣＰＵ１１０を中断し得、又は、外部ホストに通知され得る）は、ＥＣＣビットが一致するかどうかを示す（例えば、０の値を有するエラー信号が、ＥＣＣビットが一致したことを意味し、１の値を有するエラー信号が、少なくとも１つのＥＣＣビットが一致しなかったことを意味する）。ＥＣＣエラーがない場合、ＥＣＣエラー検知回路２５０からのデータビット２３２は、データビット２２２を含む。そのため、エラー信号２４１もエラー信号２５１もエラーを示していない（即ち、制御ビットエラーがなく、ＥＣＣビットエラーがない）場合、制御ビット２２１及びデータビット２３２は、共有メモリ１２８などのダウンストリーム構成要素に提供される。
【0023】
図４は、回路２００内のＥＣＣエラー検知を試験することができる実装を図示する。図４の例では、データビットの１つ又はそれ以上の論理状態が意図的に変更される（「０」が「１」に変更され、逆も同様である）。図４の回路は、図２の回路とほぼ同じである。図２の制御ビットは、図４の例には示していない。ＥＣＣエラー検出回路２５０は、ＥＣＣ比較回路４２０に結合されたＥＣＣ生成器回路４１０を含む。インフラストラクチャ構成要素（Ｍａｉｎ）２１０からのデータビット２１２は、ＥＣＣ生成器回路４１０の入力に提供される。
【0024】
データビット２１２の１つ又は複数が、排他的論理和（ＸＯＲ）ゲートの入力に提供される。図４の例において、データビット２１２の最下位２ビットが、ＸＯＲゲートのそれぞれの入力に結合される。ＸＯＲゲート４０１が、その一方の入力で最下位データビットＤＡＴＡ［０］を、他方の入力でエラー注入信号４０３を受信する。ＸＯＲゲート４０１の出力４１１は、ＥＣＣ生成器回路４１０のそれぞれの入力に結合される。同様に、ＸＯＲゲート４０２が、その入力の一方でＤＡＴＡ［１］を受け取り、エラーＸＯＲゲート４０１が、その入力の一方で最下位データビットＤＡＴＡ［０］を受け取り、他方の入力でエラー注入信号４０３を受信する。ＸＯＲゲート４０１の出力４１１は、ＥＣＣ生成器回路４１０のそれぞれの入力に結合され、信号４０４をその他方の入力で受信する。ＸＯＲゲート４０２の出力４１３は、ＥＣＣ生成器回路４１０のそれぞれの入力に結合される。
【0025】
ＸＯＲゲート４０１及び４０２は、ＥＣＣエラー検出回路２５０の動作を試験することが望まれるとき、それらのそれぞれのデータ入力ビットの極性を反転するように機能する。そうでない場合、通常のランタイム動作の間、データビットの極性は変化しないままである。エラー注入信号４０３が低（０）であるとき、ＸＯＲゲート４０１の出力４１１上の信号の極性は、ＤＡＴＡ［０］の極性と同じであり、ＤＡＴＡ［０］が１に等しい場合、出力４１１は１であり、ＤＡＴＡ［０］が０に等しい場合、出力４１１は０である。エラー注入信号４０３が高（１）である場合、ＸＯＲゲート４０１はその出力４１１を、ＤＡＴＡ［０］とは逆の極性にし、即ち、ＸＯＲゲート４０１は、エラー注入信号４０３が強制的に高にされたとき、ＤＡＴＡ［０］の論理状態を反転させる。ＸＯＲゲート４０２の動作は、それぞれのエラー注入信号４０４が高にアサートされたとき、ＤＡＴＡ［１］の論理レベルを反転させるのと同じ方式で機能する。そうでない場合、ＸＯＲゲート４０２は、エラー注入信号４０４が０であるとき、その出力４１３の論理レベルをＤＡＴＡ［１］の論理レベルと同じに保つ。
【0026】
図４の例において、データビット２１２のうちの１つ又は２つを「反転」することができる。そのような反転ビット状態は、インフラストラクチャ構成要素（Ｓａｆｅ）２２０に提供されるデータビット２０２にも反映されず、インフラストラクチャ（ｓａｆｅ）構成要素２２０自体がデータビットのＥＣＣを計算する。そのため、データビット２１２にエラーを注入することができ、それが正しく機能する場合、ＥＣＣエラー検出回路２５０はエラーを検出し、それに応じてエラー信号２４１をアサートする。ＥＣＣ生成器回路４１０は、論理状態が変更された１つ又はそれ以上のデータビットを含み得るデータビットのＥＣＣを計算する。ＥＣＣ比較回路４２０は、インフラストラクチャ構成要素（Ｓａｆｅ）２２０からＥＣＣワード２４８を受け取り、ＥＣＣワード２４８からＥＣＣを抽出し、それらを、ＥＣＣ生成器回路４１０から新たに計算されたＥＣＣ４１７と比較する。差が検出された場合、エラー信号２４１は、例えばＥＣＣエラー状態を示すために高に、アサートされる。
【0027】
図５は、複数のマスター３０２、３０６、３１０、及び３１４と、複数のスレーブ３２０及び３２４と、相互接続３３０とを含む、システム３００の例を示す。図５に示される構成要素は半導体ダイ上に提供され得る。任意の適切な数のマスター及びスレーブを提供することができる。情報は、任意のマスター３０２～３１４と任意のスレーブ３２０及び３２４との間の相互接続３３０を介して双方向に流れ得る。任意の所与のノード（マスター、相互接続、又はスレーブ）を介するデータ及び制御信号として、（図２の例による）完全なデータ及び制御信号チェックは、各ノードで実施される必要はない。即ち、マスター３０２がスレーブ３２４に通信を送っている場合、マスター３０２、相互接続３３０、及びスレーブ３２４の各々内で、図２の論理が通信経路に沿って複数回実施される必要はない。
【0028】
代わりに、マスター３０２は、ＥＣＣワード２４８を生成し、制御ビット２３９を提供するインフラストラクチャ構成要素２２０を含み得るが、制御ビットを比較せず、ＥＣＣビットを生成及び比較しない。代わりに、ＥＣＣワード２４８及び制御ビット２３９は、マスター３０２から相互接続３３０を介してスレーブ３２４に転送され得る。スレーブ３２４は、制御ビットを比較し、エラーを検出するためにＥＣＣビットを生成及び比較するための、論理を含み得る。従って、マスター３０２～３１４及びスレーブ３２０及び３２４は、Ｓａｆｅ Ｅｎｄ（ＳＥ）３０３及びＳａｆｅ Ｐａｒｓｅ（ＳＰ）３０５として示される論理を有する。ＳＥ３０３は、一方向（例えば、マスターからスレーブへ）の通信のための制御ビット２３９及びＥＣＣワード２４８を生成するための論理と、反対方向（スレーブからマスターへ）の通信のための制御ビット及びＥＣＣビットを比較するための論理とを含む。
【0029】
図６は、マスター３０２～３１４及び／又はスレーブ３２０～３２４の一部として実装され得る回路６００の例を示す。回路６００は、回路６０６及び６０８を含む。回路６０６は、インフラストラクチャ構成要素（Ｍａｉｎ）２１０と、インフラストラクチャ構成要素（Ｓａｆｅ）２２０と、上述のＥＣＣ生成器２３０とを含む。回路６０８は、ＥＣＣエラー検出回路２５０と、上述した制御信号コンパレータ２４０とを含む。これらの構成要素の機能性は、おおかた上記で説明した通りである。図２の例示の実装では、制御ビット２１１及び２３９並びにデータビット２１２は、同じデバイス内の制御信号コンパレータ２４０に提供される。図６の例示の実装では、インフラストラクチャ構成要素（Ｍａｉｎ）２１０からの制御ビット６１１及びデータビット６１２、並びにインフラストラクチャ（Ｓａｆｅ）構成要素２２０からの制御ビット６３９及びＥＣＣワード６４８は、同じデバイス（マスター、スレーブ）内の回路６０８に提供されない。代わりに、これらの信号は、相互接続３３０を介して宛先デバイスの制御信号コンパレータ２４０に供給される。即ち、図６において回路６０８への入力として示される制御ビット６５５及び６５８並びにデータビット６４２及び６６８は、相互接続３３０を介するデバイスから発生したものである。従って、制御ビット及びデータビット（ＥＣＣ）の完全性チェックは宛先デバイス内で実施され、一方で、完全性チェックで用いるＥＣＣワード及び別個の制御ビットの生成は、通信トランザクションが発生するデバイス内で行われる。例えば、マスター３０２がスレーブ３２４にトランザクションを送るここと試みている場合、マスター３０２は、自身のインフラストラクチャ構成要素（Ｓａｆｅ）２２０から制御ビット６３９及びＥＣＣワード６４８を生成し、相互接続３３０を介して制御ビット６３９、ＥＣＣワード６４８、並びに制御ビット６１１及びデータビット６１２を提供する。スレーブ３２４は、これらのビットを受け取り、それ自身の制御信号コンパレータ２４０及びＥＣＣエラー検出回路２５０内で制御及びデータビット完全性チェックを実施する。例えば、相互接続３３０内の中間チェックは、必ずしも実施される必要はない。
【0030】
ＳＰ３０５は、完全性チェックを実施することなく、制御ビット及びデータビット並びにＥＣＣワードを通過させるインターフェースを指定する。ＳＥ３０３は、図６の例示に示されるように、回路６０６及び６０８を有するインターフェースを指定する。安全でない（ＮＳ:non-safe）インターフェース３１７は、本明細書に記載する完全性手法を実装せず、そのため、そうでなければ記載された完全性チェックのために使用可能な余分な制御ビット６３９及びＥＣＣワード６４８を含まないインターフェースを指定する。
【0031】
「結合する」という用語は本明細書全体を通じて用いられている。この用語は、本開示の説明と一貫した機能的な関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが或る行為を行なうためにデバイスＢを制御するための信号を生成する場合、第１の例において、デバイスＡはデバイスＢに結合され、又は第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能関係を実質的に変化させない場合に、デバイスＢがデバイスＡによって生成される制御信号を介してデバイスＡによって制御されるように、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合される。
【0032】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】