特表2023-543327セットリセットラッチを使用してワード線を駆動するためのシステムおよび方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-10-13
(54)【発明の名称】セットリセットラッチを使用してワード線を駆動するためのシステムおよび方法
(51)【国際特許分類】
G11C 8/08 20060101AFI20231005BHJP
【ＦＩ】
G11C8/08
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023526095
(86)(22)【出願日】2021-10-18
(85)【翻訳文提出日】2023-04-27
(86)【国際出願番号】 US2021055342
(87)【国際公開番号】W WO2022098493
(87)【国際公開日】2022-05-12
(31)【優先権主張番号】17/089,534
(32)【優先日】2020-11-04
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507364838
【氏名又は名称】クアルコム，インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】ドヴァーニー・シェス
(72)【発明者】
【氏名】アニル・チョーダリー・コタ
(72)【発明者】
【氏名】ホチュル・イ
(72)【発明者】
【氏名】チュルミン・ジュン
(72)【発明者】
【氏名】ビン・リアン
(57)【要約】
メモリビットセルの第1のコアと、メモリビットセルの第2のコアと、第1のコアおよび第2のコアによって共有されるプリデコード回路と、プリデコード回路、第1のコア、および第2のコアに結合される行デコーダとを含む、メモリデバイスであって、行デコーダは、第1のコアの第1のワード線に結合される第1のセットリセット(SR)ラッチと、第2のコアの第2のワード線に結合される第2のSRラッチとを含む、メモリデバイス。
【特許請求の範囲】
【請求項1】
メモリデバイスであって、メモリビットセルの第1のコアと、
メモリビットセルの第2のコアと、
前記第1のコアおよび前記第2のコアによって共有されるプリデコード回路と、
前記プリデコード回路、前記第1のコア、および前記第2のコアに結合される行デコーダであって、前記第1のコアの第1のワード線に結合される第1のセットリセット(SR)ラッチ、および前記第2のコアの第2のワード線に結合される第2のSRラッチを含む、行デコーダと
を備える、メモリデバイス。
【請求項2】
前記第1のSRラッチと前記第1のワード線との間の第1のインバータと、前記第1のワード線にゲート結合される前記第1のSRラッチの第1のトランジスタと
をさらに備える、請求項1に記載のメモリデバイス。
【請求項3】
前記第2のSRラッチと前記第2のワード線との間の第2のインバータと、前記第2のワード線にゲート結合される前記第2のSRラッチの第2のトランジスタと
をさらに備える、請求項2に記載のメモリデバイス。
【請求項4】
前記第1のワード線にゲート結合される前記第1のSRラッチ内のプルダウントランジスタをさらに備える、請求項1に記載のメモリデバイス。
【請求項5】
前記プルダウントランジスタが、負チャネル金属酸化物半導体(NMOS)デバイスを含む、請求項4に記載のメモリデバイス。
【請求項6】
前記第1のSRラッチが、第1のインバータを通じて前記第1のワード線に結合される第1のプルアップトランジスタを備え、前記第1のプルアップトランジスタが、第1のリセット信号にゲート結合される、請求項1に記載のメモリデバイス。
【請求項7】
前記第1のプルアップトランジスタが、正チャネル金属酸化物半導体(PMOS)デバイスを含む、請求項6に記載のメモリデバイス。
【請求項8】
前記第1のSRラッチが、第1のセット信号にゲート結合される第1のプルダウントランジスタ を含む、請求項1に記載のメモリデバイス。
【請求項9】
前記第1のプルダウントランジスタが、負チャネル金属酸化物半導体(NMOS)デバイスを含む、請求項8に記載のメモリデバイス。
【請求項10】
前記第1のSRラッチが、第1のワード線にゲート結合される第1のプルアップトランジスタ
を含む、請求項1に記載のメモリデバイス。
【請求項11】
前記第1のプルアップトランジスタが、正チャネル金属酸化物半導体(PMOS)デバイスを含む、請求項10に記載のメモリデバイス。
【請求項12】
前記第1のSRラッチが、NORゲートの出力に結合され、さらにインバータを通じて前記第1のワード線に結合される、第1の正チャネル金属酸化物半導体(PMOS)トランジスタゲート
を含む、請求項1に記載のメモリデバイス。
【請求項13】
前記第1のSRラッチが、NORゲートの出力に結合され、さらにインバータを通じて前記第1のワード線に結合される、第1の負チャネル金属酸化物半導体(NMOS)トランジスタゲート
を含む、請求項1に記載のメモリデバイス。
【請求項14】
前記第1のSRラッチが、第1のセット信号に結合され、さらにインバータを通じて前記第1のワード線に結合される、第1の正チャネル金属酸化物半導体(PMOS)トランジスタゲート
を含む、請求項1に記載のメモリデバイス。
【請求項15】
前記第1のSRラッチが、第1のリセット信号に結合され、さらにグランドに結合される、第1の負チャネル金属酸化物半導体(NMOS)トランジスタゲート
を含む、請求項1に記載のメモリデバイス。
【請求項16】
前記第1のSRラッチが、第1の複数の交差結合されるNORゲートを含む、請求項1に記載のメモリデバイス。
【請求項17】
タイムシェアリングメモリアーキテクチャで行われる方法であって、第1のセット信号を使用することによって第1のセットリセット(SR)ラッチをセットすることを含む、メモリビットセルの第1のコアにおける第1のワード線を駆動するステップと、
前記第1のワード線の電圧を前記第1のSRラッチにおける第1のトランジスタに印加することを含む、前記第1のワード線の前記電圧をオン状態に保持するステップと、
第2のセット信号を使用することによって第2のSRラッチをセットすることを含む、メモリビットセルの第2のコアにおける第2のワード線を駆動するステップと、
前記第2のワード線の電圧を前記第2のSRラッチにおける第2のトランジスタに印加することを含む、前記第2のワード線の前記電圧をオン状態に保持するステップと、
前記第1のワード線の駆動に続いて、前記第1のSRラッチの第1のリセット信号を変えることによって前記第1のワード線をオフにするステップと
を含む、方法。
【請求項18】
前記第2のワード線の駆動に続いて、前記第2のSRラッチの第2のリセット信号を変えることによって前記第2のワード線をオフにするステップをさらに含む、請求項17に記載の方法。
【請求項19】
前記第1のワード線が前記オン状態に達するのに続いて前記第1のセット信号を除去するステップをさらに含む、請求項17に記載の方法。
【請求項20】
前記第2のワード線が前記オン状態に達するのに続いて前記第2のセット信号を除去するステップをさらに含む、請求項17に記載の方法。
【請求項21】
前記第1のリセット信号がアクティブロー信号を含む、請求項17に記載の方法。
【請求項22】
システムオンチップ(SOC)であって、メモリビットセルの第1のコアおよびメモリビットセルの第2のコアを有するタイムシェアリングメモリデバイスと、
アドレスビットをプリデコードされた信号に変換するための手段と、
前記プリデコードされた信号を受け取ること、および前記プリデコードされた信号に従って前記タイムシェアリングメモリデバイス内のデータにアクセスすることを行うための手段であって、前記受け取る手段が、行デコーダのアレイを含み、前記アレイ中の各行デコーダが、前記第1のコアに結合される第1のセットリセット(SR)ラッチおよび前記第2のコアに結合される第2のSRラッチを有する、手段と
を備える、SOC。
【請求項23】
前記受け取る手段が、複数のNORゲートを含み、前記複数のNORゲートの各NORゲートが、それぞれのSRラッチ入力に配設され、前記変換手段に結合される、請求項22に記載のSOC。
【請求項24】
前記アレイ中の第1の行デコーダが、ワード線に結合されるインバータと、前記インバータの入力およびパワーレールに結合される第1のプルアップトランジスタと、前記ワード線にゲート結合される第2のトランジスタとを備える、請求項22に記載のSOC。
【請求項25】
前記アレイ中の第1の行デコーダが、交差結合されるNORゲートの配置を備える、請求項22に記載のSOC。
【請求項26】
システムオンチップ(SOC)であって、メモリビットセルの第1のコアと、
メモリビットセルの第2のコアと、
前記第1のコアおよび前記第2のコアによって共有される複数の行デコーダであって、前記複数の行デコーダの第1の行デコーダが、第1のコアの第1のワード線に結合される第1のセットリセット(SR)ラッチ、および前記第2のコアの第2のワード線に結合される第2のSRラッチを含む、複数の行デコーダと
を備える、SOC。
【請求項27】
前記第2のSRラッチが、前記第1のワード線に結合される第1のインバータと、前記第1のインバータの入力およびパワーレールに結合される第1のプルアップトランジスタと、前記第1のワード線にゲート結合されている第2のトランジスタと、前記第2のワード線に結合される第2のインバータと、前記第2のインバータの入力および前記パワーレールに結合される第3のプルアップトランジスタと、前記第2のワード線にゲート結合される第4のトランジスタとを備える、請求項26に記載のSOC。
【請求項28】
前記第2のトランジスタが、プルダウントランジスタを含む、請求項27に記載のSOC。
【請求項29】
前記プルダウントランジスタが、前記第1のインバータの前記入力をグランドに結合する負チャネル金属酸化物半導体(NMOS)デバイスを含む、請求項28に記載のSOC。
【請求項30】
前記第1のプルアップトランジスタが、第1のリセット信号にゲート結合される、請求項27に記載のSOC。
【請求項31】
前記第1のプルアップトランジスタが、正チャネル金属酸化物半導体(PMOS)デバイスを含む、請求項30に記載のSOC。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、その開示の全体が以下に完全に記載されるかのように、またすべての適用可能な目的のために、参照により本明細書に組み込まれる、2020年11月4日に出願された米国特許出願第17/089,534号の優先権および利益を主張する。
本出願は、その開示の全体が以下に完全に記載されるかのように、またすべての適用可能な目的のために、参照により本明細書に組み込まれる、2020年11月4日に出願された米国特許出願第17/089,534号の優先権および利益を主張する。
【0002】
本出願は、一般に行デコーダに関し、より詳細にはセットリセットラッチを有する行デコーダに関する。
【背景技術】
【0003】
従来のコンピューティングデバイス(たとえば、スマートフォン、タブレットコンピュータなど)は、プロセッサおよび他の演算回路を有するシステムオンチップ(SOC)を含むことがある。またSOCは、スタティックRAM(SRAM)、ダイナミックRAM(DRAM)として実装されたランダムアクセスメモリ(RAM)、ならびに様々な読取り専用メモリ(ROM)を含むことがある。RAMは、中央処理ユニット(CPU)、グラフィックス処理ユニット(GPU)などのプロセッサ内に実装されるか、またはプロセッサの外に実装される場合がある。
【0004】
RAMの一例は、アドレスプリデコーダ、および行デコーダのセットを共有する2つの片側メモリを有するシステムを含む。アドレスプリデコーダは、両方の片側メモリのアドレスを受け取り、それらのアドレスをプリデコードする。プリデコードされた信号は次いで、適切なワード線をオンにするために行デコーダに適用される。これは、読取りと書込みの両方に当てはまる。2つの片側メモリがアドレスプリデコーダと、行デコーダのセットとを共有するようにシステムを設計すると、各メモリがそれ自体のアドレスプリデコーダと行デコーダとを所有するシステムと比較して、トランジスタの数を減らすことによって、半導体ダイ上の物理的空間を節約する可能性がある。しかしながら、メモリ間でアドレスプリデコーダおよび行デコーダを共有することには、欠点がある場合がある。
【0005】
いくつかのシステムで見つけられる1つの欠点は、行デコーダが各々、フローティングノードを通じてトランジスタスタックに結合される可能性があることである。トランジスタスタックは、プリデコードされた信号を受け取るプルダウンスタックを含む場合がある。行デコーダがワード線をラッチする能力を有すると仮定すると、回路の安定性は、行デコーダラッチ対トランジスタスタックの相対強度に左右される。具体的には、行デコーダラッチが、トランジスタスタックよりも弱い場合、いくつかの事例では、行デコーダの一方または両方を望ましくなく放電させる。
【発明の概要】
【発明が解決しようとする課題】
【0006】
したがって、当技術分野では、複数の片側メモリ間で、アドレスプリデコードおよび行デコードを共有することに由来する空間節約の利点を維持しながらより安定性のあるRAM行デコーダの必要がある。
【課題を解決するための手段】
【0007】
様々な実装形態が、セットリセット(SR)ラッチを使用してワード線を駆動するためのシステムおよび方法を提供する。一実装形態は、プリデコード回路を共有する第1のメモリコアと、第2のメモリコアとを有する、より大きいメモリデバイスにおける行デコーダを含む。各行デコーダは、SRラッチのために交差結合されるNORゲートを含んでもよい。実装形態のさらなる改良は、交差結合されるNORゲートではなく、SRラッチのためにトランジスタのよりコンパクトな配置を使用することを含む。
【0008】
一実装形態によれば、メモリデバイスが、メモリビットセルの第1のコアと、メモリビットセルの第2のコアと、第1のコアおよび第2のコアによって共有されるプリデコード回路と、プリデコード回路、第1のコア、および第2のコアに結合される行デコーダとを含み、行デコーダは、第1のコアの第1のワード線に結合される第1のセットリセット(SR)ラッチと、第2のコアの第2のワード線に結合される第2のSRラッチとを含む。
【0009】
一実施形態によれば、タイムシェアリングメモリアーキテクチャで行われる方法が、第1のセット信号を使用することによって第1のセットリセット(SR)ラッチをセットすることを含む、メモリビットセルの第1のコアにおける第1のワード線を駆動するステップと、第1のワード線の電圧を第1のSRラッチにおける第1のトランジスタに印加することを含む、第1のワード線の電圧をオン状態に保持するステップと、第2のセット信号を使用することによって第2のSRラッチをセットすることを含む、メモリビットセルの第2のコアにおいて第2のワード線を駆動するステップと、第2のワード線の電圧を第2のSRラッチにおける第2のトランジスタに印加することを含む、第2のワード線の電圧をオン状態に保持するステップと、第1のワード線の駆動に続いて、第1のSRラッチの第1のリセット信号を変えることによって第1のワード線をオフにするステップとを含む。
【0010】
一実施形態によれば、システムオンチップ(SOC)が、メモリビットセルの第1のコアおよびメモリビットセルの第2のコアを有するタイムシェアリングメモリデバイスと、アドレスビットをプリデコードされた信号に変換するための手段と、プリデコードされた信号を受け取るための、およびプリデコードされた信号に従ってタイムシェアリングメモリデバイス内のデータにアクセスするための手段とを含み、受け取る手段は、行デコーダのアレイを含み、アレイ内の各行デコーダは、第1のコアに結合される第1のセットリセット(SR)ラッチと、第2のコアに結合される第2のSRラッチとを有する。
【0011】
一実装形態によれば、システムオンチップ(SOC)が、メモリビットセルの第1のコアと、メモリビットセルの第2のコアと、第1のコアおよび第2のコアによって共有される複数の行デコーダとを含み、複数の行デコーダの行デコーダは、第1のコアの第1のワード線に結合される第1のセットリセット(SR)ラッチと、第2のコアの第2のワード線に結合される第2のSRラッチとを含む。
【図面の簡単な説明】
【0012】
【図1】一実装形態による、2つのメモリコアがある例示的なメモリデバイスを示す簡略図である。
【図5】一実装形態により適合された、例示的なアドレスプリデコーダの図である。
【図7】一実施形態による、複数の行デコーダを有する、例示的なスケールアップされたメモリデバイスで使用する例示的なタイミング図である。
【図8B】一実施形態による、タイミング図である。
【図10】一実装形態による、複数のワード線を駆動する方法の図である。
【発明を実施するための形態】
【0013】
本明細書で提供する様々な実装形態は、メモリコアがプリデコード回路を共有するメモリデバイスにおいてワード線を駆動するためのシステムおよび方法を含む。一例では、メモリデバイスが、メモリビットセルの第1のコアと、メモリビットセルの第2のコアとを含む。第1のコアおよび第2のコアは、プリデコード回路を共有する。メモリデバイスはまた、プリデコード回路に、ならびに第1のコアおよび第2のコアに結合される行デコーダのセットまたはアレイを含む。行デコーダの1つを見ると、その行デコーダは、第1のコアの第1のワード線に結合される第1のセットリセット(SR)ラッチ、ならびに第2のコアのワード線に結合される第2のSRラッチを含む場合がある。
【0014】
SRラッチは、ワード線が望ましい限りオン状態に保持されることを可能にしてもよい。たとえば、第1のコアのワード線が、第1のコアにおける読取りまたは書込み動作の後、および第2のコアにおける読取りまたは書込み動作の間にオン状態に保持されて、したがって第1のコアおよび第2のコアがプリデコード回路を共有する間、同じクロックサイクルで動作することを可能にしてもよい。
【0015】
この例を続けると、いくつかの実装形態では、SRラッチは、図8Aのように、交差結合されるNORゲートを含んでもよい。1つのSRラッチを見ると、NORゲートの第1のNORゲートは、リセット信号用の入力を有してもよく、NORゲートの第2のNORゲートは、反転したセット信号用の入力を有してもよい。この例では、リセット信号は、ラッチが対応するワード線をオフ位置に保持するようにしてもよいが、セット信号は、ラッチが対応するワード線をオン位置に保持するようにしてもよい。交差結合されるNORゲートの1つのセットは、16個のトランジスタを使用して実装されてもよい。SRラッチのための16個のトランジスタは、いくつかの実装形態では適切である場合があるが、他の実装形態は、各SRラッチにより少ない数のトランジスタを使用することによって十分に供給される場合がある。
【0016】
したがって、別の実装形態は、各SRラッチがわずか8個のトランジスタで実装されることを含むが、実装形態の範囲は、任意の特定の数のトランジスタに限定されない。一例を図2に示し、図2ではリセット入力が、第1のインバータ215を通じて第1のワード線に結合され、リセット信号にゲート結合されているSRラッチのプルアップトランジスタ210を含む場合がある。したがって、リセット信号がアクティブローである場合、およびプルアップトランジスタが正チャネル金属酸化物半導体(PMOS)デバイスである場合、ワード線上のインバータの出力がローであるようにインバータの入力を保持し、それによってワード線をオフ状態に保持するために、ローリセット信号が使用されてもよい。メモリコアが読取りまたは書込み動作のために選択されるとき、適切なワード線がアドレス入力に基づいてアサートできるように、リセット信号は、論理レベルハイにシフトされる。
【0017】
この例を続けると、SRラッチはまた、セット信号に結合されるプルダウントランジスタ(たとえば、図2の213)を含む場合がある。セット信号がアクティブハイである場合、およびプルダウントランジスタが負チャネル金属酸化物半導体である場合(NMOS)、セット信号は、インバータへの入力をプルダウンするために使用され、それによってワード線にオン状態を実現させてもよい。一例では、セット信号は、クロックサイクルと比較して短い時間の間、ハイであるようにパルス状にされる。プリデコードされた信号およびリセット信号の初期条件を含むこの例について、図2に関して以下でより詳細に説明する。
【0018】
さらに、例示的な実装形態は、ワード線にゲート結合される別のトランジスタ211を含んでもよい。ワード線がアサートされるとき、それはトランジスタをオンにし、インバータへの入力をプルダウンし、それによってワード線をオン状態に保持する。ワード線は、アクティブローリセット信号をアサートすることによって、オフ状態に戻されてもよい。
【0019】
当然、上記の例は、単に1つのSRラッチを説明している。様々な実装形態は、各メモリコアにおいて各ワード線にSRラッチを含む。たとえば、一例は、各々512のワード線を有する2つのメモリコアを含む場合があり、各行デコーダが、一方のコアに対してそれのワード線を駆動するための512のSRラッチ、および別のコアに対してそれのワード線を駆動するための別の512のSRラッチを有する。これらの数は例にすぎず、実装形態の範囲は、任意のワード線の適切な数に合わせて調整されてもよい。
【0020】
様々な実装形態はまた、方法を含む場合がある。例示的な方法は、第1のSRラッチをセットすることを含む、メモリビットセルの第1のコアにおける第1のワード線を駆動するステップを含む。この方法はまた、第1のワード線の電圧を第1のSRラッチ内のトランジスタに印加することを含む、第1のワード線の電圧をオン状態に保持するステップを含んでもよい。この方法は、第2のSRラッチをセットすることなどによって、メモリビットセルの第2のコアにおける第2のワード線を駆動するステップをさらに含んでもよい。ワード線の駆動に続いて、この方法は、第1のSRラッチでの第1のリセット信号を変えることによって、第1のワード線をオフにするステップをさらに含んでもよい。さらなるアクションは、第2のSRラッチの第2のリセット信号を変えることによって、第2のワード線をオフにするステップを含んでもよい。
【0021】
様々な実装形態は、他のシステムに勝る利点を含む可能性がある。1つの利点は、NMOSトランジスタのスタックとラッチとの間でフローティングノードを使用する以前の実装形態と比較してさらなる安定性を含む。たとえば、様々な実装形態は、電荷共有を回避するために相補型プルアップおよびプルダウン部分を有する。相補型プルアップおよびプルダウンは、ワード線の偶発的な選択を回避する可能性がある。さらに、ラッチの状態を維持するために、ワード線の電圧がハイであるときワード線の電圧を使用すると、偶発的にオフになることを回避することによって、ワード線の安定性にさらに寄与する可能性がある。
【0022】
さらに、様々な実装形態はまた、わずか8個のトランジスタを使用するSRラッチを実装することによって、トランジスタの数を削減する。トランジスタの数を削減すると、シリコン面積の総量が削減され、それによってより大きいサイズの行デコーダに勝るコストおよびサイズの利点を得る可能性がある。トランジスタの数を削減すると、漏れ電力および動的電力も削減され、それによってより大きいサイズの行デコーダに勝る電力節約の利点を得る可能性がある。
【0023】
また別の利点は、デフォルトでは0であるリセット信号を使用することを含む場合がある。そのようなリセット信号は、リセット信号が1(より高い電圧)である時間よりも多くの時間の間リセット信号を0(より低い電圧)にすることによって、漏れからの電力損失を防ぐ可能性がある。
【0024】
図1は、一実装形態による、例示的なメモリデバイス100を示す簡略図である。メモリデバイス100は、2つのメモリコア101、102を含む。メモリコア101、102は、行(ワード)および列(ビット)に配置された多数のメモリビットを含む。任意の適切なサイズのメモリコアが、本明細書で説明する原理に従って適合される可能性があるので、実装形態の範囲は、メモリコア101、102のいずれのサイズにも限定されない。
【0025】
メモリデバイス100はまた、グローバル入力出力(GIO)121、122を含む。グローバル入力出力121、122は、読取り動作と書込み動作の両方に対して、メモリデバイス100に入るおよびメモリデバイス100から出るデータパスを与える。この例では、メモリコア101、102の各々は、32の入力データパスおよび32の出力データパスとともに示しているが、実装形態の範囲は、適宜に調整されたデータパスの数を含んでもよい。
【0026】
グローバルブロックコントローラ(GBC)120は、制御命令およびアドレスを受け取り、それらのアドレスをプリデコードし、読取りと書込みの両方のアクセスのために、メモリコア101、102内の特定のワード線にアクセスするために行デコーダのアレイ110を制御する。図示の例では、addr_m0およびaddr_m1はどちらも、それらが適用される特定のコア(m0またはm1)によってインデックスされたアドレス信号である。実装形態の範囲は、任意の数のアドレスビットを含んでもよいが、この例では、アドレス信号の各々が12ビットである。信号clkは、メモリデバイス100の主クロックである。信号cs_n_m0およびcs_n_m1は、コア選択信号として働き、それぞれのコア101、102が読み取られるか、または書き込まれるか、またはまったく作用されないかを決定する。
【0027】
行デコーダのセット110は、GBC120から出力されるプリデコードされた信号(図示せず)によって選択される、多数の個々の行デコーダを含む。様々な実装形態は、以下でより詳細に説明するように、安定性の向上のためにSRラッチを含む行デコーダを含む。本明細書の例では、メモリデバイス100は、コア101、102がクロック信号clkの同じサイクルの間に読み取られる、または書き込まれる、タイムシェアリングメモリアーキテクチャを含む。図7に関して以下でより詳細に説明するように、行デコーダのセット110は、多数の選択可能な行デコーダを含み、これらの行デコーダでは、第1のインデックスを有するワード線がコア101内で選択されてもよく、第2の(同じまたは異なる)インデックスを有するワード線がコア102内で選択されてもよい。
【0028】
次に図2を参照すると、図2は、一実装形態による、個々の行デコーダ200の簡略図である。例示的な行デコーダ200は、図1のメモリデバイス100の行デコーダのセット110内に含まれてもよい。言い換えれば、行デコーダ200は、両方のコア101、102で多数のワード線から選択する行デコーダのセット110内に多くの行デコーダの1つとして実装されることがある行デコーダの一例である。
【0029】
行デコーダ200は、2つのSRラッチ220、221を含む。SRラッチ220、221は、NORゲート201に結合され、NORゲート201は、プリデコードされた信号ra、rb、rcの各々が0であるとき、デジタル1を出力する。プリデコードされた信号については、以下でより詳細に説明するが、プリデコードされた信号は、行デコーダ200を選択し、オンにするために使用され、ワード線wl_m0<0>とwl_m1<0>のいずれかまたは両方が読取りまたは書込み動作のためにオンにされる場合がある。この例のプリデコードされた信号は、アクティブローであり、したがって、3つのプリデコードされた信号ra、rb、rcすべてがデジタル0であるとき、行デコーダ200が選択される。
【0030】
以下の例は、コア101内の単一ワード線に対応する、SRラッチ220を見る。コア102内の単一のワード線に対応するSRラッチ221が、それ自体のセットおよびリセット信号を使用して、同様に構築され、同様に動作し、独立して選択可能であることは理解されたい。この例のSRラッチ220は、交差結合されるNORゲートで作られた、同様に作動するSRラッチの半分である8個のトランジスタを使用して実装される。SRラッチ220は、リセット信号(rst_n_m0)に応じてデジタル0出力をとり、セット信号(clkd_m0<0>)に応じてデジタル1出力をとり、そのセットリセット機能は、この例ではワード線wl_m0_<0>をオンおよびオフにするために使用される。
【0031】
すべての入力(プリデコードされた信号ra、rb、rc)が0である場合、NORゲート201は、デジタル1を出力する。他の場合、出力またはNORゲート201は、デジタル0である。すべての入力が0であるとき、NORゲート201にゲート結合されるトランジスタ217および218は、それらのゲートでデジタル1を受け取る。トランジスタ218は、負チャネル金属酸化物半導体(NMOS)デバイスであり、オンになる。トランジスタ217は、正チャネル金属酸化物半導体(PMOS)デバイスであり、オフになる。両方のトランジスタ217および218が、ソース結合されるか、またはインバータ215の入力にドレイン結合される。
【0032】
トランジスタ210は、この例ではプルアップトランジスタとして使用されるPMOSデバイスである。トランジスタ210は、アクティブローリセット信号であるリセット信号rst_n_m0にゲート結合される。したがって、リセット信号がローであるとき、トランジスタ210はオンにされ、パワーレール電圧をインバータ215の入力に印加する。インバータ215は、高電圧を受け取るとき、ワード線wl_m0<0>がオフになるようにする。オフは、それがメモリコア101の値の読取りまたは書込みではないとき、ワード線のデフォルト状態である。
【0033】
読取りまたは書込み動作は、リセット信号をハイにすることによって始まり、これがトランジスタ210をオフにし、低電圧またはデジタル0がインバータ215の入力に適用されてもよい。信号clkd_m0<0>は、セット信号として使用され、NMOSデバイス213をオンにし、PMOSデバイス216をオフにすることによってインバータ215の入力に低電圧を出現させるためにパルス状にされてもよい。さらに、リセット信号がハイであるとき、トランジスタ212をオンにし、トランジスタ212はプルダウントランジスタ213をグランドに結合する。ワード線がオンにされると、それの値はトランジスタ211および214のゲートに適用される。ワード線のデジタル1の値は、トランジスタ214をオフにし、トランジスタ211をオンにし、トランジスタ211はインバータ215の入力での低電圧を維持するためにプルダウントランジスタとして働く。ワード線は、リセット信号の値をデジタル0に変えることによってオフにされ、それによってトランジスタ210をオンにし、トランジスタ212をオフにしてもよい。
【0034】
SRラッチ220および221の観点から、読取りまたは書込み動作について、図3のタイミング図に関してより詳細に説明する。図3内では、信号遷移を例示するために時間T1～T13が与えられる。プリデコードされた信号ra、rb、rcは、ハイで始まり、次いで、NORゲート201にデジタル1を出力させることによって行デコーダ200を選択するために時間T1でローになる。リセット信号rst_n_m0およびrst_n_m1は両方ともローで始まり、メモリコア101に対応するリセット信号(rst_n_m0)は、時間T2で初めて高になり、トランジスタ210をオフにすることによってインバータ215の入力をパワーレールから外す。それに続いて、セット信号clkd_m0は、時間T3でパルス状にされ、これがトランジスタ213をオンにし、インバータ215の入力をグランドに結合し、時間T4にメモリコア101のワード線wl_m0<0>がオンになるようにする。トランジスタ211は、ワード線にゲート結合され、時間T6にセット信号clkd_m0<0>が除去された後でも、時間T10にリセット信号rst_n_m0が変更されるまで、ワード線をオン状態に保持する。
【0035】
clkの同じクロックサイクル内で、メモリコア102に対応するリセット信号rst_n_m1は、時間T5でハイになり、セット信号clkd_m1は、時間T7から時間T9までパルス状にされ、それによってメモリコア102のワード線wl_m1<0>が時間T8に高になるようにする。メモリコア102およびSRラッチ221に対応する、ワード線wl_m1<0>をオンにすることは、ワード線wl_m0<0>をオンにするために上記で行ったアクションと同様である。具体的には、SRラッチ221は、SRラッチ220と同じアーキテクチャを有し、210～218に対応する構成要素は、SRラッチ221と同様にオンまたはオフにされる。
【0036】
この時点で、両方のワード線wl_m0<0>およびwl_m1<0>がオンにされ、それによってビットセルがメモリコア101、102の両方の内部で読み取られるまたは書き込まれることを可能にする。クロックサイクルが終わる前に、両方のSRラッチ220および221は、ワード線wl_m0<0>およびwl_m1<0>がオフになるようにするためにリセットされる。SRラッチ220および221は、時間T10およびT12にリセット信号rst_n_m0およびrst_n_m1が値を1から0に変えるようにすることによってリセットされる。図2を見ると、リセット信号が0に戻るとき、これによりトランジスタ210はオンになり、トランジスタ212はオフになる。オフになる両方のワード線wl_m0<0>およびwl_m1<0>が、それぞれ時間T11およびT13でオフになる。
【0037】
図3の例は、両方のSRラッチ220、221が同じクロックサイクル内でセットおよびリセットされる簡略化された例であり、読取りまたは書込み動作がメモリコア101とメモリコア102の両方の対応するワード線インデックスで行われることを仮定する。しかしながら、様々な実装形態は、異なるようにインデックスされたワード線(および、したがって異なるようにインデックスされた行デコーダ)が、同じクロックサイクル内で選択されるように、メモリコア101、102が独立してアドレス指定されることを可能にする。これについて、図7に関して以下でさらに詳細に説明する。
【0038】
図4に移ると、図4は一実装形態による、例示的なGBC120の図である。この例のGBC120は、メモリコア101、102の各々に対してそれぞれアドレス信号addr_m0およびaddr_m1を受け取る。この例では、アドレス信号は、両方とも9ビットを含んで示されているが、実装形態の範囲は、所与のメモリコアに対するビットセルおよびワード線の数に従って、アドレス指定方式を実現するために任意の適切な数のアドレスビットを含んでもよい。
【0039】
メモリコア101、102の各々は、個々に選択可能であり、マルチプレクサ401によって多重化される。多重化されている所与のアドレス信号については、それはアドレスプリデコーダ402によって受け取られ、アドレスプリデコーダ402はアドレス信号を、それぞれのメモリコアの特定のワード線に対応する特定のSRラッチをオンにするために使用される、プリデコードされた信号のセットに変換する。言い換えれば、プリデコードは、CPUまたはGPUによって使用されるアドレス領域から、メモリコアの識別可能なワード線にアドレス信号を変換する。たとえば、ra、rb、rcは、図2のNORゲート201など、多数の異なるNORゲートに拡散される。この例の信号ra、rb、rcの各々は、<0:3>としてインデックスされた4つの並列ビットを含む。上記で説明したように、所与のNORゲートへの入力の3つがローであるとき、それは対応する行デコーダをオンにする。セット信号clkd_m0およびclkd_m1の各々が、<0:7>としてインデックスされた8つの並列ビットを含む。
【0040】
アドレスプリデコーダ402はまた、セット信号clkd_m0およびclkd_m1を生成する。例示的な使用事例では、メモリコア101に対するアドレス信号(addr_m0)は、最初にプリデコーダ402をアドレス指定するためにマルチプレクサ401によって送られる。アドレスプリデコーダ402は次いで、メモリコア101で特定のワード線をオンにするために、ra、rb、rc信号およびセット信号clkd_m0を生成する。それに続いて、メモリコア102に対するアドレス信号(addr_m1)は、プリデコーダ402をアドレス指定するためにマルチプレクサ401によって送られ、プリデコーダ402は、メモリコア102で特定のワード線をオンにするために、新しいra、rb、rc信号およびセット信号clkd_m1を生成する。このプロセスは、読取りまたは書込み動作があるたびに、場合によっては各クロックサイクルでも繰り返されることがある。
【0041】
図4には示していないが、GBC120はまた、コア101、102の読取りおよび書込み動作を制御するために任意の適切な信号を生成するための論理および回路を含んでもよい。たとえば、GBC120はまた、本明細書で説明する様々なリセット信号を生成するための論理および回路を含んでもよい。
【0042】
図5は、一実装形態による、例示的なアドレスプリデコーダ402の図である。この例では、アドレスプリデコーダ402は、4つの個々のプリデコーダ501～504を含む。所与のアドレスが、9ビットのアドレス信号から、4つのraビット、4つのrbビット、4つのrcビット、および8つのセット(clkd)ビットに変換される。しかしながら、実装形態の範囲は、任意の特定の数のプリデコードビットまたはアドレスビットに限定されない。一実装形態では、プリデコーダ501～504は、ソフトウェア論理で期待されるよりも速い動作を提供するためにハードウェア論理を含む。
【0043】
図6は、一実装形態による、行デコーダの例示的なセット600の図である。まず行デコーダ610を見ると、行デコーダ610は、8個のトランジスタを使用して各々構成された2つのSRラッチを含むことによって、図2に関して上記で説明したアーキテクチャに従っている。行デコーダ620は、行デコーダ610と実質的に同様であるが、トランジスタ601、602を省き、代わりに共通のグランドcm_rst_m0およびcm_rst_m1に結合されている。トランジスタ601、602の省略は、そうではなくそれらのトランジスタを含む実装形態と比較して空間節約を可能にする。
【0044】
行デコーダ630は、インデックス{2:7}を有する6つの異なる行デコーダの複合であるが、行デコーダ610はインデックス0を含み、行デコーダ620はインデックス1を含む。6つの異なる行デコーダは、説明しやすいように、行デコーダ630によって表され、引き延ばされるとき、後続のインデックスを有する各後続の行デコーダが、8つの全行デコーダを有するために垂直方向に移動して配置されることは理解されたい。この例では、8つの全行デコーダ610～630が、同じra、rb、rc空間を共有し、ra、rb、rcのそのセットがすべて0であるとき、それらが共通のNORゲート603によって各々オンにされるようにする。8つの全行デコーダのそのグループ内で、個々のワード線が、メモリコア101(m0)またはメモリコア102(m1)のいずれかにインデックスされたそれぞれのセット信号clkdおよびサブインデックス<i>によってオンおよびオフにされてもよく、ここで<i>は範囲{0:7}の値を有する。
【0045】
図6の例を続けると、図6は、図1の行デコーダセット110などの、行デコーダセットの一部分のみを示す。所与の行デコーダセットは、ワード線と同数の行デコーダを有してもよい。それゆえたとえば、行デコーダセットが512のワード線をサポートする場合、それは、一実装形態によれば、512の個々の行デコーダを含む。さらなる行デコーダ(図示せず)は、異なるra、rb、rc空間を使用して特定されてもよい。たとえば、図6のra、rb、rc空間は、ra<0>、rb<0>、rc<0>に対応し、次のra、rb、rcはra<0>、rb<0>、rc<1>に対応し、ra<3>、rb<3>、rc<3>まで続いてもよい。言い換えれば、ra、rb、rc信号のビットの置換があるとき、同数のra、rb、rc空間があってもよい。個々のワード線は、図4～図5に関して上記で説明したプリデコードされた信号を使用してアクセスされてもよい。
【0046】
図7は、一実装形態による、図6の行デコーダのセット600を使用するための例示的なタイミング図である。図7のアクションは、一般に図1に示すメモリデバイス100に適合されることが可能である。図7の例では、第1および第2のメモリコアに対して、異なるインデックスを有する、2つの異なるワード線をオンにするために、2つの異なる行デコーダが使用される。図7は、信号遷移を示すために、時間T1～T16にラベルをつけている。
【0047】
図7のアクションは、メモリコア101などの、第1のメモリコアm0でワード線wl_m0<0>にアクセスすることから始める。ワード線wl_m0<0>は、行デコーダ610に結合されて、図6に示されている。第1のメモリコアに対応するリセット信号(rst_n_m0)は、時間T1にデジタル0からデジタル1に変更され、行デコーダ610および第1のメモリコアに対応するセット信号(clkd_m0<0>)は、時間T2から時間T4までパルス状にされる。この時間の間、信号ra<0>、rb<0>、rc<0>はすべて0であり、これらの信号は、セット信号パルスに続く時間T5において、すべて1にセットされ、リセット信号が時間T11に0に変更された後の時間T13に至る。
【0048】
セット信号をパルス状にすることにより、ワード線wl_m0<0>が時間T3にオンになり、それは、図2に関して上記でより詳細に説明したように、プルダウントランジスタにゲート結合されることによってオン状態で保持される。同じクロックサイクルで、メモリコア102などの第2のメモリコアのワード線もまた、オンにされる。第2のメモリコアのワード線(wl_m1<511>)は、ra、rb、rcに対する異なるビット、および適切なインデックスを有するセット信号を使用して特定される。図2のメモリコアのワード線は、図6には示していないが、メモリ構造はスケール調整されてもよいことは理解されたい。具体的には、この例では、ワード線は、時間T6およびT8に、プリデコードされた信号ra<3>、rb<3>、rc<3>およびclkd_m1<7>を使用して特定される。第1のワード線のアクションと同様に、適切なリセット信号(rst_n_m1)は、時間T7においてデジタル0からデジタル1に変更され、適切なセット信号(clkd_m1<7>)は、次いで時間T8から時間T10までパルス状にされ、ワード線wl_m1<511>が時間T9にオンになるようにする。この時間の間、第1のメモリコアのワード線は、時間T12までオンのままである。第2のメモリコアのワード線は、時間T16までオンのままである。第1のメモリコアおよび第2のメモリコアにおけるこれらの読取り/書込みアクションに続いて、リセット信号の両方が、次いで時間T11および時間T14において(それぞれ)デジタル1からデジタル0に変更され、ワード線の両方をオフにする。第1のコアおよび第2のコアに対するプリデコードされた信号ra、rb、rcは、それぞれ時間T13およびT15に遷移する。
【0049】
図1に関して上記で説明したように、所与の行デコーダが、8個の異なるトランジスタを使用して各々構成された2つの異なるSRラッチを含む。しかしながら、実装形態の範囲は、図8によって示される任意の特定の数または配置のトランジスタに限定されない。
【0050】
図8Aは、一実装形態により適合された、例示的な行デコーダ800の図である。行デコーダ800は、交差結合されるNORゲート801、802のセットを有するSRラッチを使用して構成される。交差結合されるNORゲート801を見ると、第1のNORゲート820がリセット信号(rst_m0)を受け取り、第2のNORゲート821が、セット信号から導出される信号(clkd_m0<0>)を受け取る。具体的には、リセット信号は、NANDゲート805によって受け取られ、NANDゲート805への他の入力は、NORゲート803の出力である。NORゲート803は、上記で説明した、図6のNORゲート603と同様に動作する。NANDゲート805の出力は、インバータ810の入力に適用され、インバータ810の出力は、NORゲート821の入力として適用される。
【0051】
次に交差結合されるNORゲート802を見ると、それは交差結合されるNORゲート801と同様である。第1のNORゲート822がリセット信号(rst_m1)を受け取り、第2のNORゲート823が、セット信号から導出される信号(clkd_m1<0>)を受け取る。この例では、リセット信号は、NANDゲート806によって受け取られ、NANDゲート806への他の入力は、NORゲート803の出力である。NANDゲート806の出力は、インバータ812の入力に適用され、インバータ812の出力は、NORゲート823の入力として適用される。
【0052】
図8Bは、タイミング図830を含み、図8Aの例示的な実装形態が単一クロックサイクルで両方のワード線wl_m0<0>およびwl_m1<0>を選択するためにどのように動作するかを示す。当然、行デコーダ800は、2つの異なるメモリコアにアクセスするために行デコーダのセット内で複製される多くの行デコーダのうちの1つであってもよいことは理解されたい。たとえば、行デコーダ800は、図6および図7に関して上記で説明したように複製されてもよい。この例では、同じインデックスを有するワード線は、タイミング図830において選択され、行デコーダ800が複製される一例では、異なるインデックスを有するワード線が、図7の例のように、同じクロックサイクル内で選択されてもよい。
【0053】
プリデコードされた信号ra<0>、rb<0>、rc<0>は、時間T1の後すべてローであり、これにより行デコーダ800が選択される。さらに、ワード線の各々は、クロックサイクルの初めにオフ状態で始まり、クロックサイクルは、インバータ825、826の各々への入力がハイであることによって引き起こされる。リセット信号は、クロックサイクルの終わりに向かってワード線をリセットする時間まで、ローのままである。
【0054】
セット信号(clkd_m0<0>)が時間T2からT4までパルス状にされるとき、これによりワード線wl_m0<0>は、インバータ825への入力がローであるので、時間T3にオンになる。ワード線wl_m0<0>のオン状態は、交差結合されるNORゲート801を有するSRラッチによって時間T9まで維持される。ワード線wl_m0<0>がオンである時間T3から時間T9までの区間の間、他のセット信号clkd_m1<0>は、時間T5から時間T7までパルス状にされ、これによりワード線wl_m1<0>は、インバータ826の入力にロー信号を与えることによって時間T6にオンになる。時間T6から時間T9まで、ワード線wl_m0<0>とワード線wl_m1<0>の両方が、オン状態である。
【0055】
クロックサイクルの終わりに向かって、rst_m0が時間T8から時間T10までパルス状にされ、それによってワード線wl_m0<0>が時間T9にオフ状態に戻るようにする。リセット信号rst_m1は、次いで時間T11から時間T13までパルス状にされ、ワード線wl_m1<0>が時間T12に同様にオフ状態に戻るようにする。
【0056】
様々な実装形態は、他のシステムに勝る1つまたは複数の利点を含む可能性がある。たとえば、図2および図8Aに示す行デコーダは、ワード線がオフ状態またはオン状態であるとき、安定している。図2の実装形態を見ると、トランジスタの配置は、電荷を共有しない相補型プルアップおよびプルダウン部分を有し、それによって、1つのトランジスタがオフ状態の間に別のトランジスタに電力を供給しすぎることによって、ワード線が意図せずに選択される可能性があるという危険を回避する。また、図2に示す配置は、SRラッチを保持するために、ワード線がオンであるとき、ワード線で電圧を使用し、それによってワード線のオン状態の間に安定性を与える。
【0057】
さらに、図2および図8Aの両方の実装形態が安定しているが、図2の実装形態は、SRラッチ内のトランジスタの数を減らすことによって、図8Aの実装形態よりも効率的である可能性がある。減少した数のトランジスタは、より大きい数のトランジスタを使用する実装形態と比較されると、SRラッチによって占有されるシリコン面積の量を削減すること、ならびに漏れおよび動的電力を削減することの利点をもたらす可能性がある。
【0058】
本明細書で説明する様々な実装形態は、システムオンチップ(SOC)において使用するのに好適である。SOCの一例は、グラフィックス処理ユニット(GPU)、中央処理ユニット(CPU)、モデムユニット、カメラユニットなどを含む、複数の処理デバイスをそれの内部に有する半導体チップを含む。いくつかの例では、SOCは、チップパッケージ内に含まれ、プリント回路板に搭載され、スマートフォンまたはタブレットコンピュータなどのポータブルデバイス内に配設されてもよい。しかしながら、実装形態の範囲は、他の適用例が可能であるとき、タブレットコンピュータまたはスマートフォン内に実装されたチップに限定されない。
【0059】
図9は、一実装形態による、例示的なSOC900の図である。この例では、SOC900は、半導体ダイに実装され、複数のシステム構成要素910～990を含む。具体的には、この例では、SOC900は、4つのプロセッサコア、コア0～コア3を有するマルチコアの汎用プロセッサであるCPU910を含む。当然、実装形態の範囲は、他の実装形態がCPU910に2つのコア、8つのコア、または任意の他の適切な数のコアを含む可能性があるとき、任意の特定の数のコアに限定されない。SOC900は、第1のデジタル信号プロセッサ(DSP)940、第2のDSP950、モデム930、GPU920、ビデオサブシステム960、ワイヤレスローカルエリアネットワーク(WLAN)トランシーバ970、およびビデオフロントエンド(VFE)サブシステム980などの、他のシステム構成要素をさらに含む。
【0060】
SOC900はまた、RAMメモリユニット990を含む。この例では、RAMメモリユニット990は、図1に関して上記で説明したアーキテクチャに対応する1つまたは複数のメモリデバイスを含んでもよい。本明細書で説明する実装形態は、任意のRAMメモリユニットまたは読取り専用メモリ(ROM)メモリユニットにおいて使用するために適合されてもよい。たとえば、このSOCの例では、CPUコア0～3内のキャッシュRAM(図示せず)が、本明細書で説明する行デコーダを含むように適合されてもよい。さらに、例示的なSOCが、スタンドアロンのRAMメモリユニット990もしくはROM構成要素、および/またはGPU920、モデムユニット130、DSP140、150などの他の処理ユニット内のRAMもしくはROM構成要素を含んでもよい。それらのRAMまたはROMユニットもまた、本明細書で説明する行デコーダを使用するように適合されてもよい。
【0061】
上述のように、SOC900は、複数のコア0～3を有するCPU910を含んでもよく、それらのコアの1つまたは複数は、オペレーティングシステムカーネルの機能を提供するコンピュータ可読コードを実行してもよい。さらに、例示的なオペレーティングシステムカーネルは、様々なメモリユニット上で読取りおよび書込み動作を行う可能性があるメモリ管理ソフトウェアを含んでもよく、それらのメモリユニットは、本明細書で説明する行デコーダを含んでもよい。したがって、図1～図8Bおよび図10に関して上記で説明した原理は、SOC900に実装されてもよく、より具体的には、図1～図8Bおよび図10に示す回路および方法は、メモリ読取りおよび書込み機能を与えるためにSOC900または他のチップに実装されてもよい。
【0062】
1つまたは複数の行デコーダを動作させる例示的な方法1000の流れ図を、図10に示している。一例では、方法1000は、図1、図2、図4、および図6～図7に示す回路によって行われる。いくつかの例では、CPUまたはGPUの内部または外側のいずれかのメモリ管理ユニットが、GBC(たとえば、図1および図4のGBC120)を制御することによって、RAMメモリユニットまたはROMメモリユニット上で読取りまたは書込み動作を行うためのコンピュータ可読命令を実行する処理回路を含む。たとえば、CPUまたはGPUの論理は、GBCにデータの読取りまたは書込みのいずれかを行わせるために、アドレスおよび制御信号をGBCに送信してもよい。
【0063】
アクション1010において、方法は、メモリビットセルの第1のコアにおける第1のワード線を駆動するステップを含む。たとえば、メモリビットセルの第1のコアにおける第1のワード線は、図1のメモリコア101など、メモリビットセルの第1のコアに任意の適切なインデックス(たとえば、0、1、または他)を有するワード線を含んでもよい。アクション1010はまた、第1のSRラッチをセットすることを含む。ワード線wl_m0<0>がオンになるようにするために、セット信号clkd_m0<0>がパルス状にされる例を図3に示す。ワード線wl_m0<0>がオンになるようにするために、セット信号clkd_m0<0>がパルス状にされる別の例を図7に示す。
【0064】
アクション1020において、ワード線の電圧は、オン状態に保持される。たとえば、ワード線の電圧は、読取りまたは書込み動作の残りの間、オン状態に保持され、同じメモリデバイスのタイムシェアリングコアでの読取りまたは書込み動作に続いてもよい。アクション1020は、ワード線の電圧を第1のSRラッチ内のトランジスタに印加するステップを含んでもよい。トランジスタ211がワード線にゲート結合され、ワード線の高電圧でオンにされ、それによってインバータへの入力をプルダウンする例を図2に示す。
【0065】
アクション1030において、方法は、メモリビットセルの第2のコアにおいて第2のワード線を駆動するステップを含む。図1の例では、それは、ワード線が第1のワード線と同じまたは異なるインデックスを有することであってもよく、メモリコア102などの、他のメモリコアで行われてもよい。アクション1030は、第2のSRラッチをセットするステップをさらに含んでもよい。ワード線wl_m1<0>がオンになるようにするために、セット信号clkd_m1<0>がパルス状にされる例を図3に示す。ワード線wl_m1<511>がオンになるようにするために、セット信号clkd_m1<7>がパルス状にされる別の例を図7に示す。図2の例は、同じインデックスを有するワード線がオンにされることを示すが、図7の例は、異なるインデックスを有するワード線がオンにされることを示す。
【0066】
アクション1040において、第2のワード線は、第2のワード線の電圧を第2のSRラッチ内のトランジスタに印加することによってオン状態に保持されてもよい。アクション1040は、アクション1020と同様であるが、第2のワード線および第2のSRラッチにおいて行われる。
【0067】
アクション1050において、第1のワード線は、第1のSRラッチの第1のリセット信号を変えることによってオフにされる。図2の例では、リセット信号rst_m0は、PMOSトランジスタのゲートに与えられるアクティブロー信号である。この事例では、アクション1050は、リセット信号をハイからローに変え、それによってプルアップトランジスタ210をオンにすることを含んでもよい。当然、本例は、PMOSトランジスタおよびアクティブロー信号の使用を説明するが、他の実装形態がアクティブハイ信号およびNMOSトランジスタを使用する場合がある。
【0068】
アクション1060は、アクション1050と同様である。第2のワード線は、第2のSRラッチの第2のリセット信号を変えることによってオフにされる。図2の例では、PMOSプルダウントランジスタをオンにするために、アクティブローリセット信号が、ハイ値からロー値に変えられる。図7の例では、PMOSプルダウントランジスタをオンにするために、リセット信号rst_n_m1が、ハイ値からロー値に変えられる。
【0069】
アクション1050および1060を見ると、それらは一緒に、同じクロックサイクル内で駆動された2つの異なるメモリコアにおいて、2つの異なるワード線をオフにする。言い換えれば、2つの異なるワード線は、重なる期間内にオンにされ、次いでオフにされた(すなわち、第1のコアのワード線が最初にオンにされ、ワード線および第2のコアが2番目にオンにされるが、第1のコアのワード線は依然としてオンであり、第1のコアのワード線が最初にオフにされるが、第2のコアのワード線は依然としてオンにされている)。
【0070】
実装形態の範囲は、図10に示す特定のアクションに限定されない。むしろ、他の実装形態が、1つまたは複数のアクションを追加、省略、再配置、または変更してもよい。一例では、実装形態がクロックサイクルごとに、または少なくとも後続の非連続サイクルで、アクション1010～1060を繰り返してもよい。アクション1010～1060は、要求されたデータの読取りまたは書込みを行うために、適宜に多数回行われてもよい。ワード線が駆動されるとき、それによりデータのバイトをメモリから読み取ることができ、データのそのバイトは、CPU、GPU、または他の処理デバイスにわかっている論理ロケーションに対応するメモリデバイスの物理的ロケーションへ書き込まれるか、またはそこから読み取られる。読取りまたは書込み要求のサイズに合わせて使用される数のクロックサイクルでデータの複数のバイトを読み取るまたは書き込むために、複数のクロックサイクルが使用されてもよい。
【0071】
当業者には今や諒解されるように、また当面の具体的な適用例に応じて、本開示の趣旨および範囲から逸脱することなく、本開示のデバイスの材料、装置、構成、および使用方法において、かつそれらに対して、多くの修正、置換、および変形を行うことができる。このことに照らして、本明細書で図示および説明した特定の実施形態は、それらのいくつかの例のためにすぎないので、本開示の範囲はそのような特定の実装形態の範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的等価物の範囲と完全に同じであるべきである。
【符号の説明】
【0072】
100 メモリデバイス
101 メモリコア
102 メモリコア
110 行デコーダ
120 グローバルブロックコントローラ(GBC)
121 グローバル入力出力(GIO)
122 GIO
130 モデムユニット
140 デジタル信号プロセッサ(DSP)
150 DSP
200 行デコーダ
201 NORゲート
210 プルアップトランジスタ
211 トランジスタ
212 トランジスタ
213 プルダウントランジスタ
214 トランジスタ
215 インバータ
216 PMOSデバイス
217 トランジスタ
218 トランジスタ
220 セットリセットラッチ(SRラッチ)
221 SRラッチ
401 マルチプレクサ
402 アドレスプリデコーダ
501 プリデコーダ
502 プリデコーダ
503 プリデコーダ
504 プリデコーダ
600 行デコーダのセット
601 トランジスタ
602 トランジスタ
603 NORゲート
610 行デコーダ
620 行デコーダ
630 行デコーダ
800 行デコーダ
801 NORゲート
802 NORゲート
803 NORゲート
805 NANDゲート
806 NANDゲート
812 インバータ
820 NORゲート
821 NORゲート
822 NORゲート
823 NORゲート
825 インバータ
826 インバータ
900 システムオンチップ(SOC)
910 中央処理ユニット(CPU)
920 グラフィックス処理ユニット(GPU)
930 モデム
940 DSP
950 DSP
960 ビデオサブシステム
970 ワイヤレスローカルエリアネットワーク(WLAN)トランシーバ
980 ビデオフロントエンド(VFE)サブシステム
990 RAMメモリユニット
101 メモリコア
102 メモリコア
110 行デコーダ
120 グローバルブロックコントローラ(GBC)
121 グローバル入力出力(GIO)
122 GIO
130 モデムユニット
140 デジタル信号プロセッサ(DSP)
150 DSP
200 行デコーダ
201 NORゲート
210 プルアップトランジスタ
211 トランジスタ
212 トランジスタ
213 プルダウントランジスタ
214 トランジスタ
215 インバータ
216 PMOSデバイス
217 トランジスタ
218 トランジスタ
220 セットリセットラッチ(SRラッチ)
221 SRラッチ
401 マルチプレクサ
402 アドレスプリデコーダ
501 プリデコーダ
502 プリデコーダ
503 プリデコーダ
504 プリデコーダ
600 行デコーダのセット
601 トランジスタ
602 トランジスタ
603 NORゲート
610 行デコーダ
620 行デコーダ
630 行デコーダ
800 行デコーダ
801 NORゲート
802 NORゲート
803 NORゲート
805 NANDゲート
806 NANDゲート
812 インバータ
820 NORゲート
821 NORゲート
822 NORゲート
823 NORゲート
825 インバータ
826 インバータ
900 システムオンチップ(SOC)
910 中央処理ユニット(CPU)
920 グラフィックス処理ユニット(GPU)
930 モデム
940 DSP
950 DSP
960 ビデオサブシステム
970 ワイヤレスローカルエリアネットワーク(WLAN)トランシーバ
980 ビデオフロントエンド(VFE)サブシステム
990 RAMメモリユニット
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【手続補正書】
【提出日】2023-04-27
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリデバイスであって、メモリビットセルの第1のコアと、
メモリビットセルの第2のコアと、
前記第1のコアおよび前記第2のコアによって共有されるプリデコード回路と、
前記プリデコード回路、前記第1のコア、および前記第2のコアに結合される行デコーダであって、第1のインバータを介して前記第1のコアの第1のワード線に結合される第1のセットリセット(SR)ラッチおよび第2のインバータを介して前記第2のコアの第2のワード線に結合される第2のSRラッチを含む、行デコーダと
を備え、
前記第1のSRラッチが、
前記第1のワード線にゲート結合され、かつVDDと前記第1のインバータの入力との間に配設された、第1のトランジスタと、
前記第1のワード線にゲート結合され、かつグランドと前記第1のインバータの前記入力との間に配設された、第2のトランジスタと
を含む、メモリデバイス。
【請求項2】
前記第2のトランジスタが、前記第1のインバータの前記入力にドレイン結合される、請求項1に記載のメモリデバイス。
【請求項3】
前記第2のSRラッチの第3のトランジスタが、前記第2のワード線にゲート結合され、かつ前記第2のインバータの入力にドレイン結合される、請求項2に記載のメモリデバイス。
【請求項4】
前記第2のトランジスタが、負チャネル金属酸化物半導体(NMOS)デバイスを含む、請求項1に記載のメモリデバイス。
【請求項5】
前記第1のSRラッチが、前記第1のインバータを通じて前記第1のワード線に結合される第1のプルアップトランジスタを備え、前記第1のプルアップトランジスタが、第1のリセット信号にゲート結合される、請求項1に記載のメモリデバイス。
【請求項6】
前記第1のプルアップトランジスタが、正チャネル金属酸化物半導体(PMOS)デバイスを含む、請求項5に記載のメモリデバイス。
【請求項7】
前記第1のSRラッチが、第1のセット信号にゲート結合される第1のプルダウントランジスタを含む、請求項1に記載のメモリデバイス。
【請求項8】
前記第1のプルダウントランジスタが、負チャネル金属酸化物半導体(NMOS)デバイスを含む、請求項7に記載のメモリデバイス。
【請求項9】
前記第1のトランジスタが、正チャネル金属酸化物半導体(PMOS)デバイスを含む、請求項1に記載のメモリデバイス。
【請求項10】
前記第1のSRラッチが、NORゲートの出力に結合され、さらに前記第1のインバータを通じて前記第1のワード線に結合される、第1の正チャネル金属酸化物半導体(PMOS)トランジスタゲートを含む、請求項1に記載のメモリデバイス。
【請求項11】
前記第1のSRラッチが、NORゲートの出力に結合され、さらに前記第1のインバータを通じて前記第1のワード線に結合され、さらに前記第2のトランジスタにドレイン結合される、第1の負チャネル金属酸化物半導体(NMOS)トランジスタゲートを含む、請求項1に記載のメモリデバイス。
【請求項12】
前記第1のSRラッチが、第1のセット信号に結合され、さらに前記第1のインバータを通じて前記第1のワード線に結合され、かつ前記第1のトランジスタにソース結合される、第1の正チャネル金属酸化物半導体(PMOS)トランジスタゲートを含む、請求項1に記載のメモリデバイス。
【請求項13】
前記第1のSRラッチが、第1のリセット信号に結合され、さらにグランドに結合され、かつ前記第2のトランジスタにドレイン結合される、第1の負チャネル金属酸化物半導体(NMOS)トランジスタゲートを含む、請求項1に記載のメモリデバイス。
【請求項14】
前記第1のSRラッチが、第1の複数の交差結合されるNORゲートを含む、請求項1に記載のメモリデバイス。
【請求項15】
タイムシェアリングメモリアーキテクチャで行われる方法であって、第1のセット信号を使用することによって第1のセットリセット(SR)ラッチをセットするステップを含む、メモリビットセルの第1のコアにおける第1のワード線を駆動するステップと、
前記第1のワード線の電圧を前記第1のSRラッチにおける第1のトランジスタのゲートに印加するステップを含む、前記第1のワード線の前記電圧をオン状態に保持するステップであって、前記第1のトランジスタが第1のインバータの入力にドレイン結合され、前記第1のSRラッチが前記第1のインバータを通じて前記第1のワード線に結合される、ステップと、
第2のセット信号を使用することによって第2のSRラッチをセットするステップを含む、メモリビットセルの第2のコアにおける第2のワード線を駆動するステップと、
前記第2のワード線の電圧を前記第2のSRラッチにおける第2のトランジスタのゲートに印加するステップを含む、前記第2のワード線の前記電圧をオン状態に保持するステップであって、前記第2のトランジスタが第2のインバータの入力にドレイン結合され、前記第2のSRラッチが前記第2のインバータを通じて前記第2のワード線に結合される、ステップと、
前記第1のワード線の駆動に続いて、前記第1のSRラッチの第1のリセット信号を変えることによって前記第1のワード線をオフにするステップと
を含む、方法。
【請求項16】
前記第2のワード線の駆動に続いて、前記第2のSRラッチの第2のリセット信号を変えることによって前記第2のワード線をオフにするステップをさらに含む、請求項15に記載の方法。
【請求項17】
前記第1のワード線が前記オン状態に達するのに続いて前記第1のセット信号を除去するステップをさらに含む、請求項15に記載の方法。
【請求項18】
前記第2のワード線が前記オン状態に達するのに続いて前記第2のセット信号を除去するステップをさらに含む、請求項15に記載の方法。
【請求項19】
前記第1のリセット信号がアクティブロー信号を含む、請求項15に記載の方法。
【請求項20】
システムオンチップ(SOC)であって、メモリビットセルの第1のコアおよびメモリビットセルの第2のコアを有するタイムシェアリングメモリデバイスと、
アドレスビットをプリデコードされた信号に変換するための手段と、
前記プリデコードされた信号を受け取ること、および前記プリデコードされた信号に従って前記タイムシェアリングメモリデバイス内のデータにアクセスすることを行うための手段であって、前記受け取る手段が行デコーダのアレイを含み、前記アレイ中の各行デコーダが前記第1のコアに結合される第1のセットリセット(SR)ラッチおよび前記第2のコアに結合される第2のSRラッチを有し、
前記アレイ中の第1の行デコーダが、ワード線に結合されるインバータを備え、それぞれの第1のSRラッチが、
前記ワード線にゲート結合され、VDDと前記インバータの入力との間に配設された、第1のトランジスタと、
前記ワード線にゲート結合され、グランドと前記インバータの入力との間に配設された、第2のトランジスタと
を含む、手段と
を備える、SOC。
【請求項21】
前記受け取る手段が複数のNORゲートを含み、前記複数のNORゲートの各NORゲートが、それぞれのSRラッチ入力に配設され、かつ前記変換手段に結合される、請求項20に記載のSOC。
【請求項22】
前記アレイ中の前記第1の行デコーダが、前記インバータの前記入力およびパワーレールに結合される第1のプルアップトランジスタと、前記第2のトランジスタとを備える、請求項20に記載のSOC。
【請求項23】
前記アレイ中の前記第1の行デコーダが、交差結合されるNORゲートの配置を備える、請求項20に記載のSOC。
【請求項24】
システムオンチップ(SOC)であって、メモリビットセルの第1のコアと、
メモリビットセルの第2のコアと、
前記第1のコアおよび前記第2のコアによって共有される複数の行デコーダであって、前記複数の行デコーダの第1の行デコーダが、第1のインバータを介して第1のコアの第1のワード線に結合される第1のセットリセット(SR)ラッチ、および第2のインバータを介して前記第2のコアの第2のワード線に結合される第2のSRラッチを含み、
前記第1のSRラッチが、
前記第1のワード線にゲート結合され、パワーレールと前記第1のインバータの入力との間に配設された、第1のトランジスタと、
前記第1のワード線にゲート結合され、グランドと前記第1のインバータの前記入力との間に配設された、第2のトランジスタと
を含む、
複数の行デコーダと
を備える、SOC。
【請求項25】
前記第1の行デコーダが、前記第1のインバータの入力および前記パワーレールに結合される第1のプルアップトランジスタを備え、
前記複数の行デコーダの第2の行デコーダが、前記第2のインバータの入力および前記パワーレールに結合される第2のプルアップトランジスタと、前記第2のワード線にゲート結合され、前記パワーレールと前記第2のインバータの入力との間に配設された、第3のトランジスタとを備える、
請求項24に記載のSOC。
【請求項26】
前記第2のトランジスタが、前記第1のインバータの前記入力をグランドに結合する負チャネル金属酸化物半導体(NMOS)デバイスを含む、請求項25に記載のSOC。
【請求項27】
前記第1のプルアップトランジスタが、第1のリセット信号にゲート結合される、請求項25に記載のSOC。
【請求項28】
前記第1のプルアップトランジスタが、正チャネル金属酸化物半導体(PMOS)デバイスを含む、請求項27に記載のSOC。
【国際調査報告】