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特表2023-543598ウェハレベルファンアウトパッケージ内の集積回路（ＩＣ）ダイ間の通信
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-10-17
(54)【発明の名称】ウェハレベルファンアウトパッケージ内の集積回路（ＩＣ）ダイ間の通信
(51)【国際特許分類】
H01L 21/822 20060101AFI20231010BHJP
H01L 23/12 20060101ALI20231010BHJP
H01L 25/04 20230101ALI20231010BHJP
H01L 23/00 20060101ALI20231010BHJP
【ＦＩ】
H01L27/04 D
H01L23/12 501P
H01L25/04 Z
H01L23/00 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023519579
(86)(22)【出願日】2021-07-07
(85)【翻訳文提出日】2023-03-28
(86)【国際出願番号】 US2021040696
(87)【国際公開番号】W WO2022072027
(87)【国際公開日】2022-04-07
(31)【優先権主張番号】17/037,363
(32)【優先日】2020-09-29
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】ポーン，チ・ファン
(72)【発明者】
【氏名】ララバ，アスマ
(72)【発明者】
【氏名】ウパディアヤ，パラグ
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038CD05
5F038DF04
5F038DF05
5F038EZ07
5F038EZ20
(57)【要約】
本明細書で説明する実施例は、概して、ウェハレベルファンアウトパッケージ内の集積回路（ＩＣ）ダイ間の通信に関する。一実施例では、電子デバイスは、ウェハレベルファンアウトパッケージを含む。ウェハレベルファンアウトパッケージは、第１の集積回路（ＩＣ）ダイと、第２のＩＣダイと、再分配構造とを含む。第１のＩＣダイは、トランスミッタ回路を含む。第２のＩＣダイは、レシーバ回路を含む。再分配構造は、トランスミッタ回路及びレシーバ回路に電気的に接続され、トランスミッタ回路とレシーバ回路との間にある物理チャネルを含む。トランスミッタ回路は、複数のシングルエンドデータ信号及び差動クロック信号を物理チャネルを通してレシーバ回路に送信するように構成される。レシーバ回路は、差動クロック信号に基づく第１のシングルエンドクロック信号を使用して、複数のシングルエンドデータ信号からデータをキャプチャするように構成される。
【特許請求の範囲】
【請求項1】
電子デバイスであって、ウェハレベルファンアウトパッケージであって、
トランスミッタ回路を備える第１の集積回路（ＩＣ）ダイと、
レシーバ回路を備える第２のＩＣダイと、
前記トランスミッタ回路及び前記レシーバ回路に電気的に接続され、前記トランスミッタ回路と前記レシーバ回路との間にある物理チャネルを備える再分配構造であって、前記トランスミッタ回路が、複数のシングルエンドデータ信号及び差動クロック信号を前記物理チャネルを通して前記レシーバ回路に送信するように構成されており、前記レシーバ回路が、前記差動クロック信号に基づく第１のシングルエンドクロック信号を使用して前記複数のシングルエンドデータ信号からデータをキャプチャするように構成されている、再分配構造と、を備える、ウェハレベルファンアウトパッケージ、を備える、電子デバイス。
【請求項2】
前記物理チャネルが、前記再分配構造内のチャネル金属線を含み、前記チャネル金属線が、前記再分配構造内でシールド金属線と交互に配設されている、請求項１に記載の電子デバイス。
【請求項3】
前記トランスミッタ回路が、第２のシングルエンドクロック信号に基づいて、前記差動クロック信号を生成するように構成されたシングルエンド－差動コンバータ回路と、
パラレルデータを受信し、前記第２のシングルエンドクロック信号であるか、又は前記第２のシングルエンドクロック信号に基づく第３のシングルエンドクロック信号に基づいて、前記パラレルデータをシリアライズし、シリアライズされたデータを出力するように構成されたシリアライザ回路と、を備え、前記トランスミッタ回路が、前記シリアライズされたデータを前記複数のシングルエンドデータ信号として送信するように構成されている、請求項１に記載の電子デバイス。
【請求項4】
前記トランスミッタ回路が、前記第２のシングルエンドクロック信号のデューティサイクルを調整することによって前記第３のシングルエンドクロック信号を生成するように構成されたクロックドライバ回路を備える、請求項３に記載の電子デバイス。
【請求項5】
前記トランスミッタ回路が、前記物理チャネル上で前記複数のシングルエンドデータ信号及び前記差動クロック信号を駆動するように構成された信号ドライバ回路を備える、請求項１に記載の電子デバイス。
【請求項6】
前記信号ドライバ回路のそれぞれのものが、前記複数のシングルエンドデータ信号を等化するように構成されている、請求項５に記載の電子デバイス。
【請求項7】
前記信号ドライバ回路の前記それぞれのものが各々、第１のノードとドライバ出力ノードとの間に電気的に接続された一次経路であって、前記一次経路が、第１のインバータを備える、一次経路と、
前記第１のノードと前記ドライバ出力ノードとの間に電気的に接続された二次経路であって、前記二次経路が、第２のインバータ及びインピーダンス回路を備え、前記第２のインバータが、前記一次経路の信号の反対極性を生成するように構成されている、二次経路と、を備える、請求項５に記載の電子デバイス。
【請求項8】
前記インピーダンス回路が、プログラム可能であり、前記第２のインバータのうちの少なくとも１つが、前記二次経路においてプログラムに従って選択的に動作可能に結合されるように構成されている、請求項７に記載の電子デバイス。
【請求項9】
前記レシーバ回路が、前記差動クロック信号に基づいて、第２のシングルエンドクロック信号を生成するように構成された差動－シングルエンドコンバータ回路と、
前記複数のシングルエンドデータ信号のうちの少なくともいくつかを受信し、前記第２のシングルエンドクロック信号であるか、又は前記第２のシングルエンドクロック信号に基づく前記第１のシングルエンドクロック信号に基づいて、前記複数のシングルエンドデータ信号のうちの前記少なくともいくつかからのデータをデシリアライズするように構成されたデシリアライザ回路と、を備える、請求項１に記載の電子デバイス。
【請求項10】
前記レシーバ回路が、前記第２のシングルエンドクロック信号をデスキューし、前記第２のシングルエンドクロック信号のデューティサイクルを調整することによって前記第１のシングルエンドクロック信号を生成するように構成されたクロックドライバ回路を備える、請求項９に記載の電子デバイス。
【請求項11】
電子デバイスであって、第１の集積回路（ＩＣ）ダイ内の第１のトランシーバ回路であって、前記第１のＩＣダイが、ウェハレベルファンアウトパッケージ内に配設されている、第１のトランシーバ回路と、
第２のＩＣダイ内の第２のトランシーバ回路であって、前記第２のＩＣダイが、前記ウェハレベルファンアウトパッケージ内に配設されている、第２のトランシーバ回路と、
前記ウェハレベルファンアウトパッケージの再分配構造内の物理チャネルと、を備え、
前記第１のトランシーバ回路が、前記物理チャネルの第１のサブセットを通して前記第２のトランシーバ回路に複数の第１のシングルエンドデータ信号及び第１の差動クロック信号を送信するように構成されており、
前記第２のトランシーバ回路が、前記物理チャネルの第２のサブセットを通して前記第１のトランシーバ回路に複数の第２のシングルエンドデータ信号及び第２の差動クロック信号を送信するように構成されており、
前記第２のトランシーバ回路が、前記第１の差動クロック信号に基づく第１のシングルエンドクロック信号を使用して、前記複数の第１のシングルエンドデータ信号からデータをキャプチャするように構成されており、
前記第１のトランシーバ回路が、前記第２の差動クロック信号に基づく第２のシングルエンドクロック信号を使用して、前記複数の第２のシングルエンドデータ信号からデータをキャプチャするように構成されている、電子デバイス。
【請求項12】
前記物理チャネルが、前記再分配構造内にあり、前記第１のＩＣダイと前記第２のＩＣダイとの間で横方向に配設されたチャネル金属線を含み、前記チャネル金属線が、前記再分配構造内でシールド金属線と交互に配設されている、請求項１１に記載の電子デバイス。
【請求項13】
前記第１のトランシーバ回路が、第３のシングルエンドクロック信号に基づいて、前記第１の差動クロック信号を生成するように構成された第１のシングルエンド－差動コンバータ回路と、
第１のパラレルデータを受信し、前記第３のシングルエンドクロック信号であるか、又は前記第３のシングルエンドクロック信号に基づく第４のシングルエンドクロック信号に基づいて、前記第１のパラレルデータをシリアライズし、第１のシリアライズされたデータを出力するように構成された第１のシリアライザ回路であって、前記第１のトランシーバ回路が、前記第１のシリアライズされたデータを前記複数の第１のシングルエンドデータ信号として送信するように構成されている、第１のシリアライザ回路と、
前記第２の差動クロック信号に基づいて、第５のシングルエンドクロック信号を生成するように構成された第１の差動－シングルエンドコンバータ回路と、
前記第５のシングルエンドクロック信号であるか、又は前記第５のシングルエンドクロック信号に基づく前記第２のシングルエンドクロック信号に基づいて、前記複数の第２のシングルエンドデータ信号からのデータをデシリアライズするように構成された第１のデシリアライザ回路と、を備え、
前記第２のトランシーバ回路が、
第６のシングルエンドクロック信号に基づいて、前記第２の差動クロック信号を生成するように構成された第２のシングルエンド－差動コンバータ回路と、
第２のパラレルデータを受信し、前記第６のシングルエンドクロック信号であるか、又は前記第６のシングルエンドクロック信号に基づく第７のシングルエンドクロック信号に基づいて、前記第２のパラレルデータをシリアライズし、第２のシリアライズされたデータを出力するように構成された第２のシリアライザ回路であって、前記第２のトランシーバ回路が、前記第２のシリアライズされたデータを前記複数の第２のシングルエンドデータ信号として送信するように構成されている、第２のシリアライザ回路と、
前記第１の差動クロック信号に基づいて、第８のシングルエンドクロック信号を生成するように構成された第２の差動－シングルエンドコンバータ回路と、
前記第８のシングルエンドクロック信号であるか、又は前記第８のシングルエンドクロック信号に基づく前記第１のシングルエンドクロック信号に基づいて、前記複数の第１のシングルエンドデータ信号からのデータをデシリアライズするように構成された第２のデシリアライザ回路と、を備える、請求項１１に記載の電子デバイス。
【請求項14】
前記第１のトランシーバ回路が、前記物理チャネルの前記第１のサブセット上で前記複数の第１のシングルエンドデータ信号及び前記第１の差動クロック信号を駆動するように構成された第１の信号ドライバ回路を備え、前記第１の信号ドライバ回路が、前記複数の第１のシングルエンドデータ信号を等化するように構成されており、前記第２のトランシーバ回路が、前記物理チャネルの前記第２のサブセット上で前記複数の第２のシングルエンドデータ信号及び前記第２の差動クロック信号を駆動するように構成された第２の信号ドライバ回路を備え、前記第２の信号ドライバ回路が、前記複数の第２のシングルエンドデータ信号を等化するように構成されている、請求項１１に記載の電子デバイス。
【請求項15】
電子デバイスを動作させる方法であって、前記方法が、第１の集積回路（ＩＣ）ダイの第１のトランシーバ回路のシングルエンド－差動コンバータ回路によって、第１のシングルエンドクロック信号に基づいて差動クロック信号を生成することであって、前記第１のＩＣダイがウェハレベルファンアウトパッケージ内に配設されている、生成することと、
前記第１のトランシーバ回路のシリアライザ回路によって、前記第１のシングルエンドクロック信号に基づいてパラレルデータをシリアライズすることと、
前記ウェハレベルファンアウトパッケージの物理チャネルを通して、前記シリアライザ回路からのシリアライズされたデータ及び前記差動クロック信号を、第２のＩＣダイの第２のトランシーバ回路に送信することであって、前記第２のＩＣダイが、前記ウェハレベルファンアウトパッケージ内に配設されている、送信することと、
前記第２のトランシーバ回路のデシリアライザ回路によって、前記差動クロック信号に基づいて前記シリアライズされたデータをデシリアライズすることと、を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
（政府の権利）
本発明は、国防高等研究計画局（Defense Advanced Research Projects Agency）によって授与された契約番号ＨＲ００１１－１９－３－０００４の下で米国政府の支援を受けてなされた。米国政府は、本発明において一定の権利を有する。
本発明は、国防高等研究計画局（Defense Advanced Research Projects Agency）によって授与された契約番号ＨＲ００１１－１９－３－０００４の下で米国政府の支援を受けてなされた。米国政府は、本発明において一定の権利を有する。
【0002】
（発明の分野）
本開示の実施例は、概して、ウェハレベルファンアウトパッケージ内の集積回路（integrated circuit、ＩＣ）ダイ間の通信に関する。
本開示の実施例は、概して、ウェハレベルファンアウトパッケージ内の集積回路（integrated circuit、ＩＣ）ダイ間の通信に関する。
【背景技術】
【0003】
最近、ムーアの法則が減速していることが観察されている。この減速は、システムオンチップ（system-on-chip、ＳｏＣ）から、異なる集積回路（ＩＣ）ダイ（又はチップ）が同じＩＣパッケージ内に集積されるマルチチップモジュール（multi-chip module、ＭＣＭ）への複雑なシステムの集積を押し進めてきた。ＭＣＭの利点には、異なるプロセスノードのＩＣダイの異種集積を可能にすることと、欠陥を有する確率がより低いより小さいＩＣダイを組み込むことによって歩留まりを改善することと、が含まれる。
【0004】
一般に、ＭＣＭ内のＩＣダイは、互いに通信する必要がある。ＭＣＭのフットプリント及び熱的制約は、ダイ間通信のための高密度、高帯域幅、及びより低い電力の短距離リンクの必要性を押し進めている。そのようなダイ間通信における絶えず増加するデータトラフィックは、ダイ間通信のためのそのような短距離リンクを達成することをより困難にし得る。
【0005】
従来の差動シグナリングと比較して帯域幅密度を改善するために、シングルエンド及びコードシグナリングなどのシグナリング技法がダイ間トランシーバにおいて使用されてきた。理論的には、ピン効率の高いシグナリング方式は、駆動される必要がある容量性負荷の量が低減されるので、電力効率もより高くなり得る。しかしながら、このシグナリング方式の有効性は、受信信号の信号対雑音比（signal-to-noise ratio、ＳＮＲ）に大きく依存する。したがって、このシグナリング方式は、非常にチャネルに依存し得る。
【0006】
帯域幅密度及びエネルギー効率を制限し得る別の領域は、パッケージング技術である。ほとんどのＭＣＭが相互接続として使用する有機基板は、通常、比較的大きな線幅及び間隔を有し、これにより、達成可能な帯域幅密度及びエネルギー効率が制限され得る。
【発明の概要】
【0007】
本明細書で説明する実施例は、概して、ウェハレベルファンアウトパッケージ内の集積回路（ＩＣ）ダイ間の通信に関する。様々な実施例は、電力効率がよく、高い帯域幅密度を有する通信及び／又は対応する構造を達成することができる。
【0008】
本明細書で説明する実施例は、ウェハレベルファンアウトパッケージを含む電子デバイスである。ウェハレベルファンアウトパッケージは、第１の集積回路（ＩＣ）ダイと、第２のＩＣダイと、再分配構造とを含む。第１のＩＣダイは、トランスミッタ回路を含む。第２のＩＣダイは、レシーバ回路を含む。再分配構造は、トランスミッタ回路及びレシーバ回路に電気的に接続され、トランスミッタ回路とレシーバ回路との間にある物理チャネルを含む。トランスミッタ回路は、複数のシングルエンドデータ信号及び差動クロック信号を物理チャネルを通してレシーバ回路に送信するように構成される。レシーバ回路は、差動クロック信号に基づく第１のシングルエンドクロック信号を使用して、複数のシングルエンドデータ信号からデータをキャプチャするように構成される。
【0009】
本明細書で説明される別の実施例は、電子デバイスである。電子デバイスは、第１のＩＣダイ内の第１のトランシーバ回路と、第２のＩＣダイ内の第２のトランシーバ回路と、物理チャネルとを含む。第１のＩＣダイは、ウェハレベルファンアウトパッケージ内に配設される。第２のＩＣダイは、ウェハレベルファンアウトパッケージ内に配設される。物理チャネルは、ウェハレベルファンアウトパッケージの再分配構造内にある。第１のトランシーバ回路は、複数の第１のシングルエンドデータ信号及び第１の差動クロック信号を、物理チャネルの第１のサブセットを通して第２のトランシーバ回路に送信するように構成される。第２のトランシーバ回路は、複数の第２のシングルエンドデータ信号及び第２の差動クロック信号を、物理チャネルの第２のサブセットを通して第１のトランシーバ回路に送信するように構成される。第２のトランシーバ回路は、第１の差動クロック信号に基づく第１のシングルエンドクロック信号を使用して、複数の第１のシングルエンドデータ信号からデータをキャプチャするように構成される。第１のトランシーバ回路は、第２の差動クロック信号に基づく第２のシングルエンドクロック信号を使用して、複数の第２のシングルエンドデータ信号からデータをキャプチャするように構成される。
【0010】
本明細書で説明される別の実施例は、電子デバイスを動作させる方法である。差動クロック信号は、第１のＩＣダイの第１のトランシーバ回路のシングルエンド－差動コンバータ回路によって、第１のシングルエンドクロック信号に基づいて生成される。第１のＩＣダイは、ウェハレベルファンアウトパッケージ内に配設される。パラレルデータは、第１のトランシーバ回路のシリアライザ回路によって第１のシングルエンドクロック信号に基づいてシリアライズされる。シリアライザ回路からのシリアライズされたデータ及び差動クロック信号は、ウェハレベルファンアウトパッケージの物理チャネルを通して、第２のＩＣダイの第２のトランシーバ回路に送信される。第２のＩＣダイは、ウェハレベルファンアウトパッケージ内に配設される。シリアライズされたデータは、第２のトランシーバ回路のデシリアライザ回路によって、差動クロック信号に基づいてデシリアライズされる。
【0011】
これら及び他の態様は、以下の詳細な説明を参照して理解することができる。
上記の特徴が詳細に理解され得るように、上記で簡単に要約された、より具体的な説明が、例示的な実装形態を参照することによって得ることができ、それらのいくつかが、添付の図面に図示されている。しかしながら、添付の図面は、典型的な例示的な実装形態のみを図示しており、したがって、その範囲を限定するものと見なされるべきではないことに留意されたい。
上記の特徴が詳細に理解され得るように、上記で簡単に要約された、より具体的な説明が、例示的な実装形態を参照することによって得ることができ、それらのいくつかが、添付の図面に図示されている。しかしながら、添付の図面は、典型的な例示的な実装形態のみを図示しており、したがって、その範囲を限定するものと見なされるべきではないことに留意されたい。
【図面の簡単な説明】
【0012】
【図1】いくつかの実施例による、例示的な複数のダイのウェハレベルファンアウト（wafer-level fan-out、ＷＬＦＯ）パッケージの断面図である。
【図4A】いくつかの実施例による、互いに通信可能に結合されたトランシーバ回路の回路図である。
【図4B】いくつかの実施例による、互いに通信可能に結合されたトランシーバ回路の回路図である。
【図5】いくつかの実施例による、クロックドライバ回路の回路図である。
【図6】いくつかの実施例による、クロックドライバ回路の回路図である。
【図7】いくつかの実施例による、プログラム可能インバータの回路図である。
【図8】いくつかの実施例による、信号ドライバ回路の回路図である。
【図9】いくつかの実施例による、インピーダンスアレイの回路図である。
【図10】いくつかの実施例による、インピーダンスアレイの回路図である。
【図11】いくつかの実施例による、電子デバイスを動作させるための方法のフロー図である。
【発明を実施するための形態】
【0013】
理解を容易にするために、可能な場合には、図に共通する同一の要素を指示するために同一の参照番号が使用されている。一実施例の要素は、他の実施例に有益に組み込まれ得ることが企図されている。
【0014】
本明細書で説明する実施例は、概して、ウェハレベルファンアウトパッケージ内の集積回路（ＩＣ）ダイ間の通信に関する。いくつかの実施例では、電子デバイスは、少なくとも２つのＩＣダイを含むウェハレベルファンアウトパッケージを含み、２つのＩＣダイの各々はトランシーバ回路を含む。トランシーバ回路のトランスミッタ回路は、シングルエンドクロック信号に基づいてパラレルデータをシリアライズし、１つ以上の信号ドライバ回路を介して、ウェハレベルファンアウトパッケージの再分配構造の物理チャネルを通してシリアライズされたデータを出力するシリアライザ回路を含む。トランスミッタ回路はまた、シングルエンドクロック信号を、トランスミッタ回路が、１つ以上の信号ドライバ回路を介して、再分配構造の物理チャネルを通して出力する差動クロック信号に変換するシングルエンド－差動（single-ended-to-differential、Ｓ２Ｄ）コンバータ回路を含む。トランシーバ回路のレシーバ回路は、再分配構造の物理チャネルから受信された差動クロック信号をシングルエンドクロック信号に変換する差動－シングルエンド（differential-to-single-ended、Ｄ２Ｓ）コンバータ回路を含む。レシーバは、Ｄ２Ｓコンバータ回路からのシングルエンドクロック信号に基づいて、再分配構造の物理チャネルからキャプチャされたデータをデシリアライズするデシリアライザ回路を含む。
【0015】
いくつかの実施例によれば、第１のＩＣダイから（例えば、第１のＩＣダイのトランシーバ回路のトランスミッタ回路から）第２のＩＣダイに（例えば、第２のＩＣダイのトランシーバ回路のレシーバ回路に）送信される複数のシングルエンドデータ信号は、差動クロック信号を共有する。したがって、データ通信は、ソース同期であり得る。レシーバ回路は、クロックデータ回復（clock data recovery、ＣＤＲ）回路を省略することができ、レシーバ回路の電力消費を低減することができる。データ信号は、シングルエンドとすることができ（更に、シングルエンド非ゼロ復帰（non-return to zero、ＮＲＺ）信号とすることができ）、これは、（差動信号の２つの信号とは対照的に）データ信号ごとに１つの信号が送信されるので、ウェハレベルファンアウトパッケージの再分配構造内の物理チャネルの面積消費の低減を達成することができ、電力消費を低減することができる。更に、差動クロック信号を共有する複数のシングルエンドデータ信号を用いて（例えば、各データ信号がそれ自体の差動クロック信号を有するのとは対照的に）、物理チャネルにおける面積消費を低減することができ、電力消費を低減することができる。概して、様々な実施例は、電力効率がよく、高い帯域幅密度を有する通信及び／又は対応する構造を達成することができる。他の利点は、他の実施例によって達成することができる。
【0016】
様々な特徴が、図を参照して以下に説明される。図は、一定の縮尺で描かれている場合もあるし、描かれていない場合もあり、同様の構造又は機能の要素は、図全体を通して同様の参照番号によって表されていることに留意されたい。図は、特徴の説明を容易にすることのみを意図していることに留意されたい。それらは、特許請求の範囲に記載された発明の網羅的な説明として又は特許請求の範囲に記載された発明の範囲を限定するものとして意図されていない。加えて、図示された実施例は、示された全ての態様又は利点を有する必要はない。特定の実施例に関連して説明される態様又は利点は、必ずしもその実施例に限定されず、そのように図示されていなくても、又はそのように明示的に説明されていなくても、任意の他の例において実施することができる。更に、本明細書で説明される方法は、特定の順序の動作で説明され得るが、他の実施例による他の方法は、より多くの又はより少ない動作を有する様々な他の順序で実装され得る（例えば、様々な動作の異なるシリアル又はパラレルパフォーマンスを含めて）。
【0017】
以下の説明では、様々な信号又はデータが、様々な回路の動作の文脈で説明される。説明される信号又はデータは、信号又はデータが適用又は伝搬される対応するノードを示し、更に、通信可能に結合及び／又は電気的に接続されるノードを示す。例えば、第１の回路から出力され、第２の回路に入力される信号又はデータの説明は、（信号又はデータが第１の回路から出力される）第１の回路の出力ノードが、（信号又はデータが第２の回路に入力される）第２の回路の入力ノードに通信可能に結合及び／又は電気的に接続されることを示す。そのようなノードの明示的な説明は、以下の説明において省略される場合があるが、当業者であれば、ノードの存在を容易に理解するであろう。
【0018】
図１は、いくつかの実施例による、例示的な複数のダイのウェハレベルファンアウト（ＷＬＦＯ）パッケージ１００の断面図を図示する。ＷＬＦＯパッケージ１００は、いくつかの実施例では、複数ダイの集積ファンアウト（integrated fan-out、ＩｎＦＯ）パッケージであり得る。他の実施例では、ＷＬＦＯパッケージの他の構成が実装されてもよい。
【0019】
ＷＬＦＯパッケージ１００は、図示されるように、集積回路（ＩＣ）ダイ１０２－１、１０２－２（集合的又は個別に、ＩＣダイ１０２）を含む。ＷＬＦＯパッケージ１００は、２つ以上のＩＣダイ１０２を含むことができる。例えば、ＷＬＦＯパッケージ１００は、以下で説明するように、ＩＣダイ１０２－３、１０２－４を加えて含むことができる。各ＩＣダイ１０２は、プロセッサ、特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）、プログラム可能集積回路（例えば、フィールドプログラム可能ゲートアレイ（field-programmable gate array、ＦＰＧＡ）又はコンプレックスプログラム可能ロジックデバイス（complex programmable logic device、ＣＰＬＤ））、メモリダイ、などであるか、又はそれらを含むことができる。
【0020】
ＩＣダイ１０２の各々は、それぞれのＩＣダイ１０２のアクティブ側に配設された導電性パッド１０６（例えば、アルミニウムパッドなどの金属パッド）上に配設された導電性ピラー１０４（例えば、銅ピラーなどの金属ピラー）を有する。導電性ピラー１０４は、誘電体材料１０８で少なくとも横方向に封止されている。導電性ピラー１０４は、それぞれのＩＣダイ１０２のアクティブ側にあって、再分配構造１１０とそれぞれのＩＣダイ１０２上の回路との間の電気的接続を形成する。
【0021】
封止材１１２は、ＩＣダイ１０２を横方向に封止する。封止材１１２は、成形化合物、エポキシ、などであり得る。再分配構造１１０は、ＩＣダイ１０２及び封止材１１２上にある。再分配構造体１１０は、金属パターン層１３０、１３２、１３４が中に配設された誘電体層１２０、１２２、１２４、１２６を含む。各誘電体層１２０、１２２、１２４、１２６は、例えば、ポリベンゾオキサゾール（polybenzoxazole、ＰＢＯ）、ポリイミド、ベンゾシクロブテン（benzocyclobutene、ＢＣＢ）、などとすることができる。金属パターン層１３０、１３２、１３４の各金属パターンは、金属線及び／又はビアであるか、又はそれを含むことができ、それぞれの誘電体層１２０、１２２、１２４上に、及び／又はそれを通って、下にある金属パターン層１３０、１３２又は導電性ピラー１０４の金属パターンまで形成することができる。例えば、金属パターン層１３０は、誘電体層１２０上に配設され、金属パターン層１３０の金属パターンの少なくともいくつかは、それぞれの導電性ピラー１０４に接触するように誘電体層１２０を貫通して形成されている。誘電体層１２２は、金属パターン層１３０及び誘電体層１２０上に配設されている。金属パターン層１３２は、誘電体層１２２上に配設され、金属パターン層１３２の金属パターンの少なくともいくつかは、誘電体層１２２を貫通して形成されていて、金属パターン層１３０のそれぞれの金属パターンに接触する。誘電体層１２４は、金属パターン層１３２及び誘電体層１２２上に配設されている。金属パターン層１３４は、誘電体層１２４上に配設され、金属パターン層１３４の金属パターンの少なくともいくつかは、誘電体層１２４を貫通して形成されていて、金属パターン層１３２のそれぞれの金属パターンに接触する。誘電体層１２６は、金属パターン層１３４及び誘電体層１２４上に配設されている。金属パターン層１３０、１３２、１３４の金属パターンは、例えば、銅、チタン、タングステン、アルミニウム、などであり得るか、又はそれらを含み得る。再分配構造１１０内の金属パターン層１３０、１３２、１３４の金属パターンは、ＩＣダイ１０２を相互接続することができ、ＩＣダイ１０２からアンダーバンプメタライゼーション（under bump metallizations、ＵＢＭ）１４０及びバンプ１４２への接続を回避又はルーティングするために使用され得る。再分配構造体１１０は、任意の数の誘電体層及び金属パターン層を含むことができる。
【0022】
ＵＢＭ１４０は、金属パターン層１３４の金属パターンまで外側誘電体層１２６上、及びそれを通って形成される。いくつかの実施例では、ＵＢＭ１４０は、クロム／クロム銅合金／銅／金の構成、チタン／チタンタングステン／銅の構成、銅／ニッケル／金の構成、などのような金属層の様々な構成であり得、又はそれらを含み得る。
【0023】
バンプ１４２は、ＵＢＭ１４０に取り付けられる。バンプ１４２は、例えば、はんだ（例えば、鉛フリーはんだ）、銅、アルミニウム、金、ニッケル、銀、パラジウム、スズ、など、又はそれらの組み合わせなどの導電性材料を含み得る、制御コラプスチップ接続（Ｃ４）バンプであり得る。バンプ１４２は更に、パッケージ基板に取り付けられ得、ＷＬＦＯパッケージ１００をパッケージ基板に取り付けられるようにさせる。
【0024】
ＩＣダイ１０２－１は、横方向側壁１５２－１を有し、ＩＣダイ１０２－２は、横方向側壁１５２－２を有する。横方向側壁１５２－１、１５２－２は、ＷＬＦＯパッケージ１００において隣接し、互いに対向している。横方向側壁１５２－１、１５２－２は、封止材１１２によって封止され、それに接着される。断面Ａ－Ａは、後続の図を方向付けるために図示されている。ＸＹＺ軸もまた、方向付けの目的のために図示されている。断面Ａ－Ａは、横方向で横方向側壁１５２－１、１５２－２の間にあり、再分配構造１１０を通る。
【0025】
図２は、いくつかの実施例による、ＷＬＦＯパッケージ１００内のＩＣダイ１０２及び封止材１１２のレイアウトを描写する。レイアウトは、封止材１１２によって横方向に封止されたＩＣダイ１０２－１、１０２－２、１０２－３、１０２－４を示す。レイアウトは更に、トランシーバ回路２０２－１、２０２－２、２０２－３、２０２－４（集合的又は個別に、トランシーバ回路２０２）を概略的に示す。それぞれのトランシーバ回路２０２は、各ＩＣダイ１０２内に配設されている。物理チャネル２０４－１２、２０４－２１、２０４－３４、２０４－４３が、概略的に描写されている。物理チャネル２０４－１２は、ＩＣダイ１０２－１上のトランシーバ回路２０２－１のトランスミッタ回路から、ＩＣダイ１０２－２上のトランシーバ回路２０２－２のレシーバ回路までである。物理チャネル２０４－２１は、ＩＣダイ１０２－２上のトランシーバ回路２０２－２のトランスミッタ回路から、ＩＣダイ１０２－１上のトランシーバ回路２０２－１のレシーバ回路までである。物理チャネル２０４－３４は、ＩＣダイ１０２－３上のトランシーバ回路２０２－３のトランスミッタ回路から、ＩＣダイ１０２－４上のトランシーバ回路２０２－４のレシーバ回路までである。物理チャネル２０４－４３は、ＩＣダイ１０２－４上のトランシーバ回路２０２－４のトランスミッタ回路から、ＩＣダイ１０２－３上のトランシーバ回路２０２－３のレシーバ回路までである。他の実施例では、ＩＣダイの他のレイアウト及び物理チャネルの他の構成を実装することができる。
【0026】
物理チャネル２０４－１２、２０４－２１は、ＩＣダイ１０２－１とＩＣダイ１０２－２とを相互接続する再分配構造１１０内の金属パターン層１３０、１３２、１３４の金属パターンを含む。物理チャネル２０４－３４、２０４－４３は、ＩＣダイ１０２－３とＩＣダイ１０２－４とを相互接続する再分配構造１１０内の金属パターン層１３０、１３２、１３４の金属パターンを含む。いくつかの実施例では、物理チャネル２０４－１２、２０４－２１、２０４－３４、２０４－４３は、ＩＣダイ１０２から最も遠位にある再分配構造１１０の金属パターン層（例えば、金属パターン層１３４）内の金属パターン（例えば、金属線）を含まない。
【0027】
図３は、いくつかの実施例による、物理チャネルのための金属パターンの配置を図示するためのＷＬＦＯパッケージ１００の断面を図示する。図３の断面は、図１及び図２の断面Ａ－Ａである。図３の断面は、チャネル金属線及びシールド金属線のパターンを示す。断面における金属パターンは、例えば、ＩＣダイ１０２－１、１０２－２間に延在する金属線である。金属パターン層１３０は、交互のチャネル金属線１３０－Ｃ及びシールド金属線１３０－Ｓを含む。金属パターン層１３２は、交互のチャネル金属線１３２－Ｃ及びシールド金属線１３２－Ｓを含む。チャネル金属線１３０－Ｃ、１３２－Ｃは、シールド金属線１３０－Ｓ、１３２－Ｓと市松模様を形成する。金属パターン層１３４は、図示された断面では、シールド金属線１３４－Ｓを含むか、又は、シールド金属線１３４－Ｓからなる。
【0028】
断面における各チャネル金属線１３０－Ｃ、１３２－Ｃは、いくつかの実施例では、物理チャネル２０４－１２、２０４－２１の少なくとも一部分を形成する。シールド金属線１３０－Ｓ、１３２－Ｓ、１３４－Ｓは、動作時に接地電位に電気的に接続されるか、及び／又は接地ノードを形成するように構成される。他の実施例では、シールド金属線１３０－Ｓ、１３２－Ｓ、１３４－Ｓは、動作時に電源電圧ＶＤＤに電気的に接続されるか、及び／又は電源ノードＶＤＤを形成するように構成され得る。市松模様に起因して、チャネル金属線１３０－Ｃ、１３２－Ｃは、別のチャネル金属線１３０－Ｃ、１３２－Ｃに横方向又は垂直方向に直接隣接しない。例えば、図３のチャネル金属線１３２－Ｃは、チャネル金属線１３２－Ｃの真上のシールド金属線１３４－Ｓと、チャネル金属線１３２－Ｃの真下のシールド金属線１３０－Ｓと、チャネル金属線１３２－Ｃから横方向のそれぞれのシールド金属線１３２－Ｓとを有することができる。このパターンは、チャネル金属線間のクロストークを低減することができ、これは、物理チャネル２０４－１２、２０４－２１間のクロストークを低減することができる。当業者は、このパターンが任意の数の物理チャネルを収容するために横方向及び／又は垂直方向に拡張され得ることを容易に理解するであろう。そのようなパターンは、物理チャネル２０４－３４、２０４－４３のためのＩＣダイ１０２－３、１０２－４間に延在する金属線のために実装され得る。
【0029】
図４Ａ及び図４Ｂは、いくつかの実施例による、互いに通信可能に結合されたトランシーバ回路２０２－１、２０２－２の回路図を図示する。同様の概略図は、当業者が容易に理解するように、トランシーバ回路２０２－３、２０２－４に対して実装され得る。図４Ａ及び図４Ｂは、トランシーバ回路２０２－１のトランスミッタ回路２０２－１Ｔ及びトランシーバ回路２０２－２のレシーバ回路２０２－２Ｒを示す。トランシーバ回路２０２－１のレシーバ回路２０２－１Ｒが、一般的に示され、トランシーバ回路２０２－２のトランスミッタ回路２０２－２Ｔが、一般的に示されている。トランスミッタ回路２０２－２Ｔは、トランスミッタ回路２０２－１Ｔについて示されるような回路図を実装することができ、レシーバ回路２０２－１Ｒは、レシーバ回路２０２－２Ｒについて示されるような回路図を実装することができ、トランスミッタ回路２０２－２Ｔ及びレシーバ回路２０２－１Ｒは、トランスミッタ回路２０２－１Ｔ及びレシーバ回路２０２－２Ｒのように通信可能に結合することができる。当業者は、そのような実装形態を容易に理解するであろう、そのため、トランスミッタ回路２０２－２Ｔ及びレシーバ回路２０２－１Ｒの詳細な説明は、簡潔にするために省略される。
【0030】
以下の図に例解される回路図は、様々な実施例の態様を明確に例解し、伝えるために詳細に示され、説明される。他の実施例は、例解された詳細なしで、及び／又は他の詳細とともに、例解された実施例のより一般的なアプリケーションを実装することができる。
【0031】
トランスミッタ回路２０２－１Ｔは、バッファ回路４０２、４０４、クロックドライバ回路４０６、シリアライザ回路４１０－１、４１０－２、４１０－３、４１０－４の第１のバンク、シングルエンド－差動（Ｓ２Ｄ）コンバータ回路４１２－１、４１２－２の第１のバンク、クロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４の第１のバンク、リタイマ回路４１８、シリアライザ回路４２０－１、４２０－２、４２０－３、４２０－４の第２のバンク、Ｓ２Ｄコンバータ回路４２２－１、４２２－２の第２のバンク、クロックドライバ回路４２４－１、４２４－２、４２４－３、４２４－４の第２のバンク、及び信号ドライバ回路４２８を含む。
【0032】
バッファ回路４０２は、図示の実施例では、６４個のバッファ回路を含むことができ、各バッファ回路は、ＩＣダイ１０２－１のインターフェース回路（図示せず）からのデータレーンに電気的に接続された入力ノードと、トランスミッタ回路２０２－１Ｔ内のデータレーンに電気的に接続された出力ノードとを有する。したがって、バッファ回路４０２の入力ノードに電気的に結合された６４個のデータレーンが示されており（「／６４」）、バッファ回路４０２の出力ノードに電気的に結合された合計６４個のデータレーンが示されている（「／３２」、「／１６」、及び「／１６」）。同様に、バッファ回路４０４は、図示の実施例では、６４個のバッファ回路を含むことができ、各バッファ回路は、ＩＣダイ１０２－１のインターフェース回路からのデータレーンに電気的に接続された入力ノードと、トランスミッタ回路２０２－１Ｔ内のデータレーンに電気的に接続された出力ノードとを有する。したがって、バッファ回路４０４の入力ノードに電気的に結合された６４個のデータレーンが示されており（「／６４」）、バッファ回路４０２の出力ノードに電気的に結合された合計６４個のデータレーンが示されている（「／３２」、「／１６」、及び「／１６」）。バッファ回路４０２、４０４は、それぞれの６４個のデータレーンからパラレルデータを受信し、トランスミッタ回路２０２－１Ｔ内のそれぞれの６４個のデータレーンにパラレルデータを出力するように構成されている。
【0033】
クロックドライバ回路４０６は、図示の実施例では、コンデンサ、抵抗器、及び２つのバッファ回路を含む。コンデンサは、ＩＣダイ１０２－１のインターフェース回路からのクロックノード（ＣＬＫ）に電気的に接続された第１の端子を有する。コンデンサの第２端子（第１端子とは反対側）は、第１バッファの入力ノード及び抵抗素子の第１の端子に電気的に接続されている。第１のバッファの出力ノード及び抵抗器の第２の端子（第１の端子の反対側）は、互いに電気的に接続され、第２のバッファの入力ノードに接続されている。第２のバッファの出力ノードは、クロックドライバ回路４０６の出力ノードである。クロックドライバ回路４０６は、図示された実施例では、クロックノード上でシングルエンドクロック信号を受信し、出力信号として、クロックレーン（「／１」）上でシングルエンドクロック信号を駆動するように構成されている。
【0034】
図示の実施例では、各シリアライザ回路４１０－１、４１０－２、４１０－３、４１０－４、４２０－１、４２０－２、４２０－３、４２０－４は、一対の８対４（「８：４」）シリアライザを含む。各８対４シリアライザは、８つのデータレーンからデータを受信し、受信されたデータをシリアライズし、シリアライズされたデータを４つのデータレーン上に出力するように構成されている。各８対４シリアライザは、シングルエンドクロック信号に基づいてデータをシリアライズするように構成されている。他の実施例は、異なる比率のシリアライズ及び／又は異なる数のシリアライザを有し得る異なるシリアライザ回路を実装することができる。
【0035】
シリアライザ回路４１０－１、４１０－２の各々は、バッファ回路４０２のそれぞれの出力ノードに電気的に接続された入力ノードを有する。したがって、シリアライザ回路４１０－１、４１０－２の各々は、バッファ回路４０２からのデータレーンに電気的に接続された入力ノードを有する。図示の実施例では、シリアライザ回路４１０－１は、バッファ回路４０２からの１６個のデータレーン（「／１６」）に電気的に接続された入力ノードを有し、シリアライザ回路４１０－２は、バッファ回路４０２からの１６個のデータレーン（「／１６」）に電気的に接続された入力ノードを有する。
【0036】
シリアライザ回路４１０－３、４１０－４の各々は、バッファ回路４０４のそれぞれの出力ノードに電気的に接続された入力ノードを有する。したがって、シリアライザ回路４１０－３、４１０－４の各々は、バッファ回路４０４からのデータレーンに電気的に接続された入力ノードを有する。図示の実施例では、シリアライザ回路４１０－３は、バッファ回路４０４からの１６個のデータレーン（「／１６」）に電気的に接続された入力ノードを有し、シリアライザ回路４１０－４は、バッファ回路４０４からの１６個のデータレーン（「／１６」）に電気的に接続された入力ノードを有する。
【0037】
各シリアライザ回路４１０－１、４１０－２、４１０－３、４１０－４は、信号ドライバ回路４２８のそれぞれの入力ノードに電気的に接続された出力ノードを有する。したがって、シリアライザ回路４１０－１、４１０－２、４１０－３、４１０－４は各々、信号ドライバ回路４２８へのデータレーンに電気的に接続された出力ノードを有する。図示の実施例では、各シリアライザ回路４１０－１、４１０－２、４１０－３、４１０－４は、信号ドライバ回路４２８への８つのデータレーン（「／８」）に電気的に接続された出力ノードを有する。
【0038】
各Ｓ２Ｄコンバータ回路４１２－１、４１２－２、４２２－１、４２２－２は、クロックレーンからシングルエンドクロック信号を受信し、受信したシングルエンドクロック信号から差動クロック信号を生成し、差動クロック信号を出力するように構成されている。任意のシングルエンド－差動コンバータ回路が、Ｓ２Ｄコンバータ回路４１２－１、４１２－２、４２２－１、４２２－２として実装され得る。
【0039】
各クロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４、４２４－１、４２４－２、４２４－３、４２４－４は、シングルエンドクロック信号を受信し、シングルエンドクロック信号をバッファリングし、バッファリングされたシングルエンドクロック信号を出力するように構成されている。いくつかの実施例では、各クロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４、４２４－１、４２４－２、４２４－３、４２４－４は、シングルエンドクロック信号のデューティサイクルを調整することができ、更に、シングルエンドクロック信号のデューティサイクルを調整するようにプログラム可能であり得る。このプログラム可能性及びデューティサイクル調整の更なる詳細は、後で説明される。クロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４、４２４－１、４２４－２、４２４－３、４２４－４は、図４ＡにおいてＳ２Ｄコンバータ回路及びシリアライザ回路から独立して図示されているが、実際には、クロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４、４２４－１、４２４－２、４２４－３、４２４－４は、対応するＳ２Ｄコンバータ回路及び／又はシリアライザ回路に埋め込まれてもよく、及び／又はその一部であってもよい。追加的に、単一のクロックドライバ回路が、対応するＳ２Ｄコンバータ回路及びシリアライザ回路に対して図示されているが、複数のクロックドライバ回路が、対応するＳ２Ｄコンバータ回路及びシリアライザ回路に対して実装されてもよい。
【0040】
Ｓ２Ｄコンバータ回路４１２－１、４１２－２の各々は、クロックドライバ回路４０６の出力ノードに電気的に接続された入力ノードを有する。Ｓ２Ｄコンバータ回路４１２－１、４１２－２の各々は、クロックドライバ回路４０６によって駆動されるクロックレーンに電気的に接続された入力ノードを有する。Ｓ２Ｄコンバータ回路４１２－１は、クロックドライバ回路４１４－１、４１４－３のそれぞれの入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。Ｓ２Ｄコンバータ回路４１２－２は、クロックドライバ回路４１４－２、４１４－４のそれぞれの入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。Ｓ２Ｄコンバータ回路４１２－１、４１２－２は、信号ドライバ回路４２８のそれぞれの入力ノードに電気的に接続されるそれぞれの差動出力ノードを含む。したがって、Ｓ２Ｄコンバータ回路４１２－１、４１２－２は各々、信号ドライバ回路４２８へのクロックレーンに電気的に接続された差動出力ノードを有する。図示の実施例では、各Ｓ２Ｄコンバータ回路４１２－１、４１２－２は、信号ドライバ回路４２８への２つのクロックレーン（「／２」）に電気的に接続された差動出力ノードを有する。
【0041】
クロックドライバ回路４１４－１は、シリアライザ回路４１０－１の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４１４－２は、シリアライザ回路４１０－２の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４１４－３は、シリアライザ回路４１０－３の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４１４－４は、シリアライザ回路４１０－４の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。シリアライザ回路４１０－１、４１０－２、４１０－３、４１０－４は、それぞれのシングルエンドクロック入力ノード上で、かつそれぞれのクロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４から受信されたシングルエンドクロック信号を使用してデータをシリアライズするように構成されている。
【0042】
図示の実施例では、上述のように、各シリアライザ回路４１０－１、４１０－２、４１０－３、４１０－４は、一対の８対４（「８：４」）シリアライザを含む。各８対４シリアライザは、クロックドライバ回路を有する。したがって、各クロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４は、明示的に図示されていないが、２つのクロックドライバ回路を含む。Ｓ２Ｄコンバータ回路４１２－１、４１２－２は、クロックドライバ回路４０６からのクロックレーンからのシングルエンドクロック信号を、クロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４の各々のうちのそれぞれ２つのクロックドライバ回路の各々に提供するように構成されている。クロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４の各クロックドライバ回路は、シングルエンドクロック信号を駆動し、いくつかの事例では、シングルエンドクロック信号のデューティサイクルをそれぞれの８対４シリアライザに対して調整するように構成されている。例えば、Ｓ２Ｄコンバータ回路４１２－１は、クロックドライバ回路４１４－１の２つのクロックドライバ回路にシングルエンドクロック信号を提供するように構成され、それらのクロックドライバ回路の各々は、シリアライザ回路４１０－１の８対４シリアライザのそれぞれ１つに出力されるそれぞれのシングルエンドクロック信号を駆動することができる。
【0043】
リタイマ回路４１８は、バッファ回路４０２、４０４のそれぞれの出力ノードに電気的に接続された入力ノードを有する。したがって、リタイマ回路４１８は、バッファ回路４０２、４０４からのデータレーンに電気的に接続された入力ノードを有する。図示の実施例では、リタイマ回路４１８は、バッファ回路４０２からの３２個のデータレーン（「／３２」）に電気的に接続された入力ノードを有し、バッファ回路４０４からの３２個のデータレーン（「／３２」）に電気的に接続された入力ノードを有する。リタイマ回路４１８は、クロックドライバ回路４０６の出力ノードに電気的に接続された入力ノードを更に有する。したがって、リタイマ回路４１８は、クロックドライバ回路４０６によって駆動されるクロックレーンに電気的に接続された入力ノードを有する。リタイマ回路４１８は、例えば、クロックレーンから受信されたクロック信号を更に駆動するためのバッファ回路又はドライバ回路を含むことができ、リタイマ回路４１８の入力ノードに接続された各データレーンのためのフリップフロップを含むことができる。クロック信号は、フリップフロップをトリガして、バッファ回路４０２、４０４からのデータレーンから受信されたデータ信号を再整列させることができる。リタイマ回路４１８は、例えば、シリアライザ回路のバンクがバッファ回路４０２、４０４から比較的大きい距離に配設されているときに、増加したタイミングマージンを提供することができる。
【0044】
リタイマ回路４１８は、それぞれのデータレーンに電気的に接続された出力ノードを有する。図示の実施例では、リタイマ回路４１８の出力ノードに電気的に結合された合計６４個のデータレーン（「／１６」、「／１６」、「／１６」、及び「／１６」）が示されている。リタイマ回路４１８は、クロックレーンに電気的に接続された出力ノードを有する。図示された実施例では、クロックレーンは、シングルエンドクロック信号用である。
【0045】
各シリアライザ回路４２０－１、４２０－２、４２０－３、４２０－４は、リタイマ回路４１８のそれぞれの出力ノードに電気的に接続された入力ノードを有する。したがって、それぞれのシリアライザ回路４２０－１、４２０－２、４２０－３、４２０－４は、リタイマ回路４１８からのデータレーンに電気的に接続された入力ノードを有する。図示の実施例では、各シリアライザ回路４２０－１、４２０－２、４２０－３、４２０－４は、リタイマ回路４１８からのそれぞれの１６個のデータレーン（「／１６」）に電気的に接続された入力ノードを有する。
【0046】
各シリアライザ回路４２０－１、４２０－２、４２０－３、４２０－４は、信号ドライバ回路４２８のそれぞれの入力ノードに電気的に接続された出力ノードを有する。したがって、シリアライザ回路４２０－１、４２０－２、４２０－３、４２０－４は各々、信号ドライバ回路４２８へのデータレーンに電気的に接続された出力ノードを有する。図示の実施例では、各シリアライザ回路４２０－１、４２０－２、４２０－３、４２０－４は、信号ドライバ回路４２８への８個のデータレーン（「／８」）に電気的に接続された出力ノードを有する。
【0047】
Ｓ２Ｄコンバータ回路４２２－１、４２２－２の各々は、リタイマ回路４１８の出力ノードに電気的に接続された入力ノードを有する。Ｓ２Ｄコンバータ回路４２２－１、４２２－２の各々は、リタイマ回路４１８によって駆動されるクロックレーンに電気的に接続された入力ノードを有する。Ｓ２Ｄコンバータ回路４２２－１は、クロックドライバ回路４２４－１、４２４－３の１つ以上のシングルエンド入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。Ｓ２Ｄコンバータ回路４２２－２は、クロックドライバ回路４２４－２、４２４－４の１つ以上のシングルエンド入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。Ｓ２Ｄコンバータ回路４２２－１、４２２－２は、信号ドライバ回路４２８のそれぞれの入力ノードに電気的に接続されるそれぞれの差動出力ノードを含む。したがって、Ｓ２Ｄコンバータ回路４２２－１、４２２－２は各々、信号ドライバ回路４２８へのクロックレーンに電気的に接続された差動出力ノードを有する。図示の実施例では、各Ｓ２Ｄコンバータ回路４２２－１、４２２－２は、信号ドライバ回路４２８への２つのクロックレーン（「／２」）に電気的に接続された差動出力ノードを有する。
【0048】
クロックドライバ回路４２４－１は、シリアライザ回路４２０－１の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４２４－２は、シリアライザ回路４２０－２の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４２４－３は、シリアライザ回路４２０－３の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４２４－４は、シリアライザ回路４２０－４の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。シリアライザ回路４２０－１、４２０－２、４２０－３、４２０－４は、それぞれのシングルエンドクロック入力ノード上で、かつそれぞれのクロックドライバ回路４２４－１、４２４－２、４２４－３、４２４－４から受信されたシングルエンドクロック信号を使用してデータをシリアライズするように構成されている。クロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４について上述したように、各クロックドライバ回路４２４－１、４２４－２、４２４－３、４２４－４は、図示された実施例には明示的に図示されていないが、２つのクロックドライバ回路を含む。
【0049】
信号ドライバ回路４２８は、上記で説明したように、様々なシリアライザ回路及びＳ２Ｄコンバータ回路からのデータレーン及びクロックレーンに電気的に接続された入力ノードを有する。信号ドライバ回路４２８は、各入力ノード及び対応するレーンのための信号ドライバ回路を含み、物理チャネル２０４－１２のうちの対応する物理チャネル上の対応する信号を駆動するように構成されている。データ信号（例えば、シリアライザ回路からのデータレーン上のシリアライズされたデータに基づく信号）を駆動する各信号ドライバは、対応する物理チャネル上で、シングルエンドＮＲＺデータ信号などのシングルエンドデータ信号を駆動するように構成され得る。そのようなシングルエンドシグナリングを使用することは、ＷＬＦＯパッケージ１００内の物理チャネル（例えば、金属線）の数を低減することができ、差動シグナリングと比較して電力消費を低減することができる。更に、クロック信号を駆動する各信号ドライバは、物理チャネルの対応する対上で差動クロック信号を駆動するように構成され得る。各信号ドライバ回路は、信号ドライバ回路が駆動するように構成されている対応する物理チャネルのチャネル応答のための等化を提供するように構成され得る。追加的に、信号ドライバ回路は、等化を提供するようにプログラム可能であり得る。等化及びプログラム可能性の更なる詳細は、後で説明される。
【0050】
図示された実施例の動作において、バッファ回路４０２、４０４は、ＩＣダイ１０２－１のインターフェース回路からのそれぞれの６４個のデータレーンからパラレルデータを受信する。バッファ回路４０２、４０４は各々、それぞれ受信したパラレルデータを、対応する６４個のデータレーン上に出力する。バッファ回路４０２からの６４個のデータレーン上のパラレルデータのうち、１６個のデータレーン上のパラレルデータが、シリアライザ回路４１０－１に入力され、別の１６個のデータレーン上のパラレルデータが、シリアライザ回路４１０－２に入力され、３２個のデータレーン上のパラレルデータが、リタイマ回路４１８に入力される。バッファ回路４０４からの６４個のデータレーン上のパラレルデータのうち、１６個のデータレーン上のパラレルデータが、シリアライザ回路４１０－３に入力され、別の１６個のデータレーン上のパラレルデータが、シリアライザ回路４１０－４に入力され、３２個のデータレーン上のパラレルデータが、リタイマ回路４１８に入力される。
【0051】
クロックドライバ回路４０６は、ＩＣダイ１０２－１のインターフェース回路からシングルエンドクロック信号を受信し、クロックレーン上のシングルエンドクロック信号をＳ２Ｄコンバータ回路４１２－１、４１２－２及びリタイマ回路４１８に駆動する。Ｓ２Ｄコンバータ回路４１２－１、４１２－２は各々、クロックレーンから受信したシングルエンドクロック信号から差動クロック信号を生成する。Ｓ２Ｄコンバータ回路４１２－１は、２つのクロックレーンを介して差動クロック信号を信号ドライバ回路４２８に提供し、クロックレーンからのシングルエンドクロック信号をクロックドライバ回路４１４－１、４１４－３に提供する。Ｓ２Ｄコンバータ回路４１２－２は、２つのクロックレーンを介して差動クロック信号を信号ドライバ回路４２８に提供し、クロックレーンからのシングルエンドクロック信号をクロックドライバ回路４１４－２、４１４－４に提供する。クロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４は、受信したシングルエンドクロック信号をバッファリングし、バッファリングされたシングルエンドクロック信号をそれぞれのシリアライザ回路４１０－１、４１０－２、４１０－３、４１０－４に出力する。いくつかの実施例では、クロックドライバ回路４１４－１、４１４－２、４１４－３、４１４－４は、受信されたシングルエンドクロック信号のデューティサイクルを調整してバッファリングされたシングルエンドクロック信号を生成することができる。
【0052】
リタイマ回路４１８は、バッファ回路４０２からの３２個のデータレーン、及びバッファ回路４０４からの３２個のデータレーンからパラレルデータを受信する。リタイマ回路４１８はまた、クロックドライバ回路４０６からのクロックレーンからシグナルエンドクロック信号を受信する。リタイマ回路４１８は、シングルエンドクロック信号をバッファリング又は駆動し、パラレルデータをクロック信号と再整列又は同期させることができる。リタイマ回路４１８は、対応する６４個のデータレーン上にそれぞれのパラレルデータを出力する。これらの６４個のデータレーンのうち、３２個のデータレーン上に出力されるパラレルデータは、バッファ回路４０２からの３２個のデータレーン上で受信されるパラレルデータに対応し、３２個のデータレーン上に出力されるパラレルデータは、バッファ回路４０４からの３２個のデータレーン上で受信されるパラレルデータに対応する。バッファ回路４０２に対応する３２個のデータレーン上に出力されたパラレルデータのうち、１６個のデータレーン上のパラレルデータはシリアライザ回路４２０－１に入力され、別の１６個のデータレーン上のパラレルデータはシリアライザ回路４２０－２に入力される。バッファ回路４０４に対応する３２個のデータレーン上に出力されたパラレルデータのうち、１６個のデータレーン上のパラレルデータはシリアライザ回路４２０－３に入力され、別の１６個のデータレーン上のパラレルデータはシリアライザ回路４２０－４に入力される。リタイマ回路４１８は、Ｓ２Ｄコンバータ回路４２２－１、４２２－２へのクロックレーン上のシングルエンドクロック信号を駆動する。
【0053】
Ｓ２Ｄコンバータ回路４２２－１、４２２－２は各々、リタイマ回路４１８からのクロックレーンから受信したシングルエンドクロック信号から差動クロック信号を生成する。Ｓ２Ｄコンバータ回路４２２－１は、差動クロック信号を２つのクロックレーンを介して信号ドライバ回路４２８に提供し、シングルエンドクロック信号をクロックレーンからのクロックドライバ回路４２４－１、４２４－３に提供する。Ｓ２Ｄコンバータ回路４２２－２は、差動クロック信号を２つのクロックレーンを介して信号ドライバ回路４２８に提供し、シングルエンドクロック信号をクロックレーンからクロックドライバ回路４２４－２、４２４－４に提供する。クロックドライバ回路４２４－１、４２４－２、４２４－３、４２４－４は、受信したシングルエンドクロック信号をバッファリングし、バッファリングされたシングルエンドクロック信号をそれぞれのシリアライザ回路４２０－１、４２０－２、４２０－３、４２０－４に出力する。いくつかの実施例では、クロックドライバ回路４２４－１、４２４－２、４２４－３、４２４－４は、受信されたシングルエンドクロック信号のデューティサイクルを調整してバッファリングされたシングルエンドクロック信号を生成することができる。
【0054】
各シリアライザ回路４１０－１、４１０－２、４１０－３、４１０－４、４２０－１、４２０－２、４２０－３、４２０－４は、受信されたシングルエンドクロック信号に基づいて、それぞれの１６個のデータレーン上で受信されたパラレルデータをシリアライズし、８個のデータレーン上のシリアライズされたデータを信号ドライバ回路４２８に出力する。信号ドライバ回路４２８は、物理チャネル２０４－１２のうちの対応する物理チャネル上の各データ又はクロックレーンから受信されたそれぞれのデータ又はクロック信号を駆動する。信号ドライバ回路４２８は、各データレーン上のシリアライズされたデータを、対応する物理チャネル２０４－１２上のそれぞれのシングルエンドデータ信号（例えば、シングルエンドＮＲＺデータ信号）として駆動し、物理チャネルの対応する対上のクロックレーンの各対上の差動クロック信号を駆動する。信号ドライバ回路４２８はまた、物理チャネル２０４－１２上の信号を等化することができる。
【0055】
レシーバ回路２０２－２Ｒは、デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４の第１のバンク、差動－シングルエンド（Ｄ２Ｓ）コンバータ回路４５２－１、４５２－２の第１のバンク、クロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４の第１のバンク、バッファ回路４５８、デシリアライザ回路４６０－１、４６０－２、４６０－３、４６０－４の第２のバンク、Ｄ２Ｓコンバータ回路４６２－１、４６２－２の第２のバンク、クロックドライバ回路４６４－１、４６４－２、４６４－３、４６４－４の第２のバンク、及びバッファ回路４７０、４７２を含む。
【0056】
図示の実施例では、各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４、４６０－１、４６０－２、４６０－３、４６０－４は、一対の４対８（「４：８」）デシリアライザを含む。各４対８デシリアライザは、４つのデータレーンからデータを受信し、受信されたデータをデシリアライズし、８つのデータレーン上にデシリアライズされたパラレルデータを出力するように構成されている。各４対８デシリアライザは、シングルエンドクロック信号に基づいてデータをデシリアライズするように構成されている。各４対８デシリアライザは、データをデシリアライズするために使用されるシングルエンドクロック信号を出力するように更に構成されている。他の実施例は、異なる比率のシリアライズ及び／又は異なる数のデシリアライザを有し得る異なるデシリアライザ回路を実装することができる。
【0057】
各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４、４６０－１、４６０－２、４６０－３、４６０－４は、物理チャネル２０４－１２のそれぞれの物理チャネルに電気的に接続された入力ノードを有する。図示の実施例では、各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４、４６０－１、４６０－２、４６０－３、４６０－４は、物理チャネル２０４－１２のうちの８つの物理チャネル（「／８」）に電気的に接続された入力ノードを有する。デシリアライザ回路４５０－１の入力ノードが電気的に接続される物理チャネルは、シリアライザ回路４１０－１から生じるデータ信号を搬送する。したがって、デシリアライザ回路４５０－１は、シリアライザ回路４１０－１に通信可能に結合されている。同様に、デシリアライザ回路４５０－２は、シリアライザ回路４１０－２に通信可能に結合され、デシリアライザ回路４５０－３は、シリアライザ回路４１０－３に通信可能に結合され、デシリアライザ回路４５０－４は、シリアライザ回路４１０－４に通信可能に結合され、デシリアライザ回路４６０－１は、シリアライザ回路４２０－１に通信可能に結合され、デシリアライザ回路４６０－２は、シリアライザ回路４２０－２に通信可能に結合され、デシリアライザ回路４６０－３は、シリアライザ回路４２０－３に通信可能に結合され、デシリアライザ回路４６０－４は、シリアライザ回路４２０－４に通信可能に結合されている。
【0058】
いくつかの実施例では、シリアライザ回路４１０－１、４１０－２、４１０－３、４１０－４の第１のバンクは、トランスミッタ回路２０２－１Ｔにおいて、ＩＣダイ１０２－１の横方向側壁１５２－１から物理的に最も遠くに配設され、シリアライザ回路４２０－１、４２０－２、４２０－３、４２０－４の第２のバンクは、トランスミッタ回路２０２－１Ｔにおいて、ＩＣダイ１０２－１の横方向側壁１５２－１に物理的に最も近くに配設される。デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４の第１のバンクは、レシーバ回路２０２－２Ｒにおいて、ＩＣダイ１０２－２の横方向側壁１５２－２に物理的に最も近くに配設され、デシリアライザ回路４６０－１、４６０－２、４６０－３、４６０－４の第２のバンクは、レシーバ回路２０２－２Ｒにおいて、ＩＣダイ１０２－２の横方向側壁１５２－２から物理的に最も遠くに配設される。したがって、シリアライザ回路のバンクは、物理チャネル２０４－１２を通してデシリアライザ回路のバンクに通信可能に結合され、それは、物理チャネル２０４－１２の長さが同じか類似しているため、概して整合及び平衡させることができる。この整合及び平衡は、物理チャネルの負荷を集合的に低減することができるので、物理チャネルを通して信号を駆動するための集合的電力消費を低減することができる。
【0059】
各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４は、バッファ回路４５８のそれぞれの入力ノードに電気的に接続された出力ノードを有する。したがって、デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４は各々、バッファ回路４５８へのデータレーンに電気的に接続された出力ノードを有する。図示の実施例では、各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４は、バッファ回路４５８への１６個のデータレーン（「／１６」）に電気的に接続された出力ノードを有する。各デシリアライザ回路４６０－１、４６０－２は、バッファ回路４７０のそれぞれの入力ノードに電気的に接続された出力ノードを有する。したがって、デシリアライザ回路４６０－１、４６０－２は各々、バッファ回路４７０へのデータレーンに電気的に接続された出力ノードを有する。図示の実施例では、各デシリアライザ回路４６０－１、４６０－２は、バッファ回路４７０への１６個のデータレーン（「／１６」）に電気的に接続された出力ノードを有する。各デシリアライザ回路４６０－３、４６０－４は、バッファ回路４７２のそれぞれの入力ノードに電気的に接続された出力ノードを有する。したがって、デシリアライザ回路４６０－３、４６０－４は各々、バッファ回路４７２へのデータレーンに電気的に接続された出力ノードを有する。図示の実施例では、各デシリアライザ回路４６０－３、４６０－４は、バッファ回路４７２への１６個のデータレーン（「／１６」）に電気的に接続された出力ノードを有する。
【0060】
各Ｄ２Ｓコンバータ回路４５２－１、４５２－２、４６２－１、４６２－２は、物理チャネル２０４－１２のそれぞれの物理チャネルから差動クロック信号を受信し、受信した差動クロック信号からシングルエンドクロック信号を生成し、シングルエンドクロック信号を出力するように構成されている。任意の差動－シングルエンドコンバータ回路が、Ｄ２Ｓコンバータ回路４５２－１、４５２－２、４６２－１、４６２－２として実装され得る。
【0061】
各クロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４は、シングルエンドクロック信号を受信し、シングルエンドクロック信号をバッファリングし、バッファリングされたシングルエンドクロック信号を出力するように構成されている。いくつかの実施例では、各クロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４は、シングルエンドクロック信号のデューティサイクルを調整することができ、更に、シングルエンドクロック信号のデューティサイクルを調整するようにプログラム可能であり得る。いくつかの実施例では、各クロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４は、シングルエンドクロック信号をデスキューすることができ、更に、シングルエンドクロック信号をデスキューするようにプログラム可能であり得る。このプログラム可能性、デューティサイクル調整、及びデスキューの更なる詳細は、後で説明される。クロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４は、図４ＢにおいてＤ２Ｓコンバータ回路及びデシリアライザ回路から独立して図示されているが、実際には、クロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４は、対応するＤ２Ｓコンバータ回路及び／又はデシリアライザ回路に埋め込まれてもよく、及び／又はその一部であってもよい。追加的に、単一のクロックドライバ回路が、対応するＤ２Ｓコンバータ回路及びデシリアライザ回路に対して図示されているが、複数のクロックドライバ回路が、対応するＤ２Ｓコンバータ回路及びデシリアライザ回路に対して実装されてもよい。
【0062】
Ｄ２Ｓコンバータ回路４５２－１、４５２－２、４６２－１、４６２－２の各々は、物理チャネル２０４－１２の物理チャネルに電気的に接続された差動入力ノードを有する。図示の実施例では、各Ｄ２Ｓコンバータ回路４５２－１、４５２－２、４６２－１、４６２－２は、物理チャネル２０４－１２のうちの２つの物理チャネル（「／２」）に電気的に接続された差動入力ノードを有する。Ｄ２Ｓコンバータ回路４５２－１は、クロックドライバ回路４５４－１、４５４－３のそれぞれの入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。Ｄ２Ｓコンバータ回路４５２－２は、クロックドライバ回路４５４－２、４５４－４のそれぞれの入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。Ｄ２Ｓコンバータ回路４６２－１は、クロックドライバ回路４６４－１、４６４－３のそれぞれの入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。Ｄ２Ｓコンバータ回路４６２－２は、クロックドライバ回路４６４－２、４６４－４のそれぞれの入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。
【0063】
クロックドライバ回路４５４－１は、デシリアライザ回路４５０－１の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４５４－２は、デシリアライザ回路４５０－２の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４５４－３は、デシリアライザ回路４５０－３の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４５４－４は、デシリアライザ回路４５０－４の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４６４－１は、デシリアライザ回路４６０－１の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４６４－２は、デシリアライザ回路４６０－２の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４６４－３は、デシリアライザ回路４６０－３の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。クロックドライバ回路４６４－４は、デシリアライザ回路４６０－４の１つ以上のシングルエンドクロック入力ノードに電気的に接続された１つ以上のシングルエンド出力ノードを含む。
【0064】
図示の実施例では、上述したように、各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４、４６０－１、４６０－２、４６０－３、４６０－４は、一対の４対８（「４：８」）デシリアライザを含む。各４対８デシリアライザは、クロックドライバ回路を有する。したがって、各クロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４は、明示的に図示されていないが、２つのクロックドライバ回路を含む。Ｄ２Ｓコンバータ回路４５２－１、４５２－２、４６２－１、４６２－２は、クロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４の各々のうちのそれぞれの２つのクロックドライバ回路の各々にシングルエンドクロック信号を生成かつ提供するように構成されている。クロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４の各クロックドライバ回路は、シングルエンドクロック信号を駆動し、いくつかの事例では、それぞれの４対８デシリアライザに対して、シングルエンドクロック信号をデスキューし、かつ／又はシングルエンドクロック信号のデューティサイクルを調整するように構成されている。例えば、Ｄ２Ｓコンバータ回路４５２－１は、クロックドライバ回路４５４－１の２つのクロックドライバ回路にシングルエンドクロック信号を提供するように構成され、それらのクロックドライバ回路の各々は、デシリアライザ回路４５０－１の４対８デシリアライザのそれぞれ１つに出力されるそれぞれのシングルエンドクロック信号を駆動することができる。
【0065】
デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４、４６０－１、４６０－２、４６０－３、４６０－４は、それぞれのシングルエンドクロック入力ノード上で、かつそれぞれのクロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４から受信されたシングルエンドクロック信号を使用してデータをデシリアライズするように構成されている。各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４は、バッファ回路４５８のそれぞれの入力ノードに電気的に接続されたクロック出力ノードを有する。したがって、デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４は各々、バッファ回路４５８へのクロックレーンに電気的に接続されたクロック出力ノードを有する。図示の実施例では、各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４は、バッファ回路４５８への２個のデータレーン（「／２」）に電気的に接続されたクロック出力ノードを有する。各デシリアライザ回路４６０－１、４６０－２は、バッファ回路４７０のそれぞれの入力ノードに電気的に接続されたクロック出力ノードを有する。したがって、デシリアライザ回路４６０－１、４６０－２は各々、バッファ回路４７０へのクロックレーンに電気的に接続されたクロック出力ノードを有する。図示の実施例では、各デシリアライザ回路４６０－１、４６０－２は、バッファ回路４７０への２個のデータレーン（「／２」）に電気的に接続されたクロック出力ノードを有する。各デシリアライザ回路４６０－３、４６０－４は、バッファ回路４７２のそれぞれの入力ノードに電気的に接続されたクロック出力ノードを有する。したがって、デシリアライザ回路４６０－３、４６０－４は各々、バッファ回路４７２へのクロックレーンに電気的に接続されたクロック出力ノードを有する。図示の実施例では、各デシリアライザ回路４６０－３、４６０－４は、バッファ回路４７２への２つのデータレーン（「／２」）に電気的に接続されたクロック出力ノードを有する。前述のように、各デシリアライザ回路は、一対の４対８デシリアライザを含み、４対８デシリアライザの各々は、それぞれの４対８デシリアライザがデータをデシリアライズするために使用するクロック信号を出力するように構成されている。したがって、図示の実施例では、各デシリアライザ回路は、２つのクロック信号をそれぞれの２つのクロックレーンに出力するように示されている。
【0066】
バッファ回路４５８は、デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４のそれぞれの出力ノードに電気的に接続された入力ノードを有する。したがって、バッファ回路４５８は、デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４からのデータレーン及びクロックレーンに電気的に接続された入力ノードを有する。図示の実施例では、バッファ回路４５８は、デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４の各々からの１６個のデータレーン（「／１６」）及び２個のクロックレーン（「／２」）に電気的に接続された入力ノードを有する。バッファ回路４５８は、例えば、データレーン及びクロックレーンからそれぞれ受信されたデータ信号及びクロック信号を更に駆動するためのバッファ回路又はドライバ回路を含むことができる。
【0067】
バッファ回路４５８は、それぞれのデータレーン及びクロックレーンに電気的に接続された出力ノードを有する。図示の実施例では、バッファ回路４５８の出力ノードに電気的に結合された合計６４個のデータレーンが示されており（「／３２」及び「／３２」）、バッファ回路４５８の出力ノードに電気的に結合された合計８個のクロックレーンが示されている（「／４」及び「／４」）。
【0068】
バッファ回路４７０は、図示の実施例では、７２個のバッファ回路を含むことができ、各バッファ回路は、デシリアライザ回路４６０－１、４６０－２又はバッファ回路４５８からのデータレーン又はクロックレーンに電気的に接続された入力ノードと、ＩＣダイ１０２－２のインターフェース回路（図示せず）に電気的に接続された出力ノードとを有する。したがって、バッファ回路４７０の入力ノードに電気的に結合された合計６４個のデータレーンが示されており（「／３２」、「／１６」、及び「／１６」）、バッファ回路４７０の出力ノードに電気的に結合された６４個のデータレーンが示されている（「／６４」）。更に、バッファ回路４７０の入力ノードに電気的に結合された合計８個のクロックレーンが示されており（「／４」、「／２」、及び「／２」）、バッファ回路４７０の出力ノードに電気的に結合された８個のクロックレーンが示されている（「／８」）。同様に、バッファ回路４７２は、図示の実施例では、７２個のバッファ回路を含むことができ、各バッファ回路は、デシリアライザ回路４６０－３、４６０－４又はバッファ回路４５８からのデータレーン又はクロックレーンに電気的に接続された入力ノードと、ＩＣダイ１０２－２のインターフェース回路に電気的に接続された出力ノードとを有する。したがって、バッファ回路４７２の入力ノードに電気的に結合された合計６４個のデータレーンが示されており（「／３２」、「／１６」、及び「／１６」）、バッファ回路４７２の出力ノードに電気的に結合された６４個のデータレーンが示されている（「／６４」）。更に、バッファ回路４７２の入力ノードに電気的に結合された合計８個のクロックレーンが示されており（「／４」、「／２」、及び「／２」）、バッファ回路４７２の出力ノードに電気的に結合された８個のクロックレーンが示されている（「／８」）。バッファ回路４７０、４７２は、それぞれの６４個のデータレーン及び８個のクロックレーンからパラレルデータ及びシングルエンドクロック信号を受信し、ＩＣダイ１０２－２のインターフェース回路へのそれぞれの６４個のデータレーン及び８個のクロックレーンにパラレルデータ及びシングルエンドクロック信号を出力するように構成されている。
【0069】
図示された実施例の動作において、各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４、４６０－１、４６０－２、４６０－３、４６０－４は、物理チャネル２０４－１２のうちのそれぞれの８個の物理チャネルからシングルエンドデータ信号を受信し、各Ｄ２Ｓコンバータ回路４５２－１、４５２－２、４６２－１、４６２－２は、物理チャネル２０４－１２のうちのそれぞれの２つの物理チャネルから差動クロック信号を受信する。各Ｄ２Ｓコンバータ回路４５２－１、４５２－２、４６２－１、４６２－２は、受信された差動クロック信号をシングルエンドクロック信号に変換し、シングルエンドクロック信号をそれぞれのクロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４に提供する。Ｄ２Ｓコンバータ回路４５２－１は、シングルエンドクロック信号をクロックドライバ回路４５４－１、４５４－３に提供する。Ｄ２Ｓコンバータ回路４５２－２は、シングルエンドクロック信号をクロックドライバ回路４５４－２、４５４－４に提供する。Ｄ２Ｓコンバータ回路４６２－１は、シングルエンドクロック信号をクロックドライバ回路４６４－１、４６４－３に提供する。Ｄ２Ｓコンバータ回路４６２－２は、シングルエンドクロック信号をクロックドライバ回路４６４－２、４６４－４に提供する。クロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４は、受信したシングルエンドクロック信号をバッファリングし、バッファリングされたシングルエンドクロック信号をそれぞれのデシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４、４６０－１、４６０－２、４６０－３、４６０－４に出力する。いくつかの実施例では、各クロックドライバ回路４５４－１、４５４－２、４５４－３、４５４－４、４６４－１、４６４－２、４６４－３、４６４－４は、受信したシングルエンドクロック信号をデスキューし、及び／又は受信したシングルエンドクロック信号のデューティサイクルを調整し、出力されるシングルエンドクロック信号は、デスキューされ、及び／又は調整されたデューティサイクルを有することができる。
【0070】
各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４、４６０－１、４６０－２、４６０－３、４６０－４は、受信されたシングルエンドクロック信号に基づいて、物理チャネル２０４－１２のそれぞれの８個の物理チャネルから受信されたデータをキャプチャ及びデシリアライズし、１６個のデータレーン上のパラレルデータをバッファ回路４５８、４７０、又は４７２に出力し、それぞれのクロックレーン上のデータをデシリアライズするために使用されるシングルエンドクロック信号をバッファ回路４５８、４７０、又は４７２に出力する。上述したように、図示の実施例では、各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４、４６０－１、４６０－２、４６０－３、４６０－４は、２つの４対８デシリアライザを含み、４対８デシリアライザの各々は、シングルエンドクロック信号を出力する。したがって、図示の実施例では、各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４、４６０－１、４６０－２、４６０－３、４６０－４は、それぞれのクロックレーン上に２つのシングルエンドクロック信号を出力する。各デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４は、パラレルデータ及びシングルエンドクロック信号をバッファ回路４５８に出力する。各デシリアライザ回路４６０－１、４６０－２は、パラレルデータ及びシングルエンドクロック信号をバッファ回路４７０に出力する。各デシリアライザ回路４６０－３、４６０－４は、パラレルデータ及びシングルエンドクロック信号をバッファ回路４７２に出力する。
【0071】
バッファ回路４５８は、デシリアライザ回路４５０－１、４５０－２、４５０－３、４５０－４の各々から、１６個のデータレーンからのパラレルデータ、及び２個のクロックレーンからの２つのシングルエンドクロック信号を受信する。バッファ回路４５８は、データ及びシングルエンドクロック信号をバッファリング又は駆動し、対応する６４個のデータレーン及び８個のクロックレーン上のそれぞれのパラレルデータ及びシングルエンドクロック信号をバッファ回路４７０、４７２に出力する。これら６４個のデータレーン及び８個のクロックレーンのうち、バッファ回路４７０への３２個のデータレーン上のパラレルデータ出力及び４個のクロックレーン上のシングルエンドクロック信号は、デシリアライザ回路４５０－１からの１６個のデータレーン上で受信されたパラレルデータ及び２個のクロックレーン上のシングルエンドクロック信号、及びデシリアライザ回路４５０－２からの１６個のデータレーン及び２個のクロックレーン上のシングルエンドクロック信号に対応する。更に、これら６４個のデータレーン及び８個のクロックレーンのうち、バッファ回路４７２への３２個のデータレーン上のパラレルデータ出力及び４個のクロックレーン上のシングルエンドクロック信号は、デシリアライザ回路４５０－３からの１６個のデータレーン上で受信されたパラレルデータ及び２個のクロックレーン上のシングルエンドクロック信号、及びデシリアライザ回路４５０－４からの１６個のデータレーン及び２個のクロックレーン上のシングルエンドクロック信号に対応する。
【0072】
バッファ回路４７０、４７２は、それぞれの６４個のデータレーンからパラレルデータ及び８個のクロックレーンからシングルエンドクロック信号を受信し、対応する６４個のデータレーン及び８個のクロックレーン上のパラレルデータ及びクロック信号をＩＣダイ１０２－２のインターフェース回路に出力する。バッファ回路４７０に入力される６４個のデータレーン上のパラレルデータ及び８個のクロックレーン上のシングルエンドクロック信号のうち、１６個のデータレーン上のパラレルデータ及び２個のクロックレーン上のシングルエンドクロック信号は、デシリアライザ回路４６０－１から入力され、１６個のデータレーン上のパラレルデータ及び２個のクロックレーン上のシングルエンドクロック信号は、デシリアライザ回路４６０－２から入力され、３２個のデータレーン上のパラレルデータ及び４個のクロックレーン上のシングルエンドクロック信号は、バッファ回路４５８から入力される。バッファ回路４７２に入力される６４個のデータレーン上のパラレルデータ及び８個のクロックレーン上のシングルエンドクロック信号のうち、１６個のデータレーン上のパラレルデータ及び２個のクロックレーン上のシングルエンドクロック信号は、デシリアライザ回路４６０－３から入力され、１６個のデータレーン上のパラレルデータ及び２個のクロックレーン上のシングルエンドクロック信号は、デシリアライザ回路４６０－４から入力され、３２個のデータレーン上のパラレルデータ及び４個のクロックレーン上のシングルエンドクロック信号は、バッファ回路４５８から入力される。
【0073】
前述の実施例では、レシーバ回路２０２－２Ｒは、トランスミッタ回路２０２－１Ｔから差動クロック信号を受信し、受信した差動クロック信号を使用して（シングルエンドクロック信号への変換によって）、物理チャネル２０４－１２を介してトランスミッタ回路２０２－１Ｔから送信されたデータをキャプチャする。したがって、上述の通信は、ソース同期通信である。ソース同期通信を実装することは、レシーバ回路内のクロックデータ回復（ＣＤＲ）回路を実装することを不要にすることができ、それは電力効率を増加させることができる。
【0074】
追加的に、前述の実施例では、複数のシングルエンドデータ信号が生成され、その後、単一のクロック信号に対して、それらの複数のシングルエンドデータ信号からデータがキャプチャされる。図示の実施例では、（１６個の物理チャネルを通して送信される）１６個のシングルエンドデータ信号は、単一のクロック信号を共有する。例えば、パラレルデータは、Ｓ２Ｄコンバータ回路４１２－１からのシングルエンドクロック信号に基づいて、シリアライザ回路４１０－１、４１０－３によってシリアライズされ、１６個のシングルエンドデータ信号が、シリアライザ回路４１０－１、４１０－３からのそれぞれ８個のデータレーン上のシリアライズされたデータに基づいて、信号ドライバ回路４２８からの１６個の物理チャネル上で送信される。Ｓ２Ｄコンバータ回路４１２－１からの１つの差動クロック信号は、信号ドライバ回路４２８を介して、２つの物理チャネル上に送信される。Ｄ２Ｓコンバータ回路４５２－１は、差動クロック信号を受信し、デシリアライザ回路４５０－１、４５０－３によって、１６個の物理チャネル上の１６個のシングルエンドデータ信号からデータをキャプチャするために使用されるシングルエンドクロック信号を生成する。クロック信号に対するデータ信号の他の比率を実装することができる。クロック信号に対するデータ信号の高い比率を使用することは、ＷＬＦＯパッケージ１００内の物理チャネルについて面積効率をよくすることができ、データ信号ごとに低減された数のクロック信号が実装されるので、電力効率をよくすることができる。
【0075】
より多くの又はより少ないバンクのシリアライザ回路及び対応するＳ２Ｄコンバータ回路並びにクロックドライバ回路が、トランスミッタ回路に含まれ得る。リタイマ回路は、トランスミッタ回路にわたって伝搬される信号のタイミングのために必要に応じて含まれるか、又は省略され得る。例えば、１つ以上のリタイマ回路が、トランスミッタ回路に含まれる追加のバンクのために実装され得る。同様に、より多くの又はより少ないバンクのデシリアライザ回路及び対応するＤ２Ｓコンバータ回路並びにクロックドライバ回路が、レシーバ回路に含まれ得る。バッファ回路（バッファ回路４５８のような）は、より多くの又はより少ないバンクのデシリアライザ回路を有するレシーバ回路にわたって伝搬される信号のために必要に応じて含まれるか、又は省略され得る。
【0076】
図５は、いくつかの実施例による、クロックドライバ回路５００の回路図である。クロックドライバ回路５００は、図４Ａ及び図４Ｂのトランスミッタ回路内の任意のクロックドライバ回路として実装され得る。前述したように、クロックドライバ回路５００は、対応するＳ２Ｄコンバータ回路とシリアライザ回路とから分離され、それらの間に介在する回路とすることができ、あるいは、対応するＳ２Ｄコンバータ回路及び／又は対応するシリアライザ回路に埋め込むか、又は実装することができる。クロックドライバ回路５００は、シングルエンドクロック信号のデューティサイクルを調整するようにプログラム可能である。
【0077】
クロックドライバ回路５００は、ｐ型トランジスタ５０２、５０４（例えば、ｐ型電界効果トランジスタ（field effect transistor、ＦＥＴ））及びｎ型トランジスタ５０６、５０８（例えば、ｎ型ＦＥＴ）を含む。ｐ型トランジスタ５０２のソースノードは、第１の電源ノード（例えば、ＶＤＤ電源ノード）に電気的に接続され、ｐ型トランジスタ５０２のドレインノードは、ｐ型トランジスタ５０４のソースノードに電気的に接続されている。ｐ型トランジスタ５０４のドレインノードは、ｎ型トランジスタ５０６のドレインノードに電気的に接続され、ｎ型トランジスタ５０６のソースノードは、ｎ型トランジスタ５０８のドレインノードに電気的に接続されている。ｎ型トランジスタ５０８のソースノードは、第２の電源ノード（例えば、接地ノード）に電気的に接続されている。ｐ型トランジスタ５０４及びｎ型トランジスタ５０６のゲートノードは、入力ノード５１０に電気的に接続され、及び／又は入力ノード５１０の少なくとも一部を形成する。ｐ型トランジスタ５０４及びｎ型トランジスタ５０６のドレインノードは、出力ノード５１２に電気的に接続され、及び／又は出力ノード５１２の少なくとも一部を形成する。ｐ型トランジスタ５０２のゲートノードは、第１の制御ノード５１４に電気的に接続され、ｎ型トランジスタ５０８のゲートノードは、第２の制御ノード５１６に電気的に接続されている。
【0078】
シングルエンド入力クロック信号（Ｃｌｋｉｎ）は、動作において、入力ノード５１０上でクロックドライバ回路５００に入力され、相補シングルエンド出力クロック信号（Ｃｌｋｏｕｔ＿ｂ）は、出力ノード５１２上でクロックドライバ回路５００から出力される。一般に、相補シングルエンド出力クロック信号（Ｃｌｋｏｕｔ＿ｂ）は、シングルエンド入力クロック信号（Ｃｌｋｉｎ）の論理補数である。それぞれの制御信号（Ｃｔｌ＿１及びＣｔｌ＿２）は、動作において、第１の制御ノード５１４及び第２の制御ノード５１６に印加される。制御信号は、クロックドライバ回路５００をバイアスして、ｐ型トランジスタ５０２とｎ型トランジスタ５０８との間に電気的に接続されたインバータ（例えば、ｐ型トランジスタ５０４及びｎ型トランジスタ５０６）のスイッチング閾値を調整する。スイッチング閾値を調整することで、出力ノード５１２上の電圧（例えば、相補シングルエンド出力クロック信号（Ｃｌｋｏｕｔ＿ｂ））が、入力ノード５１０上の電圧（例えば、シングルエンド入力クロック信号（Ｃｌｋｉｎ））に対して、論理ローから論理ハイに、又は論理ハイから論理ローに遷移するときに変化する。したがって、制御信号を使用してクロックドライバ回路５００をバイアスすることは、相補シングルエンド出力クロック信号（Ｃｌｋｏｕｔ＿ｂ）に、シングルエンド入力クロック信号（Ｃｌｋｉｎ）に対して調整されたデューティサイクルを有するようにさせることができる。
【0079】
いくつかの実施例では、第１の制御ノード５１４及び第２の制御ノード５１６は、それぞれのデジタルアナログコンバータ（digital-to-analog converter、ＤＡＣ）の出力ノードに電気的に接続されている。ＤＡＣは、プログラム可能であるメモリ素子（例えば、レジスタ、電子ヒューズ（ｅＦｕｓｅ）、又は他のメモリ）に電気的に結合することができる。メモリ素子は、第１の制御ノード５１４又は第２の制御ノード５１６に印加されるそれぞれの制御信号（Ｃｔｌ＿１、Ｃｔｌ＿２）の電圧に対応するデジタル値を用いてプログラム又は書き込むことができる。メモリ素子は、デジタル値をそれぞれのＤＡＣに提供するように構成され、ＤＡＣは、デジタル値を、ＤＡＣがそれぞれの第１の制御ノード５１４及び第２の制御ノード５１６に印加するアナログ電圧に変換する。メモリ素子にプログラム又は書き込まれた異なる値は、異なるアナログ電圧をそれぞれの第１の制御ノード５１４及び第２の制御ノード５１６に印加させ、それは次に、シングルエンドクロックのデューティサイクルが異なるように調整されることを引き起こすことができる。したがって、そのような実施例では、クロックドライバ回路５００は、シングルエンドクロック信号のデューティサイクルを調整するようにプログラム可能であり得る。
【0080】
クロックドライバ回路５００は、他の実施例では追加の構成要素を含むことができる。例えば、クロックドライバ回路５００は、ｐ型トランジスタ５０４及びｎ型トランジスタ５０６のドレインに電気的に接続された入力ノードと、出力ノード５１２に電気的に接続された出力ノードとを有することができるインバータを含むことができる（例えば、インバータは、ドレインと出力ノード５１２との間に電気的に接続することができる）。そのような実施例では、シングルエンド出力クロック信号は、概して、場合によっては調整されたデューティサイクルを用いて、シングルエンド入力クロック信号（Ｃｌｋｉｎ）に論理的に対応することができる（例えば、シングルエンド入力クロック信号（Ｃｌｋｉｎ）の論理補数ではない）。
【0081】
図６は、いくつかの実施例による、クロックドライバ回路６００の回路図である。クロックドライバ回路６００は、図４Ａ及び図４Ｂのレシーバ回路内の任意のクロックドライバ回路として実装され得る。前述したように、クロックドライバ回路６００は、対応するＤ２Ｓコンバータ回路とデシリアライザ回路とから分離され、それらの間に介在する回路とすることができ、あるいは、対応するＤ２Ｓコンバータ回路及び／又は対応するデシリアライザ回路に埋め込むか、又は実装することができる。クロックドライバ回路６００は、シングルエンドクロック信号のデューティサイクルをデスキューし、調整するようにプログラム可能である。
【0082】
クロックドライバ回路６００は、デスキュー段及びデューティサイクル調整段を含む。デスキュー段は、バッファ６０２－１、６０２－２、６０２－３、６０２－４、６０２－５、６０２－６、６０２－７、インバータ６１０－０、６１０－２、６１０－４、６１０－６、６２０－１、６２０－３、６２０－５、６２０－７、６３０、６３２、マルチプレクサ６１２、６２２、及びプログラム可能インバータ６１４、６２４を含む。バッファ６０２－１、６０２－２、６０２－３、６０２－４、６０２－５、６０２－６、６０２－７は、直列に接続されている。バッファ６０２－１の入力ノードは、クロックドライバ回路６００の入力ノードであり、タップ０ノード６０４－０である。バッファ６０２－１の出力ノードは、タップ１ノード６０４－１であり、バッファ６０２－２の入力ノードに電気的に接続されている。バッファ６０２－２の出力ノードは、タップ２ノード６０４－２であり、バッファ６０２－３の入力ノードに電気的に接続されている。バッファ６０２－３の出力ノードは、タップ３ノード６０４－３であり、バッファ６０２－４の入力ノードに電気的に接続されている。バッファ６０２－４の出力ノードは、タップ４ノード６０４－４であり、バッファ６０２－５の入力ノードに電気的に接続されている。バッファ６０２－５の出力ノードは、タップ５ノード６０４－５であり、バッファ６０２－６の入力ノードに電気的に接続されている。バッファ６０２－６の出力ノードは、タップ６ノード６０４－６であり、バッファ６０２－７の入力ノードに電気的に接続されている。バッファ６０２－７の出力ノードは、タップ７ノード６０４－７である。
【0083】
偶数タップノード（例えば、タップ０ノード６０４－０、タップ２ノード６０４－２、等）は、インバータ６１０－０、６１０－２、６１０－４、６１０－６のそれぞれの入力ノードに電気的に接続され、奇数タップノード（例えば、タップ１ノード６０４－１、タップ３ノード６０４－３、等）は、インバータ６２０－１、６２０－３、６２０－５、６２０－７のそれぞれの入力ノードに電気的に接続されている。インバータ６１０－０、６１０－２、６１０－４、６１０－６の出力ノードは、マルチプレクサ６１２のそれぞれの入力ノードに電気的に接続され、インバータ６２０－１、６２０－３、６２０－５、６２０－７の出力ノードは、マルチプレクサ６２２のそれぞれの入力ノードに電気的に接続されている。
【0084】
より具体的には、タップ０ノード６０４－０は、インバータ６１０－０の入力ノードに電気的に接続され、インバータ６１０－０の出力ノードは、マルチプレクサ６１２の入力ノードに電気的に接続されている。タップ２ノード６０４－２は、インバータ６１０－２の入力ノードに電気的に接続され、インバータ６１０－２の出力ノードは、マルチプレクサ６１２の入力ノードに電気的に接続されている。タップ４ノード６０４－４は、インバータ６１０－４の入力ノードに電気的に接続され、インバータ６１０－４の出力ノードは、マルチプレクサ６１２の入力ノードに電気的に接続されている。タップ６ノード６０４－６は、インバータ６１０－６の入力ノードに電気的に接続され、インバータ６１０－６の出力ノードは、マルチプレクサ６１２の入力ノードに電気的に接続されている。
【0085】
タップ１ノード６０４－１は、インバータ６２０－１の入力ノードに電気的に接続され、インバータ６２０－１の出力ノードは、マルチプレクサ６２２の入力ノードに電気的に接続されている。タップ３ノード６０４－３は、インバータ６２０－３の入力ノードに電気的に接続され、インバータ６２０－３の出力ノードは、マルチプレクサ６２２の入力ノードに電気的に接続されている。タップ５ノード６０４－５は、インバータ６２０－５の入力ノードに電気的に接続され、インバータ６２０－５の出力ノードは、マルチプレクサ６２２の入力ノードに電気的に接続されている。タップ７ノード６０４－７は、インバータ６２０－７の入力ノードに電気的に接続され、インバータ６２０－７の出力ノードは、マルチプレクサ６２２の入力ノードに電気的に接続されている。
【0086】
マルチプレクサ６１２の出力ノードは、プログラム可能インバータ６１４の入力ノードに電気的に接続され、マルチプレクサ６２２の出力ノードは、プログラム可能インバータ６２４の入力ノードに電気的に接続されている。プログラム可能インバータ６１４の出力ノード及びプログラム可能インバータ６２４の出力ノードは、互いに電気的に接続され、インバータ６３０の入力ノードに電気的に接続されている。インバータ６３０の出力ノードは、インバータ６３２の入力ノードに電気的に接続され、インバータ６３２の出力ノードは、デスキュー段の出力ノードであり、デューティサイクル調整段の入力ノード５１０に電気的に接続されている。
【0087】
マルチプレクサ６１２、６２２は、それぞれのメモリ素子に電気的に結合されたそれぞれの選択制御ノードを有することができる。メモリ素子は、マルチプレクサ６１２、６２２の選択制御ノードに提供されるデジタル値を用いてプログラム又は書き込みされ得る。したがって、マルチプレクサ６１２、６２２は、メモリ素子にプログラム又は書き込まれたデジタル値に基づいて、それぞれのマルチプレクサ６１２、６２２の所与の入力ノードに入力される信号を選択的に出力するように構成することができる。
【0088】
図６の図示された実施例の動作を説明する前に、図７は、いくつかの実施例によるプログラム可能インバータ７００の回路図である。図６のプログラム可能インバータ６１４、６２４の各々は、図７のプログラム可能インバータ７００のように実装され得る。プログラム可能インバータ７００は、ｎ個のインバータ段７０２－１、７０２－２、．．．７０２－ｎ（個別に又は集合的に、インバータ段７０２）を含む。
【0089】
各インバータ段７０２は、ｐ型トランジスタ７０４、７０６及びｎ型トランジスタ７０８、７１０を含む。ｐ型トランジスタ７０４のソースノードは、第１の電源ノード（例えば、ＶＤＤ電源ノード）に電気的に接続され、ｐ型トランジスタ７０４のドレインノードは、ｐ型トランジスタ７０６のソースノードに電気的に接続されている。ｐ型トランジスタ７０６のドレインノードは、ｎ型トランジスタ７０８のドレインノードに電気的に接続され、ｎ型トランジスタ７０８のソースノードは、ｎ型トランジスタ７１０のドレインノードに電気的に接続されている。ｎ型トランジスタ７１０のソースノードは、第２の電源ノード（例えば、接地ノード）に電気的に接続されている。ｐ型トランジスタ７０６及びｎ型トランジスタ７０８のゲートノードは、入力ノード７１２に電気的に接続され、及び／又は入力ノード７１２の少なくとも一部を形成する。ｐ型トランジスタ７０６及びｎ型トランジスタ７０８のドレインノードは、出力ノード７１４に電気的に接続され、及び／又は出力ノード７１４の少なくとも一部を形成する。ｐ型トランジスタ７０４のゲートノードは、それぞれの相補イネーブルノード（ＥＮＢｘ）７１６に電気的に接続され、ｎ型トランジスタ７１０のゲートノードは、イネーブルノード（ＥＮｘ）７１８に電気的に接続され、ここで、ｘは、対応するインバータ段７０２を示す（例えば、インバータ段７０２－１の場合、ｘは、１である）。
【0090】
いくつかの実施例では、各イネーブルノード（ＥＮｘ）７１８は、プログラム可能であるメモリ素子（例えば、レジスタ、ｅＦｕｓｅ、又は他のメモリ）に電気的に結合されている。メモリ素子は、論理ハイ又は論理ローであるデジタル値を用いてプログラム又は書き込みされ得、その論理ハイ又は論理ロー値は、所与のインバータ段７０２のそれぞれのイネーブルノード（ＥＮｘ）７１８に印加される。メモリ素子と所与のインバータ段７０２のそれぞれの相補イネーブルノード（ＥＮＢｘ）７１６との間にインバータを電気的に結合して、メモリ素子にプログラムされた又は書き込まれた値を論理的に補完することができ、この論理的に補完された値は、それぞれの相補イネーブルノード（ＥＮＢｘ）７１６に印加される。
【0091】
インバータ段７０２は、インバータ段７０２のメモリ素子に書き込まれた値に基づいて、プログラム可能インバータ７００内で選択的に動作可能に結合され得るインバータを含む。所与のインバータ段７０２－ｘについて、イネーブルノード（ＥＮｘ）７１８上の信号が論理ハイ（例えば、電源電圧ＶＤＤ）であり、相補イネーブルノード（ＥＮＢｘ）７１６上の信号が対応して論理ロー（例えば、接地電位）であるとき、ｐ型トランジスタ７０４及びｎ型トランジスタ７１０は導通状態にあり、これは、ｐ型トランジスタ７０６及びｎ型トランジスタ７０８によって形成されるインバータをプログラム可能インバータ７００において動作可能に結合させる。逆に、イネーブルノード（ＥＮｘ）７１８上の信号が論理ローであり、相補イネーブルノード（ＥＮＢｘ）７１６上の信号が対応して論理ハイであるとき、ｐ型トランジスタ７０４及びｎ型トランジスタ７１０は非導通又は開状態にあり、これは、ｐ型トランジスタ７０６及びｎ型トランジスタ７０８によって形成されるインバータをプログラム可能インバータ７００において動作可能に分離させる。
【0092】
プログラム可能インバータ７００において動作可能に結合されるインバータ段７０２の所望の数のインバータをプログラムすることによって、プログラム可能インバータ７００によって出力される信号のドライバビリティをプログラムすることができる。各インバータ段７０２のインバータが同じドライバビリティを有する（例えば、対応するトランジスタ７０６、７０８が、それぞれのチャネルの同じ幅及び長さを有する）と仮定すると、プログラム可能インバータ７００において動作可能に結合されるインバータ段７０２のインバータの数を増加させることは、プログラム可能インバータ７００のドライバビリティを増加させ、逆に、プログラム可能インバータ７００において動作可能に結合されるインバータ段７０２のインバータの数を減少させることは、プログラム可能インバータ７００のドライバビリティを減少させる。
【0093】
図６に戻って参照すると、動作において、クロック信号（Ｃｌｋ０）は、クロックドライバ回路６００のタップ０ノード６０４－０に入力される。このクロック信号は、直列に接続されたバッファ６０２－１～６０２－７を通って伝搬される。バッファを通って伝搬するクロック信号のレイテンシは、そのバッファによって出力されるクロック信号を遅延させる。したがって、タップ１ノード６０４－１上のバッファ６０２－１によって出力されるクロック信号（Ｃｌｋ１）は、１回遅延される。バッファ６０２－２によってタップ－２ノード６０４－２に出力されるクロック信号（Ｃｌｋ２）は、２回遅延される。バッファ６０２－３によってタップ３ノード６０４－３上に出力されるクロック信号（Ｃｌｋ３）は、３回遅延される。バッファ６０２－４によってタップ４ノード６０４－４上に出力されるクロック信号（Ｃｌｋ４）は、４回遅延される。バッファ６０２－５によってタップ５ノード６０４－５上に出力されるクロック信号（Ｃｌｋ５）は、５回遅延される。バッファ６０２－６によってタップ６ノード６０４－６上に出力されるクロック信号（Ｃｌｋ６）は、６回遅延される。バッファ６０２－７によってタップ７ノード６０４－７上に出力されるクロック信号（Ｃｌｋ７）は、７回遅延される。
【0094】
様々なクロック信号は、それぞれのインバータ６１０－０～６１０－６及び６２０－１～６２０－７に入力され、これらのインバータは、クロック信号を反転し、反転されたクロック信号をそれぞれのマルチプレクサ６１２、６２２に出力する。マルチプレクサ６１２は、マルチプレクサ６１２の選択制御ノードに提供されるメモリ素子にプログラムされた、又は書き込まれたデジタル値に基づいて、偶数倍の遅延を有するクロック信号（例えば、クロック信号（Ｃｌｋ０、Ｃｌｋ２、Ｃｌｋ４、Ｃｌｋ６））を選択的に出力する。マルチプレクサ６２２は、マルチプレクサ６２２の選択制御ノードに提供されるメモリ素子にプログラムされた、又は書き込まれたデジタル値に基づいて、奇数倍の遅延を有するクロック信号（例えば、クロック信号（Ｃｌｋ１、Ｃｌｋ３、Ｃｌｋ５、Ｃｌｋ７））を選択的に出力する。概して、いくつかの事例において異なるが、マルチプレクサ６１２、６２２によって出力されるクロック信号は、１つの遅延（例えば、１つのバッファを通って伝搬した結果として生じる遅延）の遅延差を有する。例えば、４回遅延された反転クロック信号（Ｃｌｋ４）がマルチプレクサ６１２から選択的に出力される場合、３回遅延された反転クロック信号（Ｃｌｋ３）又は５回遅延された反転クロック信号（Ｃｌｋ５）が一般的にマルチプレクサ６２２から出力される。
【0095】
マルチプレクサ６１２、６２２から出力された反転クロック信号は、それぞれのプログラム可能インバータ６１４、６２４に入力される。プログラム可能インバータ６１４、６２４からインバータ６３０の入力ノードに出力されるクロック信号は、プログラム可能インバータ６１４、６２４の各々のドライバビリティに基づく。本明細書の説明を明確にするために、マルチプレクサ６１２によって出力されるクロック信号は、クロックドライバ回路６００に入力されるクロック信号（Ｃｌｋ０）の位相に対して位相差θＥＶＥＮを有し、マルチプレクサ６２２によって出力されるクロック信号は、クロック信号（Ｃｌｋ０）の位相に対して位相差θＯＤＤを有する。更に、プログラム可能インバータ６１２は、駆動強度ＤＥＶＥＮを有し、プログラム可能インバータ６２２は、駆動強度ＤＯＤＤを有する。インバータ６３０への結果として生じるクロック信号入力は、クロック信号（Ｃｌｋ０）の位相に対して位相差θｄｅｓｋｅｗを有する。位相差θｄｅｓｋｅｗは、一般に、（ｉ）（ａ）駆動強度ＤＥＶＥＮ及び駆動強度ＤＯＤＤの和に対する駆動強度ＤＥＶＥＮの比と（ｂ）位相差θＥＶＥＮとの積と、（ｉｉ）（ａ）駆動強度ＤＥＶＥＮと駆動強度ＤＯＤＤの和に対する駆動強度ＤＯＤＤの比と（ｂ）位相差θＯＤＤとの積との和である。これは数学的に以下のように言い換えられる。
【0096】
【数1】
【0097】
結果として生じるクロック信号は、バッファ回路として機能するインバータ６３０、６３２を通過し、デューティサイクル調整段に入力される。前述の説明から分かるように、どのクロック信号がマルチプレクサ６１２、６２２から出力されるかをプログラムに従って選択することによって、位相差θＥＶＥＮ、θＯＤＤをプログラムに従って選択することができ、プログラム可能インバータ６１４、６２４内のインバータ段をプログラムに従って動作可能に結合することによって、ドライバビリティ及び駆動強度ＤＥＶＥＮ、ＤＯＤＤをプログラムに従って選択することができる。したがって、クロックドライバ回路６００のデスキュー段から出力されるクロック信号の結果として生じる位相差θｄｅｓｋｅｗは、プログラムに従って選択することができる。
【0098】
図示の実施例では、マルチプレクサ６１２、６２２、プログラム可能インバータ６１４、６２４、及びインバータ６３０、６３２は、相補型金属酸化膜半導体ベースの（ＣＭＯＳベースの）位相補間器を形成し、かつ／又はそれに含まれる。ＣＭＯＳベースであることは、位相補間器が電力効率がよく、低電力を消費することを可能にする。
【0099】
クロックドライバ回路６００のデューティサイクル調整段は、図５に関して上述したように、ｐ型トランジスタ５０２、５０４及びｎ型トランジスタ５０６、５０８を含む。デューティサイクル調整段（例えば、ｐ型トランジスタ５０２、５０４及びｎ型トランジスタ５０６、５０８）は、図５に関して上記で説明したようにクロック信号のデューティサイクルを調整するように構成され、したがって、図６におけるデューティサイクル調整段の詳細な説明は、簡潔にするために省略される。
【0100】
クロックドライバ回路６００は、他の実施例では追加の構成要素を含むことができる。例えば、クロックドライバ回路６００は、ｐ型トランジスタ５０４及びｎ型トランジスタ５０６のドレインに電気的に接続された入力ノードと、出力ノード５１２に電気的に接続された出力ノードとを有することができる追加のインバータを含むことができる（例えば、インバータは、ドレインと出力ノード５１２との間に電気的に接続することができる）。そのような実施例では、シングルエンド出力クロック信号は、概して、場合によっては調整されたデューティサイクルを用いて、シングルエンド入力クロック信号（Ｃｌｋｉｎ）に論理的に対応することができる（例えば、シングルエンド入力クロック信号（Ｃｌｋｉｎ）の論理補数ではない）。
【0101】
図８は、いくつかの実施例による、信号ドライバ回路８００の回路図である。図４Ａの信号ドライバ回路４２８は、信号ドライバ回路４２８によって駆動される物理チャネル２０４－１２の各物理チャネルについて、信号ドライバ回路８００の事例を含むことができる。信号ドライバ回路８００は、オフセットする信号に等化を提供するように構成可能であり、例えば、対応する物理チャネルを通る異なる周波数での信号の減衰を変化させる。
【0102】
信号ドライバ回路８００は、インバータ８０２、８０４、８０６、８１０、８１４、８１８、プログラム可能インピーダンス回路８０８、８１２、８１６、ｐ型トランジスタ８２０、ｎ型トランジスタ８２２、及び静電放電（electrostatic discharge、ＥＳＤ）保護回路８２４を含む。信号ドライバ回路８００の入力ノード８４０であるインバータ８０２の入力ノードは、レーン８４２（例えば、データレーン）に電気的に接続されている。信号ドライバ回路８００は、インバータ８０２の出力ノードから物理チャネル８４６（例えば、物理チャネル２０４－１２のうちの物理チャネル）に電気的に接続された信号ドライバ回路８００の出力ノード８４４への一次経路及びフィードフォワード経路を含む。一次経路は、インバータ８０４を含む。インバータ８０４の入力ノードは、インバータ８０２の出力ノードに電気的に接続され、インバータ８０４の出力ノードは、信号ドライバ回路８００の出力ノード８４４に電気的に接続されている。
【0103】
フィードフォワード経路は、インバータ８０６、８１０、８１４、８１８、及びプログラム可能インピーダンス回路８０８、８１２、８１６を含む。インバータ８０６の入力ノードは、インバータ８０２の出力ノードに電気的に接続されている。インバータ８０６の出力ノードは、プログラム可能インピーダンス回路８０８の第１の端子及びインバータ８１０の入力ノードに電気的に接続されている。インバータ８１０の出力ノードは、プログラム可能インピーダンス回路８１２の第１の端子及びインバータ８１４の入力ノードに電気的に接続されている。インバータ８１４の出力ノードは、プログラム可能インピーダンス回路８１６の第１の端子及びインバータ８１８の入力ノードに電気的に接続されている。インバータ８１８の出力ノードは、信号ドライバ回路８００の出力ノード８４４に電気的に接続されている。プログラム可能インピーダンス回路８０８、８１２、８１６のそれぞれの第２の端子（第１の端子の反対側）は、第２の電源ノード（例えば、接地ノード）に電気的に接続されている。
【0104】
ｐ型トランジスタ８２０は、第１の電源ノード（例えば、ＶＤＤ電源ノード）とインバータ８１８の電源入力ノードとの間に電気的に接続され、ｎ型トランジスタ８２２は、インバータ８１８の別の電源入力ノードと第２の電源ノード（例えば、接地ノード）との間に電気的に接続されている。ｐ型トランジスタ８２０のソースノードは、第１の電源ノード（例えば、ＶＤＤ電源ノード）に電気的に接続され、ｐ型トランジスタ８２０のドレインノードは、インバータ８１８の電源入力ノードに電気的に接続されている。インバータ８１８の他方の電源入力ノードは、ｎ型トランジスタ８２２のドレインノードに電気的に接続されている。ｎ型トランジスタ８２２のソースノードは、第２の電源ノード（例えば、接地ノード）に電気的に接続されている。ｐ型トランジスタ８２０のゲートノードは、相補イネーブルノード（ＥＮＢ）８４８に電気的に接続され、ｎ型トランジスタ８２２のゲートノードは、イネーブルノード（enable node、ＥＮ）８５０に電気的に接続されている。
【0105】
いくつかの実施例では、イネーブルノード（ＥＮ）８５０は、プログラム可能であるメモリ素子（例えば、レジスタ、ｅＦｕｓｅ、又は他のメモリ）に電気的に結合されている。メモリ素子は、論理ハイ又は論理ローであるデジタル値を用いてプログラム又は書き込みされ得、その論理ハイ又は論理ロー値は、イネーブルノード（ＥＮ）８５０に印加される。メモリ素子と相補イネーブルノード（ＥＮＢ）８４８との間にインバータを電気的に結合して、メモリ素子にプログラム又は書き込まれた値を論理的に補完することができ、この論理的に補完された値は、相補イネーブルノード（ＥＮＢ）８４８に印加される。
【0106】
インバータ８１８は、メモリ素子に書き込まれた値に基づいて、電源ノード間に選択的に動作可能に結合され得る。イネーブルノード（ＥＮ）８５０上の信号が論理ハイ（例えば、電源電圧ＶＤＤ）であり、相補イネーブルノード（ＥＮＢ）８４８上の信号が対応して論理ロー（例えば、接地電位）であるとき、ｐ型トランジスタ８２０及びｎ型トランジスタ８２２は導通状態にあり、これは、インバータ８１８を電源ノード間に動作可能に結合させる。逆に、イネーブルノード（ＥＮ）８５０上の信号が論理ローであり、相補イネーブルノード（ＥＮＢ）８４８上の信号が対応して論理ハイであるとき、ｐ型トランジスタ８２０及びｎ型トランジスタ８２２は、非導通又は開状態にあり、これは、インバータ８１８を電源ノードから動作可能に分離させる。
【0107】
フィードフォワード経路においてインバータ８１８を動作可能に分離することは、信号ドライバ回路８００における等化をオフにする。動作可能に結合されるとき、インバータ８１８は、インバータ８０４によって出力された電流と合計される電流を出力ノード８４４に提供する。図示の実施例では、フィードフォワード経路は、インバータ８１８から出力される電流が反転され、インバータ８０４によって出力される電流から効果的に減算されるように、減算的に構成されている。図示の実施例では、フィードフォワード経路内のインバータ８０６、８１０、８１４、８１８は、一次経路の信号の反対極性を生成するように構成されている。いくつかの実施例では、フィードフォワード経路は、インバータ８１８から出力される電流が論理的に反転されず、インバータ８０４によって出力される電流に加算されるように、加法的であるように構成される。インバータ８１８を電源ノード間から動作可能に分離することによって、一般にインバータ８１８から電流が出力されず、一般に、フィードフォワード経路によって等化が提供されない結果をもたらす。
【0108】
インバータ８１８が動作可能に結合されるとき、信号ドライバ回路８００は、サブＵＩタイプの等化を提供することができる。図示の実施例では、フィードフォワード経路は、一次経路に対して反転を生成することができる。フィードフォワード経路は、１ ＵＩに等しくてもよい一次経路に関する遅延差を生成し、１ ＵＩは、信号ドライバ回路８００を通るデータのデータレートの逆数である。このようにして、出力ノード８４４における信号の低周波成分を減衰させることができ、一方、出力ノード８４４における信号の高周波成分を増幅することができる。プログラム可能インピーダンス回路８０８、８１２、８１６は、等化がより効果的であり得る１ ＵＩに近づくように、フィードフォワード経路によって導入される遅延を調整することを可能にする。信号ドライバ回路８００は、インバータ８１８が電源ノード間に動作可能に結合されるとき、有限インパルス応答（finite impulse response、ＦＩＲ）フィルタを実装することができる。
【0109】
追加的に、ＥＳＤ保護回路８２４が、出力ノード８４４に電気的に接続されている。ＥＳＤ保護回路８２４は、ダイオード８２６、８２８を含む。ダイオード８２６は、第１の電源ノード（例えば、ＶＤＤ電源ノード）に電気的に接続されたカソードと、出力ノード８４４に電気的に接続されたアノードとを有する。ダイオード８２８は、出力ノード８４４に電気的に接続されたカソードと、第２の電源ノード（例えば、接地ノード）に電気的に接続されたアノードとを有する。
【0110】
図９は、いくつかの実施例による、インピーダンスアレイ９００の回路図である。インピーダンスアレイ９００は、ｑ個のインピーダンス素子９０２－１、９０２－２～９０２－ｑ（個別に又は集合的に、インピーダンス素子９０２）と、ｑ個のスイッチ９０４－１、９０４－２～９０４－ｑ（個別に又は集合的に、スイッチ９０４）とを含む。インピーダンス素子９０２は、対応するスイッチ９０４と直列に電気的に接続されている。インピーダンス素子９０２及びスイッチ９０４の直列接続された対は、インピーダンスアレイ９００の第１の端子９０６とインピーダンスアレイ９００の第２の端子９０８との間に並列に電気的に接続されている。
【0111】
各スイッチ９０４は、制御（Ｃｘ）ノードを更に有し、ここで、ｘは、対応するスイッチ９０４の指示である（例えば、スイッチ９０４－１について、ｘは、１である）。各スイッチ９０４は、制御（Ｃｘ）ノードで受信された信号に基づいて選択的に開閉されるように構成されている。各スイッチ９０４は、トランジスタ（例えば、ｐ型又はｎ型トランジスタ）、伝送ゲート、又は他のスイッチであり得る。各インピーダンス素子９０２は、抵抗器、コンデンサ、インダクタ、又はそれらの任意の組み合わせ若しくは順列であることができ、又はそれらを含むことができる。
【0112】
インピーダンスアレイ９００は、スイッチ９０４の状態（例えば、開放又は閉鎖）に基づいて、インピーダンス素子を並列に選択的に電気的に接続又は切断するように構成されている。インピーダンスアレイ９００は、プログラム可能である。いくつかの実施例では、制御信号（Ｃｘ）は、メモリ素子（例えば、レジスタ、ｅＦｕｓｅ、又は他のメモリ）に記憶され得る。メモリ素子の出力ノードは、それぞれの制御（Ｃｘ）ノードに電気的に結合されて、制御信号（Ｃｘ）を制御（Ｃｘ）ノードに提供して、対応するスイッチ９０４の状態を制御することができる。
【0113】
図１０は、いくつかの実施例による、インピーダンスアレイ１０００の回路図である。インピーダンスアレイ１０００は、ｒ個のインピーダンス素子１００２－１、１００２－２～１００２－ｒ（個別に又は集合的に、インピーダンス素子１００２）と、ｒ個のスイッチ１００４－１、１００４－２～１００４－ｒ（個別に又は集合的に、スイッチ１００４）とを含む。インピーダンス素子１００２は、対応するスイッチ１００４と並列に電気的に接続されている。インピーダンス素子１００２及びスイッチ１００４の並列接続された対は、インピーダンスアレイ１０００の第１の端子１００６とインピーダンスアレイ１０００の第２の端子１００８との間に直列に電気的に接続されている。
【0114】
各スイッチ１００４は、制御（Ｃｘ）ノードを更に有し、ここで、ｘは、対応するスイッチ１００４の指示である（例えば、スイッチ１００４－１について、ｘは、１である）。各スイッチ１００４は、制御（Ｃｘ）ノードで受信された信号に基づいて選択的に開閉されるように構成されている。各スイッチ１００４は、トランジスタ（例えば、ｐ型又はｎ型トランジスタ）、伝送ゲート、又は他のスイッチであり得る。各インピーダンス素子１００２は、抵抗器、コンデンサ、インダクタ、又はそれらの任意の組み合わせ若しくは順列であることができ、又はそれらを含むことができる。
【0115】
インピーダンスアレイ１０００は、スイッチ１００４の状態（例えば、開放又は閉鎖）に基づいて、インピーダンス素子を直列に選択的に電気的に接続又は切断するように構成されている。スイッチ１００４が開いているとき、並列接続された対の対応するインピーダンス素子１００２は、インピーダンスアレイ１０００内の任意の他のインピーダンス素子と直列に電気的に結合される。スイッチ１００４が閉じられているとき、並列接続された対の対応するインピーダンス素子１００２は、閉じられたスイッチ１００４によって電気的に短絡及びバイパスされ、したがって、そのインピーダンス素子１００２は、インピーダンスアレイ１０００内の任意の他のインピーダンス素子と直列に結合されない。インピーダンスアレイ１０００は、プログラム可能である。いくつかの実施例では、制御信号（Ｃｘ）は、メモリ、レジスタなどのような記憶素子に記憶することができる。記憶素子の出力ノードは、それぞれの制御（Ｃｘ）ノードに電気的に結合されて、制御信号（Ｃｘ）を制御（Ｃｘ）ノードに提供して、対応するスイッチ１００４の状態を制御することができる。
【0116】
図９及び図１０のインピーダンスアレイ９００、１０００は、任意の構成、配置、又は順列で一緒に又は個々に、図８のプログラム可能インピーダンス回路８０８、８１２、８１６のいずれか又は各々として実装され得る。したがって、プログラム可能インピーダンス回路８０８、８１２、８１６は、多数のインピーダンスを達成するようにプログラム可能とすることができ、これは、信号ドライバ回路８００が、等化のために多数の異なる遅延を達成するようにプログラム可能であることを可能にする。
【0117】
いくつかの実施例によれば、ＷＬＦＯパッケージ１００及びＩＣダイ１０２（及びその中の回路）の構造は共同設計され、これは、高い帯域幅密度及び高い電力効率を達成することができる。特定の実施例では、ＷＬＦＯパッケージ１００は、ＩｎＦＯパッケージである。１３．２５Ｇｂｐｓで動作するシングルエンドソース同期データリンク（例えば、物理チャネル）は、ＩｎＦＯパッケージの再分配構造１１０を通して接続される。ＩｎＦＯパッケージング技術の微細寸法（例えば、２μｍの金属線幅、２μｍの隣接する金属線間の間隔、及び４μｍピッチの隣接する金属線）を利用すると、総計スループットは、ＩＣダイ１０２－１、１０２－２の横方向側壁１５２－１、１５２－２に沿って２．５ｍｍにわたって２．５３Ｔｂｐｓとなり得、したがって、１Ｔｂｐｓ／ｍｍ以上の高い帯域幅密度が達成され得る。いくつかの実施例では、２Ｔｂｐｓ／ｍｍ以上の高い帯域幅密度を達成することができる。ＩＣダイ及びＷＬＦＯパッケージ１００を共同設計することは、追加の自由度を提供することができる。例えば、金属線間隔及びシールド（例えば、図３に図示されるような）は、０．１３ｐＪ／ビット又はより良好な電力効率を達成しながら、クロストーク雑音を低減し、受信信号の信号対雑音比（ＳＮＲ）を改善するように実装することができる。
【0118】
いくつかの実施例では、異なるＩＣダイ１０２上のトランシーバ回路２０２間でデータ信号を送信するために、シングルエンドシグナリング方式（例えば、シングルエンドＮＲＺシグナリング方式）が実装される。シングルエンドＮＲＺシグナリング方式は、高いピン効率及び低い電力要件を有することができる。シングルエンドＮＲＺシグナリング方式は、ＩＣダイ１０２とＷＬＦＯパッケージ１００とを共同設計することによって少なくとも部分的に可能にすることができ、これにより、チャネル特性（例えば、クロストーク）及び電気的性能を一緒に考慮して対処することが可能になる。いくつかの実施例では、供給電圧（例えば、電源電圧ＶＤＤ）は、０．６５Ｖであるように選択され、これは、１×１０－１２のビット誤り率（bit error rate、ＢＥＲ）を達成しながら電力消費を低減することができる。
【0119】
様々な実施例は、ソース同期トランシーバを実装する。トランスミッタ回路（例えば、トランスミッタ回路２０２－１Ｔ）は、対応するレシーバ回路（例えば、受信回路２０２－１Ｒ）が、それぞれのトランスミッタ回路から送信され、レシーバ回路によって受信されたデータをキャプチャするために使用するクロック信号を送信する。上述したように、データは、それぞれのシングルエンド信号として送信することができ、クロック信号は、差動信号として送信することができる。受信されたクロック信号は、任意選択でデスキューした後、データをキャプチャするために使用することができる。レシーバ回路は、単一のクロック信号を使用して複数の物理チャネル上のデータ信号からデータをキャプチャすることができる。図４Ａ及び図４Ｂの図示された実施例では、上述したように、１６個の物理チャネルからデータをキャプチャするために１つのクロック信号が使用される。したがって、図示された実施例では、データレーン対クロック信号比は１６：１である。このようにしてクロック信号を転送することは、レシーバ回路におけるクロック生成の設計を簡略化することができ、電力効率を改善することができる。高いデータレーン対クロック比は、トランスミッタ回路からレシーバ回路に転送されるべきクロック信号の数を最小化することができ、これは、帯域幅密度及び電力効率を改善することができる。
【0120】
いくつかの事例では、高いクロック共有比率は水平アイマージンを劣化させ得る。したがって、そのような事例では、低いクロック及びデータスキューが望ましい場合がある。そのようなスキューを低減するために、ＷＬＦＯパッケージの再分配構造を通る物理チャネルの特性を良好に整合させることができる。例えば、クロック信号を共有するデータ信号を送信する物理チャネルの金属線長は、クロック信号を送信する物理チャネルの金属線長に実質的に等しくすることができる。例えば、金属線長が十分に整合していない場合、クロック信号又はデータ信号は、金属線のより大きい抵抗－容量（resistance-capacitance、ＲＣ）時定数に起因するなど、送信においてより多くのレイテンシを被る可能性があり、これは、より大きいスキューを生成する可能性がある。そのような整合は、ＩＣダイとＷＬＦＯパッケージとの協調設計の別の理由を例示することができる。
【0121】
いくつかの実施例では、データをキャプチャするためにレシーバ回路において使用されるクロック信号は、比較的大きいアイ開口でデータをキャプチャするように調整される必要があり得る。クロック信号を調整するために、クロックドライバ回路６００が実装され得る。いくつかの実施例では、クロックドライバ回路６００は、０．０１８ｐＪ／ビットなどの電力効率がよく、周波数で容易にスケーリングし得る、ＣＭＯＳベースの位相補間器を実装する。ＣＭＯＳベースの位相補間器は、約３ｐｓのステップサイズを有することができる。追加的に、クロック信号のデューティサイクル歪みは、より良好なアイマージンのために補正又は調整することができる。いくつかの実施例では、クロックドライバ回路６００は、立ち上がりエッジと立ち下がりエッジの両方について約３ｐｓの補正範囲を有することができる。
【0122】
いくつかの事例では、帯域幅密度を最大化するために、データが可能な限り高いデータレートで送信される各物理チャネルを動作させることが望ましい場合があるが、ただし、そうすることが所与の電力制約内にあるものとする。したがって、いくつかの実施例では、トランスミッタ回路は、等化が選択的に有効化された図８の信号ドライバ回路８００を実装する。等化を実行することは、チャネル損失を等化することができ、いくつかの事例では、０．０１ｐＪ／ビットを犠牲にして１３．２５Ｇｂｐｓのデータレートを可能にすることができる。等化を実行することは、レシーバ回路でのアイ開口のマージンを増加させることが分かった。
【0123】
上記で説明した実施例の様々な構成要素は、プログラム可能であるものとして説明してきた。いくつかの実施例では、ＷＬＦＯパッケージ内に実装されたトランシーバ回路はプログラム可能ではない。様々なプログラム可能構成要素を実装する他の実施例では、そのような構成要素は、１回プログラムされ得るか、又は複数回プログラムされ得る。例えば、ＷＬＦＯパッケージのチャネル特性は、ＷＬＦＯパッケージが製造されると、大部分が静的である。製造されると、例えば、適切なデューティサイクル及び／又はスキューを有するクロック信号を達成するために、及び／又は適切な等化を実装するために、テストが実行され得、適切なメモリ素子がテストの結果に基づいてプログラムされ得る。メモリ素子は、例えば、メモリ素子をプログラムするために飛ばすことができるｅＦｕｓｅとすることができる。チャネル特性はほとんど静的であるので、ｅＦｕｓｅは、ＷＬＦＯパッケージの適切な機能を達成するために一度飛ばすことができる。他の実施例では、チャネル特性は、プロセス－電圧－温度（process-voltage-temperature、ＰＶＴ）変動に起因するなど、ＷＬＦＯパッケージの寿命にわたって変化し得る。そのような事例では、ＩＣダイは、例えば、ＰＶＴモニタ、ＢＥＲ、又はメモリ素子を動的にプログラムすることが可能である任意の他の基準に基づいて、適応アルゴリズムを実装することができるプロセッサ又はコントローラを実装することができる。そのような実施例では、メモリ素子は、例えば、スタティックランダムアクセスメモリ（static random access memory、ＳＲＡＭ）又は別のラッチ回路であり得る。
【0124】
図１１は、いくつかの実施例による、電子デバイスを動作させるための方法１１００のフロー図である。方法１１００は、上述の実施例及び図、特に図４Ａ及び図４Ｂの文脈で説明されている。上述の実施例及び図の機能のサブセットは、方法１１００に関して説明されており、当業者は、方法１１００の各完全な実施例への適用可能性を容易に理解するであろう。図４Ａ及び図４Ｂの文脈での以下の説明は、トランシーバ回路２０２－２内のレシーバ回路２０２－２Ｒにデータ信号を送信するトランシーバ回路２０２－１内のトランスミッタ回路２０２－１Ｔの観点から提供されるが、トランシーバ回路２０２－１は、レシーバ回路２０２－１Ｒを含むことができ、トランシーバ回路２０２－２は、トランスミッタ回路２０２－２Ｔを含むことができ、トランスミッタ回路２０２－２Ｔは、レシーバ回路２０２－１Ｒにデータ信号を送信することを理解されたい。
【0125】
ブロック１１０２において、第１のシングルエンドクロック信号及びパラレルデータが、第１のＩＣダイのトランシーバ回路のトランスミッタ回路において受信される。例えば、パラレルデータは、トランスミッタ回路２０２－１Ｔのバッファ回路４０２で受信され、シングルエンドクロック信号は、トランスミッタ回路２０２－１Ｔのクロックドライバ回路４０６で受信される。
【0126】
ブロック１１０４において、差動クロック信号が、トランスミッタ回路のシングルエンド－差動コンバータ回路によって、第１のシングルエンドクロック信号に基づいて生成される。例えば、Ｓ２Ｄコンバータ回路４１２－１は、クロックドライバ回路４０６において受信されたシングルエンドクロック信号に基づいて差動クロック信号を生成する。
【0127】
ブロック１１０６において、任意選択で、トランスミッタ回路のクロックドライバ回路によって第１のシングルエンドクロック信号のデューティサイクルを調整することによって、第２のシングルエンドクロック信号が生成される。例えば、クロックドライバ回路４１４－１は、クロックドライバ回路４０６からのシングルエンドクロック信号のデューティサイクルを調整することができる。他の実施例では、クロックドライバ回路４１４－１は、デューティサイクルを調整することなく、クロックドライバ回路４０６において受信されたシングルエンドクロック信号をバッファリングする。
【0128】
ブロック１１０８において、パラレルデータは、トランスミッタ回路のシリアライザ回路によって第２のシングルエンドクロック信号に基づいてシリアライズされる。例えば、シリアライザ回路４１０－１は、クロックドライバ回路４１４－１によって生成されたシングルエンドクロック信号に基づいて、バッファ回路４０２から受信したパラレルデータをシリアライズする。
【0129】
ブロック１１１０において、シリアライザ回路からのシリアライズされたデータ及び差動クロック信号が、物理チャネルを通して、第２のＩＣダイのトランシーバ回路に送信される。例えば、シリアライザ回路４１０－１によって出力されるシリアライズされたデータ及びＳ２Ｄコンバータ回路４１２－１によって出力される差動クロック信号が、信号ドライバ回路４２８によって物理チャネル２０４－１２を通してトランシーバ回路２０２－２に送信される。信号ドライバ回路４２８は、シリアライズされたデータ（例えば、シングルエンドデータ信号として）及び差動クロック信号を物理チャネル上で駆動することができる。信号ドライバ回路４２８はまた、シングルエンドデータ信号及び差動クロック信号を等化することができる。
【0130】
ブロック１１１２において、レシーバ回路の差動－シングルエンドコンバータ回路によって、差動クロック信号に基づいて第３のシングルエンドクロック信号が生成される。例えば、Ｄ２Ｓコンバータ回路４５２－１は、Ｓ２Ｄコンバータ回路４１２－１によって生成された差動クロック信号を受信し、差動クロック信号に基づいてシングルエンドクロック信号を生成する。
【0131】
ブロック１１１４において、任意選択で、レシーバ回路のクロックドライバ回路によって、第３のシングルエンドクロック信号をデスキュー及びそのデューティサイクルを調整することによって、第４のシングルエンドクロック信号が生成される。例えば、クロックドライバ回路４５４－１は、Ｄ２Ｓコンバータ回路４５２－１によって生成されたシングルエンドクロック信号をデスキュー及びそのデューティサイクル調整することによって、シングルエンドクロック信号を生成することができる。他の実施例では、クロックドライバ回路４５４－１は、デスキング及び／又はデューティサイクルを調整することなく、Ｄ２Ｓコンバータ回路４５２－１によって生成されたシングルエンドクロック信号をバッファリングする。
【0132】
ブロック１１１６において、シリアライズされたデータは、レシーバ回路のデシリアライザ回路によって、第４のシングルエンドクロック信号に基づいてキャプチャされ、デシリアライズされる。例えば、デシリアライザ回路４５０－１は、物理チャネル２０４－１２上のデータ信号から、シリアライザ回路４１０－１によってシリアライズされたシリアライズされたデータをキャプチャし、クロックドライバ回路４５４－１によって生成されたシングルエンドクロック信号に基づいてデータをデシリアライズする。
【0133】
ブロック１１１８において、デシリアライズされたパラレルデータが、レシーバ回路から出力される。例えば、デシリアライザ回路４５０－１からのデシリアライズされたパラレルデータは、バッファ回路４５８、４７０を介してレシーバ回路２０２－２Ｒから出力される。
【0134】
実施例の他の機能、並びに実施例の構造が上で説明されており、当業者は、前述からそのような機能及び構造を容易に理解するであろう。
【0135】
上記は特定の実施例を対象とするが、他の及び更なる実施例が、その基本的な範囲から逸脱することなく考案され得、その範囲は、以下の特許請求の範囲によって決定される。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【国際調査報告】