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特表2023-543781ギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガー
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-10-18
(54)【発明の名称】ギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガー
(51)【国際特許分類】
G01S 7/40 20060101AFI20231011BHJP
H03M 1/66 20060101ALI20231011BHJP
【ＦＩ】
G01S7/40 160
H03M1/66 A
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023518961
(86)(22)【出願日】2021-02-09
(85)【翻訳文提出日】2023-03-24
(86)【国際出願番号】 US2021017233
(87)【国際公開番号】W WO2022066207
(87)【国際公開日】2022-03-31
(31)【優先権主張番号】17/033,329
(32)【優先日】2020-09-25
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】503455363
【氏名又は名称】レイセオン カンパニー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】デマルコ，ジョセフ ティー．
(72)【発明者】
【氏名】ジェイコブス，ブレンダン ダブリュ．
【テーマコード（参考）】
5J022
5J070
【Ｆターム（参考）】
5J022AB01
5J022BA05
5J022CE03
5J022CE04
5J022CE05
5J022CE09
5J022CF01
5J070AB02
5J070AD06
5J070AF01
5J070AF03
5J070AF06
5J070AF07
5J070AF08
(57)【要約】
方法は、レーダータイミングカード(118)において、レーダータイミング情報(112)及び同期クロック信号(116)を受信するステップ(502)を含む。当該方法はまた、レーダータイミングカードを使用して、レーダーリターン情報の送信時間を示すタイミングトリガー(124)を生成するステップ(508)を含む。当該方法は、1つ以上のデジタルアナログ変換(DAC)カード(122a～122n)の複数のDACチャネルのそれぞれにおいて、同期クロック信号及びタイミングトリガーを受信するステップを更に含む。さらに、当該方法は、タイミングトリガーによって示される送信時間に基づいて、DACチャネルのそれぞれからレーダーリターン情報の専用部分を同時に送信するステップ(516)を含む。同期クロック信号は、1つ以上のDACカード上のDACチャネルの同時送信を整合させるために使用される。
【特許請求の範囲】
【請求項1】
レーダータイミングカードにおいて、レーダータイミング情報及び同期クロック信号を受信するステップと、前記レーダータイミングカードを使用して、レーダーリターン情報の送信時間を示すタイミングトリガーを生成するステップと、
1つ以上のデジタルアナログ変換(DAC)カードの複数のDACチャネルのそれぞれにおいて、前記同期クロック信号及び前記タイミングトリガーを受信するステップと、
前記タイミングトリガーによって示される前記送信時間に基づいて、前記DACチャネルのそれぞれから前記レーダーリターン情報の専用部分を同時に送信するステップと
を含み、
前記同期クロック信号は、前記1つ以上のDACカード上の前記DACチャネルの同時送信を整合させるために使用される、方法。
【請求項2】
複数のプロセッサを使用して、前記レーダーリターン情報を計算するステップと、前記複数のプロセッサを使用して、前記レーダーリターン情報を前記DACチャネルの前記専用部分に分割するステップと、
前記DACチャネルを使用して、送信のために前記レーダーリターン情報の前記専用部分を変換するステップと
を更に含む、請求項１に記載の方法。
【請求項3】
前記DACチャネルのそれぞれは、複数のDACチャネル上で前記レーダーリターン情報のそれぞれの専用部分を送信する、請求項１に記載の方法。
【請求項4】
複数の遅延制御を使用して、前記DACチャネルに対する前記タイミングトリガーを整合させるステップを更に含む、請求項１に記載の方法。
【請求項5】
前記DACチャネルのそれぞれの同期カウンタを使用して、データフレームタイミングに対するトリガーをトラッキングするステップと、前記DACチャネルのそれぞれの前記同期カウンタを使用して、前記データフレームタイミングに対するトリガーに基づいて、複数のDACチャネルに送信される並列データをフレーミングするステップと
を更に含む、請求項１に記載の方法。
【請求項6】
前記DACチャネルのそれぞれの調整可能な遅延ロジックを使用して、並列データパスにおけるチャネル間アライメントを実行するステップを更に含む、請求項１に記載の方法。
【請求項7】
複数のDACカード上の複数のDACチャネルを使用して、前記レーダーリターン情報のそれぞれの専用部分を変換するステップと、前記DACカードのそれぞれの前記調整可能な遅延ロジックを使用して、前記複数のDACチャネルのアライメントのために前記DACチャネルのそれぞれの遅延を調整するステップと
を更に含む、請求項６に記載の方法。
【請求項8】
レーダータイミング情報及び同期クロック信号を受信し、レーダーリターン情報の送信時間を示すタイミングトリガーを生成するように構成されたレーダータイミングカードと、1つ以上のデジタルアナログ変換(DAC)カードの複数のDACチャネルであり、前記DACチャネルのそれぞれは、前記同期クロック信号を受信し、前記タイミングトリガーを受信し、前記タイミングトリガーによって示される前記送信時間に基づいて、前記レーダーリターン情報の専用部分を送信するように構成される、複数のDACチャネルと
を含み、
前記1つ以上のDACカード上の前記DACチャネルの同時送信を整合させるために前記同期クロック信号を使用するように構成される装置。
【請求項9】
前記レーダーリターン情報を計算し、前記レーダーリターン情報を前記DACチャネルの前記専用部分に分割するように構成された複数のプロセッサを更に含み、前記DACチャネルは、送信のために前記レーダーリターン情報の前記専用部分を変換するように更に構成される、請求項８に記載の装置。
【請求項10】
前記DACチャネルのそれぞれは、複数のDACチャネル上で前記レーダーリターン情報のそれぞれの専用部分を送信するように構成される、請求項８に記載の装置。
【請求項11】
前記DACチャネルに対する前記タイミングトリガーを整合させるように構成された複数の遅延制御を更に含む、請求項８に記載の装置。
【請求項12】
前記DACチャネルのそれぞれは、データフレームタイミングに対するトリガーをトラッキングし、
前記データフレームタイミングに対するトリガーに基づいて、複数のDACチャネルに送信される並列データをフレーミングするように構成された同期カウンタに対応する、請求項８に記載の装置。
【請求項13】
前記DACチャネルのそれぞれは、並列データパスにおけるチャネル間アライメントを実行するように構成された調整可能な遅延ロジックに対応する、請求項８に記載の装置。
【請求項14】
前記レーダーリターン情報のそれぞれの専用部分を変換するように構成された複数のDACチャネルをそれぞれ含む複数のDACカードを更に含み、前記DACカードのそれぞれに対応する前記調整可能な遅延ロジックは、前記複数のDACチャネルのアライメントのために前記DACチャネルのそれぞれの遅延を調整するように構成される、請求項１３に記載の装置。
【請求項15】
システムクロック信号を生成するように構成されたレーダーユニットと、前記システムクロック信号を同期クロック信号に変換するように構成されたクロックシンセサイザと、
閉ループレーダーコンピュータと
を含むシステムであって、
前記閉ループレーダーコンピュータは、
レーダータイミング情報及び前記同期クロック信号を受信し、レーダーリターン情報の送信時間を示すタイミングトリガーを生成するように構成されたレーダータイミングカードと、
1つ以上のデジタルアナログ変換(DAC)カードの複数のDACチャネルであり、前記DACチャネルのそれぞれは、前記同期クロック信号を受信し、前記タイミングトリガーを受信し、前記タイミングトリガーによって示される前記送信時間に基づいて、前記レーダーリターン情報の専用部分を送信するように構成される、複数のDACチャネルと
を含み、
前記閉ループレーダーコンピュータは、前記1つ以上のDACカード上の前記DACチャネルの同時送信を整合させるために前記同期クロック信号を使用するように構成される、システム。
【請求項16】
前記レーダーリターン情報を計算し、前記レーダーリターン情報を前記DACチャネルの前記専用部分に分割するように構成された複数のプロセッサを更に含み、前記DACチャネルは、送信のために前記レーダーリターン情報の前記専用部分を変換するように更に構成される、請求項１５に記載のシステム。
【請求項17】
前記DACチャネルに対する前記タイミングトリガーを整合させるように構成された複数の遅延制御を更に含む、請求項１５に記載のシステム。
【請求項18】
前記DACチャネルのそれぞれは、データフレームタイミングに対するトリガーをトラッキングし、
前記データフレームタイミングに対するトリガーに基づいて、複数のDACチャネルに送信される並列データをフレーミングするように構成された同期カウンタを含む、請求項１５に記載のシステム。
【請求項19】
前記DACチャネルのそれぞれは、並列データパスにおけるチャネル間アライメントを実行するように構成された調整可能な遅延ロジックに対応する、請求項１５に記載のシステム。
【請求項20】
前記閉ループレーダーコンピュータは、前記レーダーリターン情報のそれぞれの専用部分を変換するように構成された複数のDACチャネルをそれぞれ含む複数のDACカードを更に含み、
前記DACカードのそれぞれに対応する前記調整可能な遅延ロジックは、前記複数のDACチャネルのアライメントのために前記DACチャネルのそれぞれの遅延を調整するように構成される、請求項１９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は一般的にレーダーシステムを対象とする。より具体的には、本開示は、ギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガーに関する。
【背景技術】
【0002】
現代のレーダー目標シーン生成システムは、典型的には効果的なレーダーシーン生成のためにコンポーネントの間の信号を同期させる必要がある。同期に関連する1つの問題は、ハードウェアインザループ(HWIL, hardware-in-the-loop)アプリケーションのためのリアルタイム無線周波数(RF, radio frequency)シーン生成であり、信号の不整合及び不確実性が忠実性を減少させ、合成されたレーダーリターンのレーダーシステムの解釈に範囲、角度及び忠実性のエラーを引き起こす可能性があることである。ギガヘルツ・デジタルアナログ変換器(DAC, digital-to-analog converter)は、相互に且つ外部トリガーに位置合わせすること及び決定論的なタイミングを取得することを困難にする特性を有する。複数のDACが別々の回路カードに位置する場合、この問題はより困難になる。例えば、DACの高速シリアル入力は、しばしば、DACの出力サンプルクロックとは異なるクロックドメインにある。したがって、DACは、外部ソースから内部クロックを生成するために、内部の位相ロックループ(PLL, phase-locked loop)に依存することがある。これは、PLLの安定性の変動のため、各DACがいつ初期化されるかに関する不確実性を生成する。さらに、DAC出力を同期させることを意図した外部トリガーが更に他のクロックドメイン上にあることがあり、アナログデータ出力タイミングに対するトリガーの不確実性が増す。
【発明の概要】
【0003】
本開示は、ギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガーを提供する。
【0004】
第1の実施形態では、方法は、レーダータイミングカードにおいて、レーダータイミング情報及び同期クロック信号を受信するステップを含む。当該方法はまた、レーダータイミングカードを使用して、レーダーリターン(帰還)情報の送信時間を示すタイミングトリガーを生成するステップを含む。当該方法は、1つ以上のデジタルアナログ変換(DAC, digital-to-analog)カードのDACチャネルにおいて、同期クロック信号及びタイミングトリガーを受信するステップを更に含む。さらに、当該方法は、タイミングトリガーによって示される送信時間に基づいて、DACチャネルのそれぞれからレーダーリターン情報の専用部分を同時に送信するステップを含む。同期クロック信号は、1つ以上のDACカード上のDACチャネルの同時送信を整合(アライメント)させるために使用される。
【0005】
第2の実施形態では、装置はレーダータイミングカード及び1つ以上のDACカード上の複数のDACチャネルを含む。レーダータイミングカードは、レーダータイミング情報及び同期クロック信号を受信し、レーダーリターン情報の送信時間を示すタイミングトリガーを生成するように構成される。各DACチャネルは、同期クロック信号を受信し、タイミングトリガーを受信し、タイミングトリガーによって示される送信時間に基づいて、レーダーリターン情報の専用部分を送信するように構成される。当該装置は、同期クロック信号を使用して、1つ以上のDACカード上のDACチャネルの同時送信を整合させるように構成される。
【0006】
第3の実施形態では、システムは、ミサイルスタックユニット、クロックシンクロナイザ及び閉ループレーダーコンピュータを含む。ミサイルスタックユニットは、システムクロック信号を生成するように構成される。クロックシンクロナイザは、システムクロック信号を同期クロック信号に変換するように構成される。閉ループレーダーコンピュータは、レーダータイミングカード及び1つ以上のDACカード上の複数のDACチャネルを含む。レーダータイミングカードは、レーダータイミング情報及び同期クロック信号を受信し、レーダーリターン情報の送信時間を示すタイミングトリガーを生成するように構成される。各DACチャネルは、同期クロック信号を受信し、タイミングトリガーを受信し、タイミングトリガーによって示される送信時間に基づいて、レーダーリターン情報の専用部分を送信するように構成される。閉ループレーダーコンピュータは、同期クロック信号を使用して、1つ以上のDACカード上のDACチャネルの同時送信を整合させるように構成される。
【0007】
他の技術的特徴は、以下の図面、説明及び特許請求の範囲から当業者に容易に明らかになり得る。
【図面の簡単な説明】
【0008】
本開示のより完全な理解のために、添付図面と共に以下の説明に参照が行われる。
【図1】本開示によるギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガーを実行するための例示的なシステムを示す。
【図2】本開示による信号及び論理機能を有する例示的なギガヘルツサンプルレート・デジタルアナログ変換器カードを示す。
【図3】本開示に従って複数のデジタルアナログ変換器カード上のローリング同期カウンタが外部トリガーと同期される例を示す。
【図4】本開示に従ってデータタイミングを出力するために、どのようにロジックが決定論的なトリガーを維持するかの例を示す。
【図5】本開示によるギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガーを実行するための例示的な方法を示す。
【図6】本開示によるギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガーを実行するための例示的なデバイスを示す。
【発明を実施するための形態】
【0009】
以下に説明する図１～６、及び本特許文書において本開示の原理を説明するために使用される様々な実施形態は、例示のみを目的としており、本開示の範囲を限定するように決して解釈されるべきではない。当業者は、本開示の原理が、如何なるタイプの適切に配置されたデバイス又はシステムにも実装され得ることを理解する。
【0010】
簡潔且つ明確にするために、いくつかの特徴及びコンポーネントは、他の図面に関連して図示されたものを含み、それぞれの図面に明示的に示されていない。図面に示す全て特徴は、記載の実施形態のいずれかにおいて使用されてもよいことが理解される。特定の図から特徴又は構成要素を省略することは、簡潔及び明確にするために行われており、その図面に関連して記載される実施形態において特徴又はコンポーネントが使用できないことを意味するものではない。本開示の実施形態は、ここに記載の特徴のいずれか1つ、1つよりも多く又は全てを含んでもよいことが理解される。また、本開示の実施形態は、ここに記載の他の特徴を更に或いは代替として含んでもよい。
【0011】
ハードウェアインザループテストのための合成パルスレーダーリターン信号を作成するためのギガヘルツ・デジタルアナログ変換器(DAC, digital-to-analog converter)の使用は困難である。複数のデバイス及び回路カードにわたって複数のギガヘルツDAC出力チャネルを整合させることは特に困難である。例えば、全てのDAC出力と同期及び整合されている外部時間トリガー信号との間のタイミング関係は、典型的には、複数のパルス繰り返し間隔(PRI, pulse repetition interval)で構成される複数のコヒーレント処理間隔(CPI, coherent processing interval)にわたって決定論的且つ反復可能である必要がある。外部時間トリガー信号は、合成レーダーリターンデータをレーダー受信ウィンドウに整合させるために使用される。
【0012】
いくつかの以前の試みは、異なるDAC出力に提供されるサンプルクロック信号を変更することによるチャネルのアライメントを含む。これらの試みは、チャネルからチャネルへのアライメント(チャネル間アライメント)には役立つが、チャネルのアライメントに対するトリガーには役立たない。他の以前の試みは、内部サンプルクロック位相ロックループ(PLL, phase-locked loop)の位相アライメントが同相になるまでDACをリセットする。これらの試みも、チャネル間アライメントには役立つが、チャネルのアライメントに対するトリガーには役立たない。更に他の以前の試みは、全てのDACが整合するまでDACを絶えず再初期化することによってチャネル間アライメントを取得するハードウェア解決策を含む。ここでも同様に、これらの試みはチャネル間アライメントに役立つが、チャネルのアライメントに対するトリガーには役立たない。更に他の試みは、各DACへの高速シリアルリンクをリセットして、DACを全て同様の時間に起動させることを含む。これらの試みは、単一のカードのチャネル間アライメントを改善するが、チャネルのアライメントに対するトリガー、又は複数のDAC回路カードの間でのチャネル間アライメントさえも改善しない。これらの以前の試みを多くのカード及びチャネルに拡張することは、実用的ではないにしても困難である。本開示は、上記又は他の問題を克服するギガヘルツDACのデータ同期をトリガーするための様々な技術を提供する。これらの技術は、複数のDAC回路カード及びチャネルに容易に拡張される。
【0013】
図１は、本開示によるギガヘルツ・デジタルアナログ変換器(DAC, digital-to-analog converter)のデータ同期に対するトリガーを実行するための例示的なシステム100を示す。図１に示すように、システム100は、レーダーシステム102、クロック分配電子機器104及び閉ループレーダーリターンシンセサイザ106を含む。システム100は、チャネル同期に対するトリガーとチャネルからチャネルへの同期(チャネル間同期)とを可能にする。システム100はまた、一度だけ較正される必要があり、コンポーネントの間のクロックドリフトを排除し、レーダーリターンタイミングの不確実性を低減する決定論的なタイミングをサポートする。
【0014】
レーダーシステム102は、システム100で動作しているレーダーシステム、ミサイルシステム等を表す。いくつかの実施形態では、レーダーシステム102は、陸上又は地上車両における固定位置に設置された地上レーダーシステムを表してもよい。他の実施形態では、レーダーシステム102は、ミサイルのような航空機又は宇宙機の中又は上に配置されたレーダーシステムを表してもよい。図１に示す例では、レーダーシステム102は8チャネルのレーダーシステムを表すが、これは単なる例示のためである。他の数のチャネル(6チャネルのレーダーシステム等)も可能であり、本開示の範囲内である。さらに、DACがレーダーシステムの受信機の電気アナログ入力の中に駆動することを示す例の代わりに、各DACチャネルによって駆動される送信アンテナを使用してアンテナアレイを形成し、レーダーシステムのアンテナにレーダーリターンシーンを提示することが可能である。
【0015】
この例では、レーダーシステム102はレーダーシステムクロック108及び中間周波数(IF, intermediate frequency)受信機110を含む。レーダーシステム102はまた、レーダータイミングパラメータ112を出力するように構成された処理回路、メモリ又は他のコンポーネントも含む。例えば、レーダーシステム102は、目標面で反射される信号を生成でき、反射信号を検出でき、また、生成された信号に関連する異なる情報がレーダータイミングパラメータ112として出力できる。
【0016】
レーダーシステムクロック108は、システム100内の異なる機能の間の同期性を維持するためにレーダーシステム102に設置されたクロックを表す。例えば、レーダータイミングパラメータ112は、レーダーシステムのレーダーリターン受信ウィンドウがいつアクティブになるかについて、現在の時間及び将来のタイミング情報を含むことができる。レーダーシステムクロック108はまた、クロック分配電子機器104を使用して、閉ループレーダーリターンシンセサイザ106内の1つ以上のコンポーネントにシステムクロック信号114を出力することもできる。
【0017】
クロック分配電子機器104は、レーダーシステム102及び閉ループレーダーリターンシンセサイザ106がクロックを同期させるか、或いは、レーダーシステムクロック108からの同じクロック信号を使用することを確保するように動作する。これは、閉ループレーダーリターンシンセサイザ106が、レーダーシステム102と閉ループレーダーリターンシンセサイザ106との間で同じ時間基準を維持することによって、正確に適切な時間にアナログ信号をレーダーシステム102に出力することを可能にする。例えば、動作の一側面において、クロック分配電子機器104は、レーダーシステム102からシステムクロック信号114を受信し、同期クロック信号116を閉ループレーダーリターンシンセサイザ106のコンポーネントに分配する。
【0018】
この例では、閉ループレーダーリターンシンセサイザ106は、レーダータイミングカード118、複数のグラフィックス処理ユニット(GPU, graphics processing unit)又はコンピュータプロセッサ120及び複数のDACカード122a～122nを含む。閉ループレーダーリターンシンセサイザ106は、レーダーシステム102からレーダータイミングパラメータ112を受信し、クロック分配電子機器104から同期クロック信号116を受信できる。以下により詳細に説明するように、閉ループレーダーリターンシンセサイザ106は、出力が複数のチャネルで同期出力として処理されるように、十分に短い時間枠でレーダーリターン情報を計算する。図１におけるシステム100によって生成され得る、生成されたレーダーリターンの数は、コンピュータプロセッサ120の数及び性能並びに利用可能な所要時間によってのみ制限されてもよい。したがって、システム100は単純なレーダーシーンから高度に複雑なレーダーシーンのテストに拡張可能である。システム100内で実行される計算及び機能は、全体としてシステム100の性能を最適化するように、各コンポーネントの能力に従ってシステム100のコンポーネントにわたって分散される。
【0019】
レーダータイミングカード118は、有線又は他の適切な通信インタフェースを介してレーダーシステム102に通信可能に結合されてもよい。レーダータイミングカード118は、一般的に、レーダー波形情報及びレーダータイミングパラメータ112のように、レーダーシステム102からレーダーシーン情報を収集するように動作する。レーダーシーン情報は、閉ループレーダーリターンシンセサイザ106がレーダーリターン情報126を生成できるように、使用されるレーダー信号のタイプ及びタイミングを理解するために、閉ループレーダーリターンシンセサイザ106によって使用される。レーダーシステム102からレーダーシーン情報を受信した後に、レーダータイミングカード118は、レーダーシステム102からのレーダータイミングパラメータを処理し、これらをコンピュータプロセッサ120に提供できる。レーダータイミングパラメータに基づいて、コンピュータプロセッサ120はレーダーリターン情報126を生成する。レーダータイミングパラメータ112に基づいて、レーダータイミングカード118はまた、DACカード122a～122nからの情報の送信を可能にするタイミングトリガー124も生成できる。タイミングトリガー124は、レーダータイミングパラメータ112と同期クロック信号116との組み合わせに基づくものとすることができる。
【0020】
トリガー分配電子機器204は、タイミングトリガー124をDACカード122a～122nに分配するように動作する。トリガー分配電子機器204a～204n又はDACカード122a～122nはまた、DACカード122a～122nによるタイミングトリガー124の受信が準安定性なく決定論的であるように、同期クロック信号116のサンプリング設定時間に対するDACカード122a～122nのタイミングトリガー124を調整するための設定可能な遅延ロジックを含むこともできる。これは、DACカード122a～122nによるタイミングトリガー124の受信が決定論的であり、1つ以上の同期クロック信号116の周期によって変化しないことを確保する。
【0021】
コンピュータプロセッサ120は、レーダータイミング情報を受信し、レーダーシーン情報を処理してタスクを生成するように構成されたいずれか適切な構造を表す。例えば、コンピュータプロセッサ120は、1つ以上のマイクロプロセッサ、マイクロコントローラ、デジタルシグナルプロセッサ(DSP, digital signal processor)、特定用途向け集積回路(ASIC, application specific integrated circuit)、GPU、フィールドプログラマブルゲートアレイ(FPGA, field programmable gate array)又はディスクリート回路のような1つ以上の処理デバイスを含むこと又は表すことができる。いくつかの実施形態では、コンピュータプロセッサ120は、INTEL又は他の製造者からのCPUのような商用オフザシェルフ(COTS, commercial-off-the-shelf)の中央処理装置(CPU, central processing unit)を含むことができる。また、いくつかの実施形態では、コンピュータプロセッサ120は、メモリに記憶された命令に従って動作できる。メモリはまた、レーダーシーン情報及びレーダーリターン情報に関連するデータも記憶できる。メモリは、情報を(データ、プログラムコード及び/又は他の適切な情報を一時的又は永続的に)記憶し、検索を容易にすることができるいずれかの構造を表す。メモリは、ランダムアクセスメモリ又は他の適切な揮発性若しくは不揮発性記憶デバイスを表してもよい。
【0022】
コンピュータプロセッサ120は、レーダータイミングパラメータ112及びシーンの三次元物理モデルを使用し、これらの情報を組み合わせてレーダーシステム102のためのレーダーリターン情報126を計算する。コンピュータプロセッサ120は、ドップラー周波数、位相及び信号遅延のような信号特性の集計を含む、計算されたレーダーリターン情報126を構成するデジタル合成信号を生成するように動作する。計算されたレーダーリターン情報126は、レーダータイミングカード118によって収集されたレーダーシーン情報に基づいて、レーダーシステム102が何を「見る」かを示す。計算されたレーダーリターンは、1つ以上の拡張された目標、不要反射像(clutter)、1つ以上の電子攻撃(EA, electronic attack)効果等を含む、単純又は非常に複雑なシーンを含むことができる。いくつかの実施形態では、コンピュータプロセッサ120は、レーダータイミングパラメータ112の受信時間内で、レーダーシステム102がリアルタイム計算のために受信ウィンドウをアクティブにするときに、レーダーリターン情報126を生成するのに適した処理能力を有する。
【0023】
DACカード122a～122nは、計算されたレーダーリターン情報126に関連するデジタル合成信号を、レーダーシステム102が実際に受信して処理できるアナログ信号に変換するように動作する。各DACカード122a～122nは、レーダーシステム102の対応するレーダーチャネル128a～128hのグループに関連付けられている。すなわち、各DACカード122a～122nは、レーダーチャネル128a～128hのサブセットで送信されるアナログ信号を生成する。各DACカード122a～122nは、デジタル信号をアナログ信号に変換するように構成されたいずれか適切な構造を表す。いくつかの実施形態では、各DACカード122a～122nは、1つ以上のギガヘルツサンプルレートDACを含むが、他の適切なDACも可能であり、本開示の範囲内である。
【0024】
いくつかの実施形態では、DACカード122a～122nは、レーダーシステム102のインタフェースに注入するために中間周波数(IF, intermediate frequency)でアナログ信号を生成する。当該技術分野で知られているように、IFは、スーパーヘテロダイン原理に従ってデジタルからアナログに移行するときに、レーダーシステムでしばしば利用される。システム100において、DACカード122a～122nが無線周波数(RF, radio frequency)でデジタル信号をアナログ信号に変換する代わりに、レーダーシステム102の受信機にアナログ信号をIFに変換させるだけで、DACカード122a～122nはIFで各アナログ信号を生成できる。必要に応じて、いずれかのRFアップコンバート、ダウンコンバート及び伝播ステップがコンピュータプロセッサ120でシミュレートできる。当然に、IFでアナログ信号を生成することは、単なる1つの例示的な実装である。一般的に、システム100は周波数に依存せず、いずれか適切な周波数でレーダーリターン信号又は他のタイプの信号をシミュレートできる。
【0025】
IF受信機110は、レーダーチャネル128a～128hで搬送されるIFアナログ信号を受信し、レーダーシステム102の仕様により良く適応するように各アナログ信号を(減衰又は増幅等によって)調整するように動作する。例えば、いくつかのテストでは、レーダーシステム102は限られたダイナミックレンジを示すことができる。このような場合、DACカード122a～122nからのアナログ信号が強すぎる場合、IF受信機110は信号を減衰させることができる。アナログ信号がIF受信機110によって受信されると、レーダーシステム102はアナログ信号を処理し、信号に含まれる計算されたレーダーリターン情報126を解釈し、必要に応じていずれかの動作調整を行うことができる。次いで、レーダーシステム102による動作変更は、リアルタイムの閉ループ方式でレーダータイミングカード118にフィードバックされてもよい。いくつかの実施形態では、IF受信機110は、レーダーシステム102が(テスト中ではなく)実世界の環境で動作するときにレーダーアンテナが接続するのと同じインタフェースである。
【0026】
いくつかの実施形態では、システム100は、波形タイミングアライメント技術を介して信号のタイミング及び同期を実行できる。この技術を使用して、システム100は、レーダーチャネル128a～128hの間で送信されるアナログ信号について、DACのサンプルクロック周期の1/2未満の波形時間アライメントと、使用されるDACの位相オフセット分解能に制限された位相アライメントとを達成できる。
【0027】
図１に示すコンポーネントを使用して、システム100はレーダーシステム102の完全な動作テストカバレッジを可能にする。システム100は、従来のアナログシステムよりもはるかに大きい動作柔軟性を提供する。レーダー及び運動学のシナリオは、簡単なソフトウェア又はデータ更新を介してシステム100において容易に更新できる。例えば、システム100は、1つ以上の散乱体、気象物体、不要反射像、EA効果等に関連するレーダーリターン信号を追加、変更又は削除するように容易に更新できる(ハードウェアの変更は必要ない)。システム100の較正は簡略化され、数分で実行できる。対照的に、従来のアナログシステムでは、新たなシーンは、シミュレートするために新たなハードウェアのラックを必要とし、較正するのに数週間を要することがある。システム100は、使用される周波数と受信機チャネル数との双方で完全にスケーラブルである。コンポーネント(レーダータイミングカード118、コンピュータプロセッサ120、DACカード122a～122n、レーダーチャネル128a～128h等)が、必要に応じてシステム100を拡張するために追加又は除去できる。
【0028】
図１は、ギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガーを実行するためのシステム100の一例を示しているが、図１には様々な変更が加えられてもよい。例えば、システム100は、いずれか適切な数の処理デバイス、DACカード及びレーダータイミングカードを含んでもよい。一般的に、システム100の構成及び配置は例示のみのためである。コンポーネントは、特定のニーズに従って、いずれか他の構成において追加、省略、結合、再配置又は配置されてもよい。
【0029】
図２は、本開示によるGHzサンプルレートDACカード122a～122nの例を示す。図２に示すように、クロック分配電子機器104、レーダータイミングカード202及び複数のトリガー分配電子機器204a～204nは、DACカード122a～122nをサポートするために使用される。DACカード122a～122nのそれぞれは、ローリング同期カウンタ210、データ遅延ロジック212、値保持ロジック214、データフレーミングロジック216、DACインタフェース218、任意選択のデータ調整ロジック220、遅延較正オフセットロジック222、DACチャネル224及びDACサンプルクロック206のうち少なくとも1つを含む。
【0030】
この例では、レーダーシステム102によって生成されたシステムクロック108は、DACカード122a～122nのための共通のクロックソースである。これは、合成されたレーダーリターンシステム内の全てのクロック信号がレーダーシステムに同期する単一のシステムクロックから導出される同期システムを提供する。ここで、各DACサンプルクロック206は、FPGA226が動作できる周波数よりもはるかに高い周波数で動作し、IEEE JESDインタフェース等のような高速DACインタフェース218が利用される。FPGA226は、並列のマルチサンプル幅の並列バス228を利用して、必要なDACサンプルレートとしてDACインタフェース218にデータを提供する。
【0031】
レーダータイミングカード202は、1つ以上のケーブル又は他の適切な物理若しくは無線インタフェース等を介してレーダーシステム102に結合されるように構成される。レーダータイミングカード202は、一般的に、レーダーシステム102からレーダータイミングパラメータを収集するように動作し、レーダータイミングパラメータは、DACカード122a～122nによるレーダーリターン情報の提示を開始するように適切な時間にトリガー信号を生成するために使用される。レーダータイミングパラメータは、テストされるレーダー信号のタイプ及びタイミングを理解するために使用され、これは、システム100がトリガー信号に対する正確な時間に適切なレーダーリターンデータ126を生成することを可能にする。
【0032】
DACカード122a～122nは、分散同期クロック信号116を使用して外部タイミングトリガー124をサンプリングする。第1のクロック周波数で外部タイミングトリガー124を受信すると、はるかに高いクロック周波数で動作する初期化された高速DACチャネル224にデータを提供する。ローリング同期カウンタ210、データフレーミングロジック216、値保持ロジック214、データ遅延ロジック212は高速DACの入力インタフェースをフレーミングし、更なるロジックは、トリガー信号クロックドメイン230でのタイミングトリガー124の受信を、複数のクロックドメインの交差を通じて決定論的なままになるデータ出力時間に対するトリガーに変換する。ローリング同期カウンタ210の値に対する外部タイミングトリガー信号124のタイミング関係は、全体のドウェル時間(dwell time)についてレーダーリターン情報126に適用されるトリガー分配電子機器204a～204nからの遅延量を決定し、ドウェル時間は、レーダーシステムが所定の処理間隔でデータを収集する時間量である。
【0033】
出力に対するトリガー及び出力間アライメントは、決定論的な方法でデータをDACチャネル224にプッシュすることによって実現できる。各DACデータフレームによって表される時間は、外部タイミングトリガー信号124のレートの整数倍である。繰り返し同期カウンタ210は、トリガークロックドメイン130のレートで実装され、外部タイミングトリガー信号124のレート及びDACサンプルクロック信号206のレートの倍数までカウントする。外部トリガーが発生したとき、カウンタの値が記憶される。タイマの値は、トリガー「時間」をDACの「サンプル時間」に関連付け、次いで、データフレーム内のデータを遅延させるサンプル数である遅延値を生成するために使用される。
【0034】
DACカード122a～122nに提供されるレーダーリターン情報126がシフトされ、その結果、レーダーリターン情報126のタイミング遅延は、レーダーリターン情報126の全てのデータフレームにおいて同期カウンタ210に対してタイミングトリガー124が到着したタイミングに線形的に比例することになる。例えば、同期カウンタ210が開始値にあるときにデータが到着した場合、結果として生じる遅延はゼロサンプルである。タイミングトリガー124が同期カウントの最後に到着した場合、データは全データフレームの近くまで遅延する。この手法は、複数のDACカード122a～122n及びDACチャネル224にわたる同期及び較正を可能にする。
【0035】
外部タイミングトリガー124を受信すると同期カウンタ210がリセットできるように、テストモードが実装できる。これは、全てのDACカード122a～122nの同期カウンタ210を同期させる。タイミングトリガー124が受信されたときの同期カウンタ値は、ソフトウェア読み取り可能位置等に記憶できる。複数のFPGA又はDACカード122a～122nについて記憶された同期カウンタトリガー値が異なる場合、外部ハードウェアを使用すること等によって、システムへのトリガー遅延が較正できる。このプロセスは、全てのFPGA又はDACカード122a～122nが同じ同期カウントトリガー値を有し、これらの同期カウンタ210が完全に同期されるまで繰り返されることができる。
【0036】
その時点で、出力に対するトリガーの全てのDAC出力は完全に決定論的になる。出力に対するトリガーからのタイミングは、DACチャネル出力232毎に測定される。次いで、DAC出力から出力へのアライメントは、DACカード122a～122n内でサンプル遅延ロジック222を実装するサンプル幅のインクリメントによって調整でき、データフレーム内でデータをシフトすることによってサンプル期間の精度制御が達成できる。コース精度は、単に全体のデータワードを挿入又は削除し、先入れ先出し(FIFO, first-in-first-out)キューを弾性バッファ(elastic buffer)として使用することによって達成できる。この手法で達成される精度は、DACサンプルクロック信号206の周期の1/2以下であり、これはほとんどのアプリケーションで十分である。
【0037】
図２はギガヘルツサンプルレートDACカード122a～122nの一例を示しているが、図２に様々な変更が加えられてもよい。例えば、上記のように、DACカード122a～122nのそれぞれは様々なコンポーネント及び特定の数のコンポーネントを含むが、他の実施形態は異なる数のコンポーネント又はこれらのコンポーネントのいずれか若しくは全てを含んでもよい。一般的に、ギガヘルツサンプルレートDACカード122a～122nの構成及び配置は、例示のみのためのものである。コンポーネントは、特定のニーズに従って、いずれかの他の構成において追加、省略、結合又は配置されてもよい。例えば、多くのFPGAが内部入出力遅延ロジックを利用する。適切なFPGAコンポーネントが使用される場合、調整可能な信号遅延204a～204nがFPGA内に存在してもよい。
【0038】
【0039】
この例では、ローリング同期カウンタ210a及び210bは0から15の範囲にある。まず、双方のDACカードが同期モードになり、トリガー300の受信時に同期カウンタがリセットされることが可能になる。各ボード上の同期カウンタ210a及び210bは、最初は同期されていない。カウント値302は、いずれか所与の時点で同じ値であるとは認識されない。トリガー300の受信時に、双方のDACカード上の同期カウンタ210a及び210bが同じ値にリセットされる。同期カウンタ210a及び210bの値は、アクセス可能なメモリ位置においてトリガー300の受信時にラッチされる。最初のトリガー300aの受信時の値は同じでなくてもよい。2番目のトリガー300bの受信時に、同期カウンタ210a及び210bはアクセス可能なメモリ位置において再びラッチされる。全てのDACカード122a～122n上の値は、同期性をテストするために比較されることができる。値が等しい場合、全てのボードについてトリガー300の受信が同期される。値が等しくない場合、ボードについてトリガー300の受信は同期されない。調整可能なトリガー分配電子機器204a～204nは、ラッチされたトリガー同期カウンタ値が全てのDACカード122a～122nで同一になるように調整できる。さらに、トリガーサンプルの準安定性をテストするために同期プロセスが繰り返されることができ、調整可能な信号遅延は、信号クロックドメイン設定時間をトリガーするトリガーを最適化し、いずれかの準安定性効果を除去するように修正される。全てのDACカードのローリング同期カウンタ210が同期すると、トリガーの受信時にラッチされた同期カウンタ値は、データ遅延ロジックを調整し、データ出力タイミングに対する決定論的なトリガーを達成するために使用できる。
【0040】
図３は、ローリング同期カウンタ210を同期させる一例を示しているが、図３に様々な変更が加えられてもよい。例えば、異なるローリング同期カウンタの範囲及び値が使用されてもよい。ローリング同期カウンタは、固定周期を有するいずれかの繰り返しシーケンスを利用してもよい。一般的に、カウントのシーケンス及びトリガーの受信とラッチされるデータとの間の関係は、例示のみのためのものである。
【0041】
図４は、この開示に従ってデータタイミングを出力するために、ロジックがどのように決定論的なトリガーを維持するかの例を示す。図４に示すように、ラッチされた同期カウンタ値は、データ出力タイミングに対して決定論的なトリガーを達成するためにデータ遅延ロジックを調整するために使用される。
【0042】
この例では、トリガークロックドメイン周期は4ナノ秒であり、DACサンプルクロック周期は0.8ナノ秒である。データフレームサイズは80個のDACサンプルに設定されており、データフレーム周期は64ナノ秒に設定されている。これらのパラメータが与えられると、同期クロックは0～15までの16個の値を有し、4ナノ秒のトリガークロックドメイン周期で16回インクリメントすることは、64ナノ秒のデータフレーム周期を必要とする。トリガークロックドメインとDACクロックドメインの精度との間の関係は、4ナノ秒のトリガークロックドメイン周期を0.8nsのDACサンプルクロック周期で割った商であり、その結果、それぞれのトリガークロックドメイン周期について5個のDACサンプル周期の比率を生じる。トリガークロックドメイン周期は、トリガーとDACデータとの双方の基準点として使用されるローリング同期カウンタ210を使用してカウントされる。
【0043】
DACカード122a～122nの電源が立ち上がり、DACインタフェースが初期化されると、DACカード122a～122nは常にデータをフレーミングして出力する。DACデータ及びトリガーを受信する前に、DACカード122a～122nはヌルデータ400を出力する。DACデータを受信すると、DACカード122a～122nはトリガー300が受信されるまでヌルデータ400を出力し続けることができる。トリガー300が受信されると、ローリング同期カウンタ値がラッチされる。DACサンプルクロック周期に対するトリガークロックドメイン周期の比率がラッチされた値402に適用され、有効なDACデータの開始に適用される遅延値404をサンプル数で決定する。DACサンプルクロック206はFPGA226がサポートできるよりもはるかに高い周波数であるので、DACデータパスは複数のサンプル幅のバスに並列化される。図４に示す例では、データフレームは、16サンプル幅のデータバス上に、それぞれ16サンプル幅の5つのデータベクトルで構成される。ラッチされたローリング同期カウンタ値は2であり、その結果、10サンプルのデータ遅延値404を生じる。データ遅延値404及びDACデータは、後続のデータフレームに適用される。有効なDACデータ406の開始S0(サンプル0)は、10個のヌルサンプルの後に始まり、11番目のサンプルから開始される。トリガー300がデータフレーム周期408の後半に発生した場合、ラッチされたローリング同期カウンタ値402が大きくなり、その結果、DACサンプルデータ内で比例する有効なサンプル遅延値404を生じる。その結果、有効なDACデータは、常にトリガーの受信から1フレーム周期408でDACに提供され、それに加えてDACインタフェース218からDACアナログ出力232への固定の伝播遅延が追加される。この例では、フレーム周期408は64ナノ秒である。したがって、有効なDACデータは、トリガー300の受信の後の64ナノ秒後に常に出力され、それに加えてDACインタフェース218の入力からDACアナログ出力232までの固定の合計伝播遅延が追加される。DACインタフェース218の入力からDAC出力までの遅延値404は、全てのクロックドメインがシステムクロック108に同期しているため、全体的に固定される。
【0044】
データ出力タイミングに対するトリガーが固定されると、遅延較正値及びDAC(利用可能な場合)は、個々のDACチャネル224の遅延を調整し、1つ以上のDACカード122a～122nにわたってマルチチャネルシステムの全てのチャネルを整合させるために利用できる。
【0045】
図４は、DACデータ出力タイミング関係に対する固定された決定論的なトリガーを取得する一例を示しているが、図４に様々な変更が加えられてもよい。例えば、異なるローリング同期カウンタ210の範囲及び値が使用されてもよい。ローリング同期カウンタは、固定周期を有するいずれかの繰り返しシーケンスを利用してもよい。一般的に、カウントのシーケンス及びトリガーの受信とラッチされるデータとの間の関係は、例示のみのためのものである。データフレームサイズ、データフレームレート、データバスサンプル幅、DACサンプルクロック周期及びトリガークロック周期は全て、システム要件毎に最適な性能を取得するように調整できる。
【0046】
この解決策は、リアルタイムのパルスレーダーのハードウェアインザループのシミュレーションに役立ち得る。また、IF挿入及びRFチャンバーのアプリケーションをサポートする、任意の数のDACカード122a～122n及びDACチャネル224に拡張可能である。例えば、決定論的で制御可能な時間遅延を有するトリガーされたRFリターンデータを提供できることは、可変のCPIからCPIへのタイミングを有するパルスレーダーシステムの正確なリアルタイムのハードウェアインザループテストに必要になり得る。この種類の技術の一例は、当該出願人の同時係属中の特許出願(整理番号18-12030-US-NP(RAYN01-82030))に記載されており、その内容を参照により援用する。複数のDACシステムを同期させるためのデータのアライメントに対するトリガーの解決策は、特殊なカード回路、クロックの位相遅延等を必要としないスケーラブルなFPGAの解決策のため新規性がある。データのアライメントに対するトリガーの解決策はまた、RF及びIFでのリアルタイムのハードウェアインザループのレーダーシミュレーションにとって実用的且つ十分な精度を達成する。較正は実行毎に1回行われ、数秒で自動化できる。
【0047】
図５は、この開示に従ってギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガーを実行するための例示的な方法500を示す。説明を容易にするために、方法500は図１のシステム100を使用して実行されるものとして記載される。しかし、方法500は、他の適切なデバイス又はシステムで使用されてもよい。
【0048】
図５に示すように、ステップ502において、レーダータイミング情報及び同期クロック信号が受信される。これは、例えば、閉ループレーダーリターンシンセサイザ106がレーダーシステム102からレーダータイミングパラメータ112を受信することを含んでもよい。レーダータイミングパラメータ112は、レーダーシステム102によって生成され、感知されるレーダーパルスに関連する情報を含むことができる。これはまた、閉ループレーダーリターンシンセサイザ106が同期クロック信号116を受信することを含んでもよい。例えば、レーダーシステム102は、システムクロック信号114を生成するシステムクロック108を動作させてもよく、システムクロック信号114はクロック分配電子機器104に出力される。クロック分配電子機器104は、システムクロック信号114を同期クロック信号116及びDACサンプルクロック信号に変換することができる。同期クロック信号116は、閉ループレーダーリターンシンセサイザ106のレーダータイミングカード118及び複数のDACカード122a~122nに同時に送信できる。
【0049】
ステップ504において、レーダーリターン情報は、レーダーリターン情報126を生成するコンピュータプロセッサ120を使用して計算され、これはレーダータイミングパラメータ112から処理された情報に基づく。ステップ506において、レーダーリターン情報は、コンピュータプロセッサ120を使用して、DACカードの専用部分に分割される。これは、例えば、コンピュータプロセッサ120がレーダーリターン情報126を、時間的なもの又はデータ量によるもののようないずれか適切な方式で分割することを含んでもよい。
【0050】
ステップ508において、レーダータイミングカードを使用して、レーダーリターン情報の送信時間を示すタイミングトリガーが生成される。これは、例えば、レーダーシステム102から受信したレーダータイミングパラメータ112に基づいてタイミングトリガー124を生成することを含んでもよい。タイミングトリガー124は、レーダーリターン情報126を送信する現在の時間又は将来の時間を示すことができる。ステップ510において、タイミングトリガーは、遅延制御を使用してDACカード毎に整合される。これは、例えば、トリガー分配電子機器204a～204n(タイミングトリガー124の送信パスに位置する)を使用することを含んでもよく、各トリガー分配電子機器204a～204nはDACカード122a～122nの1つに対応する。ステップ512において、並列データは、DACカードのそれぞれで同期カウンタを使用して、データフレームタイミングに対するトリガーに基づいてフレーミングされる。ここで、データフレームタイミングに対するトリガーは、レーダーリターン情報126を送信するために使用されるフレームを整合させる。ステップ514において、チャネル間アライメントは、調整可能な遅延ロジックを使用して、並列データパス上で実行される。これは、例えば、調整可能な遅延ロジック212を使用して、各DACチャネル224がレーダーリターン情報126の専用部分を複数のDACカード122a～122nにわたって一致して送信することを確保することを含んでもよい。ステップ516において、レーダーリターン情報126の専用部分はDACチャネルのそれぞれで送信される。ここで、レーダーリターン情報126は、遅延を出力するための制御された確定的なトリガーによってDACチャネル224のそれぞれで同時に送信される。
【0051】
図５は、ギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガーを生成するための方法500の一例を示しているが、図５に様々な変更が加えられてもよい。例えば、一連のステップとして示されているが、図５に示す様々なステップは、重複してもよく、並行して行われてもよく、異なる順序で行われてもよく、或いは、複数回行われてもよい。さらに、いくつかのステップが組み合わせてもよく或いは削除されてもよく、特定のニーズに従って更なるステップが追加されてもよい。
【0052】
図６は、本開示に従ってギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガーを実行するためのデバイス600の例を示す。デバイス600の1つ以上のインスタンス(又はその一部)は、例えば、図１のシステム100の機能を少なくとも部分的に実装するために使用されてもよい。しかし、システム100の機能は、他の適切な方式で実装されてもよい。
【0053】
図６に示すように、デバイス600は、少なくとも1つの処理デバイス602、少なくとも1つの記憶デバイス604、少なくとも1つの通信ユニット606及び少なくとも1つの入出力(I/O)ユニット608を含むコンピューティングデバイス又はシステムを示す。処理デバイス602は、メモリ610にロードできる命令を実行することができる。処理デバイス602は、いずれか適切な配置でいずれか適切な数及びタイプのプロセッサ又は他のデバイスを含む。処理デバイス602の例示的なタイプは、1つ以上のマイクロプロセッサ、マイクロコントローラ、DSP、ASIC、GPU、FPGA又はディスクリート回路を含む。
【0054】
メモリ610及び永久ストレージ612は記憶デバイス604の例であり、記憶デバイス604は、情報(一時的又は永続的なデータ、プログラムコード及び/又は他の適切な情報等)を記憶し、検索を容易にすることができるいずれかの構造を表す。メモリ610は、ランダムアクセスメモリ又は他の適切な揮発性若しくは不揮発性記憶デバイスを表してもよい。永久ストレージ612は、読み取り専用メモリ、ハードドライブ、フラッシュメモリ又は光ディスクのように、データの長期記憶をサポートする1つ以上のコンポーネント又はデバイスを含んでもよい。
【0055】
通信ユニット606は、他のシステム又はデバイスとの通信をサポートする。例えば、通信ユニット606は、有線又は無線ネットワーク上の通信を容易にするネットワークインタフェースカード又は無線トランシーバを含むことができる。通信ユニット606は、いずれか適切な物理又は無線通信リンクを通じた通信をサポートしてもよい。
【0056】
I/Oユニット608は、データの入出力を可能にする。例えば、I/Oユニット608は、キーボード、マウス、キーパッド、タッチスクリーン又は他の適切な入力デバイスを通じたユーザ入力のための接続を提供してもよい。I/Oユニット608はまた、出力をディスプレイ又は他の適切な出力デバイスに送信してもよい。しかし、デバイス600がリモートでアクセスしたり自律的に操作されたりできる場合のように、デバイス600がローカルI/Oを必要としない場合、I/Oユニット608は省略されてもよい点に留意する。
【0057】
いくつかの実施形態では、処理デバイス602によって実行される命令は、上記のシステム100の機能の全部又は一部を実装する命令を含むことができる。例えば、処理デバイス602によって実行される命令は、上記のようにギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガーを実行するための命令を含むことができる。
【0058】
図６は、ギガヘルツ・デジタルアナログ変換器のデータ同期に対するトリガーを実行するためのデバイス600の一例を示しているが、図６に様々な変更が加えられてもよい。例えば、コンピューティングデバイス及びシステムは多様な構成があり、図６は、この開示を特定のコンピューティングデバイス又はシステムに限定するものではない。
【0059】
いくつかの実施形態では、本特許文書に記載の様々な機能は、コンピュータ読み取り可能プログラムコードから形成され、コンピュータ読み取り可能媒体に具現化されたコンピュータプログラムによって実装又はサポートされる。「コンピュータ読み取り可能プログラムコード」という用語は、ソースコード、オブジェクトコード及び実行可能コードを含み、いずれかのタイプのコンピュータコードを含む。「コンピュータ読み取り可能媒体」という用語は、読み取り専用メモリ(ROM)、ランダムアクセスメモリ(RAM)、ハードディスクドライブ(HDD)、コンパクトディスク(CD)、デジタルビデオディスク(DVD)、いずれかの他のタイプのメモリのように、コンピュータによってアクセス可能ないずれかのタイプの媒体が含を含む。「非一時的な」コンピュータ読み取り可能媒体は、一時的な電気信号又は他の信号を伝送する有線、無線、光学又は他の通信リンクを除外する。非一時的なコンピュータ読み取り可能媒体は、データが永続的に記憶できる媒体と、書き換え可能光ディスク又は消去可能記憶デバイスのように、データが記憶されて後で上書きできる媒体とを含む。
【0060】
この特許文書を通じて使用される特定の単語及び語句の定義を示すことが有益になり得る。「アプリケーション」及び「プログラム」という用語は、1つ以上のコンピュータプログラム、ソフトウェアコンポーネント、命令セット、プロシージャ、関数、オブジェクト、クラス、インスタンス、関連データ、又は適切なコンピュータコード(ソースコード、オブジェクトコード又は実行コードを含む)での実装に適合されたその一部を示す。「通信する」という用語及びその派生語は、直接通信と間接通信との双方を含む。「含む(include)」及び「含む(comprise)」という用語及びその派生語は、限定のない包含を意味する。「又は」という用語は包括的であり、及び/又はを意味する。「関連する(関連付けられる)」という語句及びその派生語は、含まれる、相互接続する、包含する、包含される、接続する、結合する、通信する、連携する、インターリーブする、並列する、近づく、束縛される、有する、所有する、関係を有する等を含むことを意味してもよい。「少なくとも1つ」という語句は、項目のリストと共に使用される場合、リストされた項目の1つ以上の異なる組み合わせが使用されてもよく、リスト内の1つの項目のみが必要とされてもよいことを意味する。例えば、「A、B及びCのうち少なくとも1つ」は、A、B、C、A及びB、A及びC、B及びC、並びにA及びB及びCの組み合わせのいずれかを含む。
【0061】
本出願における説明は、特定の要素、ステップ又は機能が、特許請求の範囲に含まれなければならない必須又は重要な要素であることを意味するものとして読まれるべきではない。特許の対象となる範囲は、許可された特許請求の範囲によってのみ定義される。さらに、「means for」又は「step for」という正確な用語が特定の請求項において明示的に使用され、その後に機能を識別する特定の語句が続く場合を除き、いずれの請求項も、添付の特許請求の範囲又は請求項の要素のいずれかに関して35U.S.C.§112(f)を援用しない。請求項内の「メカニズム」、「モジュール」、「デバイス」、「ユニット」、「コンポーネント」、「要素」、「メンバー」、「装置」、「マシン」、「システム」、「プロセッサ」又は「コントローラ」のような用語の使用は、特許請求の範囲自体の特徴によって更に修正又は強化されたものとして、関連する技術分野の当業者に知られている構造を示すものと理解され且つ意図されており、35U.S.C.§112(f)を援用することを意図するものではない。
【0062】
本開示は、特定の実施形態及び一般的に関連する方法を記載しているが、これらの実施形態及び方法の変更及び順列は、当業者には明らかである。したがって、上記の実施形態の説明は、本開示を定義又は制限するものではない。他の変更、置換及び変形も、以下の特許請求の範囲によって定義されるように、本開示の精神及び範囲から逸脱することなく可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】