特表 2023-544802 ダブルデータレートメモリバス上での不揮発性メモリによる高速トランザクションのためのシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-10-25

(54)【発明の名称】ダブルデータレートメモリバス上での不揮発性メモリによる高速トランザクションのためのシステム

(51)【国際特許分類】

   G11C 16/26 20060101AFI20231018BHJP

   G06F 12/00 20060101ALI20231018BHJP

   G06F 12/02 20060101ALI20231018BHJP

   G11C 7/10 20060101ALI20231018BHJP

【ＦＩ】

G11C16/26 100

G06F12/00 597D

G06F12/00 597U

G06F12/02 580J

G11C7/10 460

G11C7/10 515

G11C7/10 480

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023521315

(86)(22)【出願日】2021-10-07

(85)【翻訳文提出日】2023-06-06

(86)【国際出願番号】 US2021053916

(87)【国際公開番号】W WO2022076652

(87)【国際公開日】2022-04-14

(31)【優先権主張番号】63/088,572

(32)【優先日】2020-10-07

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/125,927

(32)【優先日】2020-12-17

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】522029730

【氏名又は名称】インフィニオン テクノロジーズ エルエルシー

【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＬＬＣ

【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100098501

【弁理士】

【氏名又は名称】森田 拓

(74)【代理人】

【識別番号】100116403

【弁理士】

【氏名又は名称】前川 純一

(74)【代理人】

【識別番号】100134315

【弁理士】

【氏名又は名称】永島 秀郎

(74)【代理人】

【識別番号】100162880

【弁理士】

【氏名又は名称】上島 類

(72)【発明者】

【氏名】クリフォード ズィットロー

(72)【発明者】

【氏名】スティーブン ロスナー

(72)【発明者】

【氏名】ハンス ファン アントウェルペン

(72)【発明者】

【氏名】モーガン アンドリュー ウェイトリー

【テーマコード（参考）】

5B160

5B225

【Ｆターム（参考）】

5B160AB17

5B160CA04

5B225BA20

5B225CA01

5B225DA02

5B225DE20

5B225EA01

5B225EA07

5B225FA01

5B225FA02

(57)【要約】

方法は、ディスクリートの不揮発性メモリ（ＮＶＭ）デバイスの単方向のコマンドアドレス（ＣＡ）バス入力上で、複数の連続的なコマンドを受信するステップであって、コマンドは、タイミングクロックで同期しているステップと、受信コマンド毎に、コマンドが高速読み出し（ＮＶＲ）コマンドであるかを決定して、コマンドがＮＶＲコマンドであると決定される場合、次の連続的なコマンドがＮＶＲコマンドであるかを決定するステップであって、連続的なＮＶＲコマンドは、ＮＶＲコマンドシーケンスを形成するステップと、ＮＶＲコマンドシーケンスのみに応答して、ＮＶＭデバイスのＮＶＭセル内に格納される読み出しデータにアクセスするステップと、データ値バーストでＮＶＭデバイスのパラレルデータ入力／出力（Ｉ／Ｏ）上の読み出しデータをドライブするステップであって、バーストのデータ値は、タイミングクロックの立ち上がりおよび立ち下がりエッジに同期して出力されるステップと、を含むことができ、ＣＡバス入力は、複数のパラレルＣＡ信号入力を含む。関連したメモリデバイスおよびシステムもまた開示される。

【特許請求の範囲】

【請求項1】

ディスクリートの不揮発性メモリ（ＮＶＭ）デバイスの単方向のコマンドアドレス（ＣＡ）バス入力上で、複数の連続的なコマンドを受信するステップであって、前記コマンドは、タイミングクロックに同期しているステップと、
受信コマンド毎に、前記コマンドが高速読み出し（ＮＶＲ）コマンドであるかを決定するステップと、
コマンドがＮＶＲコマンドであると決定される場合、次の連続的なコマンドがＮＶＲコマンドであるかを決定するステップであって、連続的なＮＶＲコマンドは、ＮＶＲコマンドシーケンスを形成するステップと、
前記ＮＶＲコマンドシーケンスのみに応答して、前記ＮＶＭデバイスのＮＶＭセル内に格納される読み出しデータにアクセスするステップと、
データ値のバーストで、前記ＮＶＭデバイスのパラレルデータ入力／出力（Ｉ／Ｏ）上で前記読み出しデータをドライブするステップであって、前記バーストの前記データ値は、前記タイミングクロックの立ち上がりおよび立ち下がりエッジに同期して出力されるステップと、
を含み、
前記ＣＡバス入力は、複数のパラレルＣＡ信号入力を含む、
方法。

【請求項2】

前記ＣＡバス入力上の前記ＮＶＲコマンドおよび前記データＩ／Ｏ上の前記データ値は、ＬＰＤＤＲ４標準と互換性を有する信号送信によって生成される、
請求項１に記載の方法。

【請求項3】

前記ＮＶＲコマンドは、ＬＰＤＤＲ４標準と互換性を有するコマンドのビット値位置に対応するビット値位置を含み、
少なくとも１つのＮＶＲコマンドは、ＬＰＤＤＲ４互換のコマンドがコマンドデータを含むビット位置でアドレスデータを含む、
請求項１に記載の方法。

【請求項4】

前記方法は、前記タイミングクロックの２サイクルの整数倍を通じて、各ＮＶＲコマンドを受信するステップをさらに含み、前記整数は、１以上である、
請求項１に記載の方法。

【請求項5】

前記ＮＶＲコマンドシーケンスは、前記読み出しデータにアクセスするために必要なすべてのコマンド値およびアドレス値を含む、
請求項１に記載の方法。

【請求項6】

各ＮＶＲコマンドは、前記コマンドを識別するコマンドビット位置を含む、ＬＰＤＤＲ４標準のコマンドと互換性を有するフォーマットを有し、
前記コマンドがＮＶＲコマンドであるかを決定するステップは、前記ＮＶＲコマンドのコマンドビット位置が所定の値に一致するかを決定するステップを含む、
請求項１に記載の方法。

【請求項7】

前記方法は、
前記ＮＶＭデバイスのシリアルポート上でシリアルコマンドおよびシリアルアドレス値を受信するステップであって、前記シリアルポートは、前記ＣＡ入力およびデータＩ／Ｏとは異なるステップと、
前記シリアルコマンドおよびアドレス値に応答して、前記ＮＶＭデバイスのＮＶＭセルにアクセスするステップと、
をさらに含む、
請求項１に記載の方法。

【請求項8】

データ値の前記バーストは、複数のＢＬ値の１つに構成可能であるバースト長（ＢＬ）を有し、少なくとも１つのＢＬ値は、８以下である、
請求項１に記載の方法。

【請求項9】

集積回路（ＩＣ）デバイスであって、前記集積回路（ＩＣ）デバイスは、
複数のパラレルＣＡ入力を含むコマンドアドレス（ＣＡ）入力と、
タイミングクロックの立ち上がりおよび立ち下がりエッジに同期して、バーストデータ値を少なくとも受信するように構成される、複数のパラレルデータＩ／Ｏを含むデータバス入力／出力（Ｉ／Ｏ）と、
少なくとも１つの不揮発性メモリ（ＮＶＭ）セルアレイと、
高速読み出し（ＮＶＲ）コマンドシーケンスを含む、前記ＣＡ入力で受信されるコマンドを検出するように構成されるコマンドデコーダと、
アクセス回路と、
を備え
各ＮＶＲコマンドシーケンスは、他のコマンドと、前記ＮＶＲコマンドのビット値によって区別可能な複数の連続的なＮＶＲコマンドを含み、
各ＮＶＲコマンドシーケンスは、ＮＶＲコマンドでないコマンドの受信によって、または、連続的なコマンドの受信の終了によって終了し、
前記アクセス回路は、前記ＣＡバス入力上で受信される前記ＮＶＲコマンドシーケンスのみに応答して、前記少なくとも１つのＮＶＭセルアレイにアクセスし、読み出しデータを出力するように構成される、
集積回路（ＩＣ）デバイス。

【請求項10】

前記ＣＡバスは、６つのＣＡ入力を含み、
前記ＣＡバスおよびデータバスＩ／Ｏは、ＬＰＤＤＲ４物理インタフェース標準と互換性を有する、
請求項９に記載のＩＣデバイス。

【請求項11】

前記読み出しデータにアクセスするためのすべてのアドレスデータは、前記ＮＶＲコマンドシーケンスに含まれる、
請求項９に記載のＩＣデバイス。

【請求項12】

前記ＮＶＲコマンドは、ＬＰＤＤＲ４標準と互換性を有するコマンドのビット値位置に対応するビット値位置を含み、
少なくとも１つのＮＶＲコマンドは、ＬＰＤＤＲ４互換のコマンドがコマンドデータを含むビット位置でアドレスデータを含む、
請求項９に記載のＩＣデバイス。

【請求項13】

各ＮＶＲコマンドは、前記タイミングクロックの２サイクルの整数倍を通じて、前記ＣＡ入力で受信され、前記整数は、１以上である、
請求項９に記載のＩＣデバイス。

【請求項14】

前記ＩＣデバイスは、シリアルコマンドおよびシリアルアドレスデータを受信するように構成される少なくとも１つのシリアルＩ／Ｏラインを含むシリアルバス入力をさらに含み、
前記アクセス回路は、シリアルコマンドおよびシリアルアドレスデータに応答して、前記少なくとも１つのＮＶＭセルアレイにアクセスするように構成される、
請求項９に記載のＩＣデバイス。

【請求項15】

データ値の前記バーストは、複数のＢＬ値の１つに構成可能であるバースト長（ＢＬ）を有し、少なくとも１つのＢＬ値は、８以下である、
請求項９に記載のＩＣデバイス。

【請求項16】

単方向のコマンドアドレス（ＣＡ）バスと、
双方向のデータバスと、
メモリコントローラを備えるホストシステムと、
メモリシステムと、
を備えるシステムであって、
前記メモリコントローラは、前記ＣＡバス上で連続的な高速メモリ読み出し（ＮＶＲ）コマンドのシーケンスを出すように構成され、各ＮＶＲコマンドは、タイミングクロックに同期して出され、前記ＮＶＲコマンドを他のコマンドと区別するビット値を含み、
前記メモリコントローラは、前記データバス上でＮＶＲコマンドの前記シーケンスに対応する読み出しデータを受信するように構成され、
前記メモリシステムは、少なくとも１つのＮＶＭセルアレイと、コマンドデコーダ回路と、アクセス回路と、を含み、
前記コマンドデコーダ回路は、
受信コマンド毎に、前記コマンドが高速読み出し（ＮＶＲ）コマンドであるかを決定し、
コマンドがＮＶＲコマンドであると決定される場合、次の連続的なコマンドがＮＶＲコマンドであるかを決定する、
ように構成され、
連続的なＮＶＲコマンドは、ＮＶＲコマンドシーケンスを形成し、
前記アクセス回路は、前記ＮＶＲコマンドシーケンスのみに応答して、
前記少なくとも１つのＮＶＭセルアレイにアクセスし、前記ＮＶＭセルアレイ内に格納される読み出しデータにアクセスし、
データ値のバーストで、前記データバス上で前記読み出しデータを出力する、
ように構成され、前記バーストの前記データ値は、前記タイミングクロックの立ち上がりおよび立ち下がりエッジに同期して出力される、
システム。

【請求項17】

前記メモリコントローラは、前記ＣＡバスおよびデータバスに接続されているコントローラインタフェース（Ｉ／Ｆ）を含み、
前記メモリシステムは、前記ＣＡバスおよびデータバスに接続されているメモリデバイスＩ／Ｆを含み、
前記コントローラＩ／ＦおよびメモリデバイスＩ／Ｆは、ＬＰＤＤＲ４物理Ｉ／Ｆ標準と互換性を有する、
請求項１６に記載のシステム。

【請求項18】

前記ＮＶＲコマンドは、ＬＰＤＤＲ４標準と互換性を有するコマンドのビット値位置に対応するビット値位置を含み、
少なくとも１つのＮＶＲコマンドは、ＬＰＤＤＲ４互換のコマンドがコマンドデータを含むビット位置でアドレスデータを含む、
請求項１６に記載のシステム。

【請求項19】

前記ホストシステムは、所定のサイズのキャッシュラインを有する少なくとも１つのキャッシュメモリを含み、
データ値の前記バーストで前記ＮＶＭシステムにより出力される前記読み出しデータのサイズは、前記所定のサイズに一致する、
請求項１６に記載のシステム。

【請求項20】

前記メモリコントローラは、前記タイミングクロックの２サイクルの整数倍を通じて、各ＮＶＲコマンドを出し、前記整数は、１以上である、
請求項１６に記載のシステム。

【請求項21】

前記ホストシステムは、前記ＮＶＭシステムからパラメータデータを要求するように構成され、
所定の値を有する前記パラメータデータに応答して、前記ＮＶＭシステムに対する読み出し要求をＮＶＲコマンドシーケンスに符合化する、
請求項１６に記載のシステム。

【請求項22】

前記メモリシステムは、少なくとも１つの揮発性メモリセルアレイと、揮発性メモリアクセス回路と、をさらに含み、
前記揮発性メモリアクセス回路は、ＮＶＲコマンドシーケンスのみに応答して、
前記少なくとも１つの揮発性のメモリセルアレイにアクセスし、前記メモリセルアレイ内に格納される揮発性の読み出しデータにアクセスし、
揮発性のデータ値の揮発性メモリバーストで、前記データバス上で前記揮発性の読み出しデータを出力する、
ように構成され、前記揮発性メモリバーストの前記揮発性のデータ値は、前記タイミングクロックの立ち上がりおよび立ち下がりエッジに同期して出力される、
請求項１６に記載のシステム。

【請求項23】

データ値の前記バーストは、複数のＢＬ値の１つに構成可能であるバースト長（ＢＬ）を有し、少なくとも１つのＢＬ値は、８以下である、
請求項１６に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願
この出願は、２０２０年１２月１７日に出願された米国非仮出願第１７／１２５，９２７号の国際出願であり、この出願は、２０２０年１０月７日に出願された米国仮特許出願第６３／０８８，５７２号に対して３５Ｕ．Ｓ．Ｃ．１１９（ｅ）に従う優先権の利益を請求し、その内容は、本願明細書に参照によって組み込まれる。

【0002】

本開示は、概して、メモリデバイスへの高速アクセスを必要とするシステムに関するものであり、より詳しくは、ダブルデータレートインタフェースを通じて不揮発性メモリデバイスにアクセスするシステムに関するものである。

【背景技術】

【0003】

システム・オン・チップ（ＳｏＣ）は、デバイスの高性能制御を非常にコンパクトなパッケージにおいて可能にすることができる。ＳｏＣは、非常にコンパクトなデバイス（例えば、携帯電話）から非常に大きいデバイス（例えば、自動車）までの広い使用を享受する。ＳｏＣは、典型的には、プロセッサ回路およびプロセッサによって実行可能な命令を含むデータを格納するためのオンボードメモリを含む。ＳｏＣ性能は、しばしばメモリアクセス速度に大きく依存する。大気温度およびそれ以下の温度用途のために、ＳｏＣは、不揮発性メモリ（ＮＶＭ）および揮発性メモリ、例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の組み合わせを含むことができる。ＮＶＭは、電力がない場合にデータを格納することができる。ＤＲＡＭは、受け入れられるアクセス速度を提供することができ、比較的小さい電力を消費しうる。この種のシステムでは、プロセッサによるアクセスのために、ＮＶＭからＤＲＡＭ内にデータをロードすること、および／または、ＮＶＭによりＤＲＡＭデータをバックアップすることは一般的である。

【0004】

より高い温度用途、例えば、自動車のために、温度が上昇すると、ＤＲＡＭ性能は低下しうるので、ＤＲＡＭは、メモリの選択肢として望ましくない。その結果、より高い温度用途は、揮発性メモリとしてのスタティックＲＡＭ（ＳＲＡＭ）を使用することができる。ＳＲＡＭは、ＤＲＡＭよりさらに速い速度を提供することができるが、ＳＲＡＭは、高い構成要素価格を有しうるし、ＤＲＡＭより多くの電力を引き出しうる。

【0005】

図１９は、ＪＥＤＥＣによって公表されるＬＰＤＤＲ４標準と互換性を有する従来のＤＲＡＭ読み出し動作のブロック図である。時間ｔ０で、第１の読み出しコマンドシーケンスが受信されうる。読み出しコマンドシーケンスは、２つのアクティベート命令（Ａｃｔｉｖａｔｅ１、Ａｃｔｉｖａｔｅ２）、読み出し命令およびＣＡＳ命令を含むことができる。読み出しコマンドシーケンスは、（ＣＫ＿ｔの）８つのクロックサイクルを通じて（すなわち、時間ｔ０からｔ２まで）受信されうる。

【0006】

時間ｔ２で、第１の読み出しシーケンスと同じタイプの命令を有する第２の読み出しシーケンスが開始することができる。

【0007】

ＤＲＡＭは、１４のクロックの読み出しレイテンシ（ＲＬ）および約２つのクロックのスキュー遅延（ｔＤＱＳＣＫ）を（８００ＭＨｚのクロック速度で）有しうる。この種の遅延後に、時間ｔ４で、読み出しデータは出力されうる。読み出しデータは、１６（またはバースト長設定に依存して３２）の最小バーストで出力されうる。図示される１６のバーストのために、１６のバーストを受信する全時間は、３１クロックすなわち８００ＭＨｚで３８．７５ｎｓとなりうる。

【0008】

ｘ３２構成において、６４バイトは、８つのクロックサイクルを通じて（時間ｔ４とｔ５との間に）転送されうる。３２バイトのキャッシュメモリを有するシステムのために、この種の読み出し転送の結果、３２バイトが破棄されうる。

【0009】

（図１９に示すようにＬＰＰＤＲ４互換のＤＲＡＭを含む）ＤＲＡＭは、高速アクセス速度をＳｏＣのようなシステムに提供することができるが、上述したように、ＤＲＡＭはいくつかの環境、例えば、より高い温度環境に適していない。

【0010】

従来の方法の欠点を被らない、より高い温度用途においてメモリへの高速アクセスを提供するいくつかの方法に到達することが望ましい。

【図面の簡単な説明】

【0011】

【図1】実施形態に従う不揮発性メモリ（ＮＶＭ）デバイスおよび高速アクセス動作を示す図である。

【図2】一実施形態に従うＮＶＭデバイスのブロック図である。

【図3】他の実施形態に従うＮＶＭデバイスのブロック図である。

【図4】さらなる実施形態に従うＮＶＭデバイスのブロック図である。

【図5】一実施形態に従うＮＶＭデバイスへの高速アクセス動作のタイミング図である。

【図6】他の実施形態に従うＮＶＭデバイスへの高速アクセス動作のタイミング図である。

【図7】一実施形態に従うダブルデータレート（ＤＤＲ）パラレルインタフェース（Ｉ／Ｆ）およびシリアルＩ／Ｆを有するＮＶＭデバイスのブロック図である。

【図8】他の実施形態に従うＤＤＲパラレルインタフェースＩ／ＦおよびシリアルＩ／Ｆを有するＮＶＭデバイスのブロック図である。

【図9】一実施形態に従うＮＶＭデバイスアドレス空間を示すブロック図である。

【図10】図１０Ａおよび図１０Ｂは、一実施形態に含まれうるＮＶＭデバイスのレジスタを示し、図１０Ｃは、従来のＬＰＤＤＲ４コマンドフォーマットを示す図であり、図１０Ｄは、一実施形態に従う高速アクセスコマンドフォーマットを示す図である。

【図11】一実施形態に含まれうるメモリセルアレイの概略図である。

【図12】一実施形態に従う集積回路デバイスの斜視図を示す。

【図13】一実施形態に従うメモリコントローラのブロック図である。

【図14】一実施形態に従うシステムのブロック図である。

【図15】一実施形態に従う自動車システムの図である。

【図16】一実施形態に従うＮＶＭ方法のフロー図である。

【図17】一実施形態に従うメモリコントローラの方法のフロー図である。

【図18】一実施形態に従うシステムの方法のフロー図である。

【図19】一実施形態に従う従来のＬＰＤＤＲ４互換の読み出しアクセスのタイミング図である。

【発明を実施するための形態】

【0012】

実施形態によれば、不揮発性メモリ（ＮＶＭ）デバイスは、コマンド（ＮＶＲコマンド）の減少するシーケンスを処理して、１つまたは複数のアレイのＮＶＭセルからデータを読み出すことができる。いくつかの実施形態では、ＮＶＲコマンド対は、読み出し動作のために必要なすべてのコマンドおよびアドレスデータを有することができる。ＮＶＲコマンドに対応する読み出しデータは、ダブルデータレート（ＤＤＲ）でＮＶＭデバイスから出力可能である。いくつかの実施形態では、読み出しデータは、８つのデータのバーストで出力可能である。

【0013】

いくつかの実施形態では、ＮＶＭデバイスは、ＬＰＤＤＲ４標準に従う物理インタフェースと互換性を有するインタフェースを有することができる。

【0014】

いくつかの実施形態では、ＮＶＲコマンド対は、一対の両方のＮＶＲコマンドにわたり分散されるコマンド値を有することができる。いくつかの実施形態では、ＮＶＲコマンド対は、一対の両方のＮＶＲコマンドにわたり分散されるアドレス値を有することができる。

【0015】

いくつかの実施形態では、ＮＶＲコマンドは、ＬＰＤＤＲ４標準に従うコマンドに従うフォーマットを有することができる。しかしながら、ＬＰＤＤＲ４コマンド内のコマンドデータを提供する１つまたは複数のビット位置は、ＮＶＲコマンド内のアドレスデータを提供することができる。

【0016】

いくつかの実施形態では、ＮＶＭデバイスは、ＤＤＲインタフェースに加えてシリアルインタフェースを含むことができる。

【0017】

いくつかの実施形態では、ＮＶＭデバイスは、キャッシュメモリに対してキャッシュライン読み出しを実行するシステムの一部とすることができる。１つまたは複数のＮＶＭデバイスに対する高速アクセス動作（ＮＶＲコマンドによって実行される読み出しアクセス）は、いかなる読み出しデータも破棄する必要なく、キャッシュラインを満たす（フィルする）ことができる。

【0018】

いくつかの実施形態では、ＮＶＭデバイスは、メモリコントローラを有するシステムの一部とすることができる。メモリコントローラは、ＮＶＭデバイスに対して、ＮＶＲコマンドを有する読み出しコマンドシーケンスを出すことができるとともに、他のデバイス（例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ））に対して、既存の標準（例えば、ＬＰＤＤＲ４）に従う読み出しコマンドシーケンスを出すことができる。既存の標準に従う読み出しシーケンスは、ＮＶＲコマンド（例えば、２つのコマンド）のシーケンスと比較して、より多くのコマンド（例えば、４つのコマンド）を有しうる。

【0019】

以下のさまざまな実施形態では、類似のアイテムは、同一の参照符号であるが、その第１の桁が図面番号に対応する参照符号によって参照される。

【0020】

図１Ａは、一実施形態に従うＮＶＭデバイス１００のブロック図である。ＮＶＭデバイス１００は、１つまたは複数のメモリセルアレイ１０２およびＤＤＲインタフェース１０４を含むことができる。図示の実施形態では、メモリセルアレイ１０２は、電力がない場合、データを保持することができる任意の適切なタイプのＮＶＭセルを含むことができるＮＶＭセルアレイ１０２とすることができる。いくつかの実施形態では、ＮＶＭセルアレイ１０２は、アドレス値に応答して、ＮＶＭセルにアクセスするためのデコーダ回路と、データ値をＮＶＭセル内に格納するための書き込み回路（例えば、プログラムおよび消去回路）と、を含むことができる。いくつかの実施形態において、メモリセルアレイ１０２は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルおよび／またはスタティックＲＡＭ（ＳＲＡＭ）セルを含むがこれらに限定されない揮発性メモリセルを、適切なアクセス回路および補助回路（例えば、デコーダ回路、ＤＲＡＭ用のリフレッシュ回路部など）とともに含むことができる。

【0021】

ＤＤＲインタフェース１０４は、コマンドおよびアドレス（ＣＡ）入力、パラレルデータ接続（ＤＱ）および１つまたは複数のクロック入力（ＣＬＫ）を含むことができる。ＣＡ入力は、ＮＶＭセルアレイ１０２の記憶場所にアクセスするためのコマンドおよびアドレスデータを受信することができる。ＣＬＫ入力は、ＮＶＭデバイス１００のためのタイミング入力および出力信号のための１つまたは複数のクロック入力を受信することができる。ＤＱ接続は、ＣＡ入力上で受信される要求に応答して、パラレルデータ値を出力することができる。出力データ値は、入力クロックの立ち上がりおよび立ち下がりエッジに同期して（すなわち、ダブルデータレートで）提供可能である。いくつかの実施形態では、ＤＱは、単方向とすることができ、ＮＶＭデバイスから出力データのみを提供することができる。しかしながら、他の実施形態では、ＤＱは、双方向とすることができ、データを受信することおよび出力することの両方ができる。

【0022】

いくつかの実施形態では、ＤＤＲインタフェース１０４は、既存のメモリ標準と互換性を有する信号送信を有することができる。一実施形態において、ＤＤＲインタフェース１０４は、ＪＥＤＥＣによって公表されるＬＰＤＤＲ４標準と互換性を有する信号送信を有することができる。すなわち、ＤＤＲインタフェース１０４は、ＬＰＤＤＲ４物理インタフェース標準（すなわち、ＬＰＤＤＲ４ ＰＨＹ）と互換性を有する物理インタフェースを有することができる。

【0023】

ＤＤＲインタフェース１０４は、既存の標準と互換性を有する信号送信を有することができるが、ＤＤＲインタフェース１０４は、この種の既存の標準より短い読み出しコマンドシーケンスを処理することができる。いくつかの実施形態では、ＤＤＲインタフェース１０４は、ＬＰＤＤＲ４ ＰＨＹと互換性を有することができるが、ＬＰＤＤＲ４標準によって決められる４つのコマンドの読み出しシーケンスと対照的に、２つのコマンドの高速読み出しシーケンスを処理することができる。

【0024】

ＤＤＲインタフェース１０４は、本願明細書において記載されている高速アクセスを実行するためのコマンドデコーダ１０５を含むことができる。いくつかの実施形態では、コマンドデコーダ１０５は、高速アクセスコマンドを認識して、ＮＶＭセルアレイ１０２へのアクセスを可能にすることができる。いくつかの実施形態では、コマンドデコーダ１０５は、高速アクセスコマンドを他のコマンドと区別することができる。高速アクセスコマンドの連続的なシーケンスは、高速コマンドシーケンスとみなすことができる。高速コマンドシーケンスは、ＮＶＭデバイス１００へのアクセスを実行するためのすべての命令およびアドレスデータを含むことができる。いくつかの実施形態では、ＤＤＲインタフェースは、既存の標準（例えば、ＬＰＤＤＲ４）と互換性を有することができ、高速コマンドシーケンスは、既存の標準に従うアクセスより少ないコマンドを含むことができる。

【0025】

いくつかの実施形態では、ＣＡ入力は、７ビット幅未満とすることができ、ＤＱ接続は、２０ビット幅未満とすることができる。

【0026】

いくつかの実施形態では、ＮＶＭデバイス１００は、単一のＩＣパッケージ内に形成される１つまたは複数の集積回路（ＩＣ）基板を含む集積回路デバイスとすることができる。

【0027】

図１Ｂは、図１ＡのようなＮＶＭデバイスのためのアクセス動作を示すタイミング図である。図１Ｂは、所定の標準（Ｓｔｄ）と互換性を有する読み出しアクセスと、標準読み出しアクセスより少ないクロックサイクルの数で発生可能な一実施形態に従うＮＶＭデバイスへの高速読み出しアクセス（高速）と、を示す。

【0028】

図１Ｂは、タイミングクロック（ＣＫ）のための波形、標準アクセスのためのＣＡ入力（ＣＡ（Ｓｔｄ））、高速アクセスにおけるＣＡ入力（ＣＡ（高速））、標準アクセスにおける出力データ（ＤＱ（Ｓｔｄ））および高速アクセスのための出力データ（ＤＱ（高速））を含む。

【0029】

時間ｔ０で、読み出しコマンドシーケンスは、メモリデバイスで受信可能である。読み出しコマンドシーケンスは、１つの読み出し動作のためのコマンドおよびアドレス値を含むことができる。図１Ｂは、標準ケースならびに高速ケースのためのコマンドアドレス値を示す。図示するように、標準読み出しコマンドシーケンスは、「ｎ」個のコマンド（Ｓｔｄ０からＳｔｄｎ）を必要とし、ｎは２より大きい。対照的に、高速アクセスは、より少ないＮＶＲコマンド（ＮＶＲ１、ＮＶＲ２および可能なＮＶＲ３）から成る。

【0030】

第１のＮＶＲコマンド（ＮＶＲ１）を受信することに応答して、コマンドは、それが高速アクセスコマンドであるかを決定するために評価可能である（１４７として示される）。受信コマンドが高速アクセスコマンドである場合、シーケンスの次のコマンドは、それが高速アクセスコマンドであるかを決定するために検査可能である。連続的な高速アクセスコマンドのセットは、高速アクセスコマンドシーケンスを形成することができる。したがって、図１Ｂは、ＮＶＲ１／ＮＶＲ２の高速アクセスコマンドシーケンス（２つのシーケンス）、および、オプションでＮＶＲ１／ＮＶＲ２／ＮＶＲ３の高速アクセスコマンドシーケンス（３つのシーケンス）を示す。

【0031】

時間ｔ１で、高速読み出しコマンドシーケンス（ＮＶＲ１／ＮＶＲ２）の受信を完了することができる。時間ｔ１の後、時間ｔ２の前に、高速読み出しコマンドシーケンス（ＮＶＲ１／ＮＶＲ２／ＮＶＲ３）を完了することができる。

【0032】

時間ｔ２で、高速ケースより多くのクロックサイクルを必要とする標準読み出しコマンドシーケンス（ＡＣＴ１、ＡＣＴ２、ＲＥＡＤ、ＣＡＳ２として示されるが、いかなる特定のプロトコル／標準に限定されるものではない）の受信を完了することができる。

【0033】

時間ｔ３で、高速読み出しコマンドシーケンスに対応するデータを出力することができる。

【0034】

時間ｔ４で、ＮＶＭデバイスからの高速アクセスのためのデータ出力を完了することができる。図示例では、この時間において、標準読み出しコマンドシーケンスに対応するデータも出力することができる。

【0035】

時間ｔ５で、標準アクセスのためのデータ出力を完了することができる。

【0036】

図示の実施形態では、高速読み出し動作は、より少ないコマンド（および、それゆえ、より少ないクロックサイクル）を含むことができ、オプションで、標準読み出しアクセスより小さいバーストシーケンスにおいてデータを取り込むことができる。その結果、高速読み出し動作は、ＣＡバス上でより少ない時間を占めることができ、標準読み出し動作より短い時間でデータを取り込むことができる。いくつかの実施形態では、より小さいバーストシーケンスは、メモリデバイスの選択可能な特徴とすることができ、（従来のサイズのものを含む）より大きいバーストシーケンスがサポートされる。

【0037】

図１Ｂは、ＮＶＲコマンドがＣＫの２つのクロックサイクルを通じて受信されるのを示すが、代替実施形態は、より長い数のクロックサイクルを通じてＮＶＲコマンドを受信することができる。単なる一例として、図１ＢのＮＶＲ１／ＮＶＲ２内に含まれるコマンドおよびアドレスデータは、４つのクロックサイクルを占める１つのＮＶＲコマンド内に含まれうる。

【0038】

いくつかの実施形態では、ＮＶＲコマンドはｊ×２のクロックサイクルを通じて受信可能であり、ｊは１以上の整数である。

【0039】

図１Ｃは、実施形態に従う高速読み出し（ＮＶＲ）コマンドシーケンスのさまざまな例を示す図である。この種のシーケンスは、コントローラデバイスから出される、および／または、ＮＭＶデバイスで受信される連続的なコマンドとして時間とともに発生することを理解されたい。連続的なコマンドは、介在する遅延なしに、または、十分に長い期間の介在する遅延なしに次々に受信されるコマンドとすることができる。

【0040】

ＮＶＲコマンドシーケンス１４９Ａは、さらなるコマンドが受信されないことによって終了する２つのコマンドシーケンス（ＮＶＲ１／ＮＶＲ２）を示す。ＮＶＲ１のビット値から、コマンドデコーダは、コマンドがＮＶＲコマンドであると決定することができる。その結果、コマンドデコーダは、次の連続的なコマンドを可能なＮＶＲコマンドとして扱うことができる。したがって、ＮＶＲ２は、シーケンスの次のＮＶＲコマンドで検出可能である。図示の実施形態では、連続的なコマンドがＮＶＲ２の後にないとき、ＮＶＲコマンドシーケンス１４９Ａは終了する。いくつかの実施形態では、コマンドは、所定の数のタイミングクロックサイクルを通じて受信される。コマンドがこの種の量のクロックサイクルで受信されない場合、いかなるＮＶＲコマンドシーケンスも終了したとみなすことができる。

【0041】

コマンドシーケンスが終了するとき、シーケンスの結果として生じるＮＶＲコマンド（ＮＶＲ１／ＮＶＲ２）を用いて、ＮＶＭセルにアクセスする。すなわち、コマンドＮＶＲ１／ＮＶＲ２は、読み出しアクセスのために必要なすべてのコマンドおよびアドレスデータを含むと理解される。

【0042】

ＮＶＲコマンドシーケンス１４９Ｂは、１４９ＡのようなＮＶＲコマンドシーケンスを示すが、ＮＶＲコマンドシーケンス１４９Ｂは、ＮＶＲコマンドではないコマンドの受信によって終了する。コマンドデコーダは、ＮＶＲ１を検出し、次に、次のコマンド（ＮＶＲ２）を検査し、それもＮＶＲコマンドであるので、同じＮＶＲコマンドシーケンスの一部であると決定することができる。ＮＶＲ２がＮＶＲコマンドであるので、コマンドデコーダは、次の連続的なコマンド（ＭＲＲ１）に目を向け、それがＮＶＲコマンドであるかを決定することができる。しかしながら、この場合、ＭＲＲ１は、ＮＶＲコマンドではない。その結果、ＮＶＲコマンドシーケンスは終わることができ、ＮＶＭセルは、ＮＶＲ１／ＮＶＲ２のアドレス値によってアクセスされる。

【0043】

ＮＶＲコマンドシーケンス１４９Ｃは、１４９ＡのようなＮＶＲコマンドシーケンスを示すが、より多くのＮＶＲコマンドを有する。いくつかの実施形態では、ターゲットのメモリデバイスのアドレス空間は、２つのＮＶＲコマンドで提供可能なものより多くのアドレスビットを必要としうる。したがって、１つまたは複数のＮＶＲコマンド（この場合、１つのコマンドＮＶＲ３）は、ＮＶＲコマンドシーケンスに追加可能である。より長い高速読み出しコマンドシーケンスは、上述したのと同じ方法で終了することができる。さらに、ＮＶＲコマンドシーケンスは、３より多いＮＶＲコマンドを含む任意数のＮＶＲコマンドを有することができる。

【0044】

ＮＶＲコマンドシーケンスが１つのＮＶＲコマンドを含むことができることを理解されたい。

【0045】

実施形態は、さまざまな形をとることができるが、いくつかの実施形態は、１つまたは複数の集積回路ダイを有する単一の集積回路（ＩＣ）デバイスとすることができる。図２から図４は、実施形態に従う多くの可能なＩＣデバイスのうちの３つを示す。

【0046】

図２は、ＩＣパッケージ２０５内に形成される単一のダイ２０７を有するＮＶＭ ＩＣデバイス２００のブロック図である。ＩＣパッケージは、ファインピッチＢＧＡ（ＦＢＧＡ）を含むボールグリッドアレイ（ＢＧＡ）、スモールアウトラインパッケージ、フラットパッケージ、ピングリッドアレイまたはチップキャリアを含むがこれらに限定されない任意の適切な形をとることができる。ダイ２０７は、ＮＶＭセルアレイ２０２、ＤＤＲ Ｉ／Ｆ２０４およびシリアルＩ／Ｆ２０６を含むことができる。ＮＶＭセルアレイ２０２は、本願明細書に記載されているものまたは均等物のいずれかの形をとることができる。いくつかの実施形態では、ＮＶＭセルアレイ２０２は、第１のバンク２０２－０および第２のバンク２０２－１を含むことができる。

【0047】

ＤＤＲ Ｉ／Ｆ２０４は、ＣＳ入力、クロック入力（ＣＬＫ）、ＣＡ入力、ＤＱおよびデータストローブ出力（ＤＱＳ）を含むことができる。ＤＤＲ Ｉ／Ｆ２０４はまた、本願明細書に記載されている高速アクセスコマンド（例えば、ＮＶＲ１、ＮＶＲ２…ＮＶＲｎ）をデコードすることができるコマンドデコーダ２０５および均等物を含むことができる。ＤＤＲ Ｉ／Ｆ２０４は、読み出しおよび書き込み動作を含むＮＶＭセルアレイ２０２へのアクセスを可能にすることができる。いくつかの実施形態において、高速アクセスに加えて、ＤＤＲ Ｉ／Ｆ２０４は、標準アクセスを可能にすることができるかまたは標準アクセスを可能にするように構成可能である。いくつかの実施形態では、コマンドデコーダ２０５は、連続的な中断なしのＮＶＲコマンドシーケンス（例えば、第２のＮＶＲ１／ＮＶＲ２対が直に続く第１のＮＶＲ１／ＮＶＲ２対）を、バンク２０２－０／１の各々に対して処理し、ダブルデータレートでＤＱ上のバンク２０２－０／１からデータの中断なしの出力を可能にすることができる。

【0048】

シリアルＩ／Ｆ２０６は、ＮＶＭアレイ２０２へのアクセスを、シリアルバスを介して可能にすることができる。シリアルＩ／Ｆ２０６は、シリアルチップセレクト入力（ＳＥＲＩＡＬ＿ＣＳ）、シリアルクロック入力（ＳＥＲＩＡＬ＿ＣＬＫ）およびシリアルデータＩ／Ｏ（ＳＥＲＩＡＬ＿ＤＱ）を含むことができる。ＳＥＲＩＡＬ＿ＣＳは、ＮＶＭデバイス２００がシリアルＩ／Ｆ２０６を介して他のデバイス（例えば、ホストデバイス）によるアクセスのために選択されることを可能にすることができる。ＳＥＲＩＡＬ＿ＣＬＫは、ＮＶＭデバイス２００へのデータ入力およびＮＶＭデバイス２００からのデータ出力を同期させるためのタイミング信号を受信することができる。ＳＥＲＩＡＬ＿ＤＱは、ＮＶＭデバイス２００の記憶場所（構成レジスタを含む）にアクセスするためのコマンド、アドレスおよびデータ値を受信することができる。ＳＥＲＩＡＬ＿ＤＱは、アクセスに応答して、シリアルデータを出力することができる。

【0049】

図３は、同じＩＣパッケージ３０５内に形成される第１のダイ３０７Ａおよび第２のダイ３０７Ｂを有するＮＶＭ ＩＣデバイス３００のブロック図である。ＩＣパッケージは、本願明細書において記載されている任意の適切な形をとることができる。第１のダイ３０７Ａは、図２の場合と同様に、ＮＶＭセルアレイ３０２Ａ、ＤＤＲ Ｉ／Ｆ３０４およびシリアルＩ／Ｆ３０６Ａを含むことができる。第２のダイ３０７Ｂは、ＮＶＭセルアレイ３０２ＢおよびシリアルＩ／Ｆ３０６Ｂを含むことができる。第１および第２のダイ３０７Ａ／Ｂは、内部バス３０９によって接続可能である。ＤＤＲ Ｉ／Ｆ３０４でのアクセスは、第１のダイ３０７Ａ上のＮＶＭセルアレイ３０２Ａにアクセスすることができ、かつ、内部バス３０９を介して第２のダイ３０７Ｂ上のＮＶＭセルアレイ３０２Ｂにアクセスすることができる。共有シリアルバス３１１は、共通のシリアル入力３１３を介してダイ３０７Ａ／Ｂの一方へのアクセスを可能にすることができる。

【0050】

ＤＤＲ Ｉ／Ｆ３０４は、図２のもののように動作することができる。しかしながら、コマンドデコーダ３０５は、異なるダイ（例えば、３０２－０Ａ／３０２－０Ｂ）のバンクでターゲットにされる連続的な中断なしのＮＶＲシーケンスを処理し、ＤＱ＿Ａ／Ｂ上のバンク３０２－０Ａ／３０２－０Ｂからデータの中断なしの出力を可能にすることができる。

【0051】

図４は、同じＩＣパッケージ４０５内に形成される第１のダイ４０７Ａおよび第２のダイ４０７Ｂを有するＮＶＭ ＩＣデバイス４００のブロック図である。ＮＶＭ ＩＣデバイス４００は、図３のもののようなアイテムを有することができる。ＮＶＭ ＩＣデバイス４００は、各ダイ４０７Ａ／Ｂが各々ＤＤＲ Ｉ／Ｆ４０４Ａ／Ｂを有することができ、各々がチップセレクト入力（ＣＳ＿Ａ／Ｂ）、クロック入力（ＣＬＫ＿Ａｓ／Ｂｓ）、ＣＡ入力（ＣＡ＿Ａ／Ｂ）、ＤＱ（ＤＱ＿Ａ／Ｂ）およびＤＱＳ（ＤＱＳ＿Ａ／Ｂ）を含むという点において図３と異なることができる。各ＤＤＲ Ｉ／Ｆ４０４Ａ／Ｂはまた、それ自身のコマンドデコーダ４０５Ａ／Ｂを有することができる。いくつかの実施形態では、コマンドデコーダ４０５Ａは、ＮＶＭセルアレイ４０２Ａ内のバンク３０２－０Ａ／１Ａでターゲットにされる連続的な中断なしのＮＶＲシーケンスを処理することができ、コマンドデコーダ４０５Ｂは、ＮＶＭセルアレイ４０２Ｂ内のバンク３０２－０Ｂ／１Ｂでターゲットにされる連続的な中断なしのＮＶＲシーケンスを処理することができる。

【0052】

図２から図４の実施形態において、ＤＤＲ Ｉ／Ｆ（２０４、３０４、４０４Ａ、４０４Ｂのいずれか）は、ＪＥＤＥＣによって公表されるＤＤＲ標準と互換性を有する信号送信を有することができる。いくつかの実施形態では、この種のＤＤＲ Ｉ／Ｆは、ＪＥＤＥＣによって公表されるＬＰＤＤＲ４標準と互換性を有することができる。

【0053】

図２から図４の実施形態において、シリアルＩ／Ｆ（２０６、３０６Ａ／Ｂ、４０６Ａ／Ｂのいずれか）は、シリアル・ペリフェラル・インタフェース（ＳＰＩ）標準と互換性を有することができ、これは、１つのシリアルデータラインを有するものまたは複数のシリアルデータラインを有するもの（例えば、クアッドＳＰＩ）を含む。

【0054】

図５は、一実施形態に従うＮＶＭデバイスのための高速読み出し動作を示すタイミング図である。図５において、ＬＰＤＤＲ４ ＰＨＹ標準と互換性を有する入力を有するＤＤＲインタフェースを通じて、アクセスが発生しうると仮定される。しかしながら、ＤＤＲインタフェースは、従来のＬＰＤＤＲ４アクセスより少ないコマンドのコマンドシーケンスを含むことができる高速アクセスコマンドを処理することができる。図５は、以下の波形を示す、すなわち、ＣＳは、チップセレクト入力（ＣＳ）を示し、ＣＡ［５：０］は、コマンドアドレス入力（６ビットのビット幅を有する）を示し、ＣＭＤは、ＣＡ上で受信される命令データの書き込み表現であり、ＣＫ＿ｔは、タイミングクロックであり、ＤＱＳ［１：０］は、データストローブ出力を示し、ＤＱ［１５：０］は、１６ビットのビット幅を有するデータＩ／Ｏを示し、ＤＭ［１：０］は、ＤＱ上のデータ出力に対応する誤り訂正コード（ＥＣＣ）データを提供するように構成される出力を示す。

【0055】

時間ｔ０で、ＣＳはハイになることができ、アクセス動作のために、ＮＶＭデバイスを選択する。また、時間ｔ０で、ＮＶＭデバイスは、第１の高速読み出し動作のために、ＣＡ上のコマンドシーケンスの受信を開始することができる。この種のコマンドシーケンスは、第１のＮＶＲコマンド（ＮＶＲ－１）の形をとることができる。第１のＮＶＲコマンド（ＮＶＲ－１）は、（ＣＫ＿ｔの）１つのクロックサイクルを通じて受信され、他のクロックサイクルを通じて受信される第２のＮＶＲコマンド（ＮＶＲ－２）が続く。しかしながら、代替実施形態が２より多いＮＶＲコマンドのシーケンスを含むことができることを理解されたい。

【0056】

時間ｔ１で、ＣＳは再びハイになることができ、アクセス動作のために、ＮＶＭデバイスの選択を継続する。

【0057】

時間ｔ２で、第１のアクセスは、第１のコマンドシーケンスが約３つのクロックサイクルの後完了していることによって、完了することができる。コマンドシーケンスに応答して、ＮＶＭデバイスは、要求された読み出しデータのために、ＮＶＭセルへのアクセスを開始することができる。

【0058】

時間ｔ３で、ＣＳは再びハイになることができ、アクセス動作のために、ＮＶＭデバイスの選択を継続する。また、時間ｔ３で、第２の高速アクセス動作は開始することができる。第２のアクセス動作は、第１のアクセス動作と同じ方法で発生することができる。

【0059】

時間ｔ４で、第２のアクセスは、第２のコマンドシーケンスが４つのクロックサイクルを通じて受信されていることにより完了することができる。第２のコマンドシーケンスに応答して、ＮＶＭデバイスは、読み出しデータの第２のセットのために、ＮＶＭセルへのアクセスを開始することができる。時間ｔ２からｔ４は、列間の（ｃｏｌｕｍｎ－ｔｏ－ｃｏｌｕｍｎ）遅延時間（ｔＣＣＤ）とすることができ、これは、４つのクロックとすることができる。

【0060】

時間ｔ５は、読み出しレイテンシ（ＲＬ）時間の終了をマークすることができ、これは、クロック速度およびＮＶＭデバイスアーキテクチャに従って変化することができる。図示の実施形態では、ＲＬは、１４のクロックサイクルとすることができる。

【0061】

時間ｔ６で、ＲＬ時間および追加のクロックスキュー遅延（ｔＤＱＳＫ）の後に、第１のアクセスのための読み出しデータ（Ｄ０からＤ７）は、対応するデータストローブ信号ＤＱＳとともにＤＱ上で出力可能である。読み出しデータは、ＣＫ＿ｔに対するダブルデータレートで出力可能であり、８のバースト長（ＢＬ）を有することができる。加えて、ＤＭの出力時に、２ビットのＥＣＣデータは、各読み出しデータ値とともに出力可能である。図示の実施形態では、ｔ６後の２つのクロックサイクルの各々を通じて、ＤＱ／ＤＭは、６４ビットの読み出しデータを８ビットのＥＣＣデータとともに出力することができる。

【0062】

時間ｔ７で、第２のアクセスのための読み出しデータ（Ｄ０からＤ７）は、第１のアクセスのための読み出しデータの直後にＤＱ上で出力可能である。読み出しデータのこの第２のセットは、第１の読み出しデータと同じ一般的なフォーマットを有することができる。

【0063】

図５を依然として参照すると、読み出しコマンドＮＶＲ１／ＮＶＲ２のシーケンスは、４つのクロックサイクルをとることができる。図５は、１６ビット（すなわち、ｘ１６）のＤＱを示すが、他の実施形態が３２ビット（すなわち、ｘ３２）のアクセスを含むことができることを理解されたい。多くの可能な例のうちの２つとして、ＮＶＲ１／ＮＶＲ２コマンドは、２つのＮＶＭデバイスでターゲットにすることができ、その各々は、ｘ１６ビットを返信する。代替的には、ＮＶＭデバイスは、ｘ３２ビット出力を有することができる。したがって、図５は、半クロックサイクル毎にｘ１６ビットでのデータ出力を示すが、２つのデバイス／バンク構成では、データは、８つの半クロックサイクルを通じてｘ３２ビットで出力可能である。この種の構成では、２つのＮＶＭデバイス（またはｘ３２ＤＱを有する１つのＮＶＭデバイス）は、４つのクロックを通じて３２バイトのデータを出力することができる。この種の読み出し動作は、パイプライン転送が可能である（すなわち、図５は、パイプライン転送される２つの読み出し動作を示すが、より大きい数の読み出し動作のパイプライン転送が可能である）。多くのシステムでは、キャッシュメモリアクセスは、３２バイトのサイズを有するキャッシュラインにデータを書き込む。したがって、各パイプライン転送されたＮＶＲ読み出しアクセスは、無駄になるデータなしで、１つのキャッシュラインを満たすことができる。

【0064】

図５に示すように、高速読み出しコマンドの開始（ｔ０）と、すべてのデータが出力される時間（ｔ７）と、の間の時間は、コマンドアドレスデータ（ＮＶＲ１／２）のための３つのクロックサイクル、ＲＬのための１４のクロックサイクル、ｔＤＱＳＫのための２つのクロックサイクルおよびデータのための４つのクロックサイクルを含むことができる（ＢＬ＝８）。８００ＭＨｚのクロック速度で、全体の時間は、２８．７５ｎｓとすることができる。したがって、パイプライン転送された高速読み出しアクセスを用いて、第１のキャッシュラインを２８．７５ｎｓで不揮発性メモリからのデータで満たすことができ、次のキャッシュラインは、５ｎｓ（すなわち、４つのクロックサイクル）毎に満たされる。これは、第１のキャッシュラインのために３８．７５ｎｓかかり、次の動作毎に１０ｎｓかかり、各読み出しデータセットから３２バイトを破棄する図１９の従来のアクセス動作と著しく対照的である。

【0065】

図５は、８のＢＬを有する実施形態を示すが、実施形態は、より大きいＢＬサイズをサポートすることもできる。いくつかの実施形態では、８のＢＬは、他のＢＬサイズ（例えば、３２）の中の選択可能な特徴とすることができる。さらに、他の実施形態は、８より大きいサイズのＢＬ、例えば、１６のＢＬを提供することができ、８の短いＢＬサイズをサポートしない。

【0066】

図６は、他の実施形態に従うＮＶＭデバイスのためのアクセス動作を示すタイミング図である。図６は、図５のように、ＤＤＲインタフェースを通じたアクセスを示すが、２つの異なるＮＶＭデバイスをターゲットにする。図６は、２つのチップセレクト波形ＣＳ０およびＣＳ１が存在しうることを除いて、図５と同様の波形を示す。さらに、２つの異なるデータストローブ信号ＤＱＳＡ、ＤＱＳＢが存在しうる。

【0067】

動作は、図５に示すのと同じ一般的な方法で発生することができるが、第１のＮＶＭデバイスは、時間ｔ０とｔ１との間で信号ＣＳ０により選択可能であり、第２のＮＶＭデバイスは、時間ｔ２とｔ３との間で信号ＣＳ１により選択可能である。いくつかの実施形態では、１つのデバイスのためのＮＶＲシーケンス（ＮＶＲ１Ａ／ＮＶＲ２Ａ）と、次のデバイスのためのＮＶＲシーケンス（ＮＶＲ１Ｂ／ＮＶＲ２Ｂ）と、を分離する時間ｔＢＴが存在しうる。時間ｔＢＴは、デバイスのタイプおよびクロック速度に従って変化することができる。多くの可能な例のうちのいくつかとして、８００ＭＨｚのクロック速度では、ｔＢＴは、（ＣＫ＿ｔの）２つのクロックサイクルとすることができ、１６００ＭＨｚのクロック速度では、ｔＢＴは、４つのクロックサイクルとすることができる。時間ｔ４とｔ５との間のＤＱ上のデータ出力は、第１のＮＶＭデバイスからとすることができ、時間ｔ５の後のＤＱ上のデータ出力は、第２のＮＶＭデバイスからとすることができる。いくつかの実施形態では、データセットを分離する時間ｔＤＱＢＴが存在してもよい。

【0068】

図７は、他の実施形態に従うＮＶＭデバイス７００のブロック図である。ＮＶＭデバイス７００は、他の実施形態に示されるデバイスおよびダイの１つの実施態様とすることができる。ＮＶＭデバイス７００は、第１のインタフェース７０４、第２のインタフェース７０６および多くの別々にアドレス指定可能なバンク７０２－０から７０２－３を含むことができる。第１のＩ／Ｆ７０４は、パラレルＤＤＲ Ｉ／Ｆとすることができ、ＣＡ入力でコマンドシーケンスを受信し、クロックＣＬＫの立ち上がりおよび立ち下がりエッジに同期して、データ出力ＤＱ上でパラレル出力データを提供することができる。第１のインタフェース７０４は、パラレルデータバス７１０に接続可能である。パラレルデータバス７１０は、ＣＡバスを通じて送信されるコマンドおよびアドレス値を有することができ、ＣＡバスは、データが出力（または入力）可能なデータバスＤＱとは別である。いくつかの実施形態では、第１のＩ／Ｆ７０４で信号送信することは、ＬＰＤＤＲ４標準と互換性を有することができる。第１のＩ／Ｆ７０４はまた、本願明細書に記載されている高速アクセスを処理するためのコマンドデコーダ７０５および均等物を含むことができる。

【0069】

第２のＩ／Ｆ７０６は、シリアルクロックＳ＿ＣＫに同期して、１つまたは複数のシリアルデータＩ／Ｏ（Ｓ＿ＤＱ）上のシリアルデータトランザクションを可能にすることができるシリアルＩ／Ｆとすることができる。第２のＩ／Ｆ７０６は、シリアルバス７０８に接続可能である。いくつかの実施形態では、第２のＩ／Ｆ７０６は、ＳＰＩ標準と互換性を有することができる。

【0070】

バンク（７０２－０から７０２－３）は、各々、多くのＮＶＭセルを含むことができる。各バンク（７０２－０から７０２－３）内で、ＮＶＭセルは、１つまたは複数のアレイに配置可能である。ＮＶＭセルは、任意の適切な形をとることができ、いくつかの実施形態では、「フラッシュ」タイプのＮＶＭセルとすることができる。バンク（７０２－０から７０２－３）は、別々にアドレス指定可能である。すなわち、デバイス７００の物理的アドレス指定は、バンク（７０２－０から７０２－３）毎に、別々のバンクアドレスを有することができる。すべてのバンク（７０２－０から７０２－３）は、第１のバスシステム７１２Ａおよび第２のバスシステム７１２Ｂに接続可能である。第１のバスシステム７１２Ａは、バンク（７０２－０から７０２－３）を第１のＩ／Ｆ７０４に接続することができ、第２のバスシステム７１２Ｂは、バンク（７０２－０から７０２－３）を第２のＩ／Ｆ７０６に接続することができる。図７は、４つのバンクを有するデバイスを示すが、実施形態は、より多いかより少ない数のバンクを含むことができる。

【0071】

いくつかの実施形態では、バンクアドレス指定は、高速アクセスコマンド（例えば、コマンド対ＮＶＲ１／ＮＶＲ２）によりＮＶＭデバイスへのパイプライン転送されたアクセスを可能にすることができる。異なるバンクのためのコマンドシーケンスは、パイプライン転送方法で（すなわち、コマンドアドレス値間の介在するデータはなく、コマンドアドレス値間の遅延が最小であるか遅延なしで）、第１のインタフェース７０４で受信可能である。この種のパイプライン転送されたコマンドシーケンスに応答して、異なるバンクからのデータは、順次バーストで、ＤＱ上で出力可能であり、この種のバースト間の遅延は、最小であるか遅延はない。

【0072】

図８は、さらなる実施形態に従うＮＶＭデバイス８００のブロック図である。ＮＶＭデバイス８００は、本願明細書において示されるもののいずれかの１つの実施態様とすることができる。ＮＶＭデバイス８００は、ＤＤＲ４ Ｉ／Ｆ８０４、クアッドＳＰＩ（ＱＳＰＩ）互換のＩ／Ｆ８０６、ＬＰＤＤＲ４互換の物理層インタフェース（ＰＨＹ）８１６、ＱＳＰＩ互換のＰＨＹ８１８、複数のバンク８０２－０から８０２－７、各バンク（８０２－０から８０２－７）のための第１のアクセス経路８２０－０から８２０－７、各バンク（８０２－０から８０２－７）のための第２のアクセス経路８２２－０から８２２－７およびパラメータ／構成レジスタ８２１を含むことができる。

【0073】

ＬＰＤＤＲ４ ＰＨＹ８１６は、チップセレクトＣＳ入力、クロック入力ＣＫ＿ｔ、ＣＡ入力、対応するデータクロック出力ＤＱＳ０＿ｔを有する第１のＤＱ［７：０］、対応するデータクロック出力ＤＱＳ１＿ｔを有する第２のＤＱ［１５：８］を含むことができる。この種の入力および出力は、ＬＰＤＤＲ４互換のバス８１０に接続可能である。ＤＤＲ４ Ｉ／Ｆ８０４は、コマンドおよびアドレスデータを処理し、コマンドデコーダ８０５を含むことができ、コマンドデコーダ８０５は、コマンドシーケンス（例えば、ＮＶＲ１…ＮＶＲｎ）で受信可能な高速アクセスコマンドアドレス値を処理することができ、シーケンスの各コマンドは、２サイクル以下のＣＫ＿ｔを通じて受信される。いくつかの実施形態では、ＤＤＲ４ Ｉ／Ｆ８０４はまた、ＬＰＤＤＲ４互換のコマンド（例えば、８つのクロックを通じて受信されるアドレスデータコマンド）を処理することができる。いくつかの実施形態では、ＤＤＲ４ Ｉ／Ｆ８０４は、ユーザ記憶空間アクセスに対する読み出し専用のインタフェースであり、ユーザ記憶空間に書き込みコマンドを処理しないインタフェースとすることができる。いくつかの実施形態では、ＤＤＲ４ Ｉ／Ｆ８０４は、ＮＶＭデバイス８００の構成および／または他のレジスタに書き込み動作を処理することができる。

【0074】

ＤＤＲ４ Ｉ／Ｆ８０４は、第１のバスシステム８１２Ａを介してバンク（８１４－０から８１４－７）に接続可能である。ＤＤＲ４ Ｉ／Ｆ８０４は、４つのクロックサイクル毎にパイプライン転送された高速アクセスコマンドを処理し、ＤＱ上で、ダブルデーダレートで、８のバーストで対応する出力データを提供することができる。いくつかの実施形態では、この種の連続的なパイプライン転送された高速アクセスコマンドは、異なるバンク８０２－０から８０２－７に対するものとすることができる。

【0075】

ＱＳＰＩ ＰＨＹ８１８は、シリアルチップセレクトＳＰＩ＿ＣＳ、シリアルクロック入力ＳＰＩ＿ＣＫおよび４つのシリアルデータＩ／Ｏ ＳＰＩ＿ＤＱを含むことができる。この種のＩ／Ｏは、ＳＰＩ互換のシリアルバス８０８に接続可能である。ＱＳＰＩ Ｉ／Ｆ８０６は、ＱＳＰＩ互換のコマンドを含む、ＱＳＰＩ ＰＨＹ８１８で受信されるコマンドを処理することができる。この種のコマンドは、読み出しおよび書き込み（例えば、プログラム、消去）コマンドの両方を含むことができる。

【0076】

パラメータ／構成レジスタ８２１は、他のデバイスによってアクセス可能な、ＮＶＭデバイス８００の能力を示すことができるパラメータ値を格納することができる。いくつかの実施形態では、レジスタ８２１は、ＮＶＭデバイス８００が高速アクセス動作を実行することができることを示すパラメータ値を格納することができる。

【0077】

各バンク（８０２－０から８０２－７）は、行および列に配置されるＮＶＭセルを含むことができる。各バンク（８０２－０から８０２－７）は、固有のバンクアドレスを介して別々にアクセス可能である。いくつかの実施形態では、ＮＶＭセルは、消去可能な（例えば、フラッシュ型セル）グループとすることができる。読み出し経路（８２０－０から８２０－７）は、第１のバスシステム８１２Ａを介してＤＤＲ４ Ｉ／Ｆ８０４から、それらの対応するバンク（８０２－０から８０２－７）に対する読み出しアクセスを可能にすることができる。いくつかの実施形態では、読み出し経路（８２０－０から８２０－７）はまた、ＤＤＲ２ Ｉ／Ｆ８０４からバンク（８０２－０から８０２－７）内に書き込みデータを書き込み可能にする書き込み経路とすることもできる。Ｒ／Ｗ経路（８２２－０から８２２－７）は、第２のバスシステム８１２Ｂを介してＱＳＰＩ Ｉ／Ｆ８０６から、それらの対応するバンク（８０２－０から８０２－７）への読み出しまたは書き込みアクセスを可能にすることができる。

【0078】

実施形態によれば、ＮＶＭデバイスは、ユーザデータならびにＮＶＭデバイスに特定のデータのための記憶場所のアドレス空間を含むことができる。この種のアドレス空間は、高速アクセス能力を示すパラメータデータおよび／または高速アクセス動作のためのＮＶＭデバイスを構成するための構成データのための場所を含むことができる。

【0079】

図９は、ＮＶＭデバイス９００を示し、ＮＶＭデバイス９００は、アドレス空間９２３、パラレルバス９０８に接続可能なＬＰＤＤＲ Ｉ／Ｆ９０４およびシリアルバス９１０に接続可能なシリアルＩ／Ｆ９０６を有する。ＬＰＤＤＲ４ ＰＨＹ９０４は、ＬＰＤＤＲ４標準ＰＨＹと互換性を有することができる。シリアルＩ／Ｆ９０６は、ＳＰＩ標準と互換性を有することができる。

【0080】

アドレス空間９２３は、所定のアドレスによってアクセス可能なさまざまな記憶場所を含むことができる。いくつかの実施形態では、ＮＶＭデバイス９００は、単なる一例として、論理から物理へのアドレス変換および／またはウェアレベリングのためのアドレス再構成能力を有することができる。図示の実施形態では、アドレス指定可能な空間９２３は、ユーザ空間９０２、ＬＰＤＤＲ４モードレジスタ９２１－０、デバイス識別（ＩＤ）レジスタ９２１－１、デバイスパラメータレジスタ９２１－２、安全な領域９２１－３およびシリアルＩ／Ｆレジスタ９２１－４のうちのいずれかを含むことができる。ユーザ空間９０２は、ユーザデータを不揮発性の方法で格納するためのＮＶＭセルアレイを含むことができ、ＬＰＤＤＲ４ Ｉ／Ｆ９０４およびＳＰＩ Ｉ／Ｆ９０６を介してアクセス可能である。

【0081】

ＬＰＤＤＲ４モードレジスタ９２１－０は、ＬＰＤＤＲ４ Ｉ／Ｆ９０４を構成するための値を格納することができる。いくつかの実施形態では、ＬＰＤＤＲ４モードレジスタ９２１－０は、ＢＬサイズを確立するためのレジスタを含むことができ、ＢＬサイズは、８のような短いＢＬサイズ、および／または、１６または３２を含むより大きいＢＬサイズを含むが、これらに限定されるものではない。いくつかの実施形態では、ＬＰＤＤＲ４モードレジスタ９２１－０は、標準アクセス構成レジスタ９２４を含むことができる。高速アクセス制御レジスタ９２４内に格納される値によれば、ＮＶＭデバイス９００は、高速アクセスより多くのコマンドを含みうる標準アクセスコマンドのシーケンスを実行することができる。いくつかの実施形態では、ＮＶＭデバイス９００は、連続的なコマンドがＮＶＲコマンドであるかを決定することによって、高速アクセスを実行することができる。標準アクセス構成レジスタ９２４は、高速コマンドに加えて、４つのコマンドのＬＰＤＤＲ４コマンドシーケンスを可能にすることができる。ＬＰＤＤＲ４モードレジスタ９２１－０は、ＬＰＤＤＲ４ Ｉ／Ｆ９０４またはＳＰＩ Ｉ／Ｆ９０６を介してアクセス可能である。

【0082】

デバイスＩＤレジスタ９２１－１は、システム内の他のデバイスに対してＮＶＭデバイス９００を識別することができる値を格納することができる。いくつかの実施形態では、デバイスＩＤレジスタ９２１－１内に格納される値は、ＮＶＭデバイスが高速アクセスコマンドを実行可能であることを示すことができる。パラメータレジスタ９２１－２は、システム内の他のデバイスに対してＮＶＭデバイス９００の能力を識別可能な値を格納することができる。いくつかの実施形態では、パラメータレジスタ９２１－２は、ＮＶＭデバイスが高速アクセスコマンドを実行可能であることを示すことができる高速アクセスパラメータレジスタ９２５を含むことができる。他のデバイス（すなわち、ホストおよび／またはメモリコントローラ）は、パラメータレジスタ９２１－２および／またはデバイスＩＤレジスタ９２１－１にアクセスし、ＮＶＭデバイス９００が高速アクセスコマンドを実行可能であることを決定することができる。

【0083】

安全な領域９２１－３は、ＮＶＭデバイスの外部のデバイスによってアクセス可能ではないかまたは認証プロセスのような安全なアクセス手順を通してのみアクセス可能であるデータ値を格納することができる。ＤＤＲ Ｉ／Ｆレジスタ９２１－０、デバイスＩＤレジスタ９２１－１、パラメータレジスタ９２１－２およびシリアルＩ／Ｆレジスタ９２１－４の一部または全部は、安全な領域とすることができる。

【0084】

シリアルＩ／Ｆレジスタ９２１－４は、シリアルＩ／Ｆ９０６を構成するための値を格納することができる。いくつかの実施形態では、デバイスＩＤレジスタ９２１－１、パラメータレジスタ９２１－２およびシリアルＩ／Ｆレジスタ９２１－４は、ＤＤＲ Ｉ／Ｆ９０４を介してではなくシリアルＩ／Ｆ９０６を介してアクセス可能である。

【0085】

図１０Ａは、一実施形態に従うＮＶＭデバイス内に含まれうるＤＤＲ Ｉ／Ｆレジスタ１０２１－１の一例を示す。ＤＤＲ Ｉ／Ｆレジスタ１０２１－１は、高速アクセス制御レジスタ１０２４を含む、ＤＤＲ Ｉ／Ｆを構成するためのさまざまなレジスタを含むことができる。高速アクセス制御レジスタ１０２４は、受信コマンド内のクロックサイクルの数、バックトゥバック（ｂａｃｋ－ｔｏ－ｂａｃｋ）アクセス（例えば、ｔＢＴ）間の任意の遅延、データのためのバースト長などを含むがこれらに限定されない、高速アクセス動作のさまざまな特徴を制御可能な値を格納することができる。

【0086】

図１０Ｂは、一実施形態に従うＮＶＭデバイス内に含まれうるパラメータレジスタ１０２１－２の一例を示す。パラメータレジスタ１０２１－２は、標準アクセス互換のレジスタ１０２５を含む、ＮＶＭデバイスのパラメータを示すためのさまざまなレジスタを含むことができる。標準アクセス互換のレジスタ１０２５は、他のデバイス（例えば、ホストまたはコントローラ）によってアクセス可能であり、ＮＶＭデバイスが、本願明細書に記載されている高速アクセスより長いコマンドシーケンスを必要としうる標準アクセスおよび均等物を実行することができることを示す。

【0087】

もちろん、構成またはパラメータレジスタは、ＮＶＭデバイスのアーキテクチャに適切な任意の形をとることができる。

【0088】

図１０Ｃは、従来のＬＰＤＤＲ４読み出しコマンド１０３５のフォーマットを示す図である。従来の読み出しコマンド１０３５は、ＣＳがハイのとき（かつ第１のクロックサイクルの間）受信される第１の部分１０３５Ｈと、ＣＳがローのとき（かつ第２のクロックの間）受信される第２の部分１０３５Ｌと、を含むことができる。従来の読み出しコマンド１０３５は、コマンドデータ（ＣＭＤ）を格納するビット位置を含むことができる。ビット位置は、第１のクロックサイクルの間、ＣＡバスビットＣＡ０およびＣＡ１に対応する。ＬＰＤＤＲ４コマンドシーケンスは、このフォーマットを有する４つのコマンドＡＣＴ１、ＡＣＴ２、ＲＥＡＤおよびＣＡＳを含むことができる。

【0089】

図１０Ｄは、一実施形態に従うＮＶＲコマンド１０３９のフォーマットを示す図である。ＮＶＲコマンド１０３９は、２つのクロックサイクルで受信される６ビットを含む、従来のＬＰＤＤＲ４コマンドと同じフォーマットを有することができる。ＮＶＲコマンド１０３９は、ＬＰＤＤＲ４コマンド（例えば、図１０Ｃの１０３７）内のコマンドデータを提供するビット位置がＮＶＲコマンドでアドレス情報１０４１を提供することができるという点で、従来のＬＰＤＤＲ４コマンドと異なることができる。図１０Ｄは、ＣＡ１がアドレスデータを提供することを示すが、他の実施形態では、ＣＡ０がアドレスデータを提供することができる（一方、ＣＡ１は、コマンドデータを提供する）。本願明細書において強調されるように、高速アクセス動作のためのコマンドシーケンスは、従来のＬＰＤＤＲ４読み出し動作によって必要とされる４つのコマンドとは対照的に、２つまたは３つのＮＶＲコマンドを含むことができる。

【0090】

実施形態は、任意の適切なＮＶＭアレイ構造またはＮＶＭセルタイプを含むことができるが、いくつかの実施形態は、１－トランジスタ（１Ｔ）ＮＯＲタイプのアレイを含むことができる。図１１Ａは、一実施形態に含まれうる１Ｔ ＮＯＲアレイ１１０２Ａの概略図である。アレイ１１０２Ａは、行および列に配置される多くのメモリセル（１つが１１２６－０として示される）を含むことができ、同じ行のメモリセルは、同じワードライン（１つが１１２６－２として示される）に接続され、同じ列のメモリセルは、同じビットライン（１つが１１２６－３として示される）に接続されている。いくつかの実施形態では、メモリセル（１１２６－０）は、単一のトランジスタ構造により形成可能である制御ゲートとチャネルとの間の電荷蓄積構造１１２６－１を有する。電荷蓄積構造１１２６－１は、１つまたは複数のビットのデータを電荷として蓄積することができる（電荷の欠如を含む）。電荷蓄積構造１１２６－１は、フローティングゲート、電荷蓄積誘電体（例えば、リプレイスメントゲート）またはそれらの組み合わせを含むがこれらに限定されない任意の適切な形をとることができる。

【0091】

実施形態は、任意の適切な揮発性アレイ構造または揮発性メモリセルタイプを含むことができる。図１１Ｂは、実施形態に含まれうる可能な揮発性メモリセルアレイの概略図である。図１１Ｂは、アレイ１１０２Ｂを示し、アレイ１１０２Ｂは、行および列に配置され、１つまたは複数のビットライン（例えば、１１２６－３）およびワードライン（例えば、１１２６－２）に接続されている多くの揮発性メモリセル（１つが１１２６－０Ｖとして示される）を含むことができる。揮発性メモリセル（１１２６－０Ｖ）は、ＤＲＡＭセル１１２６－０Ｖ１および／またはＳＲＡＭセル１１２６－０Ｖ２を含むがこれらに限定されない任意の適切な形をとることができる。ＳＲＡＭセル１１２６－０Ｖ２は、４－トランジスタ（４Ｔ）、６Ｔおよび／または８Ｔのバリエーションを含むが、これらに限定されるものではない。

【0092】

いくつかの実施形態では、高速読み出しコマンド（ＮＶＲ１／ＮＶＲ２）を用いて、本願明細書において記載されているＮＶＭセルと同じ方法で揮発性メモリセルにアクセスすることができる。いくつかの実施形態では、メモリデバイスは、ＮＶＭセルおよび揮発性メモリセルの両方を含むことができ、その両方は、高速読み出しコマンドによってアクセス可能である。他の実施形態では、メモリデバイスは、揮発性メモリセルのみにアクセスする高速アクセスコマンドを受信することができる。

【0093】

実施形態は、ホストデバイスと連動して動作するメモリデバイスを有するシステムを含むことができるが、実施形態は、１つのＩＣパッケージ内に形成されるパラレルＩ／Ｆを有するスタンドアロンのＮＶＭデバイスを含むこともできる。この種の実施形態は、図１２に示される。図１２は、パッケージ化されたＮＶＭデバイスを斜視上面図１２００Ｔおよび底面図１２００Ｂで示す。ＮＶＭデバイス１２００Ｔ／Ｂは、多くの物理的接続（例えば、１１２７）を含むことができ、その全部または一部は、本願明細書において記載されているＤＤＲ Ｉ／Ｆに接続可能である。この種のＤＤＲ Ｉ／Ｆは、本願明細書に記載されている高速アクセスコマンドおよび均等物を処理することができる。しかしながら、実施形態によるメモリデバイスが、メモリデバイスダイをシステム回路基板上に直接的にボンディングすることを含む他の任意の適切なパッケージタイプを含むことができることを理解されたい。

【0094】

実施形態は、ＮＶＭデバイスを含むことができるが、実施形態はまた、ＮＶＭデバイスのためのＤＤＲ Ｉ／Ｆを通じて高速コマンドおよびアドレス値を生成することができるメモリコントローラを含むこともできる。図１３は、一実施形態に従うメモリコントローラ１３３０を示す。

【0095】

メモリコントローラ１３３０は、コマンドキュー１３３４、書き込みキュー１３３６、読み出しキュー１３３８、トランザクション処理回路１３４０、ＰＨＹインタフェース回路１３４２、ＬＰＤＤＲ４ ＰＨＹ１３１６およびＥＣＣ回路１３４８を含むことができる。コマンドキュー１３３４、書き込みキュー１３３６、読み出しキュー１３３８は、コントローラＩ／Ｆ１３３２に接続可能であり、コントローラＩ／Ｆ１３３２は、コントローラ（例えば、ホストプロセッサ）などに接続可能である。コマンドキュー１３３４は、コントローラＩ／Ｆ１３３２を通じてメモリ要求を受信し、ＬＰＤＤＲ４互換のバス１３１０に接続されているＮＶＭデバイスにアクセスすることができる。書き込みキュー１３３６は、ＬＰＤＤＲ４ ＰＨＹ１３１６を通じてＮＶＭデバイス内にプログラムされるべき書き込みデータを受信することができる。読み出しキュー１３３８は、ＬＰＤＤＲ４ ＰＨＹ１３１６を通じてＮＶＭデバイスから受信される読み出しデータを出力することができる。

【0096】

トランザクション処理回路１３４０は、コマンド符号化回路１３４４および構成レジスタ１３２０を含むことができる。コマンド符号化回路１３４４は、標準符号化１３４６－０および高速符号化１３４６－１を含むことができる。標準符号化１３４６－０は、ＬＰＤＤＲ４標準と互換性を有するフォーマットに、メモリ要求を符合化することができる（例えば、４つのコマンドのシーケンスは、８つのクロックを通じて送信される）。高速符号化１３４６－１は、高速アクセスフォーマット（例えば、１つまたは複数の連続的なＮＶＲコマンドのシーケンス）にメモリ要求を符合化することができる。いくつかの実施形態では、異なるフォーマット（例えば、標準／高速）の間でコマンドを符合化することは、コマンドキュー１３３４を通じて受信される要求に応答して行うことができる。すなわち、コントローラからの要求は、アクセスが標準または高速フォーマットをとるべきかを示すことができる。追加的または代替的に、コマンドを符合化することは、構成レジスタ１３２０内に格納される高速符合化レジスタ値１３２４に従って制御可能である。

【0097】

ＰＨＹ Ｉ／Ｆ回路１３４２は、ＬＰＤＤＲ４ ＰＨＹ１３１６による適切な信号送信のためのコマンドおよびアドレス値から入力信号を生成することができ、ＬＰＤＤＲ４ ＰＨＹ１３１６で受信される信号から、データ値を整理することができる。ＬＰＤＤＲ４ ＰＨＹ１３１６は、ＬＰＤＤＲ４バス１３１０に接続され、高速アクセス動作のためのコマンドアドレス値を送信すること、および、高速アクセスからの読み出しデータを受信することを含む、信号を送信し、データを受信することができる。ＥＣＣ回路１３４８は、ＬＰＤＤＲ４ ＰＨＹ１３１６で受信されるデータ値のエラー検出および修正動作を実行することができる。いくつかの実施形態では、ＥＣＣ回路１３４８は、ＬＰＤＤＲ４バス１３１０のＤＭ入力上で受信されるＥＣＣ値を用いることができる。

【0098】

実施形態はまた、コントローラデバイス（例えば、システムまたはホストＣＰＵ）のキャッシュメモリラインを満たすために、ＮＶＭデバイスに対する高速アクセス動作を用いることができるシステムを含むことができる。図１４は、この種の一実施形態に従うシステム１４５０を示す。

【0099】

システム１４５０は、１つまたは複数のＮＶＭデバイス（２つが１４００－０、１４００－１として示される）、ホストシステム１４４３、および、オプションで、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイス１４５８を含むことができる。ＮＶＭデバイス１４００－０／１は、ＮＶＭアレイ１４０２、ＤＤＲ Ｉ／Ｆ１４０４およびシリアルＩ／Ｆ１４０６を含むことができる。ＮＶＭデバイス１４００－０／１は、ＤＤＲ Ｉ／Ｆ１４０４を介してＤＤＲバス１４１０に接続可能であり、シリアルＩ／Ｆ１４０６を介してシリアルバス１４３２に接続可能である。ＮＶＭデバイス１４００－０／１は、本願明細書に記載されている高速アクセス動作または均等物を実行することができる。

【0100】

ホストシステム１４４３は、ＤＤＲメモリコントローラ１４３０、ＣＰＵサブシステム１４５２およびシリアルバスメモリコントローラ１４４５を含むことができる。ＤＤＲメモリコントローラ１４３０は、ＤＤＲバス１４１０およびＣＰＵサブシステム１４５２に接続可能である。ＣＰＵサブシステム１４５２からの要求に応答して、ＤＤＲメモリコントローラ１４３０は、ＤＤＲバス１４１０のＣＡ部分を通じて、本願明細書に記載されているＮＶＲコマンドおよび均等物を含むコマンドシーケンスを生成することができる。ＣＰＵサブシステム１４５２は、１つまたは複数の処理回路１４２９、処理回路１４２９によって実行可能な命令１４３１およびキャッシュメモリ１４５４を含むことができる。シリアルバスメモリコントローラ１４４５は、シリアルバス１４３２に接続可能である。ＣＰＵサブシステム１４５２からの要求に応答して、シリアルバスメモリコントローラ１４４５は、シリアルコマンドおよびデータを生成し、ＮＶＭデバイス１４００－０／１を含む、シリアルバス１４３２上のデバイスにアクセスすることができる。

【0101】

システム１４５０のさまざまな部分を記載したので、以下、システムのためのキャッシュフィル動作が記載されている。

【0102】

キャッシュメモリ１４５４は、処理回路１４２９によってアクセス可能なキャッシュライン（１つが１４５４－０として示される）に整理可能である。実施形態によれば、ＤＤＲメモリコントローラ１４３０は、２つの高速読み出し動作により１つまたは複数のＮＶＭデバイス１４００－０／１にアクセスして、いかなるデータも破棄する必要なく、キャッシュライン（２つが１４５４－０として示される）を満たすためのデータを取り込むことができる。いくつかの実施形態では、１つまたは２つのＮＶＭデバイス１４００－０／１に対する高速読み出しコマンドシーケンスは、キャッシュラインに等しい量の読み出しデータを取り込むことができる。いくつかの実施形態では、各高速読み出しコマンドシーケンスは、２つのコマンドのみのコマンドシーケンスから成る。しかしながら、本願明細書における実施形態から理解されるように、高速コマンドシーケンスは、高速読み出し（すなわち、ＮＶＲ）コマンドのより少ないかより多い数を含むことができる。

【0103】

いくつかの実施形態において、この種のキャッシュラインフィル動作は、単一のＮＶＭデバイスに対して可能である。例えば、データ経路１４３３－０を経由して、ＤＤＲメモリコントローラ１４３０は、ＮＶＭデバイス１４００－０に高速読み出しシーケンスを出し、データ１４５５ａにアクセスすることができる。データ１４５５ａは、バーストシーケンスで出力可能であり、キャッシュラインに等しくすることができる。いくつかの実施形態では、この種のデータバーストは、ｘ３２（３２ビット幅）とすることができ、８のバースト長を有し、３２バイトのキャッシュラインを満たすことができる。

【0104】

いくつかの実施形態では、高速読み出しシーケンスは、パイプライン転送が可能である（例えば、間の遅延なしで出されるか、または、間に他の介在するコマンドまたは動作がない）。単なる一例として、パイプライン転送動作では、データ１４５５ａおよび１４５５ｂは、いかなるデータも破棄する必要なく、２つのキャッシュライン１４５４－０を満たすために、次々に出力可能である。いくつかの実施形態では、データ１４５５ａは、ＮＶＭデバイス１４００－０の１つのバンク内に格納可能であり、データ１４５５ｂは、ＮＶＭデバイス１４００－０の他のバンク内に格納可能である。

【0105】

いくつかの実施形態において、キャッシュラインフィル動作は、異なるＮＶＭデバイスに対して可能である。例えば、ＤＤＲメモリコントローラ１４３０は、ＮＶＭデバイス１４００－０およびＮＶＭデバイス１４００－１の両方に高速読み出しシーケンスを出すことができる。高速読み出しシーケンスは、データ１４５５ａおよびデータ１４５５ｂ’にアクセスすることができる。データ１４５５ａおよびデータ１４５５ｂ’は、キャッシュラインのサイズに等しくなることができる。いくつかの実施形態では、ＮＶＭデバイス１４００－０および１４００－１は、各々、８のｘ１６データバーストを並列に提供し、３２バイトのキャッシュラインを満たすことができる。複数のデバイスに対する高速読み出し動作は、パイプライン転送され、各々がキャッシュラインを満たす順次データセットを出力することができる。

【0106】

いくつかの実施形態では、キャッシュフィル動作は、ＤＲＡＭデバイス１４５８に対して可能である。ＤＲＡＭデバイス１４５８は、高速読み出しコマンドの実行と互換性を有する（または互換性を有するようにプログラム可能な）ＤＤＲインタフェース１４０４’を含むことができる。

【0107】

図１４を依然として参照すると、いくつかの実施形態では、ＣＰＵサブシステム１４５２は、パラメータ要求手順１４３１－０および高速アクセス構成手順１４３１－１のいずれかを含むことができる。パラメータ要求手順１４３１－０は、ＮＶＭデバイス１４００－０／１から、この種のデバイスが高速アクセス動作と互換性を有するかを識別することができるパラメータデータを要求することができる。高速アクセス構成手順１４３１－１は、データ値を書き込み、高速アクセス動作のためのＤＤＲメモリコントローラ１４３０を構成することができる。

【0108】

いくつかの実施形態では、ＤＲＡＭデバイス１４５８は、上述したように、高速アクセスコマンドと互換性を有するＤＤＲインタフェース１４０４’を有することができる。他の実施形態では、ＤＲＡＭ ＤＤＲ Ｉ／Ｆ１４０４’は、高速アクセスコマンドと互換性を有さなくてもよい。

【0109】

図１５を参照すると、一実施形態に従う自動車１５６６システムが図示される。自動車システム１５６６は、１つまたは複数のＮＶＭデバイスと通信するホストデバイス（例えば、ＣＰＵサブシステム）により動作する多数のサブシステム（２つが１５５０－０および１５５０－１として示される）を有することができる。この種のサブシステム（１５５０－０、１５５０－１）は、電子制御ユニット（ＥＣＵ）および／または先進運転支援システム（ＡＤＡＳ）を含むことができる。しかしながら、他の実施形態では、この種のサブシステムは、多数の可能な例のうちのわずか２つとして、ダッシュボードディスプレイ／制御サブシステムおよび／または情報エンターテイメントサブシステムを含むことができる。各サブシステム（１５５０－０、１５５０－１）は、本願明細書において記載されている、データを高速に取り込むための高速アクセスコマンドおよび均等物によりＮＶＭデバイスにアクセスすることができるホストデバイスを含むことができる。いくつかの実施形態では、この種のアクセスは、高速のキャッシュラインフィルのためとすることができる。いくつかの実施形態では、ホストデバイスは、ＮＶＭデバイスから直接コードを実行する（すなわち、適所で実行する）ように構成可能である。これは、ホストデバイスによるアクセスのために、従来のＮＶＭデバイスから揮発性メモリ（例えば、ＳＲＡＭ）内にデータ（例えば、コード）をロードすることができる従来のシステムと著しく対照的である。

【0110】

記載のデバイスおよびシステムは、実施形態に従うさまざまな方法を開示するが、追加の方法は、フロー図を参照して記載されている。図１６は、一実施形態に従うＮＶＭデバイスによって高速アクセスコマンドを実行する方法１６７０のフロー図である。

【0111】

方法１６７０は、コマンドを受信すること（１６７０－０）を含むことができる。この種のアクションは、ＮＶＭデバイスのコマンドアドレス（ＣＡ）入力からコマンドを受信することを含むことができる。方法１６７０は、受信コマンドがＮＶＲコマンドであるかを決定することができる（１６７０－２）。この種のアクションは、コマンドの特定のビット位置がＮＶＲコマンドとしてコマンドを識別するかを決定することを含むことができる。コマンドがＮＶＲコマンドでない場合（１６７０－２でＮ）、方法１６７０は、所定のサイズのセットとしてコマンドを処理することができる（１６７０－１４）。この種のアクションは、可変サイズのＮＶＲシーケンスよりもむしろ、あたかもそれらが４つのコマンドのセットであるかのように、処理コマンドを含むことができる。

【0112】

受信コマンドがＮＶＲコマンドであると決定される場合（１７６０－２でＹ）、方法１６７０は、次のコマンドが受信されたかを決定することができる（１６７０－６）。この種のアクションは、以前に受信したコマンドに対して実質的に遅延を有さずに、コマンドを受信することを含むことができる。次のコマンドが受信されない場合（１６７０－６でＮ）、ＮＶＲシーケンスは終了することができる（１６７０－１２）。このようにして、１つまたは複数のＮＶＲコマンドのＮＶＲコマンドシーケンスを決定することができる。

【0113】

次のコマンドが受信される場合（１６７０－６でＹ）、方法１６７０は、次のコマンドがＮＶＲコマンドであるかを決定することができる（１６７０－８）。次のコマンドがＮＶＲコマンドである場合（１６７０－８でＹ）、方法１６７０は、１６７０－４まで戻ることができ、次のＮＶＲコマンドをＮＶＲシーケンスに追加することができる。次のコマンドがＮＶＲコマンドでない場合（１６７０－８でＮ）、ＮＶＲシーケンスは終了することができ（１６７０－１０）、ＮＶＲコマンドではないコマンドは、所定のセットとして処理可能である（１６７０－１４）。

【0114】

ＮＶＲコマンドシーケンスが終了するとき（１６７０－１０または１６７０－１２）、方法１６７０は、ＮＶＲシーケンスのアドレスデータによりメモリデバイス位置にアクセスすることができる（１６７０－１６）。

【0115】

図１７は、一実施形態に従う他の方法１７７０のフロー図である。方法１７７０は、メモリコントローラなどによって実行され、ＮＶＭデバイス内に格納されるデータにアクセスすることができる。方法１７７０は、ＮＶＭデバイスからパラメータ値を要求すること（１７７０－０）を含むことができる。この種のアクションは、ＮＶＭデバイスの記憶場所（例えば、パラメータレジスタ）からパラメータ値を読み出すことを含むことができる。いくつかの実施形態において、この種の要求は、ＮＶＭデバイスのＤＤＲ Ｉ／Ｆを通じて発生することができる。しかしながら、他の実施形態では、この種の要求は、ＮＶＭデバイスのシリアルＩ／Ｆを通じて発生することができる。

【0116】

方法１７７０は、受信パラメータデータが、ＮＶＭデバイスが高速アクセス動作を実行可能であることを示すかを決定することができる（１７７０－２）。この種のアクションは、ＮＶＭデバイスから読み出された構成値の１つまたは複数のビットが、所定の値を有すると決定することを含むことができる。

【0117】

パラメータ値が、ＮＶＭデバイスが高速アクセスを実行することができることを示す場合（１７７０－２でＹ）、方法１７７０は、アクセスされるべきＮＶＭデバイスのサイズに従ってＮＶＲシーケンスサイズを構成することができる（１７７０－４）。例えば、いくつかのＮＶＭデバイスのために、２つのＮＶＲコマンドは、十分なアドレスビットを有し、すべてのアドレス位置にアクセスしてもよい。しかしながら、より大きいデバイスのために、より多くのアドレスビットを提供するために、追加のＮＶＲコマンドを含んでもよい。方法１７７０は、ＮＶＭデバイスにアクセスするための要求を受信すること（１７７０－６）をさらに含むことができる。この種の要求は、メモリコントローラによってＣＰＵサブシステム（例えば、ホスト）などから受信可能である。要求に応答して、方法１７７０は、構成されたサイズのＮＶＲシーケンスを出力することができる（１７７０－８）。この種のアクションは、ＤＤＲバス、例えば、ＬＰＤＤＲ４互換のバスのＣＡ部分上でＮＶＲコマンドのシーケンスを出力することを含むことができる。方法１７７０は、読み出しデータ値のＤＤＲバーストでＮＶＲシーケンスに対応するデータを受信すること（１７７０－１０）を含むことができる。この種のアクションは、ＥＣＣデータを有するデータを受信することを含むことができる。さらに、いくつかの実施形態において、８のバーストで受信されるデータは、システムのためのキャッシュラインのサイズまたはキャッシュラインサイズの整数の分数（例えば、１／２、１／４）に一致することができる。いくつかの実施形態では、読み出しデータ値のＤＤＲバーストは、８以下とすることができる。しかしながら、他の実施形態は、より大きいサイズのバーストを含むことができる。

【0118】

パラメータ値が、ＮＶＭデバイスが高速アクセスを実行することができないことを示す場合（１７７０－２でＮ）、方法１７７０は、ＮＶＭデバイスにアクセスするための要求を受信すること（１７７０－１２）を含むことができる。しかしながら、この種の要求に応答して、方法１７７０は、４つ以上のコマンドの読み出しシーケンスを出力することができる（１７７０－１４）。さらに、データは、データ値のＤＤＲバーストで受信可能である（１７７０－１６）。いくつかの実施形態では、この種のデータ値は、８より大きいバースト、例えば１６または３２のバーストとすることができる。

【0119】

図１８は、他の実施形態に従う他の方法１８７０のフロー図である。方法１８７０は、１つまたは複数のＮＶＭデバイスから直接に読み出されたデータでキャッシュメモリのキャッシュラインを満たすように、システムによって実行可能である。方法１８７０は、ホストデバイスまたはメモリコントローラ１８３０が、Ｘバイトのサイズを有するキャッシュラインを有するキャッシュのためのキャッシュフィル要求を受信すること（１８７０－２）を含むことができる。この種のアクションは、ホストデバイスがメモリコントローラに読み出し要求を出すことを含むことができる。値Ｘは、１より大きい数であると理解される。いくつかの実施形態では、Ｘは、４より大きい偶数とすることができる。方法１８７０は、キャッシュフィル要求のキャッシュライン毎に、ＮＶＲコマンドシーケンスを出すこと（１８７０－４）を含むことができる。この種のアクションは、データバスと別のコマンドアドレスバス上でこの種のコマンドシーケンスを出すことを含むことができる。いくつかの実施形態では、この種のコマンドアドレスバスは、６ビット以下の幅を有することができる。

【0120】

方法１８７０は、ＮＶＲシーケンス毎に、ＤＤＲバーストでＸバイトのデータを出力すること（１８７０－６）を含むことができる。この種のアクションは、ＤＤＲバス上で１より多いＮＶＭデバイスからデータを出力することを含むことができる。いくつかの実施形態では、この種のアクションは、同じコマンドアドレス値に応答して、２つの異なるＮＶＭデバイスからデータを出力することを含むことができる。いくつかの実施形態では、この種のＤＤＲバーストは、８のバースト長を有することができる。しかしながら、他の実施形態では、ＤＤＲバーストは、より大きいサイズ、例えば、１６または３２とすることができる。

【0121】

方法１８７０は、１つまたは複数のＮＶＭデバイスから受信されるＸバイトのデータでキャッシュラインを満たすことができる（１８７０－８）。この種のアクションは、ＮＶＭデバイスから受信されるいかなる読み出しデータも破棄することなく、キャッシュラインを満たすことを含むことができる。

【0122】

実施形態によれば、ＮＶＭデバイスは、より高い温度システムのために高速アクセスを提供することができる。この種のＮＶＭデバイスは、揮発性メモリ、例えば、ＳＲＡＭまたはＤＲＡＭの必要を省略することができる。これは、よりコンパクトなシステムおよび／または減少したシステム費用を可能にすることができる。

【0123】

実施形態によれば、ＮＶＭデバイスは、８つのクロックサイクルと対照的に、４つのクロックサイクルを通じて高速アクセス要求を使用可能にすることによって、より小さいデータ転送のためにＣＡバスのより効率的な使用を提供することができる。さらに、より小さいデータ転送は、より効率的なキャッシュフィルを可能にすることができる。多くの可能な例のうちの１つとして、図５および図１９に示すように、３８．７５ｎｓのＤＲＡＭデバイスレイテンシと対照的に、ｘ３２構成では、ＮＶＭデバイスは、（８００ＭＨｚのクロックで）２８．７５ｎｓのキャッシュラインフィルレイテンシを有することができる。さらに、ＤＲＡＭアクセスは、結局データを破棄することになりうる。この種の能力は、（データの破棄を伴う）１０ｎｓ毎と対照的に、（８００ＭＨｚのクロックで）５ｎｓ毎に新規なキャッシュラインフィルを可能にすることができる。

【0124】

この明細書全体にわたって、「一実施形態」または「実施形態」に対する参照は、その実施形態に関連して記載されている特定の特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれることを意味するということを理解されたい。それゆえ、この明細書のさまざまな部分における「実施形態」または「一実施形態」または「代替実施形態」の２つ以上の参照が、必ずしもすべて同じ実施形態を参照しているわけではないことを強調し、認識すべきである。さらに、特定の特徴、構造または特性は、本発明の１つまたは複数の実施形態において適切に組み合わせられてもよい。

【0125】

同様に、上述した本発明の例示的な実施形態において、本発明のさまざまな特徴がさまざまな発明の態様の１つまたは複数を理解するのを支援する開示を合理化するために、時には単一の実施形態、図面またはその説明において一緒にグループ化されることを理解されたい。しかしながら、開示のこの方法は、請求項が各請求項において明示的に詳述されるものより多くの特徴を必要とするという意図を表すこととして解釈されるべきではない。むしろ、発明の態様は、単一の上述した開示の実施形態のすべての特徴より少ない。したがって、詳細な説明に続く請求項は、この詳細な説明に明示的に組み込まれ、各請求項は、本発明の別々の実施形態として単独で成立する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【国際調査報告】