(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-10-31
(54)【発明の名称】不揮発性メモリのためのローカル基準電圧発生器
(51)【国際特許分類】
G11C 11/22 20060101AFI20231024BHJP
G11C 7/14 20060101ALI20231024BHJP
G11C 29/50 20060101ALI20231024BHJP
G11C 29/02 20060101ALI20231024BHJP
【ＦＩ】
G11C11/22 234
G11C7/14
G11C29/50 100
G11C29/02 150
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023519852
(86)(22)【出願日】2021-09-30
(85)【翻訳文提出日】2023-05-30
(86)【国際出願番号】 US2021052784
(87)【国際公開番号】W WO2022072584
(87)【国際公開日】2022-04-07
(31)【優先権主張番号】63/085,823
(32)【優先日】2020-09-30
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/122,284
(32)【優先日】2020-12-15
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】522029730
【氏名又は名称】インフィニオン テクノロジーズ エルエルシー
【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＬＬＣ
【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】エドウィン キム
(72)【発明者】
【氏名】アラン デビルビス
(72)【発明者】
【氏名】カピル ジェイン
(72)【発明者】
【氏名】パトリック エフ オコンネル
(72)【発明者】
【氏名】フランクリン ブロツキー
(72)【発明者】
【氏名】シャン サン
(72)【発明者】
【氏名】ファン チュー
【テーマコード（参考）】
5L206
【Ｆターム（参考）】
5L206AA28
5L206DD03
5L206DD24
5L206EE02
5L206GG07
(57)【要約】
基準電圧（ＶＲＥＦ）発生器を含むメモリ装置と、当該装置のメモリ検出マージンを改善し、当該装置の動作温度範囲および寿命を延ばす動作方法と、が開示されている。一般的に、当該装置は、複数のブロックに分割された不揮発性メモリセルのアレイと、前記セルからデータを読み取るために前記アレイからメモリ信号を受信し、ＶＲＥＦと比較するために前記アレイに結合された検出回路と、をさらに含む。ローカル基準電圧発生器は、どのブロックが読み取られているかに基いて多数の基準電圧のうちの１つを前記検出回路に提供するように構成されている。前記アレイは、前記ブロック内のセルの行および列アドレスに基いて分割することができる。前記セルは１Ｔ１Ｃ強誘電体ランダムアクセスメモリ（Ｆ－ＲＡＭ）セルを含み、前記基準電圧は、読み取られているブロック内の前記セルの最低のＰタームまたは最高のＵタームに基いて選択される。
【特許請求の範囲】
【請求項1】
強誘電体ランダムアクセスメモリ（Ｆ－ＲＡＭ）装置であって、前記Ｆ－ＲＡＭ装置は、各行がワード線およびプレート線を共有する複数の行として配置されており、各列がビット線を共有する複数の列として配置されているＦ－ＲＡＭセルのアレイであって、前記アレイは、複数のブロックのそれぞれにおけるＦ－ＲＡＭセルの行および列アドレスに基いて複数のブロックに分割されているＦ－ＲＡＭセルのアレイと、
メモリ信号を受信するために読み取られている前記複数のブロックのうちの１つのビット線に結合された第１の入力を有する少なくとも１つの比較器と、少なくとも１つのスイッチング回路を介して前記比較器の第２の入力に結合された電荷共有要素と、を含む検出回路と、
を備えており、
結合された前記電荷共有要素は、読み取られている前記複数のブロックのうちの前記１つに対するアドレスに基いて基準電圧を受信するためにローカル基準電圧発生器にさらに結合されている、
Ｆ－ＲＡＭ装置。
【請求項2】
前記Ｆ－ＲＡＭセルは、１トランジスタ・１コンデンサ（１Ｔ１Ｃ）Ｆ－ＲＡＭセルを備え、前記基準電圧は、読み取られている前記複数のブロックのうちの前記１つにおける前記Ｆ－ＲＡＭセルの最低のＰターム（Ｐ０）または最高のＵターム（Ｕ０）に基いて選択されている、請求項１に記載のＦ－ＲＡＭ装置。
【請求項3】
前記基準電圧発生器は、ベース電圧を提供するベース基準電圧発生回路と、前記検出回路に提供される前記基準電圧を生成するために前記ベース電圧をオフセットするために、前記複数のブロックのうちのどれが読み取られているかに基いて調整電圧を提供する調整基準電圧発生回路と、を備えている、請求項１に記載のＦ－ＲＡＭ装置。
【請求項4】
前記Ｆ－ＲＡＭ装置は、前記基準電圧発生器に結合された制御回路をさらに備えており、前記制御回路は、前記ベース基準電圧発生回路を制御する構成回路と、前記調整基準電圧発生回路を制御する調整制御回路と、を備えている、請求項３に記載のＦ－ＲＡＭ装置。
【請求項5】
前記Ｆ－ＲＡＭ装置は、前記調整基準電圧発生回路に結合された監視メモリをさらに備えており、前記監視メモリは、前記複数のブロックのうちのどれが読み取られているかに基いて前記調整電圧を提供するように前記調整基準電圧発生回路を動作することを可能にする情報を保存する１つまたは複数のルックアップテーブルを含む、請求項４に記載のＦ－ＲＡＭ装置。
【請求項6】
前記ベース基準電圧発生回路は、コンデンサの第１のアレイを備え、これらのうちの１つまたは複数を、前記検出回路内の前記電荷共有要素に電荷を転送し、前記電荷共有要素に前記ベース電圧を提供するために結合することができ、前記調整基準電圧発生回路は、コンデンサの第２のアレイを備え、これらのうちの１つまたは複数を、前記電荷共有要素に電荷を転送し、前記ベース電圧をオフセットし、前記検出回路に提供される前記基準電圧を生成するために結合することができる、
請求項５に記載のＦ－ＲＡＭ装置。
【請求項7】
システムであって、前記システムは、複数のブロックに分割された不揮発性メモリ（ＮＶＭ）セルのアレイと、
前記アレイに結合され、前記アレイからメモリ信号を受信し、前記メモリ信号を基準電圧と比較して前記ＮＶＭセルからデータを読み取る検出回路と、
前記検出回路に結合されており、前記検出回路に基準電圧を提供する基準電圧発生器と、
を備えており、
前記基準電圧発生器は、前記複数のブロックのうちのどれが読み取られているかに基いて、多数の基準電圧のうちの１つを前記検出回路に提供するように構成されている、
システム。
【請求項8】
前記複数のブロックのうちの１つを読み取るために前記検出回路に提供される多数の基準電圧のうちの第１の基準電圧は、前記複数のブロックのうちの他の１つを読み取るために前記検出回路に提供される多数の基準電圧のうちの第２の基準電圧と異なる、請求項７に記載のシステム。
【請求項9】
前記ＮＶＭセルは、それぞれがワード線を共有する複数の行と、それぞれがビット線を共有する複数の列と、として配置されており、前記アレイは、前記複数のブロックのそれぞれにおけるＮＶＭセルの行および列アドレスに基いて前記複数のブロックに論理的に分割されており、
前記基準電圧発生器は、前記複数のブロックのそれぞれにおけるＮＶＭセルの前記行および列アドレスに基いて前記多数の基準電圧のうちの１つを前記検出回路に提供するように構成されている、
請求項７に記載のシステム。
【請求項10】
ＮＶＭセルは、１トランジスタ・１コンデンサ（１Ｔ１Ｃ）メモリセルを備え、前記多数の基準電圧のうちの前記１つは、読み取られている前記複数のブロックのうちの前記１つにおける前記ＮＶＭセルの最低のプログラムタームまたは最高の消去タームに基いて選択されている、請求項７に記載のシステム。
【請求項11】
前記基準電圧発生器は、ベース電圧を提供するベース基準電圧発生回路と、前記検出回路に提供される前記多数の基準電圧のうちの前記１つを生成するために前記ベース電圧をオフセットするために、前記複数のブロックのうちのどれが読み取られているかに基いて調整電圧を提供する調整基準電圧発生回路と、を備えている、請求項７に記載のシステム。
【請求項12】
前記システムは、前記基準電圧発生器に結合された制御回路をさらに備えており、前記制御回路は、前記ベース基準電圧発生回路を制御する構成回路と、前記調整基準電圧発生回路を制御する調整制御回路と、を備えている、請求項１１に記載のシステム。
【請求項13】
前記システムは、前記調整基準電圧発生回路に結合された監視メモリをさらに備えており、前記監視メモリは、前記複数のブロックのうちのどれが読み取られているかに基いて前記調整電圧を提供するように前記調整基準電圧発生回路を動作することを可能にする情報を保存する１つまたは複数のルックアップテーブルを含む、請求項１２に記載のシステム。
【請求項14】
前記ＮＶＭセルは、それぞれがワード線を共有する複数の行と、それぞれがビット線を共有する複数の列と、として配置されており、前記アレイは、前記複数のブロックのそれぞれにおけるＮＶＭセルの行および列アドレスに基いて前記複数のブロックに論理的に分割されており、
前記システムは、前記複数のブロックのうちのどれが読み取られているかを特定するために前記調整基準電圧発生回路に結合されたアドレスバッファをさらに備えている、
請求項１３に記載のシステム。
【請求項15】
前記ベース基準電圧発生回路は、コンデンサの第１のアレイを備え、これらのうちの１つまたは複数を、前記検出回路におけるステージングコンデンサに電荷を転送し、前記ステージングコンデンサに前記ベース電圧を提供するために結合することができ、前記調整基準電圧発生回路は、コンデンサの第２のアレイを備え、これらのうちの１つまたは複数を、前記ステージングコンデンサに電荷を転送し、前記ベース電圧をオフセットし、前記検出回路に提供される前記多数の基準電圧のうちの前記１つを生成するために結合することができる、
請求項１１に記載のシステム。
【請求項16】
メモリ装置を動作する方法であって、前記方法は、各ブロック内のセルの行および列アドレスに基いて、前記メモリ装置内のメモリセルのアレイを複数のブロックに論理的に分割するステップと、
各ブロックに対して多数のマージンスイープを実行し、各ブロックのローカル基準電圧を決定するステップと、
各ブロックの前記ローカル基準電圧から、前記アレイのベース基準電圧と、各ブロックの調整基準電圧と、を決定するステップと、
各ブロックの前記調整基準電圧をルックアップテーブルに保存するステップと、
前記複数のブロックのうちの１つの読み取り動作中に、前記ブロックの前記調整基準電圧をルックアップして生成し、前記調整基準電圧を前記ベース基準電圧と組み合わせることによって、読み取られている前記ブロックに対して事前に決定された前記ローカル基準電圧を生成するステップと、
読み取られている前記メモリセルのビット線に結合されたセンスアンプの基準ビット線に前記ローカル基準電圧を印加するステップと、を含む、
方法。
【請求項17】
各ブロックに対して前記多数のマージンスイープを実行するステップは、前記ブロック内の各メモリセルに「１」を書き込み、最初のスイープ基準電圧から始め、前記ブロック内の全てのメモリセルを読み取り、前記最初のスイープ基準電圧を段階的に増加させ、メモリセルを正しく読み取れなくなるまで前記書き込みおよび前記読み取りを繰り返し、前記メモリセルが故障するときの前記スイープ基準電圧を最低のプログラムタームとして記録することによって、前記ブロックの前記最低のプログラムタームを決定することと、
前記ブロック内の各メモリセルに「０」を書き込み、前記最初のスイープ基準電圧から始め、前記ブロック内の全てのメモリセルを読み取り、前記最初のスイープ基準電圧を段階的に減少させ、メモリセルを正しく読み取れなくなるまで前記書き込みおよび前記読み取りを繰り返し、前記メモリセルが故障するときの前記スイープ基準電圧を最高の内部「０」として記録することによって、前記ブロックの前記最高の内部「０」を決定することと、を含む、
請求項１６に記載の方法。
【請求項18】
前記ローカル基準電圧は、前記最高の内部「０」を有する前記メモリセルが故障する前記スイープ基準電圧よりも高い事前に画定された電圧に設定されており、前記ローカル基準電圧と前記最高の内部「０」を有する前記メモリセルが故障する前記スイープ基準電圧との間の第１のマージンは、前記ローカル基準電圧と前記最低のプログラムタームを有する前記メモリセルが故障する前記スイープ基準電圧との間の第２のマージンよりも少ない、請求項１７に記載の方法。
【請求項19】
前記メモリセルは、強誘電体ランダムアクセスメモリ（Ｆ－ＲＡＭ）セルを備えており、前記最高の内部「０」は、最高のＵタームであり、前記ローカル基準電圧は、前記最高のＵタームを有する前記メモリセルが故障する前記スイープ基準電圧よりも高い事前に画定された電圧に設定されている、請求項１７に記載の方法。
【請求項20】
各ブロックに対して前記多数のマージンスイープを実行するステップは、前記ブロック内で前記最低のプログラムタームを有する前記メモリセルと前記ローカル基準電圧との間のマージンが事前に画定された最小値よりも小さいブロックを特定することを含み、前記方法は、前記ブロック内で前記最低のプログラムタームを有する前記メモリセルを分離し、その代わりに前記ブロック内のスペアメモリセルを結合することによって前記ブロックを修復するステップをさらに含む、
請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願の相互参照）
本出願は、２０２０年１２月１５日出願された米国非仮出願第１７／１２２、２８４号の国際出願であり、本出願は、２０２０年９月３０日に出願された米国仮出願第６３／０８５、８２３号に対する３５ＵＳＣ１１９（ｅ）に基く優先権を主張するものであり、その全てを参照することにより、その全体を本願明細書に組み込むとする。
本出願は、２０２０年１２月１５日出願された米国非仮出願第１７／１２２、２８４号の国際出願であり、本出願は、２０２０年９月３０日に出願された米国仮出願第６３／０８５、８２３号に対する３５ＵＳＣ１１９（ｅ）に基く優先権を主張するものであり、その全てを参照することにより、その全体を本願明細書に組み込むとする。
【0002】
本開示は、一般的に半導体メモリに関し、より詳細には、セグメントまたはブロックに分割され、かつローカル基準電圧発生器を含む、不揮発性メモリ（ＮＶＭ）セルのアレイを備えるメモリ装置およびそれを動作する方法に関する。
【背景技術】
【0003】
１Ｔ１Ｃ（１トランジスタ・１コンデンサ）アーキテクチャなど、シングルエンド検出を採用した不揮発性メモリ（ＮＶＭ）セルのアレイを使用する集積メモリ装置は、高いメモリ密度を提供する。ＮＶＭメモリセルは、シリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）系の電荷トラップＮＶＭセルなどにおける電荷として、または、強誘電体ランダムアクセスメモリ（Ｆ－ＲＡＭ）セルにおける強誘電体コンデンサの分極状態としてデータを保存する。シングルエンド検出／読み取りにおいて、セルの電荷または分極状態に起因してセルのビット線上に発生した電圧と基準電圧とを比較することにより、セルに保存されたデータが読み取られる。ＮＶＭセルは、基準に対するビット線電圧または電流の比較の結果に基いて、プログラミングまたは消去されたとみなされる。例えば、１Ｔ１ＣのＦ－ＲＡＭセルが図１に示されている。セル１００は、プレート線（ＰＬ）に接続された第１のプレートと、ワード線（ＷＬ）によって制御されるトランジスタ１０４を介してビット線（ＢＬ）に結合された第２のプレートと、を有する強誘電体コンデンサ１０２を含む。強誘電体コンデンサ１０２の両側のプレートを充電することによって電場を印加し、強誘電体コンデンサ内の原子を（電荷の極性に応じて）上または下の向きに強制し、この際、Ｐタームもしくは論理の「１」、またはＵタームもしくは論理の「０」が保存されることによって、データがセルに書き込まれる。他の実施形態において、「Ｐターム」および「Ｕターム」の論理／バイナリ状態を逆にすることができる。シングルエンド検出において、セル１００は、プレート線ＰＬとビット線ＢＬとの間に読み取り電圧を印加するか、プレート線をパルスし、かつ、トランジスタ１０４を動作することによって読み取られる。「Ｐターム」または「Ｕターム」の電圧は、ビット線ＢＬを介して出力され、メモリ装置内のセンスアンプ１０６を使用して基準電圧（ＶＲＥＦ）と比較される。
【0004】
メモリセルのアレイに、プログラミングされたセル（Ｐターム）および消去されたセル（Ｕターム）の読み取りから想定されるビット線の電圧を画定するためのマージンスイープを行うことによって、基準電圧（ＶＲＥＦ）が生成される。一実施形態によれば、ＶＲＥＦが、メモリアレイの全体において測定された最高のＵターム（Ｕ０）電圧と最低のＰターム（Ｐ０）電圧との間にあるように選択されることによって、メモリセル１００が読み取られる際に、基準を上回るもたらされたビット線電圧がプログラミングされたものとして認識され、基準を下回る電圧が消去されたものとして認識される。図２は、Ｆ－ＲＡＭメモリアレイの例示的なマージンスイープを示し、ＰタームおよびＵタームの読み取りによるビット線電圧（メモリ信号）の統計的な変動を示す。最低のＰターム（Ｐ０）と最高のＵターム（Ｕ０）との差は、総体的な検出マージン（Ｕマージン＋Ｐマージン）に相当する。
【0005】
図２は、ＮＶＭにおけるセルのアレイ内の異なるセルによってのＰターム電圧およびＵターム電圧（ビット線電圧）の統計的な変動が現れているＦ－ＲＡＭアレイ内のメモリセルからのメモリ信号のマージンスイープ、および、ＮＶＭの総体的な検出マージンへの影響を示す。図２を参照すると、１Ｔ１ＣのＦ－ＲＡＭセルのアレイなど、装置内の全てまたは多数のセルに基準ビット線（ＢＬとして言及する）を介して印加されるグローバルＶＲＥＦを使用するシングルエンド検出を採用する従来のＮＶＭ装置に伴う１つの問題が、個々のセルのＰタームおよびＵタームの値の統計的な変動であることが見受けられる。図２において、０と約５５ミリボルト（ｍＶ）との間の各黒点は、１つのセルのプログラミングされていないタームまたはＵタームに相当する。ＮＶＭ装置のＵマージン２０２は、ＶＲＥＦと、ＮＶＭ装置内の１つまたは複数のセルの最高または最悪の場合のＵターム（Ｕ０）と、の間の電圧の差に相当する。同様に、約１４０と２００ｍＶとの間の各黒点は、１つのセルのプログラミングされているタームまたはＰタームに相当する。ＮＶＭ装置のＰマージン２０４は、ＶＲＥＦと、ＮＶＭ装置内のセルの最低または最悪の場合のＰターム（Ｐ０）と、の間の電圧の差に相当する。これらの統計的な変動は、保持損失およびその他の時間依存的な要因がＵタームよりもＰタームの劣化（Ｐ０の下向きの移動）を引き起こすことが観測されているため、Ｐマージンにとって特に問題となる。
【0006】
Ｆ－ＲＡＭアレイにおいて１Ｔ１Ｃセルのアレイを使用するメモリ装置に関するさらなる問題は、ＰタームおよびＵタームの温度依存性を原因とする。図３は、ＶＲＥＦが最悪の場合のＵターム（Ｕ０）よりも２１ｍＶ高く、すなわち、約８３ｍＶに設定されているときの、メモリセルのＰタームおよびＵタームの温度依存性を示すグラフである。図３を参照すると、ＮＶＭ装置の温度が上昇するにつれて、Ｐマージン（最悪の場合のＰターム（Ｐ０ ３０２）とＶＲＥＦとの間の差）が減少することが見受けられる。例えば、０℃においてＮＶＭ装置のＰマージンは約５７ｍＶであるが、約１２５℃においてＰマージンは約２２ｍＶに低下する。この温度依存性を悪化させるのは、温度に依存するＰ０ ３０２がＮＶＭ装置の寿命にわたって初期の高い電圧から低い電圧に移動していく時間依存的な劣化である。特定の温度でのこの時間依存的な劣化は、垂直な線３０２によって図３に示されている。例えば、ＮＶＭ装置の寿命にわたって、０℃でのＰ０ ３０２は約１５５ｍＶの高値から約１２８ｍＶまで、または、約７２ｍＶのＰマージンから約４５ｍＶまで低下することがある。この時間依存的な劣化と温度依存性とが組み合わさると、Ｐマージンが高い動作温度において事実上ゼロまで低下することを誘発し、その結果早めに寿命が尽きることがある。寿命が尽きるのは、メモリセルの状態を読み取り動作によって確実に決定するための、想定される最高の動作温度でのＰ０ ３０２とＶＲＥＦとの間に充分なＰマージンがなくなるときである。
【0007】
再び図３を参照し、最悪の場合または最高のＵターム（Ｕ０ ３０６）も温度依存性および時間依存的な劣化の影響を受けることに言及する。ただし、両方の要因によって誘発される劣化は、Ｐターム（Ｐ０ ３０２）よりもＵターム（Ｕ０ ３０６）において少ないことが観測されている。
【0008】
最後に、個々のセルのＰタームおよびＵタームの値の幅は統計的な変動の結果であり、かつ、アレイが大きいほど観測される変動が大きくなると想定されるため、アレイ全体にわたって単一のグローバルなＶＲＥＦが採用されているときに、最悪の場合のメモリセルにおける減少したマージンによってアレイの大きさが制限されることを理解されたい。
【0009】
したがって、より大きなアレイを有するメモリ装置を可能にするためにＶＲＥＦとＰタームおよびＵタームとの間のマージンの最適化し、信頼性および歩留まりを向上させ、かつ、装置の動作寿命を延ばすための、１Ｔ１ＣのＮＶＭセルのアレイを含むメモリ装置およびそれを動作する方法が必要とされている。
【発明の概要】
【0010】
セグメントまたはブロックに分割されたセルのアレイを含むメモリ装置またはシステムと、異なるブロックを読み取るためのローカル基準電圧を提供することができる基準電圧発生器と、それを動作する方法と、が開示されている。一般的に、当該装置は、基準電圧発生器と、複数のブロックに分割された不揮発性メモリ（ＮＶＭ）セルのアレイと、に加えて、セルからデータを読み取るためにアレイからメモリ信号を受信し、かつ、当該メモリ信号をローカル基準電圧と比較するためにアレイに結合された検出回路を含む。基準電圧発生器は、どのブロックが読み取られているかに基いて、多数の基準電圧のうちの１つを検出回路に提供するように構成されている。ＮＶＭセルは、それぞれがワード線およびプレート線を共有する複数の行と、それぞれがビット線を共有する複数の列と、から構成され、アレイは、各ブロックにおけるＮＶＭセルの行アドレスおよび列アドレスに基いて複数のブロックに論理的に分割され、基準電圧発生器は、複数のブロックにおけるＮＶＭセルの行アドレスおよび列アドレスに基いて多数の基準電圧のうちの１つを検出回路に提供するように構成されている。
【0011】
複数のブロックに分割されたメモリセルのアレイと、各ブロックに最適化されたローカル基準電圧を提供することができる基準電圧発生器と、を含むメモリ装置を動作する方法も開示されている。一般的に、当該方法は、各ブロックにおけるセルの行アドレスおよび列アドレスに基いて、メモリ装置内のメモリセルのアレイを複数のブロックに論理的に分割することから始まる。次に、各ブロックにおける最適化されたローカル基準電圧を決定するために、各ブロックに対して多数のマージンスイープを実行する。各ブロックのローカル基準電圧から、アレイのためのベース基準電圧と、各ブロックのための調整基準電圧と、が決定され、当該調整基準電圧は、各ブロックにおけるローカル基準電圧を提供するためにベース基準電圧がオフセットされる電圧に相当する。各ブロックのための調整基準電圧は、メモリ装置または基準電圧発生器に結合されたルックアップテーブルに保存される。複数のブロックのうちの１つにおけるメモリセルの読み取り動作中に、ブロックの調整基準電圧をルックアップテーブルから参照し、かつ、それをベース基準電圧と組み合わせることによって、当該ブロックの最適化されたローカル基準電圧に実質的に等しい最終基準電圧またはローカル基準電圧が生成される。当該ローカル基準電圧は、読み取られているメモリセルのビット線に結合されたセンスアンプの基準ビット線における入力に印加される。
【0012】
本開示の基準電圧発生器および方法は、アレイが１トランジスタ・１コンデンサ（１Ｔ１Ｃ）強誘電体ランダムアクセスメモリ（Ｆ－ＲＡＭ）セルを含み、かつ、ブロックのうちの１つを読み取るために使用される基準電圧が、読み取られているブロックにおけるＦ－ＲＡＭセルの最低のＰターム（Ｐ０）または最高のＵターム（Ｕ０）に基いて選択される場合、特に有用である。
【0013】
以下、本発明に係る実施形態を、単なる例示として、対応する参照符号が対応する部分を示す添付の概略図を参照しつつ説明する。さらに、本願明細書に組み込まれ、記載の一部である添付の図面は、本発明の実施形態を示し、記載と共に、本発明の原理を説明し、関連する（１つまたは複数の）技術分野の当業者が本発明を作成および使用できるようにすることに貢献する。
【図面の簡単な説明】
【0014】
【図1】１トランジスタ・１コンデンサ（１Ｔ１Ｃ）強誘電体ランダムアクセスメモリ（Ｆ－ＲＡＭ）セルの概略図である。
【図2】ＰタームおよびＵタームの統計的な変動ならびに総体的な検出マージンへの影響を表す、Ｆ－ＲＡＭアレイにおけるメモリセルからのメモリ信号のマージンスイープを示す図である。
【図3】Ｆ－ＲＡＭアレイにおけるメモリセルのＰタームおよびＵタームの温度依存性および時間依存的な劣化を示すグラフである。
【図4】メモレイアレイと、アドレスに依存するローカル基準電圧発生器と、を含むシステムのブロック図である。
【図5】いくつかのブロックに分割されたメモリアレイのブロック図であって、当該いくつかのブロックのためには、アドレスに依存する基準電圧が生成される。
【図6A】ベースＶＲＥＦ発生回路とオンザフライ調整ＶＲＥＦ回路とを含む基準電圧発生器を示す概略ブロック図である。
【図6B】ベースＶＲＥＦ発生回路とオンザフライ調整ＶＲＥＦ回路とを含む基準電圧発生器を示す概略ブロック図である。
【図6C】ベースＶＲＥＦ発生回路とオンザフライ調整ＶＲＥＦ回路とを含む基準電圧発生器を示す概略ブロック図である。
【図9A】メモリアドレスに基いた監視メモリに保存されたルックアップテーブルからＶＲＥＦ調整値を取得するためのローカル基準電圧選択回路の概略図である。
【図9B】メモリアドレスに基いた監視メモリに保存されたルックアップテーブルからＶＲＥＦ調整値を取得するためのローカル基準電圧選択回路の概略図である。
【図10】複数のブロックを含むメモリ装置またはシステムのベース電圧および調整電圧を決定し、かつアドレスに依存するローカル基準電圧を使用し、かつメモリ装置またはシステムを動作するための方法のフロー図である。
【図11A】単一のグローバル基準電圧を使用して動作するメモリシステムのメモリマージンの結果を示すグラフである。
【図11B】単一のグローバル基準電圧を使用して動作するメモリシステムのメモリマージンの結果を示すグラフである。
【図12A】アドレスに依存するローカル基準電圧を使用して動作するメモリシステムのメモリマージンの結果を示すグラフである。
【図12B】アドレスに依存するローカル基準電圧を使用して動作するメモリシステムのメモリマージンの結果を示すグラフである。
【図13】ローカルＶＲＥＦセグメント（ＬＶＳ）修復方法を使用してメモリ装置の不良ビットを修復するための方法のフロー図である。
【図14】修復されていないメモリ装置と、グローバル修復方法を使用して修復された当該メモリ装置と、ＬＶＳ修復方法を使用して修復されたメモリ装置と、のＰ－マージンの図である。
【発明を実施するための形態】
【0015】
セグメントまたはブロックに分割されたセルのアレイを含むメモリ装置またはシステムと、異なるブロックを読み取るためのローカル基準電圧を提供することができる基準電圧発生器と、それらを動作するための方法と、が提供される。当該メモリ装置および方法は、歩留まりと信頼性とを向上させ、装置の動作寿命を延長および温度範囲を拡大し、１Ｔ１Ｃ強誘電体ランダムアクセスメモリ（Ｆ－ＲＡＭ）などのシングルエンド検出を採用する不揮発性メモリ（ＮＶＭ）においてまたはとともに使用するのに特に有用である。
【0016】
以下の記載では、説明を目的として、本発明の完全な理解を促すために多くの具体的な詳細が示される。しかしながら、当業者には、本発明がこれらの具体的な詳細なしに実施できることが自明であろう。他の事例では、本願明細書の理解を不必要に不明瞭にすることを避けるために、周知の構造および技術は詳細には示されないか、ブロック図の形で示される。
【0017】
本願明細書における一実施形態または実施形態への言及は、その実施形態に関連して説明される特定な特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれていることを意味する。本願明細書の様々な箇所に記載されている、一実施形態によるという語句は、必ずしも全てが同じ実施形態を指すとは限らない。本願明細書で用いる結合という用語は、２つ以上の構成要素または要素を直接電気的に接続することと、１つ以上の介在する構成要素を介して間接的に接続することと、の両方を含むことがある。
【0018】
手短に言えば、メモリ装置は、複数のブロックに分割された不揮発性メモリ（ＮＶＭ）セルのアレイと、当該アレイからの信号を受信し、かつ、メモリ信号を基準電圧と比較してＮＶＭセルからデータを読み取るためにアレイに結合された検出回路と、を含む。メモリ装置は、検出回路に基準電圧を提供する基準電圧発生器をさらに含むか、当該基準電圧発生器に結合されている。基準電圧発生器は、どのブロックが読み取られているかに基いて、多数の基準電圧のうちの１つを検出回路に提供するように構成されている。読み取られているブロックは、アドレスまたは読み取られている（１つまたは複数の）ＮＶＭセルのアドレスによって特定することができる。
【0019】
図４は、複数のセグメントまたはブロック４０６に分割されたメモリアレイ４０４を有するメモリ装置４０２と、アドレスに依存するローカル基準電圧（ＶＲＥＦ）発生器４０８と、を含むシステム４００のブロック図を示す。図４によれば、メモリ装置４０２は、本実施形態においてメモリアレイ４０４とローカル基準電圧発生器４０８との間に結合されたいくつかの検出回路４１０をさらに含む。検出回路４１０は、ローカル基準電圧発生器４０８からアドレスに依存するローカル基準電圧を受信し、読み取られているブロック４０６におけるメモリセルのバイナリ状態または論理状態（すなわち、プログラミングまたは消去されてた状態）を決定し、インターフェースまたはデータパス４１２を介して読み取られたデータを出力する。一実施形態において、メモリアレイ４０４は、１Ｔ１ＣのＦ－ＲＡＭセルを含むことができ、Ｆ－ＲＡＭセルのＰタームまたはＵタームがローカル基準電圧発生器４０８によって提供されるローカル基準電圧と比較されることによって、それらのバイナリ状態（論理的な１でプログラミングされているか否か）が決定される。他の実施形態において、メモリ装置は、電荷トラップのシリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）系セル、浮遊ゲートセル、Ｒ－ＲＡＭセル、Ｍ－ＲＡＭセルなどのシングルエンド検出の構成を採用する他の種類のＮＶＭセルを含むことができる。
【0020】
システム４００は、ローカル基準電圧発生器４０８を動作または制御するための基準電圧選択回路４１４をさらに含み、基準電圧選択回路４１４は、読み取られているブロック４０６に対して最適化された、アドレスに依存する基準電圧を提供する。本実施形態において、これらの回路は、メモリアレイ４０４内の全てのブロック４０６にわたって共通または実質的に同様であるベース基準電圧（ＶＲＥＦ）設定をローカル基準電圧発生器４０８に提供するための構成回路４１６と、ローカル基準電圧発生器に調整基準ＶＲＥＦを提供するためのデジタル制御回路４１８と、を含む。以下、より詳細に説明するように、調整ＶＲＥＦ設定により、ローカル基準電圧発生器４０８は、読み取られている特定のブロック４０６に対して最適化された、アドレスに依存する基準電圧を生成するために、ベース基準電圧と組み合わせるか、ベース基準電圧をオフセットするために使用される調整基準電圧を生成することができるようになる。
【0021】
一般的に、本実施形態のように、システム４００はまた、デジタル制御回路４１８に結合されたアドレスバッファ４２０および不揮発性的な監視メモリ４２２も含む。アドレスバッファ４２０は、読み取られている（１つまたは複数の）ＮＶＭセルアドレスを受信し、デジタル制御回路４１８と通信し、デジタル制御回路が、読み取られている（要求された（１つまたは複数の）ＮＶＭセルが配置されている）ブロック４０６を特定することを可能にする。監視メモリ４２２は、調整基準電圧設定を生成するために、デジタル制御回路４１８によって使用される情報を保存する１つまたは複数のルックアップテーブルを含む。
【0022】
上述の図４のシステム４００の回路および要素は、別個のブロックとして示されているが、メモリ装置４０２を含むこれらの各回路および各要素は、図示されていないメモリ装置またはシステムの他の要素とともに、単一の半導体基板またはチップ上に一体形的に形成されているか、単一のマルチチップパッケージにおいてパッケージングされている、また、システムがメモリ装置と同じものを意味していてもよいことは自明であろう。
【0023】
【0024】
図５は、多数のセグメントまたはブロック５０２に分割されたメモリアレイ５００のブロック図であって、当該多数のセグメントまたはブロック５０２のために、アドレスに依存する基準電圧が提供される。各セグメントまたは各ブロック５０２は、メモリ装置（図示せず）内の列および行アドレスのデコーダによってアドレス指定することができ、また、メモリアレイ５００内のメモリセルの列および行アドレスの範囲によって特定または画定される。例えば、メモリアレイ５００は、十六（１６）の２５６Ｋｂサブアレイ５０４に分割された４Ｍｂメモリアレイを含むことができ、各サブアレイは、１つまたは複数のブロック５０２を含む。各ブロック５０２に対してマージンスイープが実行され、また、最適化されたローカル基準電圧が各ブロック５０２に対して個別に決定される。これらのローカル基準電圧から、各ブロック５０２の適切な調整基準電圧とともに、メモリアレイ５００全体またはメモリアレイ５００内の全てのブロック５０２のためのベース基準電圧が決定される。
【0025】
追加的または代替的に、メモリアレイ５００は、物理的に（論理的にではなく）多数の物理的に分離されたブロック５０２に分割することができ、個々のブロックのそれぞれには、１つまたは少数の個別のより小さいブロック５０２に結合された多数のローカル基準電圧発生器のうちの１つからのローカル基準電圧が提供される。
【0026】
図６Ａから図６Ｃを参照しつつ、以下、基準電圧発生器の実施形態を、より詳細に説明する。図６Ａは、ベース基準電圧（ＶＲＥＦ）発生器または発生回路６０２およびオンザフライ調整ＶＲＥＦ発生回路６０４を含む基準電圧発生器の実施形態の一部の詳細な概略図である。一般的に、基準電圧発生器は、バイナリグループ状に配置された金属酸化物シリコン（ＭＯＳ）コンデンサのアレイを含み、当該コンデンサのそれぞれは、多数の第１のＭＯＳスイッチ６０６を介して正の電圧供給または電圧源（Ｖｄｄ）および負の供給電圧（Ｖｓｓ）または接地に結合されることによってコンデンサをプリチャージし、かつ、多数の第２のＭＯＳスイッチ６０８を介して分配バス６１８に結合されることによってベースＶＲＥＦ発生回路６０２内のコンデンサ上の電荷を共有してベース基準電圧を生成する。コンデンサは、ベースＶＲＥＦ発生回路６０２と調整ＶＲＥＦ発生回路６０４との間で分割される。コンデンサの総数は、ＶｄｄおよびＶｓｓの値と、潜在的な基準電圧のために選択されたＶｄｄとＶｓｓとの間の増加電圧の数と、に依存する。同様に、ベースＶＲＥＦ発生回路６０２および調整ＶＲＥＦ発生回路６０４内に含まれるコンデンサの数は、調整基準電圧のために選択されたＶｄｄとＶｓｓとの間の増加電圧の数に依存する。
【0027】
本実施形態によれば、ベースＶＲＥＦ発生回路６０２は、バイナリグループ状に配置された２２５の金属酸化物シリコン（ＭＯＳ）コンデンサ６０３から成る第１のアレイを含む。要するに、単一のコンデンサ（Ｘ１）、２つのコンデンサのグループ（Ｘ２）、４つのコンデンサから成る第２のグループ（Ｘ４）などがあり、連続するグループごとにコンデンサの数が２倍になる。以下、詳細に説明するように、この構成の唯一の例外は、最大のセットまたはグループ（Ｘ１１３）が１２８ではなく１１３のコンデンサを有することであって、残りのコンデンサが調整ＶＲＥＦ発生回路６０４内の１５のコンデンサから成る第２のアレイ６０５に含まれていることによって、基準電圧のアドレスに依存する調整が容易になる。
【0028】
入力信号ｐＶｄｄ［０：７］およびｐＶｓｓ［０：７］は、ベースＶＲＥＦ発生回路６０２内のスイッチ６０６を制御することによって、コンデンサのセットをそれぞれＶｄｄまたはＶｓｓにプリチャージする。ＭＯＳコンデンサのバイナリ状の配置により、ｐＶｄｄ［０：７］およびｐＶｓｓ［０：７］信号によって提供されるベースＶＲＥＦの設定の状態に基いて、１から２５５のコンデンサの個々のステップでコンデンサを増加的に制御することができる。ｐＶｄｄ［０：７］およびｐＶｓｓ［０：７］信号は、図６Ｂに示されており、かつ、基準電圧発生器に含まれているような第１の論理回路６１０によって生成される。図６Ｂによれば、プリチャージ信号（ｐｒｃｈ）が、第１および第２のＡＮＤゲート６１２、６１４の第１の入力に供給されている。次に、ベースＶＲＥＦ設定信号が構成回路（図４の構成回路４１６）から第１のＡＮＤ６１２ゲートの第２の入力に供給され、かつ、第１のインバータ６１６を介して第２のＡＮＤ６１４ゲートの第２の入力に供給されることによって、それぞれｐＶｄｄ［０：７］およびｐＶｓｓ［０：７］信号を生成する。図６Ｂには第１の論理回路６１０が１つだけ示されているが、基準電圧発生器は、ＭＯＳコンデンサＸ１からＸ１１３の各グループに１つずつ、複数の論理回路を含むことを理解されたい。
【0029】
基準電圧発生器の設計の利点の１つは、コンデンサがＶｄｄまたはＶｓｓに確実にプリチャージされ、かつ、次のメモリサイクルの準備が整うまでに多少の時間がかかることに基く。そのため、ｐＶｄｄ［０：７］およびｐＶｓｓ［０：７］信号は、着信アドレスに基いてオンザフライで設定することができない。図示の設計で、これらの入力設定（ｐＶｄｄ［０：７］およびｐＶｓｓ［０：７］）は、ベースＶＲＥＦ発生回路６０２がメモリアレイ内の全てのブロックに共通またはベース基準電圧を提供することができるように設定される。プリチャージステップの後に、共有信号によって制御されるスイッチ６０８を閉じることによって、ベースＶＲＥＦ発生回路６０２内の全てのコンデンサは互いに接続され、かつ、基準電圧発生器から出る分配バス６１８上に接続（電荷共有）される。
【0030】
調整ＶＲＥＦ発生回路６０４は、それぞれがバイナリグループＸ１、Ｘ２、Ｘ４およびＸ８から成る、１５のコンデンサの２セットから成る第２のアレイまたはブロックを含む。これらのコンデンサのセットまたはグループは、プリチャージ信号（ｐｒｃｈ）によって制御されるスイッチ６２０によってプリチャージされる。第１セットの１５のコンデンサ全てはＶｄｄにプリチャージされ、第２セットの全てはＶｓｓにプリチャージされる。プリチャージステップの後に、これらの１５のコンデンサのセットから選択されたグループは、ｓＶｄｄ［０：３］およびｓＶｓｓ［０：３］入力信号によって選択的に制御されるスイッチ６２２によって分配バス６１８上で共有される。ｓＶｄｄ［０：３］およびｓＶｓｓ［０：３］信号は、図６Ｃに示されているような基準電圧発生器に含まれる第２の論理回路６２４によって生成される。図６Ｃによれば、ベースＶＲＥＦ発生回路６０２内のコンデンサを分配バス６１８に結合するために使用されるのと同じ共有信号が、第３のＡＮＤゲート６２６の第１の入力に印加される。次に、デジタル制御回路４１８によって供給される調整ＶＲＥＦ設定信号が、第３のＡＮＤゲート６２６の第２の入力に印加されることによってｓＶｄｄ［０：３］信号を生成し、かつ、第２のインバータ６２８を介してｓＶｓｓ［０：３］信号を生成する。ここでも、図６Ｃには第２の論理回路６２４が１つだけ示されているが、基準電圧発生器は、ｓＶｄｄ［０］からｓＶｄｄ［３］までの信号およびｓＶｓｓ［０］からｓＶｓｓ［３］までの信号を生成するための複数の論理回路を含むことを理解されたい。
【0031】
当該設計の重要な特徴は、遅延なく分配バス６１８に選択的に共有される準備ができている、ＶｄｄおよびＶｓｓにプリチャージされた１５のコンデンサの完全なセットがあるため、ｓＶｄｄ［０：３］およびｓＶｓｓ［０：３］信号を着信アドレスに基いてオンザフライで変更できることである。
【0032】
図７は、図６Ａから図６Ｃのローカル基準電圧発生器を検出回路に結合し、検出回路を介してメモリアレイ内のビット線（ＢＬ）に結合するための回路を示す概略図である。図７によれば、回路７００は、基準電圧発生器からの分配バス６１８をバスコンデンサ７０４に結合するための第１のＭＯＳスイッチ７０２と、バスコンデンサを検出回路７１０内のステージングコンデンサ７０８に結合するための第２のＭＯＳスイッチ７０６と、を含む。共有からバスへ（ｓｈａｒｅ－ｔｏ－ｂｕｓ）の信号が第１および第２のＭＯＳスイッチ７０２、７０６に印加またはアサートされている間に、基準電圧発生器のコンデンサアレイ上で発生した電荷がステージングコンデンサ７０８上で共有される。検出回路７１０は、ステージングコンデンサ７０８と、検出回路７１０内の比較器またはセンスアンプ（センスアンプ７１４）と、の間に結合された第３のスイッチをさらに含む。共有から基準へのＢＬ信号（ｓｈａｒｅ－ｔｏ－ｒｅｆ－ＢＬ）がアサートされている間に、および、一般的に共有からバスへの信号がアサート解除された後に、ステージングコンデンサ７０８上で共有される電荷によって生成されるアドレスに依存するローカル基準電圧がセンスアンプ７１４の基準ビット線（ＢＬ）入力に印加される。図７の左側に示されている要素、すなわち、第１および第２のＭＯＳスイッチ７０２、７０６、ならびにバスコンデンサ７０４は、ローカル基準電圧発生器または検出回路７１０の内側に含まれていてもよいことを理解されたい。
【0033】
図７には検出回路７１０が１つだけ示されているが、メモリ装置またはシステム（図示せず）は、一般的に、１からｘまでの複数の検出回路を含むことができ、ｘは、読み取られるべきメモリアレイの各ブロック内のビット線（ＢＬ）の数に等しいことを理解されたい。
【0034】
以下、アドレスに依存するローカル基準電圧を生成するためのローカル基準電圧発生器に関する実施形態の動作を、図６Ａから図６Ｃおよび図７、ならびに、図６Ａから図６Ｃおよび図７に示されている信号のタイミング図を示す図８を参照しつつ説明する。図８によれば、動作は、調整ＶＲＥＦ発生回路６０４内のコンデンサをプリチャージするためにｔ０からｔ１までの間でプリチャージ信号（ｐｒｃｈ８０２）をアサートすることから始まる。この時間の間に、ベースＶＲＥＦ設定または信号（ベースＶＲＥＦ［０：７］８０４）は静的であり、プリチャージ信号とともに論理回路６１０に結合され、ベースＶＲＥＦ発生回路６０２内のコンデンサをプリチャージするために信号ｐＶｄｄ［０：７］およびｐＶｓｓ［０：７］を生成する。時間ｔ１において、プリチャージ信号がアサート解除され、時間ｔ１とｔ２との間において、読み取られているブロック内のアドレスに基く調整ＶＲＥＦ設定（ａｄｊ．ＶＲＥＦ［０：３］８０６）は、調整ＶＲＥＦ発生回路６０４内の多数のコンデンサを分配バス６１８に選択的に共有するための準備として、第２の論理回路６２４に結合される。時間ｔ２において、共有信号８０８がアサートされ、ベースＶＲＥＦ発生回路６０２内のコンデンサ上の電荷を分配バス６１８に共有するために第２のスイッチ６０８を閉じる。実質的に同時に、第２の論理回路６２４における第３のＡＮＤゲート６２６に印加される共有信号は、ｓＶｄｄ［０：３］信号およびｓＶｓｓ［０：３］信号を生成してスイッチ６２２を閉じ、調整ＶＲＥＦ発生回路６０４内の選択されたコンデンサ上の電荷を分配バス６１８に共有する。時間ｔ３において、共有信号がアサート解除され、スイッチ６０８および６２２が開く。時間ｔ４から時間ｔ５までの間に、共有からバスへの信号８１０がアサートされ、第１のスイッチ７０２および第２のスイッチ７０６を閉じ、かつ、基準電圧発生器のコンデンサアレイ上に発生した電荷をステージングコンデンサ７０８上で共有できるようにする。時間ｔ６から時間ｔ７までの間に、ｓｈａｒｅ－ｔｏ－ｒｅｆ－ＢＬ信号８１２がアサートされ、ステージングコンデンサ７０８上で共有される電荷によって生成されるアドレスに依存するローカル基準電圧が、センスアンプ７１４の基準ＢＬ入力に印加されることを可能にする。
【0035】
図９Ａおよび図９Ｂの概略図を参照しつつ、以下、メモリアドレスに基いてルックアップテーブルからＶＲＥＦ調整値を取得し、かつ、オンザフライで基準電圧を調整またはトリムするための、基準電圧選択回路４１４とともに使用されるか、基準電圧選択回路４１４内に含まれるローカル基準電圧選択回路について説明する。図９Ａによれば、選択回路９００は、調整信号９０２を、メモリアレイの各セグメントまたは各ブロックに対して事前に決定された調整値を含むベクターとして受信する。各セグメントは、調整のために同じ数のビットを使用する。ベクター信号は、セグメントのアドレスがメモリアレイに現れる順序で全ての調整値を連結したものである。調整信号またはベクターは、偶数調整値ルックアップテーブル９０４および奇数調整値ルックアップテーブル９０６に結合される。偶数調整値ルックアップテーブル９０４は、セグメントアドレスが偶数番号であるセグメントのみに関する、そのベクターの選択されたサブセットを保存する。奇数調整値ルックアップテーブル９０６は、セグメントアドレスが奇数番号であるセグメントのみに関する、そのベクターの選択されたサブセットである。ｌｉｖｅ＿ｓｅｇｍｅｎｔ＿ａｄｄｒ信号９０８は、アクティブにアクセスされているセグメントのアドレスを含むベクターとして受信される。当該信号は、トランザクションが起動されたとき、および、バーストトランザクションがセグメント間のアドレス境界をまたいだときのみに更新される。当該信号は、リセットにより消去されない限り、トランザクションの終わりに静的なままである。ｂｕｆｆｅｒ＿ｓｅｇｍｅｎｔ＿ａｄｄｒ信号９１０は、まだ起動されていないセグメントのアドレスを含むベクター信号として受信され、当該アドレスがアドレス源から選択回路９００にまだ送信されている途中であるという点で、まだ完全な値ではないかもしれないが、値全体が選択回路によって一旦受信されると、常に利用可能になり、かつ静的なままになる。第１のマルチプレクサ９１２は、図９Ｂに示されている選択回路の一部から受信されるｌｉｖｅ＿ｓｅｌｅｃｔ信号９１４に基いて、ｌｉｖｅ＿ｓｅｇｍｅｎｔ＿ａｄｄｒとｂｕｆｆｅｒ＿ｓｅｇｍｅｎｔ＿ａｄｄｒとの間で選択し、かつ選択されたアドレスを出力する。バーストトランザクションは、バーストプログレスなどのデータフェーズの間にアドレスを自然と増加させる。バーストトランザクションを容易にするために、選択回路９００は、受信されたｃｒ＿ｄｅｃｒｅｍｅｎｔ信号９１８の状態に基いて、現在選択されているアドレスの後続アドレスを算出するための増加／減少ブロック９１６を含む。アサートされると、ｃｒ＿ｄｅｃｒｅｍｅｎｔ信号９１８は、後続アドレスがこのバーストトランザクションにおいて現在のアドレスからの減少動作であるべきことを示す。増加／減少ブロック９１６は、偶数調整値ルックアップテーブル９０４に結合された第２のマルチプレクサ９２０と、奇数調整値ルックアップテーブル９０６に結合された第３のマルチプレクサ９２２と、に後続アドレスを提供する。
【0036】
現在選択されているアドレスの最下位ビット（ＬＳｂ）によって、そのセグメントが偶数または奇数とみなされるかが決定される。ＬＳｂは、第２および第３のマルチプレクサ９２０、９２２のセレクタとして使用される。ＬＳｂが０である場合、偶数調整値ルックアップテーブル９０４に結合された第２のマルチプレクサ９２０が現在のアドレスを選択し、ＬＳｂが切り捨てられた、選択されたアドレスがインデックスとして偶数調整値ルックアップテーブル９０４内に提供される。ＬＳｂが１である場合、偶数調整値ルックアップテーブル９０４に結合された第２のマルチプレクサ９２０が後続アドレスを選択し、ＬＳｂが切り捨てられた、選択されたアドレスがインデックスとして偶数調整値ルックアップテーブル９０４内に提供される。ルックアップの結果は、ｅｖｅｎ＿Ｖｒｅｆベクター信号９２４上に提供される。ＬＳｂが０である場合、奇数調整値ルックアップテーブル９０６に結合された第３のマルチプレクサ９２２が後続アドレスを選択し、ＬＳｂが切り捨てられた、選択されたアドレスがインデックスとして奇数調整値ルックアップテーブル９０６内に提供される。ＬＳｂが１である場合、奇数調整値ルックアップテーブル９０６に結合された第３のマルチプレクサ９２２が選択され、ＬＳｂが切り捨てられた、選択されたアドレスがインデックスとして奇数調整値ルックアップテーブル９０６内に提供される。ルックアップの結果は、ｏｄｄ＿Ｖｒｅｆベクター信号９２６上に提供される。
【0037】
ｌｉｖｅ＿ｓｅｌｅｃｔ信号９１４の状態は、図９Ｂに示されている選択回路によって決定される。図９Ｂによれば、ｔｅｓｔ＿ｓｃａｎ＿ｍｏｄｅ信号９２８は、選択回路９００の動作モードを選択する。ｔｅｓｔ＿ｓｃａｎ＿ｍｏｄｅ信号９２８が１の場合、モードはテストスキャンモードであり、全てのフリップフロップ９３０、９３２が同期クロック信号を用いて動作し、機能パス内の他の全ての要素が動作しないことが想定される。ｔｅｓｔ＿ｓｃａｎ＿ｍｏｄｅ信号９２８が０の場合、選択回路９００は動作モードであり、フリップフロップ９３０、９３２へのクロック信号は非同期であってもよい。第１のマルチプレクサ９３４は、ｔｅｓｔ＿ｓｃａｎ＿ｍｏｄｅ信号９２８に基いて、フリップフロップ９３０、９３２、および他の要素に伝達されるべきクロック信号を選択する。ｔｅｓｔ＿ｓｃａｎ＿ｍｏｄｅ信号９２８が１である場合、第１のマルチプレクサ９３４は、クロック信号のアクティブエッジが立下りエッジ上にある、同期されたｃｌｋ＿ｔｃ＿ｍｓ＿ｔｉｌｅクロック信号９３６を伝達する。ｔｅｓｔ＿ｓｃａｎ＿ｍｏｄｅ信号９２８が０である場合、第１のマルチプレクサ９３４を通過する信号は、マクロ読み取り動作の開始を示すアクティブ読み取りストローブ信号（ｔｃ＿ｍｓ＿ｒｄ＿ｓｔｒｂ＿ｂ１クロック信号９４０およびｔｃ＿ｍｓ＿ｒｄ＿ｓｔｒｂ＿ｂ０クロック信号９４２）の論理ＮＯＲ９３８の結果である。第１のマルチプレクサ９３４の出力は、インバータ９４４を介して、ｔｅｓｔ＿ｓｃａｎ＿ｍｏｄｅ信号９２８によって有効にされたクロックゲーティングセル（ｓｃａｎ＿ｇａｔｅｒ９４６）に伝達される。ｓｃａｎ＿ｇａｔｅｒ９４６からの出力は、インバータ９４８によって反転され、スキャン制御／観測フリップフロップ９３０に提供され、選択回路９００がスキャンモードで動作しているときにのみフリップフロップをトグルする。
【0038】
ローカルＶＲＥＦルックアップ動作は、ｌｏｃａｌ＿ｖｒｅｆ＿ｅｎ信号９５０によって有効にされ、当該信号は、クロックゲーティングセル（ｒｄ＿ｇａｔｅｒ９５２）を介してｌｉｖｅ＿ｓｅｌｅｃｔフリップフロップ９３２へのクロック信号を有効にすることによって、ｌｉｖｅ＿ｓｅｌｅｃｔ信号９１４を生成するために提供される制御信号である。ｒｄ＿ｇａｔｅｒ９５２は、第１のマルチプレクサ９３４を通過するクロック信号の反転を受信する。続いて、ｒｄ＿ｇａｔｅｒ９５２の出力は、出力の位相が第１のマルチプレクサ９３４を通過したクロックの位相と一致するようにインバータ９５４によって反転され、ｌｉｖｅ＿ｓｅｌｅｃｔフリップフロップ９３２へのクロックは、ｌｏｃａｌ＿ｖｒｅｆ＿ｅｎ信号９５０が１であるときにのみトグルする。ｌｏｃａｌ＿ｖｒｅｆ＿ｅｎａｂｌｅ信号９５０が１であるときのｔｃ＿ｍｓ＿ｒｄ＿ｓｔｒｂ＿ｂ１信号９４０の立上りエッジまたはｔｃ＿ｍｓ＿ｒｄ＿ｓｔｒｂ＿ｂ０信号９４２の立上りエッジの場合、インバータ９５５を介して動作するフリップフロップ９３０のＱ出力により、フリップフロップ９３２はそのＤ入力でデータを取り込み、したがって、ｌｉｖｅ＿ｓｅｌｅｃｔ信号９１４上で、その時点で使用するべきアドレスがｌｉｖｅ＿ｓｅｇｍｅｎｔ＿ａｄｄｒｅｓｓ信号９０８であることを示す。
【0039】
新しいトランザクションが開始されると、それは読み取りトランザクションであるか、またはそうではないかが判断され、読み取りトランザクションである場合は、アドレスフェーズを含むか、または含まないかが判断される。現在のトランザクションがアドレスフェーズを含まない読み取りトランザクションである場合、目的のアドレスはアドレスゼロであり、長さが１クロック周期のパルスであるｔｃ＿ｍｓ＿ｏｐｃ＿ｒｃｏｎｔ信号９５６が受信され、当該信号は、ゼロの開始アドレスが、図９Ａに示されているｂｕｆｆｅｒ＿ｓｅｇｍｅｎｔ＿ａｄｄｒ信号９１０上に見出されることを示す。現在のトランザクションがアドレスフェーズを含む読み取りトランザクションである場合、長さが１クロック周期のパルスであるｔｃ＿ｍｓ＿ａｄｄｒ＿ｌｄ１信号９５８が受信され、当該信号は、トランザクションの開始アドレスがｂｕｆｆｅｒ＿ｓｅｇｍｅｎｔ＿ａｄｄｒ信号９１０上に見出されることを示す。新しいトランザクションが読み取りトランザクションでない場合、ｔｃ＿ｍｓ＿ｏｐｃ＿ｒｃｏｎｔ信号９５６もｔｃ＿ｍｓ＿ａｄｄｒ＿ｌｄ１信号９５８もアサートされず、トランザクションの開始アドレスはｌｉｖｅ＿ｓｅｇｍｅｎｔ＿ａｄｄｒ信号９０８上に見出される。
【0040】
ｔｃ＿ｍｓ＿ｏｐｃ＿ｒｃｏｎｔ信号９５６およびｔｃ＿ｍｓ＿ａｄｄｒ＿ｌｄ１信号９５８が、ＯＲゲート９６０による論理ＯＲ演算で組み合わされることによってｒｅｔｕｒｎ＿ｔｏ＿ｂｕｆ＿ａｄｒ信号が生成され、当該信号は、インバータ９６２を介して反転され、ＡＮＤゲート９６６でアクティブローリセット信号（ｒｓｔ＿ｔｃ＿ｍｓ＿ｔｉｌｅ＿ｎ９６４）と組み合わされる。結果として得られる論理ＡＮＤは、第２のマルチプレクサ９６８に入力され、選択されると、ｔｃ＿ｍｓ＿ｏｐｃ＿ｒｃｏｎｔ信号９５６またはｔｃ＿ｍｓ＿ａｄｄｒ＿ｌｄ１信号９５８が受信される場合、ｌｉｖｅ＿ｓｅｌｅｃｔフリップフロップ９３２を消去またはリセットする。ＡＮＤゲート９６６からの出力はまた、排他的ＯＲゲート９７０においてＮＯＲゲート９３８からの出力とも組み合わされ、スキャン制御／観測フリップフロップ９３０へのデータ入力を提供する。スキャン制御／観測フリップフロップ９３０へのデータ入力は、次のように論理的に表現することができる：（（ＮＯＴ（ｒｅｔｕｒｎ＿ｔｏ＿ｂｕｆ＿ａｄｒ） ＡＮＤ ｒｓｔ＿ｔｃ＿ｍｓ＿ｔｉｌｅ） ＸＯＲ （ｔｃ＿ｍｓ＿ｒｄ＿ｓｔｒｂ＿ｂ０ ＮＯＲ ｔｃ＿ｍｓ＿ｒｄ＿ｓｔｒｂ＿ｂ１））。その結果、９００がスキャンモードで動作している場合、この回路への入力として使用される任意の信号で縮退故障を観測することができる。スキャン制御／観測フリップフロップ９３０の出力のリセット状態は０であり、また、ｔｅｓｔ＿ｓｃａｎ＿ｍｏｄｅ信号９２８が０である場合、ｌｉｖｅ＿ｓｅｌｅｃｔフリップフロップ９３２へのＤ入力（インバータ９５５を介して動作するフリップフロップ９３０のＱ出力から結合される）のデフォルト状態は１である。ｔｅｓｔ＿ｒｅｓｅｔ＿ｃｏｎｔｒｏｌ信号９７２は、アサートされると、後続のアクティブローリセット信号を非アクティブハイ状態に強制する。ｔｅｓｔ＿ｓｃａｎ＿ｍｏｄｅが１である場合、第２のマルチプレクサ９６８は、ｔｅｓｔ＿ｒｅｓｅｔ＿ｃｏｎｔｒｏｌとｒｓｔ＿ｔｃ＿ｍｓ＿ｔｉｌｅ＿ｎ９６４との論理ＯＲを選択する。ｔｅｓｔ＿ｓｃａｎ＿ｍｏｄｅ９２８が０である場合、第２のマルチプレクサ９６８は、ｒｓｔ＿ｔｃ＿ｍｓ＿ｔｉｌｅ＿ｎ９６４と（ＮＯＴ（ｒｅｔｕｒｎ＿ｔｏ＿ｂｕｆ＿ａｄｒ））との論理ＡＮＤを選択する。第２のマルチプレクサ９６８の出力はｒｓｔ＿ｌｏｃａｌ＿ａｓｙｎｃ＿ｎと呼ばれる。これは、アクティブローリセット信号をｌｉｖｅ＿ｓｅｌｅｃｔフリップフロップ９３２に提供する。
【0041】
図１０のフロー図を参照しつつ、以下、ベース電圧および調整電圧を決定し、アドレスに依存するローカル基準電圧を使用してメモリ装置またはシステムを動作する方法を説明する。図１０によれば、一般的に、この方法は、メモリ装置内のメモリアレイを各ブロックにおけるセルの行および列アドレスに基いて複数のブロックに分割することから始まる（１００２）。上述のように、このことは、アレイを単に論理的に分割すること、またはアレイを物理的に分割することを含むことができ、これによって、各個々のブロックに、より大きなメモリアレイにおける１つまたは少数のブロックに結合された多数のローカル基準電圧発生器のうちの１つから最適化されたローカル基準電圧が提供される。当該分割は、より大きなメモリアレイを、それぞれが１つまたは複数のブロックを含む複数のサブアレイに論理的または物理的に分割することも含むことができる。
【0042】
次に、各ブロックに対して多数のマージンスイープが実行され、各ブロックに対して最適化されたローカル基準電圧が決定される（１００４）。ローカル基準電圧は、ローカル基準電圧とブロックにおける最高の消去タームまたはＵタームとの間の事前に決定または画定された最小マージン（Ｕマージン）を提供する電圧である。上述のように、消去タームまたはＵタームは、一般的に統計的な変動の影響を受けにくく、時間的におよび温度に対してより安定していることが観測されているため、所定の最小マージンは、一般的に、ローカル基準電圧とブロックにおける最低のプログラムタームまたはＰタームとの間のマージン（Ｐマージン）よりも実質的に小さくなるように選択される。
【0043】
マージンスイープとは、メモリアレイまたはブロックに印加される基準電圧を掃引または単調にかつ徐々に増加もしくは減少させ、読み取りと、プログラムまたはＰタームと、消去またはＵタームと、からのビット線信号または電圧を決定するためにメモリセルを繰り返し読み取ることを意味する。上述のように、プロセス、電圧および温度に起因して、異なるメモリセルを読み取ることにより、ビット線信号が統計的に変動することが予想される。特に、Ｆ－ＲＡＭにおいては、強誘電体コンデンサの強誘電体層の寸法または誘電率の変動により、ＰタームおよびＵタームに統計的な変動が予想される。
【0044】
マージンスイープを実行するには、アレイまたはブロック全体がＰターム（内部の１）に書き込まれ、メモリは、Ｐタームに予想される統計的な変動の最小値より低いレベルに設定された基準電圧を使用して読み取られる。この基準電圧において、１００％がパスするべきであり、すなわち、全てのセルがプログラムまたはＰタームであるとして正しく読み取られるべきである。基準電圧を段階的に上げていき、書き込みおよび読み取りを繰り返す。ある時点で、基準電圧がブロックにおける最低のＰターム（Ｐ０）を上回り、関連するメモリセルが故障する、すなわち、当該メモリセルが消去またはＵタームとして誤って読み取られる。基準電圧が増加するにつれて、ますます多くのプログラムイングされたセルが消去されたと誤って読み取られ、すなわち、（統計的な変動によって予想される）読み取りエラーが生ずる。Ｐタームのビットフェイルカウントを掃引された基準電圧の関数として示すグラフを作成することができる。所定数のビットフェイルカウント、または、Ｐタームの全てもしくは実質的に全てが故障した後に、当該プロセスは、消去されたタームまたはＵタームをアレイまたはブロック全体に書き込み、基準電圧を、Ｕタームに予想される統計的な変動の最大値より高い最初の高電圧からより低い電圧まで掃引することによって繰り返され、基準電圧の関数としてのＵタームビットフェイルカウントのグラフを作成する。これらの２つのグラフは、上述の図２に示すように組み合わせることができる。最低のＰターム（Ｐ０）と特定の基準電圧との間隔は、当該基準電圧のＰマージンを示す。最高のＵターム（Ｕ０）と基準電圧との間隔は、Ｕマージンを示す。
【0045】
次いで、アレイ全体のベース基準電圧が、前のステップで各ブロックに対して見つけられたローカル基準電圧から決定され、各ブロックのためにベース基準電圧からのオフセットに対する調整基準電圧を決定する（１００６）。一実施形態によれば、ベース基準電圧は、ベース基準電圧をアレイ全体において最高の内部「０」またはＵタームから事前に決定または画定された量だけ離れた電圧に設定することによって決定または選択される。次いで、調整基準電圧は、ブロックごとに見つけられたローカル基準電圧を実現または取得するために、各ブロックに対してベース基準電圧を調整しなければならない電圧を算出することによって決定することができる。このことにより、アドレスに依存する最終またはローカル基準電圧と、アレイ全体にわたって各ブロックの最高の内部「０」またはＵタームと、の間に、一定またはほぼ一定のマージン（Ｕマージン）が生じる。さらに、当該マージンは、ローカル基準電圧と各ブロックの最低のプログラムタームまたはＰタームとの間のマージン（Ｐマージン）よりも実質的に低いため、Ｐマージンも最大化される。
【0046】
次いで、各ブロックの調整基準電圧は、基準電圧発生器に結合された監視メモリにおけるルックアップテーブルに保存される（１００８）。次に、ブロックのうちの１つにおけるメモリセルの読み取り動作中に、ベース基準電圧を生成し、読み取られているブロックの調整基準電圧をルックアップし、また調整基準電圧を生成しかつベース基準電圧と結合することにより、最終またはローカル基準電圧が生成される（１０１０）。最後に、ローカル基準電圧は、読み取られているメモリセルのビット線に結合されたセンスアンプの基準ビット線に結合または印加される（１０１２）。
【0047】
図１１Ａおよび図１１Ｂならびに図１２Ａおよび図１２Ｂを参照しつつ、単一のグローバル基準電圧を使用して動作する従来のメモリシステムに対する、アドレスに依存するローカル基準電圧を使用して動作するメモリ装置またはシステムのメモリマージンの改善について説明する。
【0048】
図１１Ａおよび図１１Ｂは、十六の２５６Ｋｂブロックに分割された４ＭｂのＦ－ＲＡＭアレイを含み、単一のグローバル基準電圧を使用して従来通り動作するメモリ装置のメモリマージ結果を示す図である。図１１Ａは、アレイにおける各ブロックの最低のＰターム（Ｐ０）１１０２のグラフと、最高のＵターム（Ｕ０）１１０４のグラフと、アレイにおける全てのブロックからの読み取りに使用される単一のグローバル基準電圧１１０６と、を示す。グローバル基準電圧は、アレイにおける最高のＵターム（Ｕ０）または最低のＰターム（Ｐ０）から固定されたオフセットとして選択することによる従来の方法によって選択される。本実施例によれば、グローバル基準電圧は、ここではブロック１０内にあるものとして示されている最高のＵタームから１９ｍＶの固定されたオフセットを有するように選択される。図１１Ｂは、単一のグローバル基準電圧１１０６を使用して従来通り動作するメモリ装置における各ブロックにわたって得られるＰマージンおよびＵマージンを示す。図１１Ｂにおいて、線１１０８はＰマージンを表し、線１１１０はＵマージンを表す。結果として得られるの最小、最大および平均のＰマージンとＵマージンとを以下の表１に示す。なお、単一のグローバル基準電圧を使用して動作すると、Ｐマージンが１８ｍＶと低くなり、このことは問題であるため、温度が上昇した場合にビットまたは読み取りの障害につながる可能性があり、メモリ装置の動作寿命を短縮する可能性がある。
【表1】
【0049】
図１２Ａおよび図１２Ｂは、本願明細書で説明する、アドレスに依存するローカル基準電圧を使用して動作した同じメモリ装置のメモリマージンの結果を示す図である。図１２Ａは、アレイにおける各ブロックの最低のＰターム（Ｐ０）１２０２と、最高のＵターム（Ｕ０）１２０４と、十六（１６）のアドレスに依存するローカル基準電圧１２０６と、の図を示す。上述のように、アドレスに依存するローカル基準電圧１２０６は、上述の方法を使用して決定される。つまり、ベース基準電圧は、アレイにおける最高のＵターム（Ｕ０）から事前に画定されたオフセットに、すなわち、ブロック１０のＵ０よりも１９ｍＶ高く設定することによって決定され、１６のセグメントのそれぞれの調整基準電圧を決定し、１６のセグメントまたはブロックのそれぞれに対するローカル基準電圧を生成する。図１２Ｂは、アドレスに依存するローカル基準電圧を使用して動作するメモリ装置における各ブロックにわたって結果として得られるＰマージン１２０８およびＵマージン１２１０を示す。結果として得られる最小、最大および平均のＰマージンとＵマージンとを以下の表２に示す。なお、アドレスに依存するローカル基準電圧は、全てのセグメントまたはブロックにわたって実質的に一定のＵマージンをもたらす。さらに、アドレスに依存するローカル基準電圧を使用して動作すると、最小のＰマージンが６３％増加し、平均のＰマージンが３３％増加することに留意されたい。
【表2】
【0050】
他の実施形態では、複数のブロックに分割され、かつ、ローカル基準電圧発生器を含むＮＶＭセルのアレイを有するメモリ装置の不良ビットを修復するためのローカルＶＲＥＦセグメント（ＬＶＳ）修復方法が開示される。
【0051】
従来のグローバル修復方法では、アレイ内の全てのメモリセルにおいて最低のプログラムタームまたはＰタームを有するビットまたはメモリセルは、アレイにおける以前使用されていないスペアのビットまたはメモリセルと置換されるか、アレイとともにダイまたはチップ上に製造される。簡単に言えば、修復および置換は、一般的に、アレイ内のワード線、プレート線およびビット線から置換されるべきメモリを分離するリンクを、ダイをパッケージングする前に開くことによって達成される。通常、置換されているメモリセルのものと同じワード線、プレート線およびビット線のうちの１つまたは複数に結合されて形成されているスペアメモリセルは、メモリ装置内の行および列デコーダを更新することにより、故障したメモリセルの代わりにアレイに結合され、故障したメモリセルにアドレス指定されたビットが代わりにスペアメモリセルに向けられる。
【0052】
グローバル修復方法は、単一の大きなアレイを有する、および／または、単一のグローバル基準を使用するメモリ装置にとって充分である。しかしながら、複数のブロックに分割された１Ｔ１Ｃセルのアレイを含み、かつ、上述のようなローカル基準電圧発生器を使用するメモリ装置では、最低のプログラムタームまたはＰマージンの間のマージンは、ブロックまたはセグメント内の最低のプログラムタームまたはＰ０と、アドレスに依存するローカルＶＲＥＦと、の差によって決定される。したがって、ローカルＶＲＥＦは全てのローカルのブロックまたはセグメントにおいて同じでないため、アレイ全体において最低のプログラムタームまたはＰ０は、関連するセルまたはビットが最低のＰマージンを有することを意味しない。そのため、複数のブロックを含むメモリ装置に対してグローバル修復方法を使用し、ローカル基準電圧発生器を使用すると、より低い基準を有する一部のセグメントでは過剰修復になり、また、より高い基準を有する一部のセグメントでは修復不足になる。
【0053】
対照的に、ＬＶＳ修復方法では、プログラムタームのマージンまたはＰマージンが事前に画定された値未満であるブロックまたはセグメント内に限って、最低のプログラムタームまたはＰターム（Ｐ０）を有するビットが修復される。したがって、ＬＶＳ修復方法を使用することにより、強いセグメントの過剰修復が回避され、弱いセグメントの修復不足が回避され、かつ、プログラムタームのマージンまたはダイのＰマージンが最大化される。
【0054】
図１３は、複数のブロックに分割された１Ｔ１ＣのＮＶＭセルのアレイを含み、かつ、上述のローカル基準電圧発生器をさらに含むメモリ装置における不良ビットを修復するためのＬＶＳ修復方法の実施形態のフロー図である。図１３によれば、一般的に、当該方法は、メモリ装置内のメモリセルのアレイを、各ブロックにおけるセルの行および列アドレスに基いて複数のブロックに分割することから始まる（１３０２）。各ブロックに対して多数のマージンスイープが実行され、各ブロックに対して最適化されたローカル基準電圧が決定される（１３０４）。次に、ブロックにおいて最低のプログラムタームまたはＰ０を有するメモリセルとローカル基準電圧との間のマージンが事前に画定された最小値を下回るブロックが特定される（１３０６）。次いで、ブロックは、事前に画定された最小値を下回るマージンを有する特定されたブロック内の最低のプログラムタームまたはＰ０を有するメモリセルを分離し、その代わりに当該ブロック内でスペアメモリセルを結合することによって修復される（１３０８）。
【0055】
図１４に示されたグラフを参照しつつ、以下、複数のブロックに分割された１Ｔ１Ｃセルのアレイを有するメモリ装置の不良ビットを修復するための従来のグローバル修復方法に対するＬＶＳ修復方法の利点および改良点を説明する。図１４のグラフは、修復されていないメモリ装置と、４０ビットグローバル修復方法を使用して修復された当該メモリ装置と、ＬＶＳ修復方法を使用して修復されたメモリ装置と、のＰマージンを示す。図１４に示すグラフのデータは、十六（１６）のアドレスに依存するローカル基準電圧を使用して動作される、十六の２５６Ｋｂセグメントまたはブロックに分割された４ＭｂのＦ－ＲＡＭアレイを使用して取得された。Ｐタームが故障したビットまたはメモリセルは、最初にグローバル修復方法を使用して修復され、ＬＶＳ修復方法を使用して修復された。どちらの場合も、Ｕタームが故障したビットは、３ビットのグローバル置換を使用して修復された。図１４によれば、線１４０２は、各ブロックまたは修復されていないメモリ装置のブロックのＰマージンを示している。線１４０４は、各ブロックまたはグローバル修復方法を使用して修復された同じメモリ装置のブロックのＰマージンを示し、線１４０６は、各ブロックまたはＬＶＳ修復方法を使用して修復されたメモリ装置のブロックのＰマージンを示す。その結果得られた平均のＰマージン、最小のＰマージン、最大のＰマージンおよびメモリ装置のマージンを以下の表３に示す。なお、表３の全ての値は、ローカル基準電圧のＶＲＥＦを単位として表示されている。さらに、メモリ装置のマージンは、メモリ装置内のブロックの最も制限的なＰマージン、すなわち、最小のＰマージンに実質的に等しいことに留意されたい。図１４を参照すれば、ＬＶＳ修復方法を適用することによって、（Ｐターム１４０８によって示される）修復不足のセグメントが除去され、（Ｐターム１４１０によって示される）過剰修復が実質的に最小化されることが分かる。表３を参照すれば、ＬＶＳ修復方法を使用して修復されたメモリ装置のＰマージンは、グローバル修復方法と比較して（４４から４９ＶＲＥＦ単位へ）１１％改善されることが分かる。
【表3】
【0056】
以下、各ブロックまたはセグメントで独立したｎ段階のＰマージン二分探索を遂行することによって１Ｔ１ＣのＦ－ＲＡＭのＬＶＳ修復を実行する方法について説明する。この方法では、次のステップに進む前に、ｎ段階のＰマージン二分探索の各ステップが全てのセグメントにおいて実行される。最終的な修復解決は、修復不足のセグメントがなく、セグメントの過剰修復が最小限に抑えられるために最終ステップにおいて取得される。
【0057】
ＬＶＳ修復を実行する前に、次の３つの値を決定する必要がある。
１．各セグメントの最高のＵターム（Ｕ０）。この値は、修復中に各ＬＶＳの開始点として使用され、かつＰマージンの算出に使用される。
２．事前に画定された最小の１Ｔ１Ｃマージン制限（Ｐ０－Ｕ０）。これは、信頼性と歩留まりの評価とに基く。特定の部分に対して修復解決が見つからない場合は、これらの部分は拒否される。最小の１Ｔ１Ｃマージン制限（Ｐ０－Ｕ０）により、合格した部分の信頼性が保証される。
３．事前に画定されたＰマージン探索範囲。これは、装置のＰマージン分布の統計が分布の６シグマを含むことに基く。探索範囲によって探索ステップの数が決まる。例えば、２５すなわち３２および２６すなわち６４ＶＲＥＦ単位の探索範囲の二分探索を実行するには、それぞれ５および６の探索ステップが必要とされる。
１．各セグメントの最高のＵターム（Ｕ０）。この値は、修復中に各ＬＶＳの開始点として使用され、かつＰマージンの算出に使用される。
２．事前に画定された最小の１Ｔ１Ｃマージン制限（Ｐ０－Ｕ０）。これは、信頼性と歩留まりの評価とに基く。特定の部分に対して修復解決が見つからない場合は、これらの部分は拒否される。最小の１Ｔ１Ｃマージン制限（Ｐ０－Ｕ０）により、合格した部分の信頼性が保証される。
３．事前に画定されたＰマージン探索範囲。これは、装置のＰマージン分布の統計が分布の６シグマを含むことに基く。探索範囲によって探索ステップの数が決まる。例えば、２５すなわち３２および２６すなわち６４ＶＲＥＦ単位の探索範囲の二分探索を実行するには、それぞれ５および６の探索ステップが必要とされる。
【0058】
一般的に、修復探索はＶＲＥＦ＝Ｕ０＋マージン制限＋Ｎステップの二分検索の最初の間隔から開始される。最初の間隔は、二分探索範囲の中間点に相当する。各間隔で、全てのセグメントに対して修復が試行される。特定の間隔は、全てのセグメントが修復可能である場合にのみ修復可能とみなされる。以下、５段階の二分探索が説明の目的で用いられる。この例では、８セグメントから成る装置のＵ０に対して次の値が用いられる。
【表4】
【0059】
１Ｔ１Ｃマージン制限（Ｐ０－Ｕ０）は事前に画定されているか、３２ＶＲＥＦ単位に設定されており、二分探索範囲は３２ＶＲＥＦ単位に設定されている。したがって、この例では５段階の二分探索が必要とされる。最初の間隔において、ＶＲＥＦ＝Ｕ０＋３２での各セグメントの修復が試行される。成功した場合、２番目の間隔は最初の間隔に８を加算することによって算出される。失敗した場合、２番目の間隔は最初の間隔から８を減算することによって算出される。
【0060】
ＶＲＥＦ＝Ｕ０＋３２＋２番目の間隔で各ＬＶＳの修復が試行される。成功した場合、３番目の間隔は２番目の間隔に４を加算することによって算出される。失敗した場合、３番目の間隔は２番目の間隔から４を減算することによって算出される。このシーケンスはさらに２つの間隔分続く：±２および±１。修復可能な最高のＶＲＥＦで決定された修復解決が装置に保存される。
【0061】
以上、本発明の実施形態が、当該実施形態に関する特定の機能および関係性の実装を示す機能ブロック図および概略ブロック図を用いて説明された。これらの機能構成ブロックの境界は、説明の便宜上、本願明細書において任意に画定された。当該実施形態に関する特定の機能および関係性が適切に実行される限り、他の境界を画定することができる。
【0062】
特定の実施形態に関する前述の説明は、本発明の一般的な性質を充分に明らかにするため、他人が、当業者が有する範囲の知識を適用することによって、過度の実験を行うことなく、かつ本発明の一般的な概念から逸脱することなく、特定の実施形態を様々な用途のために容易に変形および／または適応することができる。そのため、このような適応および変形は、本明細書で提示されている教示およびガイダンスに基いて、開示された実施形態の均等物の意味および範囲に含まれることが意図される。本願明細書の語句または用語は、説明を目的としておりかつ限定的なものではなく、本願明細書の用語または語句は、当業者により教示およびガイダンスと照らし合わせながら解釈されるべきであることを理解されたい。
【0063】
概要および要約のセクションではなく、詳細な説明のセクションが特許請求の範囲を解釈するために用いられることを意図していることを理解されたい。概要および要約のセクションは、（一人または複数の）発明者がもくろむ、本発明の全てではないが１つまたは複数の例示的な実施形態を記載することがあり、したがって、本発明および添付の特許請求の範囲を限定するものとして意図されていない。
【0064】
本発明の広さおよび範囲は、上記の例示的な実施形態のいずれかによっても限定されるべきでなく、以下の特許請求の範囲およびそれらの均等物に従ってのみ画定されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11A】
【図11B】
【図12A】
【図12B】
【図13】
【図14】
【国際調査報告】