特表 2023-545910 信号マスキング回路及び半導体メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-11-01

(54)【発明の名称】信号マスキング回路及び半導体メモリ

(51)【国際特許分類】

   G11C 8/12 20060101AFI20231025BHJP

   G06F 12/00 20060101ALI20231025BHJP

   G11C 7/10 20060101ALI20231025BHJP

   G11C 11/4096 20060101ALI20231025BHJP

【ＦＩ】

G11C8/12 200

G06F12/00 560F

G11C7/10 460

G11C11/4096 550

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023516624

(86)(22)【出願日】2021-11-19

(85)【翻訳文提出日】2023-03-13

(86)【国際出願番号】 CN2021131852

(87)【国際公開番号】W WO2023035411

(87)【国際公開日】2023-03-16

(31)【優先権主張番号】202111064019.9

(32)【優先日】2021-09-10

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】李 思曼

【テーマコード（参考）】

5B160

5M024

【Ｆターム（参考）】

5B160MM20

5M024AA04

5M024BB03

5M024BB34

5M024DD35

5M024JJ03

5M024JJ32

5M024PP01

(57)【要約】

本開示の実施例は、信号マスキング回路及び半導体メモリを提供し、該信号マスキング回路は、受信回路、遅延制御回路、及びロジック演算回路、を含み、受信回路は、処理待ち信号とチップ選択信号を受信し、初期処理信号と初期チップ選択信号を出力するためのものであり、遅延制御回路は、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、チップ選択マスキング信号を得るためのものであり、且つ、前記チップ選択マスキング信号のパルス幅は、２つの予め設定されたクロック周期より大きいか等しく、ロジック演算回路は、前記チップ選択マスキング信号に基づいて前記初期処理信号に対して無効マスキング処理を行い、目標信号を得るためのものである。

【特許請求の範囲】

【請求項1】

信号マスキング回路であって、前記信号マスキング回路は、受信回路、遅延制御回路、及びロジック演算回路、を含み、
前記受信回路は、処理待ち信号とチップ選択信号を受信し、初期処理信号と初期チップ選択信号を出力するように構成され、
前記遅延制御回路は、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、チップ選択マスキング信号を得るように構成され、且つ、前記チップ選択マスキング信号のパルス幅は、２つの予め設定されたクロック周期より大きいか等しく、
前記ロジック演算回路は、前記チップ選択マスキング信号に基づいて前記初期処理信号に対して無効マスキング処理を行い、目標信号を得るように構成される、信号マスキング回路。

【請求項2】

前記チップ選択信号は、チップが選択されたか否かを表す信号であり、且つ、前記チップ選択信号は、ローレベル有効のパルス信号であり、前記チップ選択信号のパルス幅は、１つの予め設定されたクロック周期である、
請求項１に記載の信号マスキング回路。

【請求項3】

前記ロジック演算回路は、前記初期処理信号が目標チップに対応する信号である場合、前記チップ選択マスキング信号に基づいて前記初期処理信号における無効信号に対してマスキング処理を行い、及び／又は、前記初期処理信号が非目標チップに対応する信号である場合、前記チップ選択マスキング信号に基づいて前記初期処理信号の全部に対してマスキング処理を行うように構成され、
前記目標チップは、前記チップ選択信号によって選択されたチップであり、前記非目標チップは、前記チップ選択信号によって選択されていないチップである、
請求項２に記載の信号マスキング回路。

【請求項4】

前記処理待ち信号は、命令アドレス信号とクロック信号のうちの少なくとも１つを含み、前記クロック信号の周期は、前記予め設定されたクロック周期に等しい、
請求項３に記載の信号マスキング回路。

【請求項5】

前記処理待ち信号が命令アドレス信号である場合、前記受信回路は、第１受信モジュール、及び第２受信モジュール、を含み、前記ロジック演算回路は、第１ロジック演算回路を含み、
前記第１受信モジュールは、前記命令アドレス信号を受信し、初期命令アドレス信号を出力するように構成され、
前記第２受信モジュールは、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
前記遅延制御回路は、前記第２受信モジュールの出力端に接続され、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、前記チップ選択マスキング信号を得るように構成され、
前記第１ロジック演算回路は、前記遅延制御回路の出力端と前記第１受信モジュールの出力端に接続され、前記チップ選択マスキング信号と前記初期命令アドレス信号に対してロジック演算を行い、目標命令アドレス信号を得るように構成される、
請求項４に記載の信号マスキング回路。

【請求項6】

前記処理待ち信号がクロック信号である場合、前記受信回路は、第３受信モジュール、及び第４受信モジュール、を含み、前記ロジック演算回路は、第２ロジック演算回路を含み、
前記第３受信モジュールは、前記クロック信号を受信し、初期クロック信号を出力するように構成され、
前記第４受信モジュールは、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
前記遅延制御回路は、前記第４受信モジュールの出力端に接続され、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、前記チップ選択マスキング信号を得るように構成され、
前記第２ロジック演算回路は、前記遅延制御回路の出力端と前記第３受信モジュールの出力端に接続され、前記チップ選択マスキング信号と前記初期クロック信号に対してロジック演算を行い、目標クロック信号を得るように構成される、
請求項４に記載の信号マスキング回路。

【請求項7】

前記処理待ち信号が命令アドレス信号とクロック信号である場合、前記受信回路は、第１受信モジュール、第２受信モジュール、及び第３受信モジュール、を含み、前記ロジック演算回路は、第１ロジック演算回路、及び第２ロジック演算回路、を含み、
前記第１受信モジュールは、前記命令アドレス信号を受信し、初期命令アドレス信号を出力するように構成され、
前記第２受信モジュールは、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
前記第３受信モジュールは、前記クロック信号を受信し、初期クロック信号を出力するように構成され、
前記遅延制御回路は、前記第２受信モジュールの出力端に接続され、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、前記チップ選択マスキング信号を得るように構成され、
前記第１ロジック演算回路は、前記遅延制御回路の出力端と前記第１受信モジュールの出力端に接続され、前記チップ選択マスキング信号に基づいて前記初期命令アドレス信号に対して無効マスキング処理を行い、目標命令アドレス信号を得るように構成され、
前記第２ロジック演算回路は、前記遅延制御回路の出力端と前記第３受信モジュールの出力端に接続され、前記チップ選択マスキング信号と前記初期クロック信号に対してロジック演算を行い、目標クロック信号を得るように構成される、
請求項４に記載の信号マスキング回路。

【請求項8】

前記第１ロジック演算回路は、第１バッファ、第１アンドゲート、及び第２バッファ、を含み、
前記第１バッファは、前記第１受信モジュールに接続され、前記初期命令アドレス信号に対して駆動強化と遅延処理を行い、第１命令アドレス信号を得るように構成され、
前記第１アンドゲートは、前記第１バッファの出力端と前記遅延制御回路の出力端に接続され、前記チップ選択マスキング信号と前記第１命令アドレス信号に対してアンド演算を行い、第２命令アドレス信号を得るように構成され、
前記第２バッファは、前記第１アンドゲートの出力端に接続され、前記第２命令アドレス信号に対して駆動強化と遅延処理を行い、前記目標命令アドレス信号を得るように構成される、
請求項５又は７に記載の信号マスキング回路。

【請求項9】

前記第２ロジック演算回路は、第３バッファ、第２アンドゲート、及び第４バッファ、を含み、
前記第３バッファは、前記第３受信モジュールに接続され、前記初期クロック信号に対して駆動強化と遅延処理を行い、第１クロック信号を得るように構成され、
前記第２アンドゲートは、前記第３バッファの出力端と前記遅延制御回路の出力端に接続され、前記チップ選択マスキング信号と前記第１クロック信号に対してアンド演算を行い、第２クロック信号を得るように構成され、
前記第４バッファは、前記第２アンドゲートの出力端に接続され、前記第２クロック信号に対して駆動強化と遅延処理を行い、前記目標クロック信号を得るように構成される、
請求項６又は７に記載の信号マスキング回路。

【請求項10】

前記遅延制御回路は、遅延モジュール、パルス幅調整モジュール、第１インバータ、及び第１オアゲート、を含み、
前記第１インバータは、前記初期チップ選択信号に対して反転処理を行い、第１中間信号を得るように構成され、
前記遅延モジュールは、前記初期チップ選択信号に対して遅延処理を行い、第２中間信号を得るように構成され、
前記パルス幅調整モジュールは、前記第２中間信号に対してパルス幅拡張処理を行い、第３中間信号を得るように構成され、
前記第１オアゲートは、前記第１インバータの出力端と前記パルス幅調整モジュールの出力端に接続され、前記第１中間信号と前記第３中間信号に対してオア演算を行い、前記チップ選択マスキング信号を得るように構成される、
請求項１～９のいずれか１項に記載の信号マスキング回路。

【請求項11】

前記遅延モジュールは、第１遅延ユニット、第２遅延ユニット、及び第２インバータ、を含み、且つ、前記第２インバータは、前記第１遅延ユニットと前記第２遅延ユニットとの間にあり、
前記第１遅延ユニットは、前記初期チップ選択信号に対して第１遅延処理を行い、第１遅延信号を得るように構成され、
前記第２インバータは、前記第１遅延信号に対して反転処理を行い、反転遅延信号を得るように構成され、
前記第２遅延ユニットは、前記反転遅延信号に対して第２遅延処理を行い、前記第２中間信号を得るように構成される、
請求項１０に記載の信号マスキング回路。

【請求項12】

前記第１遅延ユニットと前記第２遅延ユニットは、いずれも抵抗ＲとコンデンサＣからなる、
請求項１１に記載の信号マスキング回路。

【請求項13】

前記パルス幅調整モジュールは、第５バッファ、及び第２オアゲート、を含み、
前記第５バッファは、前記遅延モジュールの出力端に接続され、前記第２中間信号に対して駆動強化と遅延処理を行い、第４中間信号を得るように構成され、
前記第２オアゲートは、前記遅延モジュールの出力端と前記第５バッファの出力端に接続され、前記第２中間信号と前記第４中間信号に対してオア演算を行い、前記第３中間信号を得るように構成される、
請求項１０に記載の信号マスキング回路。

【請求項14】

前記信号マスキング回路はさらに、緩和モジュールを含み、前記緩和モジュールは、複数の第６バッファからなり、
前記緩和モジュールは、前記複数の第６バッファに基づいて、前記初期チップ選択信号に対して順番に駆動強化と遅延処理を行い、目標チップ選択信号を得るように構成される、
請求項７に記載の信号マスキング回路。

【請求項15】

前記信号マスキング回路はさらに、サンプリング回路、及びデコーディング回路、を含み、
前記サンプリング回路は、前記目標命令アドレス信号、前記目標クロック信号と前記目標チップ選択信号を受信し、前記目標クロック信号を利用して前記目標命令アドレス信号と前記目標チップ選択信号に対してサンプリングを行い、サンプリング命令アドレス信号とサンプリングチップ選択信号を得るように構成され、
前記デコーディング回路は、前記サンプリング回路の出力端に接続され、前記サンプリングチップ選択信号と前記サンプリング命令アドレス信号に対してデコーディングを行い、目標命令結果を得る、
請求項１４に記載の信号マスキング回路。

【請求項16】

前記サンプリング回路は、複数のＤ型フリップフロップからなる、
請求項１５に記載の信号マスキング回路。

【請求項17】

前記バッファは、２つのインバータからなる、
請求項８、９、１３又は１４に記載の信号マスキング回路。

【請求項18】

前記チップ選択マスキング信号の立ち上がりエッジの時刻は、前記第１命令アドレス信号のパルス開始時間より早く、前記チップ選択マスキング信号の立ち下がりエッジの時刻は、前記第１命令アドレス信号のパルス終了時間より遅く、前記チップ選択マスキング信号と前記第１命令アドレス信号は、前記チップ選択信号の同一の有効パルスに対応する、
請求項８に記載の信号マスキング回路。

【請求項19】

請求項１～１８のいずれか１項に記載の信号マスキング回路を含む半導体メモリ。

【請求項20】

前記半導体メモリは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップである、
請求項１９に記載の半導体メモリ。

【請求項21】

前記ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップは、ＤＤＲ５メモリ仕様に準拠する、
請求項２０に記載の半導体メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２１年０９月１０日に中国特許局に提出された、出願番号が２０２１１１０６４０１９．９であり、発明の名称が「信号マスキング回路及び半導体メモリ」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本開示は、集積回路技術の分野に関し、特に、信号マスキング回路及び半導体メモリに関する。

【背景技術】

【0003】

半導体技術の継続的な発展に伴い、人たちは、コンピュータなどの機器を製造、使用する場合、データの転送速度に対してますます高い要求を提出する。より速いデータ転送速度を取得するために、ダブルデータレート（ＤＤＲ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）でデータを伝送することができる一連のメモリなどのデバイスが現れた。

【0004】

ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について、チップ選択（ＣＳ：Ｃｈｉｐ Ｓｅｌｅｃｔ）信号によって命令アドレス信号又はクロック信号に対して無効信号マスキングを行うことを実現することができ、それによって、消費電流を減らす。

【発明の概要】

【0005】

本開示は、信号マスキング回路及び半導体メモリを提供し、ＤＲＡＭが有効情報を紛失しないことを保証する同時に、最大限に電流の浪費を避け、消費電力を節約する目的を達成することができる。

【0006】

第１態様によれば、本開示の実施例は、信号マスキング回路を提供し、該信号マスキング回路は、受信回路、遅延制御回路、及びロジック演算回路、を含み、
前記受信回路は、処理待ち信号とチップ選択信号を受信し、初期処理信号と初期チップ選択信号を出力するように構成され、
前記遅延制御回路は、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、チップ選択マスキング信号を得るように構成され、且つ、前記チップ選択マスキング信号のパルス幅は、２つの予め設定されたクロック周期より大きいか等しく、
前記ロジック演算回路は、前記チップ選択マスキング信号に基づいて前記初期処理信号に対して無効マスキング処理を行い、目標信号を得るように構成される。

【0007】

いくつかの実施例において、チップ選択信号は、チップが選択されたか否かを表す信号であり、且つ、前記チップ選択信号は、ローレベル有効のパルス信号であり、前記チップ選択信号のパルス幅は、１つの予め設定されたクロック周期である。

【0008】

いくつかの実施例において、前記ロジック演算回路は具体的に、前記初期処理信号が目標チップに対応する信号である場合、前記チップ選択マスキング信号に基づいて前記初期処理信号における無効信号に対してマスキング処理を行い、及び／又は、前記初期処理信号が非目標チップに対応する信号である場合、前記チップ選択マスキング信号に基づいて前記初期処理信号の全部に対してマスキング処理を行うように構成され、
前記目標チップは、前記チップ選択信号によって選択されたチップであり、前記非目標チップは、前記チップ選択信号によって選択されていないチップである。

【0009】

いくつかの実施例において、前記処理待ち信号は、命令アドレス信号とクロック信号のうちの少なくとも１つを含み、前記クロック信号の周期は、前記予め設定されたクロック周期に等しい。

【0010】

いくつかの実施例において、前記処理待ち信号が命令アドレス信号である場合、前記受信回路は、第１受信モジュール、及び第２受信モジュール、を含み、前記ロジック演算回路は、第１ロジック演算回路を含み、
前記第１受信モジュールは、前記命令アドレス信号を受信し、初期命令アドレス信号を出力するように構成され、
前記第２受信モジュールは、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
前記遅延制御回路は、前記第２受信モジュールの出力端に接続され、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、前記チップ選択マスキング信号を得るように構成され、
前記第１ロジック演算回路は、前記遅延制御回路の出力端と前記第１受信モジュールの出力端に接続され、前記チップ選択マスキング信号と前記初期命令アドレス信号に対してロジック演算を行い、目標命令アドレス信号を得るように構成される。

【0011】

いくつかの実施例において、前記処理待ち信号がクロック信号である場合、前記受信回路は、第３受信モジュール、及び第４受信モジュール、を含み、前記ロジック演算回路は、第２ロジック演算回路を含み、
前記第３受信モジュールは、前記クロック信号を受信し、初期クロック信号を出力するように構成され、
前記第４受信モジュールは、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
前記遅延制御回路は、前記第４受信モジュールの出力端に接続され、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、前記チップ選択マスキング信号を得るように構成され、
前記第２ロジック演算回路は、前記遅延制御回路の出力端と前記第３受信モジュールの出力端に接続され、前記チップ選択マスキング信号と前記初期クロック信号に対してロジック演算を行い、目標クロック信号を得るように構成される。

【0012】

いくつかの実施例において、前記処理待ち信号が命令アドレス信号とクロック信号である場合、前記受信回路は、第１受信モジュール、第２受信モジュール、及び第３受信モジュール、を含み、前記ロジック演算回路は、第１ロジック演算回路、及び第２ロジック演算回路、を含み、
前記第１受信モジュールは、前記命令アドレス信号を受信し、初期命令アドレス信号を出力するように構成され、
前記第２受信モジュールは、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
前記第３受信モジュールは、前記クロック信号を受信し、初期クロック信号を出力するように構成され、
前記遅延制御回路は、前記第２受信モジュールの出力端に接続され、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、前記チップ選択マスキング信号を得るように構成され、
前記第１ロジック演算回路は、前記遅延制御回路の出力端と前記第１受信モジュールの出力端に接続され、前記チップ選択マスキング信号に基づいて前記初期命令アドレス信号に対して無効マスキング処理を行い、目標命令アドレス信号を得るように構成され、及び、
前記第２ロジック演算回路は、前記遅延制御回路の出力端と前記第３受信モジュールの出力端に接続され、前記チップ選択マスキング信号と前記初期クロック信号に対してロジック演算を行い、目標クロック信号を得るように構成される。

【0013】

いくつかの実施例において、前記第１ロジック演算回路は、第１バッファ、第１アンドゲート、及び第２バッファ、を含み、
前記第１バッファは、前記第１受信モジュールに接続され、前記初期命令アドレス信号に対して駆動強化と遅延処理を行い、第１命令アドレス信号を得るように構成され、
前記第１アンドゲートは、前記第１バッファの出力端と前記遅延制御回路の出力端に接続され、前記チップ選択マスキング信号と前記第１命令アドレス信号に対してアンド演算を行い、第２命令アドレス信号を得るように構成され、
前記第２バッファは、前記第１アンドゲートの出力端に接続され、前記第２命令アドレス信号に対して駆動強化と遅延処理を行い、前記目標命令アドレス信号を得るように構成される。

【0014】

いくつかの実施例において、前記第２ロジック演算回路は、第３バッファ、第２アンドゲート、及び第４バッファ、を含み、
前記第３バッファは、前記第３受信モジュールに接続され、前記初期クロック信号に対して駆動強化と遅延処理を行い、第１クロック信号を得るように構成され、
前記第２アンドゲートは、前記第３バッファの出力端と前記遅延制御回路の出力端に接続され、前記チップ選択マスキング信号と前記第１クロック信号に対してアンド演算を行い、第２クロック信号を得るように構成され、
前記第４バッファは、前記第２アンドゲートの出力端に接続され、前記第２クロック信号に対して駆動強化と遅延処理を行い、前記目標クロック信号を得るように構成される。

【0015】

いくつかの実施例において、前記遅延制御回路は、遅延モジュール、パルス幅調整モジュール、第１インバータ、及び第１オアゲート、を含み、
前記第１インバータは、前記初期チップ選択信号に対して反転処理を行い、第１中間信号を得るように構成され、
前記遅延モジュールは、前記初期チップ選択信号に対して遅延処理を行い、第２中間信号を得るように構成され、
前記パルス幅調整モジュールは、前記第２中間信号に対してパルス幅拡張処理を行い、第３中間信号を得るように構成され、
前記第１オアゲートは、前記第１インバータの出力端と前記パルス幅調整モジュールの出力端に接続され、前記第１中間信号と前記第３中間信号に対してオア演算を行い、前記チップ選択マスキング信号を得るように構成される。

【0016】

いくつかの実施例において、前記遅延モジュールは、第１遅延ユニット、第２遅延ユニット、及び第２インバータ、を含み、且つ、前記第２インバータは、前記第１遅延ユニットと前記第２遅延ユニットとの間にあり、
前記第１遅延ユニットは、前記初期チップ選択信号に対して第１遅延処理を行い、第１遅延信号を得るように構成され、
前記第２インバータは、前記第１遅延信号に対して反転処理を行い、反転遅延信号を得るように構成され、
前記第２遅延ユニットは、前記反転遅延信号に対して第２遅延処理を行い、前記第２中間信号を得るように構成される。

【0017】

いくつかの実施例において、前記第１遅延ユニットと前記第２遅延ユニットは、いずれも抵抗ＲとコンデンサＣからなる。

【0018】

いくつかの実施例において、前記パルス幅調整モジュールは、第５バッファ、及び第２オアゲート、を含み、
前記第５バッファは、前記遅延モジュールの出力端に接続され、前記第２中間信号に対して駆動強化と遅延処理を行い、第４中間信号を得るように構成され、
前記第２オアゲートは、前記遅延モジュールの出力端と前記第５バッファの出力端に接続され、前記第２中間信号と前記第４中間信号に対してオア演算を行い、前記第３中間信号を得るように構成される。

【0019】

いくつかの実施例において、前記信号マスキング回路はさらに、緩和モジュールを含み、前記緩和モジュールは、複数の第６バッファからなり、
前記緩和モジュールは、前記複数の第６バッファに基づいて、前記初期チップ選択信号に対して順番に駆動強化と遅延処理を行い、目標チップ選択信号を得るように構成される。

【0020】

いくつかの実施例において、前記信号マスキング回路はさらに、サンプリング回路、及びデコーディング回路、を含み、
前記サンプリング回路は、前記目標命令アドレス信号、前記目標クロック信号と前記目標チップ選択信号を受信し、前記目標クロック信号を利用して前記目標命令アドレス信号と前記目標チップ選択信号に対してサンプリングを行い、サンプリング命令アドレス信号とサンプリングチップ選択信号を得るように構成され、
前記デコーディング回路は、前記サンプリング回路の出力端に接続され、前記サンプリングチップ選択信号と前記サンプリング命令アドレス信号に対してデコーディングを行い、目標命令結果を得る。

【0021】

いくつかの実施例において、前記サンプリング回路は、複数のＤ型フリップフロップからなる。

【0022】

いくつかの実施例において、前記バッファは、２つのインバータからなる。

【0023】

いくつかの実施例において、前記チップ選択マスキング信号の立ち上がりエッジの時刻は、前記第１命令アドレス信号のパルス開始時間より早く、前記チップ選択マスキング信号の立ち下がりエッジの時刻は、前記第１命令アドレス信号のパルス終了時間より遅く、前記チップ選択マスキング信号と前記第１命令アドレス信号は、前記チップ選択信号の同一の有効パルスに対応する。

【0024】

第２態様によれば、本開示の実施例は、半導体メモリを提供し、該半導体メモリは、第１態様のうちのいずれか１項に記載の信号マスキング回路を含む。

【0025】

いくつかの実施例において、前記半導体メモリは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップである。

【0026】

いくつかの実施例において、前記ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップは、ＤＤＲ５メモリ仕様に準拠する。

【発明の効果】

【0027】

本開示の実施例は、信号マスキング回路及び半導体メモリを提供し、該信号マスキング回路は、受信回路、遅延制御回路、及びロジック演算回路、を含み、受信回路は、処理待ち信号とチップ選択信号を受信し、初期処理信号と初期チップ選択信号を出力するためのものであり、遅延制御回路は、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、チップ選択マスキング信号を得るためのものであり、且つ、前記チップ選択マスキング信号のパルス幅は、２つの予め設定されたクロック周期より大きいか等しく、ロジック演算回路は、前記チップ選択マスキング信号に基づいて前記初期処理信号に対して無効マスキング処理を行い、目標信号を得るためのものである。こうすると、ＤＤＲ５ ＤＲＡＭにおける命令アドレス信号が２つの予め設定されたクロック周期に基づく信号であり、本開示によって提出されたチップ選択マスキング信号のパルス幅が２つの予め設定されたクロック周期より大きいか等しいため、初期処理信号に対してマスキング処理を行うときに、ＤＤＲ５ ＤＲＡＭが有効情報を紛失しないことを保証する同時に、最大限に電流の浪費を避け、消費電力を節約する目的を達成することができる。

【図面の簡単な説明】

【0028】

【図1】ＤＲＡＭの一例の応用場面の概略図である。

【図2】信号マスキング回路の一例の構造概略図である。

【図3】信号マスキング回路の一例の信号シーケンスの概略図である。

【図4】ＤＤＲ５の一例の読み出し命令のシーケンスの概略図である。

【図5】ＤＤＲ５の一例の信号シーケンスの概略図である。

【図6】ＤＤＲ５の別の一例の信号シーケンスの概略図である。

【図7】本開示の実施例によって提供される信号マスキング回路の一例の構造概略図である。

【図8A】本開示の実施例によって提供される信号マスキング回路の一例の構造概略図である。

【図8B】本開示の実施例によって提供される信号マスキング回路の一例の構造概略図である。

【図8C】本開示の実施例によって提供される信号マスキング回路の一例の構造概略図である。

【図9A】本開示の実施例によって提供される信号マスキング回路の一例の構造概略図である。

【図9B】本開示の実施例によって提供される信号マスキング回路の一例の構造概略図である。

【図9C】本開示の実施例によって提供される信号マスキング回路の一例の構造概略図である。

【図10】本開示の実施例によって提供される信号マスキング回路の一例の信号シーケンスの概略図である。

【図11】本開示の実施例によって提供される信号マスキング回路の一例の構造概略図である。

【図12】本開示の実施例によって提供される信号マスキング回路の一例の具体的な回路構造概略図である。

【図13A】本開示の実施例によって提供される信号マスキング回路の一例の信号シーケンスの概略図である。

【図13B】本開示の実施例によって提供される信号マスキング回路の一例の信号シーケンスの概略図である。

【図14】本開示の実施例によって提供される信号マスキング回路の一例の具体的な回路構造概略図である。

【図15A】本開示の実施例によって提供される信号マスキング回路の一例の信号シーケンスの概略図である。

【図15B】本開示の実施例によって提供される信号マスキング回路の一例の信号シーケンスの概略図である。

【図16】本開示の実施例によって提供される半導体メモリの一例の構造概略図である。

【発明を実施するための形態】

【0029】

以下では、本開示の実施例の図面を参照して、本開示の実施例の技術的解決策について明確で完全に説明する。理解可能なこととして、ここで記載された具体的な実施例は、単に本願を説明することを目的としており、本願を限定するものではない。また、説明すべきこととして、説明を容易にするために、図面で本願に関連する部分のみを示している。

【0030】

明記されない限り、本文で使用されるすべての技術用語と科学用語は、当業者によって通常に理解されるものと同じ意味を有する。本文で使用される用語は、単に本開示の実施例を説明することを目的とし、本開示を限定することを意図するものではない。

【0031】

下記の「いくつかの実施例」と記載される部分において、可能な実施例のサブセットがすべて記載されているが、理解可能なこととして、「いくつかの実施例」というのは、全ての可能な実施例の同じサブセット又は異なるサブセットであり得、矛盾しない場合に互いに組み合わせることができる。

【0032】

また、本開示の実施例における「第１／第２／第３」という用語は、特定の順序を限定するものではなく、類似する対象を区別するものである。理解可能なこととして、「第１／第２／第３」は、場合によって特定の順番又は前後順番を変換することでき、それによって、本明細書に記載された本願の実施例は、図示した順番又は記載された順番以外の順序で実施されることができる。

【0033】

本開示の実施例をさらに詳細に説明する前に、まず、本開示の実施例に関する名詞と用語について説明する。本開示の実施例に関する名詞と用語は、下記のような解釈に適用される。
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
ダブルデータレート（ＤＤＲ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）
第４世代ＤＤＲ（ＤＤＲ４：４ｔｈ ＤＤＲ）
第５世代ＤＤＲ（ＤＤＲ５：５ｔｈ ＤＤＲ）
中央プロセッサ（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
命令アドレス入力（ＣＡ：Ｃｏｍｍａｎｄ／Ａｄｄｒｅｓｓ Ｉｎｐｕｔ）
クロック入力（ＣＬＫ：Ｃｌｏｃｋ Ｉｎｐｕｔ）
チップ選択入力（ＣＳ：Ｃｈｉｐ Ｓｅｌｅｃｔ Ｉｎｐｕｔ）
アンバッファード・デュアル・インライン・メモリ・モジュール（ＵＤＩＭＭ：Ｕｎｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅｓ ｏｒ ｕｎｒｅｇｉｓｔｅｒｅｄ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅｓ）
小型デュアル・インライン・メモリ・モジュール（ＳＯＤＩＭＭ：Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｄｕａｌ Ｉｎ－ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）
有効な（Ｖａｌｉｄ）
無効な（Ｉｎｖａｌｉｄ）
消費電力（Ｐｏｗｅｒ Ｃｏｎｓｕｍｐｔｉｏｎ）
バッファ（ＲＰＴ：Ｂｕｆｆｅｒ／Ｒｅｐｅａｔｅｒ）

【0034】

図１を参照すると、図１は、ＤＲＡＭの一例の応用場面の概略図を示す。図１に示すように、ＵＤＩＭＭ／ＳＯＤＩＭＭの応用場面を例として、ＵＤＩＭＭ／ＳＯＤＩＭＭシステムにおいて、メモリ内のランク（Ｒａｎｋ）におけるＤＲＡＭは、同一のＣＳに接続され、すべてのＲａｎｋにおけるＤＲＡＭのＣＡ／ＣＬＫは、全部一緒に接続されており、異なるＣＳ信号は、異なるＲａｎｋに接続する。例えば、図１に示すＣＳ０は、Ｒａｎｋ０に接続され、ＣＳ１は、Ｒａｎｋ１に接続され、且つ、Ｒａｎｋ０とＲａｎｋ１におけるすべてのＤＲＡＭのＣＡ／ＣＬＫは、全部一緒に接続されている。

【0035】

言い換えれば、ＣＰＵがＣＳ０有効命令を送信するときに、すべてのＲａｎｋにおけるＤＲＡＭは、ＣＡとＣＬＫ命令を受信し、その区別は受信するＣＳが異なるだけである。ここで、ＣＳは、ある意味でＲａｎｋ ｓｅｌｅｃｔとして理解可能であり、即ち、ＣＳは、チップが選択されたか否かを表す１つの信号と見なされることができる。

【0036】

理解可能なこととして、ＤＤＲ４ ＤＲＡＭにとって、それは、１つのクロック周期に基づく命令であり、現在、ＣＳ＿ｎを採用して消費電流を減らすことができる方式は、２つがある。（１）ＣＳ＿ｎを利用して命令アドレス信号に対してマスキング（Ｍａｓｋｉｎｇ）を行う。（２）ＣＳ＿ｎを利用してクロック信号に対してマスキングを行う。ここで、命令アドレス信号は、ＣＭＤ／ＡＤＤで表されることができ、ＣＡで表されることもでき、クロック信号は、ＣＬＫで表されることができる。説明すべきこととして、ここのＣＭＤ／ＡＤＤは、ＤＲＡＭの様々な命令アドレス信号の総称であり、行アドレスストローブパルス（ＲＡＳ：Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、列アドレスストローブパルス（ＣＡＳ：Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、書き込み命令（ＷＥ：Ｗｒｉｔｅ）、読み出し命令（ＲＤ：Ｒｅａｄ）などの命令信号を含むことができ、さらに、Ａ１３～Ａ０のアドレス信号などを含むことができる。また、実際な応用において、該命令アドレス信号が何ビットのアドレス信号を含むかについて、具体的に、ＤＲＡＭの仕様に基づいて決定されることができ、本開示の実施例は、これについて限定しない。

【0037】

具体的に、図２を参照すると、図２は、信号マスキング回路の一例の構造概略図を示す。図２に示すように、該信号マスキング回路２０は、第１レシーバー２０１、第２レシーバー２０２、第３レシーバー２０３、第１バッファ２０４、第２バッファ２０５、第３バッファ２０６、第１インバータ２０７、第１アンドゲート２０８、第４バッファ２０９、第５バッファ２１０、第２アンドゲート２１１、第６バッファ２１２、第７バッファ２１３、Ｄ型フリップフロップ（ＤＦＦ：Ｄａｔａ Ｆｌｉｐ－Ｆｌｏｐ又はＤｅｌａｙ Ｆｌｉｐ－Ｆｌｏｐ）２１４、第２インバータ２１５、及び第３アンドゲート２１６、を含むことができる。ここで、第１レシーバー２０１の２つの入力信号のそれぞれは、チップ選択信号（ＣＳ＿ｎで表される）と基準信号（ＶＲＥＦＣＡで表される）であり、出力信号は、初期チップ選択信号（ＣＳＢで表される）である。第２レシーバー２０２の２つの入力信号のそれぞれは、命令アドレス信号（ＣＭＤ／ＡＤＤで表される）と基準信号（ＶＲＥＦＣＡで表される）であり、出力信号は、初期命令アドレス信号（ＣＡで表される）である。第３レシーバー２０３の２つの入力信号のそれぞれは、入力クロック信号（ＣＫ＿ｔで表される）と相補的な入力クロック信号（ＣＫ＿ｃで表される）であり、出力信号は、初期クロック信号（ＣＬＫで表される）である。

【0038】

図２において、第１バッファ２０４、第２バッファ２０５と第３バッファ２０６の駆動能力は、順番に増加し、且つ、ＣＳＢ信号は、順番に第１バッファ２０４、第２バッファ２０５と第３バッファ２０６を通過した後に、目標チップ選択信号（ＣＳＢＩで表される）を得る。第４バッファ２０９と第５バッファ２１０の駆動能力も、順番に増加し、ＣＳＢ信号は、第１インバータ２０７を通過した後に、ＣＡ信号と一緒に第１アンドゲート２０８に入力され、第１アンドゲート２０８の出力信号は、順番に第４バッファ２０９と第５バッファ２１０を通過した後に、目標命令アドレス信号（ＣＭＤ／ＡＤＤ＿ＲＰＴで表される）を得る。第６バッファ２１２と第７バッファ２１３の駆動能力も、順番に増加し、ＣＳＢ信号は、第１インバータ２０７を通過した後に、ＣＬＫ信号と一緒に第２アンドゲート２１１に入力され、第２アンドゲート２１１の出力信号は、順番に第６バッファ２１２と第７バッファ２１３を通過した後に、目標クロック信号（ＣＬＫ＿ＲＰＴで表される）を得る。

【0039】

ＣＳＢＩ、ＣＭＤ／ＡＤＤ＿ＲＰＴとＣＬＫ＿ＲＰＴを得た後に、さらに、それに対してデコーディング処理を行うことができる。具体的に、Ｄ型フリップフロップ２１４を利用して、ＣＬＫ＿ＲＰＴは、入力されたＣＳＢＩとＣＭＤ／ＡＤＤ＿ＲＰＴに対してサンプリング処理を行い、サンプリングチップ選択信号（ＣＳＢ＿ＩＮＴＥＲで表される）とサンプリング命令アドレス信号（ＣＭＤ／ＡＤＤ＿ＩＮＴＥＲで表される）を得、そして、ＣＳＢ＿ＩＮＴＥＲは、第２インバータ２１５を通過した後に、ＣＭＤ／ＡＤＤ＿ＩＮＴＥＲとともに、第３アンドゲート２１６に入力され、最終的に、デコーディングされて目標命令結果（ＣＭＤ／ＡＤＤ＿ＯＵＴで表される）を得る。注意すべきこととして、Ｄ型フリップフロップ２１４は、１つのＤＦＦではなく、複数のＤＦＦであり得、図２においてただ１つの記号（ｓｙｍｂｏｌ）標識であり、ＤＦＦ＿ｔｏｐで表されることもでき、それは、単にＤ型フリップフロップの命令アドレス信号に対するサンプリング機能を表すためのものである。

【0040】

図２に示す回路構造に基づいて、対応する信号シーケンス図は、図３に示すようである。図３において、有効なＣＳＢ信号（Ｖａｌｉｄ ＣＳＢ０で表される）は、ローレベル有効のパルス信号であり、且つ、パルス幅が１つのクロック周期であり、該Ｖａｌｉｄ ＣＳＢ０信号に接続するＲａｎｋが選択されたことを表すためのものである。無効なＣＳＢ信号（Ｉｎｖａｌｉｄ ＣＳＢ１で表される）は、ハイレベル信号であり、該Ｉｎｖａｌｉｄ ＣＳＢ１信号に接続するＲａｎｋが選択されていないことを表すためのものである。この場合、有効な目標命令アドレス信号（Ｖａｌｉｄ ＣＭＤ／ＡＤＤ＿ＲＰＴ０で表される）も、パルス信号であり、且つ、パルス幅が１つのクロック周期であり、即ち、Ｖａｌｉｄ ＣＳＢ０がローレベルである時間帯に、目標命令アドレス信号は通過することができ、他の時間帯にローレベルである。無効な目標命令アドレス信号（Ｉｎｖａｌｉｄ ＣＭＤ／ＡＤＤ＿ＲＰＴ１で表される）は、ローレベル信号である。また、有効な目標クロック信号（Ｖａｌｉｄ ＣＬＫ＿ＲＰＴ０で表される）も、パルス信号であり、且つ、Ｖａｌｉｄ ＣＳＢ０がローレベルである時間帯に、目標クロック信号は、通過することができ、他の時間帯にローレベルである。無効な目標クロック信号（Ｉｎｖａｌｉｄ ＣＬＫ＿ＲＰＴ１で表される）は、ローレベル信号である。ここで、ハイレベル信号は、Ｈで表され、ローレベル信号は、Ｌで表される。

【0041】

簡単に言えば、ＣＳ＿ｎを利用して命令アドレス信号に対してマスキングを行うときに、図３に示す信号シーケンスから分かるように、ＣＭＤ／ＡＤＤ ｍａｓｋｉｎｇ方式を採用することで、Ｉｎｖａｌｉｄ ＣＳ Ｒａｎｋにおけるバッファ及びＤＦＦの消費電力を節約することができ、同時に、Ｖａｌｉｄ ＣＳ Ｒａｎｋの正常な動作を保証し、それによって、ＣＳ＿ｎがハイレベルである期間において、Ｖａｌｉｄ Ｒａｎｋの消費電流を節約することができる。

【0042】

ＣＳ＿ｎを利用してクロック信号に対してマスキングを行うときに、図３に示す信号シーケンスから分かるように、ＣＬＫ ｍａｓｋｉｎｇ方式を採用することで、Ｉｎｖａｌｉｄ ＣＳ Ｒａｎｋにおけるバッファ及びＤＦＦの消費電力を節約することができ、しかも、節約された電流は、ＣＭＤ／ＡＤＤ ｍａｓｋｉｎｇの何倍であり（ＣＬＫの周波数がより速いためである）、それによって、ＣＳ＿ｎがハイレベルである期間において、Ｖａｌｉｄ Ｒａｎｋの消費電流を節約することもできる。

【0043】

さらに理解可能なこととして、ＤＤＲ５ ＤＲＡＭにとって、読み出し命令（ＲＥＡＤ）又は書き込み命令（ＷＲＩＴＥ）の期間において、ＤＤＲ５は、ＢＣ８、ＢＬ１６、ＢＬ３２（選択可能）、及びＢＬ３２ ＯＴＦ（選択可能）をサポートすることができ、ＭＲ［１：０］は、バースト操作モード（Ｂｕｒｓｔ Ｏｐｅｒａｔｉｏｎ Ｍｏｄｅ）を選択するためのものである。ここで、図４は、読み出し命令の一例のシーケンスの概略図を示す。図４において、１つの読み出し命令は、２つのクロック周期を含み、例えば、＜ＢＡ、ＢＧ＞と＜ＣＡ、ＢＬ、ＡＰ＞は、１つのＲＥＡＤ命令に対応する。

【0044】

しかしながら、ＤＤＲ５ ＤＲＡＭにとって、それは、２つのクロック周期に基づく命令であり、依然として伝統的なアーキテクチャを採用すると、ＶａｌｉｄのＤＲＡＭは、二番目のクロック周期のＣＡ情報が紛失され、ＣＭＤのデコーディング失敗を引き出す（詳細は図５を参照する）。ここで、図５に示すように、ＣＬＫは、初期クロック信号を表し、ＣＡは、初期命令アドレス信号を表し、ＣＳＢは、初期チップ選択信号を表し、ＣＭＤ／ＡＤＤ＿ＲＰＴは、目標命令アドレス信号を表し、ＣＳＢ＿Ｍａｓｋｉｎｇは、チップ選択マスキング信号を表し、ＣＭＤは、デコーディング結果を表す。よって、ＣＡは、ＣＡ０とＣＡ２を含み、しかしながら、ＣＳＢは、ローレベル有効のパルス信号であり、且つ、パルス幅がただ１つのクロック周期であり、それによって、ＣＳＢ＿Ｍａｓｋｉｎｇのパルス幅も１つのクロック周期である。このときに、ＣＡがＣＳＢ＿Ｍａｓｋｉｎｇを通過するときに、第１クロック周期のＣＡ０のみが通過し、二番目のクロック周期のＣＡ２が紛失され、ＣＭＤのデコーディング失敗をもたらす。

【0045】

この場合、ＤＤＲ５において、ＣＳ＿ｎの立ち下がりエッジがＣＭＤ／ＡＤＤと同期しているため、ＣＳ＿ｎを採用してＣＳＢ＿Ｍａｓｋｉｎｇを生成して消費電力を減らすときに、理論的に、ＣＳＢ＿Ｍａｓｋｉｎｇの立ち下がりエッジがＣＡより早い必要がある。図６は、ＤＤＲ５の別の一例の信号シーケンスの概略図を示す。図６に示すように、ここで、ＤＤＲ５のＣＳＢ＿Ｍａｓｋｉｎｇのシーケンスの参照が提供され、且つ、図６は、理想的な状況における１つの目標場合である。ここで、ｔ１は、ＣＳＢ＿Ｍａｓｋｉｎｇの立ち下がりエッジの時刻がＣＡより早いことを表し、ｔ２は、ＣＳＢ＿Ｍａｓｋｉｎｇの立ち上がりエッジの時刻がＣＡより遅いことを表す。言い換えれば、いかにＶａｌｉｄ ＤＲＡＭのＣＭＤデコーディングが情報を紛失しないことを保証する同時に、最大限に消費電力を節約するかは、現在本開示が早急に解決すべき技術問題である。

【0046】

本開示の実施例は、信号マスキング回路を提供し、該信号マスキング回路は、受信回路、遅延制御回路、及びロジック演算回路、を含み、受信回路は、処理待ち信号とチップ選択信号を受信し、初期処理信号と初期チップ選択信号を出力するためのものであり、遅延制御回路は、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、チップ選択マスキング信号を得るためのものであり、且つ、前記チップ選択マスキング信号のパルス幅は、２つの予め設定されたクロック周期より大きいか等しく、ロジック演算回路は、前記チップ選択マスキング信号に基づいて前記初期処理信号に対して無効マスキング処理を行い、目標信号を得るためのものである。こうすると、ＤＤＲ５ ＤＲＡＭにおける命令アドレス信号が２つの予め設定されたクロック周期に基づく信号であり、本開示によって提出されたチップ選択マスキング信号のパルス幅が２つの予め設定されたクロック周期より大きいか等しいため、初期処理信号に対してマスキング処理を行うときに、ＤＤＲ５ ＤＲＡＭが有効情報を紛失しないことを保証する同時に、最大限に電流の浪費を避け、消費電力を節約する目的を達成することができる。

【0047】

以下では、図面を参照して、本開示の各実施例について詳細に説明する。

【0048】

本開示の１つの実施例において、図７を参照すると、図７は、本開示の実施例によって提供される信号マスキング回路７０の一例の構造概略図を示す。図７に示すように、信号マスキング回路７０は、受信回路７１０、遅延制御回路７２０、及びロジック演算回路７３０、を含むことができ、
受信回路７１０は、処理待ち信号とチップ選択信号を受信し、初期処理信号と初期チップ選択信号を出力するためのものであり、
遅延制御回路７２０は、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、チップ選択マスキング信号を得るためのものであり、且つ、前記チップ選択マスキング信号のパルス幅は、２つの予め設定されたクロック周期より大きいか等しく、
ロジック演算回路７３０は、前記チップ選択マスキング信号に基づいて前記初期処理信号に対して無効マスキング処理を行い、目標信号を得るためのものである。

【0049】

説明すべきこととして、本開示の実施例において、チップ選択信号は、ＣＳ＿ｎで表され、初期チップ選択信号は、ＣＳＢで表される。ここで、チップ選択信号は、チップが選択されたか否かを表す信号であり得、且つ、チップ選択信号は、ローレベル有効のパルス信号であり、チップ選択信号のパルス幅は、１つの予め設定されたクロック周期である。

【0050】

さらに説明すべきこととして、本開示の実施例において、処理待ち信号は、命令アドレス信号とクロック信号のうちの少なくとも１つを含むことができ、クロック信号の周期は、予め設定されたクロック周期に等しい。

【0051】

相応的に、受信回路７１０を通過した後に得られた初期処理信号は、初期命令アドレス信号と初期クロック信号のうちの少なくとも１つを含むことができる。

【0052】

ここで、受信回路７１０は、レシーバー（Ｒｅｃｅｖｉｅｒ）であり得、バッファ（Ｂｕｆｆｅｒ）でもあり得る。また、命令アドレス信号は、ＣＭＤ／ＡＤＤで表され、初期命令アドレス信号は、ＣＡで表される。クロック信号は、ＣＫ＿ｔとＣＫ＿ｃで表され、初期クロック信号は、ＣＬＫで表される。

【0053】

さらに説明すべきこととして、本開示の実施例において、チップ選択マスキング信号は、ＣＳ＿Ｍａｓｋｉｎｇで表される。また、ＣＳとＣＳＢは、信号反転を表し、即ち、ＣＳ＿Ｍａｓｋｉｎｇは、ＣＳＢ＿Ｍａｓｋｉｎｇの反転信号と見なされることができる。

【0054】

いくつかの実施例において、ロジック演算回路７３０は具体的に、前記初期処理信号が目標チップに対応する信号である場合、前記チップ選択マスキング信号に基づいて前記初期処理信号における無効信号に対してマスキング処理を行い、及び／又は、前記初期処理信号が非目標チップに対応する信号である場合、前記チップ選択マスキング信号に基づいて前記初期処理信号の全部に対してマスキング処理を行うためのものであり、
前記目標チップは、前記チップ選択信号によって選択されたチップであり、前記非目標チップは、前記チップ選択信号によって選択されていないチップである。

【0055】

説明すべきこととして、目標チップ、即ち、選択されたチップにとって、このときに、初期処理信号は有効であり、チップ選択マスキング信号を利用してそのうちの有効部分を通過させ、残りの無効部分をマスキングする必要がある。非目標チップ、即ち、選択されていないチップにとって、このときに、初期処理信号は無効であり、チップ選択マスキング信号を利用してそれをすべてマスキングする必要がある。

【0056】

さらに説明すべきこととして、命令アドレス信号が２つの予め設定されたクロック周期に基づく命令であるため、チップ選択マスキング信号のパルス幅は、２つの予め設定されたクロック周期より大きいか等しい必要があり、それによって、第２クロック周期の命令アドレス情報が紛失されることを避ける。

【0057】

１つの可能な実施方式において、処理待ち信号が命令アドレス信号である場合、チップ選択マスキング信号を利用してそれに対して無効マスキング処理を行うことができる。図８Ａを参照すると、図７に示す信号マスキング回路７０の上に、受信回路７１０は、第１受信モジュール７１１と第２受信モジュール７１２を含むことができ、ロジック演算回路７３０は、第１ロジック演算回路７３１を含むことができ、
第１受信モジュール７１１は、前記命令アドレス信号を受信し、初期命令アドレス信号を出力するように構成され、
第２受信モジュール７１２は、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
遅延制御回路７２０は、第２受信モジュール７１２の出力端に接続され、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、前記チップ選択マスキング信号を得るためのものであり、
第１ロジック演算回路７３１は、遅延制御回路７２０の出力端と第１受信モジュール７１１の出力端に接続され、前記チップ選択マスキング信号と前記初期命令アドレス信号に対してロジック演算を行い、目標命令アドレス信号を得るためのものである。

【0058】

説明すべきこととして、本開示の実施例において、図８Ａにおいて、チップ選択マスキング信号を利用して初期命令アドレス信号に対してマスキング処理を行う。選択されていないチップにとって、このときに、初期命令アドレス信号は、無効信号であり、第１ロジック演算回路７３１によってそれをすべてマスキングすることができる。選択されたチップにとって、このときに、初期命令アドレス信号は、有効信号であり、第１ロジック演算回路７３１によってそのうちの有効部分を通過させることができ、それによって目標命令アドレス信号を得る。ここで、目標命令アドレス信号は、ＣＭＤ／ＡＤＤ＿ＲＰＴで表されることができる。

【0059】

別の１つの可能な実施方式において、処理待ち信号がクロック信号である場合、チップ選択マスキング信号を利用してそれに対して無効マスキング処理を行うことができる。図８Ｂを参照すると、図７に示す信号マスキング回路７０の上に、受信回路７１０は、第３受信モジュール７１３と第４受信モジュール７１４を含むことができ、ロジック演算回路７３０は、第２ロジック演算回路７３２を含むことができ、
第３受信モジュール７１３は、前記クロック信号を受信し、初期クロック信号を出力するように構成され、
第４受信モジュール７１４は、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
遅延制御回路７２０は、第４受信モジュール７１４の出力端に接続され、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、前記チップ選択マスキング信号を得るためのものであり、
第２ロジック演算回路７３２は、遅延制御回路７２０の出力端と第３受信モジュール７１３の出力端に接続され、前記チップ選択マスキング信号と前記初期クロック信号に対してロジック演算を行い、目標クロック信号を得るためのものである。

【0060】

説明すべきこととして、本開示の実施例において、図８Ｂにおいて、チップ選択マスキング信号を利用して初期クロック信号に対してマスキング処理を行う。選択されていないチップにとって、このときに、初期クロック信号は、無効信号であり、第２ロジック演算回路７３２によってそれをすべてマスキングすることができる。選択されたチップにとって、このときに、初期クロック信号は、有効信号であり、第２ロジック演算回路７３２によってそのうちの有効部分を通過させることができ、即ち、目標クロック信号を得る。ここで、目標クロック信号は、ＰＣＬＫ０Ｔ＿ＲＰＴで表されることができる。

【0061】

さらに別の１つの可能な実施方式において、処理待ち信号が命令アドレス信号とクロック信号である場合、チップ選択マスキング信号を利用してそれぞれに対して無効マスキング処理を行うことができる。図８Ｃを参照すると、図７に示す信号マスキング回路７０の上に受信回路７１０は、第１受信モジュール７１１、第２受信モジュール７１２、及び第３受信モジュール７１３、を含むことができ、ロジック演算回路７３０は、第１ロジック演算回路７３１と第２ロジック演算回路７３２を含むことができ、
第１受信モジュール７１１は、前記命令アドレス信号を受信し、初期命令アドレス信号を出力するように構成され、
第２受信モジュール７１２は、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
第３受信モジュール７１３は、前記クロック信号を受信し、初期クロック信号を出力するように構成され、
遅延制御回路７２０は、第２受信モジュール７１２の出力端に接続され、前記初期チップ選択信号に対して遅延及びロジック制御操作を行い、前記チップ選択マスキング信号を得るためのものであり、
第１ロジック演算回路７３１は、遅延制御回路７２０の出力端と第１受信モジュール７１１の出力端に接続され、前記チップ選択マスキング信号に基づいて前記初期命令アドレス信号に対して無効マスキング処理を行い、目標命令アドレス信号を得るためのものであり、
第２ロジック演算回路７３２は、遅延制御回路７２０の出力端と第３受信モジュール７１３の出力端に接続され、前記チップ選択マスキング信号と前記初期クロック信号に対してロジック演算を行い、目標クロック信号を得るためのものである。

【0062】

説明すべきこととして、本開示の実施例において、図８Ｃにおいて、チップ選択マスキング信号を利用して初期命令アドレス信号と初期クロック信号に対してマスキング処理を行う。選択されていないチップにとって、このときに、初期命令アドレス信号と初期クロック信号は、いずれも無効信号であり、第１ロジック演算回路７３１と第２ロジック演算回路７３２によってそれをすべてマスキングすることができる。選択されたチップにとって、このときに、初期命令アドレス信号と初期クロック信号は、いずれも有効信号であり、第１ロジック演算回路７３１によって初期命令アドレス信号の有効部分を通過させることができ、即ち、目標命令アドレス信号を得る。第２ロジック演算回路７３２によって初期クロック信号の有効部分を通過させることができ、即ち、目標クロック信号を得る。

【0063】

さらに説明すべきこととして、受信回路７１０において、第１受信モジュール、又は、第２受信モジュール、又は、第３受信モジュールは、いずれもレシーバー又はバッファと見なされることができる。また、チップ選択マスキング信号は、ＣＳ＿Ｍａｓｋｉｎｇで表され、目標命令アドレス信号は、ＣＭＤ／ＡＤＤ＿ＲＰＴで表されることができ、目標クロック信号は、ＰＣＬＫ０Ｔ＿ＲＰＴで表されることができる。

【0064】

さらに、いくつかの実施例において、第１ロジック演算回路７３１は、具体的に図９Ａ又は図９Ｃを参照して、図８Ａ又は図８Ｃに示す信号マスキング回路７０の上に、第１ロジック演算回路７３１は、第１バッファ７３１１、第１アンドゲート７３１２、及び第２バッファ７３１３、を含むことができ、
第１バッファ７３１１は、第１受信モジュール７１１に接続され、前記初期命令アドレス信号に対して駆動強化と遅延処理を行い、第１命令アドレス信号を得るためのものであり、
第１アンドゲート７３１２は、第１バッファ７３１１の出力端と遅延制御回路７２０の出力端に接続され、前記チップ選択マスキング信号と前記第１命令アドレス信号に対してアンド演算を行い、第２命令アドレス信号を得るためのものであり、
第２バッファ７３１３は、第１アンドゲート７３１２の出力端に接続され、前記第２命令アドレス信号に対して駆動強化と遅延処理を行い、前記目標命令アドレス信号を得るためのものである。

【0065】

即ち、第１命令アドレス信号とチップ選択マスキング信号を得た後に、第１アンドゲート７３１２によってそれに対してロジック演算を行うことができ、そして、第２バッファ７３１３の駆動強化と遅延処理によって最終的に得られた目標命令アドレス信号は、ＣＭＤ／ＡＤＤ＿ＲＰＴで表されることができる。

【0066】

さらに、いくつかの実施例において、第２ロジック演算回路７３２は、具体的に図９Ｂ又は図９Ｃを参照して、図８Ｂ又は図８Ｃに示す信号マスキング回路７０の上に、第２ロジック演算回路７３２は、第３バッファ７３２１、第２アンドゲート７３２２、及び第４バッファ７３２３、を含むことができ、
第３バッファ７３２１は、第３受信モジュール７１３に接続され、前記初期クロック信号に対して駆動強化と遅延処理を行い、第１クロック信号を得るためのものであり、
第２アンドゲート７３２２は、第３バッファ７３２１の出力端と遅延制御回路７２０の出力端に接続され、前記チップ選択マスキング信号と前記第１クロック信号に対してアンド演算を行い、第２クロック信号を得るためのものであり、
第４バッファ７３２３は、第２アンドゲート７３２２の出力端に接続され、前記第２クロック信号に対して駆動強化と遅延処理を行い、前記目標クロック信号を得るためのものである。

【0067】

即ち、第１クロック信号とチップ選択マスキング信号を得た後に、第２アンドゲート７３２２によってそれに対してロジック演算を行うことができ、そして、第４バッファ７３２３の駆動強化と遅延処理によって最終的に得られた目標クロック信号は、ＰＣＬＫ０Ｔ＿ＲＰＴで表されることができる。

【0068】

さらに、いくつかの実施例において、遅延制御回路７２０は、具体的に図９Ａ、図９Ｂ又は図９Ｃを参照して、図８Ａ、図８Ｂ又は図８Ｃに示す信号マスキング回路７０の上に、遅延制御回路７２０は、遅延モジュール７２１、パルス幅調整モジュール７２２、第１インバータ７２３、及び第１オアゲート７２４、を含むことができ、
第１インバータ７２３は、前記初期チップ選択信号に対して反転処理を行い、第１中間信号を得るためのものであり、
遅延モジュール７２１は、前記初期チップ選択信号に対して遅延処理を行い、第２中間信号を得るように構成され、
パルス幅調整モジュール７２２は、前記第２中間信号に対してパルス幅拡張処理を行い、第３中間信号を得るように構成され、
第１オアゲート７２４は、第１インバータ７２３の出力端とパルス幅調整モジュール７２２の出力端に接続され、前記第１中間信号と前記第３中間信号に対してオア演算を行い、前記チップ選択マスキング信号を得るためのものである。

【0069】

説明すべきこととして、本開示の実施例において、第１中間信号は、ＣＳＴで表されることができ、第２中間信号は、Ｂで表されることができ、第３中間信号は、ＣＳＴ＿Ｓｈｉｆｔで表されることができる。こうすると、図９に示すように、第１オアゲート７２４によってＣＳＴとＣＳＴ＿Ｓｈｉｆｔに対してロジック演算を行って得られたチップ選択マスキング信号は、ＣＳ＿Ｍａｓｋｉｎｇで表される。

【0070】

さらに説明すべきこととして、本開示の実施例において、チップ選択マスキング信号の立ち上がりエッジの時刻は、第１命令アドレス信号のパルス開始時間より早く、チップ選択マスキング信号の立ち下がりエッジの時刻は、第１命令アドレス信号のパルス終了時間より遅く、チップ選択マスキング信号と第１命令アドレス信号は、前記チップ選択信号の同一の有効パルスに対応する。

【0071】

さらに、チップ選択マスキング信号の立ち上がりエッジの時刻を第１命令アドレス信号のパルス開始時間より早く、チップ選択マスキング信号の立ち下がりエッジの時刻を第１命令アドレス信号のパルス終了時間より遅くさせるために、いくつかの実施例において、遅延モジュール７２１について、遅延モジュール７２１は、第１遅延ユニット７２１１、第２遅延ユニット７２１２、及び第２インバータ７２１３、を含むことができ、且つ、第２インバータ７２１３は、第１遅延ユニット７２１１と第２遅延ユニット７２１２との間にあり、
第１遅延ユニット７２１１は、前記初期チップ選択信号に対して第１遅延処理を行い、第１遅延信号を得るように構成され、
第２インバータ７２１３は、前記第１遅延信号に対して反転処理を行い、反転遅延信号を得るためのものであり、
第２遅延ユニット７２１２は、前記反転遅延信号に対して第２遅延処理を行い、前記第２中間信号を得るように構成される。

【0072】

さらに、いくつかの実施例において、パルス幅調整モジュール７２２について、パルス幅調整モジュール７２２は、第５バッファ７２２１、及び第２オアゲート７２２２、を含むことができ、
第５バッファ７２２１は、遅延モジュール７２１の出力端に接続され、前記第２中間信号に対して駆動強化と遅延処理を行い、第４中間信号を得るためのものであり、
第２オアゲート７２２２は、遅延モジュール７２１の出力端と第５バッファ７２２１の出力端に接続され、前記第２中間信号と前記第４中間信号に対してオア演算を行い、前記第３中間信号を得るためのものである。

【0073】

説明すべきこととして、本開示の実施例において、第１遅延ユニット７２１１と第２遅延ユニット７２１２は、いずれも抵抗ＲとコンデンサＣからなり、即ち、本開示の実施例は、２組のＲＣ遅延ネットワークを採用して実現されることができる。例示的に、第１遅延ユニット７２１１は、第１抵抗Ｒ１と第１コンデンサＣ１からなることができ、第２遅延ユニット７２１２は、第２抵抗Ｒ２と第２コンデンサＣ２からなることができ、且つ、第２インバータ７２１３は、第１抵抗Ｒ１と第２抵抗Ｒ２との間に直列連結される。

【0074】

さらに説明すべきこととして、本開示の実施例において、パルス幅調整モジュール７２２は、第３中間信号のパルス幅の拡張幅を決定することができ、拡張される幅は具体的に、設計需要に応じて決定される。また、第２インバータ７２１３によって得られる反転遅延信号は、Ａで表されることができ、第２遅延ユニット７２１２によって得られる第２中間信号は、Ｂで表されることができ、第５バッファ７２２１によって得られる第４中間信号は、Ｃで表されることができ、第２オアゲート７２２２によって得られる第３中間信号は、ＣＳＴ＿Ｓｈｉｆｔで表されることができる。

【0075】

１つの具体的な例において、図１０は、本開示の実施例によって提供される信号マスキング回路７０の一例の信号シーケンスの概略図を示す。図１０に示すように、ＣＡは、２つの予め設定されたクロック周期に基づく初期命令アドレス信号であり、それに含まれる有効情報は、ＣＡ０とＣＡ２である。ＣＳＢは、ローレベル有効のパルス信号であり、且つ、パルス幅が１つの予め設定されたクロック周期である。こうすると、第１インバータ７２３の反転処理によって得られるＣＳＴ信号は、ハイレベル有効のパルス信号であり、該パルス幅が依然として１つの予め設定されたクロック周期である。遅延モジュール７２１とパルス幅調整モジュール７２２のロジック演算処理によって得られるＣＳＴ＿Ｓｈｉｆｔ信号は、ハイレベル有効のパルス信号であり、該パルス幅が１つの予め設定されたクロック周期より遥かに大きい。こうすると、第１オアゲート７２４によってＣＳＴ信号とＣＳＴ＿Ｓｈｉｆｔ信号に対してオア演算を行って得られるＣＳ＿Ｍａｓｋｉｎｇ信号は、ハイレベル有効のパルス信号であり、該パルス幅が既に２つの予め設定されたクロック周期より大きいか等しくなり、それによって、ＣＡ０とＣＡ２を通過させることができ、それによって、ＣＭＤ／ＡＤＤ＿ＲＰＴ信号を得る。

【0076】

即ち、本開示の実施例は、ＲＣ遅延ネットワークの方式を採用してロジック制御の方式を結合して、ｔ１／ｔ２の充足を保証することができる。ここで、ＲＣネットワークの遅延は、１つの予め設定されたクロック周期（即ち、１ｔＣＫ）より小さい。速度と設計需要に基づいて、ここで、２組のＲＣネットワークを採用することができ、それによって、ＣＳＢ信号の完備性を保証する。具体的に、遅延を保証する同時に、さらに、２組のＲＣ遅延ネットワークの間に１つのインバータ（即ち、第２インバータ７２１３）を追加することができ、ＣＳＢ情報の完備性を有効的に保証する。また、ＲＣネットワークは、余計な電流をほぼ消費しないで需要の遅延を達することができ、且つ、パルス幅調整モジュール７２２を使用することで、ｔ２が十分の余裕を有することを保証することができる。

【0077】

本実施例は、信号マスキング回路を提供し、該信号マスキング回路は、受信回路、遅延制御回路、及びロジック演算回路、を含み、受信回路は、処理待ち信号とチップ選択信号を受信し、初期処理信号と初期チップ選択信号を出力するためのものであり、遅延制御回路は、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、チップ選択マスキング信号を得るためのものであり、且つ、前記チップ選択マスキング信号のパルス幅は、２つの予め設定されたクロック周期より大きいか等しく、ロジック演算回路は、前記チップ選択マスキング信号に基づいて前記初期処理信号に対して無効マスキング処理を行い、目標信号を得るためのものである。こうすると、ＤＤＲ５ ＤＲＡＭにおける命令アドレス信号が２つの予め設定されたクロック周期に基づく信号であり、本開示によって提出されたチップ選択マスキング信号のパルス幅が２つの予め設定されたクロック周期より大きいか等しいため、初期処理信号に対してマスキング処理を行うときに、ＤＤＲ５ ＤＲＡＭが有効情報を紛失しないことを保証する同時に、最大限に電流の浪費を避け、消費電力を節約する目的を達成することができる。

【0078】

本開示の別の１つの実施例において、上記の実施例で記載された信号マスキング回路７０に基づいて、目標命令アドレス信号と目標クロック信号を得た後に、目標命令アドレス信号に対してデコーディング処理を行うこともできる。図８Ｃに示す信号マスキング回路７０を例として、図１１を参照すると、図８Ｃに示す信号マスキング回路７０の上に、該信号マスキング回路７０はさらに、緩和モジュール７４０を含むことができ、該緩和モジュール７４０は、複数の第６バッファ７４１からなることができ、
緩和モジュール７４０は、複数の第６バッファ７４１に基づいて、前記初期チップ選択信号に対して順番に駆動強化と遅延処理を行い、目標チップ選択信号を得るように構成される。

【0079】

説明すべきこととして、図１０に示すように、緩和モジュール７４０は、３つの第６バッファからなることができ、且つ、該３つの第６バッファの駆動能力は、同じであっても良く、異なっても良く（例えば、順番に増加する）、このときに得られた目標チップ選択信号は、ＣＳＢＩで表されることができる。

【0080】

さらに説明すべきこととして、本開示の実施例において、第１バッファ、第２バッファ、第３バッファ、それとも、第４バッファ、第５バッファ又は第６バッファなどの任意の１つのバッファは、いずれも２つのインバータからなることができ、したがって、バッファは、Ｒｅｐｅａｔｅｒと呼ばれることもでき、略称がＲＰＴである。

【0081】

さらに、いくつかの実施例において、図１１に示すように、信号マスキング回路７０はさらに、サンプリング回路７５０とデコーディング回路７６０を含むことができ、
サンプリング回路７５０は、前記目標命令アドレス信号、前記目標クロック信号と前記目標チップ選択信号を受信し、前記目標クロック信号を利用して前記目標命令アドレス信号と前記目標チップ選択信号に対してサンプリングを行い、サンプリング命令アドレス信号とサンプリングチップ選択信号を得るためのものであり、
デコーディング回路７６０は、サンプリング回路７５０の出力端に接続され、前記サンプリングチップ選択信号と前記サンプリング命令アドレス信号に対してデコーディングを行い、目標命令結果を得る。

【0082】

説明すべきこととして、本開示の実施例において、サンプリング回路７５０は、複数のＤ型フリップフロップからなることができる。また、デコーディング回路７６０は、第３インバータ、及び第３アンドゲート（図示されていない）、を含むことができ、
第３インバータは、前記サンプリングチップ選択信号に対して反転処理を行い、反転サンプリングチップ選択信号を得るためのものであり、
第３アンドゲートは、前記反転サンプリングチップ選択信号と前記サンプリング命令アドレス信号に対してアンド演算を行い、前記目標命令結果を得るためのものである。

【0083】

さらに説明すべきこととして、本開示の実施例において、サンプリングチップ選択信号は、ＣＳ＿ＩＮＴＥＲで表されることができ、サンプリング命令アドレス信号は、ＣＭＤ／ＡＤＤ＿ＩＮＴＥＲで表されることができ、目標命令結果は、ＣＭＤで表されることができる。

【0084】

本開示の実施例によって提出された信号マスキング回路は、性能を保証する同時に、できるだけ消費電力を減らすことができる。以下では、２種類の具体的な回路構造を結合して詳細に説明する。

【0085】

１つの具体的な例において、図１２を参照すると、図１２は、本開示の実施例によって提供される信号マスキング回路７０の一例の具体的な回路構造概略図を示す。図１２に示すように、該信号マスキング回路７０は、第１レシーバー１２０１、第２レシーバー１２０２、第３レシーバー１２０３、第１バッファ１２０４、第１アンドゲート１２０５、第２バッファ１２０６、第３バッファ１２０７、第４バッファ１２０８、第５バッファ１２０９、第１インバータ１２１０、第２インバータ１２１１、第１抵抗Ｒ１、第１コンデンサＣ１、第２抵抗Ｒ２、第２コンデンサＣ２、第６バッファ１２１２、第１オアゲート１２１３、第２オアゲート１２１４、第７バッファ１２１５、第８バッファ１２１６、第９バッファ１２１７、サンプリング回路１２１８、及びデコーディング回路１２１９、を含むことができる。ここで、第１レシーバー１２０１、第２レシーバー１２０２と第３レシーバー１２０３は、バッファでもあり得、サンプリング回路１２１８は、複数のＤ型フリップフロップからなることができる。また、第１バッファ１２０４、第１アンドゲート１２０５と第２バッファ１２０６は、第１ロジック演算回路を組成し、第１抵抗Ｒ１と第１コンデンサＣ１は、第１遅延ユニットを組成し、第２抵抗Ｒ２と第２コンデンサＣ２は、第２遅延ユニットを組成し、第６バッファ１２１２と第１オアゲート１２１３は、パルス幅調整モジュールを組成する。

【0086】

図１２に示す信号マスキング回路７０の上に該回路は、チップ選択マスキング信号を利用して命令アドレス信号に対してマスキング処理を行い、それによって、電流の浪費を避けることができ、消費電力を節約する目的を達成する。

【0087】

図１３Ａを参照すると、図１３Ａは、命令アドレス信号が有効信号であるときの、図１２に示す信号マスキング回路７０の信号シーケンスの概略図の一例を示す。ここで、第１レシーバー１２０１から出力された初期命令アドレス信号は、ＣＡで表され、その有効部分が２つの予め設定されたクロック周期（ＣＡ０とＣＡ２）を含む。第２レシーバー１２０２から出力された初期チップ選択信号は、ＣＳＢ０で表され、該信号がローレベル有効のパルス信号であり、且つ、パルス幅が１つの予め設定されたクロック周期である。第３レシーバー１２０３から出力された初期クロック信号は、ＣＬＫで表される。ＣＳＢ０信号が第１インバータ１２１０の反転処理によって得られた信号は、ＣＳＴで表され、このときに、ハイレベル有効のパルス信号である。ＣＳＢ０信号が第１抵抗Ｒ１と第１コンデンサＣ１からなる第１遅延ネットワークを通過した後に、得られた信号は、ＣＳＢ＿Ｄｅｌａｙで表され、図１３Ａから分かるように、ＣＳＢ＿ＤｅｌａｙとＣＳＢ０との間には、一定の遅延がある。ＣＳＢ＿Ｄｅｌａｙ信号が第２インバータ１２１１の反転処理を行って得られた信号は、Ａで表され、図１３Ａから見ると、Ａ信号は、ハイレベル有効のパルス信号であり、第２インバータ１２１１が信号駆動能力を増加する作用を有するため、このときに、ＣＳＢ＿Ｄｅｌａｙと比べて、Ａ信号の信号完備性が大幅に向上する。さらに、Ａ信号が第２抵抗Ｒ２と第２コンデンサＣ２からなる第２遅延ネットワークによって得られた信号は、Ｂで表され、図１３Ａから分かるように、Ｂ信号は、依然としてハイレベル有効のパルス信号であり、且つ、Ｂ信号とＡ信号との間には、一定の遅延がある。さらに、Ｂ信号が第６バッファ１２１２の駆動強化と遅延処理によって得られた信号は、Ｃで表される。Ｂ信号とＣ信号が第１オアゲート１２１３のオア演算によって、信号のパルス幅が拡張され、このときに得られた信号は、ＣＳＴ＿Ｓｈｉｆｔで表され、図１３Ａから分かるように、ＣＳＴ＿Ｓｈｉｆｔ信号のパルス幅は、ある程度拡張され、且つ、該パルスの立ち上がりエッジは、Ｂ信号の立ち上がりエッジの影響を受け、該パルスの立ち下がりエッジは、Ｃ信号の立ち下がりエッジの影響を受ける。さらに、ＣＳＴ信号とＣＳＴ＿Ｓｈｉｆｔ信号が第２オアゲート１２１４のオア演算によって得られた信号は、ＣＳ＿Ｍａｓｋｉｎｇで表され、図１３Ａから分かるように、ＣＳ＿Ｍａｓｋｉｎｇ信号のパルス幅は既に、２つの予め設定されたクロック周期より大きいか等しいまで拡張され、且つ、該パルスの立ち上がりエッジは、ＣＳＴ信号の立ち上がりエッジの影響を受け、該パルスの立ち下がりエッジは、ＣＳＴ＿Ｓｈｉｆｔ信号の立ち下がりエッジの影響を受ける。こうすると、ＣＡ信号が第１バッファ１２０４の駆動強化と遅延処理によって得られた第１命令アドレス信号は、ＣＡ１で表され、このようにＣＳ＿Ｍａｓｋｉｎｇ信号を利用してＣＡ１信号に対して無効マスキング処理を行うときに、ＣＳ＿Ｍａｓｋｉｎｇ信号がハイレベルである時間帯に、ＣＡ０とＣＡ２は、いずれも通過することができ、このときに得られた信号は、目標命令アドレス信号であり、ＣＭＤ／ＡＤＤ＿ＲＰＴで表される。

【0088】

図１３Ｂを参照すると、図１３Ｂは、命令アドレス信号が無効信号であるときの、図１２に示す信号マスキング回路７０の信号シーケンスの概略図の一例を示す。図１３Ｂに示すように、このときに、第２レシーバー１２０２から出力された初期チップ選択信号は、ＣＳＢ１で表され、それがハイレベル信号である（Ｈで表される）。ＣＳＢ１信号が第１インバータ１２１０の反転処理によって得られたＣＳＴ信号は、ローレベル信号である（Ｌで表される）。且つ、ＣＳＢ１信号が第１抵抗Ｒ１、第１コンデンサＣ１、第２インバータ１２１１、第２抵抗Ｒ２、第２コンデンサＣ２、第６バッファ１２１２、第１オアゲート１２１３を通過した後に、得られたＣＳＴ＿Ｓｈｉｆｔ信号は、依然としてローレベル信号であり、したがって、命令アドレス信号がすべてマスキングされ、即ち、このときに得られた目標命令アドレス信号（ＣＭＤ／ＡＤＤ＿ＲＰＴ）は、ローレベル信号である（Ｌで表される）。

【0089】

注意すべきこととして、図１３Ａは、チップが選択された場合を表し、図１３Ｂは、チップが選択されていない場合を表す。したがって、図１３ＡにおけるＣＳＢ０は、ローレベル有効のパルス信号であり、図１３ＢにおけるＣＳＢ１は、ハイレベル信号であり、それぞれは、チップが選択された場合及びチップが選択されていない場合を表すためのものである。

【0090】

別の１つ具体的な例において、図１４を参照すると、図１４は、本開示の実施例によって提供される信号マスキング回路７０の別の一例の具体的な回路構造概略図を示す。図１４に示すように、図１２に示す信号マスキング回路７０の上に、該信号マスキング回路７０はさらに、第１０バッファ１３０１、第２アンドゲート１３０２、及び第１１バッファ１３０３、を含むことができる。ここで、第１０バッファ１３０１、第２アンドゲート１３０２と第１１バッファ１３０３は、第２ロジック演算回路を組成し、且つ、図１２における第７バッファ１２１５、第８バッファ１２１６と第９バッファ１２１７を置き換える。

【0091】

図１４に示す信号マスキング回路７０の上に該回路は、チップ選択マスキング信号を利用して命令アドレス信号に対してマスキング処理を行うだけではなく、チップ選択マスキング信号を利用してクロック信号に対してマスキング処理を行うこともでき、それによって、電流の浪費をさらに避け、消費電力を節約する目的を達成することができる。

【0092】

図１５Ａを参照すると、図１５Ａは、命令アドレス信号が有効信号であるときの、図１４に示す信号マスキング回路７０の信号シーケンスの概略図の一例を示す。ここで、第１レシーバー１２０１から出力された初期命令アドレス信号は、ＣＡで表され、その有効部分が２つの予め設定されたクロック周期（ＣＡ０とＣＡ２）を含む。第２レシーバー１２０２から出力された初期チップ選択信号は、ＣＳＢ０で表され、該信号がローレベル有効のパルス信号であり、且つ、パルス幅が１つの予め設定されたクロック周期である。第３レシーバー１２０３から出力された初期クロック信号は、ＣＬＫで表される。ＣＳＢ０信号が第１インバータ１２１０の反転処理によって得られた信号は、ＣＳＴで表され、このときに、ハイレベル有効のパルス信号である。ＣＳＢ０信号が第１抵抗Ｒ１と第１コンデンサＣ１からなる第１遅延ネットワークを通過した後に、得られた信号は、ＣＳＢ＿Ｄｅｌａｙで表され、図１５Ａから分かるように、ＣＳＢ＿ＤｅｌａｙとＣＳＢ０との間には、一定の遅延がある。ＣＳＢ＿Ｄｅｌａｙ信号が第２インバータ１２１１の反転処理によって得られた信号は、Ａで表され、図１５Ａから分かるように、Ａ信号は、ハイレベル有効のパルス信号であり、第２インバータ１２１１が信号駆動能力を増加する作用を有するため、このときに、ＣＳＢ＿Ｄｅｌａｙと比べて、Ａ信号の信号完備性が大幅に向上する。さらに、Ａ信号が第２抵抗Ｒ２と第２コンデンサＣ２からなる第２遅延ネットワークを通過した後に、得られた信号は、Ｂで表され、図１５Ａから分かるように、Ｂ信号は、依然としてハイレベル有効のパルス信号であり、且つ、Ｂ信号とＡ信号との間には、一定の遅延がある。さらに、Ｂ信号が第６バッファ１２１２の駆動強化と遅延処理によって得られた信号は、Ｃで表される。Ｂ信号とＣ信号が第１オアゲート１２１３のオア演算を通過した後に、信号のパルス幅が拡張され、このときに得られた信号は、ＣＳＴ＿Ｓｈｉｆｔで表され、図１５Ａから分かるように、ＣＳＴ＿Ｓｈｉｆｔ信号のパルス幅は、一定の拡張があり、且つ、該パルスの立ち上がりエッジは、Ｂ信号の立ち上がりエッジの影響を受け、該パルスの立ち下がりエッジは、Ｃ信号の立ち下がりエッジの影響を受ける。さらに、ＣＳＴ信号とＣＳＴ＿Ｓｈｉｆｔ信号が第２オアゲート１２１４のオア演算によって得られた信号は、ＣＳ＿Ｍａｓｋｉｎｇで表され、図１５Ａから分かるように、ＣＳ＿Ｍａｓｋｉｎｇ信号のパルス幅は既に、２つの予め設定されたクロック周期より大きいか等しいまで拡張され、且つ、該パルスの立ち上がりエッジは、ＣＳＴ信号の立ち上がりエッジの影響を受け、該パルスの立ち下がりエッジは、ＣＳＴ＿Ｓｈｉｆｔ信号の立ち下がりエッジの影響を受ける。こうすると、ＣＡ信号が第１バッファ１２０４の駆動強化と遅延処理を通過した後に、得られた第１命令アドレス信号は、ＣＡ１で表され、このようにＣＳ＿Ｍａｓｋｉｎｇ信号を利用してＣＡ１信号に対して無効マスキング処理を行うときに、ＣＳ＿Ｍａｓｋｉｎｇ信号がハイレベルである時間帯に、ＣＡ０とＣＡ２は、いずれも通過することができ、このときに得られた信号は、目標命令アドレス信号であり、ＣＭＤ／ＡＤＤ＿ＲＰＴで表される。また、第３レシーバー１２０３から出力された初期クロック信号は、ＣＬＫで表され、ＣＬＫ信号が第１０バッファ１３０１の駆動強化と遅延処理を通過した後に、得られた第１クロック信号は、ＰＣＬＫ０Ｔで表され、このようにＣＳ＿Ｍａｓｋｉｎｇ信号を利用してＰＣＬＫ０Ｔ信号に対して無効マスキング処理を行うときに、ＣＳ＿Ｍａｓｋｉｎｇ信号がハイレベルである時間帯に、有効部分は、通過することができ、このときに得られた信号は、目標クロック信号であり、ＰＣＬＫ０Ｔ＿ＲＰＴで表される。ＣＳ＿Ｍａｓｋｉｎｇ信号がローレベルである他の時間帯に、目標クロック信号は、マスキングされる。

【0093】

図１５Ｂを参照すると、図１５Ｂは、命令アドレス信号が無効信号であるときの、図１４に示す信号マスキング回路７０の信号シーケンスの概略図の一例を示す。図１５Ｂに示すように、このときに、第２レシーバー１２０２から出力された初期チップ選択信号は、ＣＳＢ１で表され、それがハイレベル信号である（Ｈで表される）。ＣＳＢ１信号が第１インバータ１２１０の反転処理によって得られたＣＳＴ信号は、ローレベル信号である（Ｌで表される）。且つ、ＣＳＢ１信号が第１抵抗Ｒ１、第１コンデンサＣ１、第２インバータ１２１１、第２抵抗Ｒ２、第２コンデンサＣ２、第６バッファ１２１２、第１オアゲート１２１３を通過した後に、得られたＣＳＴ＿Ｓｈｉｆｔ信号は、依然としてローレベル信号であり、したがって、命令アドレス信号がすべてマスキングされ、即ち、このときに得られた目標命令アドレス信号（ＣＭＤ／ＡＤＤ＿ＲＰＴ）は、ローレベル信号であり（Ｌで表される）、目標クロック信号（ＰＣＬＫ０Ｔ＿ＲＰＴ）もローレベル信号である（Ｌで表される）。

【0094】

注意すべきこととして、図１５Ａは、チップが選択された場合を表し、図１５Ｂは、チップが選択されていない場合を表す。したがって、図１５ＡにおけるＣＳＢ０は、ローレベル有効のパルス信号であり、図１５ＢにおけるＣＳＢ１は、ハイレベル信号であり、それぞれは、チップが選択された場合及びチップが選択されていない場合を表すためのものである。

【0095】

即ち、チップ選択信号は、チップが選択されたか否かを表す信号である。ここで、選択されていないチップにとって、このときに、命令アドレス信号／クロック信号は、無効信号であり、チップ選択信号は、ずっとハイレベルであり、したがって、チップ選択マスキング信号は、ずっとローレベルであり、それによって、命令アドレス信号／クロック信号をすべてマスキングすることができる。選択されたチップにとって、このときに、命令アドレス信号／クロック信号は、有効信号であり、チップ選択信号は、ローレベル有効のパルス信号であり、したがって、チップ選択マスキング信号もパルス信号であり、且つ、ハイレベル有効であり、パルス幅が２つの予め設定されたクロック周期より大きいか等しい。こうすると、命令アドレス信号にとって、チップ選択マスキング信号のハイレベルの時間帯に、命令アドレス信号における有効部分を通過させることができ、即ち、目標命令アドレス信号を得、命令アドレス信号が２つの予め設定されたクロック周期だけがあるため、マスキングされる場合が存在しない。クロック信号にとって、チップ選択マスキング信号のハイレベルの時間帯に、クロック信号における有効部分を通過させることができ、即ち、目標クロック信号を得、しかしながら、チップ選択マスキング信号の他の時間帯に、クロック信号は、マスキングされる。

【0096】

本実施例は、信号マスキング回路を提供し、本実施例によって上記の実施例の具体的な実現について詳細に説明する。理解可能なこととして、上記の実施例の技術的解決策によって、ＤＤＲ５ ＤＲＡＭにおける命令アドレス信号が２つの予め設定されたクロック周期に基づく信号であり、本開示によって提出されたチップ選択マスキング信号のパルス幅が２つの予め設定されたクロック周期より大きいか等しいため、初期処理信号に対してマスキング処理を行うときに、ＤＤＲ５ ＤＲＡＭが有効情報を紛失しないことを保証する同時に、最大限に電流の浪費を避け、消費電力を節約する目的を達成することができる。

【0097】

本開示のさらに別の１つの実施例において、図１６を参照すると、図１６は、本開示の実施例によって提供される半導体メモリ１６０の一例の構造概略図を示す。図１６に示すように、半導体メモリ１６０は、上記の実施例のいずれか１項に記載の信号マスキング回路７０を含むことができる。

【0098】

本開示の実施例において、半導体メモリ１６０は、ＤＲＡＭチップであり得る。

【0099】

さらに、いくつかの実施例において、ＤＲＡＭチップは、ＤＤＲ５メモリ仕様に準拠する。

【0100】

本開示の実施例において、チップ選択信号は、ＤＤＲ５においてＣＭＤ情報を識別する一部としており、しかしながら、チップ選択信号は、ローレベル有効のパルス信号であり、且つ、パルス幅が１つの予め設定されたクロック周期である。そして、ＤＤＲ５ ＤＲＡＭにおける命令アドレス信号は、２つの予め設定されたクロック周期に基づく信号であり、二番目のクロック周期のＣＡ情報が紛失され、ＣＭＤのデコーディング失敗をもたらすことを避けるために、本開示の実施例によって提出された半導体メモリ１６０は、信号マスキング回路７０を含む。

【0101】

こうすると、信号マスキング回路７０を利用して、チップ選択マスキング信号のパルス幅を２つの予め設定されたクロック周期より大きいか等しくさせることができ、それによって、初期処理信号に対してマスキング処理を行うときに、ＤＤＲ５ ＤＲＡＭが有効情報を紛失しないことを保証する同時に、最大限に電流の浪費を避け、消費電力を節約する目的を達成することができる。

【0102】

上記の内容は、本開示の最適的な実施例に過ぎなく、本開示の保護範囲を限定するためのものではない。

【0103】

説明すべきこととして、本開示において、「含む」という用語、又はその任意の他の変形は、非排他的な包含をカバーすることを意図し、それによって、一連の要素を含む過程、方法、物品又は装置は、それらの要素だけでなく、明示的に列挙されていない他の要素、又は、そのような過程、方法、物品、又は装置の固有の要素をさらに含む。特に限定されていない場合、「…を含む」という文で定義された要素は、該要素を含む過程、方法、物品、又は装置に、他の同じ要素が存在することを排除するものではない。

【0104】

上記の本開示の実施例の番号は、実施例の優劣を表すものではなく、説明の便宜を図るためのものである。

【0105】

本開示で提供されるいくつかの方法の実施例で開示される方法は、競合することなく任意に組み合わせて、新しい方法の実施例を得ることができる。

【0106】

本開示で提供されるいくつかの製品の実施例で開示される方法は、競合することなく任意に組み合わせて、新しい製品の実施例を得ることができる。

【0107】

本開示で提供されるいくつかの方法又は機器の実施例で開示される特徴は、競合することなく任意に組み合わせて、新しい方法の実施例又は機器の実施例を得ることができる。

【0108】

上記の内容は、本開示の具体的な実施形態に過ぎず、本開示の保護範囲はこれに限定されない。本開示で開示された技術的範囲内で、当業者が容易に想到し得る変形又は置換はすべて、本開示の保護範囲内に含まれるべきである。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

【産業上の利用可能性】

【0109】

本開示の実施例は、信号マスキング回路及び半導体メモリを提供し、該信号マスキング回路は、受信回路、遅延制御回路、及びロジック演算回路、を含み、受信回路は、処理待ち信号とチップ選択信号を受信し、初期処理信号と初期チップ選択信号を出力するように構成され、遅延制御回路は、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、チップ選択マスキング信号を得るように構成され、且つ、前記チップ選択マスキング信号のパルス幅は、２つの予め設定されたクロック周期より大きいか等しく、ロジック演算回路は、前記チップ選択マスキング信号に基づいて前記初期処理信号に対して無効マスキング処理を行い、目標信号を得るように構成される。こうすると、ＤＤＲ５ ＤＲＡＭにおける命令アドレス信号が２つの予め設定されたクロック周期に基づく信号であり、本開示によって提出されたチップ選択マスキング信号のパルス幅が２つの予め設定されたクロック周期より大きいか等しいため、初期処理信号に対してマスキング処理を行うときに、ＤＤＲ５ ＤＲＡＭが有効情報を紛失しないことを保証する同時に、最大限に電流の浪費を避けることができ、消費電力を節約する目的を達成することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図9A】

【図9B】

【図9C】

【図10】

【図11】

【図12】

【図13A】

【図13B】

【図14】

【図15A】

【図15B】

【図16】

【手続補正書】

【提出日】2023-03-13

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

信号マスキング回路であって、前記信号マスキング回路は、受信回路、遅延制御回路、及びロジック演算回路、を含み、
前記受信回路は、処理待ち信号とチップ選択信号を受信し、初期処理信号と初期チップ選択信号を出力するように構成され、
前記遅延制御回路は、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、チップ選択マスキング信号を得るように構成され、且つ、前記チップ選択マスキング信号のパルス幅は、２つの予め設定されたクロック周期より大きいか等しく、
前記ロジック演算回路は、前記チップ選択マスキング信号に基づいて前記初期処理信号に対して無効マスキング処理を行い、目標信号を得るように構成される、信号マスキング回路。

【請求項2】

前記チップ選択信号は、チップが選択されたか否かを表す信号であり、且つ、前記チップ選択信号は、ローレベル有効のパルス信号であり、前記チップ選択信号のパルス幅は、１つの予め設定されたクロック周期である、
請求項１に記載の信号マスキング回路。

【請求項3】

前記ロジック演算回路は、前記初期処理信号が目標チップに対応する信号である場合、前記チップ選択マスキング信号に基づいて前記初期処理信号における無効信号に対してマスキング処理を行い、及び／又は、前記初期処理信号が非目標チップに対応する信号である場合、前記チップ選択マスキング信号に基づいて前記初期処理信号の全部に対してマスキング処理を行うように構成され、
前記目標チップは、前記チップ選択信号によって選択されたチップであり、前記非目標チップは、前記チップ選択信号によって選択されていないチップであり、
前記処理待ち信号は、命令アドレス信号とクロック信号のうちの少なくとも１つを含み、前記クロック信号の周期は、前記予め設定されたクロック周期に等しい、
請求項２に記載の信号マスキング回路。

【請求項4】

前記処理待ち信号が命令アドレス信号である場合、前記受信回路は、第１受信モジュール、及び第２受信モジュール、を含み、前記ロジック演算回路は、第１ロジック演算回路を含み、
前記第１受信モジュールは、前記命令アドレス信号を受信し、初期命令アドレス信号を出力するように構成され、
前記第２受信モジュールは、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
前記遅延制御回路は、前記第２受信モジュールの出力端に接続され、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、前記チップ選択マスキング信号を得るように構成され、
前記第１ロジック演算回路は、前記遅延制御回路の出力端と前記第１受信モジュールの出力端に接続され、前記チップ選択マスキング信号と前記初期命令アドレス信号に対してロジック演算を行い、目標命令アドレス信号を得るように構成される、
請求項３に記載の信号マスキング回路。

【請求項5】

前記処理待ち信号がクロック信号である場合、前記受信回路は、第３受信モジュール、及び第４受信モジュール、を含み、前記ロジック演算回路は、第２ロジック演算回路を含み、
前記第３受信モジュールは、前記クロック信号を受信し、初期クロック信号を出力するように構成され、
前記第４受信モジュールは、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
前記遅延制御回路は、前記第４受信モジュールの出力端に接続され、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、前記チップ選択マスキング信号を得るように構成され、
前記第２ロジック演算回路は、前記遅延制御回路の出力端と前記第３受信モジュールの出力端に接続され、前記チップ選択マスキング信号と前記初期クロック信号に対してロジック演算を行い、目標クロック信号を得るように構成される、
請求項３に記載の信号マスキング回路。

【請求項6】

前記処理待ち信号が命令アドレス信号とクロック信号である場合、前記受信回路は、第１受信モジュール、第２受信モジュール、及び第３受信モジュール、を含み、前記ロジック演算回路は、第１ロジック演算回路、及び第２ロジック演算回路、を含み、
前記第１受信モジュールは、前記命令アドレス信号を受信し、初期命令アドレス信号を出力するように構成され、
前記第２受信モジュールは、前記チップ選択信号を受信し、初期チップ選択信号を出力するように構成され、
前記第３受信モジュールは、前記クロック信号を受信し、初期クロック信号を出力するように構成され、
前記遅延制御回路は、前記第２受信モジュールの出力端に接続され、前記初期チップ選択信号に対して遅延とロジック制御操作を行い、前記チップ選択マスキング信号を得るように構成され、
前記第１ロジック演算回路は、前記遅延制御回路の出力端と前記第１受信モジュールの出力端に接続され、前記チップ選択マスキング信号に基づいて前記初期命令アドレス信号に対して無効マスキング処理を行い、目標命令アドレス信号を得るように構成され、
前記第２ロジック演算回路は、前記遅延制御回路の出力端と前記第３受信モジュールの出力端に接続され、前記チップ選択マスキング信号と前記初期クロック信号に対してロジック演算を行い、目標クロック信号を得るように構成される、
請求項３に記載の信号マスキング回路。

【請求項7】

前記第１ロジック演算回路は、第１バッファ、第１アンドゲート、及び第２バッファ、を含み、
前記第１バッファは、前記第１受信モジュールに接続され、前記初期命令アドレス信号に対して駆動強化と遅延処理を行い、第１命令アドレス信号を得るように構成され、
前記第１アンドゲートは、前記第１バッファの出力端と前記遅延制御回路の出力端に接続され、前記チップ選択マスキング信号と前記第１命令アドレス信号に対してアンド演算を行い、第２命令アドレス信号を得るように構成され、
前記第２バッファは、前記第１アンドゲートの出力端に接続され、前記第２命令アドレス信号に対して駆動強化と遅延処理を行い、前記目標命令アドレス信号を得るように構成される、
請求項４又は６に記載の信号マスキング回路。

【請求項8】

前記第２ロジック演算回路は、第３バッファ、第２アンドゲート、及び第４バッファ、を含み、
前記第３バッファは、前記第３受信モジュールに接続され、前記初期クロック信号に対して駆動強化と遅延処理を行い、第１クロック信号を得るように構成され、
前記第２アンドゲートは、前記第３バッファの出力端と前記遅延制御回路の出力端に接続され、前記チップ選択マスキング信号と前記第１クロック信号に対してアンド演算を行い、第２クロック信号を得るように構成され、
前記第４バッファは、前記第２アンドゲートの出力端に接続され、前記第２クロック信号に対して駆動強化と遅延処理を行い、前記目標クロック信号を得るように構成される、
請求項５又は６に記載の信号マスキング回路。

【請求項9】

前記遅延制御回路は、遅延モジュール、パルス幅調整モジュール、第１インバータ、及び第１オアゲート、を含み、
前記第１インバータは、前記初期チップ選択信号に対して反転処理を行い、第１中間信号を得るように構成され、
前記遅延モジュールは、前記初期チップ選択信号に対して遅延処理を行い、第２中間信号を得るように構成され、
前記パルス幅調整モジュールは、前記第２中間信号に対してパルス幅拡張処理を行い、第３中間信号を得るように構成され、
前記第１オアゲートは、前記第１インバータの出力端と前記パルス幅調整モジュールの出力端に接続され、前記第１中間信号と前記第３中間信号に対してオア演算を行い、前記チップ選択マスキング信号を得るように構成される、
請求項１～８のいずれか１項に記載の信号マスキング回路。

【請求項10】

前記遅延モジュールは、第１遅延ユニット、第２遅延ユニット、及び第２インバータ、を含み、且つ、前記第２インバータは、前記第１遅延ユニットと前記第２遅延ユニットとの間にあり、
前記第１遅延ユニットは、前記初期チップ選択信号に対して第１遅延処理を行い、第１遅延信号を得るように構成され、
前記第２インバータは、前記第１遅延信号に対して反転処理を行い、反転遅延信号を得るように構成され、
前記第２遅延ユニットは、前記反転遅延信号に対して第２遅延処理を行い、前記第２中間信号を得るように構成され、
前記第１遅延ユニットと前記第２遅延ユニットは、いずれも抵抗ＲとコンデンサＣからなる、
請求項９に記載の信号マスキング回路。

【請求項11】

前記パルス幅調整モジュールは、第５バッファ、及び第２オアゲート、を含み、
前記第５バッファは、前記遅延モジュールの出力端に接続され、前記第２中間信号に対して駆動強化と遅延処理を行い、第４中間信号を得るように構成され、
前記第２オアゲートは、前記遅延モジュールの出力端と前記第５バッファの出力端に接続され、前記第２中間信号と前記第４中間信号に対してオア演算を行い、前記第３中間信号を得るように構成される、
請求項９に記載の信号マスキング回路。

【請求項12】

前記信号マスキング回路はさらに、緩和モジュールを含み、前記緩和モジュールは、複数の第６バッファからなり、
前記緩和モジュールは、前記複数の第６バッファに基づいて、前記初期チップ選択信号に対して順番に駆動強化と遅延処理を行い、目標チップ選択信号を得るように構成され、
前記信号マスキング回路はさらに、サンプリング回路、及びデコーディング回路、を含み、
前記サンプリング回路は、前記目標命令アドレス信号、前記目標クロック信号と前記目標チップ選択信号を受信し、前記目標クロック信号を利用して前記目標命令アドレス信号と前記目標チップ選択信号に対してサンプリングを行い、サンプリング命令アドレス信号とサンプリングチップ選択信号を得るように構成され、
前記デコーディング回路は、前記サンプリング回路の出力端に接続され、前記サンプリングチップ選択信号と前記サンプリング命令アドレス信号に対してデコーディングを行い、目標命令結果を得、
前記サンプリング回路は、複数のＤ型フリップフロップからなる、
請求項６に記載の信号マスキング回路。

【請求項13】

前記バッファは、２つのインバータからなる、
請求項７、８、１１又は１２に記載の信号マスキング回路。

【請求項14】

前記チップ選択マスキング信号の立ち上がりエッジの時刻は、前記第１命令アドレス信号のパルス開始時間より早く、前記チップ選択マスキング信号の立ち下がりエッジの時刻は、前記第１命令アドレス信号のパルス終了時間より遅く、前記チップ選択マスキング信号と前記第１命令アドレス信号は、前記チップ選択信号の同一の有効パルスに対応する、
請求項７に記載の信号マスキング回路。

【請求項15】

請求項１～１４のいずれか１項に記載の信号マスキング回路を含む半導体メモリ。

【国際調査報告】