特表 2023-545962 トレンチＳｉＣパワー半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-11-01

(54)【発明の名称】トレンチＳｉＣパワー半導体デバイス

(51)【国際特許分類】

   H01L 29/78 20060101AFI20231025BHJP

   H01L 29/12 20060101ALI20231025BHJP

   H01L 21/336 20060101ALI20231025BHJP

【ＦＩ】

H01L29/78 652C

H01L29/78 652T

H01L29/78 653A

H01L29/78 658A

H01L29/78 652B

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023519814

(86)(22)【出願日】2021-10-08

(85)【翻訳文提出日】2023-05-22

(86)【国際出願番号】 EP2021077905

(87)【国際公開番号】W WO2022078908

(87)【国際公開日】2022-04-21

(31)【優先権主張番号】20201762.0

(32)【優先日】2020-10-14

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】519431812

【氏名又は名称】ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト

【氏名又は名称原語表記】ＨＩＴＡＣＨＩ ＥＮＥＲＧＹ ＳＷＩＴＺＥＲＬＡＮＤ ＡＧ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ベリーニ，マルコ

(72)【発明者】

【氏名】ノール，ラーズ

(57)【要約】

本発明は、パワー半導体デバイスであって、第１の導電型のドリフト層（３）と、ドリフト層（３）上の第１の導電型のソース層（４）と、ソース層（４）を貫通してドリフト層（３）内へと延在する絶縁トレンチゲート電極（５）と、最大８％のドーピング変動を有する均質ドーピング領域（６ａ）を有する、第１の導電型とは異なる第２の導電型のインプラント層（６）であって、均質ドーピング領域が、ソース層（４）とドリフト層（３）との間に配置され、少なくとも１５０ｎｍの均質ドーピング領域厚さを有する、インプラント層（６）とを備える、パワー半導体デバイスに関する。
さらに、本発明は、絶縁トレンチゲート電極（５）を有するパワー半導体デバイスを製造するための方法に関する。

【特許請求の範囲】

【請求項1】

絶縁トレンチゲート電極（５）を有する炭化ケイ素（ＳｉＣ）パワー半導体デバイス（１）を製造するための方法であって、
第１の導電型のドリフト層（３）を提供するステップ（１００）と、
前記ドリフト層（３）上に前記第１の導電型のソース層（４）を形成するステップ（２００）と、
前記ソース層（４）を貫通して前記ドリフト層（３）内へと延在する前記絶縁トレンチゲート電極（５）を形成するステップ（３００）と、
最大８％のドーピング変動を有する均質ドーピング領域（６ａ）を有する、前記第１の導電型とは異なる第２の導電型のインプラント層（６）を生成するために、前記第２の導電型のイオンを前記ドリフト層（３）に注入するステップ（４００）とを含み、
前記均質ドーピング領域（６ａ）は、前記ソース層（４）と前記ドリフト層（３）との間に配置され、少なくとも１５０ｎｍの均質ドーピング領域厚さ（６ｂ）を有する、方法。

【請求項2】

前記均質ドーピング領域が、２ｘ１０^１７１／ｃｍ^３～９ｘ１０^１７１／ｃｍ^３の範囲内のドーピング濃度を有する、請求項１に記載の方法。

【請求項3】

前記均質ドーピング領域厚さが、少なくとも２００ｎｍである、請求項１又は２に記載の方法。

【請求項4】

前記均質ドーピング領域厚さが、最大４００ｎｍである、先行する請求項のいずれかに記載の方法。

【請求項5】

前記インプラント層が、３００ｎｍ～７００ｎｍの厚さを有する、先行する請求項のいずれかに記載の方法。

【請求項6】

イオンを注入する前記ステップが、異なる深さにわたってイオンを注入することを含み、前記異なる深さの供与量が、数値最適化に基づいて得られる、先行する請求項のいずれかに記載の方法。

【請求項7】

前記絶縁トレンチゲート電極（５）を形成する前記ステップ（３００）が、イオンを注入する前記ステップ（４００）の前又はイオンを注入する前記ステップ（４００）の後に実行される、先行する請求項のいずれかに記載の方法。

【請求項8】

前記方法が、イオンを注入する前記ステップ（４００）の前又は後に、前記ドリフト層（３）の一区画が露出するように前記ソース層（４）を部分的に除去するステップ（３５０、４５０）を含む、先行する請求項のいずれかに記載の方法。

【請求項9】

前記ソース層（４）を形成する前記ステップ（２００）が、エピタキシャル成長によって行われる、先行する請求項のいずれかに記載の方法。

【請求項10】

パワー半導体デバイス（１）であって、
第１の導電型のドリフト層（３）と、
前記ドリフト層（３）上の前記第１の導電型のソース層（４）と、
前記ソース層（４）を貫通して前記ドリフト層（３）内へと延在する絶縁トレンチゲート電極（５）と、
最大８％のドーピング変動を有する均質ドーピング領域（６ａ）を有する、前記第１の導電型とは異なる第２の導電型のインプラント（６）層であって、前記均質ドーピング領域（６ａ）が、前記ソース層（４）と前記ドリフト層（３）との間に配置され、少なくとも１５０ｎｍの均質ドーピング領域厚さ（６ｂ）を有する、インプラント（６）層とを備える、パワー半導体デバイス（１）。

【請求項11】

前記均質ドーピング領域が、２ｘ１０^１７１／ｃｍ^３～７ｘ１０^１７１／ｃｍ^３の範囲内のドーピング濃度を有する、請求項１０に記載のパワー半導体デバイス。

【請求項12】

前記均質ドーピング領域厚さが、少なくとも２００ｎｍである、請求項１０又は１１に記載のパワー半導体デバイス。

【請求項13】

前記均質ドーピング領域厚さが、最大４００ｎｍである、請求項１０～１２のいずれかに記載のパワー半導体デバイス。

【請求項14】

前記均質ドーピング領域における前記ドーピング濃度の前記変動が、最大４％である、請求項１０～１３のいずれかに記載のパワー半導体デバイス。

【請求項15】

前記ソース層（４）が、５０ｎｍ～１５０ｎｍの間の厚さを有すること、
前記ソース層（４）が、１００ｎｍ～１５０ｎｍの間の厚さを有すること、及び
前記ソース層（４）が、１ｘ１０^１８１／ｃｍ^３～１ｘ１０^２０１／ｃｍ^３の間のドーピング濃度を有すること、
のうちの少なくとも１つが適用される、請求項１０～１４のいずれかに記載のパワー半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

技術分野
本発明は、絶縁トレンチゲート電極を有する炭化ケイ素（ＳｉＣ）パワー半導体デバイス及び絶縁トレンチゲート電極を有する炭化ケイ素パワー半導体デバイスを製造するための方法に関する。例えば、パワー半導体デバイスは、ＳｉＣトレンチＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）又はＳｉＣトレンチＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）である。

【背景技術】

【0002】

背景技術
ＳｉＣではドーパントが拡散しないこと、及び、ソースインプラントが長いテールを有することを考えると、トレンチデバイスのソースインプラント及びチャネルインプラントを最適な性能に達するように設計することは非常に困難である。これは、ソース層とチャネル層とが互いに重なり合っているトレンチＭＯＳＦＥＴに特に当てはまる。

【0003】

平面デバイスの場合、チャネルプロファイルは、深さ方向、すなわちゲート酸化物に直交する方向における最初の１００ｎｍ以内の表面濃度が所望の閾値電圧を達成するために使用されるように設計される。プロファイルピークは、低ドープチャネルを電界のピークから遮蔽するために使用され、高電圧におけるチャネルドーピングの空乏化からの分離を伴って表面チャネルドーピングを通じて閾値電圧をより自由に調整することを可能にする。平面デバイスのチャネル長はゲートスペーサによって決定されるが、トレンチデバイスの場合は注入によって設計される。

【0004】

しかしながら、トレンチパワー半導体デバイスでは、ソース注入に典型的な長いテールが、チャネルドーピングに匹敵する、又はさらにはチャネルドーピングよりも大きいドーピング濃度で下のチャネル層内へと延在するため、注入によって適切なソース層及びチャネル層を得ることは困難である。

【発明の概要】

【発明が解決しようとする課題】

【0005】

発明の概要
したがって、本発明の目的は、改善されたトレンチパワー半導体デバイス、及び、そのトレンチパワー半導体デバイスを製造するための改善された方法を提供することである。例示的には、本発明の目的は、トレンチＭＯＳＦＥＴ設計の前述の困難のいずれかを克服することである。

【課題を解決するための手段】

【0006】

この目的は、独立請求項の特徴によって達成される。改変された実施形態は、従属請求項に詳述されている。

【0007】

少なくとも１つの実施形態によれば、絶縁トレンチゲート電極を有する炭化ケイ素パワー半導体デバイスを製造するための方法は、
第１の導電型のドリフト層を提供するステップと、
ドリフト層上に第１の導電型のソース層を形成するステップと、
ソース層を貫通してドリフト層内へと延在する絶縁トレンチゲート電極を形成するステップと、
最大８％のドーピング変動を有する均質ドーピング領域を有する、第１の導電型とは異なる第２の導電型のインプラント層を生成するために、第２の導電型のイオンをドリフト層に注入するステップとを含み、
均質ドーピング領域は、ソース層とドリフト層との間に配置され、少なくとも１５０ｎｍの均質ドーピング領域厚さを有する。

【0008】

第１の導電型はｎ型であってもよく、第２の導電型はｐ型であってもよい。この場合、ドリフト層はｎドープ層である。あるいは、第１の導電型はｐ型であり、第２の導電型はｎ型である。

【0009】

層という用語は、例えばコーティング又は堆積プロセスによって下にある材料上に形成された元素に限定されず、例えば材料組成及びドーピング濃度のうちの少なくとも一方に関して、ある元素の、同じ元素の１つ以上の隣接するサブ領域とは異なるサブ領域も含む。例えば、半導体ウェハ又は半導体ウェハから形成された半導体ボディの異なるようにドープされたサブ領域も層と呼ばれる。

【0010】

本方法は、以下に記載される改変された実施形態のいずれかによるステップを含むことができる。方法ステップは、互いに任意の順序で実行することができる。例示的には、方法ステップは、以下に記載されるような順序で実行される。

【0011】

第１に、方法は、第１の導電型のドリフト層を提供するステップを含む。例えば、ドリフト層はＳｉＣウェハの一部である。ＳｉＣウェハは、さらなる層を含んでもよい。例えば、ドリフト層は、ＳｉＣウェハの表面を形成する。

【0012】

ドリフト層を提供するステップの後、方法は、ドリフト層上に第１の導電型のソース層を形成するステップを含む。例えば、ソース層は、ＳｉＣウェハの表面上に直接形成される。

【0013】

ドリフト層上にソース層を形成するステップの後に、方法は、ソース層を貫通してドリフト層内へと延在する絶縁トレンチゲート電極を形成するステップを含む。

【0014】

本方法は、最大８％のドーピング変動を有する均質ドーピング領域を有するインプラント層を製造するために、第１の導電型とは異なる第２の導電型のイオンをドリフト層に注入するステップをさらに含み、均質ドーピング領域は、ソース層とドリフト層との間に配置され、少なくとも１５０ｎｍの均質ドーピング領域厚さを有する。最大８％以下の変動を有するドーピング濃度プロファイルは、例えば数学的最適化によって定義されるインプラント層内の平坦領域を画定することによって得られる。例えば、ドーピング濃度は、最初の０ｎｍ～４００ｎｍの深さにおいて最大に平坦である。この方法ステップは、例えば、ソース層の形成後に形成される。イオンの注入は、絶縁トレンチゲート電極の形成前に行ってもよく、又は、形成後に行ってもよい。

【0015】

例えば、イオンを注入するステップは、イオンエネルギーの異なる複数の注入サブステップを含む。したがって、インプラント層内の結果として生じるドーピングプロファイルは、単一のインプラントの重ね合わせによって形成される。例えば、埋め込まれたイオンのエネルギー及び供与量は、サブステップごとに変化する。例えば、各サブステップの供与量及びエネルギーの数学的最適化は、均質ドーピング領域が得られるように垂直方向のドーピングプロファイルを形成することを可能にする。例えば、サブステップの数は、少なくとも２又は少なくとも３及び／又は最大２０又は最大１０である。例えば、エネルギーは、各サブステップについて１０～４００ｋｅＶのエネルギー範囲内にある。例えば、エネルギーがより高くなる結果として、イオンがより深く注入される。

【0016】

少なくとも一実施形態によれば、イオンを注入するステップは、異なる深さにわたってイオンを注入することを含み、異なる深さの供与量は、数値最適化に基づいて得られる。

【0017】

さらに、パワー半導体デバイスが記述される。
少なくとも１つの実施形態に応じて、パワー半導体デバイスは、第１の導電型のドリフト層と、ドリフト層上の第１の導電型のソース層と、ソース層を貫通してドリフト層内へと延在する絶縁トレンチゲート電極と、第１の導電型とは異なる第２の導電型のインプラント層とを備える。インプラント層は、最大８％のドーピング変動を有する均質ドーピング領域を含み、この均質ドーピング領域は、ソース層とドリフト層との間に配置され、少なくとも１５０ｎｍの均質ドーピング領域厚さを有する。

【0018】

例えば、パワー半導体デバイスは、大きい電流、例えば少なくとも１００アンペア及び／又は少なくとも１０００Ｖの電圧で動作するように構成される。

【0019】

絶縁トレンチゲート電極は、導電性ゲート層及びゲート絶縁層を含むことができる。ゲート絶縁層は、導電性ゲート層が半導体デバイス内の任意のｎドープ層及びｐドープ層から分離されるように、導電性ゲート層を取り囲むことができる。ゲート層は、例示的に、ゲート絶縁層に完全に埋め込まれている。

【0020】

絶縁トレンチゲート電極は、半導体材料の凹部内のインプラント層と同じ平面内に配置され、これは、ドリフト層内へと延在し、ソース層に隣接し、これらはゲート絶縁層によって互いに分離され、ゲート絶縁層は、ゲート層もドリフト層から分離する。例示的には、ゲート絶縁層もゲート層の上に配置され、したがってゲート層をソース電極から絶縁する。

【0021】

パワー半導体デバイスは、例えば、トレンチＭＯＳＦＥＴである。
トレンチＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）は、ソース側に、第１の導電型のソース層と、第１の導電型とは異なる第２の導電型のチャネル層（又はチャネルインプラント若しくはインプラント層）とを備える。ソース電極の形態のコンタクトは、ソース層及びチャネル層に接触する。トレンチゲート電極が、ソース側で、ソース層及びチャネル層の側方に配置される。

【0022】

「横」方向は、ソース側に平行な方向を意味するものとする。半導体層のソース側の上部にトレンチゲート電極を有する平面ＭＯＳＦＥＴと比較して、トレンチＭＯＳＦＥＴによってより高いセル密度を得ることができる。

【0023】

ＭＯＳＦＥＴは、第１の導電型のドリフト層と、ドリフト層よりも高濃度にドープされた第１の導電型のドレイン層とをさらに備えることができる。ドレイン層は、ドレイン電極の形態のコンタクトに接触することができる。

【0024】

他の電界効果トランジスタと同様に、ＭＯＳＦＥＴは電圧制御抵抗器として作用し、これは、ゲート－ソース電圧を使用してドレインとソースとの間の抵抗を変化させることができ、したがって抵抗によって電流を数桁変化させることができることを意味する。ＭＯＳ構造におけるこの抵抗変化を理解するための鍵は、ゲートによって制御される導電性チャネルの生成である。

【0025】

パワーＭＯＳＦＥＴは、例えば少なくとも１００アンペア、例えば最大数百アンペアの大電流を伝導及び遮断するように最適化された金属酸化膜半導体電界効果トランジスタの特殊化バージョンである。代替的に又は加えて、電圧は１０００ボルト以上になってもよい。

【0026】

パワー半導体デバイスは、例えば、トレンチＩＧＢＴである。
トレンチＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）は、ソース側（エミッタ側とも呼ばれる）に、第１の導電型のソース層（エミッタ層とも呼ばれる）と、第１の導電型とは異なる第２の導電型のインプラント層（チャネルインプラント又はベース層とも呼ばれる）とを備える。ソース電極（エミッタ電極とも呼ばれる）の形態のコンタクトは、ソース層及びチャネル層に接触する。トレンチゲート電極が、ソース側で、ソース層及びチャネルインプラントの側方に配置される。

【0027】

ＩＧＢＴは、第１の導電型のドリフト層と、ドリフト層よりも高濃度にドープされた第２の導電型のコレクタ層とをさらに備えることができる。コレクタ層は、コレクタ電極の形態のコンタクトと接触する。

【0028】

炭化ケイ素（ＳｉＣ）は、シリコンよりも約１桁大きい最大絶縁破壊電界を有する、バンドギャップの大きい材料である。ＳｉＣは、ＭＯＳＦＥＴ又はＩＧＢＴなどのパワー半導体デバイスの製造に使用するための有利な材料と考えられる。例えば、炭化ケイ素ＭＯＳＦＥＴについて最大６．５ｋＶの電圧を得ることができる。

【0029】

例えば、ＭＯＳＦＥＴのチャネルとして作用するインプラント層の最適なドーピング濃度プロファイルは、例えば、最初の２００ｎｍで最大に平坦になるように数学的最適化によって得ることができる。「最大に平坦な変動」とは、チャネルインプラントの均質ドーピング領域におけるチャネルドーピング濃度プロファイルの変動が、チャネルの他のエリアにおけるチャネルドーピング濃度プロファイルの変動よりも低いことを意味する。チャネルインプラントの均質ドーピング領域におけるチャネルドーピング濃度の変動は、最大８％である。これにより、チャネルに沿った閾値電圧の優れた制御が可能になる。トレンチデバイスの垂直方向のチャネル長は、適切な注入エネルギーを選択することによって選ばれる。例えば、（数値的又は数学的）最適化は、各インプラントの供与量を得るために、所望の表面濃度及びその許容可能な変動を制約として使用して実行される。

【0030】

記載された方法を使用して、均質ドーピング領域を含む第２の導電型のインプラント層を得ることができる。インプラント層内で、第２の導電型のドーパント濃度は、インプラント層へと延在するソースドーピングのテールによって引き起こされ得る第１の導電型のドーパント濃度よりも著しく大きい。その結果、有効ドーピングプロファイルの変動性が低減される。さらに、ドレイン誘起障壁低下（ＤＩＢＬ）に対する脆弱性を低減することができる。

【0031】

改変された実施形態によれば、均質ドーピング領域のチャネルドーピング濃度プロファイルは、２ｘ１０^１７１／ｃｍ^３～９ｘ１０^１７１／ｃｍ^３の範囲内の濃度を有する。これにより、低い閾値電圧を達成することができる。

【0032】

改変された実施形態によれば、均質ドーピング領域厚さは少なくとも２００ｎｍである。これにより、低い閾値電圧を得ることができる。

【0033】

改変された実施形態によれば、均質ドーピング領域厚さは最大４００ｎｍである。これはまた、良好に制御された均一な閾値電圧を促進する。

【0034】

本発明の改変された実施形態によれば、均質ドーピング領域内のドーピングの変動は、最大４％である。これは、例えば、チャネルとして作用することができるインプラント層に沿った閾値電圧の制御をさらに改善する。

【0035】

本発明の改変された実施形態によれば、以下の基準のうちの少なくとも１つが適用される。

【0036】

－ソース層が、５０ｎｍ～１５０ｎｍの間の厚さを有する、
－ソース層が、１００ｎｍ～１５０ｎｍの間の厚さを有する、
－ソース層が、１ｘ１０^１８１／ｃｍ^３～１ｘ１０^２０１／ｃｍ^３の間のドーピング濃度を有する。

【0037】

本発明の改変された実施形態によれば、ソース層を貫通してドリフト層内へと絶縁トレンチゲート電極を形成するステップは、インプラント層を生成するイオンをドリフト層に注入するステップの前、又は、インプラント層を生成するためにイオンをドリフト層に注入するステップの後に行われる。したがって、手順ステップは非常に柔軟に実行することができる。これにより、製造プロセスを、実行される他の製造ステップと調和させることが可能になる。これは、より多くの実装可能性を可能にするという利点を有する。

【0038】

本発明の改変された実施形態によれば、イオンをドリフト層に注入するステップの前又は後に、本方法は、ドリフト層の一区画が露出するようにソース層を部分的に除去するステップを含む。これはまた、手順工程を非常に柔軟に実行することができることを改善する。これにより、製造プロセスを、実施される他の製造ステップと調和させることが可能になる。これは、より高い実装柔軟性をもたらすという利益を有する。

【0039】

本発明の改変された実施形態によれば、ソース層を形成するステップは、エピタキシャル成長によって為される。エピタキシャル成長を使用して、例えば所望の公称ドーピング値から全ウェハにわたって最大１０％の偏差で、ドーピング濃度を極めて良好に制御することができる。微視的スケールでの均一性がさらに高くなり得る。さらに、ドーピング濃度の急激な変化を伴うプロファイルを得ることができる。したがって、注入を使用したドーピングとは対照的に、隣接する半導体材料内へと延在するドーピング濃度の意図しないテールを低減又は回避することができる。例えば、ソース層などのエピタキシャル成長ドープ層のドーピング濃度は、隣接する半導体材料内で、ドープ層の厚さの２０％以内のドープ層のドーピング濃度の５０％の値まで減少することができる。

【0040】

例えば、後のステップで、下にある半導体材料が一区画において露出されるように、ソース層が部分的に除去される。例えば、ソース電極の少なくとも一部は、横方向において、完成したデバイス内のインプラント層を表す露出した半導体材料上のソース層の側方に形成される。例えば、ソース電極は、インプラント層に直接隣接する。ソース層の部分的な除去は、インプラント層の形成の前又は後に形成されてもよい。例えば、完成したデバイスのインプラント層の上に存在する半導体材料全体が、インプラントを含まない。

【0041】

その結果、顕著なソーステールを低減又は回避することができる。チャネルドーピングがソース及び増強テールの両方を補償する必要があるため、そのような顕著なソーステールは、チャネル及び増強プロファイル設計を複雑にする。

【0042】

上述した方法は、例えば、上述したパワー半導体デバイスの製造に適している。したがって、方法に関連して説明した特徴は、パワー半導体デバイスにも適用され、逆もまた同様である。

【0043】

本発明のこれらの態様及び他の態様は、以下に記載される例示的な実施形態を参照して諒解され、明らかになるであろう。

【図面の簡単な説明】

【0044】

【図1a】従来技術によるインプラント層、正味チャネルドーピング、ソース及び正味ソースの濃度の概略深さプロファイルを示す図である。

【図1b】従来技術によるインプラント層、正味チャネルドーピング、ソース及び正味ソースの濃度の別の概略深さプロファイルを示す図である。

【図2】本発明の例示的な実施形態によるパワー半導体デバイスを示す図である。

【図3A】本発明の第１の例示的な実施形態による方法の流れ図である。

【図3B】本発明の第２の例示的な実施形態による方法の流れ図である。

【図4A】本発明の第１の例示的な実施形態による第１の方法ステップを概略的に示す図である。

【図4B】本発明の第１の例示的な実施形態による第２の方法ステップを概略的に示す図である。

【図4C】本発明の第１の例示的な実施形態による第３の方法ステップを概略的に示す図である。

【図4D】本発明の第１の例示的な実施形態による第４の方法ステップを概略的に示す図である。

【図5】本発明の例示的な実施形態によるチャネルドーピング濃度の概略深さプロファイルを示す図である。

【図6】本発明の例示的な実施形態によるインプラント層、正味チャネルドーピング、ソース及び正味ソースの濃度の概略深さプロファイルを示す図である。

【図7】本発明の例示的な実施形態によるチャネルドーピング濃度変動の概略深さプロファイルを示す図である。

【発明を実施するための形態】

【0045】

例示的な実施形態の説明
図１ａ及び図１ｂは、従来技術によるチャネルインプラント（ｃｉ）、正味チャネルドーピング（ｎｃｄ）、ソース（ｓ）及び正味ソース（ｎ）の濃度の別の概略深さプロファイルを示す図である。正味チャネルドーピングは、ｎドーパントがｐドーパントを局所的に補償するため、ｐドーパントを意味する実際の注入チャネルドーパントからのｎドーパントを意味する注入ソースの減算から生じる。したがって、得られる「正味チャネル」は、濃度がより低く、長さがより短い。ソースについても同様である。

【0046】

図１ａ及び図１ｂに基づいて、満足のいくチャネルインプラントプロファイルを達成するいくつかの困難が示されている。すなわち、図１ａに示すように、ｐチャネルインプラントは、有効プロファイルの変動性が低減されるようにｎソースのテールよりも大幅に高くなければならない。低い閾値電圧を達成するには、前の態様とは対照的に、約３×１０^１７～５×１０^１７の表面濃度が必要である。チャネル長及びドーピングは独立していない。さらに、図１ａのプロファイルは、より低いドーピング及びより低いチャネル長を有する。したがって、それは、ドレイン誘起障壁低下（ＤＩＢＬ）に対して非常に脆弱である。さらに、短チャネル長及び低ドーピングは、非常に容易に空乏化するため、遮断を保証しない。

【0047】

ＤＩＢＬ効果は、ＭＯＳＦＥＴにおける短チャネル効果であり、その元の形態では、より高いドレインバイアス電圧における通常遮断トランジスタの閾値電圧の低下を指す。約１μｍを超えるチャネル長を有するチャネルなどの長いチャネルを有する古典的な平面電界効果トランジスタでは、チャネルの狭小化は、基板とゲートとの組み合わせがそれをドレインに対して静電的に遮蔽し、閾値電圧がドレインバイアス電圧とは無関係であるように、ドレインコンタクトから十分遠く離れて生じる。これは、より短いチャネルではもはや当てはまらない。ドレインはチャネルに影響を及ぼすのに十分近く、その結果、高いドレインバイアス電圧がトランジスタを早期にオンにすることができる。さらに、図１ｂに示すように、テールインプラントの一部がチャネルの後に存在してもよく、低ドープ強化層を実現する。

【0048】

図２は、本発明の実施形態によるパワー半導体デバイス１の一例としてのＭＯＳＦＥＴを示す。

【0049】

半導体パワーデバイス１は、第１の導電型のドリフト層３と、第１の導電型のソース層４とを備える。ドリフト層３とソース層４との間には、チャネルインプラントとして作用するインプラント層６が配置されている。半導体パワーデバイス１のソース側では、ソース電極７がソース層４及びインプラント層６と電気的に接触する。ソース電極７は、横方向においてソース層４の側方に配置されている。ソース電極７は、インプラント層６に直接隣接する。

【0050】

半導体パワーデバイスのソース側とは反対の側で、半導体パワーデバイス１は底層２を備える。ＭＯＳＦＥＴでは、底層は第１の導電型であり、ドレイン層として作用する。底層に電気的に接触する電極は、単純化のために明示的に示されていない。

【0051】

底層２、ドリフト層３、及びインプラント層６は、ＳｉＣ基板（又はウェハ）の別様にドープされた部分領域によって形成されてもよい。ソース層４は、基板上に、例えばエピタキシャルに堆積されるＳｉＣ層である。

【0052】

半導体パワーデバイス１は、絶縁ゲート電極５の導電性ゲート層をソース層４、インプラント層６、及びドリフト層３から電気的に絶縁するゲート絶縁層８を有する絶縁トレンチゲート電極５をさらに備える。絶縁トレンチゲート電極５は、ソース層４及びインプラント層６を貫通してドリフト層３内へと延在する。

【0053】

この例示的な実施形態及び以下の例示的な実施形態において、第１の導電型はｎ型であり、第２の導電型はｐ型である。したがって、ドリフト層３はｎドープ層であり、ソース層４はｎ型である。注入されたイオン及びインプラント層６はｐ型である。しかしながら、すべての例示的な実施形態において、デバイス構造はまた、第１の導電型がｐ型であり、第２の導電型がｎ型であるように、導電性に関して反転されてもよい。

【0054】

インプラント層は、ソース層４とドリフト層３との間に配置された均質ドーピング領域６ａを備える。矢印を使用して図２に示すように、半導体パワーデバイス１のソース側に垂直な方向において、均質ドーピング領域６ａは、少なくとも１５０ｎｍの均質ドーピング領域厚さ６ｂを有する。均質ドーピング領域６ａ内では、ドーピング変動は最大８％又は最大４％になる。例えば、均質ドーピング領域６ａは、ソース層４と、ドリフト層３とインプラント層６との間の遷移部３ａとの間に延在し、均質ドーピング領域６ａはインプラント層６よりも薄くてもよい。例えば、均質ドーピング領域６ａは、遷移部３ａから離間している。

【0055】

パワー半導体デバイス１はまた、異なるタイプのトレンチパワー半導体デバイス、例えばトレンチＩＧＢＴであってもよい。ＩＧＢＴでは、底層２は第２の導電型であり、コレクタ層として作用する。

【0056】

図３Ａは、本発明の第１の実施形態による方法の流れ図を示す。本方法は、ＭＯＳＦＥＴ又はＩＧＢＴ（図２参照）等のトレンチ炭化ケイ素（ＳｉＣ）パワー半導体デバイス１の製造に好適である。この方法によって製造されるパワー半導体デバイス１は、ドリフト層３と、ソース層４と、絶縁トレンチゲート電極５と、チャネル層６と、ソース電極７とを備える。

【0057】

本方法は、
参照符号「１００」によって示されるステップによれば、方法は、例えば基板９の部分領域として、第１の導電型のドリフト層３を提供するステップを含む（図４Ａ参照）。

【0058】

参照符号「２００」によって示されるステップによれば、本方法は、エピタキシャル成長によってドリフト層３上に第１の導電型のソース層４を形成するステップを含む（図４Ａ参照）。

【0059】

参照符号「３００」によって示されるステップによれば、本方法は、ソース層４を貫通してドリフト層３内へと延在する絶縁トレンチゲート電極５を形成するステップを含む（図４Ｂ参照）。

【0060】

参照符号「３５０」によって示されるステップによれば、本方法は、ドリフト層３の一区画が露出するようにソース層４を部分的に除去するステップを含む（図４Ｃ参照）。あるいは、本方法は、参照符号「４５０」で示されるステップを含み、これは方法ステップ「４００」の後に実行される（第２の実施形態による方法の流れ図が示されている図４Ｂを参照されたい）。参照符号「４５０」によって示されるこのステップによれば、本方法は、ドリフト層３の一区画が露出するようにソース層４を部分的に除去するステップを含む。

【0061】

参照符号「４００」によって示されるステップによれば、本方法は、インプラント層６を生成するために第１の導電型とは異なる第２の導電型のイオンをドリフト層３に注入するステップを含む。

【0062】

インプラント層６のドーピング濃度プロファイルは、最初の０ｎｍ～４００ｎｍの深さにおいて最大に平坦であるように数学的最適化によって定義される均質ドーピング領域を含み、深さは、ソース層４が形成されるドリフト層の表面から測られる。当該領域は、ドリフト層３の外面３ａに隣接して位置している。

【0063】

最後に、ソース層４を貫通してドリフト層３内へと絶縁トレンチゲート電極５を形成するステップ「３００」は、インプラント層６を生成するためにイオンをドリフト層３に注入するステップ「４００」の前に行ってもよい。あるいは、ソース層４を貫通してドリフト層３内へと絶縁トレンチゲート電極５を形成するステップ「３００」は、インプラント層６を生成するためにイオンをドリフト層３に注入するステップ「４００」の後に行ってもよい。後者の場合、ゲート酸化物層を通じた注入が防止され得る。インプラント層を生成するためのｎソースの注入を図４Ｄに示す。

【0064】

図５は、本発明の一実施形態によるインプラント層ドーピング濃度の概略深さプロファイルを示す。右側のグラフは、深さ０．００μｍ～１．５０μｍにおける深さプロファイルを示す。左側のグラフは、深さ０．００μｍ～０．２０μｍにおける深さプロファイルを示す。「ＣＰ」と記された曲線は、対数スケールにおける異なる深さに対するインプラント層ドーピング濃度のプロファイルを示す。インプラント層ドーピング濃度は、例えば、０．００μｍ～０．２０μｍの深さに対して１０^１７～１０^１８１／ｃｍ^３の濃度範囲で最大に平坦であり、それによって均質ドーピング領域６ａを提供する。右側のグラフの破線の曲線は、１０～４００ｋｅＶのエネルギー範囲内など、ｋｅＶ単位の異なるエネルギーに対する対数スケールのドーピング濃度を表す。より低いエネルギーのドーピング濃度の曲線は、より低い深さに及ぶ傾向がある。すべての曲線は、数値最適化に基づくプロファイル設計技法によって決定されている。例えば、最適化は、各インプラントの供与量を得るために、所望の表面濃度及びその許容可能な変動を制約として使用して実行される。インプラント層ドーピング濃度ＣＰのプロファイルは、異なる注入サブステップを表す破線による曲線の重ね合わせから生じる。

【0065】

図６は、本発明の例示的な実施形態による、チャネルインプラントとして作用するインプラント層６、正味チャネルドーピング、ソース及び正味ソースの濃度の概略深さプロファイルを対数スケールで示す図である。ここでは、０．００μｍ～１．３μｍの深さ範囲についての１／ｃｍ^３における濃度のプロファイルが示されている。例えば、ソース（ｓ）及び正味ソース（ｎ）は、０．００μｍ～０．１０μｍの深さ範囲について、１０^１９～１０^２０１／ｃｍ^３の範囲内の濃度を有する。この例示的な実施形態におけるソース層の厚さに対応する０．１０μｍの深さにおいて、ソース（ｓ）のドーピング濃度は急激に減少する。これは、例えば、ソース層４のエピタキシャル堆積によって得ることができ、結果、ソース層４を注入によって形成する必要はない。さらに、チャネルインプラントとして作用するインプラント層６（ｃｉ）は、０．００μｍ～０．１０μｍの深さ範囲について、正味チャネルドーピング（ｎｃｄ）は、０．１０μｍ～約０．４０μｍの深さ範囲について、１０^１７～１０^１８１／ｃｍ^３の範囲内の濃度を有する。この深さ範囲において、均質ドーピング領域６ａが形成される。さらに、正味チャネルドーピング（ｎｃｄ）は、０．４０μｍ～約１．３０μｍの深さ範囲について、１０^１４～１０^１５１／ｃｍ^３の範囲まで減少する濃度を有する。

【0066】

図７は、本発明の例示的な実施形態によるインプラント層ドーピング濃度変動の概略深さプロファイルを百分率で示す。０．００μｍ～０．２０μｍの深さ範囲についてのドーピングの絶対変動が、１０１％～９６％の範内囲で非常に小さいことが概略的に示されている（図７の縦座標は９０％から１０２％の間で延在する）。すなわち、チャネルプロファイルの均質ドーピング領域６ａにおけるドーピングの変動は、最大８％、理想的には最大４％である。

【0067】

本発明は、図面及び前述の説明において詳細に図示及び説明されてきたが、そのような図示及び説明は、図示的又は例示的であって限定的ではないと考えられるべきである。本発明は、開示された実施形態に限定されない。開示された実施形態に対する他の変更は、図面、開示、及び添付の特許請求の範囲の研究から、特許請求される発明の実践において当業者によって理解され、実施され得る。特許請求の範囲において、「備える（ｃｏｍｐｒｉｓｉｎｇ）」という単語は他の要素又はステップを排除するものではなく、不定冠詞「ａ」又は「ａｎ」は複数を除外しない。特定の手段が相互に異なる従属請求項に列挙されているというだけの事実は、これらの手段の組み合わせが有利に使用できないことを示すものではない。特許請求の範囲内のいかなる参照符号も、範囲を限定するものとして解釈されるべきではない。

【0068】

本出願は、欧州特許出願第２０２０１７６２．０号の優先権を主張し、その開示内容は参照により本明細書に組み込まれる。

【符号の説明】

【0069】

参照符号リスト
１ パワー半導体デバイス
２ 底層
３ ドリフト層
３ａ ドリフト層とインプラント層との間の遷移部
４ ソース層
５ 絶縁トレンチゲート電極
６ インプラント層
６ａ 均質ドーピング領域
６ｂ 均質ドーピング領域厚さ
７ コンタクト
８ 絶縁層
９ 基板
ｓ ソース
ｎ 正味ネットソース
ｃｉ チャネルインプラント
ＣＰ インプラント層ドーピング濃度
ｎｃｄ 正味チャネルドーピング
１００ 第１の導電型のドリフト層を提供すること
２００ ドリフト層上に第１の導電型のソース層を形成すること
３００ ソース層を貫通してドリフト層内へと絶縁ゲートトレンチ電極を形成すること
３５０ ドリフト層の一区画が露出するようにソース層を部分的に除去すること
４００ インプラント層を生成するために第２の導電型のイオンをドリフト層に注入すること
４５０ ドリフト層の一区画が露出するようにソース層を部分的に除去すること

【図1a】

【図1b】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図4C】

【図4D】

【図5】

【図6】

【図7】

【手続補正書】

【提出日】2023-05-22

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

絶縁トレンチゲート電極（５）を有する炭化ケイ素（ＳｉＣ）パワー半導体デバイス（１）を製造するための方法であって、
第１の導電型のドリフト層（３）を提供するステップ（１００）と、
前記ドリフト層（３）上に前記第１の導電型のソース層（４）を形成するステップ（２００）と、
前記ソース層（４）を貫通して前記ドリフト層（３）内へと延在する前記絶縁トレンチゲート電極（５）を形成するステップ（３００）と、
最大８％のドーピング変動を有する均質ドーピング領域（６ａ）を有する、前記第１の導電型とは異なる第２の導電型のインプラント層（６）を生成するために、前記第２の導電型のイオンを前記ドリフト層（３）に注入するステップ（４００）とを含み、
前記均質ドーピング領域（６ａ）は、前記ソース層（４）と前記ドリフト層（３）との間に配置され、少なくとも１５０ｎｍの均質ドーピング領域厚さ（６ｂ）を有する、方法。

【請求項2】

前記均質ドーピング領域が、２ｘ１０^１７１／ｃｍ^３～９ｘ１０^１７１／ｃｍ^３の範囲内のドーピング濃度を有する、請求項１に記載の方法。

【請求項3】

前記均質ドーピング領域厚さが、少なくとも２００ｎｍである、請求項１又は２に記載の方法。

【請求項4】

前記均質ドーピング領域厚さが、最大４００ｎｍである、請求項１～３のいずれかに記載の方法。

【請求項5】

前記インプラント層が、３００ｎｍ～７００ｎｍの厚さを有する、請求項１～４のいずれかに記載の方法。

【請求項6】

イオンを注入する前記ステップが、異なる深さにわたってイオンを注入することを含み、前記異なる深さの供与量が、数値最適化に基づいて得られる、請求項１～５のいずれかに記載の方法。

【請求項7】

イオンを注入する前記ステップが、イオンエネルギーの異なる複数の注入サブステップを含み、これにより、前記インプラント層内の結果として生じるドーピングプロファイルは、単一のインプラントの重ね合わせによって形成される、請求項１～６のいずれかに記載の方法。

【請求項8】

前記絶縁トレンチゲート電極（５）を形成する前記ステップ（３００）が、イオンを注入する前記ステップ（４００）の前又はイオンを注入する前記ステップ（４００）の後に実行される、請求項１～７のいずれかに記載の方法。

【請求項9】

前記方法が、イオンを注入する前記ステップ（４００）の前又は後に、前記ドリフト層（３）の一区画が露出するように前記ソース層（４）を部分的に除去するステップ（３５０、４５０）を含む、請求項１～８のいずれかに記載の方法。

【請求項10】

前記ソース層（４）を形成する前記ステップ（２００）が、エピタキシャル成長によって行われる、請求項１～９のいずれかに記載の方法。

【請求項11】

パワー半導体デバイス（１）であって、
第１の導電型のドリフト層（３）と、
前記ドリフト層（３）上の前記第１の導電型のソース層（４）と、
前記ソース層（４）を貫通して前記ドリフト層（３）内へと延在する絶縁トレンチゲート電極（５）と、
最大８％のドーピング変動を有する均質ドーピング領域（６ａ）を有する、前記第１の導電型とは異なる第２の導電型のインプラント（６）層であって、前記均質ドーピング領域（６ａ）が、前記ソース層（４）と前記ドリフト層（３）との間に配置され、少なくとも１５０ｎｍの均質ドーピング領域厚さ（６ｂ）を有する、インプラント層（６）とを備える、パワー半導体デバイス（１）。

【請求項12】

前記均質ドーピング領域が、２ｘ１０^１７１／ｃｍ^３～７ｘ１０^１７１／ｃｍ^３の範囲内のドーピング濃度を有する、請求項１１に記載のパワー半導体デバイス。

【請求項13】

前記均質ドーピング領域厚さが、少なくとも２００ｎｍである、請求項１１又は１２に記載のパワー半導体デバイス。

【請求項14】

前記均質ドーピング領域厚さが、最大４００ｎｍである、請求項１１～１３のいずれかに記載のパワー半導体デバイス。

【請求項15】

前記均質ドーピング領域におけるドーピング濃度の前記ドーピング変動が、最大４％である、請求項１１～１４のいずれかに記載のパワー半導体デバイス。

【請求項16】

前記ソース層（４）が、５０ｎｍ～１５０ｎｍの間の厚さを有すること、
前記ソース層（４）が、１００ｎｍ～１５０ｎｍの間の厚さを有すること、及び
前記ソース層（４）が、１ｘ１０^１８１／ｃｍ^３～１ｘ１０^２０１／ｃｍ^３の間のドーピング濃度を有すること、
のうちの少なくとも１つが適用される、請求項１１～１５のいずれかに記載のパワー半導体デバイス。

【国際調査報告】