特表 2023-547187 シュミットトリガー

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-11-09

(54)【発明の名称】シュミットトリガー

(51)【国際特許分類】

   H03K 3/353 20060101AFI20231101BHJP

   H03K 3/3565 20060101ALI20231101BHJP

【ＦＩ】

H03K3/353 A

H03K3/3565

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023525570

(86)(22)【出願日】2021-03-24

(85)【翻訳文提出日】2023-04-26

(86)【国際出願番号】 CN2021082554

(87)【国際公開番号】W WO2022116416

(87)【国際公開日】2022-06-09

(31)【優先権主張番号】202011385023.0

(32)【優先日】2020-12-01

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】520412486

【氏名又は名称】深▲セン▼市紫光同創電子有限公司

(74)【代理人】

【識別番号】100205936

【弁理士】

【氏名又は名称】崔 海龍

(74)【代理人】

【識別番号】100132805

【弁理士】

【氏名又は名称】河合 貴之

(72)【発明者】

【氏名】劉 煉閣

(72)【発明者】

【氏名】温 長清

(72)【発明者】

【氏名】梁 愛梅

(72)【発明者】

【氏名】楊 黎

(72)【発明者】

【氏名】張 千文

【テーマコード（参考）】

5J300

【Ｆターム（参考）】

5J300QA12

5J300SB02

5J300TB08

(57)【要約】

本出願は、入力ノードと接続ノード間に直列に接続された第１インバーターと、接続ノードと帰還ノード間に直列に接続された第２インバーターと、帰還ノードと出力ノード間に直列に接続された第３インバーターと、接続ノードと帰還ノード間に結合され給電電源に接続された第１調整分岐回路と第３調整分岐回路と、結合された接続ノードと帰還ノード間に結合されグランドに接続された第２調整分岐回路と第４調整分岐回路と、を備え、第２インバーター、第１調整分岐回路と第３調整分岐回路は第１正帰還ループを構成し、第２インバーター、第２調整分岐回路と第４調整分岐回路は第２正帰還ループを構成するシュミットトリガーを提供する。第１正帰還ループは、出力ノードが出力するＨｉｇｈ－Ｌｏｗ入力電圧が上昇し、第１フリップフロップポイントが右にシフトするように導通し、第２正帰還ループは、出力ノードが出力するＬｏｗ－Ｈｉｇｈ入力電圧が低下し、第２フリップフロップポイントが左にシフトするように導通して、ヒステリシス効果を達成することができる。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力ノードと接続ノード間に直列に接続された第１インバーターと、前記接続ノードと帰還ノード間に直列に接続された第２インバーターと、前記帰還ノードと出力ノード間に直列に接続された第３インバーターと、を備え、前記接続ノードと前記帰還ノード間に結合され給電電源に接続された第１調整分岐回路と第３調整分岐回路と、前記接続ノードと前記帰還ノード間に結合されグランドに接続された第２調整分岐回路と第４調整分岐回路とをさらに備え、前記第２インバーター、第１調整分岐回路と第３調整分岐回路は第１正帰還ループを構成し、前記第２インバーター、第２調整分岐回路と第４調整分岐回路は第２正帰還ループを構成する、ことを特徴とするシュミットトリガー。

【請求項2】

前記第１インバーター、第２インバーターと第３インバーターはいずれも、前記給電電源と前記グランド間に直列に接続されたＰＭＯＳ管およびＮＭＯＳ管を含む、ことを特徴とする請求項１に記載のシュミットトリガー。

【請求項3】

前記第１調整分岐回路、第２調整分岐回路、第３調整分岐回路、第４調整分岐回路はいずれも、直列に接続されたスイッチユニットと調整ユニットを含む、ことを特徴とする請求項１に記載のシュミットトリガー。

【請求項4】

前記第１調整分岐回路は、前記給電電源と前記接続ノード間に直列に接続された第１スイッチユニットと第１調整ユニットを含み、前記第３調整分岐回路は、前記給電電源と前記接続ノード間に直列に接続された第３スイッチユニットと第３調整ユニットを含む、ことを特徴とする請求項３に記載のシュミットトリガー。

【請求項5】

前記第１スイッチユニット、第１調整ユニット、第３スイッチユニットと第３調整ユニットはいずれもＰＭＯＳ管であり、
前記第１スイッチユニットは第２ＰＭＯＳ管であり、第１調整ユニットは第３ＰＭＯＳ管であり、第３スイッチユニットは第４ＰＭＯＳ管であり、第３調整ユニットは第５ＰＭＯＳ管であり、
前記第２ＰＭＯＳ管のソースが給電電源に接続され、前記第２ＰＭＯＳ管のゲートが第１配置点に接続され、前記第２ＰＭＯＳ管のドレインが第３ＰＭＯＳ管のソースに接続され、前記第３ＰＭＯＳ管のゲートが帰還ノードに接続され、前記第３ＰＭＯＳ管のドレインが接続ノードに接続され、
前記第４ＰＭＯＳ管のソースが給電電源に接続され、前記第４ＰＭＯＳ管のゲートが第３配置点に接続され、前記第４ＰＭＯＳ管のドレインが第５ＰＭＯＳ管のソースに接続され、前記第５ＰＭＯＳ管のゲートが帰還ノードに接続され、前記第５ＰＭＯＳ管のドレインが接続ノードに接続される、ことを特徴とする請求項４に記載のシュミットトリガー。

【請求項6】

前記第２調整分岐回路は、前記接続ノードと前記グランド間に直列に接続された第２スイッチユニットと第２調整ユニットを含み、前記第４調整分岐回路は、前記接続ノードと前記グランド間に直列に接続された第４スイッチユニットと第４調整ユニットを含む、ことを特徴とする請求項３に記載のシュミットトリガー。

【請求項7】

前記第２スイッチユニット、第２調整ユニット、第４スイッチユニットと第４調整ユニットはいずれもＮＭＯＳ管であり、
前記第２スイッチユニットは第２ＮＭＯＳ管であり、第２調整ユニットは第３ＮＭＯＳ管であり、第４スイッチユニットは第４ＮＭＯＳ管であり、第４調整ユニットは第５ＮＭＯＳ管であり、
前記第２ＮＭＯＳ管のソースがグランドに接続され、前記第２ＮＭＯＳ管のゲートが第２配置点に接続され、前記第２ＮＭＯＳ管のドレインが第３ＮＭＯＳ管のソースに接続され、前記第３ＮＭＯＳ管のゲートが帰還ノードに接続され、前記第３ＮＭＯＳ管のドレインが接続ノードに接続され、
前記第４ＮＭＯＳ管のソースがグランドに接続され、前記第４ＮＭＯＳ管のゲートが第４配置点に接続され、前記第４ＮＭＯＳ管のドレインが第５ＮＭＯＳ管のソースに接続され、前記第５ＮＭＯＳ管のゲートが帰還ノードに接続され、前記第５ＮＭＯＳ管のドレインが接続ノードに接続される、ことを特徴とする請求項６に記載のシュミットトリガー。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、集積回路チップの技術分野に関し、特に、シュミットトリガーに関する。

【背景技術】

【0002】

一般的なインバーターでは、ノイズの影響により入力信号が閾値付近で反転して出力にノイズをもたらし、ヒステリシス効果を導入してシュミットトリガを形成することがある。

【0003】

先行技術である一般的なトリガー回路では、ＰＭＯＳ管とＮＭＯＳ管を介して正帰還を導入することでヒステリシス効果を実現している。しかし、グランドに接続されたＰＭＯＳ管と電源に接続されたＮＭＯＳ管は、ＥＳＤ（Ｅｌｅｃｔｒｏ-Ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ、静電気放電）という問題をもたらす可能性があり、ヒステリシスウィンドウは固定されており、調整のために構成することはできない。

【発明の概要】

【0004】

本出願の目的は、ヒステリシス効果を実現するためのシュミットトリガーを提供することである。

【0005】

上記目的を達成するために、本出願は、入力ノードと接続ノード間に直列に接続された第１インバーターと、前記接続ノードと帰還ノード間に直列に接続された第２インバーターと、前記帰還ノードと出力ノード間に直列に接続された第３インバーターとを備えるシュミットトリガーを提供し、前記シュミットトリガーは、前記接続ノードと前記帰還ノード間に結合され給電電源に接続された第１調整分岐回路と第３調整分岐回路と、前記接続ノードと前記帰還ノード間に結合されグランドに接続された第２調整分岐回路と第４調整分岐回路とをさらに備え、前記第２インバーター、第１調整分岐回路と第３調整分岐回路は第１正帰還ループを構成し、前記第２インバーター、第２調整分岐回路と第４調整分岐回路は第２正帰還ループを構成する。

【0006】

好ましくは、前記第１インバーター、第２インバーターと第３インバーターはいずれも、前記給電電源と前記グランド間に直列に接続されたＰＭＯＳ管和ＮＭＯＳ管を含む。

【0007】

好ましくは、前記第１調整分岐回路、第２調整分岐回路、第３調整分岐回路、第４調整分岐回路はいずれも、直列に接続されたスイッチユニットと調整ユニットを含む。

【0008】

好ましくは、前記第１調整分岐回路は、前記給電電源と前記接続ノード間に直列に接続された第１スイッチユニットと第１調整ユニットを含み、前記第３調整分岐回路は、前記給電電源と前記接続ノード間に直列に接続された第３スイッチユニットと第３調整ユニットを含む。

【0009】

好ましくは、前記第１スイッチユニット、第１調整ユニット、第３スイッチユニットと第３調整ユニットはいずれもＰＭＯＳ管である。

【0010】

好ましくは、前記第２調整分岐回路は、前記接続ノードと前記グランド間に直列に接続された第２スイッチユニットと第２調整ユニットを含み、前記第４調整分岐回路は、前記接続ノードと前記グランド間に直列に接続された第４スイッチユニットと第４調整ユニットを含む。

【0011】

好ましくは、前記第２スイッチユニット、第２調整ユニット、第４スイッチユニットと第４調整ユニットはいずれもＮＭＯＳ管である。

【発明の効果】

【0012】

本出願は以下の有益な効果を有する。本出願が提供するシュミットトリガーでは、入力ノードがローレベルである場合、帰還ノードがローレベルで、出力ノードがハイレベルであり、第１正帰還ループは、出力ノードが出力するＨｉｇｈ－Ｌｏｗフリップフロップポイントが右にシフトするように導通し、入力ノードがハイレベルである場合、帰還ノードがハイレベルで、出力ノードがローレベルであり、第２正帰還ループは、出力ノードが出力するＬｏｗ－Ｈｉｇｈフリップフロップポイントが左にシフトするように導通して、ヒステリシス効果を実現することができる。

【図面の簡単な説明】

【0013】

【図1】本出願の実施例のシュミットトリガーの回路を示す構造図である。

【図2】本出願の実施例のシュミットトリガーの入力出力特性を示す図である。

【発明を実施するための形態】

【0014】

本明細書の目的、技術的解決策および利点をより明確にするために、以下は、本明細書の具体的実施例および対応する添付図面と併せて、本明細書の技術的解決策を明確かつ完全に説明する。明らかに、説明された実施例は本明細書の一部の実施例に過ぎず、すべての実施例ではない。本明細書の実施例に基づいて、当業者は創造的な労働をすることなく得られた他の実施例は、すべて本明細書の保護範囲に含まれる。なお、矛盾しない限り、本出願の実施例および実施例中の特徴は互いに組み合わせることができることに留意されたい。

【0015】

本出願の明細書および特許請求の範囲並びに上記図面における「第１」、「第２」および「第３」などの用語は、異なる対象を区別するために使用され、特定の順序を記述することを意図するものではない。さらに、「含む」およびそれらのあらゆる変形は、非排他的な包含をカバーすることを意図している。例えば、一連のステップまたはユニットを含むプロセス、方法、システム、製品または装置は、列挙されたステップまたはユニットに限定されず、列挙されていないステップまたはユニット、またはこれらのプロセス、方法、製品または装置に固有である他のステップまたはユニットも含む。

【0016】

本出願の実施例は、ヒステリシスウィンドウ設定可能なシュミットトリガーを提供し、それは第１インバーター、第２インバーター、第３インバーターを備え、前記第１インバーターは入力ノードと接続ノード間に直列に接続され、前記第２インバーターは前記接続ノードと帰還ノード間に直列に接続され、前記第３インバーターは前記帰還ノードと出力ノード間に直列に接続され、ここで、前記第１インバーター、第２インバーター、第３インバーターは、反転機能のためのメイン信号経路である。

【0017】

前記シュミットトリガーは、第１調整分岐回路、第２調整分岐回路、第３調整分岐回路、第４調整分岐回路をさらに備え、前記第１調整分岐回路と第３調整分岐回路は前記接続ノードと前記帰還ノード間に結合されて給電電源に接続され、前記第２調整分岐回路と第４調整分岐回路は前記接続ノードと前記帰還ノード間に結合されてグランドに接続される。

【0018】

前記給電電源は回路用途に応じて１．２Ｖ、１．３５Ｖ、１．５Ｖ、１．８Ｖに構成可能である。

【0019】

前記第２インバーター、第１調整分岐回路と第３調整分岐回路は第１正帰還ループを構成し、入力ノードがローレベルである場合、帰還ノードがローレベルで、出力ノードがハイレベルであり、第１正帰還ループは、出力ノードが出力するＨｉｇｈ－Ｌｏｗ第１フリップフロップポイントが右にシフトするように導通し、前記第２インバーター、第２調整分岐回路と第４調整分岐回路は第２正帰還ループを構成し、入力ノードがハイレベルである場合、帰還ノードがハイレベルで、出力ノードがローレベルであり、第２正帰還ループは、出力ノードが出力するＬｏｗ－Ｈｉｇｈ第２フリップフロップポイントが左にシフトするように導通する。本出願の実施例が提供するシュミットトリガーは、第１、第２正帰還ループによってヒステリシス効果を実現する。

【0020】

一実施例では、前記第１調整分岐回路、第２調整分岐回路、第３調整分岐回路、第４調整分岐回路はいずれも、直列に接続されたスイッチユニットと調整ユニットを含み、上記各調整分岐回路のオンオフを制御することにより、フリップフロップポイントの位置をさらに調整する。さらに、上記各調整分岐回路の数は異なるアプリケーションに応じて設定することができ、異なるアプリケーション要件を満たすために複数のフリップフロップポイントの組み合わせをを提供することができる。

【0021】

好ましくは、前記第１調整分岐回路は、第１スイッチユニットと第１調整ユニットを含み、前記第１スイッチユニットと第１調整ユニットは前記給電電源と前記接続ノード間に直列に接続され、前記第３調整分岐回路は、第３スイッチユニットと第３調整ユニットを含み、前記第３スイッチユニットと第３調整ユニットは前記給電電源と前記接続ノード間に直列に接続される。ここで、第１スイッチユニット、第１調整ユニット、第３スイッチユニットと第３調整ユニットはいずれもＰＭＯＳ管である。

【0022】

具体的に、前記第１スイッチユニットは第２ＰＭＯＳ管であり、第１調整ユニットは第３ＰＭＯＳ管であり、第３スイッチユニットは第４ＰＭＯＳ管であり、第３調整ユニットは第５ＰＭＯＳ管である。

【0023】

第２ＰＭＯＳ管のソースは給電電源に接続され、第２ＰＭＯＳ管のゲートは第１配置点に接続され、第２ＰＭＯＳ管のドレインは第３ＰＭＯＳ管のソースに接続され、第３ＰＭＯＳ管のゲートは帰還ノードに接続され、第３ＰＭＯＳ管のドレインは接続ノードに接続される。

【0024】

第４ＰＭＯＳ管のソースは給電電源に接続され、第４ＰＭＯＳ管のゲートは第３配置点に接続され、第４ＰＭＯＳ管のドレインは第５ＰＭＯＳ管のソースに接続され、第５ＰＭＯＳ管のゲートは帰還ノードに接続され、第５ＰＭＯＳ管のドレインは接続ノードに接続される。

【0025】

好ましくは、前記第２調整分岐回路は、第２スイッチユニットと第２調整ユニットを含み、前記第２スイッチユニットと第２調整ユニットは前記グランドと前記接続ノード間に直列に接続され、前記第４調整分岐回路は、第４スイッチユニットと第４調整ユニットを含み、前記第４スイッチユニットと第４調整ユニットは前記グランドと前記接続ノード間に直列に接続される。ここで、第２スイッチユニット、第２調整ユニット、第４スイッチユニットと第４調整ユニットはいずれもＮＭＯＳ管である。

【0026】

具体的に、前記第２スイッチユニットは第２ＮＭＯＳ管であり、第２調整ユニットは第３ＮＭＯＳ管であり、第４スイッチユニットは第４ＮＭＯＳ管であり、第４調整ユニットは第５ＮＭＯＳ管である。

【0027】

第２ＮＭＯＳ管のソースはグランドに接続され、第２ＮＭＯＳ管のゲートは第２配置点に接続され、第２ＮＭＯＳ管のドレインは第３ＮＭＯＳ管のソースに接続され、第３ＮＭＯＳ管のゲートは帰還ノードに接続され、第３ＮＭＯＳ管のドレインは接続ノードに接続される。

【0028】

第４ＮＭＯＳ管のソースはグランドに接続され、第４ＮＭＯＳ管のゲートは第４配置点に接続され、第４ＮＭＯＳ管のドレインは第５ＮＭＯＳ管のソースに接続され、第５ＮＭＯＳ管のゲートは帰還ノードに接続され、第５ＮＭＯＳ管のドレインは接続ノードに接続される。

【0029】

一実施例では、前記第１インバーター、第２インバーターと第３インバーターはいずれも前記給電電源と前記グランド間に掛け渡されたＰＭＯＳ管およびＮＭＯＳ管を含み、前記第１インバーター、第２インバーターと第３インバーターはいずれも給電電源によって給電される。

【0030】

前記第１インバーターは第１ＰＭＯＳ管と第１ＮＭＯＳ管からなり、前記第２インバーターは第６ＰＭＯＳ管と第６ＮＭＯＳ管からなり、前記第３インバーターは第７ＰＭＯＳ管と第７ＮＭＯＳ管からなる。

【0031】

第１ＰＭＯＳ管のソースは給電電源に接続され、第１ＰＭＯＳ管のゲートは入力ノードに接続され、第１ＰＭＯＳ管のドレインは接続ノードにおいて第１ＮＭＯＳ管のドレインに接続され、第１ＮＭＯＳ管のゲートは入力ノードに接続され、第１ＮＭＯＳ管のソースはグランドに接続される。

【0032】

第６ＰＭＯＳ管のソースは給電電源に接続され、第６ＰＭＯＳ管のゲートは接続ノードに接続され、第６ＰＭＯＳ管のドレインは帰還ノードにおいて第６ＮＭＯＳ管のドレインに接続され、第６ＮＭＯＳ管のゲートは接続ノードに接続され、第６ＮＭＯＳ管のソースはグランドに接続される。

【0033】

第７ＰＭＯＳ管のソースは給電電源に接続され、第７ＰＭＯＳ管のゲートは帰還ノードに接続され、第７ＰＭＯＳ管のドレインは出力ノードにおいて第７ＮＭＯＳ管のドレインに接続され、第７ＮＭＯＳ管のゲートは帰還ノードに接続され、第７ＮＭＯＳ管のソースはグランドに接続される。

【0034】

本出願のシュミットトリガーでは、ＰＭＯＳ管は給電電源に接続され、ＮＭＯＳ管はグランドに接続されることにより、ＰＭＯＳ管が接地され、ＮＭＯＳ管が電源に接続される従来シュミットトリガーで生じるＥＳＤ問題を回避することができる。

【0035】

一実施例では、図１に示すように、ヒステリシスウィンドウ設定可能なシュミットトリガーを提供し、それは、入力ノードＩＮと接続ノードＡ間に直列に接続された第１インバーターと、前記接続ノードＡと帰還ノードＢ間に直列に接続された第２インバーターと、前記帰還ノードＢと出力ノードＯＵＴ間に直列に接続された第３インバーターとを備え、前記第１インバーター、第２インバーター、第３インバーターは、反転機能のためのメイン信号経路である。

【0036】

第１インバーターは第１ＰＭＯＳ管ＭＰ１と第１ＮＭＯＳ管ＭＮ１からなり、第１ＰＭＯＳ管ＭＰ１のソースは給電電源ＶＤＤに接続され、第１ＰＭＯＳ管ＭＰ１のゲートは入力ノードＩＮに接続され、第１ＰＭＯＳ管ＭＰ１のドレインは接続ノードＡにおいて第１ＮＭＯＳ管ＭＮ１のドレインに接続され、第１ＮＭＯＳ管ＭＮ１のゲートは入力ノードＩＮに接続され、第１ＮＭＯＳ管ＭＮ１のソースはグランドＧＮＤに接続される。

【0037】

第２インバーターは第６ＰＭＯＳ管ＭＰ６と第６ＮＭＯＳ管ＭＮ６からなり、第６ＰＭＯＳ管ＭＰ６のソースは給電電源ＶＤＤに接続され、第６ＰＭＯＳ管ＭＰ６のゲートは接続ノードＡに接続され、第６ＰＭＯＳ管ＭＰ６のドレインは帰還ノードＢにおいて第６ＮＭＯＳ管ＭＮ６のドレインに接続され、第６ＮＭＯＳ管ＭＮ６のゲートは接続ノードＡに接続され、第６ＮＭＯＳ管ＭＮ６のソースはグランドＧＮＤに接続される。

【0038】

第３インバーターは第７ＰＭＯＳ管ＭＰ７と第７ＮＭＯＳ管ＭＮ７からなり、第７ＰＭＯＳ管ＭＰ７のソースは給電電源ＶＤＤに接続され、第７ＰＭＯＳ管ＭＰ７のゲートは帰還ノードＢに接続され、第７ＰＭＯＳ管ＭＰ７のドレインは出力ノードＯＵＴにおいて第７ＮＭＯＳ管ＭＮ７のドレインに接続され、第７ＮＭＯＳ管ＭＮ７のゲートは帰還ノードＢに接続され、第７ＮＭＯＳ管ＭＮ７のソースはグランドＧＮＤに接続される。

【0039】

前記第１インバーター、第２インバーター、第３インバーターのＰＭＯＳ管は給電電源に接続され、ＮＭＯＳ管はグランドに接続されることにより、ＰＭＯＳ管が接地され、ＮＭＯＳ管が電源に接続される従来シュミットトリガーで生じるＥＳＤ問題を回避することができる。

【0040】

前記給電電源は、回路アプリケーションに応じて１．２Ｖ、１．３５Ｖ、１．５Ｖ、１．８Ｖに構成可能である。

【0041】

前記シュミットトリガーは第１調整分岐回路、第２調整分岐回路、第３調整分岐回路と第４調整分岐回路をさらに備え、前記第１調整分岐回路と第３調整分岐回路は前記接続ノードＡと前記帰還ノードＢ間に結合されて給電電源ＶＤＤに接続され、前記第２調整分岐回路と第４調整分岐回路は前記接続ノードＡと前記帰還ノードＢ間に結合されてグランドＧＮＤに接続される。

【0042】

前記第１調整分岐回路は、前記給電電源ＶＤＤと前記接続ノードＡ間に直列に接続された第１スイッチユニットと第１調整ユニットを含み、第１スイッチユニットは第２ＰＭＯＳ管ＭＰ２であり、第１調整ユニットは第３ＰＭＯＳ管ＭＰ３である。

【0043】

第２ＮＭＯＳ管ＭＰ２のソースは給電電源ＶＤＤに接続され、第２ＮＭＯＳ管ＭＰ２のゲートは第１配置点Ｓ１に接続され、第２ＮＭＯＳ管ＭＰ２のドレインは第３ＮＭＯＳ管ＭＰ３のソースに接続され、第３ＮＭＯＳ管ＭＰ３のゲートは帰還ノードＢに接続され、第３ＮＭＯＳ管ＭＰ３のドレインは接続ノードＡに接続される。

【0044】

前記第３調整分岐回路は、前記給電電源ＶＤＤと前記接続ノードＡ間に直列に接続された第３スイッチユニットと第３調整ユニットを含み、第３スイッチユニットは第４ＰＭＯＳ管ＭＰ４であり、第３調整ユニットは第５ＰＭＯＳ管ＭＰ５である。

【0045】

第４ＰＭＯＳ管ＭＰ４のソースは給電電源ＶＤＤに接続され、第４ＰＭＯＳ管ＭＰ４のゲートは第３配置点Ｓ３に接続され、第４ＰＭＯＳ管ＭＰ４のドレインは第５ＰＭＯＳ管ＭＰ５のソースに接続され、第５ＰＭＯＳ管ＭＰ５のゲートは帰還ノードＢに接続され、第５ＰＭＯＳ管ＭＰ５のドレインは接続ノードＡに接続される。

【0046】

前記第２調整分岐回路は、前記グランドＧＮＤと前記接続ノードＡ間に直列に接続された第２スイッチユニットと第２調整ユニットを含み、第２スイッチユニットは第２ＮＭＯＳ管ＭＮ２であり、第２調整ユニットは第３ＮＭＯＳ管ＭＮ３である。

【0047】

第２ＮＭＯＳ管ＭＮ２のソースはグランドＧＮＤに接続され、第２ＮＭＯＳ管ＭＮ２のゲートは第２配置点Ｓ２に接続され、第２ＮＭＯＳ管ＭＮ２のドレインは第３ＮＭＯＳ管ＭＮ３のソースに接続され、第３ＮＭＯＳ管ＭＮ３のゲートは帰還ノードＢに接続され、第３ＮＭＯＳ管ＭＮ３のドレインは接続ノードＡに接続される。

【0048】

前記第４調整分岐回路は、前記グランドＧＮＤと前記接続ノードＡ間に直列に接続された第４スイッチユニットと第４調整ユニットを含み、第４スイッチユニットは第４ＮＭＯＳ管ＭＮ４であり、第４調整ユニットは第５ＮＭＯＳ管ＭＮ５である。

【0049】

第４ＮＭＯＳ管ＭＮ４のソースはグランドＧＮＤに接続され、第４ＮＭＯＳ管ＭＮ４のゲートは第４配置点Ｓ４に接続され、第４ＮＭＯＳ管ＭＮ４のドレインは第５ＮＭＯＳ管ＭＮ５のソースに接続され、第５ＮＭＯＳ管ＭＮ５のゲートは帰還ノードＢに接続され、第５ＮＭＯＳ管ＭＮ５のドレインは接続ノードＡに接続される。

【0050】

本出願の実施例のシュミットトリガーの作業プロセスは以下のとおりである。
図２に示すように、入力ノードＩＮの入力電圧ＶＩＮがローレベルである場合、接続ノードＡの電圧が上昇し、帰還ノードＢの電圧が低下し、出力ノードＯＵＴがハイレベルで、第３ＰＭＯＳ管ＭＰ３と第５ＰＭＯＳ管ＭＰ５が導通し、第３ＮＭＯＳ管ＭＮ３と第５ＭＮ５が切断され、第６ＰＭＯＳ管ＭＰ６、第３ＰＭＯＳ管ＭＰ３、第５ＰＭＯＳ管ＭＰ５からなる正帰還ループが導通し、第６ＮＭＯＳ管ＭＮ６、第３ＮＭＯＳ管ＭＮ３、第５ＮＭＯＳ管ＭＮ５からなる正帰還ループが切断され、第１フリップフロップポイントＶ+が右にシフトし、入力ノードＩＮの入力電圧ＶＩＮがハイレベルである場合、接続ノードＡの電圧が低下し、帰還ノードＢの電圧が上昇し、出力ノードＯＵＴがローレベルであり、第３ＰＭＯＳ管ＭＰ３と第５ＰＭＯＳ管ＭＰ５が切断され、第３ＮＭＯＳ管ＭＮ３と第５ＭＮ５が導通し、第６ＰＭＯＳ管ＭＰ６、第３ＰＭＯＳ管ＭＰ３、第５ＰＭＯＳ管ＭＰ５からなる正帰還ループが切断され、第６ＮＭＯＳ管ＭＮ６、第３ＮＭＯＳ管ＭＮ３、第５ＮＭＯＳ管ＭＮ５からなる正帰還ループが導通し、第２フリップフロップポイントＶ-が左にシフトして、ヒステリシス効果を実現する。

【0051】

同時に、第１配置点Ｓ１は低電位で有効であり、第２ＰＭＯＳ管ＭＰ２の開閉を制御し、さらに第６ＰＭＯＳ管ＭＰ６、第２ＰＭＯＳ管ＭＰ２、第３ＰＭＯＳ管ＭＰ３からなる正帰還ループのオンオフを制御し、第３配置点Ｓ３は低電位で有効であり、第４ＰＭＯＳ管ＭＰ４の開閉を制御し、さらに第６ＰＭＯＳ管ＭＰ６、第４ＰＭＯＳ管ＭＰ４、第５ＰＭＯＳ管ＭＰ５からなる正帰還ループのオンオフを制御し、第２配置点Ｓ２は高電位で有効であり、第２ＮＭＯＳ管ＭＮ２の開閉を制御し、さらに第６ＮＭＯＳ管ＭＮ６、第２ＮＭＯＳ管ＭＮ２、第３ＮＭＯＳ管ＭＮ３からなる正帰還ループの開閉を制御し、第４配置点Ｓ４は高電位で有効であり、第２ＮＭＯＳ管ＭＮ４の開閉を制御し、さらに第６ＮＭＯＳ管ＭＮ６、第４ＮＭＯＳ管ＭＮ４、第５ＮＭＯＳ管ＭＮ５からなる正帰還ループの開閉を制御する。第１配置点Ｓ１、第２配置点Ｓ２、第３配置点Ｓ３、第４配置点Ｓ４は合計１６の組み合わせであり、ヒステリシスウィンドウのサイズを調整し、設定可能なヒステリシスウィンドウ電圧を実現し、第１配置点Ｓ１、第３配置点Ｓ３が高く、第２配置点Ｓ２、第４配置点Ｓ４が低いとき、回路にはヒステリシス効果がなく、第１配置点Ｓ１、第３配置点Ｓ３が低く、第２配置点Ｓ２、第４配置点Ｓ４が高いとき、ヒステリシスウィンドウが最大となる。

【0052】

以上は本出願の実施形態に過ぎず、当業者にとって、本出願の創作思想から逸脱しない前提下でなされた改良は、すべて本出願の保護範囲に含まれるべきである。

【図1】

【図2】

【国際調査報告】