特表 2023-547357 加工基板上にＭＭＩＣおよびＲＦデバイスを製造するための方法とシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-11-10

(54)【発明の名称】加工基板上にＭＭＩＣおよびＲＦデバイスを製造するための方法とシステム

(51)【国際特許分類】

   H01L 21/02 20060101AFI20231102BHJP

【ＦＩ】

H01L21/02 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023522756

(86)(22)【出願日】2021-10-13

(85)【翻訳文提出日】2023-06-12

(86)【国際出願番号】 US2021054835

(87)【国際公開番号】W WO2022081749

(87)【国際公開日】2022-04-21

(31)【優先権主張番号】63/091,777

(32)【優先日】2020-10-14

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】518137335

【氏名又は名称】クロミス，インコーポレイテッド

(74)【代理人】

【識別番号】100137969

【弁理士】

【氏名又は名称】岡部 憲昭

(74)【代理人】

【識別番号】100104824

【弁理士】

【氏名又は名称】穐場 仁

(72)【発明者】

【氏名】アクタス，オズギュル

(72)【発明者】

【氏名】オドノブリュードフ，ウラジミール

(72)【発明者】

【氏名】バセリ，セム

(57)【要約】

モノリシックマイクロ波集積回路（ＭＭＩＣ）システムは、成長基板と、成長基板に結合されたデバイス層と、デバイス層に結合された複数のＭＭＩＣデバイス素子と、複数のＭＭＩＣデバイス素子に結合された複数のメタライゼーション構造を含む。ＭＭＩＣシステムはまた、複数のメタライゼーション構造に結合されたキャリア基板と、キャリア基板に結合された冷却構造を含む。

【選択図】図３Ｇ

【特許請求の範囲】

【請求項1】

モノリシックマイクロ波集積回路（ＭＭＩＣ）システムであって、
成長基板と、
前記成長基板に結合されたデバイス層と、
前記デバイス層に結合された複数のＭＭＩＣデバイス素子と、
前記複数のＭＭＩＣデバイス素子に結合された複数のメタライゼーション構造と、
前記複数のメタライゼーション構造に結合されたキャリア基板と、
前記キャリア基板に結合された冷却構造と、
を備える、モノリシックマイクロ波集積回路（ＭＭＩＣ）システム。

【請求項2】

前記成長基板の熱膨張係数（ＣＴＥ）が前記デバイス層のＣＴＥと実質的に一致する、請求項１に記載のＭＭＩＣシステム。

【請求項3】

前記成長基板が多結晶セラミックコアを含む、請求項１に記載のＭＭＩＣシステム。

【請求項4】

前記多結晶セラミックコアが窒化アルミニウムを含む、請求項３に記載のＭＭＩＣシステム。

【請求項5】

前記デバイス層の厚さが１μｍを超える、請求項１に記載のＭＭＩＣシステム。

【請求項6】

前記厚さが１～１０μｍである、請求項５に記載のＭＭＩＣシステム。

【請求項7】

前記複数のＭＭＩＣデバイス素子にグランド／電源プレーンを接続する複数のビアをさらに備える、請求項１に記載のＭＭＩＣシステム。

【請求項8】

前記グランド／電源プレーンに結合された第２の冷却構造をさらに備える、請求項７に記載のＭＭＩＣシステム。

【請求項9】

前記キャリア基板に結合された第２のグランド／電源プレーンと、
前記第２のグランド／電源プレーンから前記複数の金属構造のうちの１つ以上に通じる第２の複数のビアと、
をさらに備える、請求項１に記載のＭＭＩＣシステム。

【請求項10】

前記第２のグランド／電源プレーンに結合された第２の冷却構造をさらに備える、請求項９に記載のＭＭＩＣシステム。

【請求項11】

前記デバイス層が窒化ガリウム（ＧａＮ）を含む、請求項１に記載のＭＭＩＣシステム。

【請求項12】

モノリシックマイクロ波集積回路（ＭＭＩＣ）システムを製造する方法であって、前記方法は、
成長基板と、前記成長基板に結合されたデバイス層とを含む加工基板を提供するステップと、
前記デバイス層を用いて複数のＭＭＩＣデバイス素子を製造するステップと、
複数の金属構造を含むキャリア基板を提供するステップと、
前記複数の金属構造を前記複数のＭＭＩＣ素子に接合するステップと、
前記成長基板の一部を除去するステップと、
前記キャリア基板の一部を除去するステップと、
前記成長基板に結合されたグランド／電源プレーンを形成するステップと、
前記グランド／電源プレーンから前記複数のＭＭＩＣデバイス素子のうちの１つ以上に通じる複数のビアを形成するステップと、
前記キャリア基板に冷却構造を接合するステップと、
を含む、ＭＭＩＣシステムを製造する方法。

【請求項13】

第２の冷却構造を前記グランド／電源プレーンに接合することをさらに含む、請求項１２に記載の方法。

【請求項14】

前記冷却構造を前記キャリア基板に接合する前に、
前記キャリア基板に結合された第２のグランド／電源プレーンを形成するステップと、
前記第２のグランド／電源プレーンから前記複数の金属構造のうちの１つ以上に通じる第２の複数のビアを形成するステップと、
をさらに含む、請求項１２に記載の方法。

【請求項15】

第２の冷却構造を前記グランド／電源プレーンに接合することをさらに含む、請求項１４に記載の方法。

【請求項16】

前記成長基板の熱膨張係数（ＣＴＥ）が前記デバイス層のＣＴＥと実質的に一致する、請求項１２に記載の方法。

【請求項17】

前記成長基板が多結晶セラミックコアを含む、請求項１２に記載の方法。

【請求項18】

前記多結晶セラミックコアが窒化アルミニウムを含む、請求項１７に記載の方法。

【請求項19】

前記デバイス層の厚さが１～１０μｍである、請求項１２に記載の方法。

【請求項20】

前記デバイス層が窒化ガリウム（ＧａＮ）を含む、請求項１９に記載の方法。

【請求項21】

モノリシックマイクロ波集積回路（ＭＭＩＣ）システムであって、
代替加工基板と、
前記代替加工基板に結合されたデバイス層と、
前記デバイス層に結合された複数のモノリシックマイクロ波集積回路（ＭＭＩＣ）デバイス素子と、
前記複数のＭＭＩＣデバイス素子に結合されたキャリア基板と、
前記代替加工基板に結合されたグランド／電源プレーンと、
前記グランド／電源プレーンを前記複数のＭＭＩＣデバイス素子に接続する複数のビアと、
前記グランド／電源プレーンに結合された冷却構造と、
を備える、モノリシックマイクロ波集積回路（ＭＭＩＣ）システム。

【請求項22】

前記代替加工基板の熱膨張係数（ＣＴＥ）が前記デバイス層のＣＴＥと実質的に一致する、請求項２１に記載のＭＭＩＣシステム。

【請求項23】

前記代替加工基板が多結晶セラミックコアを含む、請求項２１に記載のＭＭＩＣシステム。

【請求項24】

前記多結晶セラミックコアが窒化アルミニウムを含む、請求項２３に記載のＭＭＩＣシステム。

【請求項25】

前記デバイス層の厚さが１μｍを超える、請求項２１に記載のＭＭＩＣシステム。

【請求項26】

前記複数のＭＭＩＣデバイス素子に結合された第２のグランド／電源プレーンを接続する第２の複数のビアをさらに備える、請求項２１に記載のＭＭＩＣシステム。

【請求項27】

モノリシックマイクロ波集積回路（ＭＭＩＣ）システムを製造する方法であって、前記方法は、
成長基板と、前記成長基板に結合されたデバイス層とを含む加工基板を提供するステップと、
前記デバイス層を用いて複数のＭＭＩＣデバイス素子を製造するステップと、
キャリア基板を提供するステップと、
前記キャリア基板を前記複数のＭＭＩＣデバイス素子に接合するステップと、
前記成長基板を除去するステップと、
代替加工基板を前記デバイス層に接合するステップと、
前記代替加工基板の一部を除去するステップと、
前記代替加工基板に結合されたグランド／電源プレーンを形成するステップと、
前記グランド／電源プレーンから前記複数のＭＭＩＣデバイス素子のうちの１つ以上に通じる複数のビアを形成するステップと、
冷却構造を前記グランド／電源プレーンに接合するステップと、
を含む、モノリシックマイクロ波集積回路（ＭＭＩＣ）システムを製造する方法。

【請求項28】

前記キャリア基板の少なくとも一部を除去するステップをさらに含む、請求項２７に記載の方法。

【請求項29】

前記キャリア基板の残りの部分に結合された第２のグランド／電源プレーンを形成するステップと、
前記第２のグランド／電源プレーンから前記複数のＭＭＩＣデバイス素子のうちの１つ以上に通じる第２の複数のビアを形成するステップと、
をさらに含む、請求項２８に記載の方法。

【請求項30】

前記代替加工基板の熱膨張係数（ＣＴＥ）が、前記デバイス層のＣＴＥと実質的に一致する、請求項２７に記載の方法。

【請求項31】

前記代替加工基板が多結晶セラミックコアを含む、請求項２７に記載の方法。

【請求項32】

前記多結晶セラミックコアが窒化アルミニウムを含む、請求項３１に記載の方法。

【請求項33】

前記デバイス層の厚さが１μｍより大きい、請求項２７に記載の方法。

【請求項34】

モノリシックマイクロ波集積回路（ＭＭＩＣ）システムであって、
代替加工基板と、
前記代替加工基板に結合されたデバイス層と、
前記デバイス層に結合された複数のＭＭＩＣデバイス素子と、
前記代替加工基板に結合されたグランド／電源プレーンと、
前記グランド／電源プレーンを前記複数のＭＭＩＣデバイス素子に接続する複数のビアと、
前記グランド／電源プレーンに結合された冷却構造と、
を備える、モノリシックマイクロ波集積回路（ＭＭＩＣ）システム。

【請求項35】

前記代替加工基板の熱膨張係数（ＣＴＥ）が前記デバイス層のＣＴＥと実質的に一致する、請求項３４に記載のＭＭＩＣシステム。

【請求項36】

前記代替加工基板が多結晶セラミックコアを含む、請求項３４に記載のＭＭＩＣシステム。

【請求項37】

前記多結晶セラミックコアが窒化アルミニウムを含む、請求項３６に記載のＭＭＩＣシステム。

【請求項38】

前記デバイス層の厚さが１μｍ～１０μｍである、請求項３４に記載のＭＭＩＣシステム。

【請求項39】

前記複数のＭＭＩＣデバイス素子に結合されたキャリア基板をさらに備える、請求項３４に記載のＭＭＩＣシステム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照

【0002】

［0001］本出願は、２０２０年１０月１４日に出願された米国仮特許出願第６３／０９１，７７７号に対する優先権を主張し、その開示は、あらゆる目的のために参照により本明細書に組み込まれる。

【背景技術】

【0003】

［0002］高周波トランジスタまたは高電子移動度トランジスタ（ＨＥＭＴ）などの高周波、高性能無線周波数（ＲＦ）集積デバイスは、化合物半導体を使用して製造され得る。例えば、ＲＦデバイスを製造するために、窒化ガリウム（ＧａＮ）などのエピタキシャル層は、シリコン、炭化ケイ素（ＳｉＣ）、サファイア、または他の基板などの堆積ＧａＮとは異なる格子構造（または格子定数）を有する半導体キャリア基板上にＧａＮを堆積させることを含むヘテロエピタキシャル（エピ）成長プロセスによって形成され得る。ＧａＮとキャリア基板の間の格子不整合は、デバイスの歩留まりと性能に悪影響を与え得る欠陥、転位、およびひずみを引き起こし得る。さらに、ＧａＮ層およびキャリア基板は、異なる熱膨張係数（ＣＴＥ）を有し得る。熱処理（ＧａＮエピタキシャル成長など）により、ＧａＮに亀裂が入り、剥離や曲がりが起こることがあり、場合によってはキャリア基板を破壊したりする可能性がある。異なるＣＴＥは、基板ウェーハサイズを制限し、スケールを制限し、ＲＦデバイスおよびソリューションの全体的な製造コストの削減を妨げ得る。

【0004】

［0003］モノリシックマイクロ波集積回路（ＭＭＩＣ）デバイスは、マイクロ波周波数、例えば、３００ＭＨｚから３００ＧＨｚで動作する集積回路デバイスである。ＭＭＩＣデバイスは、マイクロ波混合、電力増幅、高周波スイッチングなどのアプリケーションに適している。ＲＦおよびＭＭＩＣデバイスの製造における進歩にもかかわらず、ＲＦおよびＭＭＩＣデバイスの製造に関連する改良された方法およびシステムに対する技術分野のニーズが存在する。

【発明の概要】

【0005】

［0004］本発明は、一般に、加工基板を用いてＲＦおよびＭＭＩＣデバイスを製造するための方法およびシステムに関する。より具体的には、本発明は、加工基板を用いてＭＭＩＣデバイス構造を製造するための方法およびシステムに関する。単なる例として、本発明は、ＭＭＩＣデバイスの高周波動作時の低損失を特徴とする代替加工基板に結合されたデバイス層を使用してＭＭＩＣデバイスを製造するための方法およびシステムに適用された。本方法および技術は、様々な半導体処理操作に適用することができる。

【0006】

［0005］本発明の実施形態によれば、モノリシックマイクロ波集積回路（ＭＭＩＣ）システムが提供される。ＭＭＩＣシステムは、成長基板と、成長基板に結合されたデバイス層と、デバイス層に結合された複数のＭＭＩＣデバイス素子とを含む。ＭＭＩＣシステムはまた、複数のＭＭＩＣデバイス素子に結合された複数のメタライゼーション構造と、複数のメタライゼーション構造に結合されたキャリア基板と、キャリア基板に結合された冷却構造を含む。

【0007】

［0006］本発明の別の実施形態によれば、ＭＭＩＣシステムを製造する方法が提供される。本方法は、成長基板と、成長基板に結合されたデバイス層とを含む加工基板を提供すること、デバイス層を使用して複数のＭＭＩＣデバイス素子を製造すること、および複数の金属構造を含むキャリア基板を提供することを含む。本方法はまた、複数の金属構造を複数のＭＭＩＣデバイス素子に接合し、成長基板の一部を除去し、キャリア基板の一部を除去することを含む。本方法は、成長基板に結合されたグランド／電源プレーンを形成すること、グランド／電源プレーンから複数のＭＭＩＣデバイス素子のうちの１つ以上に通じる複数のビアを形成すること、および冷却構造をキャリア基板に接合することをさらに含む。

【0008】

［0007］本発明の具体的な実施形態によれば、モノリシックマイクロ波集積回路（ＭＭＩＣ）システムが提供される。ＭＭＩＣシステムは、代替加工基板と、代替加工基板に結合されたデバイス層と、デバイス層に結合された複数のＭＭＩＣデバイス素子と、複数のメタライゼーション構造に結合されたキャリア基板を含む。ＭＭＩＣシステムはまた、代替加工基板に結合されたグランド／電源プレーン、グランド／電源プレーンを複数のＭＭＩＣデバイス素子に接続する複数のビア、およびグランド／電源プレーンに結合された冷却構造も含む。

【0009】

［0008］本発明の別の特定の実施形態によれば、ＭＭＩＣシステムを製造する方法が提供される。本方法は、成長基板と成長基板に結合されたデバイス層とを含む加工基板を提供すること、デバイス層を用いて複数のＭＭＩＣデバイス素子を製造すること、キャリア基板を提供すること、キャリア基板を複数のＭＭＩＣデバイス素子に接合し、成長基板を除去することを含む。本方法はまた、代替加工基板をデバイス層に接合すること、代替加工基板の一部を除去すること、代替加工基板に結合されたグランド／電源プレーンを形成すること、グランド／電源プレーンから複数のＭＭＩＣデバイス素子の１つ以上に通じる複数のビアを形成すること、および冷却構造をグランド／電源プレーンに接合することを含む。

【0010】

［0009］本発明の特定の実施形態によれば、モノリシックマイクロ波集積回路 （ＭＭＩＣ）システムが提供される。ＭＭＩＣシステムは、代替加工基板、代替加工基板に結合されたデバイス層、デバイス層に結合された複数のＭＭＩＣデバイス素子、代替加工基板に結合されたグランド／電源プレーン、グランド／パワープレーンを複数のＭＭＩＣデバイス素子に接続する複数のビア、およびグランド／電源プレーンに結合された冷却構造を含む。

【0011】

［0010］本発明の別の特定の実施形態によれば、ＭＭＩＣシステムを製造する方法が提供される。本方法は、成長基板と、成長基板に結合されたデバイス層とを含む加工基板を提供すること、ハンドル基板をデバイス層に接合すること、成長基板を除去することを含む。本方法はまた、代替加工基板をデバイス層に接合すること、ハンドル基板を除去すること、デバイス層を使用して複数のＭＭＩＣデバイス素子を製造すること、および代替加工基板の一部を除去することを含む。本方法は、代替加工基板の残りの部分に結合されたグランド／電源プレーンを形成すること、グランド／電源プレーンから複数のＭＭＩＣデバイス素子の１つ以上に通じる複数のビアを形成すること、および冷却構造をグランド／電源プレーンに接合することをさらに含む。

【0012】

［0011］本発明により、従来の技術よりも多くの利益が達成される。例えば、本発明の実施形態は、面積の大きな基板上での製造、ならびにより容易で迅速な製造ステップによって、より低コストで製造することができるＭＭＩＣデバイスを製造するためのシステムおよび方法を提供する。本発明のこれらの実施形態や、他の実施形態は、その利点および特徴の多くと共に、以下のテキストおよび添付の図と共により詳細に説明される。

【図面の簡単な説明】

【0013】

【図1】本発明の一実施形態による加工基板を示す簡略化された概略図である。

【図2】本発明の一実施形態による代替の工学構造を示す簡略化された概略図である。

【図3A】本発明の一実施形態による加工基板上に形成されたＭＭＩＣデバイス素子の断面図である。

【図3B】本発明の一実施形態による金属相互接続を備えたキャリア基板の断面図である。

【図3C】本発明の一実施形態による図３Ｃに図示される金属相互接続を有するキャリア基板に関し図３Ａに図示されるＭＭＩＣデバイス素子を有する加工基板の配置を示す断面図である。

【図3D】本発明の一実施形態による金属相互接続を備えたキャリア基板へのＭＭＩＣデバイス素子を備えた加工基板の接合を示す断面図である。

【図3E】本発明の一実施形態による加工基板の一部およびキャリア基板の一部の除去を示す断面図である。

【図3F】本発明の一実施形態による加工基板におけるビアの形成を示す断面図である。

【図3G】本発明の一実施形態によるキャリア基板への冷却構造の取り付けを示す断面図である。

【図3H】本発明の一実施形態によるＭＭＩＣシステムの製造方法を示す簡略化されたフローチャートである。

【図4A】本発明の一実施形態による両面冷却構造を利用する代替実施形態を示す断面図である。

【図4B】本発明の一実施形態による両面グランド／電源プレーンおよび冷却構造を利用する第２の代替実施形態を示す断面図である。

【図5A】本発明の一実施形態による加工基板のデバイス層に形成されたＭＭＩＣデバイス素子の断面図である。

【図5B】本発明の一実施形態によるＭＭＩＣデバイス素子へのキャリア基板の接合を示す断面図である。

【図5C】本発明の一実施形態による加工基板の一部の除去を示す断面図である。

【図5D】本発明の一実施形態によるデバイス層への代替加工基板の接合を示す断面図である。

【図5E】本発明の一実施形態による代替加工基板の一部の除去を示す断面図である。

【図5F】本発明の一実施形態による代替加工基板の残りの部分におけるビアの形成を示す断面図である。

【図5G】本発明の一実施形態によるキャリア基板の一部の除去を示す断面図である。

【図5H】本発明の一実施形態による代替加工基板への冷却構造の取り付けを示す断面図である。

【図5I】本発明の一実施形態によるＭＭＩＣシステムの製造方法を示す簡略化されたフローチャートである。

【図6】本発明の一実施形態による両面グランド／電源プレーンを利用する代替実施形態を示す断面図である。

【図7A】、本発明の一実施形態によるデバイス層を備えた加工基板の断面図である。

【図7B】本発明の一実施形態によるデバイス層へのハンドル基板の接合を示す断面図である。

【図7C】本発明の一実施形態による成長基板の除去を示す断面図である。

【図7D】本発明の一実施形態によるデバイス層への代替加工基板の接合を示す断面図である。

【図7E】本発明の一実施形態によるハンドル基板の除去を示す断面図である。

【図7F】本発明の一実施形態によるデバイス層におけるＭＭＩＣデバイス素子の形成を示す断面図である。

【図7G】本発明の一実施形態による代替加工基板の一部の除去を示す断面図である。

【図7H】本発明の一実施形態による代替加工基板の残りの部分におけるビアの形成を示す断面図である。

【図7I】本発明の一実施形態による代替加工基板への冷却構造の取り付けを示す断面図である。

【図7J】本発明の一実施形態によるＭＭＩＣシステムの製造方法を示す簡略化されたフローチャートである。

【図8A】本発明の一実施形態による薄型キャリア基板を利用する代替実施形態を示す断面図である。

【図8B】本発明の一実施形態による両面グランド／電力プレーンを利用する第２の代替実施形態を示す断面図である。

【発明を実施するための形態】

【0014】

［0046］ディスクリートＲＦデバイスおよびＭＭＩＣデバイスは、異なる設計制約を有し、異なる半導体構造から利益を得る。ディスクリートＲＦデバイス、ＭＭＩＣデバイスともに、熱抵抗が低く、ドレインソース寄生容量が低く、移動度が高くキャリア密度が高いことが好ましく、これによりＨＥＭＴ構造を含むデバイス構造に２次元電子ガスを形成できる。さらに、バッファ層およびデバイス表面でのトラップのため、ディスクリートＲＦデバイスとＭＭＩＣデバイス両方の電流崩壊が少ないことが好ましく、高電力動作に適したスルー基板ビアの形成に適合する必要がある。ディスクリートＲＦデバイスを特徴付けるこれらの設計上の制約および利点に加えて、ＭＭＩＣデバイスは、導波路として利用できる低基板損失、および高出力導波路に適した厚い（例えば、５０μｍ～１００μｍ程度の）半絶縁基板を有することが好ましい。

【0015】

［0047］図１は、本発明の一実施形態による、加工基板１００を示す簡略化された概略図である。図１に示される加工基板１００は、様々な電子および光学用途に適している。加工基板１００は、加工基板１００上に成長するエピタキシャル材料の熱膨張係数（ＣＴＥ）に実質的に一致するＣＴＥを有することができるコア１１０を含む。ＧａＮまたはＧａＮベースの材料を含み得るエピタキシャル材料１３０は、加工基板１００の素子として必要とされないので、オプションとして図示されるが、典型的には加工基板１００上に成長されるであろう。いくつかの実施形態において、加工基板１００は、加工基板上に堆積された、またはそうでなければ加工基板に接合された１つ以上の層または素子を含み得るので、加工基板構造と呼ばれる。

【0016】

［0048］窒化ガリウム（ＧａＮ）ベースの材料（ＧａＮベースの層を含むエピタキシャル層）の成長を含むアプリケーションについて、コア１１０は、多結晶セラミック材料、例えば、酸化イットリウムなどの結合剤を含み得る多結晶窒化アルミニウム（ＡｌＮ）である。コア１１０として利用できる他の材料としては、多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化ケイ素（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ_２Ｏ_３）等が挙げられる。コア１１０の厚さは、１００～１５００μｍ程度、例えば７５０μｍとすることができる。

【0017】

［0049］コア１１０は、シェルまたは封入シェルと呼ぶことができる第１の接着層１１２に封入され得る。一実施形態では、第１の接着層１１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含む。他の実施形態では、第１の接着層１１２の厚さは、例えば、１００Å～２，０００Åの範囲で変化する。ＴＥＯＳ酸化物は、前駆体としてＴＥＯＳを使用して堆積される酸化物材料を含み、いくつかの実施形態では接着層に利用することができるが、後で堆積された層と下地層または材料との間の接着を提供する他の材料（例えばセラミックス、特に、多結晶セラミックス）は、本発明の他の実施形態によって利用することができる。例えば、ＳｉＯ_２または他のケイ素酸化物（Ｓｉ_ｘＯ_ｙ）は、セラミック材料に良好に付着し得、その後の堆積、例えば導電性材料の堆積に適した表面を提供し得る。いくつかの実施形態において、第１の接着層１１２は、いくつかの実施形態においてコア１１０を完全に取り囲んで完全に封入されたコアを形成し、ＬＰＣＶＤプロセスまたは他の適切な堆積プロセスを用いて形成することができ、これは半導体プロセス、特に多結晶または複合基板および層と適合性があり得る。いくつかの実施形態では、第１の接着層１１２は、コア１１０の片面に形成され得る。第１の接着層１１２は、これに続く層が接着して加工基板の素子を形成する表面を提供する。

【0018】

［0050］封入された接着層を形成するためのＬＰＣＶＤプロセス、ガラス／誘電体上のスピン、炉ベースのプロセスなどを使用することに加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む、本発明の実施形態による他の半導体プロセスを利用することができる。一例として、コアの一部を被覆する堆積プロセスを利用することができる。つまり、コアをひっくり返すことができ、堆積プロセスを繰り返すことでコアの追加部分をコーティングすることができる。したがって、ＬＰＣＶＤ技術は、完全に封入された構造を提供するためにいくつかの実施形態において利用されるが、特定の用途に応じて、他の膜形成技術が利用され得る。

【0019】

［0051］第１の接着層１１２の上に導電層１１４が形成される。一実施形態では、導電層１１４は、第１の接着層１１２の周囲に形成されるポリシリコン（すなわち、多結晶シリコン）のシェルであるが、ポリシリコンがセラミック材料に対して貧弱な接着性を示すことがある。導電層１１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、５００～５，０００Å程度、例えば２，５００Åとすることができる。いくつかの実施形態では、ポリシリコン層は、第１の接着層１１２（例えば、ＴＥＯＳ酸化物層）を完全に取り囲むシェルとして形成することができ、それによって完全に封入された接着層を形成し、ＬＰＣＶＤプロセスを用いて形成することができる。他の実施形態では、導電性材料は、接着層の一部、例えば基板の上半分上に形成され得る。いくつかの実施形態では、導電性材料は、完全に封入された層として形成され得、続いて基板の片面上で除去され得る。

【0020】

［0052］一実施形態では、導電層１１４は、高度な導電性材料を提供するためにドープされたポリシリコン層とすることができる。例えば、導電層１１４は、ｐ型ポリシリコン層を提供するためにホウ素をドープしてもよい。いくつかの実施形態において、ホウ素によるドーピングは、１×１０^１９ｃｍ^－３から１×１０^２０ｃｍ^－３のレベルであり、高い導電性を提供する。異なるドーパント濃度の他のドーパント（例えば、１×１０^１６ｃｍ^－３から５×１０^１８ｃｍ^－３の範囲のドーパント濃度でのリン、ヒ素、ビスマスなど）を利用して、導電層での使用に適したｎ型またはｐ型半導体材料のいずれかを提供することができる。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0021】

［0053］導電層１１４の存在は、半導体加工用具、例えば静電チャック（ＥＳＣまたは電子チャック）を有する工具への加工基板の静電チャッキングの間に有用である。導電層１１４は、半導体加工ツールでの加工後の迅速なデチャックを可能にする。本発明の実施形態では、導電層は、接合を含む将来の処理中に、チャックとの電気的接触または電子チャックへの容量結合を可能にする。したがって、本発明の実施形態は、従来のシリコンウェーハで利用される方法で処理することができる基板構造を提供する。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。さらに、ＥＳＤチャッキングと組み合わせて、高い熱伝導率を有する基板構造を有することは、その後の加工層およびエピタキシャル層の形成、ならびにその後のデバイス製造ステップのためのより良い堆積条件を提供し得る。例えば、より低い応力、より均一な堆積厚さ、およびその後の層形成によるより良い化学量論制御をもたらすことができる望ましい熱プロファイルを提供し得る。

【0022】

［0054］第２の接着層１１６（例えば、厚さが１，０００Å程度のＴＥＯＳ酸化物層）は、導電層１１４上に形成される。第２の接着層１１６は、いくつかの実施形態において導電層１１４を完全に取り囲んで完全に封入された構造を形成し、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む任意の他の適切な堆積プロセスを用いて形成することができる。

【0023】

［0055］バリア層１１８、例えば窒化シリコン層は、第２の接着層１１６上に形成される。一実施形態では、バリア層１１８は、厚さが４，０００Å～５，０００Å程度である窒化シリコン層である。バリア層１１８は、いくつかの実施形態において第２の接着層を完全に取り囲み、完全に封入された構造を形成し、ＬＰＣＶＤプロセスを用いて形成される。窒化シリコン層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含むアモルファス材料をバリア層として利用することができる。いくつかの実装形態では、バリア層１１８は、バリア層１１８を形成するために構築される多数のサブ層を含む。したがって、バリア層という用語は、単層または単一材料を示すものではなく、複合的な方法で層化された１つ以上の材料を包含するものである。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0024】

［0056］いくつかの実施形態において、バリア層１１８、例えば窒化シリコン層は、例えば、高温（例えば、１，０００°Ｃ）のエピタキシャル成長プロセスの間、コアに存在する元素、例えば、イットリウム（元素）、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、他の微量元素などが、加工基板が存在する可能性のある半導体処理チャンバの環境へ拡散および／またはガス放出するのを防止する。本明細書に記載される封入層を利用して、非クリーンルーム環境向けに設計された多結晶ＡｌＮを含むセラミック材料は、半導体プロセスフローおよびクリーンルーム環境において利用され得る。

【0025】

［0057］いくつかの実施形態において、コアを形成するために利用されるセラミック材料は、１，８００°Ｃの範囲の温度で焼成され得る。本プロセスにより、セラミック材料に存在するかなりの量の不純物が排出されることが予想される。これらの不純物には、焼結剤としてのイットリアの使用から生じるイットリウム、カルシウム、およびその他の元素および化合物が含まれる場合がある。続いて、８００°Ｃ～１，１００°Ｃの範囲のはるかに低い温度で実施され得るエピタキシャル成長プロセスの間、これらの不純物のその後の拡散は重要ではないことが予想されるであろう。しかしながら、従来の予想に反して、セラミック材料の焼成温度よりはるかに低い温度でのエピタキシャル成長プロセスの間でさえ、加工基板の層を通る元素の著しい拡散が存在し得る。したがって、本発明の実施形態は、この望ましくない拡散を防止するために、バリア層を加工基板に集積する。

【0026】

［0058］したがって、本発明のいくつかの実施形態は、多結晶セラミック材料（例えば、ＡｌＮ）から任意のＧａＮ層１３０などの加工層およびエピタキシャル層への背景元素の拡散を防止するためのバリア層１１８として窒化シリコン層を集積する。下地の層および材料を封入するバリア層１１８は、所望のバリア層機能性を提供する。バリア層１１８の加工基板への集積は、バリア層が存在しない場合に典型的に起こるであろう、アニーリングプロセス中の加工層へのカルシウム、イットリウム、およびアルミニウムの拡散を防止する。したがって、バリア層１１８の使用は、これらの元素がバリア層を通って拡散するのを防ぎ、それにより加工基板を取り巻く環境への元素の放出を防止する。同様に、バルクセラミック材料内に含まれる他の不純物は、バリア層によって含有されるであろう。

【0027】

［0059］接合層１２０（例えば、酸化シリコン層）は、バリア層１１８の一部、例えば、バリア層１１８の上面に堆積させてもよく、続けて、実質的単結晶層１２２（例えば、剥離シリコン（１１１）層などの単結晶シリコン層）の接合中に使用されてもよい。接合層１２０は、いくつかの実施形態では厚さがおよそ１．５μｍであり得る。いくつかの実施形態において、接合層１２０の厚さは、接合誘起ボイド緩和のために２０ｎｍ以上である。いくつかの実施形態において、接合層１２０の厚さは、０．７５～１．５μｍの範囲である。

【0028】

［0060］接合層１２０は、厚い（例えば、２～５μｍの厚さの）酸化物層の堆積とそれに続く酸化物を約１．５μｍ以下の厚さに薄くする化学機械研磨（ＣＭＰ）プロセスによって形成され得る。厚い初期酸化物が、多結晶コアの製造後に残り得る支持構造上に存在する表面特徴を平滑にし、図１に示される封入層が形成されるように、存在し続ける。ＣＭＰプロセスは、ボイドのない実質的に平坦な表面を提供し、次いで、これをウェーハ転写プロセス中に使用して、単結晶シリコン層１２２を接合層１２０に接合することができる。

【0029】

［0061]実質的単結晶層１２２（例えば、剥離Ｓｉ（１１１））は、エピタキシャル材料の形成のためのエピタキシャル成長プロセス中の成長層として使用するのに適している。いくつかの実施形態において、エピタキシャル材料は、厚さが２μｍ～１０μｍのＧａＮ層を含むことができ、これは、オプトエレクトロニクス、ＲＦ、およびパワーデバイスにおいて利用される複数の層の１つとして利用することができる。一実施形態では、実質的単結晶層１２２は、層転写プロセスを用いて接合層に付着した単結晶シリコン層を含む。

【0030】

［0062］層転写プロセスは、シリコンウェーハを用いて行ってもよい。シリコンウェーハには、Ｓｉ内部に損傷界面を形成するためにいくつかの元素を注入してもよく、これは、接合層１２０に付着するための単結晶層１２２を形成するのを助け得る。例えば、互いに接合されたシリコンウェーハと接合層１２０に圧力を加え、接合層１２０にシリコンウェーハを原子接合してもよい。

【0031】

［0063］接合プロセスの後、剥離プロセスは、シリコンウェーハ内部の損傷界面を活性化してよく、単結晶層１２２に注入された元素を膨張させ、したがって、シリコンウェーハの上部をセラミックウェーハ１１０から加工層で分割してもよい。接合層１２０に接合された残りの単結晶層１２２は、約５ミクロン以下など、比較的薄くてもよく、したがって、加工基板１００のＣＴＥに大きく寄与しなくてもよい。したがって、加工基板１００のＣＴＥは、主にセラミックコア１１０のＣＴＥによって決定される。

【0032】

［0064］シリコン以外の材料は、単結晶薄膜接合層を作成するために使用され得る。これらの単結晶材料には、ＳｉＣ、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＺｎＯ、サファイアなどが含まれ得る。

【0033】

［0065］ＧａＮエピタキシャル層１３０（エピタキシャル層とも称され得る）は、多数の層またはサブ層をエピタキシャル成長させて、加工基板１１０の上にエピタキシャル構造を形成することによって形成され得る。本明細書においてより完全に説明されるように、ＧａＮエピタキシャル層１３０は、基板上にエピタキシャル成長されるデバイス層の一例である。当業者に明らかなように、ＭＭＩＣおよびＲＦデバイスの製造ならびにＭＭＩＣおよびＲＦデバイスに適したエピタキシャル構造は、必ずしも単一のエピタキシャル層からなるとは限らず、異なる組成、厚さ、ドーピング密度などの多数の層を含むことができる。したがって、本明細書で使用される場合、「層」および「デバイス層」という用語は、同一または異なる材料の複数の層またはサブ層を含む構造を含むと理解されるべきである。いくつかの実施形態では、バッファ層は、接合層１２０上に形成されてもよく、ＧａＮエピタキシャル層１３０（エピタキシャル層）は、バッファ層の上に形成されてもよい。セラミックウェーハ１１０およびＧａＮエピタキシャル層１３０のＣＴＥは、互いに約０．１％、０．５％、１％、２％、５％、または１０％以内など、広い温度範囲（例えば、約２５°Ｃ～約１２００°Ｃ）にわたって実質的に一致させてもよい。このＣＴＥマッチングで、より大きなセラミックウェーハ１１０上に、割れや反りなしに高品質のエピタキシャル層を形成することができる。例えば、ＧａＮエピタキシャル層１３０は、６インチ、８インチ、１２インチ、またはより大きな加工基板１００上に形成され得る。より大きなウェーハを使用すると、ウェーハあたりのデバイス数が増える可能性があるため、ＧａＮデバイスが安価になる。

【0034】

［0066］このＣＴＥマッチングで、加工基板１１０の上に、著しく厚いＧａＮエピタキシャル層１３０（例えば、数十または数百ミクロン）の形成を可能にし得る。結合されたエピタキシャル層は、ＧａＮエピタキシャル層１３０と単結晶層１２２との間の格子構造の全体的な転位密度を低下させ得る。さらに、より多くのエピタキシャル層を使用して、ＧａＮデバイスのより幅広いアレイ用のより複雑な回路を製造できる。

【0035】

［0067］加工基板に関する追加の記載は、２０１９年５月２１日に発行された米国特許第１０，２９７，４４５号、および２０１８年１１月２０日に発行された米国特許第１０，１３４，５８９号に提供され、その開示は、すべての目的のために参照により本明細書に組み込まれる。

【0036】

［0068］図２は、本発明の一実施形態による代替加工基板を示す簡略化された概略図である。図２に示される代替加工基板２００は、図１に示される加工基板１００といくつかの共通素子を共有しており、図１に関連して提供される説明は、適宜図２に適用可能である。図２を参照すると、代替加工基板２００は、コア１１０、例えば多結晶ＡｌＮを含み、これは、代替加工基板２００上で成長されるエピタキシャル材料のＣＴＥに実質的に一致する熱膨張係数（ＣＴＥ）を有することができる。多結晶ＡｌＮに加えて、コア１１０を形成するために利用される他の材料を、図１に関連して論じるように利用することができる。コア１１０の厚さは、１００～１５００μｍ程度、例えば７５０μｍとすることができる。

【0037】

［0069］コア１１０は、シェルまたは封入シェルと呼ぶことができる接着層２１２に封入され得る。接着層２１２は、図１に関連して論じたように厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含むことができる。ＴＥＯＳ酸化物は、いくつかの実施形態において接着層のために利用することができるが、後に堆積された層と下地層または材料との間の接着を提供する他の材料（例えば、セラミックス、特に、多結晶セラミックス）は、本発明の他の実施形態によって利用される。図示の実施形態では、接着層２１２は、コア１１０を完全に取り囲んで完全に封入されたコアを形成し、ＬＰＣＶＤプロセスまたは他の適切な堆積プロセスを使用して形成され得る。

【0038】

［0070］バリア層２１４、例えば窒化シリコン層は、接着層２１２の上に形成される。一実施形態では、バリア層２１４は、図１に関連して論じたように厚さが４，０００Å～５，０００Å程度である窒化シリコン層である。バリア層２１４は、図２に示した実施形態では接着層２１２を完全に取り囲んで完全に封入された構造を形成し、ＬＰＣＶＤプロセスを用いて形成され得る。窒化シリコン層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含むアモルファス材料をバリア層として利用することができる。いくつかの実装形態では、バリア層２１４は、バリア層２１４を形成するために構築される多数のサブ層を含む。したがって、バリア層という用語は、単層または単一材料を示すものではなく、複合的に層化された１つ以上の材料を包含するものである。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0039】

［0071］図１に関連して論じたように、例えば、高温（例えば、１，０００°Ｃ）のエピタキシャル成長プロセスの間、バリア層２１４は、コア１１０に存在する元素、例えば、イットリウム（元素）、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、他の微量元素等が、代替加工基板２００が存在する可能性のある半導体処理チャンバの環境への拡散および／またはガス放出を防止する。したがって、本明細書に記載されるようなバリア層２１４を利用して、非クリーンルーム環境向けに設計された多結晶ＡｌＮを含むセラミック材料は、半導体プロセスフローおよびクリーンルーム環境において利用することができる。

【0040】

［0072］図３Ａは、本発明の一実施形態による加工基板上に形成されたＭＭＩＣデバイス素子の断面図である。図３Ａにおいて、加工基板３１０は、成長基板３０５と、図示の実施形態ではＧａＮ層によって表されるデバイス層３０７とを含む。成長基板３０５およびデバイス層３０７は、図１に示されるような、ＧａＮエピタキシャル層１３０に対応するデバイス層３０７を有する加工基板１００を用いて実装され得る。デバイス層３０７は、ＭＭＩＣデバイス素子３２０ａ、３２０ｂ、および３２０ｃの製造に利用される。ＭＭＩＣデバイス素子３２０の各々は、異なるＭＭＩＣデバイスを表し、例えば、ＭＭＩＣデバイス素子３２０ａをキャパシタとすることができ、ＭＭＩＣデバイス素子３２０ｂをトランジスタとすることができ、ＭＭＩＣデバイス素子３２０ｂを導波路とすることができる。異なるＭＭＩＣデバイス素子３２０の各々は、金属構造３２２を含む。図３Ａにおいて、デバイス層３０７は、ＧａＮ層であり、厚さを１～１０μｍ程度とすることができ、損失や静電容量を低減するために利用されている。

【0041】

［0073］したがって、ＭＭＩＣデバイス素子３２０は、デバイス層３０７で製造されたデバイスを表す。「デバイス層で製造される」という用語は、全てのデバイス素子が、デバイス層を構成する元の半導体材料を用いて製造され、他の材料が、イオン注入、拡散によるドーピング、パターニングやエッチング、コンタクト用の絶縁体や金属の堆積などを含む製造プロセス中にデバイス層上に堆積され得ることを意味するわけではないことは、当業者には明らかであろう。したがって、図３Ａに示されるＭＭＩＣデバイス素子３２０は、電子部品を形成するために単独でまたは組み合わせて利用することができる、異なるデバイス素子のセットを表すことを意図する。結果として、本明細書で提供される議論は、デバイスがデバイス層において製造されることを示す文言を使用するが、デバイス層がデバイス製造の出発点を提供することが理解される。これは、デバイス層の部分の除去および特定のデバイス素子への適切な他の材料の添加を含むことができる。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0042】

［0074］図３Ｂは、本発明の一実施形態による金属相互接続を備えたキャリア基板の断面図である。図３Ｂにおいて、キャリア基板３３０は、図３Ａに示す金属構造３２２ａ、３２２ｂ、および３２２ｃに対応する複数の金属相互接続３３２を有する。図３Ｂに示す処理の段階で、キャリア基板３３０は、その後の接合動作のために金属相互接続３３２を配向させるために反転されている。

【0043】

［0075］図３Ｃは、本発明の一実施形態による図３Ｃに示される金属相互接続を有するキャリア基板に関し、図３Ａに示されるＭＭＩＣデバイス素子を有する加工基板の配置を示す断面図である。図３Ｃに示されるように、ＭＭＩＣデバイス素子３２０を備えた加工基板３１０は、基板が互いに対向する金属相互接続３３２を備えたキャリア基板３３０に隣接して配置される。整列プロセスは、金属相互接続３３２ａ、３３２ｂ、および３３２ｃを金属構造３２２ａ、３２２ｂ、および３２２ｃと整列させるために利用される。

【0044】

［0076］図３Ｄは、本発明の一実施形態による金属相互接続を有するキャリア基板へのＭＭＩＣデバイス素子を備えた加工基板の接合を示す断面図である。図３Ｄに示されるように、接合プロセスが完了した後、金属相互接続３３２ａ、３３２ｂ、および３３２ｃは、対応する金属構造３２２ａ、３２２ｂ、および３２２ｃに接合されている。図３Ｄに示す金属間接合は、高い導電性を備えた機械的に強い接合を提供する。

【0045】

［0077］図３Ｅは、本発明の一実施形態による、加工基板の一部、すなわち成長基板３０５の一部、およびキャリア基板３３０の一部の除去を示す断面図である。熱抵抗を低減するために、成長基板３０５およびキャリア基板３３０は、厚みを減少させるため、例えば５０μｍ程度に薄くされる。

【0046】

［0078］図３Ｅに示される基板薄化プロセスは、いくつかの方法で行うことができる。一例として、機械的研削プロセスを使用して、キャリア基板３３０の大部分を除去することができる。次に、選択的エッチングであり得る化学的エッチングを使用して、材料を除去し、目的の層を露出させることができる。一例として、化学的エッチングは、エッチングプロセス中に水酸化カリウム（ＫＯＨ）または水酸化テトラメチルアンモニウム（ＴＭＡＨ）を利用してもよい。最後に、物理的エッチング、例えば反応性イオンエッチング（ＲＩＥ）プロセスを使用して、その後のメタライゼーションおよび他のプロセスのために表面を滑らかにして準備することができる。

【0047】

［0079］図３Ｆは、本発明の一実施形態による加工基板におけるビアの形成を説明する断面図である。図３Ｆにおいて、ビア３４０および３４２は、それぞれＭＭＩＣデバイス素子３２０ｂおよびＭＭＩＣデバイス素子３２０ｃと電気的に接触するように、加工基板３１０の残りの部分を通して形成される。グランド／電源プレーン３４４が形成され、ビア３４０および３４２に電気的に接続される。グランド／電源プレーン３４４は、特定の用途に応じて、グランドへの接続を提供するか、または電源から電力を供給するのに有用である。ビア３４０および３４２は、エッチング、レーザアブレーションなどを含む適切な半導体処理技術を用いて製造することができる。いくつかの実施形態では、ＭＭＩＣデバイス素子３２０ｂおよびＭＭＩＣデバイス素子３２０ｃが接続されたら、方法を組み合わせて、ビア形成プロセスを終了することができる。

【0048】

［0080］２つのビア、ビア３４０およびビア３４２のみが図３Ｆに示されているが、ＭＭＩＣデバイス素子３２０ａに対して形成されたビアはなく、これは本発明によって必要とされない。他の実施形態では、ビアは、すべてのＭＭＩＣデバイス素子に対して形成することができ、またはビアは、ＭＭＩＣデバイス素子のより小さなサブセットに対して形成することができる。一例として、ＭＭＩＣデバイス素子３２０ａがキャパシタである場合、ビアを設けないようにし得る。

【0049】

［0081］ビア形成は、加工基板３１０およびキャリア基板３３０が接合された後に図示されるが、これは本発明および他の実施において必要とされないことに留意されたい。つまり、ビア形成は、図３Ａに例示されるようにデバイス製造後に行うことができる。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0050】

［0082］図３Ｇは、本発明の一実施形態によるキャリア基板への冷却構造の取り付けを示す断面図である。冷却構造３５０は、冷却構造３５０からグランド／電源プレーン３４４を分離する方法で片側冷却を提供するために利用することができる。デバイス動作中、ＭＭＩＣデバイス素子３２０によって発生した熱は、金属構造３２２およびキャリア基板３３０を通って冷却構造３５０に伝導され得る。

【0051】

［0083］図３Ｈは、本発明の一実施形態によるＭＭＩＣシステムの製造方法を示す簡略化されたフローチャートである。方法３７０は、成長基板および成長基板（３７１）に結合されたデバイス層を含む加工基板を提供し、デバイス層（３７２）を使用して複数のＭＭＩＣデバイス素子を製造することを含む。成長基板の熱膨張係数（ＣＴＥ）は、デバイス層のＣＴＥと実質的に一致する。成長基板は、多結晶セラミックコア、例えば窒化アルミニウムを含むことができる。デバイス層の厚さは１～１０μｍとすることができ、デバイス層はＧａＮおよびＧａＮベースの材料を含むことができる。

【0052】

［0084］本方法はまた、複数の金属構造（３７４）を含むキャリア基板を提供すること、複数の金属構造を複数のＭＭＩＣデバイス素子（３７６）に接合すること、成長基板の一部を除去すること、およびキャリア基板（３７８）の一部を除去することを含む。

【0053】

［0085］本方法はさらに、成長基板（３８０）に結合されたグランド／電源プレーンを形成すること、グランド／電源プレーンから複数のＭＭＩＣデバイス素子（３８２）のうちの１つ以上に通じる複数のビアを形成すること、および冷却構造をキャリア基板（３８４）に接合することを含む。いくつかの実施形態では、本方法は、第２の冷却構造をグランド／電源プレーンに接合することをさらに含む。いくつかの実装形態では、冷却構造をキャリア基板に接合する前に、本方法は、キャリア基板に結合された第２のグランド／電源プレーンを形成すること、および、第２のグランド／電源プレーンから複数の金属構造のうちの１つ以上に通じる第２の複数のビアを形成することを含む。本方法は、第２の冷却構造をグランド／電源プレーンに接合することを含み得る。

【0054】

［0086］図３Ｈに示される特定のステップは、本発明の一実施形態によるＭＭＩＣシステムを製造する特定の方法を提供することを理解されたい。ステップの他のシーケンスも、代替実施形態によって実行され得る。例えば、本発明の代替実施形態は、上記で概説したステップを異なる順序で実行してもよい。さらに、図３Ｈに示される個々のステップは、個々のステップに適宜様々な順序で実行され得る複数のサブステップを含み得る。さらに、特定の用途に応じて、追加のステップを追加し、いくつかのステップを削除することができる。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0055】

［0087］図４Ａは、本発明の一実施形態による両面冷却構造を利用する代替実施形態を示す断面図である。図４Ａに示される代替実施形態では、第２の冷却構造３６０がグランド／電源プレーン３４４に取り付けられており、両面冷却およびより高いレベルの熱性能を提供する。

【0056】

［0088］図４Ｂは、本発明の一実施形態による両面グランド／電源プレーンおよび冷却構造を利用する第２の代替実施形態を示す断面図である。図４Ｂに示される第２の代替実施形態では、冷却構造３６８を取り付ける前に、キャリア基板３３０の残りの部分を通過し、グランド／電源プレーン３６６に電気的に接続された追加のビア３６２および３６４が形成される。続いて、冷却構造３６８がグランド／電源プレーン３６６に取り付けられる。本実装形態では、両面電気プレーン、すなわち、グランド／電源プレーン３４４およびグランド／電源プレーン３６６は、３層回路構造を効果的に提供し、ルーティングの複雑さの低減、デバイス面積の低減などを可能にする。さらに、両面冷却は、装置に含まれる特定のＭＭＩＣデバイスに適宜提供される。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0057】

［0089］図５Ａは、本発明の一実施形態による加工基板のデバイス層に形成されたＭＭＩＣデバイス素子の断面図である。図３Ａに示されるＭＭＩＣデバイス素子と同様の方法で、加工基板５１０は、成長基板５０５およびデバイス層５０７を含み、これは図示の実施形態ではＧａＮ層によって表される。成長基板５０５およびデバイス層５０７は、図１に示されるような、ＧａＮエピタキシャル層１３０に対応するデバイス層５０７を有する加工基板１００を用いて実装され得る。デバイス層５０７は単層として図示されるが、これは本発明では必須ではなく、デバイス層５０７は異なる組成、異なるドーピング密度、異なる厚さなどの複数の層を含むことが可能であることを理解されたい。したがって、ＭＭＩＣデバイス素子の製造に使用するのに適した様々なエピタキシャル構造は、デバイス層５０７によって表される。前述のとおり、加工基板１００のコア１１０とデバイス層５０７を構成するエピタキシャル材料との間のＣＴＥの一致は、従来の技術では提供されない高品質の成長を可能にする。

【0058】

［0090］デバイス層５０７は、ＭＭＩＣデバイス素子５２０ａ、５２０ｂ、および５２０ｃの製造に利用される。ＭＭＩＣデバイス素子５２０の各々は、異なるＭＭＩＣデバイスを表し、例えば、ＭＭＩＣデバイス素子５２０ａをキャパシタとすることができ、ＭＭＩＣデバイス素子５２０ｂをトランジスタとすることができ、ＭＭＩＣデバイス素子５２０ｂを導波路とすることができる。異なるＭＭＩＣデバイス素子５２０の各々は、金属構造５２２を含む。図５Ａにおいて、デバイス層５０７は、ＧａＮ層であり、厚さが１～１０μｍ程度であり、損失と静電容量を低減し、一部のＭＭＩＣデバイス構造で形成される２次元電子ガス（２ＤＥＧ）の特性を向上させ、電子のトラップを低減するために利用されている。

【0059】

［0091］したがって、ＭＭＩＣデバイス素子５２０は、デバイス層５０７で製造されたデバイスを表す。「デバイス層で製造される」という用語は、全てのデバイス素子が、デバイス層を構成する元の半導体材料を用いて製造され、他の材料が、イオン注入、拡散によるドーピング、パターニングやエッチング、コンタクト用の絶縁体や金属の堆積などを含む製造プロセス中にデバイス層上に堆積され得ることを意味するわけではないことは、当業者には明らかであろう。したがって、図５Ａに示されるＭＭＩＣデバイス素子５２０は、電子部品を形成するために単独でまたは組み合わせて利用することができる、異なるデバイス素子のセットを表すことを意図する。結果として、本明細書で提供される議論は、デバイスがデバイス層において製造されることを示す文言を使用するが、デバイス層がデバイス製造の出発点を提供することが理解されよう。これは、デバイス層の部分の除去および特定のデバイス素子への適切な他の材料の添加を含むことができる。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0060】

［0092］図５Ｂは、本発明の一実施形態によるＭＭＩＣデバイス素子へのキャリア基板の接合を示す断面図である。図５Ｂに示されるように、キャリア基板５３０を金属構造５２２ａ、５２２ｂ、および５２２ｃに接合するために、接合プロセスが利用される。いくつかの実施形態では、キャリア基板５３０は、図２に示される代替加工基板２００として実装される。代替加工基板２００と同様のキャリア基板５３０を使用することで、キャリア基板のためのコア、例えば多結晶ＡｌＮを提供し、ＭＭＩＣデバイス構造中の他の要素中に存在するエピタキシャル材料に実質的に一致するＣＴＥを有することになるが、これは、半導体処理動作中に有益であり得る。図２に関連して論じたような接着およびバリア層の使用は、バリア層を可能にし、多結晶セラミックコアに存在する背景元素が加工基板を取り巻く環境内への拡散を防ぐことができる。

【0061】

［0093］いくつかの実施形態では、キャリア基板５３０は、キャリア基板上にマッチング金属パターンを提供することによる金属間接合を含むウェーハ接合技術を用いて、または例えばＳｉＯ_２を用いて両方のウェーハをコーティングすることによる酸化物間接合によって、金属構造５２２ａ、５２２ｂ、および５２２ｃに接合される。いくつかの実施形態では、キャリア基板５３０の接合面は、接合の強度を促進するために接着促進剤で被覆することができる。一例として、金属間接合を実施するために、金属層（図示せず）をキャリア基板５３０上に堆積させ、金属構造５２２ａ、５２２ｂ、および５２２ｃへの接合中に使用することができる。

【0062】

［0094］図５Ｃは、本発明の一実施形態による加工基板の一部の除去を示す断面図である。様々な技術を使用して、成長基板５０５を除去し、デバイス層５０７をキャリア基板５３０に接合したままにすることができる。一例として、化学機械研磨（ＣＭＰ）プロセスは、成長基板５０５を除去するために、デバイス層５０７でまたはデバイス層５０７内で終了するように使用され得る。他の実施形態では、ＣＭＰプロセスを使用して成長基板５０５の一部を除去し、次いで化学的および／または物理的エッチングプロセスを利用して成長基板５０５の残りを除去する。あるいは、選択的エッチングであり得る化学的エッチングを使用して、成長基板５０５の一部または全部を除去することができる。化学的エッチングは、目的の層、例えばデバイス層５０７で終了するように選択的であり得る。最後に、物理的エッチング、例えば反応性イオンエッチング（ＲＩＥ）プロセスを使用して、成長基板５０５の一部または全部を除去し、および／または後続の接合および処理ステップのためにデバイス層５０７を滑らかにして準備することができる。

【0063】

［0095］加工基板の部分の除去は、いくつかの方法で行うことができる。一例として、機械的研削プロセスを使用して、加工基板の大部分を除去することができる。次に、選択的エッチングであり得る化学的エッチングを使用して、材料を除去し、目的の層を露出させることができる。最後に、物理的エッチング、例えば反応性イオンエッチング（ＲＩＥ）プロセスを使用して、界面層を除去することができる。

【0064】

［0096］成長基板５０５の除去は、そうでなければＭＭＩＣデバイスの動作中に損失をもたらし得る構造を除去することを可能にする。一例として、図１に示される加工基板１００は、導電層１１４を含み、これは、高導電性材料を提供するためにドープされたポリシリコン層とすることができる。高周波動作中、ＭＭＩＣデバイスによって生成された電界および／または磁界がそのような導電層と相互作用し、損失、発熱、およびその他の望ましくない影響をもたらす可能性がある。したがって、ＭＭＩＣデバイスの性能に悪影響を及ぼし得る成長基板５０５および成長基板５０５内の層／構造を除去することによって、本発明の実施形態は、同等の従来のデバイスおよび構造よりも低い損失を有する方法およびシステムを提供する。

【0065】

［0097］一例として、デバイス層５０７は、バッファ層および、初期エピタキシャル成長、例えば、ＧａＮ材料のエピタキシャル成長中に利用される他の層を含むことができる。バッファ層を含むこれらの層は、導電層と同様の方法で、例えば損失をもたらすことによってＭＭＩＣデバイスの性能を損なう可能性がある。したがって、図５Ｃに例示されるように、これらの層は、成長基板５０５と共に除去することができる。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0066】

［0098］図５Ｄは、本発明の一実施形態によるデバイス層への代替加工基板の接合を示す断面図である。いくつかの実施形態では、代替加工基板５４０は、図２に示される代替加工基板２００として実装される。代替加工基板２００と同様の代替加工基板５４０の使用は、ＭＭＩＣデバイス構造中の他の素子中に存在するエピタキシャル材料に実質的に一致するＣＴＥを有し得る代替加工基板、例えば多結晶ＡｌＮのためのコアを提供し、これは、半導体処理動作中に有益であり得る。さらに、成長基板５０５の除去に関連して論じたように、代替加工基板５４０を、低損失、高周波動作に適合する材料を用いて製造することができる。一例として、代替加工基板５４０は、実質的にシリコンを含まないことができ、これはＭＭＩＣデバイスの性能に悪影響を及ぼす可能性がある。

【0067】

［0099］いくつかの実施形態において、代替加工基板５４０は、キャリア基板上にマッチング金属パターンを設けることによる金属間接合を含むウェーハ接合技術を用いて、または、例えばＳｉＯ_２を用いて両方のウェーハをコーティングすることによる酸化物間接合によって、デバイス層５０７に接合される。いくつかの実施形態では、代替加工基板５４０の接合面は、接合の強度を促進するために接着促進剤で被覆することができる。

【0068】

［0100］図５Ｅは、本発明の一実施形態による代替加工基板の一部の除去を示す断面図である。図３Ｅに関連して論じたように、熱抵抗を低減するために、代替加工基板５４０は、厚みを減少させるため、例えば、５０μｍ程度に薄くされる。

【0069】

［0101］図５Ｅに示される基板薄化プロセスは、いくつかの方法で実施することができる。一例として、機械的研削プロセスを使用して、代替加工基板５４０の一部を除去することができる。次いで、選択的エッチングとすることができる化学的エッチングを使用して、代替加工基板５４０の図示部分を除去することができる。一例として、化学的エッチングは、エッチングプロセス中に水酸化カリウム（ＫＯＨ）または水酸化テトラメチルアンモニウム（ＴＭＡＨ）を利用してもよい。最後に、化学粉砕プロセスおよび／または化学的エッチングに加えて、または化学的エッチングと組み合わせて、物理的エッチング、例えば反応性イオンエッチング（ＲＩＥ）プロセスを使用して、代替加工基板５４０の図示部分を除去することができる。物理的エッチングプロセスは、その後のメタライゼーションやその他のプロセスのために表面を滑らかにして準備することができる。

【0070】

［0102］図５Ｆは、本発明の一実施形態による代替加工基板の残りの部分におけるビアの形成を示す断面図である。図５Ｆにおいて、ビア５４２および５４４は、ＭＭＩＣデバイス素子５２０ｂおよびＭＭＩＣデバイス素子５２０ｃとそれぞれ電気的接触するように、代替加工基板５４０の残りの部分を通して形成される。グランド／電源プレーン５４６が形成され、ビア５４２および５４４に電気的に接続される。ビア５４２および５４４は、エッチング、レーザアブレーションなどを含む適切な半導体処理技術を用いて製造される。いくつかの実施形態では、ＭＭＩＣデバイス素子５２０ｂおよびＭＭＩＣデバイス素子５２０ｃが接続されたら、方法を組み合わせて、ビア形成プロセスを終了することができる。

【0071】

［0103］２つのビア、ビア５４２およびビア５４４のみが図５Ｆに示されており、ＭＭＩＣデバイス素子５２０ａに対して形成されたビアはなく、これは本発明によって必要とされない。他の実施形態では、ビアは、すべてのＭＭＩＣデバイス素子に対して形成することができ、またはビアは、ＭＭＩＣデバイス素子のより小さなサブセットに対して形成することができる。一例として、ＭＭＩＣデバイス素子５２０ａがキャパシタである場合、ビアを設けないようにし得る。

【0072】

［0104］図５Ｅに示されるようにビアの形成は、代替加工基板５４０が薄化された後に示されるが、これは本発明によって必要とされず、他の実施態様では、ビア形成は基板の薄化の前に行うことができることに留意されたい。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0073】

［0105］図５Ｇは、本発明の一実施形態によるキャリア基板の一部の除去を示す断面図である。図５Ｅおよび代替加工基板５４０に関連して論じたように、キャリア基板５３０を、厚みを減少させるため、例えば、５０μｍ程度に薄くすることができる。図３Ｅおよび図５Ｅに関連して論じた薄化プロセスは、適宜利用することができる。

【0074】

［0106］図５Ｈは、本発明の一実施形態による代替加工基板への冷却構造の取り付けを示す断面図である。冷却構造５５０は、冷却構造５５０からグランド／電源プレーン５４６を分離する方法で片側冷却を提供するために利用することができる。デバイスの動作中、ＭＭＩＣデバイス素子５２０によって生成された熱は、デバイス層５０７、代替加工基板５４０の残りの部分、およびグランド／電源プレーン５４６を介し冷却構造５５０に伝導され得る。

【0075】

［0107］図５Ｉは、本発明の一実施形態によるＭＭＩＣシステムの製造方法を示す簡略化されたフローチャートである。方法５６０は、成長基板および成長基板（５７０）に結合されたデバイス層を含む加工基板を提供すること、およびデバイス層（５７２）を使用して複数のＭＭＩＣデバイス素子を製造することを含む。本方法はまた、キャリア基板（５７４）を提供すること、およびキャリア基板を複数のＭＭＩＣデバイス素子（５７６）に接合することを含む。代替加工基板の熱膨張係数（ＣＴＥ）は、デバイス層のＣＴＥと実質的に一致する。代替加工基板は、多結晶セラミックコア、例えば窒化アルミニウムを含むことができる。デバイス層の厚さは、１μｍより大きく、例えば、１μｍ～１０μｍであり得る。

【0076】

［0108］本方法は、成長基板（５７８）を除去すること、代替加工基板をデバイス層に接合すること、および代替加工基板（５８０）の一部を除去することをさらに含む。本方法は、代替加工基板に結合されたグランド／電源プレーンを形成すること、および、グランド／電源プレーンから複数のＭＭＩＣデバイス素子（５８２）のうちの１つ以上に通じる複数のビアを形成することをさらに含む。本方法はまた、冷却構造をグランド／電源プレーン（５８４）に接合することを含む。いくつかの実施形態において、方法は、キャリア基板の少なくとも一部を除去することを含むこともできる。さらに、いくつかの実装形態では、本方法は、キャリア基板の残りの部分に結合された第２のグランド／電源プレーンを形成することと、第２のグランド／電源プレーンから複数のＭＭＩＣデバイス素子のうちの１つ以上に通じる第２の複数のビアを形成することを含む。

【0077】

［0109］図５Ｉに示される特定のステップは、本発明の一実施形態によるＭＭＩＣシステムを製造する特定の方法を提供することを理解されたい。ステップの他のシーケンスも、代替の実施形態によって実行され得る。例えば、本発明の代替実施形態は、上記で概説したステップを異なる順序で実行してもよい。さらに、図５Ｉに示される個々のステップは、個々のステップに適宜様々な順序で実行され得る複数のサブステップを含み得る。さらに、特定の用途に応じて、追加のステップを追加し、いくつかのステップを削除することができる。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0078】

［0110］図６は、本発明の一実施形態による両面グランド／電源プレーンを利用する代替の実施形態を示す断面図である。図６において、ビア６４０および６４２は、キャリア基板５３０の残りの部分を通して形成され、それぞれＭＭＩＣデバイス素子５２０ｂおよびＭＭＩＣデバイス素子５２０ｃと電気的に接触する。グランド／電源プレーン６４４が、形成され、ビア６４０および６４２に電気的に接続される。ビア６４０および６４２は、エッチング、レーザアブレーションなどを含む適切な半導体処理技術を用いて製造され得る。いくつかの実施形態では、ＭＭＩＣデバイス素子５２０ｂおよびＭＭＩＣデバイス素子５２０ｃが接続されたら、方法を組み合わせて、ビア形成プロセスを終了することができる。グランド／電源プレーン６５０および冷却構造６５２は、図５Ｈに関連して論じられたように利用される。

【0079】

［0111］ビア６４０およびビア６４２の２つのビアのみが図６に示されているが、ＭＭＩＣデバイス素子５２０ａに対して形成されたビアはなく、これは本発明によって必要とされない。他の実施形態では、ビアは、すべてのＭＭＩＣデバイス素子に対して形成することができ、またはビアは、ＭＭＩＣデバイス素子のより小さなサブセットに対して形成することができる。一例として、ＭＭＩＣデバイス素子５２０ａがキャパシタである場合、ビアを設けないようにし得る。

【0080】

［0112］図７Ａは、本発明の一実施形態によるデバイス層を備えた加工基板の断面図である。図７Ａにおいて、加工基板７１０は、成長基板７０５と、図示の実施形態ではＧａＮ層によって表されるデバイス層７０７とを含む。成長基板７０５およびデバイス層７０７は、図１に示されるような、ＧａＮエピタキシャル層１３０に対応するデバイス層７０７を有する加工基板１００を用いて実装され得る。デバイス層７０７は、以下でより完全に説明されるようにＭＭＩＣデバイス素子の製造に利用される。

【0081】

［0113］図７Ｂは、本発明の一実施形態によるデバイス層へのハンドル基板の接合を示す断面図である。いくつかの実施形態では、ハンドル基板７５０は、シリコン基板、サファイア基板などとして実装される。ハンドル基板７５０は、機械的剛性および製造の後の段階で除去される能力によって特徴付けられる。本明細書で説明される実施形態において論じられ、利用される他の基板のいくつかとは対照的に、ハンドル基板７５０は、最終処理ステップの前に除去される。したがって、他の基板に関して論じられた有用な特性、例えば、ＣＴＥマッチングおよび低損失との互換性、および高周波動作は、ハンドル基板７５０には必要とされない。

【0082】

［0114］いくつかの実施形態において、ハンドル基板７５０は、ハンドル基板上にマッチング金属パターンを設けることによる金属間接合を含むウェーハ接合技術を用いて、または例えばＳｉＯ_２を用いて両方のウェーハをコーティングすることによる酸化物間接合によって、デバイス層７０７に接合される。いくつかの実施形態では、ハンドル基板７５０の接着面を接着促進剤でコーティングして、接合の強度を促進することができる。

【0083】

［0115］図７Ｃは、本発明の一実施形態による成長基板の除去を示す断面図である。図７Ｃに示されるように、成長基板７０５は、デバイス層７０７を露出させるために除去される。

【0084】

［0116］様々な技術を使用して、成長基板７０５を除去し、デバイス層５０７をハンドル基板７５０に接合したままにすることができる。一例として、化学機械研磨（ＣＭＰ）プロセスは、、成長基板７０５を除去するために、デバイス層７０７でまたはデバイス層内７０７で終了するように使用され得る。他の実施形態では、成長基板７０５の一部を除去するためにＣＭＰプロセスが使用され、次いで、成長基板７０５の残りを除去するために化学的および／または物理的エッチングプロセスが利用される。あるいは、選択的エッチングであり得る化学的エッチングを使用して、成長基板７０５の一部または全部を除去することができる。化学的エッチングは、目的の層、例えばデバイス層７０７で終了するように選択的であり得る。最後に、物理的エッチング、例えば反応性イオンエッチング（ＲＩＥ）プロセスを使用して、成長基板７０５の一部または全部を除去し、および／または、後続の接合および処理ステップのためにデバイス層７０７を滑らかにして準備することができる。

【0085】

［0117］成長基板７０５の除去は、その後デバイス層７０７において製造されるＭＭＩＣデバイスの動作中に損失をもたらし得る構造を除去することを可能にする。一例として、図１に図示される加工基板１００は、導電層１１４を含み、これは、高導電性材料を提供するためにドープされたポリシリコン層とすることができる。高周波動作中、ＭＭＩＣデバイスによって生成された電界および／または磁界がそのような導電層と相互作用し、損失、発熱、およびその他の望ましくない影響をもたらす可能性がある。したがって、ＭＭＩＣデバイスの性能に悪影響を与え得る成長基板７０５および成長基板７０５内の層／構造を除去することによって、本発明の実施形態は、同等の従来のデバイスおよび構造よりも低い損失を有する方法およびシステムを提供する。

【0086】

［0118］一例として、デバイス層７０７は、バッファ層および初期エピタキシャル成長、例えば、ＧａＮ材料のエピタキシャル成長中に利用される他の層を含むことができる。バッファ層を含むこれらの層は、導電層と同様の方法で、例えば損失をもたらすことによってＭＭＩＣデバイスの性能を損なう可能性がある。したがって、図７Ｃに示されるように、これらの層は、成長基板７０５と共に除去することができる。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0087】

［0119］図７Ｄは、本発明の一実施形態に係るデバイス層への代替加工基板の接合を示す断面図である。いくつかの実施形態では、代替加工基板７６０は、図２に示される代替加工基板２００として実装される。代替加工基板２００と同様の代替加工基板７６０の使用は、ＭＭＩＣデバイス構造内の他の素子中に存在するエピタキシャル材料に実質的に一致するＣＴＥを有し得る代替加工基板、例えば多結晶ＡｌＮのためのコアを提供し、これは、半導体処理動作中に有益であり得る。さらに、成長基板７０５の除去に関連して論じたように、代替加工基板７６０は、低損失、高周波動作に適合する材料を用いて製造され得る。一例として、代替加工基板７６０は、実質的にシリコンを含まないことができ、これはＭＭＩＣデバイスの性能に悪影響を及ぼす可能性がある。

【0088】

［0120］一例として、デバイス層７０７に接合された代替加工基板７６０をシリコン基板上にエピタキシャル成長ＧａＮ層を有するシリコン基板と比較すると、代替加工基板７６０に接合されたデバイス層７０７で製造されたＭＭＩＣデバイスは、代替加工基板７６０の特性に起因して低損失によって特徴付けられるであろう。対照的に、代替加工基板７６０がシリコン基板に置き換えられた場合、デバイス層７０７で製造されたＭＭＩＣデバイスは、電場および磁場とシリコン基板との間の相互作用から生じるより高い損失によって特徴付けられ、これは界面損失を含み得る。

【0089】

［0121］いくつかの実施形態において、代替加工基板７６０は、代替加工基板上にマッチング金属パターンを提供することによる金属間接合を含むウェーハ接合技術を用いて、または例えばＳｉＯ_２を用いて両方のウェーハをコーティングすることによる酸化物間接合によって、デバイス層７０７に接合される。いくつかの実施形態では、代替加工基板７６０の接合面は、接合の強度を促進するために接着促進剤で被覆することができる。

【0090】

［0122］図７Ｅは、本発明の一実施形態によるハンドル基板の除去を示す断面図である。その後、ＭＭＩＣデバイス製造プロセスで使用されるデバイス層７０７を露出させるために、図７Ｅに示されるようにハンドル基板７５０が除去される。

【0091】

［0123］様々な技術を使用して、ハンドル基板７５０を除去し、デバイス層７０７を代替加工基板７６０に接合したままにすることができる。一例として、化学機械研磨（ＣＭＰ）プロセスは、ハンドル基板７５０を除去するために、デバイス層７０７でまたはデバイス層７０７内で終了するように使用され得る。他の実施形態では、ＣＭＰプロセスを使用してハンドル基板７５０の一部を除去し、次いで、化学的および／または物理的エッチングプロセスを使用して、ハンドル基板７５０の残りの部分を除去する。あるいは、選択的エッチングであり得る化学的エッチングを使用して、ハンドル基板７５０の一部または全部を除去することができる。化学的エッチングは、目的の層、例えばデバイス層７０７で終了するように選択的であり得る。最後に、物理的エッチング、例えば反応性イオンエッチング（ＲＩＥ）プロセスを使用して、ハンドル基板７５０の一部または全部を除去し、および／または、後続のエピタキシャル成長および／または処理ステップのためにデバイス層７０７を滑らかにして準備することができる。

【0092】

［0124］ハンドル基板７５０の除去は、いくつかの方法で行うことができる。一例として、機械的研削プロセスを使用して、ハンドル基板の大部分を除去することができる。次に、選択的エッチングであり得る化学的エッチングを使用して、材料を除去し、目的の層を露出させることができる。最後に、物理的エッチング、例えば反応性イオンエッチング（ＲＩＥ）プロセスを使用して、存在し得る界面層を除去することができる。

【0093】

［0125］ハンドル基板７５０の除去は、そうでなければＭＭＩＣデバイスの動作中に損失をもたらし得る構造を除去することを可能にする。一例として、ハンドル基板７５０は、高周波動作中に、ＭＭＩＣデバイスによって生成された電界および／または磁界と相互作用し得る導電層を含み得、損失、発熱、および他の望ましくない影響をもたらし得る。したがって、ＭＭＩＣデバイスの性能に悪影響を及ぼし得るハンドル基板７５０およびハンドル基板７５０内の層／構造を除去することによって、本発明の実施形態は、同等の従来のデバイスおよび構造よりも低い損失を有する方法およびシステムを提供する。

【0094】

［0126］図７Ｅに示される代替加工基板７６０およびデバイス層７０７を参照すると、以下でより完全に説明されるように、ＭＭＩＣ製造ラインにおいて利用することができる基板構造が提供される。代替加工基板７６０は、ＭＭＩＣ製造ラインに適した大きなサイズ、例えば２００ｍｍまたは３００ｍｍで提供され得る。さらに、代替加工基板７６０は、多結晶ＡｌＮを含むセラミック材料からの外方拡散を防止できるバリア層を含むことができるため、基板構造は、半導体プロセスフローおよびクリーンルーム環境において利用することができる。さらに、代替加工基板７６０は、その後に成長するエピタキシャル層にＣＴＥマッチングさせることができるので、代替加工基板は、成長基板７０５を使用して利用可能な利益を提供するが、ＭＭＩＣデバイスの性能に悪影響を与え得る構造または材料は含まない。

【0095】

［0127］図７Ｆは、本発明の一実施形態によるデバイス層におけるＭＭＩＣデバイス素子の形成を示す断面図である。図７Ｆにおいて、基板構造７７０は、代替加工基板７６０およびデバイス層７０７を含み、これは図示の実施形態ではＧａＮ層である。デバイス層７０７は、ＭＭＩＣデバイス素子７２０ａ、７２０ｂ、および７２０ｃの製造に利用される。ＭＭＩＣデバイス素子７２０の各々は、異なるＭＭＩＣデバイスを表す。例えば、ＭＭＩＣデバイス素子７２０ａをキャパシタとすることができ、ＭＭＩＣデバイス素子７２０ｂをトランジスタとすることができ、ＭＭＩＣデバイス素子７２０ｂを導波路とすることができる。異なるＭＭＩＣデバイス素子７２０の各々は、金属構造７２２を含む。図７Ｆでは、デバイス層７０７はＧａＮ層であり、厚さを１～１０μｍ程度にすることができ、損失や静電容量を低減するために利用される。

【0096】

［0128］図７Ｆに示されるように、図３Ａに関連するプロセスフローとは対照的に、デバイス製造は、デバイス層７０７が代替加工基板７６０に接合された後に実行される。その結果、代替加工基板７６０は、上述したようにＭＭＩＣデバイスの高周波動作中に低損失を提供するように選択され得る。さらに、代替加工基板７６０の特性は、ファウンドリプロセスへの準拠を提供するために選択することができる。さらに、代替加工基板７６０の使用は、他の方法では利用できないであろうＭＭＩＣデバイス製造プロセス中の基板の使用を可能にする。例えば、図２に示される代替加工基板２００を代替加工基板７６０として使用すると、デバイス層７０７は、２００ｍｍまたは３００ｍｍ等の直径を有することができる。代替加工基板７６０に接合されたデバイス層７０７として２００ｍｍＧａＮ層を用いて、２００ｍｍウェーハに適したファウンドリプロセスを使用することができる。対照的に、デバイス層７０７が炭化ケイ素基板上に成長した場合、サイズ制限により、これらの大きな直径のデバイス層の使用が妨げられる。

【0097】

［0129］図７Ｇは、本発明の一実施形態による代替加工基板の一部の除去を示す断面図である。図３Ｅに関連して論じたように、熱抵抗を低減するために、代替加工基板７６０を、厚みを減少させるため、例えば５０μｍ程度に薄くすることができる。

【0098】

［0130］図７Ｇに示される基板薄化プロセスは、いくつかの方法で実施することができる。一例として、機械的研削プロセスを使用して、代替加工基板７６０の一部を除去することができる。代替的に、または機械的研削プロセスと組み合わせて、選択的エッチングであり得る化学的エッチングを使用して、代替加工基板７６０の図示部分を除去することができる。一例として、化学的エッチングは、エッチングプロセス中に水酸化カリウム（ＫＯＨ）または水酸化テトラメチルアンモニウム（ＴＭＡＨ）を利用してもよい。最後に、機械的研削プロセスおよび／または化学的エッチングに加えて、またはそれと組み合わせて、物理的エッチング、例えば反応性イオンエッチング（ＲＩＥ）プロセスを使用して、代替加工基板７６０の図示部分を除去することができる。物理的エッチングプロセスは、その後のメタライゼーションやその他のプロセスのために表面を滑らかにして準備することができる。

【0099】

［0131］他のタイプの基板の一部を除去する技術とは対照的に、図７Ｇに示されるような薄化代替加工基板７６０は、デバイス層７０７およびＭＭＩＣデバイス素子に対して機械的安定性を提供する。この機械的安定性は、代替加工基板７６０に接合されているデバイス層７０７に関連する低レベルの残留応力に起因する。例えば、デバイス層７０７がシリコン基板上に成長した場合、デバイス層７０７に存在する残留応力は、図７Ｇに示される薄化プロセス後にシリコン基板の反りおよび／または湾曲をもたらすであろう。対照的に、デバイス層７０７は成長基板７０５にＣＴＥ整合したので、デバイス層７０７に存在する残留応力は低く、図７Ｇに示す薄化プロセス後の高レベルの機械的安定性を可能にする。

【0100】

［0132］図７Ｈは、本発明の一実施形態による代替加工基板の残りの部分におけるビアの形成を示す断面図である。図７Ｈにおいて、ビア７６２および７６４は、ＭＭＩＣデバイス素子７２０ｂおよびＭＭＩＣデバイス素子７２０ｃとそれぞれ電気的接触するように、代替加工基板７６０の残りの部分を通して形成される。グランド／電源プレーン７６６が形成され、ビア７６２および７６４に電気的に接続される。ビア７６２および７６４は、エッチング、レーザアブレーションなどを含む適切な半導体処理技術を用いて製造され得る。いくつかの実施形態では、ＭＭＩＣデバイス素子７２０ｂおよびＭＭＩＣデバイス素子７２０ｃが接続されたら、方法の組み合わせ、ビア形成プロセスを終了することができる。

【0101】

［0133］ビア７６２およびビア７６４の２つのビアのみが図７Ｈに示されているが、ＭＭＩＣデバイス素子７２０ａに対して形成されたビアはなく、これは本発明によって必要とされない。他の実施形態では、ビアは、すべてのＭＭＩＣデバイス素子に対して形成することができ、またはビアは、ＭＭＩＣデバイス素子のより小さなサブセットに対して形成することができる。一例として、ＭＭＩＣデバイス素子７２０ａがキャパシタである場合、ビアを設けないようにし得る。

【0102】

［0134］図７Ｉは、本発明の一実施形態による代替加工基板への冷却構造の取り付けを示す断面図である。冷却構造７７５は、グランド／電源プレーン７６６に取り付けられ、デバイス動作中、ＭＭＩＣデバイス素子７２０によって生成された熱は、デバイス層７０７、代替加工基板７６０の残りの部分、およびグランド／電源プレーン７６６を介して冷却構造７７５に伝導され得る。

【0103】

［0135］図７Ｊは、本発明の一実施形態によるＭＭＩＣシステムの製造方法を示す簡略化されたフローチャートである。方法７８０は、成長基板および成長基板（７８１）に結合されたデバイス層を含む加工基板を提供すること、およびハンドル基板をデバイス層（７８２）に接合することを含む。本方法はまた、成長基板を除去し、代替加工基板をデバイス層（７８４）に接合することを含む。本方法は、ハンドル基板（７８６）を除去し、デバイス層（７８８）を使用して複数のＭＭＩＣデバイス素子を製造することをさらに含む。

【0104】

［0136］さらに、本方法は、代替加工基板の一部を除去し、代替加工基板（７９０）の残りの部分に結合されたグランド／電源プレーンを形成することを含む。方法はまた、グランド／電源プレーンから複数のＭＭＩＣデバイス素子（７９２）のうちの１つ以上に通じる複数のビアを形成し、冷却構造をグランド／電源プレーン（７９４）に接合することを含む。図７Ｊに関連して記載された方法を用いて製造された構造体は、図３Ｈおよび図５Ｉに関連して記載された方法を用いて製造された構造体と共通の要素を有するので、図３Ｈおよび図５Ｉと併せて利用されるステップは、図７Ｊに適宜適用可能である。

【0105】

［0137］図７Ｊに示される特定のステップは、本発明の実施形態によるＭＭＩＣシステムを製造する特定の方法を提供することを理解されたい。ステップの他のシーケンスも、代替実施形態によって実行され得る。例えば、本発明の代替実施形態は、上記で概説したステップを異なる順序で実行してもよい。さらに、図７Ｊに示される個々のステップは、個々のステップに適宜様々な順序で実行され得る複数のサブステップを含んでもよい。さらに、特定の用途に応じて、追加のステップを追加し、削除することができる。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0106】

［0138］図８Ａは、本発明の一実施形態による薄化されたキャリア基板を利用する代替実施形態を示す断面図である。図８Ａは、図５Ｈで示されるものに対応する構造を提供し、これは、ＭＭＩＣデバイス素子に電気的接触を提供するために、薄化キャリア基板を通過するビアの形成と併せて利用することができる。

【0107】

［0139］図８Ｂは、本発明の一実施形態による両面グランド／電源プレーンを利用する第２の代替実施形態を示す断面図である。図６で論じた同様の方法で、両面グランド／電源プレーンが図８Ｂで実装されている。ビア８２０および８２２は、ＭＭＩＣデバイス素子と電気的に接触するために、薄化されたキャリア基板８１０を通して形成される。グランド／電源プレーン８２４が形成され、ビア８２０および８２２に電気的に接続される。ビア８２０および８２２は、エッチング、レーザアブレーションなどを含む適切な半導体処理技術を用いて製造され得る。いくつかの実施形態では、ＭＭＩＣデバイス素子が接続されたら、方法を組み合わせて、ビア形成プロセスを終了することができる。第２のグランド／電源プレーン８０５は、冷却構造５５０に結合される。

【0108】

［0140］ビア８２０およびビア８２２の２つのビアのみが図８Ｂに示されているが、ＭＭＩＣデバイス素子の少なくとも１つに対して形成されたビアはなく、これは本発明によって必要とされない。他の実施形態では、ビアは、すべてのＭＭＩＣデバイス素子に対して形成することができ、またはビアは、ＭＭＩＣデバイス素子のより小さなサブセットに対して形成することができる。

【0109】

［0141］いくつかの実施形態が層に関して論じられたが、層という用語は、層が対象の層を形成するために構築される多数のサブ層を含むように理解されるべきである。したがって、層という用語は、単一の材料からなる単一の層を示すことを意図するのではなく、所望の構造を形成するために複合的に層化された１つ以上の材料を包含する。当業者であれば、多くの変形形態、改変形態、および代替形態を認識するであろう。

【0110】

［0142］本明細書に記載の実施例および実施形態は、例示のみを目的としており、それに照らした様々な修正または変更が当業者に示唆され、本出願の精神および範囲内に含まれること、および添付の特許請求の範囲に含まれることが理解される。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図5I】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図7E】

【図7F】

【図7G】

【図7H】

【図7I】

【図7J】

【図8A】

【図8B】

【国際調査報告】