特表 2023-547359 高度な異種集積のための貴金属シード層を有するピラー・バンプ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-11-10

(54)【発明の名称】高度な異種集積のための貴金属シード層を有するピラー・バンプ

(51)【国際特許分類】

   H01L 21/60 20060101AFI20231102BHJP

【ＦＩ】

H01L21/92 604B

H01L21/92 604C

H01L21/92 604E

H01L21/92 604M

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023522779

(86)(22)【出願日】2021-10-27

(85)【翻訳文提出日】2023-04-13

(86)【国際出願番号】 CN2021126607

(87)【国際公開番号】W WO2022095764

(87)【国際公開日】2022-05-12

(31)【優先権主張番号】17/089,199

(32)【優先日】2020-11-04

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】マニスカルコ、ジョセフ、エフ

(72)【発明者】

【氏名】チョン、ケネス、チュン クエン

(72)【発明者】

【氏名】本山 幸一

(72)【発明者】

【氏名】ファン デル シュトラテン、オスカー

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

(57)【要約】

ピラー・バンプ構造体およびこれを形成するための方法は、半導体基板上にブランケット・ライナを、続いて貴金属を含むシード層を形成することを含む。シード層の直上に第１のフォトレジスト層が形成され、続いてフォトレジスト層に第１の複数の開口部の形成が行われる。第１の複数の開口部の各々の中に第１の導電材料を堆積させて、第１のピラー・バンプを形成する。第１のフォトレジスト層は半導体構造体から除去され、続いてシード層の第１のピラー・バンプから外側に延在する部分の除去が行われ、シード層の一部は第１のピラー・バンプの下に残留する。

【特許請求の範囲】

【請求項1】

半導体構造体を形成する方法であって、
半導体基板上にブランケット・ライナを、続いて貴金属を含むシード層を形成することと、
前記シード層の直上に第１のフォトレジスト層を形成することと、
前記フォトレジスト層に第１の複数の開口部を形成することと、
第１のピラー・バンプを形成するために前記第１の複数の開口部の各々の中に第１の導電材料を堆積させることと、
前記半導体構造体から前記第１のフォトレジスト層を除去することと、
前記シード層の前記第１のピラー・バンプから外側に延在する部分を除去することであって、前記シード層の一部は前記第１のピラー・バンプの下に残留する、前記除去することと、
を含む、方法。

【請求項2】

前記シード層の前記一部の幅は前記第１のピラー・バンプの幅に等しい、請求項１に記載の方法。

【請求項3】

前記シード層を形成する前記貴金属は、ルテニウム、ロジウム、イリジウム、プラチナ、およびパラジウムのうちの少なくとも１つを含む、請求項１に記載の方法。

【請求項4】

前記貴金属を含む前記シード層によって、前記シード層の前記第１のピラー・バンプから外側に延在する前記部分を除去するために方向性プラズマ乾式エッチ・プロセスを使用することが可能になる、請求項１に記載の方法。

【請求項5】

前記方向性プラズマ乾式エッチ・プロセスは、前記貴金属を含む前記シード層に対してのみ選択的である、請求項４に記載の方法。

【請求項6】

前記シード層の上方にハードマスク層を形成することと、
前記ハードマスク層の上方に第２のフォトレジスト層を形成することと、
前記第２のフォトレジスト層から前記ハードマスク層を通って延びて前記シード層を露出させる、第２の複数の開口部を形成することと、
を更に含む、請求項１に記載の方法。

【請求項7】

前記第２のフォトレジスト層を除去することと、
前記第２の複数の開口部の中に保護層を堆積させることと、
を更に含む、請求項６に記載の方法。

【請求項8】

前記保護層の前記半導体基板と平行な部分を除去することであって、前記保護層の前記半導体基板に対して垂直でありかつ前記ハードマスク層と直接接触している部分は前記半導体構造体内に残留する、前記除去すること
を更に含む、請求項７に記載の方法。

【請求項9】

前記保護層は窒化タンタルを含む、請求項７に記載の方法。

【請求項10】

第２のピラー・バンプを形成するために前記第２の複数の開口部の中に第２の導電材料を堆積させることであって、前記第２のピラー・バンプの両側の側壁は前記保護層と直接接触する、前記堆積させること
を更に含む、請求項７に記載の方法。

【請求項11】

前記第２のピラー・バンプの上方にありこれと直接接触する金属キャップを形成すること
を更に含む、請求項１０に記載の方法。

【請求項12】

前記ハードマスク層を除去することと、
前記シード層の前記第２のピラー・バンプから外側に延在する部分を除去することであって、前記シード層の一部は前記第２のピラー・バンプの下に残留する、前記除去することと、
前記金属キャップを除去することと、
を更に含む、請求項１１に記載の方法。

【請求項13】

前記保護層は前記ハードマスク層の除去中に前記第２のピラー・バンプを保護する、請求項１０に記載の方法。

【請求項14】

前記第２のピラー・バンプの下の前記シード層の前記一部の幅は、前記第２のピラー・バンプの幅に前記保護層の幅を加えたものに等しい、請求項１２に記載の方法。

【請求項15】

半導体構造体であって、
半導体基板の上方にある、導電材料を含むピラー・バンプと、
前記ピラー・バンプの下方かつ前記半導体基板の上方にある、貴金属を含むシード層であって、前記シード層の幅は前記ピラー・バンプの幅に等しい、前記シード層と、
を備える、半導体構造体。

【請求項16】

前記貴金属は、ルテニウム、ロジウム、イリジウム、プラチナ、およびパラジウムのうちの少なくとも１つを含む、請求項１５に記載の半導体構造体。

【請求項17】

前記ピラー・バンプの両側の側壁に沿った保護層
を更に備える、請求項１５に記載の半導体構造体。

【請求項18】

前記シード層の前記幅は、前記ピラー・バンプの幅に、前記ピラー・バンプの前記両側の側壁に沿った前記保護層の幅を加えたものに等しい、請求項１７に記載の半導体構造体。

【請求項19】

前記保護層は窒化タンタルを含む、請求項１７に記載の半導体構造体。

【請求項20】

前記貴金属を含む前記シード層によって、前記シード層に対してのみ選択的な方向性プラズマ乾式エッチ・プロセスの使用が可能になる、請求項１５に記載の半導体構造体。

【請求項21】

コンピュータ・プログラムであって、前記プログラムがコンピュータ上で実行されると請求項１ないし１４のいずれかに記載の方法ステップを実行するように適合されているプログラム・コードを備える、コンピュータ・プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は一般に相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの分野に関し、より詳細には、高度な異種集積中に銅喪失および銅のアンダーカットを防止するための貴金属シード層を有するピラー・バンプの製作に関する。

【背景技術】

【0002】

銅ピラー・バンプ技術は、現在の高度な集積スキームにおいて一般的な、従来の制御崩壊チップ接続（Ｃ４）はんだと比較して優れたエレクトロマイグレーション（ＥＭ）性能を提供する、チップとパッケージとの相互接続技術である。

【0003】

従来のフリップ・チップ・パッケージングでは、チップのＩ／Ｏパッドと基板またはパッケージのリード・フレームとの間の電気接続を確立するために、はんだバンプ接続部が使用される。銅ピラー技術では、はんだバンプを使用する代わりに、電子構成要素は銅ピラー・バンプ（カラム、ピラーはんだバンプ、またははんだカラム接続部とも呼ばれる）によって基板に接続される。銅ピラー技術によって、バンプのブリッジ形成の可能性を最小限にしてより微細なピッチを実現すること、回路に対するキャパシタンス負荷を低減すること、および電子構成要素をより高い周波数で動作させることが可能になる。

【0004】

銅ピラー・バンプは銅合金および他の銅含有導体も含み得るか、または、ピラー・バンプは他の導電材料で形成され得る。ピラー・バンプの利点は、ピラーがリフロー中に完全に変形することがないことである。はんだキャップは球形の先端部を形成し、これは熱リフロー中に溶融するが、柱状の銅ピラーはその形状を維持する傾向がある。

【0005】

更に、銅ピラーはこれまで使用されているはんだバンプよりも熱伝導性が高く、このことにより熱伝達率が向上している。この細い銅ピラーは、従来のはんだバンプを用いてこれまで可能であったよりも微細なピッチのアレイにおいて、ブリッジによる短絡、および不均一なバンプ高さなどの他の問題を伴わずに使用することができる。しかしながら、３Ｄ異種集積を含む高度なパッケージング・スキーム中に利用される特定のエッチング・プロセスは、銅ピラー・バンプの完全性に悪影響を与える可能性がある。

【発明の概要】

【0006】

Ｃｕ－Ｃｕ結合またははんだを用いるＣｕ結合のいずれかのための銅（Ｃｕ）ピラー・バンプまたは銅台座を用いる高度なパッケージング・スキームは、湿式銅シード・エッチング・プロセスを利用する。銅シード層の湿式エッチングは、露出銅ピラーからの銅の喪失および台座の銅のアンダーカットなどの、不利な副次的影響を引き起こす。したがって、湿式エッチング・プロセス中の銅喪失および台座のアンダーカットを排除できる、銅ピラー・バンプを形成するための代替の設計および技術の必要性が存在する。

【0007】

半導体基板上にブランケット・ライナを、続いて貴金属を含むシード層を形成することと、シード層の直上に第１のフォトレジスト層を形成することと、フォトレジスト層に第１の複数の開口部を形成することと、第１のピラー・バンプを形成するために第１の複数の開口部の各々の中に第１の導電材料を堆積させることと、半導体構造体から第１のフォトレジスト層を除去することと、第１のピラー・バンプから外側に延在するシード層の一部を除去することと、を含む、半導体構造体を形成するための方法を提供することによって、先行技術の欠点が克服され、更なる利点が提供される。シード層の一部は第１のピラー・バンプの下に残留する。

【0008】

本開示の別の実施形態は、半導体基板の上方にある、導電材料を含むピラー・バンプと、ピラー・バンプの下方かつ半導体基板の上方にある、貴金属を含むシード層と、を含む、半導体構造体、を提供する。シード層の幅はピラー・バンプの幅に等しい。

【0009】

例示として与えられておりかつ本発明をそこにだけ限定することは意図されていない、続く詳細な説明は、以下の添付の図面と関連させることで最もよく理解されるであろう。

【図面の簡単な説明】

【0010】

【図1】本開示の実施形態に係る、半導体製造プロセス中の中間ステップにおける簡略化した半導体構造体の断面図である。

【図2】本開示の実施形態に係る、フォトレジスト層を堆積した後の簡略化した半導体構造体の断面図である。

【図3】本開示の実施形態に係る、複数の開口部の形成を描いた簡略化した半導体構造体の断面図である。

【図4】本開示の実施形態に係る、複数の開口部を充填した後の簡略化した半導体構造体の断面図である。

【図5】本開示の実施形態に係る、フォトレジスト層を除去した後の簡略化した半導体構造体の断面図である。

【図6】本開示の実施形態に係る、シード層の覆われていない部分を除去した後の簡略化した半導体構造体の断面図である。

【図7】本開示の別の実施形態に係る、半導体製造プロセス中の中間ステップにおける簡略化した半導体構造体を描いた、簡略化した半導体構造体の断面図である。

【図8】本開示の実施形態に係る、ハードマスク層を堆積し続いてフォトレジスト層を堆積した後の、簡略化した半導体構造体の断面図である。

【図9】本開示の別の実施形態に係る、複数の開口部の形成を描いた簡略化した半導体構造体の断面図である。

【図10】本開示の別の実施形態に係る、複数の開口部の延長およびフォトレジスト層の除去を描いた、簡略化した半導体構造体の断面図である。

【図11】本開示の別の実施形態に係る、保護層の形成を描いた簡略化した半導体構造体の断面図である。

【図12】本開示の別の実施形態に係る、複数の開口部を充填した後の簡略化した半導体構造体の断面図である。

【図13】本開示の別の実施形態に係る、金属キャップの形成を描いた簡略化した半導体構造体の断面図である。

【図14】本開示の別の実施形態に係る、ハードマスク層を除去した後の簡略化した半導体構造体の断面図である。

【図15】本開示の別の実施形態に係る、半導体構造体から金属キャップおよびシード層の覆われていない部分を除去した後の、簡略化した半導体構造体の断面図である。

【発明を実施するための形態】

【0011】

図面は必ずしも正確な比率の縮尺ではない。図面は単に概略的な表現であり、本発明の具体的なパラメータを描写することは意図していない。図面は本発明の単に典型的な実施形態を描くことを意図している。図面において同様の採番は同様の要素を表す。

【0012】

本明細書には特許請求されている構造および方法の詳細な実施形態が開示されているが、開示されている実施形態は単に、様々な形態で具現化され得るそれら特許請求されている構造および方法の例示であるに過ぎないことが理解できる。ただし本発明は多くの異なる形態で具現化されてもよく、本明細書に明記する例示的な実施形態に限定されるものと解釈されるべきではない。この説明では、提示されている実施形態を不必要に曖昧にすることのないように、よく知られている特徴および技術の詳細が省略されている場合がある。

【0013】

以降の説明を目的として、「上側（upper）」、「下側（lower）」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」などの用語、およびこれらの派生語は、開示されている構造および方法と、図面の図における向きで関係しているものとする。用語「上方に（above）」、「上にある（overlying）」、「上に（atop）」、「上に（on top）」、「～上に位置する（positioned on）」、または「～の上に位置する（positioned atop）」は、第１の要素、例えば第１の構造体が、第２の要素、例えば第２の構造体上に存在することを意味し、この場合第１の要素と第２の要素の間に、接合面構造体などの介在する要素が存在し得る。用語「直接的接触」は、第１の要素、例えば第１の構造と、第２の要素、例えば第２の構造とが、それら２つの要素の接合面にどのような中間の導通層、絶縁層、または半導体層も用いずに接続されていることを意味する。

【0014】

第１の、第２の、などの用語が本明細書において様々な要素を記述するために使用され得るが、これらの要素はそれらの用語によって限定されるものではないことが理解されよう。これらの用語は、ある要素を別の要素から区別するためにのみ使用される。例えば、以下で検討される第１の要素を、本概念の範囲から逸脱することなく第２の要素と呼称することが可能である。

【0015】

本発明の実施形態の提示を曖昧にしないために、以下の詳細な説明では、当技術分野で知られているいくつかの処理ステップまたは動作が、提示のためのおよび例示のための目的で１つに組み合わされている場合があり、場合によっては詳細に記載されていないことがあり得る。他の場合には、当技術分野で知られているいくつかの処理ステップまたは動作が全く記載されていない場合がある。以下の説明はむしろ本発明の様々な実施形態の相異する特徴または要素に注目していることが理解されるべきである。

【0016】

銅（Ｃｕ）ピラー・バンプ、または単にＣｕピラーは、高度なフリップ・チップ・パッケージングに従来のはんだバンプと比較していくつかの利点を提供する。Ｃｕピラーへの移行は、従来の制御崩壊チップ接続（Ｃ４）バンピングのサイズおよびピッチ（すなわち特徴間のスペース）に関連する制限が動機付けとなってきた。ピッチ要件が縮小を続ける中で、Ｃｕピラーは十分なバンプ高さを維持しつつより高密度の設計を可能にし得る。

【0017】

しかしながら、Ｃｕ－Ｃｕ結合またははんだを用いるＣｕ結合のいずれかのための高度なパッケージング・スキームにおいて通常行われる銅シード層の湿式エッチングは、露出されたＣｕピラーからの銅の喪失およびＣｕピラーまたは台座の基部における銅のアンダーカットなどの問題を引き起こし、Ｃｕピラーの完全性に悪影響を与える可能性がある。したがって、湿式エッチング・プロセス中の銅喪失および台座のアンダーカットを排除できる、Ｃｕピラー・バンプを形成するための代替の設計および技術の必要性が存在する。

【0018】

したがって、本開示の実施形態は、貴金属シード層に対してのみ選択的な方向性プラズマ乾式エッチ・プロセスの使用を可能にする貴金属で構成されているシード層を使用してピラー・バンプ構造体を製作するための、方法および関連する構造体を提供する。このことによって、銅ピラーの頂面上のおよび側壁に沿った銅の喪失を防止できるとともに、台座のアンダーカットも防止できる。本開示の別の実施形態は、続くエッチング・プロセス中にピラーの構造完全性を更に保持するために、貴金属シード層をピラー・バンプの側壁に沿って形成されるコンフォーマルな保護層と一緒に使用してピラー・バンプ構造体を製作するための、方法および関連する構造体を提供する。

【0019】

銅喪失および台座のアンダーカットを防止するためにピラー・バンプ構造体が貴金属シード層を使用して形成され得る実施形態が、添付の図１～図６の図面を参照して以下に詳細に記載されている。銅喪失および台座のアンダーカットを防止するためにピラー・バンプ構造体が形成され得る代替の実施形態が、添付の図７～図１５の図面を参照して以下に詳細に記載されている。

【0020】

ここで図１を参照すると、本開示の実施形態に係る、半導体製造プロセス中の中間ステップにおける単純化して描いた半導体構造体１００の断面図が示されている。

【0021】

製造プロセスのこのステップでは、半導体構造体１００は、半導体基板１０２と、ブランケット・ライナ１０６と、シード層１１０と、を含み得る。説明を容易にするために、図１の実施形態には半導体基板１０２の簡略版が描かれている。

【0022】

当業者に知られているように、半導体集積回路製作中のバンプ製作のために半導体基板１０２を使用することができ、集積回路はその中またはその表面あるいはその両方に形成され得る。半導体基板１０２は、限定するものではないが、バルク・シリコン基板、半導体ウエハ、シリコン・オン・インシュレータ（ＳＯＩ）基板、またはシリコン・ゲルマニウム基板を含み得る。第ＩＩＩ族、第ＩＶ族、および第Ｖ族の元素を含む他の半導体材料も使用され得る。半導体基板１０２は、シャロー・トレンチ・アイソレーション（ＳＴＩ）機構またはシリコン局所酸化（ＬＯＣＯＳ）機構などの、複数の隔離機構（図示せず）を更に含み得る。これら隔離機構は様々なマイクロ電子素子（図示せず）を画定および隔離し得る。

【0023】

半導体基板１０２に形成され得る様々なマイクロ電子素子の例としては、トランジスタ（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、バイポーラ接合トランジスタ（ＢＪＴ）、高電圧トランジスタ、高周波トランジスタ、ｐ－チャネル電界効果トランジスタもしくはｎ－チャネル電界効果トランジスタまたはその両方（ＰＦＥＴ／ＮＦＥＴ）、等）、抵抗器、ダイオード、コンデンサ、インダクタ、ヒューズ、あるいは他の好適な素子を挙げることができる。様々なマイクロ電子素子を形成するために、堆積、エッチング、注入、フォトリソグラフィ、アニーリング、または他の好適なプロセスを含む、様々なプロセスが実行される。マイクロ電子素子は相互接続されて、論理デバイス、メモリ・デバイス（例えばスタティック・ランダム・アクセス・メモリもしくはＳＲＡＭ）、無線周波数（ＲＦ）デバイス、入力／出力（Ｉ／Ｏ）デバイス、システム・オン・チップ（ＳｏＣ）デバイス、これらの組合せ、または他の好適なタイプのデバイスなどの、集積回路デバイスを形成する。

【0024】

半導体基板１０２は、層間誘電体層（図示せず）と、集積回路の上に存在するメタライゼーション構造体（図示せず）と、を更に含み得る。メタライゼーション構造体中の層間誘電体層は、低ｋ誘電体材料、非ドープ・ケイ酸塩ガラス（ＵＳＧ）、窒化ケイ素、酸窒化ケイ素、または他の一般に使用される材料を含む。低ｋ誘電体材料の誘電率（ｋ値）は約３．９未満、または約２．８未満であり得る。メタライゼーション構造体中の金属線（図示せず）は、銅または銅合金を含み得る。当業者はメタライゼーション構造体の形成の詳細を理解し得る。

【0025】

半導体基板１０２の上方に形成されているブランケット・ライナ１０６は、半導体基板１０２への接着層として、および銅が半導体基板１０２のデバイス領域に拡散するのを防止するためのバリア層として機能し得る。ブランケット・ライナ１０６を形成するために標準的な堆積プロセスが使用され得る。例えば、いくつかの実施形態では、ブランケット・ライナ１０６は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、または原子層堆積（ＡＬＤ）によって形成され得る。ブランケット・ライナ１０６を形成するために使用され得る例示的な材料としては、チタン、窒化チタン、タンタル、窒化タンタル、およびこれらの組合せを挙げることができる。ある実施形態によれば、ブランケット・ライナ１０６は約５０ｎｍ～約５００ｎｍまでおよびこれらの間の範囲で変動する厚さを有し得るが、５０ｎｍ未満のおよび５００ｎｍよりも大きい厚さが許容可能であり得る。

【0026】

いくつかの実施形態では、ブランケット・ライナ１０６を形成する前に、半導体基板１０２の上に任意の好適な誘電体材料を含むパッシベーション層（図示せず）を堆積させてもよい。

【0027】

引き続き図１を参照すると、シード層１１０は、知られている堆積プロセスを使用して、ブランケット・ライナ１０６の上方に形成されている。例えば、シード層１１０は、知られている金属堆積技術の中でもとりわけ、スパッタリング技術を使用して形成され得る。ある実施形態によれば、シード層１１０は、限定するものではないが、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、プラチナ（Ｐｔ）、およびパラジウム（Ｐｄ）を含む貴金属で作製される。シード層１１０は約２０ｎｍ～約５００ｎｍまでおよびこれらの間の範囲で変動する厚さを有し得るが、２０ｎｍ未満のおよび５００ｎｍよりも大きい厚さが許容可能であり得る。

【0028】

ブランケット・ライナ１０６およびシード層１１０は共に、アンダー・バンプ・メタライゼーション（ＵＢＭ）層を形成する。シード層１１０を形成するために貴金属を使用することによって、続く製造ステップ中に、従来の湿式化学エッチングの代わりにプラズマ乾式エッチ・プロセスの使用が可能になることに留意すべきである。以下で詳細に説明するように、乾式エッチ・プロセスはシード層１１０に対してのみ選択的であり、このことにより製造プロセス中の銅ピラーの損傷を防止することができる。

【0029】

ここで図２を参照すると、本開示の実施形態に係る、フォトレジスト層２１０を堆積した後の半導体構造体１００の断面図が示されている。

【0030】

フォトレジスト層２１０は、例えばドライ・フィルム積層または液体レジストのスピン・オンなどの従来の堆積技術を使用してシード層１１０の上方に堆積されたフォトレジスト材料を含む。フォトレジスト層２１０は約１０μｍ～約１５０μｍまでおよびこれらの間の範囲で変動する（垂直）厚さを有し得るが、１０μｍ未満のおよび１５０μｍよりも大きい厚さが許容可能であり得る。

【0031】

ここで図３を参照すると、本開示の実施形態に係る、開口部３００の形成を描いた半導体構造体１００の断面図が示されている。製造プロセスのこのステップにおいて、フォトレジスト層２１０は、開口部３００を形成するために従来のリソグラフィ・プロセスおよびエッチング・プロセスを受ける。

【0032】

図に示すように、開口部３００はシード層１１０の上面を露出させた。当業者に知られているように、回路の設計または要件あるいはその両方に応じて、任意の数の開口部３００が形成され得る。

【0033】

ここで図４を参照すると、本開示の実施形態に係る、開口部３００を充填した後の半導体構造体１００の断面図が示されている。

【0034】

この実施形態では、開口部３００は、ピラー・バンプ４２０を形成するはんだ濡れ性を有する導電材料で部分的にまたは完全に充填される。好ましくは、導電材料は銅（Ｃｕ）、またはＣｕＡｌ、ＣｕＳｎ、もしくはＣｕＩｎなどの銅合金を含む。ピラー・バンプ４２０を形成する導電材料は、開口部３００の中に、下に存在するシード層１１０の上方にこれと直接接触して堆積される。導電材料を形成する例示的な方法としては、スパッタリング法、プリント法、電気めっき法、無電解めっき法、およびＣＶＤ法を挙げることができる。ある実施形態によれば、導電材料は電気化学めっきによって形成されてピラー・バンプ４２０を形成し得る。

【0035】

ある実施形態では、ピラー・バンプ４２０の高さは約［１０］μｍ～約１５０μｍおよびこれらの間の範囲で変動し得るが、１０μｍ未満のおよび１５０μｍよりも大きい高さが許容可能であり得る。同様に、ピラー・バンプ４２０の幅は約１０μｍ～約１００μｍおよびこれらの間の範囲で変動し得るが、１０μｍ未満のおよび１００μｍよりも大きい幅が許容可能であり得る。ピラー・バンプ４２０は断面図を使用して描かれているが、ピラー・バンプ４２０は環状の形状であることに留意すべきである。

【0036】

ここで図５を参照すると、本開示の実施形態に係る、フォトレジスト層２１０を除去した後の半導体構造体１００の断面図が示されている。任意の知られている剥離プロセスを使用して、フォトレジスト層２１０を除去することができる。例えば、フォトレジスト層２１０は、高いｐＨ内容を有するＴＭＡＨを、膨潤を支援するグリコールおよび溶解を補助するＮＭＰと一緒に使用して剥離され得る。別法として、水酸化ナトリウムまたは水酸化カリウムおよびＤＭＳＯ溶液を使用してフォトレジストを剥離することができる。

【0037】

図に描かれているように、フォトレジスト層２１０の除去によって、ピラー・バンプ４２０およびシード層１１０の覆われていない部分が露出される。

【0038】

ここで図６を参照すると、本開示の実施形態に係る、シード層１１０の覆われていない部分を除去した後の半導体構造体１００の断面図が示されている。製造プロセスのこのステップ中に、シード層１１０のピラー・バンプ４２０によって覆われていない部分を、任意の好適な方向性エッチング・プロセスによって除去することができる。例えば、シード層１１０の覆われていない部分を、反応性イオン・エッチング（ＲＩＥ）技術を使用することによって除去することができる。具体的には、シード層１１０のピラー・バンプ４２０から外側に延在する部分が除去され、シード層１１０のピラー・バンプ４２０の下にある部分は導体構造体１００内に残留する。図に描かれているように、ピラー・バンプ４２０の下方のピラー・バンプ４２０の残りの部分の幅は、ピラー・バンプ４２０の幅に実質的に等しい。

【0039】

シード層１１０を形成するために貴金属を使用することによって、シード層１１０のピラー・バンプ４２０によって覆われていない部分を除去するために乾式エッチング技術を使用できることに留意すべきである。乾式エッチング技術は貴金属シード層１１０に対してのみ選択的であり、このことにより、ピラー・バンプ４２０のアンダーカットまたは導電材料（すなわち銅）の喪失を伴わずに、金属シード層１１０の覆われていない部分を除去することが可能になる。このステップから先は、製造プロセスは従来の処理ステップに従って続けられる。

【0040】

ここで図７～図１５を参照すると、本開示の別の実施形態に係る、ピラー・バンプを形成するための代替の処理シークエンスを説明する半導体構造体７００の断面図が示されている。ピラー・バンプ１２４０（図１２）は、図１～図６を参照して上記したピラー・バンプ４２０と同様に形成される。ただしこの実施形態では、図１１に描かれているように、保護層１１２０は、ピラー・バンプ１２４０を形成する導電材料を堆積させる前に形成される。

【0041】

ここで図７を参照すると、本開示の実施形態に係る、半導体製造プロセス中の中間ステップにおける半導体構造体１００と類似の半導体構造体７００の断面図が示されている。このステップでは、半導体構造体７００は、図１に描かれている半導体構造体１００と実質的に同じ要素を含む。具体的には、半導体構造体７００は、半導体基板１０２と、ブランケット・ライナ１０６と、シード層１１０と、を含む。これらの要素を形成するプロセスを、図１を参照して上に詳細に記載した。

【0042】

ここで図８を参照すると、本開示の実施形態に係る、ハードマスク層８１０を堆積し続いてフォトレジスト層８２０を堆積した後の、半導体構造体７００の断面図が示されている。

【0043】

ハードマスク層８１０は知られている堆積技術を使用してシード層１１０の直上に形成される。図１１を参照して以下で詳細に記載するように、ハードマスク層８１０によって保護層１１２０の形成が可能になる。ハードマスク層８１０を形成するための例示的な材料としては、窒化チタン（ＴｉＮ）、シランもしくはテトラ・エチル・オルト・シラン（ＴＥＯＳ）、窒化ケイ素（ＳｉＮ）、酸化ケイ素、酸化物／窒化物スタック、または類似の材料および構成を挙げることができる。ハードマスク層８１０は、約１０μｍ～約１５０μｍまでおよびこれらの間の範囲で変動する（垂直）厚さを有し得るが、１０μｍ未満のおよび１５０μｍよりも大きい厚さが許容可能であり得る。

【0044】

フォトレジスト層８２０はハードマスク層８１０の上方に形成されてこれと直接接触している。フォトレジスト層８２０は、図２を参照して上記したフォトレジスト層２１０と類似の材料および方法を使用して形成される。

【0045】

ここで図９を参照すると、本開示の実施形態に係る、開口部９００の形成を描いた半導体構造体７００の断面図が示されている。製造プロセスのこのステップにおいて、フォトレジスト層８２０は、開口部９００を形成するために従来のリソグラフィ・プロセスおよびエッチング・プロセスを受ける。図に示すように、開口部９００はハードマスク層８１０の上面を露出させており、その中に図１０に示すように開口部９００が延長することになる。当業者に知られているように、回路の設計または要件あるいはその両方に応じて、任意の数の開口部９００が形成され得る。

【0046】

ここで図１０を参照すると、本開示の実施形態に係る、開口部９００の延長およびフォトレジスト層８２０の除去の後の、半導体構造体７００の断面図が示されている。この実施形態では、開口部９００をハードマスク層８１０内へと延長するために従来のパターニング技術を実施することができる。図に示すように、延長された開口部９００はシード層１１０の上面を露出させた。

【0047】

フォトレジスト層２１０（図２）と同様に、任意の知られている剥離プロセスを使用してフォトレジスト層８２０を除去することができる。例えば、フォトレジスト層８２０は、高いｐＨ内容を有するＴＭＡＨを膨潤を支援するグリコールおよび溶解を補助するＮＭＰと一緒に使用して剥離され得る。別法として、水酸化ナトリウムまたは水酸化カリウムおよびＤＭＳＯ溶液を使用してフォトレジストを剥離することができる。

【0048】

ここで図１１を参照すると、本開示の実施形態に係る、保護層１１２０の形成を描いた半導体構造体７００の断面図が示されている。その名前が示唆するように、保護層１１２０は、続く製造ステップで実行されるエッチング・プロセス中にピラー・バンプ１２４０（図１２）を保護する。開口部９００内に保護層１１２０を形成するために、任意の好適な堆積技術が実施され得る。ある実施形態では、保護層１１２０を形成するために、ＣＶＤ、ＰＶＤ、またはＡＬＤプロセスが使用され得る。

【0049】

次に、保護層１１２０の半導体基板１０２と平行な部分を除去するために、半導体構造体７００に対して任意の好適な方向性エッチング・プロセスが実行され得る。図に示すように、保護層１１２０の半導体基板１０２に対して垂直な部分は、ハードマスク層８１０の対向する側壁に沿って残留する。

【0050】

保護層１１２０を形成するために使用され得る例示的な材料としては、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、または窒化タングステン（ＷＮ）を挙げることができる。保護層１１２０は、約２０ｎｍ～約５００ｎｍまでおよびこれらの間の範囲で変動する（水平）厚さを有し得るが、２０ｎｍ未満のおよび５００ｎｍよりも大きい厚さが許容可能であり得る。

【0051】

ここで図１２を参照すると、本開示の実施形態に係る、開口部９００を充填した後の半導体構造体７００の断面図が示されている。

【0052】

この実施形態では、開口部９００は、ピラー・バンプ１２４０を形成するためのはんだ濡れ性を有する導電材料で部分的にまたは完全に充填される。好ましくは、導電材料は銅（Ｃｕ）または銅合金を含む。ピラー・バンプ１２４０は、図４を参照して上記したようなピラー・バンプ４２０と類似の材料および技術を使用して形成される。この実施形態では、ピラー・バンプ１２４０は図に示すように、保護層１１２０によって側方を覆われる。

【0053】

加えてまたは別法として、金属キャップ１３１０は、図１３に描かれているように、ピラー・バンプ１２４０の上に形成され得る。金属キャップ１３１０はハードマスク層８１０の除去中にピラー・バンプ１２４０を保護し得る。金属キャップ１３１０は、例えばルテニウム、ニッケル、パラジウム、プラチナ、およびこれらの合金などの材料で作製し、標準的な堆積技術を使用して堆積させることができる。

【0054】

ここで図１４を参照すると、本開示の実施形態に係る、ハードマスク層８１０を除去した後の半導体構造体７００の断面図が示されている。この実施形態では、ハードマスク層８１０を除去するために、任意の好適なエッチング・プロセスが使用され得る。例えば、乾式エッチ・プロセス（例えば反応性イオン・エッチ）または湿式エッチ・プロセスである。

【0055】

ここで図１５を参照すると、本開示の実施形態に係る、金属キャップ１３１０およびシード層１１０の覆われていない部分を除去した後の半導体構造体７００の断面図が示されている。この実施形態では、金属キャップ１３１０およびシード層１１０の覆われていない部分を、プラズマ乾式エッチング技術を実施することによって除去することができる。金属キャップおよびシード層は、単一のエッチ・ステップまたは複数のエッチ・ステップにおいて同時に除去することができる。

【0056】

図に示すように、この実施形態では、シード層１１０の幅は、ピラー・バンプ１２４０の幅に、ピラー・バンプ１２４０の両側の側壁に沿って位置付けられた保護層１１２０の幅を加えたものに等しい。

【0057】

保護層１１２０はシード層１１０の残りの部分と共に、ハードマスク層８１０の除去中およびシード層１１０のピラー・バンプ１２４０によって覆われていない部分のエッチング中に、ピラー・バンプ１２４０を保護することに留意すべきである。上述したように、シード層１１０を形成するために貴金属を使用することによって、シード層１１０のピラー・バンプ１２４０によって覆われていない部分を除去するために乾式エッチング技術を実施できる。乾式エッチング技術は貴金属シード層１１０に対してのみ選択的であり、このことにより、ピラー・バンプ１２４０のアンダーカットまたは導電材料（すなわち銅）の喪失を伴わずに、金属シード層１１０の覆われていない部分を除去することが可能になる。

【0058】

したがって、本開示の実施形態は、構造的特徴が改良されたピラー・バンプを提供する。ある実施形態では、改善されたピラー・バンプ構造体は、銅喪失および台座のアンダーカットと関連付けられる従来の湿式化学エッチングの代わりに乾式エッチング技術を使用することを可能にする、貴金属シード層を形成することによって達成される。別の実施形態では、保護層はハードマスク除去および他の製造ステップ中にピラー・バンプの側壁に沿って形成されて、ピラー・バンプを更に保護する。保護層は貴金属シード層と共に、露出されたピラーからの銅喪失および台座のアンダーカットを防止することができ、このことによりデバイスの性能および信頼性が向上する。

【0059】

本発明の様々な実施形態の説明を例示の目的で提示してきたが、それらは網羅的であることまたは開示される実施形態に限定されることは意図されていない。当業者には、記載される実施形態の範囲から逸脱することなく、多くの修正および変更が明らかであろう。本明細書で用いられる専門用語は、実施形態の原理、実際の用途、もしくは市場で見られる技術に対する技術的な改善を最もよく説明するように、または他の当業者が本明細書において開示される実施形態を理解できるように、選択された。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【手続補正書】

【提出日】2023-10-26

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体構造体を形成する方法であって、
半導体基板上にブランケット・ライナを、続いて貴金属を含むシード層を形成することと、
前記シード層の直上に第１のフォトレジスト層を形成することと、
前記フォトレジスト層に第１の複数の開口部を形成することと、
第１のピラー・バンプを形成するために前記第１の複数の開口部の各々の中に第１の導電材料を堆積させることと、
前記半導体構造体から前記第１のフォトレジスト層を除去することと、
前記シード層の前記第１のピラー・バンプから外側に延在する部分を除去することであって、前記シード層の一部は前記第１のピラー・バンプの下に残留する、前記除去することと、
を含む、方法。

【請求項2】

前記シード層の前記一部の幅は前記第１のピラー・バンプの幅に等しい、請求項１に記載の方法。

【請求項3】

前記シード層を形成する前記貴金属は、ルテニウム、ロジウム、イリジウム、プラチナ、およびパラジウムのうちの少なくとも１つを含む、請求項１または請求項２に記載の方法。

【請求項4】

前記貴金属を含む前記シード層によって、前記シード層の前記第１のピラー・バンプから外側に延在する前記部分を除去するために方向性プラズマ乾式エッチ・プロセスを使用することが可能になる、請求項１～請求項３のいずれか一項に記載の方法。

【請求項5】

前記方向性プラズマ乾式エッチ・プロセスは、前記貴金属を含む前記シード層に対してのみ選択的である、請求項４に記載の方法。

【請求項6】

前記シード層の上方にハードマスク層を形成することと、
前記ハードマスク層の上方に第２のフォトレジスト層を形成することと、
前記第２のフォトレジスト層から前記ハードマスク層を通って延びて前記シード層を露出させる、第２の複数の開口部を形成することと、
を更に含む、請求項１～請求項５のいずれか一項に記載の方法。

【請求項7】

前記第２のフォトレジスト層を除去することと、
前記第２の複数の開口部の中に保護層を堆積させることと、
を更に含む、請求項６に記載の方法。

【請求項8】

前記保護層の前記半導体基板と平行な部分を除去することであって、前記保護層の前記半導体基板に対して垂直でありかつ前記ハードマスク層と直接接触している部分は前記半導体構造体内に残留する、前記除去すること
を更に含む、請求項７に記載の方法。

【請求項9】

前記保護層は窒化タンタルを含む、請求項７に記載の方法。

【請求項10】

第２のピラー・バンプを形成するために前記第２の複数の開口部の中に第２の導電材料を堆積させることであって、前記第２のピラー・バンプの両側の側壁は前記保護層と直接接触する、前記堆積させること
を更に含む、請求項７に記載の方法。

【請求項11】

前記第２のピラー・バンプの上方にありこれと直接接触する金属キャップを形成すること
を更に含む、請求項１０に記載の方法。

【請求項12】

前記ハードマスク層を除去することと、
前記シード層の前記第２のピラー・バンプから外側に延在する部分を除去することであって、前記シード層の一部は前記第２のピラー・バンプの下に残留する、前記除去することと、
前記金属キャップを除去することと、
を更に含む、請求項１１に記載の方法。

【請求項13】

前記保護層は前記ハードマスク層の除去中に前記第２のピラー・バンプを保護する、請求項１０～請求項１２のいずれか一項に記載の方法。

【請求項14】

前記第２のピラー・バンプの下の前記シード層の前記一部の幅は、前記第２のピラー・バンプの幅に前記保護層の幅を加えたものに等しい、請求項１２に記載の方法。

【請求項15】

半導体構造体であって、
半導体基板の上方にある、導電材料を含むピラー・バンプと、
前記ピラー・バンプの下方かつ前記半導体基板の上方にある、貴金属を含むシード層であって、前記シード層の幅は前記ピラー・バンプの幅に等しい、前記シード層と、
を備える、半導体構造体。

【請求項16】

前記貴金属は、ルテニウム、ロジウム、イリジウム、プラチナ、およびパラジウムのうちの少なくとも１つを含む、請求項１５に記載の半導体構造体。

【請求項17】

前記ピラー・バンプの両側の側壁に沿った保護層
を更に備える、請求項１５または請求項１６に記載の半導体構造体。

【請求項18】

前記シード層の前記幅は、前記ピラー・バンプの幅に、前記ピラー・バンプの前記両側の側壁に沿った前記保護層の幅を加えたものに等しい、請求項１７に記載の半導体構造体。

【請求項19】

前記保護層は窒化タンタルを含む、請求項１７に記載の半導体構造体。

【請求項20】

前記貴金属を含む前記シード層によって、前記シード層に対してのみ選択的な方向性プラズマ乾式エッチ・プロセスの使用が可能になる、請求項１５～請求項１９のいずれか一項に記載の半導体構造体。

【請求項21】

コンピュータ・プログラムであって、前記プログラムがコンピュータ上で実行されると請求項１ないし１４のいずれかに記載の方法ステップを実行するように適合されているプログラム・コードを備える、コンピュータ・プログラム。

【国際調査報告】