▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-11-10
(54)【発明の名称】ドリフトおよびノイズ補正型メモリスティブ・デバイス
(51)【国際特許分類】
G11C 13/00 20060101AFI20231102BHJP
G11C 7/04 20060101ALI20231102BHJP
【ＦＩ】
G11C13/00 464
G11C13/00 210
G11C13/00 360
G11C7/04
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023526028
(86)(22)【出願日】2021-11-04
(85)【翻訳文提出日】2023-04-27
(86)【国際出願番号】 IB2021060194
(87)【国際公開番号】W WO2022101741
(87)【国際公開日】2022-05-19
(31)【優先権主張番号】17/094,744
(32)【優先日】2020-11-10
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】サイド、ガジ サルワット
(72)【発明者】
【氏名】ケルスティング、ベネディクト
(72)【発明者】
【氏名】セバスティアン、アブ
(57)【要約】
メモリスタ・メモリ・デバイスは、メモリスティブ・メモリ・セル、入力端子、出力端子、およびゲート端子を備える。入力端子および出力端子は、メモリスティブ・メモリ・セルに直接取り付けられ、ゲート端子は、メモリスティブ・メモリ・セルから電気的に絶縁されている。ゲート端子は、メモリスタ・メモリ・デバイスの理想的でないコンダクタンス変調の補正を実現するメモリスティブ・メモリ・セルのコンダクタンスの揮発性変調のための電気信号を受信するように構成される。
【特許請求の範囲】
【請求項1】
メモリスティブ・メモリ・セルを備えるメモリスタ・メモリ・デバイスであって、前記メモリスタ・メモリ・デバイスは、入力端子と、
出力端子と、
ゲート端子と、を備え、
前記入力端子および前記出力端子は、前記メモリスティブ・メモリ・セルに直接取り付けられ、
前記ゲート端子は、前記メモリスティブ・メモリ・セルから電気的に絶縁されており、
前記ゲート端子は、前記メモリスタ・メモリ・デバイスの理想的でないコンダクタンス変調を補正するために前記メモリスティブ・メモリ・セルのコンダクタンスの揮発性変調のための電気信号を受信するために構成される、メモリスタ・メモリ・デバイス。
【請求項2】
前記理想的でないコンダクタンス変調は、時間的な抵抗ドリフトおよび抵抗の温度誘起擾乱のうちの少なくとも１つを含む、請求項１に記載のメモリスタ・メモリ・デバイス。
【請求項3】
前記メモリスティブ・メモリ・セルは、相変化材料またはフィラメント電解質を備える、請求項１に記載のメモリスタ・メモリ・デバイス。
【請求項4】
前記メモリスタ・メモリ・デバイスは、複数の前記メモリスティブ・メモリ・セルを備え、前記ゲート端子は、前記複数の前記メモリスティブ・メモリ・セルに共通である
請求項１に記載のメモリスタ・メモリ・デバイス。
【請求項5】
前記複数のメモリスティブ・メモリ・デバイスは、メモリスタ・メモリ・ユニットを構築するクロスバー・アレイに配置されている、請求項４に記載のメモリスタ・メモリ・デバイス。
【請求項6】
出力が前記メモリスタ・メモリ・デバイスの理想的な作業温度と前記メモリスタ・メモリ・デバイスの理想的でない動的に変化する温度との間の温度差ΔＴに対応する温度効果制御信号を供給するように適合されている温度効果制御ユニットをさらに備える、請求項１に記載のメモリスタ・メモリ・デバイス。
【請求項7】
前記温度効果制御ユニットは、前記温度効果制御ユニットに電気的に接続された温度センサと、
前記温度効果制御信号として、値ＶＴの電圧を複数の前記メモリスタ・メモリ・デバイスのうちの選択されたもののゲート端子の群へ供給する事前に較正されたΔＴ／ＶＴ，ｇａｔｅ変換ユニットと
をさらに備える、請求項６に記載のメモリスタ・メモリ・デバイス。
【請求項8】
前記事前に較正されたΔＴ／ＶＴ，ｇａｔｅ変換ユニットは、メモリスタ・メモリ・ユニットを構築する前記複数の前記メモリスタ・メモリ・デバイスの前記ゲート端子に接続されたデジタル温度効果制御信号をアナログ値ＶＴ，ｇａｔｅ信号へ変換するように適合された第１のデジタル・アナログ変換器
をさらに備える、請求項７に記載のメモリスタ・メモリ・デバイス。
【請求項9】
出力が前記メモリスタ・メモリ・デバイスの目標抵抗と前記メモリスタ・メモリ・デバイスの読み取り抵抗との間の抵抗差ΔＲに対応する抵抗ドリフト制御信号を供給するように適合されている抵抗ドリフト補正ユニットをさらに備える、請求項１に記載のメモリスタ・メモリ・デバイス。
【請求項10】
前記抵抗ドリフト補正ユニットは、抵抗ドリフト補正制御信号として、値ＶＲの電圧を複数の前記メモリスタ・メモリ・デバイスのうちの選択されたもののゲート端子の群に供給するΔＲ／ＶＲゲート変換ユニットをさらに備える、請求項９に記載のメモリスタ・メモリ・デバイス。
【請求項11】
前記ΔＲ／ＶＲゲート変換ユニットは、デジタル抵抗効果制御信号を、メモリスタ・メモリ・ユニットを構築する前記複数の前記メモリスタ・メモリ・デバイスの前記ゲート端子に接続されたアナログ値ＶＲゲート信号に変換するように適合された第２のデジタル・アナログ変換器をさらに備える、請求項１０に記載のメモリスタ・メモリ・デバイス。
【請求項12】
クロスバー・アレイに配置された複数のメモリスタ・メモリ・デバイスを備え、各前記メモリスタ・メモリ・デバイスは、メモリスティブ・メモリ・セルと、
入力端子と、
出力端子と、
ゲート端子と
を備え、
前記入力端子および前記出力端子は、前記メモリスティブ・メモリ・セルに直接取り付けられ、
前記ゲート端子は、前記メモリスティブ・メモリ・セルから電気的に絶縁されており、
前記ゲート端子は、前記メモリスタ・メモリ・デバイスの理想的でないコンダクタンス変調を補正するために前記メモリスティブ・メモリ・セルのコンダクタンスの揮発性変調のための電気信号を受信するように構成され、
各前記メモリスタ・メモリ・デバイスの温度ベースの抵抗ドリフト効果に基づいて前記受信される電気信号の一部を生成するために適合された温度効果制御ユニットと、
各前記メモリスタ・メモリ・デバイスの時間に依存する抵抗ドリフト効果に基づいて前記受信される電気信号の別の一部を生成するために適合された抵抗ドリフト補正ユニットと
をさらに備える、請求項１に記載のメモリスタ・メモリ・ユニット。
【請求項13】
メモリスティブ・メモリ・セルを備えるメモリスタ・メモリ・デバイスを動作させる方法であって、前記メモリスタ・メモリ・デバイスは、入力端子、出力端子、およびゲート端子を備え、前記入力端子および前記出力端子は、前記メモリスティブ・メモリ・セルに直接取り付けられ、前記ゲート端子は、前記メモリスティブ・メモリ・セルから電気的に絶縁されており、
前記メモリスタ・メモリ・デバイスの理想的でないコンダクタンス変調を補正するために前記メモリスティブ・メモリ・セルのコンダクタンスの揮発性変調のための電気信号を供給することを含む、方法。
【請求項14】
温度効果制御ユニットによって、前記メモリスタ・メモリ・デバイスの理想的な作業温度と前記メモリスタ・メモリ・デバイスの理想的でない動的に変化する温度との間の温度差ΔＴに対応する温度効果制御信号を供給することをさらに含む、請求項１３に記載の方法。
【請求項15】
前記温度効果制御ユニットは、前記温度効果制御ユニットに電気的に接続された温度センサをさらに備え、事前に較正されたΔＴ／ＶＴ，ｇａｔｅ変換ユニットによって、前記温度効果制御信号として、値ＶＴ，ｇａｔｅの電圧を前記ゲート端子へ供給すること
をさらに含む、請求項１４に記載の方法。
【請求項16】
前記事前に較正されたΔＴ／ＶＴ，ｇａｔｅ変換ユニットの一部である第１のデジタル・アナログ変換器によって、デジタル温果制御信号を前記ゲート端子に接続されたアナログ値ＶＴ，ｇａｔｅ信号へ変換することをさらに含む、請求項１５に記載の方法。
【請求項17】
抵抗ドリフト補正ユニットによって、前記メモリスタ・メモリ・デバイスの目標抵抗と前記メモリスタ・メモリ・デバイスの読み取り抵抗との間の抵抗差ΔＲに対応する抵抗ドリフト制御信号を供給することをさらに含む、請求項１３に記載の方法。
【請求項18】
前記抵抗ドリフト補正ユニットの一部であるΔＲ／ＶＲゲート変換ユニットによって、抵抗ドリフト補正制御信号として、値ＶＲの電圧を前記ゲート端子へ供給することをさらに含む、請求項１７に記載の方法。
【請求項19】
前記ΔＲ／ＶＲゲート変換ユニットは、第２のデジタル・アナログ変換器によって、デジタル抵抗効果制御信号を前記ゲート端子に接続されたアナログ値ＶＲゲート信号へ変換することをさらに含む、請求項１８に記載の方法。
【請求項20】
ａ）前記メモリスティブ・メモリ・セルは、相変化材料またはフィラメント電解質を含むこと、および、ｂ）前記メモリスタ・メモリ・デバイスは、複数の前記メモリスティブ・メモリ・セルを含み、前記ゲート端子は、前記複数の前記メモリスティブ・メモリ・セルに共通であること
からなる群から選択される条件が存在する、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書には、メモリスティブ・メモリ・セルを備えるメモリスタ・メモリ・デバイスが開示される。より具体的には、本開示は、メモリスティブ・メモリ・セルを備えるメモリスタ・メモリ・デバイスを動作させる方法に向けられる。
【背景技術】
【0002】
マルチレベル・セル（ＭＬＣ）ストレージは、メモリ技術において、容量の増加を実現し、したがってビット当たりのコストを下げる典型的なやり方である。このために、例えば、不揮発性データ・ストレージのためのカルコゲニド成分の熱誘起抵抗率変化を活用する相変化メモリ（ＰＣＭ）は、新しいソリッド・ステート・メモリ技術である。ＰＣＭは、既存のフラッシュ・メモリを拡張し、最終的に置き換わるだけでなく、将来のコンピューティング・システムの破壊的な変化を可能にもするための興味深い候補にそれをさせる高いサイクル耐久性、低い読み出し／書き込み待ち時間、および優れたスケーラビリティなどのいくつかの特徴を持つ。後者は、そのユニバーサルな特性により、ストレージ（不揮発性、安価、大容量）とメモリ（高速、耐久性）の両方として作用するＰＣＭの潜在的な能力に由来する。
【発明の概要】
【0003】
本明細書中に開示された一態様によれば、メモリスティブ・メモリ・セルを備えるメモリスタ・メモリ・デバイスが、提供され得る。メモリスティブ・メモリ・デバイスは、入力端子、出力端子、およびゲート端子を備えることができる。入力端子および出力端子は、メモリスティブ・メモリ・セルに直接取り付けることができ、ゲート端子は、メモリスティブ・メモリ・セルから電気的に絶縁されることが可能である。ゲート端子は、メモリスティブ・メモリ・セルのコンダクタンスの揮発性変調のための電気信号を受信するために構成され得る。それによって、メモリスタ・メモリ・デバイスの理想的でないコンダクタンス変調は、補正することができる。
【0004】
本明細書中に開示された別の態様によれば、メモリスティブ・メモリ・セルを備えるメモリスタ・メモリ・デバイスを動作させる方法が、提供され得る。メモリスタ・メモリ・デバイスは、入力端子、出力端子、およびゲート端子を備えることができ、入力端子および出力端子は、メモリスティブ・メモリ・セルに直接取り付けることができる。ゲート端子は、メモリスティブ・メモリ・セルから電気的に絶縁されてもよい。方法は、メモリスティブ・メモリ・セルのコンダクタンスの揮発性変調のための電気信号を供給することをさらに含むことができる。それによって、メモリスタ・メモリ・デバイスの理想的でないコンダクタンス変調は、補正され得る。
【0005】
本発明の実施形態は、異なる主題を参照して説明される。詳細には、いくつかの実施形態は、方法の様式の請求項を参照して説明されるのに対して、他の実施形態は、装置の様式の請求項を参照して説明される。しかしながら、当業者は、別段知らされない限り、ある様式の主題に属する特徴の任意の組合せに加えて、異なる主題に関連する特徴間、詳細には、方法の様式の請求項の特徴と装置の様式の請求項の特徴の間の任意の組合せも、本文献内で開示されるものとして考慮されることを上記および以下の説明から推測するであろう。
【0006】
上で定めた態様、および様々な実施形態のさらなる態様は、以下に説明される実施形態の例から明らかであり、実施形態の例を参照して説明されるが、本発明はそれに限定されない。様々な実施形態は、いくつかの利点を有するものとして説明することができるが、しかしながら、いくつかの実施形態は、これらの潜在的な利点を有さない場合もあり、これらの潜在的な利点は、全ての実施形態に必ずしも必要とされない。
【0007】
実施形態は、例としてのみ、以下の図面を参照して説明される。
【図面の簡単な説明】
【0008】
【図1】いくつかの実施形態によるメモリスティブ・メモリ・セルを備える本発明のメモリスタ・メモリ・デバイスの一実施形態のブロック図である。
【図2】いくつかの実施形態による提案したシステムおよび方法の機能原理のブロック図である。
【図3】いくつかの実施形態によるメモリスタ・メモリ・デバイスを有するクロスバー・アレイの一実施形態のブロック図である。
【図4】いくつかの実施形態による温度ノイズおよび抵抗ドリフト補償ユニットを有するクロスバー・アレイの一実施形態のブロック図である。
【図5】いくつかの実施形態による提案したシステムおよび方法の第１の実験的証拠の図である。
【図6】いくつかの実施形態による提案したシステムおよび方法の第２の実験的証拠の図である。
【図7】いくつかの実施形態によるメモリスティブ・メモリ・セルを備えるメモリスタ・メモリ・デバイスを動作させる方法の一実施形態のフローチャートである。
【発明を実施するための形態】
【0009】
ＰＣＭがより高い量産のために実現可能な技術になるために、いくつかの問題は、対処される必要があり得る。まず、真っ先に、技術の信頼性が、既存の技術の信頼性と同様のレベルまでもたらされるべきである。実験的な結果およびシミュレーションは、熱擾乱および抵抗ドリフトがＰＣＭメモリ技術にとって最も重要な潜在的な信頼性の問題であることを示唆する。熱擾乱は、別のセルおよびその周辺をプログラミングすること（サーマル・プロセス・トーク）によってセルの状態が不適切に変えられてしまう問題を指す。他方で、抵抗ドリフトは、例えば、多くのカルコゲニド材料のアモルファス相の抵抗率が経時的に増大することに従う現象である。ドリフトは、アモルファス・マトリックスにおける構造緩和および応力解放に起因しており、密集したレベルのプログラムされた抵抗のランダムな変動が、それらを重複させ、したがって、デコード・エラーをもたらし得るので、マルチレベル・セル・ストレージにおいて特に好ましくない。このタスクは、ここで提案された技術的解決策によって対処され得る。
【0010】
本説明の文脈では、以下の規定、用語、または表現、あるいはその組合せが、使用され得る。
【0011】
用語「メモリスタ・メモリ・デバイス」（メモリスタ＝メモリ抵抗器の造語（ｐｏｒｔｍａｎｔｅａｕ））は、メモリスティブ・セル、すなわち、メモリスタに基づくメモリ・デバイスである。それは、電荷と鎖交磁束を関連付ける、非線形の通常２端子電気構成要素を示し得るが、ここでは、３端子デバイスとして実施される。デバイスについては、典型的には、相変化材料（ＰＣＭ）が使用され得る。そのようなＰＣＭは、アモルファスから結晶相へ移行させることによって複数の異なるレベルの間でその抵抗率を変化させることができる。この変化は、熱誘起され得る。このように、複数のメモリスティブ・メモリ・セルを備えるマルチレベル・セル（ＭＬＣ）ストレージ・デバイスが形成され得る。
【0012】
用語「メモリスティブ・メモリ・セル」は、メモリ・デバイスのメモリスタ・コア・ユニットまたはメモリスティブ・メモリ・セルを示し得る。メモリスティブ・メモリ・セルは、相変化材料を備えることができ、その抵抗率を変化させることによってデータを記憶することができる。典型的には、読み出し時に、交差点に複数のメモリスティブ・メモリ・セルを備えるクロスバー・アレイの選択されたビット線は、電圧レギュレータによって定電圧（典型的には、数１００ｍＶ）へバイアスされる。感知された電流ｉｒｅａｄは、コンデンサによって取り込まれてもよく、次いで、結果として得られる電圧は、オン・チップ・サイクリック・アナログ／デジタル変換器によってデジタル化される。さらに、読み出し特性は、オンチップ基準ポリシリコン抵抗器の使用によって較正され得る。プログラミングについては、オフチップで生成される電圧が、プログラミング電流ｉｐｒｏｇにオンチップで変換され得る。次いで、このカウントは、ＰＣＭの結晶とアモルファス相の混合を変化させ得るプログラミング・パルスの所望の持続時間にわたって選択されたビット線上へミラーリングされ得る。
【0013】
用語「ゲート端子」は、メモリスティブ・メモリ・セルのＰＣＭに隣接しているが、メモリスティブ・メモリ・セルのＰＣＭから電気的に絶縁されている（第３の）電極を示すことができる。ゲート端子およびゲート自体における電荷は、ＰＣＭ、すなわち、各単一のメモリスティブ・メモリ・セルの挙動に影響を与え、したがって複数の単一のメモリスティブ・メモリ・セルのゲートの配線によりメモリスタ・メモリ・デバイス内の挙動にも影響を与える可能性がある。
【0014】
用語「揮発性変調」（詳細には、ゲートにより誘起される揮発性変調）は、印加されるゲート電圧によるメモリスティブ・メモリ・セル・デバイスの抵抗率の強制変更を示し得る。
【0015】
用語「理想的でないコンダクタンス変調」は、温度ベースの効果および抵抗ドリフト効果によって、ＰＣＭを用いた複数のメモリスティブ・メモリ・セルを備えるメモリスタ・メモリ・デバイスなどのＰＣＭベースのデバイスにおける効果（影響）を示すことができる。
【0016】
用語「抵抗ドリフト」は、相変化材料（例えば、カルコゲニド）のアモルファス相の抵抗率が経時的に増大することに従う現象を示し得る。ドリフトは、ＰＣＭのアモルファス・マトリックスにおける構造緩和および応力解放によって引き起こされ得、密集した抵抗レベルの抵抗へのプログラムのランダムな変動のため、マルチレベル・セル・ストレージ・デバイスにおいて特に好ましくない。適応レベルの閾値の使用にも関わらず、ＭＬＣ ＰＣＭのビット誤り率は、隣接したレベル間のノイズ・マージンが増加する傾向にあるため、経時的に劣化する。これは、ドリフトが、ランダムなプロセスであり、したがって、確率論的なやり方における各セル・インボイスの抵抗の増大であるからである。また、増加率、すなわち、ドリフト指数は、それ自体、ランダムな変数である。平均ドリフト指数がセル抵抗と共に増加することは真実であるが、重要な変動は、典型的には平均値の周辺で観察される。この結果として、抵抗分布それぞれの少数のセルは、その他のものとははっきり異なるドリフト指数を示す。例えば、隣接したレベル「２」および「３」でプログラムされた２つのそのようなセルのドリフト対時間の軌跡は、プログラミング後のセル・レベルはかなり大きく離れているが、最終的に一緒により近くにシフトし、より後の時間インスタンスで、および平均的な挙動から逸脱するシフト指数により、最後には互いに交差することがある。
【0017】
用語「抵抗の熱擾乱ドリフト」は、その付近の別のセルをプログラムすることによってセルの状態を意図せず変えてしまうメモリスティブ・メモリ・セルの熱変化の望ましくない効果を示し得るものであり、これは、ＰＣＭに関連している。なぜなら、後者は、小型デバイスの寸法における隣接セル間の熱干渉を引き起こし得るファミリーで使用される状態変化によるからである。抵抗状態の擾乱は、環境中の熱変化によるチップ温度の変動からもまた生じ得る。
【0018】
用語「フィラメント状メモリスタ」は、導電性チャネル（フィラメント）の形成により生じる絶縁または半導体固体電解質におけるメモリスティブ・スイッチング効果に関し得る。
【0019】
用語「クロスバー・アレイ」は、互いに交差する導電線の構造を示し得る。水平線は、ワード線を画定することができ、一方、垂直向きの線は、ビット線として示され得る。ワード線とビット線の各交差点は、一端でワード線およびそれぞれのビット線に接続された電気的または電子的なデバイスを備えることができる。この概念では、複数のメモリスティブ・メモリ・セルを備えるクロスバー・アレイがメモリスタ・メモリ・デバイスのコア構成要素を構築することができるように、各交差部にメモリスティブ・メモリ・セルを備える。
【0020】
用語「温度効果制御ユニット」は、上述した熱擾乱効果を打ち消すために適合された電子ユニットを示し得る。
【0021】
用語「抵抗ドリフト補正ユニット」は、ＰＣＭに存在する上述した抵抗ドリフト効果を打ち消すために適合された電子ユニットを示し得る。
【0022】
メモリスティブ・メモリ・セルを備える提案されるメモリスタ・メモリ・デバイスは、複数の利点、貢献、および技術的効果をもたらし得る。
【0023】
基本的に、より生産性の高いメモリ、および潜在的なコンピューティング・デバイスについて、ＰＣＭベースのメモリスティブ・メモリ・デバイスの現在の課題を克服して、（フラッシュ・メモリに潜在的に置き換わる）実現可能な技術になるための基礎を築き得る。熱擾乱および抵抗ドリフト効果によって引き起こされる負の効果、すなわち揮発性コンダクタンス変調を克服することによって、それは、ＰＣＭベースのメモリ技術の信頼性を高めることができる。詳細には、確率的に現れる抵抗ドリフト効果は、現在利用可能なＰＣＭベースのメモリスティブ・メモリ・デバイスにかなり悪影響を及ぼし、これは、提案される概念で克服され得る。
【0024】
詳細には、ゲート端子は、抵抗ドリフト効果を打ち消すように使用され得る。温度補償ユニットおよび抵抗ドリフト補償ユニットの形態の、必要とされる追加の電子部品は、実験的証拠によって示されるように結果として生じる技術的効果と比較した場合、取るに足らない。補償ユニットは、複数のメモリスタ・メモリ・デバイス、または複数のメモリスタ・メモリ・デバイスを備えるメモリ・ユニットのいっそうより大きいメモリスタに使用され得る。詳細には、ランダム・プロセス・ベースの抵抗ドリフト効果は、抵抗ドリフト補償ユニットによって生成される動的に適合されたゲート信号によって使用され得る。
【0025】
以下において、（関連した方法にも適用可能な）メモリスティブ・メモリ・デバイスの追加の実施形態が説明される。
【0026】
メモリスタ・メモリ・デバイスの一実施形態によれば、理想的でないコンダクタンス変調は、少なくとも、時間的な抵抗ドリフトまたは抵抗の温度誘起擾乱、あるいはその両方を含み得る。これらは、メモリスタ・メモリ・デバイスの信頼性に悪影響を及ぼす主要な効果であり得る。しかしながら、他の理想的でないコンダクタンス変調が、メモリスティブ・メモリ・セルのＰＣＭに隣接したゲート構造の使用によって対処され、潜在的に回復させられることが可能である。
【0027】
メモリスタ・メモリの一実施形態によれば、メモリスティブ・メモリ・セルは、相変化材料またはフィラメント電解質を備え得る。これらは、ＰＣＭの典型的な例である。しかしながら、負の温度効果、または抵抗ドリフト、あるいはその両方が、ＰＣＭおよび関連したデバイスに影響を与える限り、メモリスティブ・メモリ・セルのための他のタイプのベース材料が、ここで提案される発明概念を適用するために使用されてもよい。
【0028】
メモリスタ・メモリ・デバイスの有用な実施形態によれば、メモリスタ・メモリ・デバイスは、ゲート端子が複数のメモリスティブ・メモリ・セルに共通である複数の（詳細には、２つ以上の）メモリスティブ・メモリ・セルを備えることができる。工業スケールのメモリスタ・メモリ・デバイスでは、潜在的に数百万のメモリスティブ・メモリ・セルが、メモリスタ・メモリ・デバイスを形成するように組み合わされ得る。メモリスティブ・メモリ・セルの少なくとも一部は、電気的に接続されたゲートを有することができる。それらは、共通ゲート線に接続されたメモリスタ・メモリ・セルに影響を与えることを可能にし得る。したがって、メモリスタ・メモリ・デバイスのメモリスタ・メモリ・セルの群は、負の温度効果および抵抗ドリフトを打ち消すようにゲート電荷によって影響を受け得る。
【0029】
メモリスタ・メモリ・デバイスの有利な実施形態によれば、複数のメモリスティブ・メモリ・デバイスは、メモリスタ・メモリ・ユニットを構築するクロスバー・アレイに配置され得る。メモリスタ・メモリ・ユニットは、メモリスタ・メモリ・デバイスのコア構成要素であり得る。このように、メモリスティブ・メモリ・セルは、メモリスティブ・メモリ・セルのうちの１つがワード線およびビット線の交差点にそれぞれ配置される場合、ワード線およびビット線によってアドレス指定可能になる。
【0030】
別の有利な実施形態によれば、メモリスタ・メモリ・デバイスは、出力がメモリスタ・メモリ・デバイスの理想的な作業温度とメモリスタ・メモリ・デバイスの理想的でない動的に変化する温度との間の温度差ΔＴに対応する温度効果制御信号を供給するように適合され得る温度効果制御ユニットをさらに備えることができる。これは、書き込み（すなわち、プログラミング）動作により、経時的なメモリスタ・メモリ・デバイスの温度発生、特に、読み込み動作および歴史的な温度発生中の実際の温度を有利に反映し得る。経時的な温度発生にアクセスすることによって、温度効果制御ユニットは、経時的な温度発生に関連した効果を予期することによって関連した効果を補償することができる。
【0031】
メモリスタ・メモリ・デバイスのさらなる有利な実施形態によれば、温度効果制御ユニットは、温度効果制御ユニットに電気的に接続された温度センサと、温度効果制御信号として、値ＶＴ，ｇａｔｅの電圧を複数のメモリスタ・メモリ・デバイスのうちの選択されたもののゲート端子の群へ供給する事前に較正されたΔＴ／ＶＴ，ｇａｔｅ変換ユニットと、をさらに備えることができる。群は、単一のメモリスティブ・メモリ・セルからメモリスティブ・メモリ・セル全体までの範囲であり得る。有利には、密接に関連した温度依存性を一緒に示すメモリスティブ・メモリ・セルが、群にされ得る。温度センサは、２つ以上のメモリスタ・メモリ・デバイスの実温度に依存する信号を生成することができる。
【0032】
メモリスタ・メモリ・デバイスのさらなる強化された実施形態によれば、事前に較正されたΔＴ／ＶＴ，ｇａｔｅ変換ユニットは、メモリスタ・メモリ・ユニットを構築する複数のメモリスタ・メモリ・デバイスのゲート端子に接続されたデジタル温度効果制御信号をアナログ値ＶＴ，ｇａｔｅ信号に変換するように適合された第１のデジタル・アナログ変換器をさらに備えることができる。したがって、メモリスティブ・メモリ・セル（すなわち、デバイス）の群の抵抗の温度効果による揮発性変調は、補正または補償、あるいはその両方が行われ得る。
【0033】
別の有利な実施形態によれば、メモリスタ・メモリ・デバイスは、出力がメモリスタ・メモリ・デバイスの目標抵抗とメモリスタ・メモリ・デバイスの読み取り抵抗との間の抵抗差ΔＲに対応する抵抗ドリフト制御信号を供給するように適合されている抵抗ドリフト補正ユニットをさらに備えることができる。読み取り抵抗は、プログラミング／書き込み動作直後に測定され得る。これは、それぞれのメモリスティブ・メモリ・セルの抵抗率についての基準値を定めることができる。この値に基づいて、ゲートについての補正または補償信号が生成され得る。
【0034】
メモリスタ・メモリ・デバイスのさらなる強化された実施形態によれば、抵抗ドリフト補正ユニットは、抵抗ドリフト補正制御信号として値ＶＲの電圧，ｇａｔｅを複数のメモリスタ・メモリ・デバイスのうちの選択されたもののゲート端子の群に供給するΔＲ／ＶＲ，ｇａｔｅ変換ユニットをさらに備えることができる。温度補償の場合と同様に、群は、単一のメモリスティブ・メモリ・セルからメモリスティブ・メモリ・セル全体までの範囲であり得る。有利には、密接に関連した温度依存性を一緒に示すメモリスティブ・メモリ・セルが、群にされ得る。
【0035】
メモリスタ・メモリ・デバイスの別のさらなる強化された実施形態によれば、ΔＲ／ＶＲ，ｇａｔｅ変換ユニットは、メモリスタ・メモリ・ユニットを構築する複数のメモリスタ・メモリ・デバイスのゲート端子に接続された、デジタル抵抗効果制御信号をアナログ値ＶＲ，ｇａｔｅ信号に変換するために適合された第２のデジタル・アナログ変換器をさらに備えることができる。したがって、メモリスティブ・メモリ・セルの群の抵抗の抵抗ドリフト効果による揮発性変調は、補正または補償、あるいはその両方が行われ得る。
【0036】
さらなる実施形態によれば、メモリスタ・メモリ・ユニットは、クロスバー・アレイに配置された複数のメモリスタ・メモリ・デバイスを備えることができ、各メモリスタ・メモリ・デバイスは、メモリスティブ・メモリ・セルを備え、メモリスタ・メモリ・デバイスは、（詳細には、メモリスティブ・メモリ・セルに隣接した）入力端子、出力端子、およびゲート端子を備え、入力端子および出力端子は、メモリスティブ・メモリ・セルに直接取り付けられ得る。それによって、ゲート端子は、メモリスティブ・メモリ・セルから電気的に絶縁されることが可能であり、ゲート端子は、メモリスティブ・メモリ・セルのコンダクタンスの揮発性変調のための電気信号を受信するために構成されることが可能である。それによって、メモリスタ・メモリ・デバイスの理想的でないコンダクタンス変調は、補償され得る。メモリスタ・メモリ・ユニットは、各メモリスタ・メモリ・デバイスの温度ベースの抵抗ドリフト効果に基づいて受信される電気信号の一部を生成するために適合された温度効果制御ユニットと、各メモリスタ・メモリ・デバイスの時間に依存する抵抗ドリフト効果に基づいて受信される電気信号の別の一部を生成するために適合された抵抗ドリフト補正ユニットと、をさらに備えることができる。したがって、複数のメモリスタ・メモリ・ユニットを備えるメモリスタ・メモリ・デバイスにおいて、各メモリスタ・メモリ・ユニットは、メモリスタ・メモリ・デバイス内の異なるエリアが、例えば、メモリスタ・メモリ・ユニット間の局所的な差に基づいて別々に処理され得るように、別個の補正／補償ユニットを備えることができる。
【0037】
以下において、図の詳細な説明が与えられる。図中の全ての命令は、概略である。最初に、メモリスティブ・メモリ・セルを備える本発明のメモリスタ・メモリ・デバイスの一実施形態のブロック図が与えられる。その後、さらなる実施形態、およびメモリスティブ・メモリ・セルを備えるメモリスタ・メモリ・デバイスを動作させる方法の実施形態が説明される。
【0038】
図１は、メモリスティブ・メモリ・セル１０２を備えるメモリスタ・メモリ・デバイス１００の一実施形態のブロック図である。メモリスタ・メモリ・デバイス（ＭＭＥ）は、例えば、ＰＣＭまたはフィラメント電解質に基づき得る。メモリスタ・メモリ・デバイス１００は、少なくとも、メモリスティブ・メモリ・セル１０２、ならびに入力端子（電気接続線１０６を介してのドレイン）１０４、出力端子（電気接続線１１０を介してのソース）１０８、およびゲート端子１１２を備える。
【0039】
入力端子１０４および出力端子１０８は、メモリスティブ・メモリ・セル１０２に直接取り付けられており、ゲート端子１１２は、例えば、誘電（非導電）層１１６によってメモリスティブ・メモリ・セル１０２から電気的に絶縁されている。ゲート端子１１２は、メモリスタ・メモリ・デバイス１０２の理想的でないコンダクタンス変調に補正または補償をもたらすメモリスティブ・メモリ・セルのコンダクタンスの揮発性変調のための電気信号を（線１１４を介して）受信するために構成されている。
【0040】
図２は、提案されるシステムおよび方法の機能原理２００のブロック図である。（メモリスタ・メモリ・デバイスのコアとしての）メモリスティブ・メモリ・セル２０２は、信号２０４によってプログラムされ得る。ある抵抗レベルにメモリスティブ・メモリ・セルをプログラムした後、目標抵抗２０６は、（プログラミング直後に読み出されることによって、または例えば、ルックアップ・テーブルから読み出されることによって）知られる。読み込み動作中に抵抗ドリフト効果を補正するために、メモリスティブ・メモリ・セル２０２のゲート２１２は、デバイス・コンダクタンスの揮発性変調のために利用され得る。それによって、ゲートの出力Ｖｇａｔｅは、測定された抵抗および目標抵抗における差ΔＲに比例してスケール変更する。比例定数は、様々な精度でドリフトを補正するように定義され得る。基準ユニット２０８は、値ΔＲｒｅｆに対応する必要な信号を送り届けることができる。
【0041】
さらに、ゲート２１２は、メモリスティブ・セル２０２の抵抗に関する読み出しプロセス中に温度ノイズ効果（温度誘起ドリフト）を補正するために使用することもできる。このために、ゲート２１２は、（抵抗ドリフトに相当する）デバイス・コンダクタンスの揮発性変調のために利用される。ゲートの出力Ｖｇａｔｅは、理想的な条件下のチップの温度と、（例えば、「プログラミング熱」または他の環境温度変化によって影響を受ける）理想的でない動的に変化する条件下の（センサによって測定される）チップの温度２１０との差ΔＴに比例してスケール変更する。比例定数は、様々な精度でドリフトを補正するように定義され得る。
【0042】
したがって、メモリスティブ・メモリ・セル・ユニットは、読み込み動作中に抵抗ドリフトと熱擾乱との両方について補正され得る。さらに、いずれかの理想的でないコンダクタンス変調は、メモリスティブ・メモリ・セル２０２のＰＣＭのコンダクタンス状態から独立して、ゲート信号アクションによって補正、または補償、あるいはその両方が行われ得る。
【0043】
図３は、メモリスタ・メモリ・デバイス３０２を有するクロスバー・アレイ３００の一実施形態のブロック図である。クロスバー・アレイ３００は、それぞれの交点において複数のメモリスタ・メモリ・デバイス３０２をアドレス指定するために水平ワード線３０４（その１つだけに参照番号を付す）、および垂直ビット線３１０（その１つだけに参照番号を付す）を備える。ワード線３０４およびビット線３１０は、それぞれのメモリスタ・メモリ・デバイス３０２をアドレス指定するために使用される。ワード線３０４は、端子３０６、３０８、３１２によって導通状態にされ得る。ビット線３１０のための端子は、明示的に示されていない。クロスバー・アレイ３００は、メモリスタ・メモリ・デバイス３０２の列に関するｉ×ｊマトリックスを表す。
【0044】
さらに、ゲート接点（参照番号なし）が、メモリスタ・メモリ・デバイス３０２ごとに示されている。これらのゲート接点は、ワード線３０４およびビット線３１０に対して、斜めに接続される。斜めのゲート線（明示的な参照番号なし）は、ワード線３０４とビット線３１０の斜めに配置された交点にわたって複数のメモリスタ・メモリ・デバイス３０２を接続する。ゲート電圧が、ゲート端子３１４，…，３２０に印加され得る。それぞれのゲート電圧は、アドレス指定されたメモリスタ・メモリ・デバイス３０２についてのみ有効になる。読み出し中、（例えば、２つの１００ｍＶのバイアス電圧を用いる）ビット線３１０の電流Ｉｉは、アナログ／デジタル変換器によって取り込まれ、変換され得る。メモリスティブ素子Ｒｉｊの右端上の列３２２は、基準抵抗器として実装され得る。
【0045】
図４は、温度ノイズ補償ユニットおよび抵抗ドリフト補償ユニット４０２、４０４を有するクロスバー・アレイ３００の一実施形態のブロック図４００である。クロスバー・アレイ３００の出力信号（基準抵抗器の列３２２（図３参照）の出力信号を含む）は、アナログ／デジタル変換器４０６によって、抵抗ドリフト補償ユニット４０４にフィードバックされる差動信号Ｒ１１－Ｒｉｊに変換される。ここで、事前に較正されたΔＲ／ＶＲ，ｇａｔｅ信号が生成され、ゲート（制御）信号ユニット４１０に接続されたデジタル／アナログ変換器４０８によって変換されて、読み込み動作中の抵抗ドリフトの影響を補正するために、（記号の接続４１２を介して）クロスバー・アレイ３００におけるそれぞれのゲート線にアドレスされる。
【0046】
さらに、温度補正ユニット４０２は、温度センサを備え、クロスバー・アレイ３００の測定された温度をクロスバー・アレイ３００の測定された温度とメモリスティブ・メモリ・セルまたはクロスバー・アレイ３００の理想的な温度との間の温度差に対応する信号に変換し、それによってクロスバー・アレイ３００の２つ以上のメモリスティブ・メモリ・セルの予期される抵抗レベルに悪影響を与える熱擾乱の影響を補償する。また、ここで、事前に較正されたΔＴ／ＶＴ，ｇａｔｅ変換が実行され、このデジタル／アナログ変換器４１４によって変換され、記号で表された接続４１２を介してクロスバー・アレイ３００におけるそれぞれのゲート線をアドレスするために、ゲート（制御）信号ユニット４１０に送られる。
【0047】
図５は、提案したシステムおよび方法の第１の実験的証拠の図５００である。Ｘ軸は、抵抗（Ｙ軸、左側）が経時的に変化する時間を示す。右側のＹ軸には、電圧Ｖｇａｔｅが示され、抵抗ドリフトのそれぞれの変化が、約１００秒後に観察され得る。ゲートを利用するドリフト補正は、３桁以上ドリフト係数を減少させ得る。
【0048】
図６は、提案したシステムおよび方法の第２の実験的証拠の図６００を示す。一番上の図は、典型的な経時的な未補正の抵抗ドリフト効果である。真ん中の図は、ただ１つのドリフト係数－０．００６を示している補正済みの抵抗値を示す。一番下の部分的な図は、ドリフト係数が約０．０２の標準偏差を示す。
【0049】
したがって、実験結果は、熱擾乱および抵抗ドリフトが、工業用途におけるメモリスタ・メモリ・デバイスの実際的な使用のためにここに提案した方法および関連システムによってとても有効に対処され得ることを実証する。
【0050】
図７は、メモリスティブ・メモリ・セルを含むメモリスタ・メモリ・デバイスを動作させる方法７００の一実施形態のフローチャートである。方法７００は、動作７０２において、入力端子、出力端子、およびゲート端子を備えるメモリスタ・メモリ・デバイスを供給することを含み、入力端子および出力端子は、メモリスティブ・メモリ・セルに直接取り付けられ、ゲート端子は、メモリスティブ・メモリ・セルから電気的に絶縁されている。
【0051】
方法７００は、動作７０４において、メモリスティブ・メモリ・セルのコンダクタンスの揮発性変調のための電気信号を供給し、それによって、動作７０６において、（上述したように）メモリスタ・メモリ・デバイスへの理想的でないコンダクタンス変調を補正することも含む。
【0052】
様々な実施形態の説明を例示のために示してきたが、網羅的なものではなく、開示された実施形態に限定されるものではない。多くの修正および変形が、説明した実施形態の範囲および趣旨から逸脱することなく当業者に明らかであろう。本明細書中で使用される専門語は、市場に見られる技術を上回る実施形態の原理、実際的な応用、または技術的な改善を最もよく説明するために、あるいは本明細書中に開示された実施形態を当業者が理解することを可能にするために選ばれた。
【0053】
様々な実施形態が、システムおよび方法として具体化され得る。様々な実施形態の態様が、方法のフローチャート図、または装置（システム）のブロック図、あるいはその両方を参照して本明細書中で説明される。フローチャート図、またはブロック図、あるいはその両方の各ブロック、ならびにフローチャート図、またはブロック図、あるいはその両方のブロックの組合せは、コンピュータ可読プログラム命令によって実施され得ることを理解されよう。
【0054】
図中のフローチャート、またはブロック図、あるいはその両方は、様々な実施形態によるシステム、方法、およびコンピュータプログラム製品の可能な実施態様のアーキテクチャ、機能性、および動作を示す。この点について、フローチャートまたはブロック図中の各ブロックは、特定の論理的な機能を実施するための２つ以上の実行可能な命令を含むモジュール、セグメント、または命令部分を表すことができる。いくつかの代替の実施態様では、ブロックに示された機能は、図中に示された順序以外で行われてもよい。例えば、連続して示された２つのブロックは、実際には、ほぼ同時に実行されてもよく、または、場合によっては、ブロックは、含まれる機能性に応じて、逆の順序で実施されてもよい。ブロック図、またはフローチャート図、あるいはその両方の各ブロック、およびブロック図、またはフローチャート図、あるいはその両方のブロックの組合せは、特定の機能または行為を実行する、または特定目的のハードウェア命令およびコンピュータ命令の組合せを実行する特定目的のハードウェア・ベースのシステムによって実施され得ることにも留意されたい。
【0055】
本明細書中で使用される専門語は、特定の実施形態を説明するためのものにすぎず、本発明を限定するものではない。本明細書中で使用されるとき、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈上、別段明確に示されない限り、複数形も含むことが意図される。用語「備える、含む（ｃｏｍｐｒｉｓｅｓ）」、または「備えている、含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、あるいはその両方は、本明細書中で使用されるとき、記載された特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を特定するが、２つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、またはその群、あるいはその組合せの存在または追加を除外しないことをさらに理解されよう。
【0056】
以下の特許請求の範囲における全ての手段またはステップ・プラス・ファンクションの要素の対応する構造、材料、行為、および均等物は、具体的にクレームされるように、他のクレームされた要素と組み合わせて機能を実行するための任意の構造、材料、または行為を含むものである。例示および説明のために、様々な実施形態の説明を示してきたが、網羅的なものではなく、開示された形態における本発明に限定されるものではない。多くの修正および変形が、本発明の範囲および趣旨から逸脱することなく当業者に明らかであろう。実施形態は、本発明の原理および実際的な応用を最もよく説明するために、および考えられる特定の使用に適している様々な修正を伴う様々な実施形態について当業者が本発明を理解することを可能にするために、選ばれ、説明されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【国際調査報告】