▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-11-10
(54)【発明の名称】縦型再構成可能電界効果トランジスタ
(51)【国際特許分類】
H01L 21/8234 20060101AFI20231102BHJP
H01L 21/336 20060101ALI20231102BHJP
【ＦＩ】
H01L27/088 A
H01L29/78 301X
H01L27/088 E
H01L27/088 C
H01L27/088 B
H01L29/78 301J
H01L29/78 301H
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023526041
(86)(22)【出願日】2021-10-21
(85)【翻訳文提出日】2023-04-27
(86)【国際出願番号】 CN2021125138
(87)【国際公開番号】W WO2022100389
(87)【国際公開日】2022-05-19
(31)【優先権主張番号】17/093,716
(32)【優先日】2020-11-10
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】110000420
【氏名又は名称】弁理士法人ＭＩＰ
(72)【発明者】
【氏名】ヘクマットショアータバリ、バーマン
(72)【発明者】
【氏名】レズニチェク、アレクサンダー
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
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5F048AC01
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5F140BK23
5F140BK29
5F140BK30
5F140BK34
5F140BK39
(57)【要約】
縦型再構成可能電界効果トランジスタ（ＶＲＦＥＴ）は基板および縦型チャネルを有する。縦型チャネルは、縦型チャネルとの下側ショットキー接合を形成する下部シリサイド領域および縦型チャネルとの上側ショットキー接合を形成する上部シリサイド領域と接触している。下部シリサイド領域および上部シリサイド領域はそれぞれデバイスのソース／ドレーン（Ｓ／Ｄ）を形成している。下側ゲート・スタックは、縦型チャネルを囲繞しており、下側ショットキー接合を包囲する下側オーバーラップを有する。上側ゲート・スタックは、縦型チャネルを囲繞しており、上側ショットキー接合を包囲する上側オーバーラップを有する。下側ゲート・スタックは上側ゲート・スタックから電気的に絶縁されている。下側ゲート・スタックは下側ショットキー接合（Ｓ／Ｄ）を電気的に制御することができる。上側ゲート・スタックは上側ショットキー接合（Ｓ／Ｄ）を電気的に制御することができる。下側ショットキー接合（Ｓ／Ｄ）の制御は上側ショットキー接合（Ｓ／Ｄ）の制御から独立しておりかつ別個である。上側ゲート・スタックは下側ゲート・スタックの上に積み重ねられており、低減されたデバイス・フットプリントを可能にする。
【特許請求の範囲】
【請求項1】
再構成可能電界効果トランジスタ（ＲＦＥＴ）であって、基板と、
縦型チャネルであって、前記縦型チャネルが、半導体材料から形成されており、前記縦型チャネルが、前記縦型チャネルとの下側ショットキー接合を形成する下部シリサイド領域および前記縦型チャネルとの上側ショットキー接合を形成する上部シリサイド領域と接触しており、前記下部シリサイド領域および前記上部シリサイド領域がそれぞれ、前記再構成可能電界効果トランジスタのソース／ドレーン（Ｓ／Ｄ）である、前記縦型チャネルと、
前記縦型チャネルを囲繞し、かつ前記下側ショットキー接合を包囲する下側オーバーラップを有する下側ゲート・スタックと、
前記縦型チャネルを囲繞し、かつ前記上側ショットキー接合を包囲する上側オーバーラップを有する上側ゲート・スタックと、
を含み、
前記下側ゲート・スタックが、前記上側ゲート・スタックから電気的に絶縁されている、再構成可能電界効果トランジスタ（ＲＦＥＴ）。
【請求項2】
前記上側ゲート・スタックが、前記下側ゲート・スタックの上に積み重ねられており、前記上側ゲート・スタックと前記下側ゲート・スタックとの間にゲート間スペーサが設けられており、前記ゲート間スペーサが、前記下側ゲート・スタックを前記上側ゲート・スタックから電気的に絶縁する電気的に絶縁性の材料から形成されている、請求項１に記載のＲＦＥＴ。
【請求項3】
前記上側ゲート・スタックが、外部上側電圧に接続されており、前記下側ゲート・スタックが、外部下側電圧に接続されており、前記外部上側電圧が、前記外部下側電圧とは異なる電圧である、請求項１に記載のＲＦＥＴ。
【請求項4】
外部下側電圧が、前記下側ショットキー接合を制御する前記下側ゲート・スタックに印加され、外部上側電圧が、前記上側ショットキー接合を制御する前記上側ゲート・スタックに印加され、前記下側ショットキー接合および前記上側ショットキー接合が、別々にかつ独立して制御される、請求項１に記載のＲＦＥＴ。
【請求項5】
第１のゲート・スタックに印加される外部電圧が、前記縦型チャネルを通る電流を制御する、請求項４に記載のＲＦＥＴ。
【請求項6】
第２のゲート・スタックに印加される外部電圧が、前記ＲＦＥＴがｐ－ＦＥＴまたはｎ－ＦＥＴの電気的特性を有するかどうかを決定する、請求項５に記載のＲＦＥＴ。
【請求項7】
前記下側オーバーラップが、１ナノメートル（ｎｍ）～１０ｎｍの間である、請求項１に記載のＲＦＥＴ。
【請求項8】
前記上側オーバーラップが、１ナノメートル（ｎｍ）～１０ｎｍの間である、請求項１に記載のＲＦＥＴ。
【請求項9】
再構成可能電界効果トランジスタ（ＲＦＥＴ）であって、半導体基板と、
縦型チャネルであって、前記縦型チャネルが、シリコンから形成されており、前記縦型チャネルが、前記縦型チャネルとの下側ショットキー接合を形成する下部シリサイド領域および前記縦型チャネルとの上側ショットキー接合を形成する上部シリサイド領域と接触しており、前記下部シリサイド領域および前記上部シリサイド領域がそれぞれ、ソース／ドレーン（Ｓ／Ｄ）である、前記縦型チャネルと、
前記縦型チャネルを囲繞しかつ前記下側ショットキー接合を包囲する下側オーバーラップを有する下側ゲート・スタックと、
前記縦型チャネルを囲繞しかつ前記上側ショットキー接合を包囲する上側オーバーラップを有する上側ゲート・スタックと、
を含み、
ゲート間スペーサが前記下側ゲート・スタックと前記上側ゲート・スタックとの間に配置されており、前記ゲート間スペーサが、前記下側ゲート・スタックを前記上側ゲート・スタックから電気的に絶縁させており、
前記上側ゲート・スタックおよび前記下側ゲート・スタックが前記半導体基板上で同じ垂直投影を有するように、前記上側ゲート・スタックが前記下側ゲート・スタックの上に積み重ねられている、再構成可能電界効果トランジスタ（ＲＦＥＴ）。
【請求項10】
前記縦型チャネルが、ドープされていない、請求項９に記載のＲＦＥＴ。
【請求項11】
前記半導体基板と前記下側ゲート・スタックとの間の下側スペーサおよび前記上側ゲート・スタックの上の上側スペーサをさらに含む、請求項９に記載のＲＦＥＴ。
【請求項12】
再構成可能電界効果トランジスタ（ＲＦＥＴ）を製造する方法であって、基板に対して垂直な単一の縦型チャネルを形成する工程であって、前記単一の縦型チャネルが半導体材料から形成されており、前記単一の縦型チャネルが、チャネル表面と、チャネル下部と、チャネル上部とを有する、前記形成する工程と、
前記チャネル下部および前記チャネル上部において前記チャネル表面を囲繞する金属層を堆積させる工程と、
下部シリサイド領域および上部シリサイド領域を形成するためにアニールする工程であって、前記下部シリサイド領域が、第１のＳ／Ｄおよび前記第１のＳ／Ｄと前記縦型チャネルとの間の下側ショットキー接合を形成しており、前記上部シリサイド領域が、第２のＳ／Ｄおよび前記第２のＳ／Ｄと前記チャネル上部との間の上側ショットキー接合を形成している、前記アニールする工程と、
前記下側ショットキー接合を包囲する下側ゲート・スタックを形成する工程と、
前記上側ショットキー接合を包囲する上側ゲート・スタックを形成する工程と、
前記下部シリサイド領域、前記上部シリサイド領域、前記下側ゲート・スタックおよび前記上側ゲート・スタックのそれぞれに対する外部電気接続を形成する工程と、を含む、方法。
【請求項13】
前記下側ゲート・スタックが下側オーバーラップによって前記下側ショットキー接合を包囲する下側位置に前記下側ショットキー接合が位置するまで前記アニールが継続する、請求項１２に記載の方法。
【請求項14】
前記上側ゲート・スタックが上側オーバーラップによって前記上側ショットキー接合を包囲する上側位置に前記上側ショットキー接合が位置するまで前記アニールが継続する、請求項１２に記載の方法。
【請求項15】
前記下側ゲート・スタックおよび前記上側ゲート・スタックが、互いから電気的に絶縁されている、請求項１２に記載の方法。
【請求項16】
前記下側ゲート・スタックと前記上側ゲート・スタックとの間にゲート間スペーサを形成する工程をさらに含む、請求項１５に記載の方法。
【請求項17】
前記下側ゲート・スタックへの前記外部電気接続が、前記上側ゲート・スタックから電気的に絶縁されている、請求項１２に記載の方法。
【請求項18】
前記上側ゲート・スタックおよび前記下側ゲート・スタックのうちの一方である第１のゲート・スタックに第１の電圧を印加し、また前記上側ゲート・スタックおよび前記下側ゲート・スタックのうちの一方である前記ゲート・スタックのうちの第２に第２の電圧を印加する工程をさらに含む、請求項１２に記載の方法。
【請求項19】
前記第１の電圧が、前記単一の縦型チャネルを流れる電流を制御する、請求項１８に記載の方法。
【請求項20】
前記第２の電圧が、前記ＲＦＥＴがｐ－ＦＥＴまたはｎ－ＦＥＴの特性を有するかどうかを制御する、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、再構成可能電界効果トランジスタ（ＲＦＥＴ）に関する。より詳細には、本発明は、フットプリントが低減された縦型ＲＦＥＴに関する。
【背景技術】
【0002】
再構成可能電界効果トランジスタ（ＲＦＥＴ）は、ＦＥＴ（電界効果トランジスタ）のソースおよびドレーン（Ｓ／Ｄ）として使用されるゲート・ショットキー接合を有するＦＥＴである。ゲートＳ／Ｄ接点に印加される電圧は、ＦＥＴがｎ－ＦＥＴまたはｐ－ＦＥＴとして動作するかどうかを決定する。
【0003】
ＲＦＥＴの利点は、ｉ．トランジスタの数を低減し（例えば、論理ゲートについて約２倍）、ｉｉ．再構成可能論理ゲートの設計を可能にし、ｉｉｉ．ドープなしトランジスタを可能にすることを含む。
【0004】
しかしながら、現在のＲＦＥＴは、それらの使用を制限する欠点を有する。現在のＲＦＥＴは、基板表面上の大きな面積を占める大きなフットプリントを有し、したがって、製造された半導体チップにおけるデバイス密度が低減される。
【0005】
小さなフットプリントを有するＲＦＥＴが必要とされている。
【発明の概要】
【0006】
本発明の実施形態は、基板と、例えば、基板に対して実質的に垂直な、縦型チャネル（vertical channel）とを有する縦型再構成可能電界効果トランジスタ（Vertical Reconfigurable Field Effect Transistor，ＶＲＦＥＴ）を含む。縦型チャネルは、半導体材料から形成されており、非ドープであることができる。縦型チャネルは、縦型チャネルと下部／下側ショットキー接合を形成する下部／下側シリサイド領域および縦型チャネルと上部／上側ショットキー接合を形成する上部／上側シリサイド領域と接触している。下部／下側シリサイド領域および上部／上側シリサイド領域はそれぞれ、デバイスのソース／ドレーン（Ｓ／Ｄ）を形成している。
【0007】
下側ゲート・スタックは、縦型チャネルを囲繞し、下側ショットキー接合を包囲する下側オーバーラップを有する。上側ゲート・スタックは、縦型チャネルを囲繞し、上側ショットキー接合を包囲する上側オーバーラップを有する。
【0008】
下側ゲート・スタックは、上側ゲート・スタックから電気的に絶縁されている。下側ゲート・スタックは、下側ショットキー接合（Ｓ／Ｄ）を電気的に制御することができる。上側ゲート・スタックは、上側ショットキー接合（Ｓ／Ｄ）を電気的に制御することができる。下側ショットキー接合（Ｓ／Ｄ）の制御は、上側ショットキー接合（Ｓ／Ｄ）の制御とは独立しておりかつ別個である。
【0009】
上側ゲート・スタックは、下側ゲート・スタックの上に積み重ねられている。幾つかの実施形態において、基板上の上側および下側ゲート・スタック双方の垂直投影は同一である。これにより、基板上のデバイスのフットプリントが低減される。
【0010】
デバイスＶＲＦＥＴを製作する方法が開示される。
【0011】
本発明の様々な実施形態を、ここで簡単に説明する添付の図面を参照しながら以下により詳細に説明する。図面は、本発明の様々な装置、構造および関連する方法ステップを示している。
【図面の簡単な説明】
【0012】
【図1】暫定的な３層誘電スタック構造の断面図である。
【図2】エッチングされたトレンチを備える暫定的な３層誘電スタック構造の断面図である。
【図3】トレンチにおいてエピタキシャル成長させられたチャネルを備える暫定的な３層誘電スタック構造の断面図である。
【図4】化学機械研磨（ＣＭＰ）後の暫定的な３層誘電スタック構造におけるチャネルの断面図である。
【図5】暫定的な３層誘電スタックのパターン付けされたエッチングによって形成された、ピラーを含むチャネルの断面図である。
【図6】選択的エッチングによって露出させられたチャネルの上部および下部領域を備える暫定的なピラー構造の断面図である。
【図7】露出させられたチャネル領域と接触した金属堆積後の暫定的なピラー構造の断面図である。
【図8】シリサイド領域がアニール・プロセスによって形成された後の暫定的なピラー構造の断面図である。
【図9】余分な金属が除去された後のシリサイド領域を備える暫定的なピラー構造の断面図である。
【図10】エッチング・プロセスが、それぞれのチャネル下端およびチャネル上端における下側および上側ショットキー接合を露出させた後の、チャネルの断面図である。
【図11】チャネルを包囲するように多層スタックが堆積させられた後の断面図である。
【図12】ダミー・ゲート領域およびライナの部分を除去した後の、チャネル・サイドの露出した部分および露出したショットキー接合を備える多層スタックの断面図である。
【図13】ゲート・スタックの形成後の縦型再構成可能電界効果トランジスタである。
【図14】外部電気接続の形成後の縦型再構成可能電界効果トランジスタである。
【図15】縦型再構成可能電界効果トランジスタを製造するためのプロセスのフロー・チャートである。
【発明を実施するための形態】
【0013】
本発明の実施形態は、本明細書に開示された例示的な方法、装置、構造、システムおよびデバイスに限定されるのではなく、その代わりに、本開示が与えられた当業者に明らかになるその他の代替的かつより広い方法、装置、構造、システムおよびデバイスにより広く適用可能であることが理解されるべきである。
【0014】
加えて、添付の図面に示された様々な層、構造または領域あるいはその組合せは、縮尺どおりではなく、共通して使用されるタイプの１つまたは複数の層、構造または領域あるいはその組合せは、所与の図面に明確に示されていない場合があることが理解されるべきである。これは、明確に示されていない層、構造または領域あるいはその組合せが実際のデバイスから省略されていることを示唆しない。
【0015】
加えて、ある要素は、説明が必ずしもこのような省略された要素に重点を置かれていない場合、明瞭さまたは簡略さあるいはその両方のために図面から除外されている場合がある。さらに、図面を通じて使用される同じまたは類似の参照番号は、同じまたは類似の特徴、要素または構造を示すために使用され、したがって、同じまたは類似の特徴、要素または構造の詳細な説明は各図面に対して繰り返されない場合がある。
【0016】
本発明の実施形態に従って開示された半導体デバイス、構造および方法は、アプリケーション、ハードウェアまたは電子システムあるいはその組合せにおいて採用することができる。発明の実施形態を実施するための適切なハードウェアおよびシステムは、パーソナル・コンピュータ、通信ネットワーク、電子商業システム、ポータブル通信デバイス（例えば、携帯電話およびスマート・フォン）、ソリッドステート・メディア・ストレージ・デバイス、エキスパートおよび人工知能システム、機能回路、ニューラル・ネットワークなどを含む場合があるが、これらに限定されない。半導体デバイスおよび構造を組み込んだシステムおよびハードウェアは、発明の想定された実施形態である。
【0017】
本明細書で使用される場合、「高さ」とは、要素の底面から上面まで測定されたまたは要素が配置された表面に対して測定されたあるいはその両方の断面図または立面図における要素（例えば、層、トレンチ、ホール、開口など）の垂直方向サイズを指す。
【0018】
逆に、「深さ」とは、要素の上面から底面まで測定された断面図または立面図における要素（例えば、層、トレンチ、ホール、開口など）の垂直方向サイズを指す。「厚い」、「厚さ」、「薄い」またはそれらの派生語などの用語は、示されている場合、「高さ」の代わりに使用される場合がある。
【0019】
本明細書で使用される場合、「横方向」、「横方向サイド」、「サイド」および「横方向面」とは、図面における左側面または右側面などの、要素（例えば、層、開口など）の側面を指す。
【0020】
本明細書で使用される場合、「幅」または「長さ」とは、要素の側面から反対側の面まで測定された図面における要素（例えば、層、トレンチ、ホール、開口など）のサイズを指す。「厚い」、「厚さ」、「薄い」またはそれらの派生語などの用語は、示されている場合、「幅」または「長さ」の代わりに使用される場合がある。
【0021】
本明細書で使用される場合、「上側」、「下側」、「右側」、「左側」、「垂直方向」、「水平方向」、「上部」、「下部」およびそれらの派生語などの用語は、図面において向き付けられたものとして、開示された構造および方法に関する。例えば、本明細書で使用される場合、「垂直方向」とは、立面図における基板の上面に対して垂直な方向を指し、「水平方向」とは、立面図における基板の上面に対して平行な方向を指す。
【0022】
本明細書で使用される場合、別段の定めがない限り、「～上（ｏｎ）」、「上に位置する（ｏｖｅｒｌａｙｉｎｇ）」、「～の上（ａｔｏｐ）」、「頂上に（ｏｎ ｔｏｐ）」、「～上に位置決めされている（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」または「～の上に位置決めされている（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」などの用語は、第１の要素が第２の要素上に存在することを意味し、介在する要素が第１の要素と第２の要素との間に存在する場合がある。本明細書で使用される場合、別段の定めがない限り、「～上（ｏｎ）」、「上に位置する（ｏｖｅｒｌａｙｉｎｇ）」、「～の上（ａｔｏｐ）」、「頂上に（ｏｎ ｔｏｐ）」、「～上に位置決めされている（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」もしくは「～の上に位置決めされている（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」、「～上に配置されている（ｄｉｓｐｏｓｅｄ ｏｎ）」という用語または「接触している（ｉｎ ｃｏｎｔａｃｔ）」もしくは「直接接触している（ｄｉｒｅｃｔ ｃｏｎｔａｃｔ）」という用語に関連して使用される「直接に（ｄｉｒｅｃｔｌｙ）」という用語は、例えば、第１の要素と第２の要素との間に存在する中間の導電性、絶縁性または半導体層などのいかなる介在する要素もなしに第１の要素および第２の要素が接続されていることを意味する。
【0023】
これらの用語は説明されるデバイスの向きによって影響される場合があることが理解される。例えば、デバイスが上下逆さに回転させられた場合、これらの記述の意味は変化する場合があるが、それらは発明の特徴の間の相対的関係を説明しているので、記述は有効なままである。
【0024】
小さなデバイス・フットプリントを備える縦型ＲＦＥＴ（ＶＲＦＥＴ）を可能にする構造および方法が開示されている。
【0025】
図１は、暫定的な３層誘電スタック構造１００の断面図である。
【0026】
誘電スタック構造１００は、基板１０５、下部スペーサ１１０、ダミー層１１５および上部スペーサ１２０を含む。
【0027】
基板１０５を形成する材料は、１つまたは複数の半導体材料を含む。適切な基板１０５の材料の非限定的な例はＳｉ（シリコン）、歪みシリコン、Ｓｉ：Ｃ（炭素ドープシリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＳｉＧｅ：Ｃ（炭素ドープシリコン－ゲルマニウム）、Ｓｉ合金、Ｇｅ合金、ＩＩＩ－Ｖ半導体材料（例えば、ＧａＡｓ（ヒ化ガリウム）、ＩｎＡｓ（ヒ化インジウム）、ＩｎＰ（リン化インジウム）またはヒ化インジウムガリウム（ＩｎＧａＡｓ））またはそれらの任意の組合せを含む。
【0028】
幾つかの実施形態において、基板１０５は、シリコン、例えば、バルク・シリコンまたはシリコン・オン・インシュレータ（ＳＯＩ）のいずれかである。
【0029】
下部スペーサ１１０、上部スペーサ１２０およびダミー層１１５の材料は、公知の蒸着プロセス、非限定的な例として、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）、誘導結合プラズマ化学気相成長（ＩＣＰＣＶＤ）またはそれらの任意の組合せによって堆積させられる。
【0030】
下部スペーサ１１０は、約５ナノメートル（ｎｍ）～２０ｎｍまたは５ｎｍ～１２ｎｍの間の厚さ１１１を有する。上部スペーサ１２０の厚さ１２１は、上部スペーサ１２０が後で除去されるので、あまり重要ではない。幾つかの実施形態において、上部スペーサ１２０の厚さ１２１は、２０ｎｍ～１００ｎｍの間である。
【0031】
ダミー層１１５は、５０ｎｍ～３００ｎｍの間の厚さ１１６を有する。
【0032】
下部スペーサ１１０および上部スペーサ１２０を形成する材料は、ダミー層１１５の材料から選択的にエッチング可能である。例えば、「３層誘電スタック」１１０／１１５／１２０は、窒化シリコン（ＳｉｘＮｙ）から形成された下部スペーサ１１０を成層し、次いで、酸化シリコン（ＳｉＯｘ）から形成されたダミー層１１５を成層し、次いで、窒化シリコン（ＳｉｘＮｙ）から形成された上部スペーサ１２０を成層することによって形成することができる。代替的な実施形態において、順序を変更することができ、例えば、下部スペーサ１１０（ＳｉＯｘ）、ダミー層１１５（ＳｉｘＮｙ）および上部スペーサ１２０（ＳｉＯｘ）とすることができる。
【0033】
図２は、エッチングされたトレンチ２５０を備える暫定的な３層誘電スタック構造２００の断面図である。
【0034】
幾つかの実施形態において、トレンチ２５０は、基板１０５の材料、例えば、シリコンに対して選択的である（実質的に除去しない）プロセス、例えば、反応性イオン・エッチング（ＲＩＥ）を使用してエッチングされる。したがって、トレンチ２５０のエッチングは、基板１０５の表面２２５において停止する。
【0035】
幾つかの実施形態において、複数のエッチング・プロセスが行われる。例えば、第１のエッチング（ダミー層１１５の材料に対して選択的である）はトレンチ２５０内の上部スペーサ１２０の部分を除去し、第２のエッチング（下部スペーサ１１０の材料に対して選択的である）はトレンチ２５０内のダミー層１１５の部分を除去し、第３のエッチング（基板１０５の材料に対して選択的である）はトレンチ２５０内の下部スペーサ１１０の部分を除去する。トレンチ２５０の幅は、約３ｎｍ～約２０ｎｍ、または約６ｎｍ～約１２ｎｍであってもよい。
【0036】
図３は、トレンチ２５０においてエピタキシャル成長させられたチャネル３５０を備える暫定的な３層誘電スタック構造３００の断面図である。
【0037】
チャネル３５０は、露出した基板１０５上に成長させられたエピタキシャル層であり、基板１０５の表面２２５を形成するエピタキシャル半導体材料から形成されている。チャネル３５０のエピタキシャル成長は、上部スペーサ１２０を超えて延びている。
【0038】
エピタキシャル成長は、シリコン、ゲルマニウムまたはそれらの組合せのような材料を含有する、エピタキシャル・チャネルのためのソースを使用する公知の方法によって行うことができる。エピタキシャル半導体材料の堆積のためのガス・ソースは、シリコン含有ガス・ソース、ゲルマニウム含有ガス・ソースまたはそれらの組合せを含んでもよい。例えば、エピタキシャル・シリコン層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシランおよびそれらの組合せからなる群から選択されたシリコン・ガス・ソースから堆積させられてもよい。エピタキシャル・ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびそれらの組合せからなる群から選択されたゲルマニウム・ガス・ソースから堆積させることができる。エピタキシャル・シリコンゲルマニウム合金層は、このようなガス・ソースの組合せを利用して形成することができる。水素、窒素またはヘリウムなどのキャリア・ガスを使用することができる。
【0039】
幾つかの実施形態において、チャネル３５０は、シリコンから形成されている。幾つかの実施形態において、チャネル３５０はドープされていない。
【0040】
図４は、化学機械研磨（ＣＭＰ）後の暫定的な３層誘電スタック構造４００におけるチャネルの断面図である。ＣＭＰは、上部スペーサ１２０の上部と平らになるようにエピタキシャル・チャネル３５０／４５０におけるエピタキシャル成長の上部を平坦化４２５する。ＣＭＰなどの平坦化プロセスが知られている。
【0041】
図５は、暫定的な３層誘電スタック４００のパターン化されたエッチングによって形成された、チャネル４５０を含むピラー５００の断面図である。
【0042】
公知のパターニング技術を使用して、マスクはピラー５００の上部領域５７５を保護する一方、構造５２５の部分は、基板１０５における材料に対して選択的な、一回（または複数回）のエッチング、例えば、ＲＩＥによって除去される。幾つかの実施形態において、この工程は、デバイスのフットプリント／幅５５０を規定する。フットプリント／幅５５０は、３０ｎｍ～６０ｎｍのオーダにある。
【0043】
図６は、チャネル４５０の周囲の上部領域６２０および下部領域６１０（およびその表面）が選択的エッチングによって露出させられた、暫定的なピラー構造６００の断面図である。露出は、下部スペーサ１１０および上部スペーサ１２０の材料をエッチング除去することによって生じる。チャネル４５０の露出したサイド６１０の下部領域は、下部スペーサ１１０の厚さ１１１と等しい厚さを有する。
【0044】
非限定的な例として、下部スペーサ１１０および上部スペーサ１２０が窒化物から形成されている場合、窒化物を除去するとともに使用されるエッチングは、このエッチングによって実質的に除去されない基板１０５およびダミー層１１５を形成する材料、例えば、それぞれシリコンおよびＳｉＯｘに対して選択的である。
【0045】
図７は、構造６００全体を封じ込め、囲繞しかつ覆うのに十分に厚い金属堆積７５０後の暫定的なピラー構造７００の断面図である。
【0046】
これにより、堆積させられた金属７５０は、前に露出させられたチャネル４５０のサイド領域６１０／６２０と接触している。堆積させられた金属７５０は、下部スペーサ１１０の除去により残された空所を充填しており、約５ｎｍ～２０ｎｍの間の厚さ６１１を有し、ここで、金属７５０は、チャネル４５０の周囲の露出させられた下部領域／表面６１０と接触している。
【0047】
選択された金属７５０は、図８において説明するように、シリサイドを形成することができる。
【0048】
非限定的な例として、堆積させられた金属７５０は、ニッケルである。幾つかの実施形態において、金属７５０は、ＡＬＤのようなコンフォーマル堆積技術を使用して堆積させられる。
【0049】
図８は、シリサイド領域８０５／８２５／８３０が一回または複数回のアニール・プロセスによって形成された後の暫定的なピラー構造８００の断面図である。
【0050】
非限定的な例として、構造８００は、実験によって決定された時間にわたって摂氏５００度（℃）よりも高く加熱される。これらの条件下で、金属７５０と接触した半導体表面（例えば、６１０、６２０および基板１０５の表面）は、シリサイド８０５／８２５／８３０を形成する。図８に示したように、アニール工程により、基板シリサイド層８０５が基板１０５の表面上に形成され、下部／下側シリサイド領域８２５がチャネル８５０の下に形成され、上部／上側シリサイド領域８３０がチャネル８５０の上に形成される。
【0051】
シリサイド形成は、１．チャネル８５０と下部／下側シリサイド領域８２５との間の下側ショットキー接合８５０Ｌおよび２．チャネル８５０と上部／上側シリサイド領域８３０との間の上側ショットキー接合８５０Ｕの両方を形成する。
【0052】
シリサイド形成は、下側ショットキー接合８５０Ｌおよび上側ショットキー接合８５０Ｕがダミー層１１５内にありかつダミー層１１５によって囲繞されるようになるまで継続する。
【0053】
したがって、構造８００は、ダミー層１１５内にありかつダミー層１１５によって囲繞されたチャネル８５０／４５０／３５０を有する。構造８００は、チャネル下端部８５２の下の下側ショットキー接合８５０Ｌおよびチャネル８５０の上端部８５４の上の上側ショットキー接合８５０Ｕを有する。下側ショットキー接合８５０Ｌおよび上側ショットキー接合８５０Ｕは、ダミー層１１５内にありかつダミー層１１５によって囲繞されている。
【0054】
シリサイド８０５／８２５／８３０は、金属７５０またはシリサイド自体と接触した半導体表面上にのみ形成されることに留意されたい。シリサイド８０５／８２５／８３０は、誘電性ダミー層１１５の表面上には形成されない。したがって、下側ショットキー接合８５０Ｌおよび上側ショットキー接合８５０Ｕは、それぞれのチャネル下端部８５２およびチャネル上端部８５４と厳密に位置合わせされるように形成される。
【0055】
シリサイドおよびその他の「金属半導体合金」を形成するためのその他のプロセスが想定される。例えば、構造８００を１５分間５２５℃よりも高く加熱することができる、などである。半導体表面上にシリサイドを形成するためのプロセスは公知であり、高温曝露の異なる温度、時間および回数などを要することができる。シリサイドの非限定的な例は、ニッケルシリサイド（ＮｉＳｉｘ）、エルビウムシリサイド、ニッケル白金シリサイド（ＮｉＰｔｙＳｉｘ）、白金シリサイド（ＰｔＳｉ）、コバルトシリサイド（ＣｏＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）およびそれらの組合せを含む。
【0056】
図９は、余分な金属７５０が除去された後のシリサイド領域８０５／８２５／８３０を備える暫定的なピラー構造９００の断面図である。
【0057】
公知のエッチング化学物質は、金属７５０を除去するが、シリサイド領域８０５／８２５／８３０またはダミー層１１５に対して選択的である（それらを実質的に除去しない）。
【0058】
図１０は、エッチング・プロセスがチャネル下端部８５２の下の下側ショットキー接合８５０Ｌおよびチャネル上端部８５４の上の上側ショットキー接合８５０Ｕをそれぞれ露出させた後の縦型チャネル８５０を備える構造１０００の断面図である。下側ショットキー接合８５０Ｌおよび上側ショットキー接合８５０Ｕはそれぞれ、第１および第２のソース／ドレーンを形成している。幾つかの実施形態において、縦型チャネル８５０は、基板１０５に対して垂直または実質的に垂直である。
【0059】
ダミー層１１５を形成する材料を除去するエッチング・プロセスは、シリサイド８０５／８２５／８３０およびチャネル８５０の材料に対して選択的である（それらを除去しない）。
【0060】
図１１は、構造１０００のチャネル８５０およびシリサイド領域８０５／８２５／８３０を包囲するように多層スタックが堆積させられた後の構造１１００の断面図である。
【0061】
まず、薄い誘電性ライナ１１０５が構造１０００上に堆積させられる。ライナ１１０５は、ＣＶＤ、大気圧ＣＶＤ（ＡＰＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、ＰＥＣＶＤ、ＡＬＤおよびそれらの任意の組合せを含む標準的な技術によって堆積させられる。幾つかの実施形態において、ライナ１１０５は、コンフォーマル堆積プロセスによって堆積させられたコンフォーマルな厚さの連続的な層である。幾つかの実施形態において、ライナ１１０５の厚さは、約１ｎｍ～５ｎｍの間または１ｎｍ～３ｎｍの間であり、酸化ケイ素から形成されている。
【0062】
下側スペーサ１１１０が、ライナ１１０５上に指向性堆積技術によって堆積させられる。幾つかの実施形態において、下側スペーサは、約５ｎｍ～２０ｎｍの間の下側スペーサ１１１０の厚さ１１１１を有し、６ｎｍ～１２ｎｍが好ましい。幾つかの実施形態において、下側スペーサ１１１０は、窒化物（例えば、窒化ケイ素）または誘電性酸窒化物（例えば、ＳｉＯＣＮまたはＳｉＢＣ）から形成されている。幾つかの実施形態において、下側スペーサ１１１０は、ＣＶＤまたはＰＶＤのようなプロセスによって堆積させられた窒化ケイ素から形成されている。
【0063】
下側スペーサ１１１０の下側スペーサ厚さ１１１１は、下側オーバーラップ１１５０Ｌが下側スペーサ１１１０の上面と下部／下側ショットキー接合８５０Ｌとの間に存在するように十分に薄い。
【0064】
言い換えれば、下側ダミー・ゲート１１２５Ｌ（以下参照）は、下側ショットキー接合８５０Ｌおよび下部／下側シリサイド領域８２５の下側オーバーラップ１１５０Ｌを有する。
【0065】
最適な下側オーバーラップ１１５０Ｌの量を設計するときにトレードオフが存在する。下側オーバーラップ１１５０Ｌは、（以下で説明される下側ゲート・スタック１３２５Ｌ／１３７５Ｌによる）下側ショットキー接合８５０Ｌの制御を可能にするために十分に大きくなければならないが、あまりに多くの浮遊容量を導入しないように十分に小さくなければならない。
【0066】
幾つかの実施形態において、下側オーバーラップ１１５０Ｌの寸法は、１ｎｍ～１０ｎｍの間または１ｎｍ～３ｎｍの間である。
【0067】
下側ダミー・ゲート１１２５Ｌは、下側スペーサ１１１０上に堆積させられる。下側ダミー・ゲート１１２５Ｌは、犠牲ゲート材料、例えば、アモルファスシリコン（αＳｉ）または多結晶シリコン（ポリシリコン）から形成されている。犠牲ゲート材料は、あるプロセスによってエッチングされるとき、スペーサ１１１０／１１７６／１１２０を形成する材料よりも大幅に高い速度で除去される。幾つかの実施形態において、ライナ１１０５の材料も、犠牲ゲート材料が除去されるときに選択的である。
【0068】
犠牲材料は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、誘導結合プラズマ化学気相堆積（ＩＣＰＣＶＤ）またはそれらの任意の組合せを含むが、それらに限定されない公知の堆積プロセスによって堆積させられてもよい。下側ダミー・ゲート１１２５Ｌを形成する犠牲材料は、約８ｎｍ～約１００ｎｍまたは約１０ｎｍ～約３０ｎｍの厚さ１１２６Ｌを有する。
【0069】
ゲート間スペーサ１１７５が、下側ダミー・ゲート１１２５Ｌ上に堆積させられている。ゲート間スペーサ１１７５は、以下で形成される下側および上側ゲート・スタックを電気的に隔離する。幾つかの実施形態において、ゲート間スペーサ１１７５は、下側スペーサ１１１０と同じ材料から形成されており、下側スペーサ１１１０と同じ方法によって堆積させられている。ゲート間スペーサ１１７５は、約５ｎｍ～１２ｎｍの間または６ｎｍ～８ｎｍの間のゲート間スペーサ厚さ１１７６を有する。
【0070】
上側ダミー・ゲート１１２５Ｕがゲート間スペーサ１１７５上に堆積させられる。幾つかの実施形態において、上側ダミー・ゲート１１２５Ｕは、下側ダミー・ゲート１１２５Ｌと同じ材料（例えば、アモルファスシリコン（α－Ｓｉ）または多結晶シリコン（ポリシリコン））から形成されており、下側ダミー・ゲート１１２５Ｌと同じプロセスによって堆積させられている。上側ダミー・ゲート１１２５Ｕは、約８ｎｍ～約１００ｎｍまたは約１０ｎｍ～約３０ｎｍの厚さ１１２６Ｕを有する。
【0071】
上側スペーサ１１２０は、約３ｎｍ～１５ｎｍの間の上側スペーサ１１２０の厚さ１１２１で上側ダミー・ゲート１１２５Ｕ上に指向性堆積技術によって堆積させられる。幾つかの実施形態において、上側スペーサ１１２０は、誘電性窒化物（例えば、窒化ケイ素）または誘電性酸窒化化物、例えば、ＳｉＯＣＮまたはＳｉＢＣから形成されている。幾つかの実施形態において、上側スペーサ１１２０は、ＣＶＤまたはＰＶＤのようなプロセスによって堆積させられた窒化ケイ素から形成されている。
【0072】
上側スペーサ１１２０の厚さ１１２１は、上側スペーサ１１２０の底面と上側ショットキー接合８５０Ｕとの間に上側オーバーラップ１１５０Ｕが生じるように十分に薄い。
【0073】
言い換えれば、上側ダミー・ゲート１１２５Ｕは、上側ショットキー接合８５０Ｕおよび上部／上側シリサイド領域８３０の上側オーバーラップ１１５０Ｕを有する。
【0074】
幾つかの実施形態において、上側オーバーラップ１１５０Ｕは、１ｎｍ～１０ｎｍの間または１ｎｍ～３ｎｍの間である。
【0075】
キャップ層１１９０は、ＣＶＤ、ＰＣＶＤ、ＡＬＤなどの公知の堆積技術によって上側誘電性スペーサ１１２０上に堆積させられる。幾つかの実施形態において、キャップ層は、非限定的な例として、二酸化ケイ素、高アスペクト比プラズマ（ＨＡＲＰ）酸化物、高温酸化物（ＨＴＯ）および高密度プラズマ（ＨＤＰ）酸化物を含む、酸化物から形成されている。キャップ層１１９０は、約３０ｎｍ～約２００ｎｍまたは約５０ｎｍ～約１００ｎｍの範囲の厚さ１１９１を有する。
【0076】
構造１１００のキャップ層１１９０は、平らな上面を形成するために公知の化学機械研磨（ＣＭＰ）を使用して平坦化される。
【0077】
幾つかの実施形態において、下側ダミー・ゲート１１２５Ｌまたは上側ダミー・ゲート１１２５Ｕあるいはその両方を形成するために、代替的な犠牲材料が想定される。これらの材料は、下側および上側のダミー・ゲート１１２５Ｌ／１１２５Ｕが除去されるときにライナ１１０５およびスペーサ１１１０／１１７５／１１２０が選択的にかつ実質的にエッチングされないように選択される。
【0078】
幾つかの実施形態において、ライナ１１０５は、スペーサ１１１０／１１７５／１１２０を形成する材料とも選択的に異なる材料から形成されている。
【0079】
図１２は、ダミー・ゲート領域およびライナ１２２５Ｌ／１２２５Ｕの幾つかの部分を除去した後の、チャネル・サイド１２５０Ｌ／１２５０Ｕの露出した部分を備える多層スタック構造１２００の断面図である。
【0080】
下側ダミー・ゲート領域１１２５Ｌまたは上側ダミー・ゲート領域１１２５Ｕあるいはその両方における犠牲材料は、１．下側スペーサ１１１０とゲート間スペーサ１１７５との間の下側ゲート・キャビティ１２２５Ｌおよび２．ゲート間スペーサ１１７５と上側スペーサ１１２０との間の上側ゲート・キャビティ１２２５Ｕから（例えば、これらを生じるために）選択的に除去されている。
【0081】
幾つかの実施形態において、下側ダミー・ゲート領域１１２５Ｌおよび上側ダミー・ゲート領域１１２５Ｕにおける犠牲材料は、ドライ・エッチングまたは室温よりも高温における水酸化アンモニウム（ＮＨ４ＯＨ）への曝露によって除去される。代替的な除去方法は、フッ化水素酸（ＨＦ）の溶液への曝露またはドライ化学的酸化物エッチングの使用を含む。下側ゲート・キャビティ１２２５Ｌまたは上側ゲート・キャビティ１２２５Ｕあるいはその両方に残留するライナ１１０５の材料は、単一の縦型チャネル８５０の下側露出サイド１２５０Ｌまたは上側露出サイド１２５０Ｕあるいはその両方の表面およびスペーサ１１１０／１１７５／１１２０に対して選択的な（それらを実質的に除去しない）公知のプロセスを使用して除去することができる。
【0082】
図１３は、２つのゲート・スタック、すなわち下側ゲート・スタック１３２５Ｌ／１３７５Ｌおよび上側ゲート・スタック１３２５Ｕ／１３７５Ｕの形成後の縦型再構成可能電界効果トランジスタ（ＶＲＦＥＴ）１３００である。
【0083】
幾つかの実施形態において、ゲート・スタック１３２５Ｌ／１３７５Ｌおよび１３２５Ｕ／１３７５Ｕは、同時に形成され、同じ材料から形成されている。下側ゲート・スタック１３２５Ｌ／１３７５Ｌは、高誘電率誘電性材料１３７５Ｌの薄い層と、金属ゲート１３２５Ｌの材料とから形成されている。上側ゲート・スタック１３２５Ｕ／１３７５Ｕは、高誘電率誘電性材料１３７５Ｕ（１３７５Ｌと同じ材料）の薄い層と、金属ゲート１３２５Ｕ（１３２５Ｌと同じ材料）とから形成されている。
【0084】
上側ゲート・スタック１３２５Ｕ／１３７５Ｕは、下側ゲート・スタック１３２５Ｌ／１３７５Ｌの上に積み重ねられている。幾つかの実施形態において、上側ゲート・スタック１３２５Ｕ／１３７５Ｕおよび下側ゲート・スタック１３２５Ｌ／１３７５Ｌは、基板１０５上に同じ垂直投影１３９０を有する。これにより、デバイス１３００のフットプリントが低減される。
【0085】
下側ゲート・スタック１３２５Ｌ／１３７５Ｌおよび上側ゲート・スタック１３２５Ｕ／１３７５Ｕの両方は、単一の縦型チャネル８５０の全体を包囲している。
【0086】
しかしながら、下側ゲート・スタック１３２５Ｌ／１３７５Ｌおよび上側ゲート・スタック１３２５Ｕ／１３７５Ｕは、ゲート間スペーサ１１７５によって互いから電気的に隔離されている。
【0087】
下側ゲート・スタックの高誘電率誘電性層１３７５Ｌは、縦型チャネル８５０の露出した下側側面１３６０／１３６０Ｌおよびオーバーラップされた１１５０Ｌ／１３５０Ｌ下部／下側シリサイド領域８２５と直接接触している。
【0088】
上側ゲート・スタックの高誘電率誘電性層１３７５Ｕは、縦型チャネル８５０の露出した上側側面１３６０／１３６０Ｕおよびオーバーラップされた１１５０Ｕ／１３５０Ｕ上部／上側シリサイド領域８３０と直接接触している。
【0089】
言い換えれば、下側ゲート・スタック１３２５Ｌ／１３７５Ｌは、下側ショットキー接合８５０Ｌを包囲しかつオーバーラップ１３５０Ｌしており、上側ゲート・スタック１３２５Ｕ／１３７５Ｕは、上側ショットキー接合８５０Ｕを包囲しかつオーバーラップ１３５０Ｕしている。
【0090】
下側ショットキー接合８５０Ｌのオーバーラップ１３５０Ｌにより、下側ゲート・スタック１３２５Ｌ／１３７５Ｌに印加された電圧は下側ショットキー接合８５０Ｌを制御することができる。上側ショットキー接合８５０Ｕのオーバーラップ１３５０Ｕにより、上側ゲート・スタック１３２５Ｕ／１３７５Ｕに印加された電圧は上側ショットキー接合８５０Ｕを制御することができる。
【0091】
再び、下側ゲート・スタック１３２５Ｌ／１３７５Ｌと上側ゲート・スタック１３２５Ｕ／１３７５Ｕとは、ゲート間スペーサ１１７５によって互いから電気的に絶縁されている。したがって、下側ショットキー接合８５０Ｌと上側ショットキー接合８５０Ｕとは別々に制御されることができる。
【0092】
上側ゲート・スタック１３２５Ｕ／１３７５Ｕ（およびオーバーラップ１３５０Ｕされた上側ショットキー接合８５０Ｕ）は、下側ゲート・スタック１３２５Ｌ／１３７５Ｌ（およびオーバーラップ１３５０Ｌされた下側ショットキー接合８５０Ｌ）の上に積み重ねられているので、単一の縦型チャネル８５０を有するＶＲＦＥＴ１３００が形成される。したがって、ＶＲＦＥＴ１３００は、大幅に低減されたフットプリントを有する。
【0093】
下側ゲート・スタック高誘電率誘電性層１３７５Ｌおよび上側ゲート・スタック高誘電率誘電性層１３７５Ｕは、３．９よりも大きい、より好ましくは７．０よりも高い、さらにより好ましくは１０．０よりも高い誘電率を有する誘電性材料から形成することができる。ゲート誘電性材料１３７５Ｌ／１３７５Ｕのための適切な材料の非限定的な例は、酸化物、窒化物、酸窒化物またはそれらの任意の組合せを含む。（７．０よりも大きな誘電率を有する）高誘電率材料の例は、酸化ハフニウム、ハフニウムシリコン酸化物、ハフニウムシリコン酸窒化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムシリコン酸化物、ジルコニウムシリコン酸窒化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩などの金属酸化物を含むが、これらに限定されない。高誘電率材料はさらに、例えば、ランタンおよびアルミニウムなどのドーパントを含んでもよい。
【0094】
ゲート誘電性層材料１３７５Ｌ／１３７５Ｕは、適切な堆積プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、蒸発、物理蒸着（ＰＶＤ）、化学溶液堆積、または他の同様のプロセスによって形成されてもよい。ゲート誘電性材料（１３７５Ｌ，１３７５Ｕ）の厚さは、堆積プロセスならびに使用される高誘電率誘電性材料の組成および数に依存して変化してもよい。
【0095】
金属ゲート１３２５Ｌ／１３２５Ｕの材料は、ゲート・スタックを形成するためにゲート誘電性材料１３７５Ｌ／１３７５Ｕの上に堆積させられた導電性金属である。適切な金属ゲート１３２５Ｌ／１３２５Ｕの材料の非限定的な例は、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）またはそれらの任意の組合せを含む。金属ゲート１３２５Ｌ／１３２５Ｕの材料は、適切な堆積プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸発またはｅ－ビーム蒸発、およびスパッタリングによって堆積させられてもよい。
【0096】
図１４は、外部電気接続１４０５／１４２５Ｌ／１４２５Ｕ／１４３０の形成後の縦型再構成可能電界効果トランジスタ（ＶＲＦＥＴ）１４００である。
【0097】
層間絶縁膜層（ＩＬＤ）１４９０が、構造１３００上に堆積させられている。ＩＬＤ１４９０は、酸化ケイ素、スピン・オン・グラス、流動性酸化物、高密度プラズマ酸化物、ホウリンケイ酸塩ガラス（ＢＰＳＧ）またはそれらの任意の組合せを含むが、それらに限定されない低誘電率誘電性材料（例えば、ｋ＜４．０を有する）から形成されている。ＩＬＤ１４９０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、蒸発、化学溶液堆積、または同様のプロセスを含むが、それらに限定されない堆積プロセスによって堆積させられる。
【0098】
幾つかの実施形態において、ＩＬＤ１４９０は、キャップ層１１９０を形成する同じ材料、例えば、二酸化ケイ素から形成されている。
【0099】
外部電気接続１４０５／１４２５Ｌ／１４２５Ｕ／１４３０は、様々な公知の技術によって形成することができる。例えば、ＩＬＤ１４９０におけるトレンチは、パターン化されたエッチング（ＲＩＥ）によって、例えば、パターン化されたフォト・レジストを使用して形成されている。代替的な方法は、ＩＬＤ１４９０にビアをレーザ・ドリリングすることを含む。
【0100】
トレンチは、導電性材料または導電性材料の組合せ１４０５／１４２５Ｌ／１４２５Ｕ／１４３０で充填されている。導電性材料は、導電性金属、例えば、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）またはそれらの任意の組合せであってもよい。
【0101】
導電性材料は、適切な堆積プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸発もしくはｅ－ビーム蒸発、またはスパッタリングによって堆積させられてもよい。
【0102】
例えば、接続部１４０５は、トレンチ／ビアを充填しており、基板シリサイド層８０５と接触しており、下側ショットキー接合８５０Ｌへの外部電気接続、すなわち、下側ソース／ドレーン（Ｓ／Ｄ）接続部１４０５を形成している。
【0103】
接続部１４３０は、トレンチ／ビアを充填しており、上部／上側シリサイド領域８３０と接触しており、上側ショットキー接合８５０Ｕへの外部電気接続、すなわち、上側Ｓ／Ｄ接続部１４３０を形成している。
【0104】
下側ショットキー接合８５０Ｌおよび上側ショットキー接合８５０ＵはそれぞれＶＲＦＥＴ１４００の下側および上側Ｓ／Ｄを形成しているので、下側または上側Ｓ／Ｄのドーピングは不要であることに留意されたい。
【0105】
続けて、接続部１４２５Ｕは、トレンチ／ビアを充填しており、上側金属ゲート１３２５Ｕを介して上側ゲート・スタック１３２５Ｕ／１３７５Ｕと接触している。
【0106】
幾つかの実施形態において、接続部１４２５Ｌは、電気的に絶縁するライナ１４２６によって被覆されたトレンチ／ビアを充填している。ライナ１４２６は、ＡＬＤのようなコンフォーマル堆積によって形成することができる。接続部１４２５が下側金属ゲート１３７５Ｌを介して下側ゲート・スタック１３２５Ｌ／１３７５Ｌと電気接続１４２７Ｌを形成しているところではライナは存在しない。しかしながら、絶縁ライナ１４２６は、接続部１４２５Ｌが上側ゲート・スタック１３２５Ｕ／１３７５Ｕと電気的に接触することを防止する。
【0107】
電気的に絶縁するライナ１４２６は、下側ゲート・スタック１３２５Ｌ／１３７５Ｌと上側ゲート・スタック１３２５Ｕ／１３７５Ｕとの間の電気的隔離を維持する。
【0108】
外部電気接続のうちの１つまたは複数（例えば１４０５）を図面の平面の外側、例えば、示された断面１４００の前方または後方に配置することによってデバイス１４００のフットプリントをさらに小さくすることができることにさらに留意されたい。
【0109】
図１５は、縦型再構成可能電界効果トランジスタ（ＶＲＦＥＴ）を製造するためのプロセス１５００のフロー・チャートである。
【0110】
【0111】
プロセスの工程１５１０は、それぞれの下部／下側シリサイド領域８２５および上部／上側シリサイド領域８３０に接続された、下側ショットキー接合８５０Ｌおよび上側ショットキー接合８５０Ｕを形成する。このステップの実施形態は、図６～図１０の説明において説明されている。
【0112】
プロセスの工程１５１５は、積み重ねられかつ（互いから）電気的に隔離された下側ゲート・スタック１３２５Ｌ／１３７５Ｌおよび上側ゲート・スタック１３２５Ｕ／１３７５Ｕを形成する。この工程の実施形態は、図１１～図１３の説明において説明されている。
【0113】
工程１５２０は、下側Ｓ／Ｄ１４０５、上側Ｓ／Ｄ１４３０、下側ゲート・スタック１４２５Ｌおよび上側ゲート・スタック１４２５Ｕへの外部電気接続を形成する。この工程の実施形態は、図１４の説明において説明されている。
【0114】
下側ゲート・スタック１３２５Ｌ／１３７５Ｌおよび上側ゲート・スタック１３２５Ｕ／１３７５Ｕは、電気的に絶縁されており、したがって、独立して動作する。言い換えれば、下側ショットキー接合８５０Ｌは、下側ゲート・スタック１３２５Ｌ／１３７５Ｌの接続部１４２５Ｌに印加される下側電圧によって制御される。上側ショットキー接合８５０Ｕは、上側ゲート・スタック１３２５Ｕ／１３７５Ｕの接続部１４２５Ｕに印加される上側電圧によって制御される。したがって、下側ショットキー接合８５０Ｌおよび上側ショットキー接合８５０Ｕは、別々にかつ独立して制御される。
【0115】
１つの実施形態において、第１のショットキー接合（８５０Ｌまたは８５０Ｕ）は、チャネル８５０を流れる電流をオンまたはオフにするように制御される。他方のショットキー接合、つまり第２のショットキー接合（８５０Ｕまたは８５０Ｌ）は、デバイス１４００がｐ－ＦＥＴまたはｎ－ＦＥＴの電気的特性を有するかどうかを決定するために制御される。
【0116】
１つの例において、デバイス１４００は、論理的低電圧（ＬＯＷ）が第１のＳ／Ｄ接続（１４０５または１４３０）に印加されかつ論理的高電圧（ＨＩＧＨ）が第２のＳ／Ｄ接続（１４３０または１４０５）に印加されながら、第２のショットキー接合（８５０Ｕまたは８５０Ｌ）を制御するゲート・スタック接続（１４２５Ｕまたは１４２５Ｌ）に（例えば、正電源電圧ＶＤＤの）正電圧を印加することによってｎ－ＦＥＴとしてバイアスされる：チャネル８５０を流れる電流は、第１のショットキー接合（８５０Ｌまたは８５０Ｕ）を制御するゲート・スタック接続（１４２５Ｌまたは１４２５Ｕ）にＨＩＧＨ（またはＬＯＷ）電圧を印加することによってオン（またはオフ）にされることができる。
【0117】
デバイス１４００がｐ－ＦＥＴとして動作させられる別の例において、デバイス１４００は、ＨＩＧＨ電圧が第１のＳ／Ｄ接続（１４０５または１４３０）に印加されかつＬＯＷ電圧が第２のＳ／Ｄ接続（１４３０または１４０５）に印加されながら、第２のショットキー接合（８５０Ｕまたは８５０Ｌ）を制御するゲート・スタック接続（１４２５Ｕまたは１４２５Ｌ）に（例えば、負電源電圧、ＶＳＳ）の負電圧または接地（ＧＮＤ）電圧を印加することによってオンにされる：チャネル８５０を流れる電流は、第１のショットキー接合（８５０Ｌまたは８５０Ｕ）を制御するゲート・スタック接続（１４２５Ｌまたは１４２５Ｕ）にＬＯＷ（またはＨＩＧＨ）電圧を印加することによってオン（またはオフ）にされることができる。
【0118】
本発明の様々な実施形態の説明は、例示のために提供されているが、包括的であるまたは開示された実施形態に限定されることは意図されていない。説明された実施形態の範囲から逸脱することなく、多くの変更および変形が当業者に明らかになるであろう。例えば、本発明の実施形態に従って開示された半導体デバイス、構造および方法は、アプリケーション、ハードウェアまたは電子システムあるいはその組合せにおいて採用することができる。発明の実施形態を実施するための適切なハードウェアおよびシステムは、パーソナル・コンピュータ、通信ネットワーク、電子商業システム、ポータブル通信デバイス（例えば、携帯電話およびスマート・フォン）、ソリッドステート・メディア・ストレージ・デバイス、エキスパートおよび人工知能システム、機能回路などを含む場合があるが、これらに限定されない。半導体デバイスを組み込んだシステムおよびハードウェアは、発明の想定される実施形態である。
【0119】
本明細書において使用される用語は、実施形態の原理および実用的用途または市場に見られる技術に対する技術的改善を説明するためにまたは他の当業者が本明細書に開示された実施形態を理解することを可能にするために選択されている。実質的に同じ機能を行う、実質的に同じ形式で働く、実質的に同じ使用法を有するまたは類似の工程を行うあるいはその組合せである異なる用語によって説明されたデバイス、構成要素、要素、特徴、装置、システム、構造、技術および方法は、本発明の実施形態であると想定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【国際調査報告】