(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-11-15
(54)【発明の名称】Ｄ／Ａ変換回路及び方法
(51)【国際特許分類】
H03M 1/10 20060101AFI20231108BHJP
H03M 1/66 20060101ALI20231108BHJP
H03M 1/78 20060101ALI20231108BHJP
【ＦＩ】
H03M1/10 B
H03M1/66 B
H03M1/78
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023527403
(86)(22)【出願日】2021-03-09
(85)【翻訳文提出日】2023-05-08
(86)【国際出願番号】 CN2021079754
(87)【国際公開番号】W WO2022141801
(87)【国際公開日】2022-07-07
(31)【優先権主張番号】202011627453.9
(32)【優先日】2020-12-31
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】520412486
【氏名又は名称】深▲セン▼市紫光同創電子有限公司
(74)【代理人】
【識別番号】110002468
【氏名又は名称】弁理士法人後藤特許事務所
(72)【発明者】
【氏名】楊 黎
(72)【発明者】
【氏名】張 千文
(72)【発明者】
【氏名】温 長清
(72)【発明者】
【氏名】梁 愛梅
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AB03
5J022BA08
5J022CF07
(57)【要約】
本願の実施例は、Ｄ／Ａ変換回路及び方法を提供する。当該Ｄ／Ａ変換回路は、第１コード値を受信する第１コード値受信端子を含み、前記第１コード値をアナログ信号に変換する変換ユニットと、第２コード値を受信する第２コード値受信端子と、前記変換ユニットの信号出力端子に接続された信号入力端子と、を含み、前記第２コード値に基づいて第１アナログ調整信号を取得し、かつ前記第１アナログ調整信号に基づいて前記変換ユニットにより伝送された前記アナログ信号を調整して対象信号を取得する第１調整ユニットと、を含む。本願は、変換ユニット及び第１調整ユニットを利用することにより、異なる出力電圧範囲を簡単かつ効果的に調整することができる。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
第１コード値を受信する第１コード値受信端子を含み、前記第１コード値をアナログ信号に変換する変換ユニットと、第２コード値を受信する第２コード値受信端子と、前記変換ユニットの信号出力端子に接続された信号入力端子と、を含み、前記第２コード値に基づいて第１アナログ調整信号を取得し、かつ前記第１アナログ調整信号に基づいて前記変換ユニットにより伝送された前記アナログ信号を調整して対象信号を取得する第１調整ユニットと、を含む、
ことを特徴とするＤ／Ａ変換回路。
【請求項2】
第３コード値を受信する第３コード値受信端子と、前記第１調整ユニットの信号出力端子に接続された信号入力端子と、を含み、前記第３コード値に基づいて第２アナログ信号を取得し、かつ前記第２アナログ信号に基づいて前記変換ユニットにより伝送された前記アナログ信号を調整する第２調整ユニットを更に含む、ことを特徴とする請求項１に記載のＤ／Ａ変換回路。
【請求項3】
前記第２調整ユニットは、ｎ個の第１抵抗選択サブユニットを含み、各隣接する２つの前記第１抵抗選択サブユニットの間には、隣接する前記第１抵抗選択サブユニットに電気的に接続された第１抵抗が設けられる、
ことを特徴とする請求項２に記載のＤ／Ａ変換回路。
【請求項4】
前記第１抵抗選択サブユニットは、第２抵抗及び第１スイッチ素子を含み、前記第１スイッチ素子の制御端子は、前記第３コード値を受信し、
前記第１スイッチ素子の第２接続端子は、前記第２抵抗の第１接続端子に接続され、
前記第２抵抗の第２接続端子は、前記第１抵抗に接続される、
ことを特徴とする請求項３に記載のＤ／Ａ変換回路。
【請求項5】
前記第１スイッチ素子は、第１インバータ、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含み、前記第１インバータは、入力端子が前記第３コード値を受信し、出力端子がそれぞれ前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続され、
前記第１ＰＭＯＳトランジスタは、ソースが基準電圧の正端子に接続され、ドレインが前記第１ＮＭＯＳトランジスタのドレインに接続され、
前記第１ＮＭＯＳトランジスタのソースは、基準電圧の負端子に接続される、
ことを特徴とする請求項４に記載のＤ／Ａ変換回路。
【請求項6】
前記変換ユニットは、ｍ個の第２抵抗選択サブユニットを含み、各隣接する２つの前記第２抵抗選択サブユニットの間には、隣接する前記第２抵抗選択サブユニットに電気的に接続された第３抵抗が設けられる、
ことを特徴とする請求項１に記載のＤ／Ａ変換回路。
【請求項7】
前記第２抵抗選択サブユニットは、第４抵抗及び第２スイッチ素子を含み、前記第２スイッチ素子の制御端子は、前記第１コード値を受信し、
前記第２スイッチ素子の第２接続端子は、前記第４抵抗の第１接続端子に接続され、
前記第４抵抗の第２接続端子は、前記第３抵抗に接続される、
ことを特徴とする請求項６に記載のＤ／Ａ変換回路。
【請求項8】
前記第２スイッチ素子は、第２インバータ、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを含み、前記第２インバータは、入力端子が前記第１コード値を受信し、出力端子がそれぞれ前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続され、
前記第２ＰＭＯＳトランジスタは、ソースが基準電圧の正端子に接続され、ドレインが前記第２ＮＭＯＳトランジスタのドレインに接続され、
前記第２ＮＭＯＳトランジスタのソースは、基準電圧の負端子に接続される、
ことを特徴とする請求項７に記載のＤ／Ａ変換回路。
【請求項9】
前記第１調整ユニットは、ｋ個の第３抵抗選択サブユニットを含み、前記第３抵抗選択サブユニットは、第３スイッチ素子及び第５抵抗を含み、
前記第３スイッチ素子は、前記第５抵抗に接続される、
ことを特徴とする請求項１に記載のＤ／Ａ変換回路。
【請求項10】
前記第３スイッチ素子は、第３インバータ、第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタを含み、前記第３インバータは、入力端子が前記第２コード値を受信し、出力端子が前記第３ＰＭＯＳトランジスタのゲートに接続され、
前記第３ＰＭＯＳトランジスタは、ソースが前記第３ＮＭＯＳトランジスタのドレインに接続され、ドレインが前記第３ＮＭＯＳトランジスタのソースに接続される、
ことを特徴とする請求項９に記載のＤ／Ａ変換回路。
【請求項11】
請求項１～８のいずれか一項に記載のＤ／Ａ変換回路に適用されるＤ／Ａ変換方法であって、第１コード値を受信し、かつ前記第１コード値をアナログ信号に変換するステップと、
前記アナログ信号を調整し、対象信号を取得するステップと、を含む、
ことを特徴とするＤ／Ａ変換方法。
【請求項12】
前記アナログ信号を調整し、対象信号を取得するステップは、複数のフルコード値のデジタル信号を取得し、かつ前記複数のフルコード値のデジタル信号に対応するアナログ信号を調整することにより、Ｄ／Ａ調整リストを取得し、かつ前記Ｄ／Ａ調整リストに基づいて前記アナログ信号に対応する前記対象信号を取得することを含む、
ことを特徴とする請求項１１に記載のＤ／Ａ変換方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願の実施例は、集積回路設計の分野に関し、具体的には、Ｄ／Ａ変換回路及び方法に関するが、これらに限定されない。
【背景技術】
【0002】
Ｄ／Ａ変換器（Ｄｉｇｉｔａｌ－ｔｏ－Ａｎａｌｏｇ、デジタル－アナログ変換器）は、Ｄ／Ａ又はＤＡＣとも呼ばれ、その主な作用がデジタル信号又は離散信号をアナログ信号に変換することである。デジタル信号は、デジタル信号システムにより生成された１セットの並列の符号化信号である。Ｄ／Ａ変換器は、基準電圧の作用下でデジタル信号システムにより生成された当該符号化信号を等価のアナログ信号に変換する。変換して取得されたアナログ信号は、フィルタリング及び増幅を経てアナログ信号システムに入力される。したがって、どのようにＤ／Ａ変換器を利用してデジタル信号をより正確なアナログ信号に変換するかは、早急に解決すべき問題となっている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本願の実施例に係るＤ／Ａ変換回路及び方法は、主に、Ｄ／Ａ変換により取得されたアナログ電圧信号の範囲をどのように簡単かつ効果的に調整するかという技術的課題を解決する。
【課題を解決するための手段】
【0004】
第１態様では、本願の実施例によれば、第１コード値を受信する第１コード値受信端子を含み、前記第１コード値をアナログ信号に変換する変換ユニットと、第２コード値を受信する第２コード値受信端子と、前記変換ユニットの信号出力端子に接続された信号入力端子と、を含み、前記第２コード値に基づいて第１アナログ調整信号を取得し、かつ前記第１アナログ調整信号に基づいて前記変換ユニットにより伝送された前記アナログ信号を調整して対象信号を取得する第１調整ユニットと、を含むＤ／Ａ変換回路が提供される。
【0005】
好ましくは、前記Ｄ／Ａ変換回路は、第３コード値を受信する第３コード値受信端子と、前記第１調整ユニットの信号出力端子に接続された信号入力端子と、を含み、前記第３コード値に基づいて第２アナログ信号を取得し、かつ前記第２アナログ信号に基づいて前記変換ユニットにより伝送された前記アナログ信号を調整する第２調整ユニットを更に含む。
【0006】
好ましくは、前記第２調整ユニットは、ｎ個の第１抵抗選択サブユニットを含み、各隣接する２つの前記第１抵抗選択サブユニットの間には、隣接する前記第１抵抗選択サブユニットに電気的に接続された第１抵抗が設けられる。
【0007】
好ましくは、前記第１抵抗選択サブユニットは、第２抵抗及び第１スイッチ素子を含み、前記第１スイッチ素子の制御端子は、前記第３コード値を受信し、前記第１スイッチ素子の第２接続端子は、前記第２抵抗の第１接続端子に接続され、前記第２抵抗の第２接続端子は、前記第１抵抗に接続される。
【0008】
好ましくは、前記第１スイッチ素子は、第１インバータ、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含み、前記第１インバータは、入力端子が前記第３コード値を受信し、出力端子がそれぞれ前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続され、前記第１ＰＭＯＳトランジスタは、ソースが基準電圧の正端子に接続され、ドレインが前記第１ＮＭＯＳトランジスタのドレインに接続され、前記第１ＮＭＯＳトランジスタのソースは、基準電圧の負端子に接続される。
【0009】
好ましくは、前記変換ユニットは、ｍ個の第２抵抗選択サブユニットを含み、各隣接する２つの前記第２抵抗選択サブユニットの間には、隣接する前記第２抵抗選択サブユニットに電気的に接続された第３抵抗が設けられる。
【0010】
好ましくは、前記第２抵抗選択サブユニットは、第４抵抗及び第２スイッチ素子を含み、前記第２スイッチ素子の制御端子は、前記第１コード値を受信し、前記第２スイッチ素子の第２接続端子は、前記第４抵抗の第１接続端子に接続され、前記第４抵抗の第２接続端子は、前記第３抵抗に接続される。
【0011】
好ましくは、前記第２スイッチ素子は、第２インバータ、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを含み、前記第２インバータは、入力端子が前記第１コード値を受信し、出力端子がそれぞれ前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続され、前記第２ＰＭＯＳトランジスタは、ソースが基準電圧の正端子に接続され、ドレインが前記第２ＮＭＯＳトランジスタのドレインに接続され、前記第２ＮＭＯＳトランジスタのソースは、基準電圧の負端子に接続される。
【0012】
好ましくは、前記第１調整ユニットは、ｋ個の第３抵抗選択サブユニットを含み、前記第３抵抗選択サブユニットは、第３スイッチ素子及び第５抵抗を含み、前記第３スイッチ素子は、前記第５抵抗に接続される。
【0013】
好ましくは、前記第３スイッチ素子は、第３インバータ、第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタを含み、前記第３インバータは、入力端子が前記第２コード値を受信し、出力端子が前記第３ＰＭＯＳトランジスタのゲートに接続され、前記第３ＰＭＯＳトランジスタは、ソースが前記第３ＮＭＯＳトランジスタのドレインに接続され、ドレインが前記第３ＮＭＯＳトランジスタのソースに接続される。
【0014】
第２態様では、本願の実施例によれば、第１態様のＤ／Ａ変換回路に適用されるＤ／Ａ変換方法であって、第１コード値を受信し、かつ前記第１コード値をアナログ信号に変換するステップと、前記アナログ信号を調整し、対象信号を取得するステップと、を含むＤ／Ａ変換方法が更に提供される。
【0015】
好ましくは、前記アナログ信号を調整し、対象信号を取得するステップは、複数のフルコード値のデジタル信号を取得し、かつ前記複数のフルコード値のデジタル信号に対応するアナログ信号を調整することにより、Ｄ／Ａ調整リストを取得し、かつ前記Ｄ／Ａ調整リストに基づいて前記アナログ信号に対応する前記対象信号を取得することを含む。
【発明の効果】
【0016】
本願の実施例に係るＤ／Ａ変換回路は、変換ユニット及び第１調整ユニットを組み合わせることにより、電圧範囲に対する調整をより簡単かつ効果的に実現することができる。具体的には、当該Ｄ／Ａ変換回路は、変換ユニット及び第１調整ユニットを含むことができ、変換ユニットは、第１コード値を受信する第１コード値受信端子を含み、前記第１コード値をアナログ信号に変換することができ、また、第１調整ユニットは、第２コード値を受信する第２コード値受信端子と、前記変換ユニットの信号出力端子に接続された信号入力端子と、を含み、前記第２コード値に基づいて第１アナログ調整信号を取得し、かつ前記第１アナログ調整信号に基づいて前記変換ユニットにより伝送された前記アナログ信号を調整して対象信号を取得することができる。本願は、変換ユニットがその受信した第１コード値をアナログ信号に変換した後、第１調整ユニットを利用して当該アナログ信号を調整することにより、最終的に取得された対象信号をより正確かつ効果的にすることができる。
【0017】
本発明の他の特徴及び対応する有益な効果は、明細書の後の部分で説明され、また、少なくとも一部の有益な効果は、本発明の明細書の記載から明らかになることを理解すべきである。
【図面の簡単な説明】
【0018】
【図1】本願の一実施例に係るＤ／Ａ変換回路の概略構成図である。
【図2】本願の他の実施例に係るＤ／Ａ変換回路の概略構成図である。
【図3】本願の他の実施例に係るＤ／Ａ変換回路における負荷の概略構成図である。
【図4】本願の他の実施例に係るＤ／Ａ変換回路における変換ユニットの概略構成図である。
【図5】本願の他の実施例に係るＤ／Ａ変換回路における第２スイッチ素子の概略構成図である。
【図6】本願の他の実施例に係るＤ／Ａ変換回路における第２調整ユニットの概略構成図である。
【図7】本願の他の実施例に係るＤ／Ａ変換回路における第１スイッチ素子の概略構成図である。
【図8】本願の他の実施例に係るＤ／Ａ変換回路における第１調整ユニットの概略構成図である。
【図9】本願の他の実施例に係るＤ／Ａ変換回路における第３スイッチ素子の概略構成図である。
【図10】本願の一実施例に係るＤ／Ａ変換方法のフローチャートである。
【図11】本願の一実施例に係るＤ／Ａ変換方法におけるデジタル信号とアナログ信号との間の関係を示す概略図である。
【図12】本願の一実施例に係るＤ／Ａ変換方法におけるデジタル信号とアナログ信号との間の他の関係を示す概略図である。
【図13】本願の一実施例に係るＤ／Ａ変換方法におけるデジタル信号とアナログ信号との間の更なる関係を示す概略図である。
【発明を実施するための形態】
【0019】
本願の実施例の技術手段をより明確に説明するために、以下、実施例の説明に必要な図面を簡単に説明し、明らかに、以下に説明される図面は、本願のいくつかの実施例に過ぎず、当業者であれば、創造的な労働をしない前提で、これらの図面に基づいて他の図面を得ることができる。
【0020】
従来のＤ／Ａ変換器は、電流比例型、電圧比例型、電荷比例型などに分けられる。電流比例型は、正確な電流源を簡単又はバイナリ重み付けの方式により加算する方法であり、速度が速く、駆動が大きいなどの利点を有するが、これらの利点は、素子の値の範囲が大きく、整合性が低いなどの欠点をもたらす。電荷比例型は、バイナリ重み付け値を有する並列コンデンサアレイを利用し、かつ基準電圧を分圧する方法であり、速度が速く、精度が高いなどの利点を有するが、同様に素子の値の範囲が大きいという欠点を有する。電圧比例型は、直列抵抗分圧又は並列抵抗分圧の方式を用いて、電圧を加算する方法であり、構造が簡単で、単調性があるなどの利点を有するが、これらの利点も面積が大きく、速度が低いなどの欠点をもたらす。以上より、電流比例型、電圧比例型及び電荷比例型の３種類のＤ／Ａ変換技術は、いずれも出力電圧範囲が単一であり、かつ調整できないという特性を有し、Ｄ／Ａ変換を行うときに、これらの技術は、いずれも一定の限定性を有する。
【0021】
上記問題に対して、発明者は、本願の実施例に係るＤ／Ａ変換回路を提供し、本願の実施例によれば、第１調整ユニットを導入することにより、Ｄ／Ａ変換により取得された電圧範囲をより簡単かつ効果的に調整することができる。
【0022】
【0023】
１つの方式として、変換ユニット１１０は、第１コード値を受信する第１コード値受信端子１１１を含んでもよく、前記第１コード値をアナログ信号に変換する。図１に示すＮａビットは、第１コード値と呼ばれてもよく、Ｖｄａｃ＿ａは、変換後のアナログ信号であり、変換ユニットの出力電圧と呼ばれてもよい。第１コード値は、デジタル信号システムにより生成された１セットの並列の符号化信号であってもよく、バイナリコード値であってもよい。例えば、第１コード値は、２ビットのバイナリコード値であっても、４ビットのバイナリコード値であっても、８ビットのバイナリコード値であっても、１６ビットのバイナリコード値であってもよく、具体的なビット数がここで明確に限定されず、実際の状況に応じて選択することができる。また、前記第１コード値は、ユーザが需要に応じて入力したバイナリコード値であってもよい。例えば、ユーザは、デジタル信号０１１をアナログ信号に変換しようとする場合に、０１１を変換ユニット１１０に入力して、変換ユニット１１０により、変換する必要があるアナログ信号を取得することができる。
【0024】
本発明の実施例では、変換ユニット１１０は、複数のスイッチと単位抵抗で構成されてもよく、スイッチと抵抗の数は、第１コード値により決定され、第１コード値の変化範囲は、０～２Na－１であり、２Na個のアナログ出力電圧を取得することができ、ここで、Ｎａは、バイナリのビット数であってもよい。例えば、第１コード値が１０１１である場合、その対応するＮａは、４である。
【0025】
また、図１から分かるように、変換ユニット１１０は、第１コード値受信端子１１１を含む以外、信号出力端子１１２及び基準電圧の正負端子を更に含んでもよい。基準電圧の正端子は、図１におけるＶＲＥＦ＋であり、基準電圧の負端子は、ＶＲＥＦ－である。本発明の実施例では、基準電圧の正負端子は、一定の駆動能力を有し、即ち基準電圧の正負端子は、出力電流を提供することができる。変換ユニット１１０に対応するアナログ信号の出力電圧の範囲は、基準電圧ＶＲＥＦ＋とＶＲＥＦ－との間の範囲の大きさにより決定され、即ち（ＶＲＥＦ＋）－（ＶＲＥＦ－）である。
【0026】
他の実施形態では、デジタル信号システムにより生成された第１コード値は、ｍａ個の「０」及びｎａ個の「１」で構成されてもよい。ここで、ｍａ＋ｎａ＝Ｎａである。第１コード値に「０」がある場合、変換ユニット１１０の内部スイッチは、基準電圧の負端子ＶＲＥＦ－に接続され、第１コード値に「１」がある場合、変換ユニット１１０の内部スイッチは、基準電圧の正端子ＶＲＥＦ＋に接続される。スイッチ作用により、ＶＲＥＦ＋とＶＲＥＦ－との間に一連の直列接続及び並列接続の抵抗が存在し、かつ信号出力端子１１２で（ＶＲＥＦ＋）－（ＶＲＥＦ－）に比例するアナログ電圧信号を取得する。
【0027】
１つの方式として、ｍａ＝Ｎａ、ｎａ＝０である場合、変換ユニット１１０の出力は、最小値であり、このときの第１コード値のビット数は、全て０である。例えば、ｍａ＝４、ｎａ＝０である場合、対応する第１コード値は、００００である。また、ｍａ＝０、ｎａ＝Ｎａである場合、変換ユニット１１０の出力は、最大値であり、このときの第１コード値のビット数は、全て１である。例えば、ｍａ＝０、ｎａ＝４である場合、対応する第１コード値は、１１１１である。変換ユニット１１０の最下位ビット（ＬＳＢ）は、Ｎａビットの最下位ビットであり、最下位ビットに対応する出力の最小変化量は
である。最大アナログ出力電圧は、フルスケール電圧
である。
【数1】
【数2】
【0028】
本発明の実施例では、第１調整ユニット１２０は、第２コード値を受信する第２コード値受信端子１２１と、前記変換ユニット１１０の信号出力端子１１２に接続された信号入力端子１２２と、を含んでもよい。第１調整ユニット１２０は、前記第２コード値に基づいて第１アナログ調整信号を取得し、かつ前記第１アナログ調整信号に基づいて前記変換ユニット１１０により伝送された前記アナログ信号を調整して対象信号を取得する。
【0029】
図１に示すＮｃビットは、第２コード値と呼ばれてもよく、第２コード値は、デジタル信号システムにより生成された１セットの並列の符号化信号であってもよく、バイナリコード値であってもよい。例えば、第２コード値は、２ビットのバイナリコード値、８ビットのバイナリコード値、１６ビットのバイナリコード値などであってもよく、具体的なビット数は、ここで明確に限定されず、実際の状況に応じて選択することができる。また、前記第２コード値は、ユーザが需要に応じて入力したバイナリコード値であってもよい。
【0030】
本発明の実施例では、第１調整ユニット１２０は、複数のスイッチと単位抵抗で構成されてもよい。図１から分かるように、第１調整ユニット１２０は、第２コード値受信端子１２１を含む以外、信号入力端子１２２及び基準電圧の正負端子を更に含んでもよく、基準電圧の正端子は、図１におけるＶＲＥＦ＋であり、基準電圧の負端子は、ＶＲＥＦ－である。
【0031】
１つの方式として、第１調整ユニット１２０の第１入力は、Ｎｃビットのバイナリコード値であり、前記Ｎｃビットのバイナリコード値は、第２コード値である。第２コード値（Ｎｃビットコード値）の最上位ビットは、変換ユニット１１０の出力範囲を選択するためのものであり、残りのＮｃ－１ビットは、変換ユニット１１０のＬＳＢ電圧の大きさを調整するためのものである。Ｎｃ－１ビットを調整することにより、２Nc-1個の最下位ビット（ＬＳＢ）の電圧値を取得することができる。
【0032】
他の方式として、第１調整ユニット１２０の他の２つの入力は、基準電圧の正負端子ＶＲＥＦ＋、ＶＲＥＦ－である。また、第１調整ユニット１２０の信号入力端子１２２は、変換ユニット１１０の出力電圧を入力する。変換ユニット１１０から出力されたアナログ信号は、Ｎｃビットの第１調整ユニット１２０により処理された後、柔軟に調整されたアナログ電圧を出力することができる。第１調整ユニット１２０の出力電圧は、容量性負荷を駆動するか、又はバッファ回路を介して、抵抗負荷、速度に対して特定の要件がある容量性負荷などを駆動する。
【0033】
本願の実施例に係るＤ／Ａ変換回路は、変換ユニット及び第１調整ユニットを組み合わせることにより、電圧範囲に対する調整をより簡単かつ効果的に実現することができる。具体的には、当該Ｄ／Ａ変換回路は、変換ユニット及び第１調整ユニットを含むことができ、変換ユニットは、第１コード値を受信する第１コード値受信端子を含み、前記第１コード値をアナログ信号に変換することができ、また、第１調整ユニットは、第２コード値を受信する第２コード値受信端子と、前記変換ユニットの信号出力端子に接続された信号入力端子と、を含み、前記第２コード値に基づいて第１アナログ調整信号を取得し、かつ前記第１アナログ調整信号に基づいて前記変換ユニットにより伝送された前記アナログ信号を調整して対象信号を取得することができる。本願は、変換ユニットがその受信した第１コード値をアナログ信号に変換した後、第１調整ユニットを利用して当該アナログ信号を調整することができることにより、最終的に取得された対象信号をより正確かつ効果的にすることができる。
【0034】
図２に示すように、本願の他の実施例に係るＤ／Ａ変換回路の概略構成図である。当該Ｄ／Ａ変換回路２００は、変換ユニット２１０及び第１調整ユニット２２０を含む以外、第２調整ユニット２３０を更に含んでもよい。
【0035】
他の実施形態では、第２調整ユニット２２０は、第３コード値を受信する第３コード値受信端子２３１と、前記第１調整ユニット２２０の信号出力端子２２３に接続された信号入力端子２３２と、を更に含む。第２調整ユニット２２０は、前記第３コード値に基づいて第２アナログ信号を取得し、かつ前記第２アナログ信号に基づいて前記変換ユニット２１０により伝送された前記アナログ信号を調整する。
【0036】
１つの方式として、図２に示すＮｂビットは、第３コード値と呼ばれてもよく、Ｖｄａｃ＿ｂは、変換後の第２アナログ信号であり、第２調整ユニットの出力電圧信号と呼ばれてもよい。第３コード値は、デジタル信号システムにより生成された１セットの並列の符号化信号であってもよく、バイナリコード値であってもよい。例えば、第３コード値は、２ビットのバイナリコード値であっても、４ビットのバイナリコード値であっても、８ビットのバイナリコード値であっても、１６ビットのバイナリコード値であってもよく、具体的なビット数は、ここで明確に限定されず、実際の状況に応じて選択することができる。
【0037】
１つの方式として、第２調整ユニット２３０は、複数のスイッチと単位抵抗で構成されてもよく、スイッチと抵抗の数は、第３コード値により決定され、第３コード値の変化範囲は、０～２Nb－１であり、２Nb個のアナログ出力電圧を取得することができる。ここで、Ｎｂは、バイナリのビット数であってもよい。また、図２から分かるように、第２調整ユニットは、第３コード値受信端子２３１を含む以外、信号出力端子２３２及び基準電圧の正負端子を更に含んでもよく、基準電圧の正端子は、図２におけるＶＲＥＦ＋であり、基準電圧の負端子は、ＶＲＥＦ－である。
【0038】
他の実施形態では、デジタル信号システムにより生成された第１コード値は、ｍｂ個の「０」及びｎｂ個の「１」で構成されてもよい。ここで、ｍｂ＋ｎｂ＝Ｎｂである。第３コード値に「０」がある場合、第２調整ユニット２３０の内部スイッチは、基準電圧の負端子ＶＲＥＦ－に接続され、第３コード値に「１」がある場合、第２調整ユニット２３０の内部スイッチは、基準電圧の正端子ＶＲＥＦ＋に接続される。抵抗の直列接続及び並列接続作用により、本発明の実施例は、第２調整ユニット２３０により、（ＶＲＥＦ＋）－（ＶＲＥＦ－）にある程度比例する第２アナログ電圧信号を取得することができる。
【0039】
１つの方式として、ｍｂ＝Ｎｂ、ｎｂ＝０である場合、第２調整ユニット２３０の出力は、最小値であり、このときの第３コード値のビット数は、全て０である。例えば、ｍｂ＝３、ｎｂ＝０である場合、対応する第３コード値は、０００である。また、ｍｂ＝０、ｎｂ＝Ｎｂである場合、第２調整ユニット２３０の出力は、最大値であり、このときの第３コード値のビット数は、全て１である。例えば、ｍｂ＝０、ｎｂ＝３である場合、対応する第３コード値は、１１１である。第２調整ユニット２３０の最下位ビット（ＬＳＢ）は、Ｎｂビットの最下位ビットであり、最下位ビットに対応する出力の最小変化量は、
である。最大アナログ出力電圧は、フルスケール電圧
である。
【数3】
【数4】
【0040】
本発明の実施例では、第１調整ユニット２２０は、複数のスイッチと単位抵抗で構成されてもよい。前記第１調整ユニット２２０は、加算回路と呼ばれてもよい。前記第１調整ユニット２２０の第１入力は、Ｎｃビットのバイナリコード値であり、前記Ｎｃビットのバイナリコード値は、第２コード値である。第２コード値（Ｎｃビットコード値）の最上位ビットは、変換ユニット１１０の出力範囲を選択するためのものであり、残りのＮｃ－１ビットは、変換ユニット２１０のＬＳＢ電圧の大きさを調整するためのものである。Ｎｃ－１ビットを調整することにより、２Nc-1個の最下位ビット（ＬＳＢ）の電圧値を取得することができる。
【0041】
他の方式として、第１調整ユニット２２０の第２入力及び第３入力は、それぞれ、基準電圧の正負端子ＶＲＥＦ＋、ＶＲＥＦ－であり、かつ前記第１調整ユニット２２０の第４入力及び第５入力は、それぞれ変換ユニット２１０の出力電圧及び第２調整ユニット２３０の出力電圧である。変換ユニット２１０により出力され、かつ第２調整ユニット２３０により出力され、第１調整ユニット２２０により処理された後、柔軟に調整されたアナログ電圧を出力する。第１調整ユニット２２０の出力電圧は、容量性負荷を駆動するか、又はバッファ回路を介して、抵抗負荷、速度に対して特定の要件がある容量性負荷などを駆動する。
【0042】
他の実施形態では、前記Ｄ／Ａ変換回路２００は、前記第１調整ユニット２２０に接続され、前記第１調整ユニット２２０により伝送された対象信号（Ｖｄａｃ）を受信する負荷２４０を含んでもよい。換言すれば、第１調整ユニット２２０が取得した対象信号は、主に前記負荷２４０に電力を供給する。図３に示すように、負荷２４０は、抵抗ＲＬ及びコンデンサＣＬを含んでもよく、抵抗ＲＬは、第１接続端子がノードＤ０により第１調整ユニット２２０に接続され、第２接続端子がノードＤ１に接続され、またコンデンサＣＬは、第１接続端子がノードＤ１に接続され、第２接続端子が接地（ＧＮＤ）される。負荷２４０は、下位回路により決定されてもよく、大きなコンデンサ又は抵抗負荷を駆動する必要がある場合、本発明の実施例では、負荷２４０の間にバッファ回路を挿入することができる。
【0043】
なお、Ｄ／Ａ変換回路２００における変換ユニット２１０は、マスター回路として出力することができ、第２調整ユニット２３０は、スレーブ回路として出力することができ、第１調整ユニット２２０は、制御調整の作用を果たすことができる。変換ユニット２１０が特定の範囲を有するアナログ電圧を出力する場合、本発明の実施例では、変換ユニット２１０から出力されたコモンモード電圧を調整するように第２調整ユニット２３０を制御することができ、当該コモンモード電圧は、２Nb－１種類の調整を実現することができる。第１調整ユニット２２０により、変換ユニット２１０と第２調整ユニット２３０との最低変化量ＬＳＢを同時に調整することができる。他の方式として、本発明の実施例では、調整により、変換ユニット２１０は、スレーブ回路として出力し、第２調整ユニット２３０は、マスター回路として出力することができ、第１調整ユニット２２０の制御作用は変化しない。
【0044】
以上説明したように、変換ユニット２１０は、第１コード値（Ｎａビットのバイナリコード値）を正負の基準電圧に一定比例するアナログ電圧に変換する。第２調整ユニット２３０は、第３コード値（Ｎｂビットのバイナリコード値）を正負の基準電圧に一定比例する第２アナログ電圧に変換する。第１調整ユニット２２０は、変換ユニット２１０のアナログ出力と第２調整ユニット２３０のアナログ出力を加算処理して最終的なアナログ出力電圧を取得し、即ち対象信号を取得する。負荷２４０は、アナログ電圧全体の出力駆動レベルであり、一般的に容量性負荷である。
【0045】
上記説明から分かるように、変換ユニット２１０は、スイッチと単位抵抗素子を含んでもよく、その入力がデジタル信号システムにより生成された第１コード値（Ｎａビットのコード値信号）と、基準電圧の正負端子ＶＲＥＦ＋及びＶＲＥＦ－とを含む。第１コード値（Ｎａビットのコード値信号）における「０」又は「１」により、オンにし、かつＶＲＥＦ＋又はＶＲＥＦ－に接続するように対応するスイッチを制御する。内部抵抗の分圧処理により、最後にコード値とそれぞれ対応するアナログ信号Ｖｄａｃ＿ａを取得する。
【0046】
図４に示すように、変換ユニットは、ｍ個の第２抵抗選択サブユニット２１３を含んでもよい。各隣接する２つの前記第２抵抗選択サブユニット２１３の間には、隣接する前記第２抵抗選択サブユニット２１３に電気的に接続された第３抵抗２１４が設けられる。また、前記第２抵抗選択サブユニットは、第４抵抗２１３１及び第２スイッチ素子２１３２を含む。前記第２スイッチ素子２１３２は、制御端子が前記第１コード値を受信し、第２接続端子が前記第４抵抗２１３１の第１接続端子に接続され、前記第４抵抗２１３１の第２接続端子は、前記第３抵抗２１４に接続される。
【0047】
また、図４から分かるように、変換ユニット２１０は、Ｋ０、Ｋ１、…、ＫＮａ－２、ＫＮａ－１の二者択一スイッチと、抵抗ＲＡ＿０、ＲＡ＿１、…、ＲＡ＿Ｎａ－１、ＲＡ＿Ｎａ及び抵抗ＲＢ＿０、ＲＢ＿１、…、ＲＢ＿Ｎａ－３、ＲＢ＿Ｎａ－２とを含んでもよい。ここで、ＲＡ＿ｉ＝２Ｒ（ｉ＝０、１、…、Ｎａ－１、Ｎａ）、ＲＢ＿ｉ＝Ｒ（ｉ＝０、１、…、Ｎａ－３、Ｎａ－２）、Ｒは、単位抵抗値である。Ｎａビットのバイナリコード値ａＮａ－１ａＮａ－２…ａ２ａ１ａ０により、それぞれ対応するスイッチを選択するように制御する。ａＮａ－１ａＮａ－２…ａ２ａ１ａ０のうちのビットが「０」である場合、対応するＫ０、Ｋ１、…、ＫＮａ－２、ＫＮａ－１は、ＶＲＥＦ－に接続される。ａＮａ－１ａＮａ－２…ａ２ａ１ａ０のうちのビットが「１」である場合、対応するＫ０、Ｋ１、…、ＫＮａ－２、ＫＮａ－１は、ＶＲＥＦ＋に接続される。Ｋ０スイッチは、Ｎａビットのコード値のａ０ビットにより制御された３端子インタフェース素子であり、第１端子は、ＶＲＥＦ－に接続され、第２端子は、ＶＲＥＦ＋に接続され、第３端子は、抵抗ＲＡ＿１の第１端子に接続される。抵抗ＲＡ＿１の第２端子は、ノードＡ０に接続され、かつノードＡ０は、抵抗ＲＡ＿０の第１端子及び抵抗ＲＢ＿０の第１端子に接続される。抵抗ＲＡ＿０の第２端子は、ＶＲＥＦ－に接続される。抵抗ＲＢ＿０の第２端子は、ノードＡ１に接続される。また、ノードＡ１は、抵抗ＲＡ＿２の第１端子及び抵抗ＲＢ＿１の第１端子に接続される。抵抗ＲＡ＿２の第２端子は、スイッチＫ１の第３端子に接続される。スイッチＫ１は、Ｎａビットのコード値のａ１ビットにより制御される。スイッチＫ１は、第１端子がＶＲＥＦ－に接続され、第２端子がＶＲＥＦ＋に接続される。抵抗ＲＢ＿１の第２端子は、ノードＡ２に接続される。また、ノードＡ２は、抵抗ＲＡ＿３の第１端子及び抵抗ＲＢ＿２の第１端子に接続される。抵抗ＲＡ＿３の第２端子は、スイッチＫ２の第３端子に接続される。スイッチＫ２は、Ｎａビットのコード値のａ２ビットにより制御される。スイッチＫ２は、第１端子がＶＲＥＦ－に接続され、第２端子がＶＲＥＦ＋に接続される。抵抗ＲＢ＿２の第２端子は、ノードＡ３に接続される。後の接続は、前の接続規則に従う。抵抗ＲＢ＿Ｎａ－３の第２端子は、ノードＡＮａ－２に接続される。また、ノードＡＮａ－２は、抵抗ＲＡ＿Ｎａ－１の第１端子及び抵抗ＲＢ＿Ｎａ－２の第１端子に接続される。抵抗ＲＡ＿Ｎａ－１の第２端子は、スイッチＫＮａ－２の第３端子に接続される。スイッチＫＮａ－２は、Ｎａビットのコード値のａＮａ－２ビットにより制御される。スイッチＫＮａ－２は、第１端子がＶＲＥＦ－に接続され、第２端子がＶＲＥＦ＋に接続される。抵抗ＲＢ＿Ｎａ－２の第２端子は、ノードＡＮａ－１に接続される。また、ノードＡＮａ－１は、抵抗ＲＡ＿Ｎａと次段の加算回路の第１端子に接続される。Ｎａビットのバイナリコード値は、第１コード値であり、Ｎａ－１は、ｍである。
【0048】
図５に示すように、前記第２スイッチ素子２１３２は、第２インバータ２０１、第２ＰＭＯＳトランジスタ２０２及び第２ＮＭＯＳトランジスタ２０３を含んでもよい。前記第２インバータ２０１は、入力端子が前記第１コード値を受信し、出力端子がそれぞれ前記第２ＰＭＯＳトランジスタ２０２のゲートと前記第２ＮＭＯＳトランジスタ２０３のゲートに接続される。前記第２ＰＭＯＳトランジスタ２０２は、ソースが基準電圧の正端子に接続され、ドレインが前記第２ＮＭＯＳトランジスタ２０３のドレインに接続され、前記第２ＮＭＯＳトランジスタ２０３のソースは、基準電圧の負端子に接続される。
【0049】
１つの具体的な実施形態では、第２スイッチ素子２１３２は、４ポートスイッチであり、２０２のドレインは、２０３のドレインに接続され、かつ図４におけるノードＡｉ（ｉ＝０、１、…、Ｎａ－ｉ）に接続される。２０３のソースは、ＶＲＥＦ－に接続される。インバータ２０１の入力は、Ｎａビットのコード値のうちのａＮａに接続される。
【0050】
他の実施形態では、第２調整ユニット２３０は、スイッチと単位抵抗素子を含んでもよく、その入力は、デジタル信号システムの第３コード値（Ｎｂビットのコード値の制御信号）と、基準電圧の正負端子ＶＲＥＦ＋及びＶＲＥＦ－とを含む。Ｎｂビットのコード値における「０」又は「１」により、オンにし、かつ対応するＶＲＥＦ＋又はＶＲＥＦ－に接続するように対応するスイッチを制御する。内部抵抗の分圧処理により、最後にコード値とそれぞれ対応するアナログ電圧Ｖｄａｃ＿ｂを取得する。
【0051】
図６に示すように、第２調整ユニット２３０は、ｎ個の第１抵抗選択サブユニット２３４を含んでもよい。各隣接する２つの前記第１抵抗選択サブユニット２３４の間には、隣接する前記第１抵抗選択サブユニット２３４に電気的に接続された第１抵抗２３５が設けられる。また、第１抵抗選択サブユニット２３４は、第２抵抗２３４１及び第１スイッチ素子２３４２を含む。前記第１スイッチ素子２３４２は、制御端子が前記第３コード値を受信し、第２接続端子が前記第２抵抗２３４１の第１接続端子に接続され、前記第２抵抗２３４１の第２接続端子は、前記第１抵抗２３５に接続される。
【0052】
また、図６から分かるように、第２調整ユニット２３０は、Ｋ０、Ｋ１、…、ＫＮｂ－２、ＫＮｂ－１の二者択一スイッチと、抵抗ＲＡ＿０、ＲＡ＿１、…、ＲＡ＿Ｎｂ－１、ＲＡ＿Ｎｂ及び抵抗ＲＢ＿０、ＲＢ＿１、…、ＲＢ＿Ｎｂ－３、ＲＢ＿Ｎｂ－２とを含んでもよい。ここで、ＲＡ＿ｉ＝２Ｒ（ｉ＝０、１、…、Ｎｂ－１、Ｎｂ）、ＲＢ＿ｉ＝Ｒ（ｉ＝０、１、…、Ｎｂ－３、Ｎｂ－２）、Ｒは、単位抵抗値である。Ｎｂビットのバイナリコード値ａＮｂ－１ａＮｂ－２…ａ２ａ１ａ０により、それぞれ対応するスイッチを選択するように制御する。ａＮｂ－１ａＮｂ－２…ａ２ａ１ａ０のうちのビットが「０」である場合、対応するＫ０、Ｋ１、…、ＫＮｂ－２、ＫＮｂ－１は、ＶＲＥＦ－に接続される。ａＮｂ－１ａＮｂ－２…ａ２ａ１ａ０のうちのビットが「１」である場合、対応するＫ０、Ｋ１、…、ＫＮｂ－２、ＫＮｂ－１は、ＶＲＥＦ＋に接続される。Ｋ０スイッチは、Ｎｂビットのコード値のａ０ビットにより制御された３端子インタフェース素子であり、第１端子は、ＶＲＥＦ－に接続され、第２端子は、ＶＲＥＦ＋に接続され、第３端子は、抵抗ＲＡ＿１の第１端子に接続される。抵抗ＲＡ＿１の第２端子は、ノードＡ０に接続され、かつノードＡ０は、抵抗ＲＡ＿０の第１端子及び抵抗ＲＢ＿０の第１端子に接続される。抵抗ＲＡ＿０の第２端子は、ＶＲＥＦ－に接続される。抵抗ＲＢ＿０の第２端子は、ノードＡ１に接続される。また、ノードＡ１は、抵抗ＲＡ＿２の第１端子及び抵抗ＲＢ＿１の第１端子に接続される。抵抗ＲＡ＿２の第２端子は、スイッチＫ１の第３端子に接続される。スイッチＫ１は、Ｎｂビットのコード値のａ１ビットにより制御される。スイッチＫ１は、第１端子がＶＲＥＦ－に接続され、第２端子がＶＲＥＦ＋に接続される。抵抗ＲＢ＿１の第２端子は、ノードＡ２に接続される。また、ノードＡ２は、抵抗ＲＡ＿３の第１端子及び抵抗ＲＢ＿２の第１端子に接続される。抵抗ＲＡ＿３の第２端子は、スイッチＫ２の第３端子に接続される。スイッチＫ２は、Ｎｂビットのコード値のａ２ビットにより制御される。スイッチＫ２は、第１端子がＶＲＥＦ－に接続され、第２端子がＶＲＥＦ＋に接続される。抵抗ＲＢ＿２の第２端子は、ノードＡ３に接続される。後の接続は、前の接続規則に従う。抵抗ＲＢ＿Ｎｂ－３の第２端子は、ノードＡＮｂ－２に接続される。また、ノードＡＮｂ－２は、抵抗ＲＡ＿Ｎｂ－１の第１端子及び抵抗ＲＢ＿Ｎｂ－２の第１端子に接続される。抵抗ＲＡ＿Ｎｂ－１の第２端子は、スイッチＫＮｂ－２の第３端子に接続される。スイッチＫＮｂ－２は、Ｎａビットのコード値のａＮｂ－２ビットにより制御される。スイッチＫＮｂ－２は、第１端子がＶＲＥＦ－に接続され、第２端子がＶＲＥＦ＋に接続される。抵抗ＲＢ＿Ｎｂ－２の第２端子は、ノードＡＮｂ－１に接続される。また、ノードＡＮｂ－１は、抵抗ＲＡ＿Ｎｂと次段の加算回路の第２端子に接続される。Ｎｂビットのバイナリコード値は、第３コード値であり、Ｎｂ－１は、ｎである。
【0053】
図７に示すように、第１スイッチ素子２３４２は、第１インバータ２０４、第１ＰＭＯＳトランジスタ２０５及び第１ＮＭＯＳトランジスタ２０６を含んでもよい。前記第１インバータ２０４は、入力端子が前記第３コード値を受信し、出力端子がそれぞれ前記第１ＰＭＯＳトランジスタ２０５のゲートと前記第１ＮＭＯＳトランジスタ２０６のゲートに接続される。前記第１ＰＭＯＳトランジスタ２０５は、ソースが基準電圧の正端子に接続され、ドレインが前記第１ＮＭＯＳトランジスタ２０６のドレインに接続され、前記第１ＮＭＯＳトランジスタ２０６のソースは、基準電圧の負端子に接続される。
【0054】
１つの具体的な実施形態では、第１スイッチ素子２３４２は、４ポートスイッチであってもよい。ドレイン２０６は、ドレイン２０５に接続され、かつ図６におけるノードＡｉ（ｉ＝０、１、…、Ｎｂ－ｉ）に接続される。２０５のソースは、ＶＲＥＦ－に接続される。インバータ２０４の入力は、Ｎｂビットのコード値のａＮｂに接続される。
【0055】
他の実施形態では、第１調整ユニット２２０は、スイッチ及び抵抗で構成されてもよく、その入力がデジタル信号システムの第２コード値（Ｎｃビットのコード値の制御信号）と、基準電圧の正負端子ＶＲＥＦ＋及びＶＲＥＦ－と、Ｎａビット及びＮｂビットのアナログ出力電圧とを含む。Ｎｃビットのコード値における「０」又は「１」により、オンにし、かつ対応するＶＲＥＦ＋又はＶＲＥＦ－に接続するように対応するスイッチを制御する。第１調整ユニット２２０により、２つのアナログ電圧を加算処理した後、最終的な対象信号Ｖｄａｃを出力し、当該対象信号は、アナログ電圧と呼ばれてもよい。
【0056】
図８に示すように、第１調整ユニット２２０は、ｋ個の第３抵抗選択サブユニット２２４を含んでもよく、前記第３抵抗選択サブユニット２２４は、第３スイッチ素子２２４１及び第５抵抗２２４２を含んでもよく、前記第３スイッチ素子２２４１は、前記第５抵抗２２４２に接続される。図８から分かるように、第１調整ユニット２２０は、Ｋ０、Ｋ１、…、ＫＮｃ－２のシングルエンドスイッチ及びＫＮｃ－１の二者択一スイッチと、抵抗ＲＣ＿０、ＲＣ＿１、…、ＲＣ＿Ｎｃ－３、ＲＣ＿Ｎｃ－２及び抵抗ＲＣ＿ａ、ＲＣ＿ｂとを含んでもよい。ここで、ＲＣ＿ａ＝ＲＣ＿ｂ＝Ｒ、ＲＣ＿ｉ＝２iＲ（ｉ＝０、１、Ｎｃ－３、Ｎｃ－２）、Ｒは、単位抵抗値である。Ｎｃビットのバイナリコード値ＣＮｃ－１ＣＮｃ－２…Ｃ２Ｃ１Ｃ０により、それぞれ対応するスイッチを制御する。ＣＮｃ－２…Ｃ２Ｃ１Ｃ０のうちのビットが「０」である場合、対応するスイッチＫ０、Ｋ１、…、ＫＮｃ－２がオフにされる。ＣＮｃ－２…Ｃ２Ｃ１Ｃ０のうちのビットが「１」である場合、対応するスイッチＫ０、Ｋ１、…、ＫＮｃ－２がオンにされ、それに並列接続された抵抗が短絡される。ＣＮｃ－１ビットが「０」である場合、スイッチＫＮｃ－１は、ＶＲＥＦ－に接続される。ＣＮｃ－１ビットが「１」である場合、スイッチＫＮｃ－１は、ＶＲＥＦ＋に接続される。ノードＣａは、抵抗ＲＣ＿ａの第１端子に接続され、抵抗ＲＣ＿ａの別の端子は、ノードＡ０に接続される。また、ノードＡ０は、スイッチＫ０の第１端子、抵抗ＲＣ＿０の第１端子、及び抵抗ＲＣ＿ｂの第１端子に接続される。Ｋ０は、Ｎｃビットのコード値のＣ０ビットにより制御される。抵抗ＲＣ＿ｂの第２端子は、ノードＣｂに接続される。抵抗ＲＣ＿０の第２端子は、ノードＡ１に接続される。また、ノードＡ１は、スイッチＫ０の第２端子、スイッチＫ１の第１端子、及び抵抗ＲＣ＿１の第１端子に接続される。Ｋ１は、Ｎｃビットのコード値のＣ１ビットにより制御される。抵抗ＲＣ＿１の第２端子は、ノードＡ２に接続される。後の接続は、前の接続規則に従う。ノードＡＮｃ－３は、スイッチＫＮｃ－４の第２端子、スイッチＫＮｃ－３の第１端子、及び抵抗ＲＣ＿Ｎｃ－３の第１端子に接続される。ＫＮｃ－３は、Ｎｃビットのコード値のＣＮｃ－３ビットにより制御される。抵抗ＲＣ＿Ｎｃ－３の第２端子は、ノードＡＮｃ－２に接続される。また、ノードＡＮｃ－２は、スイッチＫＮｃ－３の第２端子、スイッチＫＮｃ－２の第１端子、及び抵抗ＲＣ＿Ｎｃ－２の第１端子に接続される。ＫＮｃ－２は、Ｎｃビットのコード値のＣＮｃ－２ビットにより制御される。抵抗ＲＣ＿Ｎｃ－２の第２端子は、ノードＡＮｃ－１に接続される。また、ノードＡＮｃ－１は、スイッチＫＮｃ－３の第２端子及びスイッチＫＮｃ－１の第１端子に接続される。スイッチＫＮｃ－１の第２端子及び第３端子は、それぞれＶＲＥＦ－及びＶＲＥＦ＋に接続される。ここで、Ｎｃビットのバイナリコード値は、第２コード値であり、Ｎｃ－１は、ｋである。
【0057】
図９に示すように、第３スイッチ素子２２４１は、第３インバータ２０７、第３ＰＭＯＳトランジスタ２０８及び第３ＮＭＯＳトランジスタ２０９を含んでもよい。前記第３インバータ２０７は、入力端子が前記第２コード値を受信し、出力端子が前記第３ＰＭＯＳトランジスタ２０８のゲートに接続される。前記第３ＰＭＯＳトランジスタ２０８は、ソースが前記第３ＮＭＯＳトランジスタ２０９のドレインに接続され、ドレインが前記第３ＮＭＯＳトランジスタ２０９のソースに接続される。
【0058】
図９から分かるように、インバータ２０７の入力は、Ｎｃコード値におけるｃｉ（ｉ＝０、１、…、Ｎｃ－２）に接続されるとともに、ＮＭＯＳトランジスタ２０９のゲートに接続される。インバータ２０７の出力は、ＰＭＯＳトランジスタ２０８のゲートに接続される。ＰＭＯＳトランジスタ２０８のソースは、ＮＭＯＳトランジスタ２０９のドレインに接続され、かつ図８におけるノードＡｉ（ｉ＝０、１、…、Ｎｃ－１）に接続される。ＰＭＯＳトランジスタ２０８のドレインは、ＮＭＯＳトランジスタ２０９のソースに接続され、かつ図８におけるノードＡｉ－１（ｉ＝０、１、…、Ｎｃ－１）に接続される。
【0059】
本発明の実施例では、第３コード値を変更することにより、第２調整ユニット２３０の出力Ｖｄａｃ＿ｂを増加させるか又は減少させることができ、当該変化は、第１調整ユニット２２０により処理されることにより、Ｖｄａｃ＿ｂを基準にＶｄａｃ＿ａを同様に増加させるか又は減少させる。本発明の実施例では、第２コード値を変更することにより、Ｖｄａｃ＿ａとＶｄａｃ＿ｂとの最小変化量を同時に変更することができる。このように、最終的な出力を最終的に取得し、即ち、Ｖｄａｃ＿ａ＋Ｖｄａｃ＿ｂ＝Ｖｄａｃを取得することができる。
【0060】
本願の実施例に係るＤ／Ａ変換回路は、変換ユニット及び第１調整ユニットを組み合わせることにより、電圧範囲に対する調整をより簡単かつ効果的に実現することができる。具体的には、当該Ｄ／Ａ変換回路は、変換ユニット及び第１調整ユニットを含むことができ、変換ユニットは、第１コード値を受信する第１コード値受信端子を含み、前記第１コード値をアナログ信号に変換することができ、また、第１調整ユニットは、第２コード値を受信する第２コード値受信端子と、前記変換ユニットの信号出力端子に接続された信号入力端子と、を含み、前記第２コード値に基づいて第１アナログ調整信号を取得し、かつ前記第１アナログ調整信号に基づいて前記変換ユニットにより伝送された前記アナログ信号を調整して対象信号を取得することができる。本願は、変換ユニットがその受信した第１コード値をアナログ信号に変換した後、第１調整ユニットを利用して当該アナログ信号を調整することができることにより、最終的に取得された対象信号をより正確かつ効果的にすることができる。また、本発明の実施例は、変換ユニットをマスター回路とし、第２調整ユニットをスレーブ回路とすることができるだけでなく、第２調整ユニットをマスター回路とし、第１調整ユニットをスレーブ回路とすることができることにより、Ｄ／Ａ変換回路の設定をより柔軟にすることができ、かつ電圧範囲を調整できるため、本発明は、リアルタイム電圧校正システムに適用することができる。
【0061】
図１０に示すように、本願の実施例に係るＤ／Ａ変換方法のフローチャートである。当該Ｄ／Ａ変換方法は、ステップＳ２１０～ステップＳ２２０を含んでもよい。
【0062】
ステップＳ２１０では、第１コード値を受信し、かつ前記第１コード値をアナログ信号に変換する。
【0063】
本発明の実施例では、第１調整ユニット及び第２調整ユニットがない場合、変換ユニットの出力は、以下の式で表すことができる。
【0064】
【数5】
【0065】
デジタルコード値とアナログコード値との対応関係をよりよく理解するために、本発明の実施例では、図１１に示すような図を示し、デジタルコードのため、出力アナログ電圧がＶＲＥＦ＋に達することはない。第１コード値（Ｎａビットのコード値）に対して、出力アナログ電圧の数は、２Na－１である。図１１における記号「Ａ」は、
と表すことができ、記号「Ｂ」は、
と表すことができ、記号「Ｃ」は、
と表すことができ、記号「Ｄ」は、
と表すことができる。また、図１１における「Ｙ」は、
と表すことができる。
【数6】
【数7】
【数8】
【数9】
【数10】
【0066】
また、第２調整ユニット及び第１調整ユニットを増設する場合、対象信号（総Ｖｄａｃの出力）は、以下の式で表すことができる。
【0067】
【数11】
【0068】
上記式では、第１項は、第２コード値の最上位ビットにより制御された高と低の２つの範囲であり、第２項及び第３項は、変換ユニットのアナログ出力電圧であり、ここで、第１項は、
であり、第２項は、
であり、第３項は、
である。また、第４項及び第５項は、第２調整ユニットの出力電圧であり、ここで、第４項は、
であり、第５項は、
であり、対応する変換ユニットの変更量
、第２調整ユニットの最低変更量
である。また、ＲＣｔｏｔａｌは、Ｎｃビットの加算回路の総抵抗であり、式で表すと、
である。
【数12】
【数13】
【数14】
【数15】
【数16】
【数17】
【数18】
【数19】
【0069】
他の実施形態では、Ｎｃビットの最上位ビットＣＮｃ－１が「０」であるように制御される場合、デジタルコードとアナログ電圧との対応関係は、図１２に示すとおりである。第２調整ユニットを制御することにより、変換ユニットの出力コモンモード電圧値を調整し、調整されたコモンモード電圧の大きさと範囲は、第３コード値により制御することができる。変換ユニットの最低変化量と第２調整ユニットの最低変化量は、第３調整ユニットの抵抗値の大きさによって決定することができる。図１２における記号「Ａ」で表される値は、
であってもよく、記号「Ｂ」で表される値は、
であってもよく、記号「Ｃ」で表される値は、
であってもよく、記号「Ｄ」で表される値は、
であってもよく、記号「Ｅ」で表される値は、
であってもよい。また、図１２における記号「Ｙ１」で表される値は、
であってもよく、記号「Ｙ２」で表される値は、
であってもよい。
【数20】
【数21】
【数22】
【数23】
【数24】
【数25】
【数26】
【0070】
他の実施形態では、第２コード値（Ｎｃビットのコード値）の最上位ビットＣＮｃ－１が「１」であるように制御される場合、第１コード値（Ｎａビットのデジタルコード）とアナログ電圧との対応関係は、図１３に示すとおりである。このとき、対応する初期電圧は、第２コード値（Ｎｃビットのコード値）により制御された抵抗によって決定される。また、第３コード値（Ｎｂビットのコード値）を制御することにより、変換ユニットの出力コモンモード電圧の大きさを調整することができる。図１３における記号「Ａ」で表される値は、
であってもよく、記号「Ｂ」で表される値は、
であってもよく、記号「Ｃ」で表される値は、
であってもよく、記号「Ｄ」で表される値は、
であってもよく、記号「Ｅ」で表される値は、
であってもよい。
【数27】
【数28】
【数29】
【数30】
【数31】
【0071】
【0072】
ステップＳ２２０では、前記アナログ信号を調整し、対象信号を取得する。
【0073】
他の実施形態では、アナログ信号を調整し、対象信号を取得するステップは、複数のフルコード値のデジタル信号を取得し、かつ前記複数のフルコード値のデジタル信号に対応するアナログ信号を調整することにより、Ｄ／Ａ調整リストを取得し、かつ前記Ｄ／Ａ調整リストに基づいて前記アナログ信号に対応する前記対象信号を取得することを含んでもよい。
【0074】
上記説明から分かるように、本発明の実施例では、デジタル信号に対応する対象信号を取得する場合、まずＤ／Ａ調整リストを構築し、次に当該Ｄ／Ａ調整リストに基づいてアナログ信号に対応する対象信号を検索することができる。ここで、Ｄ／Ａ調整リストは、複数のフルコード値デジタル信号を取得し、かつ複数のフルコード値デジタル信号に対応するアナログ信号を調整することにより取得することができる。例えば、第１コード値は、Ｎａ＝０００、ＶＯＵＴ＝０Ｖ、Ｎａ＝００１、ＶＯＵＴ＝０．１Ｖ、Ｎａ＝０１０、ＶＯＵＴ＝０．２Ｖ、Ｎａ＝０１１、ＶＯＵＴ＝０．３Ｖである。第３コード値のＮｂ、Ｎａ＝０００、ＶＯＵＴ＝０．２Ｖ、Ｎａ＝００１、ＶＯＵＴ＝０．３Ｖ、Ｎａ＝０１０、ＶＯＵＴ＝０．４Ｖ、Ｎａ＝０１１、ＶＯＵＴ＝０．５Ｖを調整する。これに基づいて、第２コード値Ｎｃ、Ｎａ＝０００、ＶＯＵＴ＝０．２Ｖ、Ｎａ＝００１、ＶＯＵＴ＝０．２５Ｖ、Ｎａ＝０１０、ＶＯＵＴ＝０．３Ｖ、Ｎａ＝０１１、ＶＯＵＴ＝０．３５Ｖを調整する。これらのデータは、Ｄ／Ａ調整リストを構成することができる。
【0075】
以上説明したように、本願の実施例は、Ｄ／Ａ変換回路及び方法を提供する。当該Ｄ／Ａ変換回路は、変換ユニット及び第１調整ユニットを組み合わせることにより、電圧範囲に対する調整をより簡単かつ効果的に実現することができる。具体的には、当該Ｄ／Ａ変換回路は、変換ユニット及び第１調整ユニットを含むことができ、変換ユニットは、第１コード値を受信する第１コード値受信端子を含み、前記第１コード値をアナログ信号に変換することができ、また、第１調整ユニットは、第２コード値を受信する第２コード値受信端子と、前記変換ユニットの信号出力端子に接続された信号入力端子と、を含み、前記第２コード値に基づいて第１アナログ調整信号を取得し、かつ前記第１アナログ調整信号に基づいて前記変換ユニットにより伝送された前記アナログ信号を調整して対象信号を取得することができる。本願は、変換ユニットがその受信した第１コード値をアナログ信号に変換した後、第１調整ユニットを利用して当該アナログ信号を調整することができることにより、最終的に取得された対象信号をより正確かつ効果的にすることができる。
【0076】
以上から分かるように、当業者であれば、上記に開示された方法における全て又はいくつかのステップ、システム、システムにおける機能モジュール／ユニットは、ソフトウェア（コンピューティングシステムの実行可能なコンピュータプログラムコードによって実現することができる）、ファームウェア、ハードウェア及びそれらの適切な組み合わせとして実施されてもよいことを理解すべきである。ハードウェアの実施形態では、以上の説明で言及された機能モジュール／ユニットの間の分割は、必ずしも物理的構成要素の分割に対応するわけではない。例えば、１つの物理的構成要素は、複数の機能を有してもよく、１つの機能又はステップは、複数の物理的構成要素によって協力して実行されてもよい。いくつかの物理的構成要素又は全ての物理的構成要素は、中央演算装置、デジタル信号プロセッサ又はマイクロプロセッサなどのプロセッサにより実行されるソフトウェアとして実施されてもよく、ハードウェアとして実施されてもよく、専用集積回路などの集積回路として実施されてもよい。
【0077】
また、当業者に周知のように、通信媒体は、通常、コンピュータ可読命令、データ構造、コンピュータプログラムモジュール又はキャリア若しくは他の伝送メカニズムのような変調データ信号における他のデータを含み、かつ任意の情報配信媒体を含んでもよい。したがって、本発明は、任意の特定のハードウェアとソフトウェアの組み合わせに限定されない。
【0078】
以上の内容は、具体的な実施形態を参照して本発明の実施例を更に詳細に説明するものであるが、本発明の具体的な実施がこれらの説明に限定されるものであると認められない。当業者であれば、本発明の思想から逸脱することなく、いくつかの簡単な推断演繹又は置換を行うことができる。これらは、いずれも本発明の保護範囲に属するとみなされるべきである。
【0079】
本願は、２０２０年１２月３１日に提出された出願番号２０２０１１６２７４５３．９の中国特許出願の優先権を主張するものであり、その全ての内容が参照により本願に組み込まれるものとする。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【国際調査報告】