特表 2023-548337 リニア電圧レギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-11-16

(54)【発明の名称】リニア電圧レギュレータ

(51)【国際特許分類】

   G05F 3/24 20060101AFI20231109BHJP

【ＦＩ】

G05F3/24

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023526496

(86)(22)【出願日】2021-11-01

(85)【翻訳文提出日】2023-06-29

(86)【国際出願番号】 US2021057492

(87)【国際公開番号】W WO2022094365

(87)【国際公開日】2022-05-05

(31)【優先権主張番号】63/107,590

(32)【優先日】2020-10-30

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/364,259

(32)【優先日】2021-06-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】アヴィナシュ シュリーパシ バハット

【テーマコード（参考）】

5H420

【Ｆターム（参考）】

5H420NA27

5H420NA31

5H420NB02

5H420NB12

5H420NC05

5H420NC14

(57)【要約】

リニア電圧レギュレータ（１００）が電圧入力（１０１）と電圧出力（１０２）とを含む。リニア電圧レギュレータは、電圧ノード、入力ノード（１０８）、出力ノード、及び制御ノード（１１４）を有するバッファ（１１４）と、バッファ（１１４）の出力ノードに結合される制御ノード（１１６）、電圧入力に結合される入力ノード（１２４）、及び出力ノード（１２８）を有する電力トランジスタ（１２０）とを含み、出力ノードは電圧出力に結合される。リニア電圧レギュレータは、電力トランジスタの制御ノードに結合される制御ノード（１４０）、電圧入力（１０２）に結合される電圧入力ノード（１４４）、電圧出力に結合される電圧出力ノード（１４８）、及び出力ノード（１５２）を有するドロップアウト検出モジュール（１３６）を含む。リニア電圧レギュレータは、ドロップアウト検出モジュールの出力ノードに結合された入力ノード（１６０）及びバッファ（１１２）の制御ノード（１１４）に結合される出力ノード（１６４）を有するフィードフォワードモジュール（１５６）を含む。

【特許請求の範囲】

【請求項1】

リニア電圧レギュレータであって、
電圧入力、
電圧出力、
電圧ノードと、入力ノードと、出力ノードと、制御ノードとを有するバッファ、
電力トランジスタであって、前記バッファの前記出力ノードに結合された制御ノードと、前記電圧入力に結合された入力ノードと、前記電圧出力に結合された出力ノードとを有する前記電力トランジスタ、
ドロップアウト検出モジュールであって、前記電力トランジスタの前記制御ノードに結合された制御ノードと、前記電圧入力に結合された電圧入力ノードと、前記電圧出力に結合された電圧出力ノードと、出力ノードとを有する前記ドロップアウト検出モジュール、及び
フィードフォワードモジュールであって、前記ドロップアウト検出モジュールの前記出力ノードに結合された入力ノードと前記バッファの前記制御ノードに結合された出力ノードとを有する前記フィードフォワードモジュール、
を含む、リニア電圧レギュレータ。

【請求項2】

請求項１に記載のリニア電圧レギュレータであって、前記ドロップアウト検出モジュールが、
前記ドロップアウト検出モジュールの前記制御ノードに結合された制御ノードと、前記ドロップアウト検出モジュールの前記出力ノードに結合された入力ノードとを有する感知トランジスタ、
制御ノードと、前記感知トランジスタの前記入力ノードに結合された出力ノードとを有するブーストトランジスタ、及び
前記感知トランジスタの前記制御ノードに結合された第１のノードと、前記ブーストトランジスタの前記制御ノードに結合された第２のノードとを有するデルタ電圧源、
を更に含み、前記デルタ電圧源の前記第１のノードと前記デルタ電圧源の前記第２のノードとの間にデルタ電圧がある、
リニア電圧レギュレータ。

【請求項3】

請求項２に記載のリニア電圧レギュレータであって、前記電圧入力の電圧レベルと前記電圧出力の電圧レベルとの間の電圧差が閾値電圧よりも小さい場合、前記ドロップアウト検出モジュールにおける電源電圧変動除去比信号がアサートされ、前記電圧入力の前記電圧レベルと前記電圧出力における前記電圧レベルとの間の前記電圧差が前記閾値電圧に等しいかそれより大きい場合、前記電源電圧変動除去比信号がデアサートされる、リニア電圧レギュレータ。

【請求項4】

請求項３に記載のリニア電圧レギュレータであって、前記感知トランジスタが、前記電力トランジスタの縮小バージョンである、リニア電圧レギュレータ。

【請求項5】

請求項４に記載のリニア電圧レギュレータであって、前記電源電圧変動除去比信号のアサートに応答して、前記フィードフォワードモジュールが前記バッファの前記制御ノードにおいてノイズ除去信号を注入する、リニア電圧レギュレータ。

【請求項6】

請求項４に記載のリニア電圧レギュレータであって、前記閾値電圧が、前記電力トランジスタが飽和領域から線形領域に遷移する電圧レベルに設定される、リニア電圧レギュレータ。

【請求項7】

請求項６に記載のリニア電圧レギュレータであって、前記バッファの前記電圧ノードに結合された補助電圧ノードを更に含む、リニア電圧レギュレータ。

【請求項8】

請求項７に記載のリニア電圧レギュレータであって、前記電力トランジスタ、前記感知トランジスタ、及び前記ブーストトランジスタが、ｎチャネル電界効果トランジスタ（ＮＦＥＴ）である、リニア電圧レギュレータ。

【請求項9】

請求項１に記載のリニア電圧レギュレータであって、前記電圧ノードが前記バッファの前記電圧ノードに結合される、リニア電圧レギュレータ。

【請求項10】

請求項９に記載のリニア電圧レギュレータであって、前記電力トランジスタがｐチャネル電界効果トランジスタ（ＰＦＥＴ）である、リニア電圧レギュレータ。

【請求項11】

リニア電圧レギュレータであって、
バッファ電圧信号を出力するように構成されたバッファと、
電力トランジスタと、
ドロップアウト検出モジュールと、
フィードフォワード回路モジュールと、
を含み、
前記電力トランジスタが、
前記バッファ電圧信号を受信し、
負荷に結合されるように構成された出力ノードにおいて出力電圧を提供する
ように構成され、
前記出力電圧が、入力電圧及び前記バッファ電圧信号に基づき、
前記ドロップアウト検出モジュールが、前記入力電圧の電圧レベルと前記出力電圧の電圧レベルとの間の電圧差が閾値未満である場合、電源電圧変動除去比信号をアサートし、前記入力電圧の前記電圧レベルと前記出力電圧の前記電圧レベルとの間の前記電圧差が前記閾値電圧に等しいかそれより大きい場合、前記電源電圧変動除去比信号がデアサートされるように構成され、
前記フィードフォワード回路モジュールが、
前記電源電圧変動除去比信号のアサートに応答してノイズ除去信号をアサートし、
前記電源電圧変動除去比信号のデアサートに応答して、前記ノイズ除去信号をデアサートする、
ように構成され、
前記バッファが、前記ノイズ除去信号のアサートに応答して、前記バッファ電圧信号にノイズを注入し、前記電力トランジスタが、前記バッファ電圧信号におけるノイズの注入に応答して、前記入力電圧におけるノイズをフィルタリングするように構成される、
リニア電圧レギュレータ。

【請求項12】

請求項１１に記載のリニア電圧レギュレータであって、前記閾値電圧が、前記電力トランジスタが飽和領域から線形領域へ遷移する電圧レベルに設定される、リニア電圧レギュレータ。

【請求項13】

請求項１２に記載のリニア電圧レギュレータであって、前記電力トランジスタが或るチャネルサイズを有し、前記ドロップアウト検出回路モジュールが、或るチャネルサイズを有する感知トランジスタを含み、前記電力トランジスタの前記チャネルサイズが前記電力トランジスタの前記チャネルサイズよりも少なくとも３桁大きい、リニア電圧レギュレータ。

【請求項14】

請求項１３に記載のリニア電圧レギュレータであって、前記バッファに結合される補助電圧を更に含む、リニア電圧レギュレータ。

【請求項15】

請求項１４に記載のリニア電圧レギュレータであって、前記ドロップアウト検出回路モジュールがブーストトランジスタを更に含み、前記電力トランジスタ、前記感知トランジスタ、及び前記ブーストトランジスタが、ｎチャネル電界効果トランジスタ（ＮＦＥＴ）である、リニア電圧レギュレータ。

【請求項16】

請求項１３に記載のリニア電圧レギュレータであって、前記入力電圧が前記バッファに結合される、リニア電圧レギュレータ。

【請求項17】

請求項１６に記載のリニア電圧レギュレータであって、前記ドロップアウト検出回路モジュールがブーストトランジスタを更に含み、前記電力トランジスタ、前記感知トランジスタ、及び前記ブーストトランジスタが、ｐチャネル電界効果トランジスタ（ＰＦＥＴ）である、リニア電圧レギュレータ。

【請求項18】

システムであって、
リニア電圧レギュレータと、
フォワード回路モジュールと、
負荷と、
を含み、
前記リニア電圧レギュレータが、
バッファ電圧信号を出力するように構成されたバッファと、
電力トランジスタと、
ドロップアウト検出モジュールと、
を含み、
前記電力トランジスタが、
前記バッファ電圧信号を受信し、
前記リニア電圧レギュレータの出力ノードに対して出力電圧を提供する、
ように構成され、前記出力電圧が入力電圧及び前記バッファ電圧信号に基づき、
前記ドロップアウト検出モジュールが、前記入力電圧の電圧レベルと前記出力電圧の電圧レベルとの間の電圧差が閾値電圧未満である場合、電源電圧変動除去比信号をアサートし、前記入力電圧の前記電圧レベルと前記出力電圧における前記電圧レベルとの間の前記電圧差が前記閾値電圧に等しいかそれより大きい場合、前記電源電圧変動除去比信号がデアサートされるように構成され、
前記フィードフォワード回路モジュールが、
前記電源電圧変動除去比信号のアサートに応答して、ノイズ除去信号をアサートし、
前記電源電圧変動除去比信号のデアサートに応答して、前記ノイズ除去信号をデアサートする、
ように構成され、前記バッファ及び前記電力トランジスタが、前記ノイズ除去信号のアサートに応答して、前記入力電圧からノイズをフィルタリングするように構成され、
前記負荷が前記リニア電圧レギュレータの出力ノードに結合され、前記負荷に提供される電流が、時間の関数として変化し、前記リニア電圧レギュレータから前記負荷に提供される電圧がほぼ一定のままである、
システム。

【請求項19】

請求項１８に記載のシステムであって、前記入力電圧の前記電圧レベルと前記出力電圧の前記電圧レベルとの間の前記電圧差が前記閾値電圧未満になるレベルまで、前記負荷に提供される前記電流が増加する時間間隔の間、前記電源電圧変動除去比信号がアサートされる、システム。

【請求項20】

請求項１８に記載のシステムであって、前記電力トランジスタが第１のＮＦＥＴであり、前記ドロップアウト検出モジュールが、前記第１のＮＦＥＴの縮小バージョンである第２のＮＦＥＴを含み、前記第１のＮＦＥＴのゲートが前記第２のＮＦＥＴのゲートに結合され、前記第１のＮＦＥＴのソース及び前記第２のＮＦＥＴのソースが前記負荷に結合される、システム。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、全般的に電子回路要素に関し、特に、リニア電圧レギュレータのための回路に関する。

【背景技術】

【0002】

リニア電圧レギュレータは、入力電圧レベルが、周波数スプリアス、電圧フリッカ等（例えば、ノイズ）を含む状況においても、比較的一定の出力電圧レベルを自動的に維持するように設計されたシステムである。リニア電圧レギュレータは、シンプルなフィードフォワード設計を用い得るか又は負のフィードバックを含み得る。リニア電圧レギュレータは、一つ又は複数の交流（ＡＣ）又は直流（ＤＣ）電圧を調整するために用いられ得る。リニア電圧レギュレータは、プロセッサ及び他の要素によって用いられるＤＣ電圧を電圧レギュレータが安定化させるコンピュータ電源等のデバイスに見られる。

【0003】

低ドロップアウトレギュレータ（ＬＤＯレギュレータ）は、供給電圧が出力電圧に非常に近い場合でも出力電圧を調整するＤＣリニア電圧レギュレータである。ＬＤＯレギュレータは、出力電圧に対するスイッチングノイズがなく、基準電圧、増幅器、及びパス要素を含む比較的シンプルな設計を有する。

【発明の概要】

【0004】

第１の例において、リニア電圧レギュレータが電圧入力と電圧出力とを含む。リニア電圧レギュレータはまた、電圧ノード、入力ノード、出力ノード、及び制御ノードを有するバッファと、バッファの出力ノードに結合される制御ノード、電圧入力に結合される入力ノード、及び電圧出力に結合される出力ノードを有する電力トランジスタとを含む。リニア電圧レギュレータは更に、電力トランジスタの制御ノードに結合される制御ノードと、電圧入力に結合される電圧入力ノードと、電圧出力に結合される電圧出力ノードと、出力ノードとを有するドロップアウト検出モジュールを含む。リニア電圧レギュレータは更に、ドロップアウト検出モジュールの出力ノードに結合される入力ノードとバッファの制御ノードに結合される出力ノードとを有するフィードフォワードモジュールを含む。

【0005】

第２の例において、リニア電圧レギュレータが、バッファ電圧信号を出力するように構成されたバッファを含む。リニア電圧レギュレータはまた、バッファ電圧信号を受信し、負荷に結合されるように構成された出力ノードにおいて出力電圧を提供するように構成される電力トランジスタを含み、出力電圧は、入力電圧及びバッファ電圧信号に基づく。リニア電圧レギュレータは更に、ドロップアウト検出モジュールを含み、ドロップアウト検出モジュールは、入力電圧の電圧レベルと出力電圧の電圧レベルとの間の電圧差が閾値未満である場合、電源電圧変動除去比信号をアサートするように構成され、電圧入力の電圧レベルと電圧出力の電圧レベルとの間の電圧差が閾値電圧に等しいかそれより大きい場合、電源電圧変動除去比信号はデアサートされる。リニア電圧レギュレータは更にフィードフォワード回路モジュールを含み、フィードフォワード回路モジュールは、電源電圧変動除去比信号のアサートに応答して、ノイズ除去信号をアサートし、電源電圧変動除去比信号のデアサートに応答して、ノイズ除去信号をデアサートするように構成され、バッファは、ノイズ除去信号に応答してノイズをバッファ電圧信号に注入し、電力トランジスタは、バッファ電圧信号にノイズを注入することに応答して、入力電圧内のノイズをフィルタリングする。

【0006】

第３の例において、システムがリニア電圧レギュレータを含む。リニア電圧レギュレータは、バッファ電圧信号を出力するように構成されたバッファと、バッファ電圧信号を受信しリニア電圧レギュレータの出力ノードに対して出力電圧を提供するように構成された電力トランジスタとを含み、出力電圧は、入力電圧とバッファ電圧信号とに基づく。リニア電圧レギュレータはドロップアウト検出モジュールも含み、ドロップアウト検出モジュールは、電圧入力の電圧レベルと電圧出力の電圧レベルとの間の電圧差が閾値電圧未満である場合、電源電圧変動除去比信号をアサートするように構成され、電圧入力の電圧レベルと電圧出力の電圧レベルとの間の電圧差が閾値電圧に等しいかそれより大きい場合、電源電圧変動除去比信号はデアサートされる。リニア電圧レギュレータは更に、電源電圧変動除去比信号のアサートに応答してノイズ除去信号をアサートし、電源電圧変動除去比信号のデアサートに応答してノイズ除去信号をデアサートするように構成された、フィードフォワード回路モジュールを含み、バッファ及び電力トランジスタは、ノイズ除去信号のアサートに応答して、入力電圧からノイズをフィルタリングするように構成される。このシステムは、リニア電圧レギュレータの出力ノードに結合された負荷を含み、負荷に提供される電流は時間の関数として変化し、リニア電圧レギュレータから負荷に提供される電圧はほぼ一定のままである。

【図面の簡単な説明】

【0007】

【図1】リニア電圧レギュレータの一例のブロック図である。

【0008】

【図2】リニア電圧レギュレータの一例の回路図である。

【0009】

【図3】図２のリニア電圧レギュレータのためのバッファの回路図である。

【0010】

【図4】図３のバッファのためのスーパーソースフォロワの回路図である。

【0011】

【図5】図２のリニア電圧レギュレータのためのドロップアウト検出モジュールの回路図である。

【0012】

【図6】図２のリニア電圧レギュレータについて、ノイズの電圧利得を周波数の関数としてプロットするグラフである。

【0013】

【図7】図２のリニア電圧レギュレータについて、ノイズの電圧利得を入力電圧と出力電圧との間の変化する差に対する周波数の関数としてプロットする複数のグラフである。

【0014】

【図8】図２のリニア電圧レギュレータについて、ノイズの電圧利得を、変化する負荷電流に対する周波数の関数としてプロットする複数のグラフである。

【0015】

【図9】リニア電圧レギュレータの別の例の回路図である。

【0016】

【図10】図９のリニア電圧レギュレータのためのバッファの回路図である。

【0017】

【図11】図９のリニア電圧レギュレータのためのドロップアウト検出モジュールの回路図である。

【0018】

【図12】図９のリニア電圧レギュレータについて、ノイズの電圧利得を周波数の関数としてプロットするグラフである。

【0019】

【図13】リニア電圧レギュレータのための例示の応用例を提供するシステムのブロック図を示す。

【発明を実施するための形態】

【0020】

リニア電圧レギュレータ（またはリニアレギュレータとも呼ばれる）は、電圧入力に提供された変動／ノイズの多い入力電圧からの電圧出力において、調整された出力電圧を提供するために用いられる回路である。リニア電圧レギュレータの電源電圧変動除去比（ＰＳＲＲ）は、リニア電圧レギュレータの出力電圧において供給ノイズがどの程度除去されるかを定義する。この説明において、リニア電圧レギュレータは、フィードフォワード技法を用いて、出力において供給ノイズを相殺するために負荷電流を追跡しながら、供給電圧の一部をバッファに、又はより一般的には、リニア電圧レギュレータ内のドライバに選択的に注入し、それによって、入力電圧と出力電圧の間の差が小さい（例えば、閾値電圧未満の）時間間隔の間に、リニア電圧レギュレータのＰＳＲＲを改善する。逆に、入力電圧と出力電圧との間の差が閾値電圧に等しいかそれより大きい時間間隔の間、フィードフォワード技法は無効にされ、リニア電圧レギュレータの電力効率を維持する。

【0021】

より具体的には、リニア電圧レギュレータが、出力においてバッファ電圧信号Ｖ_ＢＵＦＦを出力するバッファを含む。リニア電圧レギュレータはまた、バッファの出力に結合される電力トランジスタを含む。この説明において、用語「結合する」は、間接的又は直接的な接続を意味する。電力トランジスタは、バッファ電圧に基づく出力電圧ＶＯＵＴと、入力電圧ＶＩＮとを提供する。リニア電圧レギュレータはドロップアウト検出モジュールを含み、ドロップアウト検出モジュールは、電圧入力の電圧レベルと電圧出力における電圧レベルとの間の電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}未満である場合、ＰＳＲＲ信号をアサートする。また、ドロップアウト検出モジュールは、電圧入力の電圧レベルと電圧出力における電圧レベルとの間の電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}に等しいかそれより大きい場合、ＰＳＲＲ信号をデアサートする。リニア電圧レギュレータは更にフィードフォワード回路モジュールを含み、フィードフォワード回路モジュールは、ＰＳＲＲ信号のアサートに応答してノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}をアサートし、ＰＳＲＲ信号のデアサートに応答してノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}をデアサートする。

【0022】

ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}は、バッファの制御ノード内に注入される。また、ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}は、入力電圧ＶＩＮのノイズ成分、即ちＶ_{ＩＮ＿ＡＣ}を含む。ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}に応答して、バッファはノイズをバッファ電圧信号Ｖ_ＢＵＦＦ内に注入する。バッファ電圧信号Ｖ_ＢＵＦＦにノイズが注入されることに応答して、電力トランジスタは、出力電圧ＶＯＵＴがほぼ一定であるように、入力電圧内のノイズＶ_{ＩＮ＿ＡＣ}をフィルタリング（相殺）する。別段の記載がない限り、この説明において、値の前にある「約」「およそ」は、記載された値の＋／－１０パーセントを意味する。

【0023】

図１は、リニア電圧レギュレータ１００のブロック図である。リニア電圧レギュレータ１００は、低ドロップアウトレギュレータ（ＬＤＯ）等の電源を実装する。従って、リニア電圧レギュレータ１００は、電圧入力１０１において入力電圧ＶＩＮ、基準電圧ＶＲＥＦを受け取り、出力電圧ＶＯＵＴ（電圧出力１０２）を提供する。基準電圧ＶＲＥＦは、電源変動、温度変化、又はリニア電圧レギュレータ１００からの回路負荷にわたって一定であるバンドギャップ電圧基準である。リニア電圧レギュレータ１００は、入力電圧ＶＩＮが周波数スプリアス、電圧フリッカ等のノイズに遭遇する状況においても、出力電圧ＶＯＵＴが一定のままであるように、構成される。リニア電圧レギュレータ１００は、出力電圧ＶＯＵＴから入力電圧ＶＩＮに現れる電源変動を抑制するリニア電圧レギュレータ１００の能力を特徴付ける電源電圧変動除去比（ＰＳＲＲ）を有する。電圧レギュレータ回路のＰＳＲＲを増加させる代替的な方法としては、レギュレータの電力効率を低下させて、利用可能なヘッドルームを増加させることが含まれる。そのような代替的な技法の代わりに、リニア電圧レギュレータ１００は、ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}を選択的にアサートして、入力電圧ＶＩＮに存在するノイズを相殺する。

【0024】

リニア電圧レギュレータ１００は、基準電圧ＶＲＥＦに結合される第１の入力ノード１０４と第２の入力ノード１０６とを備えるオペアンプ１０３（演算増幅器）を含む。種々の例において、オペアンプ１０３の第１の入力ノードは、オペアンプ１０３の非反転入力又は反転入力のうちの所与の一方であり、第２の入力ノード１０６は、オペアンプ１０３の非反転入力又は反転入力のうちの他方である。オペアンプ１０３の出力ノードは、バッファ１１２の入力ノード１０８に提供される電圧信号Ｖ_Ｘを提供する。

【0025】

バッファ１１２の出力は、電力トランジスタ１２０の制御ノード１１６に結合される出力信号Ｖ_ＢＵＦＦを提供する。バッファ１１２は、電力トランジスタ１２０の制御ノード１１６に提供される出力信号Ｖ_ＢＵＦＦを制御するために用いられる制御ノード１１４を含む。幾つかの例において、電力トランジスタ１２０は、ｎチャネルＦＥＴ（ＮＦＥＴ）又はｐチャネルＦＥＴ（ＰＦＥＴ）等の電界効果トランジスタ（ＦＥＴ）として実装される。他の例において、電力トランジスタ１２０は、ＮＰＮ ＢＪＴ又はＰＮＰ ＢＪＴ等のバイポーラ接合トランジスタ（ＢＪＴ）として実装される。電力トランジスタ１２０がＦＥＴ（ＮＦＥＴ又はＰＦＥＴ）として実装される例において、電力トランジスタ１２０の制御ノード１１６はゲートである。電力トランジスタ１２０がＢＪＴ（ＮＰＮ又はＰＮＰ）として実装される例において、制御ノード１１６はベースである。電力トランジスタ１２０はまた、電圧入力１０１において入力電圧ＶＩＮに結合される入力ノード１２４と、リニア電圧レギュレータ１００の電圧出力１０２において出力電圧ＶＯＵＴを提供する出力ノード１２８とを含み、リニア電圧レギュレータ１００はまた、オペアンプ１０３の第２の入力ノード１０６に結合される。電力トランジスタ１２０がＮＦＥＴとして実装される例において、入力ノード１２４はドレインを表し、出力ノード１２８はソースを表す。電力トランジスタ１２０がＰＦＥＴとして実装される例において、入力ノード１２４はソースを表し、出力ノード１２８はドレインを表す。電力トランジスタ１２０がＮＰＮ ＢＪＴとして実装される例において、入力ノード１２４はコレクタを表し、出力ノード１２８はエミッタを表す。電力トランジスタ１２０がＰＮＰ ＢＪＴとして実装される例において、入力ノード１２４はエミッタを表し、出力ノード１２８はコレクタを表す。

【0026】

幾つかの例において、入力電圧ＶＩＮとは別の補助電圧が提供される。他の例において、リニア電圧レギュレータ１００は、入力電圧ＶＩＮがリニア電圧レギュレータ１００の構成要素に電力を提供するように、単一の電圧源を備えて動作する。バッファ電圧Ｖ_ＢＵＦＦはまた、ドロップアウト検出モジュール１３６の制御ノード１４０においてドロップアウト検出モジュール１３６に提供される。ドロップアウト検出モジュール１３６の電圧入力ノード１４４が電圧入力１０１において入力電圧ＶＩＮに結合され、電圧出力ノード１４８がリニア電圧レギュレータ１００の電圧出力１０２に結合される。ドロップアウト検出モジュール１３６の出力ノード１５２が、入力ノード１６０においてフィードフォワードモジュール１５６にＰＳＲＲ信号Ｖ_ＰＳＲＲを提供する。フィードフォワードモジュール１５６は、バッファ１１２の制御ノード１１４にノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}を提供する出力ノード１６４を含む。

【0027】

電圧出力１０２は、出力キャパシタ１７２と並列に結合される負荷１６８に結合される。負荷１６８及び出力キャパシタ１７２は、電気的に中立なノード１７６（例えば、接地又は仮想接地）に結合される。負荷電流Ｉ_ＬＯＡＤが、電圧出力１０２から負荷１６８に提供される。負荷電流Ｉ_ＬＯＡＤは、時間の関数として変化し、リニア電圧レギュレータ１００から負荷１６８に提供される電圧はほぼ一定のままである。

【0028】

動作において、バッファ１１２は、オペアンプ１０３によって出力された電圧信号Ｖ_Ｘに応答して、バッファ電圧信号Ｖ_ＢＵＦＦを出力する。バッファ電圧信号Ｖ_ＢＵＦＦに応答して、電力トランジスタ１２０は、バッファ電圧信号Ｖ_ＢＵＦＦの関数として変化する負荷１６８に対して出力電圧ＶＯＵＴを提供する。リニア電圧レギュレータ１００は、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦに比べて上昇し過ぎた場合、バッファ電圧信号Ｖ_ＢＵＦＦが調整され、電力トランジスタ１２０を制御して出力電圧ＶＯＵＴを一定に維持するように構成される。

【0029】

入力電圧と出力電圧との差（ＶＩＮ－ＶＯＵＴ）が閾値電圧Ｖ_{ＴＨＲＥＳＨ}に等しいかそれより大きい状況において、電力トランジスタ１２０は飽和領域で動作し、入力電圧ＶＩＮに注入されたノイズがバッファ１１２及びオペアンプ１０３によってフィルタリングされる。入力電圧ＶＩＮに注入されたノイズは、ＶＩＮ＿ＡＣとして表される。出力電圧ＶＯＵＴにおけるノイズは、ＶＯＵＴ＿ＡＣとして表される。電力トランジスタ１２０が飽和領域で動作する場合、ＶＯＵＴ＿ＡＣは、ＶＩＮ＿ＡＣよりも、少なくとも１桁小さい（１／１０）。例えば、閾値電圧Ｖ_{ＴＨＲＥＳＨ}が１Ｖに等しく、電圧ＶＯＵＴが入力電圧ＶＩＮよりも少なくとも１Ｖ小さい場合、電力トランジスタ１２０は飽和領域で動作し、入力電圧に存在するノイズＶＩＮ＿ＡＣは、オペアンプ１０３、バッファ１１２、及び電力トランジスタ１２０の組み合わせを用いてフィルタリングされる。

【0030】

しかしながら、ＶＯＵＴ－ＶＩＮが閾値電圧Ｖ_{ＴＨＲＥＳＨ}に近づく状況において、電力トランジスタ１２０は、例えば、負荷電流Ｉ_ＬＯＡＤにおける増加に応答して、飽和領域での動作から線形領域に遷移する。従って、ドロップアウト検出モジュール１３６は、デルタ電圧ΔＶを用いて構成され、デルタ電圧ΔＶは実験的に判定され、閾値電圧Ｖ_{ＴＨＲＥＳＨ}よりも小さい（例えば、ΔＶ＜Ｖ_{ＴＨＲＥＳＨ}）。ドロップアウト検出モジュール１３６は、バッファ電圧信号Ｖ_ＢＵＦＦを感知し、電圧入力ノード１４４の電圧レベルＶＩＮと電圧出力ＶＯＵＴの電圧レベルとの間の電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}よりも小さい場合、ＰＳＲＲ信号Ｖ_ＰＳＲＲをアサートする。言い換えると、ドロップアウト検出モジュール１３６は、ＶＯＵＴ－ＶＩＮ＜Ｖ_{ＴＨＲＥＳＨ}の場合、ＰＳＲＲ信号Ｖ_ＰＳＲＲをアサートする。また、ドロップアウト検出モジュール１３６は、電圧入力電圧ＶＩＮの電圧レベルと電圧出力ＶＯＵＴにおける電圧レベルとの電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}に等しいかそれより大きい場合、ＰＳＲＲ信号Ｖ_ＰＳＲＲをデアサートする。

【0031】

ＰＳＲＲ信号Ｖ_ＰＳＲＲのアサートに応答して、フィードフォワードモジュール１５６は、バッファ１１２の制御ノード１１４に注入されるノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}（或いは、フィードフォワード信号と呼ばれる）をアサートする。逆に、ＰＳＲＲ信号Ｖ_ＰＳＲＲのデアサートに応答して、フィードフォワードモジュール１５６は、ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}をデアサートする。このように、ドロップアウト検出モジュール１３６及びフィードフォワードモジュール１５６は協調して動作して、リニア電圧レギュレータ１００にＰＳＲＲブーストを選択的に適用する。

【0032】

ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}の注入に応答して、バッファ１１２はバッファ出力Ｖ_ＢＵＦＦにノイズを注入するように構成される。バッファ出力Ｖ_ＢＵＦＦのノイズは、入力電圧に対するノイズＶＩＮ＿ＡＣに対して反転した極性を有する。従って、バッファ出力Ｖ_ＢＵＦＦ内のノイズに応答して、電力トランジスタ１２０は、入力電圧内のノイズＶＩＮ＿ＡＣを相殺し、その結果、出力電圧のノイズＶＯＵＴ＿ＡＣが削減される。

【0033】

従って、ドロップアウト検出モジュール１３６は、入力電圧ＶＩＮと電圧出力ＶＯＵＴとの間の電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}未満である時間間隔の間（例えば、ＶＯＵＴ－ＶＩＮ＜Ｖ_{ＴＨＲＥＳＨ}である時間間隔の間）、フィードフォワードモジュール１５６を選択的に活性化する。同様に、フィードフォワードモジュール１５６は、入力電圧ＶＩＮと電圧出力ＶＯＵＴとの間の電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}に等しいかそれより大きい時間間隔の間（例えば、ＶＯＵＴ－ＶＩＮ＞Ｖ_{ＴＨＲＥＳＨ}である時間間隔の間）、非活性化される。このようにして、ドロップアウト電圧を低減するための代替的技法とは対照的に、リニア電圧レギュレータ１００の電力効率を低下させることなく、リニア電圧レギュレータ１００のドロップアウト電圧及び／又は電力トランジスタ１２０のサイズが縮小可能である。

【0034】

図２は、図１のリニア電圧レギュレータ１００を実装するために使用可能であるリニア電圧レギュレータ２００の回路図である。リニア電圧レギュレータ２００は、ＬＤＯ等のリニア電圧レギュレータを実装する。従って、リニア電圧レギュレータ２００は、入力電圧ＶＩＮ、基準電圧ＶＲＥＦを受け取り、出力電圧ＶＯＵＴを負荷２０２と負荷２０２に並列である出力キャパシタ２０３（Ｃｏｕｒ）とに出力する。一例として、出力キャパシタ２０３は、約１０マイクロファラッド（μＦ）の容量を有する。出力電圧ＶＯＵＴは、負荷２０２において負荷電流Ｉ_ＬＯＡＤを誘導する。リニア電圧レギュレータ２００は、負荷電流Ｉ_ＬＯＡＤが時間の関数として変化し、入力電圧ＶＩＮが周波数スプリアス、電圧フリッカ等のノイズに遭遇する状況においても、出力電圧ＶＯＵＴがほぼ一定のままであるように、構成される。リニア電圧レギュレータ２００はまた、リニア電圧レギュレータ２００の構成要素に電力を提供する補助電圧源ＶＨＶも受け取る。

【0035】

リニア電圧レギュレータ２００は、出力電圧ＶＯＵＴから入力電圧ＶＩＮに存在する電源変動を抑制するためのリニア電圧レギュレータ２００の能力を特徴付ける電源電圧変動除去比（ＰＳＲＲ）を有する。リニア電圧レギュレータ２００はオペアンプ２０４を含み、基準電圧ＶＲＥＦは、オペアンプ２０４の非反転入力に提供される。オペアンプ２０４の反転入力は、リニア電圧レギュレータ２００の電圧出力２０８に結合され、リニア電圧レギュレータ２００の電圧出力２０８は出力電圧ＶＯＵＴを提供する。また、オペアンプ２０４の出力Ｖ_Ｘが、バッファ２１２の入力に提供される。バッファ２１２及びオペアンプ２０４は、補助電圧源ＶＨＶに結合されたノード２１０に結合される電源ノードを有する。また、バッファ２１２は、フィードフォワードモジュール２２０からノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}を受信する制御ノード２１６を含む。バッファ２１２は、出力電圧Ｖ_ＢＵＦＦを電力トランジスタ２２４に提供する。

【0036】

図３は、図２のリニア電圧レギュレータ２００等のリニア電圧レギュレータのためのバッファ３００の回路図を示す。バッファ３００は、図２のバッファ２１２を実装するために用いられ得る。従って、同じ構造及び信号を示すために同じ参照番号及び名称が図２及び図３において用いられる。バッファ３００は、補助電圧源ＶＨＶに結合される正の電源ノード３０４を含む。バッファ３００は、図１のオペアンプ２０４等のオペアンプから出力された電圧Ｖ_Ｘを受け取る入力ノード３０８とバッファ３００Ｖ_ＢＵＦＦに対して出力信号を提供する出力ノード３１２とを含む。バッファ３００はまた、図２のフィードフォワードモジュール２２０からノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}を受信する制御ノード３１６を含む。また、バッファ３００は、リニア電圧レギュレータの電気的に中立なノード（例えば、接地又は仮想接地）に結合される負の電源ノード３２０を含む。

【0037】

バッファ３００は、入力ノード３０８に結合されたゲートと、出力ノード３１２に結合されたソースとを有する第１のＮＦＥＴ３２４を含む。また、バッファ３００は、バッファ３００の出力ノード３１２に結合されたソースを有する第２のＮＦＥＴ３２８を含む。第２のＮＦＥＴ３２８のゲートが、スーパーソースフォロワ３３０の出力ノードに結合される。バッファ３００は、第１のＰＦＥＴ３３２、第２のＰＦＥＴ３３６、及び第３のＰＦＥＴ３４０を含み、第１のＰＦＥＴ３３２、第２のＰＦＥＴ３３６、及び第３のＰＦＥＴ３４０は、正の電源ノード３０４に結合されたソースを有する。また、第１のＰＦＥＴ３３２のゲート及び第１のＰＦＥＴ３３２のドレインが、ノード３４２で共に結合される。第１のＰＦＥＴ３３２のドレインは、第１のＮＦＥＴ３２４のドレインに結合される。第２のＰＦＥＴ３３６のゲート及び第３のＰＦＥＴ３４０のゲートもまた、ノード３４２に結合される。従って、第２のＰＦＥＴ３３６及び第３のＰＦＥＴ３４０は、第１のＰＦＥＴ３３２と共に電流ミラー内に配置される。

【0038】

第２のＰＦＥＴ３３６のドレインが、バッファ３００の制御ノード３１６、スーパーソースフォロワ３３０の入力ノード、及び第１のバイアス電流源３４４に結合される。第１のバイアス電流源３４４はまた、負の電源ノード３２０にも結合される。また、第２のバイアス電流源３４８が、出力ノード３１２と負の電源ノード３２０との間に結合される。結合キャパシタ３５２、ＣＧＰＡＳＳが、第２のバイアス電流源３４８と並列に結合される。第３のＰＦＥＴ３４０のドレインが、スーパーソースフォロワ３３０の正の電源ノード３５６に結合される。動作において、バッファ３００は、バッファ３００Ｖ_ＢＵＦＦの出力電圧が入力電圧Ｖ_Ｘにノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}を加えたものにほぼ等しくなるように構成される。従って、Ｖ_ＢＵＦＦ－Ｖ_Ｘ＋Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}である。

【0039】

図４は、図３のスーパーソースフォロワ３３０として用いられ得るスーパーソースフォロワ４００の回路図を示す。このように、同じ構造及び信号を示すために、同じ参照番号及び名称が図３及び図４で用いられる。スーパーソースフォロワ４００は、制御ノード４０４及び出力ノード４０８を含む。制御ノード４０４は入力電圧ＶＩＮを受け取り、出力ノード４０８は出力電圧ＶＯＵＴを提供する。スーパーソースフォロワ４００は、ドレイン電圧ＶＤＤに結合された正の電源ノード４１２と、電気的に中立なノード（例えば、接地又は仮想接地）に結合された負の電源ノード４１６とを含む。

【0040】

スーパーソースフォロワ４００は、ＰＦＥＴ４２０及びＮＦＥＴ４２４を含む。ＰＦＥＴ４２０のソース及びＮＦＥＴ４２４のドレインが出力ノード４０８に結合される。また、第１の電流源４３２が正の電源ノード４１２に結合され、正の電源ノード４１２から出力ノード４０８に流れる第１の電流Ｉ１を提供する。また、ＮＦＥＴ４２４のゲート及びＰＦＥＴ４２０のドレインがノード４３６に結合される。ＮＦＥＴ４２４のソースが、スーパーソースフォロワ４００の負の電源ノード４１６に結合される。更に、第２の電流源４４０がノード４３６と負の電源ノード４１６との間に結合される。

【0041】

動作において、スーパーソースフォロワ４００は、スーパーソースフォロワ４００の出力電圧ＶＯＵＴが入力電圧ＶＩＮにほぼ等しくなるように、バッファとして動作する。従って、

である。また、入力電圧ＶＩＮはＰＦＥＴ４２０のゲートに提供されるので、スーパーソースフォロワ４００は高い入力インピーダンス（例えば、１メガオーム以上）を有する。

【0042】

図２に戻って参照すると、リニア電圧レギュレータ２００において、電力トランジスタ２２４はＮＦＥＴとして実装される。また、バッファ２１２の出力電圧Ｖ_ＢＵＦＦは、電力トランジスタ２２４のゲート（例えば、制御ノード）に結合されたノード２２８に提供される。電力トランジスタ２２４のドレイン（入力ノード）が、入力電圧ＶＩＮに結合されたリニア電圧レギュレータ２００の電圧入力２３２に結合され、電力トランジスタ２２４のソース（出力ノード）がリニア電圧レギュレータ２００の電圧出力２０８に結合される。

【0043】

バッファ２１２の出力は、ドロップアウト検出モジュール２４０にも提供される。ドロップアウト検出モジュール２４０は、ノード２２８に結合された制御ノード２４２と、フィードフォワードモジュール２２０に結合された出力ノード２４６とを含む。ドロップアウト検出モジュール２４０はまた、入力電圧ＶＩＮに結合される電圧入力２３２に結合された電力入力ノード２４８と、リニア電圧レギュレータ２００に対する出力電圧ＶＯＵＴを提供する電圧出力２０８に結合された電力出力ノード２５０とを含む。

【0044】

ドロップアウト検出モジュール２４０は、電圧源２５２と、第１のＮＦＥＴ２５４と、第２のＮＦＥＴ２５８とを含む。第１のＮＦＥＴ２５４は、代替的に、感知トランジスタ又は感知ＮＦＥＴと呼ばれ、第２のＮＦＥＴ２５８は、代替的に、ブーストトランジスタ又はブーストＮＦＥＴと呼ばれる。ドロップアウト検出モジュール２４０の第１のＮＦＥＴ２５４は、電力トランジスタ２２４の縮小バージョンである。更に具体的には、電力トランジスタ２２４は、第１のＮＦＥＴ２５４のチャネルサイズよりも約３桁大きい（１０００倍の）チャネルサイズを有する。第１のＮＦＥＴ２５４のゲートが、ドロップアウト検出モジュール２４０の制御ノード２４２に結合され、その結果、第１のＮＦＥＴ２５４のゲートは電力トランジスタ２２４のゲートにも結合される。また、第１のＮＦＥＴ２５４のソースが、ドロップアウト検出モジュール２４０の電力出力ノード２５０に結合され、第１のＮＦＥＴ２５４のドレインがドロップアウト検出モジュール２４０の出力ノード２４６に結合される。

【0045】

図５は、図２のリニア電圧レギュレータ２００等のリニア電圧レギュレータのためのドロップアウト検出モジュール５００の回路図を示す。ドロップアウト検出モジュール５００は、図２のドロップアウト検出モジュール２４０を実装するために使用可能である。従って、同じ構造及び信号を示すために同じ参照番号及び名称が図５及び図４において用いられる。ドロップアウト検出モジュール５００は、図１の入力電圧ＶＩＮ等の入力電圧ＶＩＮに結合される電力入力ノード５０４を含む。ドロップアウト検出モジュール５００はまた、電圧レギュレータの出力ノードに結合される電力出力ノード５０８も含み、その結果、出力電圧ＶＯＵＴが電力出力ノード５０８に印加される。

【0046】

ドロップアウト検出モジュール５００は、バッファ（例えば、図２のバッファ２１２）の出力に結合される制御ノード５１２を含み、バッファ出力電圧Ｖ_ＢＵＦＦが制御ノード５１２に印加される。ドロップアウト検出モジュール５００は、ＰＳＲＲ信号Ｖ_ＰＳＲＲを提供する出力ノード５１４を含む。ドロップアウト検出モジュール５００は、第１のＮＦＥＴ５１６及び第２のＮＦＥＴ５２０を含む。第１のＮＦＥＴ５１６は、図２のドロップアウト検出モジュール２４０の第１のＮＦＥＴ２５４を実装するために使用可能であり、第２のＮＦＥＴ５２０は、図２のドロップアウト検出モジュール２４０の第２のＮＦＥＴ２５８を実装するために使用可能である。ドロップアウト検出モジュール５００は、バイアス電流Ｉ_ＢＩＡＳを提供する電流源５２４と、抵抗器５２８とを含む。一例として、バイアス電流Ｉ_ＢＩＡＳは約８マイクロアンペア（μＡ）である。

【0047】

第１のＮＦＥＴ５１６のゲートが、制御ノード５１２に結合される。また、第１のＮＦＥＴ５１６のソースが電力出力ノード５０８に結合され、第１のＮＦＥＴ５１６のドレインがドロップアウト検出モジュール５００の出力ノード５１４に結合される。電流源５２４は、電力入力ノード５０４に結合され、ノード５３２において第２のＮＦＥＴ５２０のゲートに結合される。抵抗器５２８もノード５３２に結合される。第２のＮＦＥＴ５２０のドレインが電力入力ノード５０４に結合される。電流源５２４は、抵抗器５２８の両端にデルタ電圧ΔＶの電圧降下を誘導する。従って、第２のＮＦＥＴ５２０のゲートにおける電圧レベルは、第１のＮＦＥＴ５１６のゲートにおける電圧レベルよりも、デルタ電圧ΔＶだけ大きい。従って、電流源５２４と抵抗器５２８の組み合わせは、図２の電圧源２５２を提供する。

【0048】

図２に戻って参照すると、電圧源２５２は、第１のＮＦＥＴ２５４のゲートと第２のＮＦＥＴ２５８のゲートとの間のデルタ電圧ΔＶに等しい電圧降下を提供する。従って、電圧源２５２の正の端子が第２のＮＦＥＴ２５８のゲートに結合され、電圧源２５２の負の端子が第１のＮＦＥＴ２５４のゲートとドロップアウト検出モジュール２４０の制御ノード２４２とに結合される。第２のＮＦＥＴ２５８のソースが、ドロップアウト検出モジュール２４０の出力ノード２４６に結合され、その結果、第２のＮＦＥＴ２５８のソースは第１のＮＦＥＴ２５４のドレインに結合される。第２のＮＦＥＴ２５８のドレインが、ドロップアウト検出モジュール２４０の電力入力ノード２４８に結合され、その結果、第２のＮＦＥＴ２５８のドレインは入力電圧ＶＩＮに結合される。

【0049】

フィードフォワードモジュール２２０は、ドロップアウト検出モジュール２４０の出力ノード２４６に結合される制御ノード２６４と、バッファ２１２の制御ノード２１６に結合される出力ノード２６８とを含む。フィードフォワードモジュール２２０はまた、補助供給電圧ＶＨＶに結合される正の電源ノード２７２と、リニア電圧レギュレータ２００の電気的に中立なノード（例えば、接地又は仮想接地）に結合される負の電源ノード２７４とを含む。

【0050】

フィードフォワードモジュール２２０は、第１の電流源２７６及び第２の電流源２７８、並びに第３のＮＦＥＴ２８０及び第４のＮＦＥＴ２８２を含む。第１の電流源２７６は、正の電源ノード２７２から第３のＮＦＥＴ２８０のドレイン及びゲートに流れるバイアス電流Ｉ_ＢＩＡＳを提供し、その結果、第３のＮＦＥＴ２８０のドレイン及びゲートが共に結合される。第３のＮＦＥＴ２８０のソースが、フィードフォワードモジュール２２０の負の電源ノード２７４に結合される。第２の電流源２７８は、正の電源ノード２７２から第４のＮＦＥＴ２８２のドレインに流れるバイアス電流Ｉ_ＢＩＡＳを提供する。第４のＮＦＥＴ２８２のソースが、フィードフォワードモジュール２２０の負の電源ノード２７４に結合される。一例として、Ｉ_ＢＩＡＳは約８μＡである。

【0051】

第３のＮＦＥＴ２８０及び第４のＮＦＥＴ２８２は電流ミラーとして接続され、その結果、第４のＮＦＥＴ２８２上のドレインの電流Ｉ_ＢＩＡＳが第３のＮＦＥＴ２８０上のドレインの電流に等しくなる。第３のＮＦＥＴ２８０のゲートは、電源電圧変動除去比抵抗器２８４（Ｒ_ＰＳＲＲ）の第１のノードに結合される。一例として、電源電圧変動除去比抵抗器２８４は、約２メガオーム（ＭΩ）の抵抗を有する。また、電源電圧変動除去比抵抗器２８４の第２のノードがノード２８６に結合される。ノード２８６は、第４のＮＦＥＴ２８２のゲート及び電源電圧変動除去比キャパシタ２８８（Ｃ_ＰＳＲＲ）の第１のノードに結合される。一例として、電源電圧変動除去比キャパシタ２８８は、約２０ピコファラッド（ｐＦ）の容量を有する。電源電圧変動除去比キャパシタ２８８の第２のノードが、フィードフォワードモジュール２２０の制御ノード２６４に結合される。

【0052】

動作において、バッファ２１２は、オペアンプ２０４によって出力される電圧信号Ｖ_Ｘに応答して、バッファ電圧信号Ｖ_ＢＵＦＦを出力する。バッファ電圧信号Ｖ_ＢＵＦＦに応答して、電力トランジスタ２２４は、バッファ電圧信号Ｖ_ＢＵＦＦの関数として変化する出力電圧ＶＯＵＴを負荷２０２に提供する。リニア電圧レギュレータ１００は、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦに対し上昇し過ぎる場合、バッファ電圧信号Ｖ_ＢＵＦＦが調整されて、電力トランジスタ１２０を制御して、一定の出力電圧ＶＯＵＴを維持するように構成される。

【0053】

図示されるように、電力トランジスタ２２４のドレイン・ソース電圧Ｖ_ＤＳが、リニア電圧レギュレータ２００の入力電圧ＶＩＮから出力電圧ＶＯＵＴを差し引いたもの（例えば、Ｖ_ＤＳ＝ＶＩＮ－ＶＯＵＴ）に等しい。従って、入力電圧ＶＩＮと出力電圧との間の差（ＶＩＮ－ＶＯＵＴ）が閾値電圧Ｖ_{ＴＨＲＥＳＨ}に等しいかそれより大きい状況において、電力トランジスタ２２４は飽和領域で動作し、その結果、入力電圧ＶＩＮ内に注入されたノイズがバッファ２１２によってフィルタリングされる。入力電圧ＶＩＮから出力電圧ＶＯＵＴを引いたもの（ＶＩＮ－ＶＯＵＴ）は、電力トランジスタ２２４のドレイン・ソース電圧Ｖ_ＤＳに等しいので、幾つかの例において、閾値電圧Ｖ_{ＴＨＲＥＳＨ}は、電力トランジスタ２２４のオーバードライブ電圧Ｖｏｖにほぼ等しい電圧レベルに設定される。

【0054】

入力電圧ＶＩＮに注入されるノイズは、ＶＩＮ＿ＡＣとして表される。出力電圧ＶＯＵＴにおけるノイズは、ＶＯＵＴ＿ＡＣとして表される。電力トランジスタ２２４が飽和領域で動作する場合、ＶＯＵＴ＿ＡＣは、ＶＩＮ＿ＡＣよりも少なくとも１桁小さい（１／１０）。例えば、閾値電圧Ｖ_{ＴＨＲＥＳＨ}が１Ｖに等しく、電圧ＶＯＵＴが入力電圧ＶＩＮよりも少なくとも１Ｖ小さい場合、電力トランジスタ２２４は飽和領域で動作し、オペアンプ２０４、バッファ２１２、及び電力トランジスタ２２４は、入力電圧ＶＩＮに存在するノイズＶＩＮ＿ＡＣをフィルタリングするために協調して動作する。また、電力トランジスタ２２４が飽和領域で動作する間隔の間、Ｖ_{ＰＳＲＲ＿ＡＣ}として表されるＰＳＲＲ信号Ｖ_ＰＳＲＲのノイズ成分は約０Ｖに低減される。具体的には、電力トランジスタ２２４が飽和領域で動作する場合、第１のＮＦＥＴ２５４と第２のＮＦＥＴ２５８の両方もまた飽和領域で動作し、それは、ドロップアウト検出モジュール２４０の出力ノード２４６におけるＰＳＲＲ信号Ｖ_ＰＳＲＲ（ノイズ成分Ｖ_{ＰＳＲＲ＿ＡＣ}を含む）を約０ボルトのレベルまで低下させる。従って、第１のＮＦＥＴ２５４と第２のＮＦＥＴ２５８が飽和領域で動作するこれらの間隔の間、ＰＳＲＲ信号Ｖ_ＰＳＲＲはデアサートされる。

【0055】

しかしながら、ＶＩＮ－ＶＯＵＴが閾値電圧Ｖ_{ＴＨＲＥＳＨ}、に近づく状況において、ドロップアウト検出モジュール２４０の電力トランジスタ２２４及び第１のＮＦＥＴ２５４は、負荷電流Ｉ_ＬＯＡＤにおける増加に応答する等によって、飽和領域での動作から線形領域に遷移する。記載されたように、第１のＮＦＥＴ２５４は、電力トランジスタ２２４の縮小バージョンであり、第１のＮＦＥＴ２５４のゲートは、電力トランジスタ２２４のゲートに結合される。このように、電力トランジスタ２２４が飽和領域から線形領域に遷移するので、第１のＮＦＥＴ２５４もまた、飽和領域から線形領域に遷移する。また、ドロップアウト検出モジュール２４０は、実験的に判定され、閾値電圧Ｖ_{ＴＨＲＥＳＨ}より小さい（例えば、ＡＶ＜Ｖ_{ＴＨＲＥＳＨ}）デルタ電圧ΔＶを備えて構成される。デルタ電圧ΔＶに起因して、第１のＮＦＥＴ２５４が飽和領域から線形領域に遷移するとき、第２のＮＦＥＴ２５８は、飽和領域のままである、従って、出力ノード２４６における電圧は、第１のＮＦＥＴ２５４が飽和領域から線形領域に遷移するにつれて増加する。このように、ＰＳＲＲ信号Ｖ_ＰＳＲＲは、ドロップアウト検出モジュール２４０の出力ノード２４６においてアサートされる。従って、ドロップアウト検出モジュール２４０の第２のＮＦＥＴ２５８及び第１のＮＦＥＴ２５４は、バッファ電圧信号Ｖ_ＢＵＦＦを検知するために協調して動作し、入力電圧ＶＩＮの電圧レベルと電圧出力ＶＯＵＴの電圧レベルとの間の電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}未満である場合、ＰＳＲＲ信号Ｖ_ＰＳＲＲ（これはノイズ成分Ｖ_{ＰＳＲＲ＿ＡＣ}を含む）をアサートし、電力トランジスタ２２４を線形領域に遷移させる。この状況において、ＰＳＲＲ信号のノイズＶ_{ＰＳＲＲ＿ＡＣ}は、入力電圧におけるノイズＶ_{ＩＮ＿ＡＣ}の増幅されたバージョンである。言い換えると、ドロップアウト検出モジュール２４０は、ＶＯＵＴ－ＶＩＮ＜Ｖ_{ＴＨＲＥＳＨ}である場合、ＰＳＲＲ信号Ｖ_ＰＳＲＲをアサートする。また、ドロップアウト検出モジュール２４０は、電圧入力電圧ＶＩＮの電圧レベルと電圧出力ＶＯＵＴにおける電圧レベルとの差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}に等しいかそれより大きく、電力トランジスタ２２４が飽和領域に遷移していることを示している場合、ＰＳＲＲ信号Ｖ_ＰＳＲＲをデアサートする。

【0056】

フィードフォワードモジュール２２０は、（アサートされた）ＰＳＲＲ信号Ｖ_ＰＳＲＲを受信し、電源電圧変動除去比キャパシタ２８８は、ＰＳＲＲ信号Ｖ_ＰＳＲＲの直流電流（ＤＣ）部分をブロックし、その結果、ＰＳＲＲ信号のノイズ成分Ｖ_{ＰＳＲＲ＿ＡＣ}がノード２８６に提供され、フィードフォワードモジュール２２０の第４のＮＦＥＴ２８２によって増幅される。特に、フィードフォワードモジュール２２０の出力ノード２６８に結合される第４のＮＦＥＴ２８２のドレインは、ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}（代替的に、フィードフォワード信号と呼ばれる）を出力し、それは、ＰＳＲＲ信号Ｖ_{ＰＳＲＲ＿ＡＣ}の増幅され反転されたバージョンであり、それは、入力電圧におけるノイズＶ_{ＩＮ＿ＡＣ}の増幅されたバージョンである。逆に、ＰＳＲＲ信号Ｖ_ＰＳＲＲのデアサートに応答して、フィードフォワードモジュール２２０はノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}をデアサートする。このようにして、ドロップアウト検出モジュール２４０及びフィードフォワードモジュール２２０は、ＰＳＲＲブーストを選択的に提供するために協調して動作する。

【0057】

ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}の注入に応答して、バッファ２１２と電力トランジスタ２２４は、入力電圧ＶＩＮ内のノイズをフィルタリングするために協調して動作する。より具体的には、ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}の注入は、入力電圧におけるノイズＶＩＮ＿ＡＣの反転バージョンをバッファ２１２の出力Ｖ_ＢＵＦＦに注入する。従って、入力電圧のノイズＶ_{ＩＮ＿ＡＣ}の反転バージョンは電力トランジスタ２２４のゲートを駆動する信号に含まれ、その結果、電力トランジスタ２２４は、線形領域における動作の間、入力電圧ＶＩＮの増幅の間に、入力電圧からノイズ成分Ｖ_{ＩＮ＿ＡＣ}を相殺し、その結果、出力電圧のノイズＶＯＵＴ＿ＡＣが削減される。

【0058】

従って、ドロップアウト検出モジュール２４０は、入力電圧ＶＩＮと電圧出力ＶＯＵＴとの間の電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}未満である時間間隔の間（例えば、ＶＯＵＴ－ＶＩＮ＜Ｖ_{ＴＨＲＥＳＨ}である時間間隔の間）、フィードフォワードモジュール２２０を選択的に活性化する。例えば、ＰＳＲＲ信号Ｖ_ＰＳＲＲは、負荷電流Ｉ_ＬＯＡＤが入力電圧ＶＩＮと出力電圧ＶＯＵＴとの間の電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}未満になるレベルに増加する時間間隔の間にアサートされる。同様に、フィードフォワードモジュール２２０は、入力電圧ＶＩＮと電圧出力ＶＯＵＴとの間の電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}に等しいかそれより大きい時間間隔の間（例えば、ＶＩＮ－ＶＯＵＴ＞Ｖ_{ＴＨＲＥＳＨ}の時間間隔の間）非活性化される。このようにして、ドロップアウト電圧を低減するための代替的技法とは対照的に、リニア電圧レギュレータ２００の電力効率を低下させることなく、リニア電圧レギュレータ２００のドロップアウト電圧及び／又は電力トランジスタ２２４のサイズは縮小可能である。

【0059】

図６は、ノイズのデシベル（ｄＢ）単位の電圧利得Ａｖを、式１を用いてヘルツ（Ｈｚ）単位の周波数の関数としたプロットを含むグラフ６００を示す。グラフ６００は、リニア電圧レギュレータ２００を用いるＰＳＲＲブーストを用いた第１のプロットを含み、デルタ電圧ΔＶが２００ミリボルト（ｍＶ）に設定され、電力トランジスタ２２４に対してＶ_ＤＳを定義するＶＩＮ－ＶＯＵＴは４００ｍＶである。また、比較の目的で、グラフ６００は、代替の電圧レギュレータ回路を用いる第２のプロットを含み、第２のプロットでは、図２のドロップアウト検出モジュール２４０とフィードフォワードモジュール２２０は省かれ、その結果、リニア電圧レギュレータはＰＳＲＲブースト無しで動作する。グラフ６００は、ノイズの利得（ＶＯＵＴ＿ＡＣ／ＶＩＮ＿ＡＣ）をプロットするので、より低い利得Ａｖ（より負）は、リニア電圧レギュレータの性能の向上に対応する。
式１： Ａｖ＝２０ ｌｏｇ（ＶＯＵＴ＿ＡＣ／ＶＩＮ＿ＡＣ）

【0060】

図示されるように、リニア電圧レギュレータ２００のドロップアウト検出モジュール２４０及びフィードフォワードモジュール２２０によって提供されるＰＳＲＲブーストは、約１ｋＨｚ（１０^３Ｈｚ）から約１ＭＨｚ（１０^６Ｈｚ）の周波数におけるノイズに対して増大されたＰＳＲＲを提供している。

【0061】

図７は、ノイズのデシベル（ｄＢ）単位の電圧利得Ａｖを、式１を用いてヘルツ（Ｈｚ）単位の周波数の関数としてプロットするグラフ７００を示す。グラフ７００は、図２のリニア電圧レギュレータ２００に対するＶＩＮ－ＶＯＵＴが低下すると、ＰＳＲＲが増加することを示している。記載されたように、リニア電圧レギュレータ２００において、ＶＩＮ－ＶＯＵＴはリニア電圧レギュレータ２００の電力トランジスタ２２４に対するＶ_ＤＳも定義する。グラフ７００において、デルタ電圧ΔＶは２００ｍＶに設定され、負荷電流Ｉ_ＬＯＡＤは５アンペア（Ａ）に設定される。グラフ７００の各々は、リニア電圧レギュレータ２００を用いるＰＳＲＲブーストを備える第１のプロットと、代替の電圧レギュレータ回路を用いる第２のプロットとを含み、第２のプロットでは、図２のドロップアウト検出モジュール２４０及びフィードフォワードモジュール２２０は省かれ、その結果、リニア電圧レギュレータはＰＳＲＲブースト無しで動作する。グラフ７００は、１ＶのＶＩＮ－ＶＯＵＴを備える第１のグラフ７１０及び５００ｍＶのＶＩＮ－ＶＯＵＴを備える第２のグラフ７２０を含む。また、グラフ７００は、４００ｍＶのＶＩＮ－ＶＯＵＴを備える第３のグラフ７３０及び３００ｍＶのＶＩＮ－ＶＯＵＴを備える第４のグラフ７４０を含む。

【0062】

図６のグラフ６００及び図７のグラフ７００に図示されるように、リニア電圧レギュレータ２００の電力トランジスタ２２４のＶ_ＤＳ（及びＶＩＮ－ＶＯＵＴ）が低下すると、電力トランジスタ２２４は、飽和領域から線形領域に遷移し、ＰＳＲＲブーストは、リニア電圧レギュレータ２００のドロップアウト検出モジュール２４０及びフィードフォワードモジュール２２０によって提供されるＰＳＲＲを増加させる。また、グラフ７００の第１のグラフ７１０によって具体的に示されるように、電力トランジスタ２２４が飽和領域において動作する（例えば、電力トランジスタ２２４のＶ_ＤＳが１Ｖ以上である）時間間隔の間、ＰＳＲＲブーストはごくわずかな利益しか提供しない。従って、上述したように、ドロップアウト検出モジュール２４０は、電力効率の損失を回避するように、ＰＳＲＲ信号Ｖ_ＰＳＲＲを選択的にアサート又はデアサートする。

【0063】

図８は、ノイズのデシベル（ｄＢ）単位の電圧利得Ａｖを、式１を用いてヘルツ（Ｈｚ）単位の周波数の関数としてプロットしたグラフ８００を示す。グラフ８００は、図２のリニア電圧レギュレータ２００に対する出力電流Ｉ_ＬＯＡＤの範囲にわたってＰＳＲＲが増加することを示す。それは、入力電圧ＶＩＮマイナス出力電圧ＶＯＵＴマイナス（ＶＩＮ－ＶＯＵＴ）であり、それはまた、電力トランジスタ２２４のＶ_ＤＳを定義し、４００ｍＶにおいて一定のままである。グラフ７００において、デルタ電圧ΔＶは２００ｍＶに設定される。グラフ７００の各々は、リニア電圧レギュレータ２００を用いてＰＳＲＲブーストを備える第１のプロットと、代替の電圧レギュレータ回路を用いる第２のプロットとを含み、第２のプロットでは、図２のドロップアウト検出モジュール２４０及びフィードフォワードモジュール２２０が省かれ、その結果、リニア電圧レギュレータはＰＳＲＲブースト無しで動作する。グラフ８００は、０．２Ａの出力電流Ｉ_ＬＯＡＤを備える第１のグラフ８１０と、１Ａの出力電流Ｉ_ＬＯＡＤを備える第２のグラフ８２０とを含む。また、グラフ８００は、５Ａの出力電流Ｉ_ＬＯＡＤを備える第３のグラフ８３０を含む。グラフ８００によって示されるように、ＰＳＲＲブーストを備えるリニア電圧レギュレータ２００の性能は、比較的幅広い範囲の出力電流Ｉ_ＬＯＡＤに対して向上する。

【0064】

図９は、図１のリニア電圧レギュレータ１００を実装するために使用可能なリニア電圧レギュレータ９００の別の回路図を示す。リニア電圧レギュレータ９００は、ＬＤＯ等のリニア電圧レギュレータ回路を実装する。従って、リニア電圧レギュレータ９００は、入力電圧ＶＩＮ、基準電圧ＶＲＥＦを受け取り、出力電圧ＶＯＵＴを負荷９０２と負荷９０２に並列な出力キャパシタ９０３（Ｃｏｕｒ）とに出力する。一例として、出力キャパシタ９０３は、約１５０ピコファラッド（ｐＦ）の容量を有する。出力電圧ＶＯＵＴは、負荷９０２において負荷電流Ｉ_ＬＯＡＤを誘導する。リニア電圧レギュレータ９００は、負荷電流Ｉ_ＬＯＡＤが時間の関数として変化し、入力電圧ＶＩＮが、周波数スプリアス、電圧フリッカ等のノイズに遭遇する状況においても、出力電圧ＶＯＵＴがほぼ一定のままであるように構成される。図示された例において、入力電圧ＶＩＮは、リニア電圧レギュレータ９００の構成要素に電力を供給し、その結果、リニア電圧レギュレータ９００が単一の電圧源、即ち入力電圧ＶＩＮを有する。

【0065】

リニア電圧レギュレータ９００は、出力電圧ＶＯＵＴからの入力電圧ＶＩＮに存在する電源変動を抑制するためのリニア電圧レギュレータ９００の能力を特徴付ける電源電圧変動除去比（ＰＳＲＲ）を有する。リニア電圧レギュレータ９００は、オペアンプ９０４を含み、基準電圧ＶＲＥＦはオペアンプ９０４の反転入力に提供される。オペアンプ９０４の非反転入力が、リニア電圧レギュレータ９００の電圧出力９０８に結合され、リニア電圧レギュレータ９００の電圧出力９０８は出力電圧ＶＯＵＴを提供する。また、オペアンプ９０４の出力Ｖ_Ｘがバッファ９１２の入力に提供される。バッファ９１２及びオペアンプ９０４は電源ノードを有し、電源ノードは、入力電圧ＶＩＮに結合されるリニア電圧レギュレータ９００に結合される電圧入力９１０に結合される。また、バッファ９１２は、フィードフォワードモジュール９２０からノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}を受信する制御ノード９１６を含む。バッファ９１２は、出力電圧Ｖ_ＢＵＦＦを電力トランジスタ９２４に提供する。

【0066】

図１０は、図９のリニア電圧レギュレータ９００等のリニア電圧レギュレータのためのバッファ１０００の回路図を示す。バッファ１０００は、図９のバッファ９１２を実装するために使用可能である。従って、同じ構造及び信号を示すために同じ参照番号及び名称が図９及び図１０において用いられる。バッファ１０００は、入力電圧ＶＩＮに結合される正の電源ノード１００４を含む。バッファ１０００は、図９のオペアンプ９０４等のオペアンプから出力された電圧Ｖ_Ｘを受け取る入力ノード１００８と、バッファ１０００Ｖ_ＢＵＦＦに対する出力信号を提供する出力ノード１０１２とを含む。バッファ１０００は制御ノード１０１６も含み、制御ノード１０１６は図９のフィードフォワードモジュール９２０からノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}を受信する。また、バッファ１０００は、リニア電圧レギュレータの電気的に中立なノード（例えば、接地又は仮想接地）に結合される負の電源ノード１０２０を含む。電流源１０２２が、負の電源ノード１０２０と出力ノード１０１２との間に結合される。電流源１０２２によって、バイアス電流Ｉ_ＢＩＡＳが出力ノード１０１２から負の電源ノード１０２０に流れる。一例として、バイアス電流Ｉ_ＢＩＡＳは、約３マイクロアンペア（μＡ）である。

【0067】

バッファ１０００は、入力ノード１００８に結合されるゲートと、出力ノード１０１２に結合されるソースとを有するＮＦＥＴ１０２４を含む。ＮＦＥＴ１０２４のドレインが、バッファ１０００の制御ノード１０１６に結合される。また、バッファ１０００は、正の電源ノード１００４に結合されるソースを有するＰＦＥＴ１０２８を含む。ＰＦＥＴ１０２８のゲートが制御ノード１０１６に結合され、ＰＦＥＴ１０２８のドレインが、出力ノード１０１２に結合される。また、抵抗器１０３２ Ｒ_ＢＵＦＦが、正の電源ノード１００４と制御ノード１０１６との間に結合される。動作において、バッファ１０００は、バッファ１０００の出力電圧Ｖ_ＢＵＦＦが入力電圧Ｖ_Ｘプラスノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}にほぼ等しくなるように構成される。従って、

である。

【0068】

図９に戻って参照すると、リニア電圧レギュレータ９００において、電力トランジスタ９２４はＰＦＥＴとして実装される。また、バッファ９１２の出力電圧Ｖ_ＢＵＦＦは、電力トランジスタ９２４のゲート（制御ノード）に結合されるノード９２８に提供される。電力トランジスタ９２４のソース（入力ノード）が、入力電圧ＶＩＮに結合される電圧入力９１０に結合され、電力トランジスタ９２４のドレイン（出力ノード）が、リニア電圧レギュレータ９００の電圧出力９０８に結合される。

【0069】

バッファ９１２の出力は、ドロップアウト検出モジュール９４０にも提供される。ドロップアウト検出モジュール９４０は、ノード９２８に結合される制御ノード９４２と、フィードフォワードモジュール９２０に結合される出力ノード９４６とを含む。ドロップアウト検出モジュール９４０はまた、入力電圧ＶＩＮに結合される電圧入力９１０に結合される電力入力ノード９４８と、リニア電圧レギュレータ９００に対する出力電圧ＶＯＵＴを提供する電圧出力９０８に結合される電力出力ノード９５０とを含む。

【0070】

ドロップアウト検出モジュール９４０は、電圧源９５２、第１のＰＦＥＴ９５４、及び第２のＰＦＥＴ９５８を含む。第１のＰＦＥＴ９５４は、代替的に感知トランジスタ又は感知ＰＦＥＴと呼ばれ、第２のＰＦＥＴ９５８は、代替的にブーストトランジスタ又はブーストＰＦＥＴと呼ばれる。ドロップアウト検出モジュール９４０の第１のＰＦＥＴ９５４は、電力トランジスタ９２４の縮小バージョンである。より具体的には、電力トランジスタ９２４は、第１のＰＦＥＴ９５４のチャネルサイズよりも約３桁大きい（１０００倍）チャネルサイズを有する。第１のＰＦＥＴ９５４のゲートがドロップアウト検出モジュール９４０の制御ノード９４２に結合され、その結果、第１のＰＦＥＴ９５４のゲートは電力トランジスタ９２４のゲートにも結合される。また、第１のＰＦＥＴ９５４のソースがドロップアウト検出モジュール９４０の電力入力ノード９４８に結合され、第１のＰＦＥＴ９５４のドレインがドロップアウト検出モジュール９４０の出力ノード９４６に結合される。

【0071】

電圧源９５２は、第１のＰＦＥＴ９５４のゲートと第２のＰＦＥＴ９５８のゲートとの間のデルタ電圧ΔＶに等しい電圧降下を提供する。従って、電圧源９５２の正の端子が第１のＰＦＥＴ９５４のゲートと、ドロップアウト検出モジュール９４０の制御ノード９４２とに結合され、電圧源９５２の負の端子が、第２のＰＦＥＴ９５８のゲートに結合される。第２のＰＦＥＴ９５８のソースが、ドロップアウト検出モジュール９４０の出力ノード９４６に結合され、その結果、第２のＰＦＥＴ９５８のソースは第１のＰＦＥＴ９５４のドレインに結合される。第２のＰＦＥＴ９５８のドレインがドロップアウト検出モジュール９４０の電力出力ノード９５０に結合され、その結果、第２のＰＦＥＴ９５８のドレインは出力電圧ＶＯＵＴに結合される。

【0072】

図１１は、図９のリニア電圧レギュレータ９００等のリニア電圧レギュレータのためのドロップアウト検出モジュール１１００の回路図を示す。ドロップアウト検出モジュール１１００は、図９のドロップアウト検出モジュール９４０を実装するために使用可能である。従って、同じ構造及び信号を示すために同じ参照番号及び名称が図９及び図１１において用いられる。ドロップアウト検出モジュール１１００は、図１の入力電圧ＶＩＮ等の入力電圧ＶＩＮに結合される電力入力ノード１１０４を含む。ドロップアウト検出モジュール１１００はまた、電圧レギュレータの出力ノードに結合される電力出力ノード１１０８も含み、その結果、リニア電圧レギュレータの出力電圧ＶＯＵＴが電力出力ノード１１０８に印加される。

【0073】

ドロップアウト検出モジュール１１００は、バッファ（例えば、図９のバッファ９１２）の出力に結合される制御ノード１１１２を含み、その結果、バッファ出力電圧Ｖ_ＢＵＦＦが制御ノード１１１２に印加される。ドロップアウト検出モジュール１１００は、ＰＳＲＲ信号Ｖ_ＰＳＲＲを提供する出力ノード１１１４を含む。ドロップアウト検出モジュール１１００は、第１のＰＦＥＴ１１１６と第２のＰＦＥＴ１１２０とを含む。第１のＰＦＥＴ１１１６は、図９のドロップアウト検出モジュール９４０の第１のＰＦＥＴ９５４を実装するために使用可能であり、第２のＰＦＥＴ１１２０は、図９のドロップアウト検出モジュール９４０の第２のＰＦＥＴ９５８を実装するために使用可能である。ドロップアウト検出モジュール１１００は、バイアス電流Ｉ_ＢＩＡＳを提供する電流源１１２４を含む。また、ドロップアウト検出モジュール１１００は、第１のＰＦＥＴ１１１６のゲートと第２のＰＦＥＴ１１２０のゲートとの間に結合される抵抗器１１２８を含む。より具体的には、抵抗器１１２８の第１のノードが、第１のＰＦＥＴ１１１６のゲートに結合されるドロップアウト検出モジュール１１００の制御ノード１１１２に結合される。抵抗器１１２８の第２のノードがノード１１２９に結合される。ノード１１２９は、電流源１１２４と第２のＰＦＥＴ１１２０のゲートとに結合される。電流源１１２４は、電気的に中立なノード１１３０（例えば、接地又は仮想接地）にも結合される。一例として、バイアス電流Ｉ_ＢＩＡＳは約３μＡである。

【0074】

また、第１のＰＦＥＴ１１１６のソースが電力入力ノード１１０４に結合され、第１のＰＦＥＴ１１１６のドレインが、ドロップアウト検出モジュール１１００の出力ノード１１１４に結合される。第２のＰＦＥＴ１１２０のソースが出力ノード１１１４に結合され、第２のＰＦＥＴ１１２０のドレインが、リニア電圧レギュレータの出力電圧ＶＯＵＴを提供する電力出力ノード１１０８に結合される。電流源１１２４は、抵抗器１１２８の両端にデルタ電圧ΔＶの電圧降下を誘導する。従って、第２のＰＦＥＴ１１２０のゲートの電圧レベルは、第１のＰＦＥＴ１１１６のゲートの電圧レベルよりもデルタ電圧ΔＶだけ小さい。従って、電流源１１２４と抵抗器１１２８との組み合わせが、図９の電圧源９５２を提供する。

【0075】

図９に戻って参照すると、フィードフォワードモジュール９２０は、ドロップアウト検出モジュール９４０の出力ノード９４６に結合される制御ノード９６４とバッファ９１２の制御ノード９１６に結合される出力ノード９６８とを含む。フィードフォワードモジュール９２０はまた、入力電圧ＶＩＮに結合される電圧入力９１０に結合される正の電源ノード９７２と、リニア電圧レギュレータ９００の電気的に中立なノード（例えば、接地又は仮想接地）に結合される負の電源ノード９７４とを含む。

【0076】

フィードフォワードモジュール９２０は、第１の電流源９７６及び第２の電流源９７８、並びに第３のＰＦＥＴ９８０及び第４のＰＦＥＴ９８２を含む。第１の電流源９７６は、第３のＰＦＥＴ９８０のドレイン及びゲートから負の電源ノード９７４に流れるバイアス電流Ｉ_ＢＩＡＳを提供し、その結果、第３のＰＦＥＴ９８０のドレイン及びゲートが共に結合される。第３のＰＦＥＴ９８０のソースが、フィードフォワードモジュール９２０の正の電源ノード９７２に結合される。第２の電流源９７８は、正の電源ノード９７２から第４のＰＦＥＴ９８２のドレインに流れるバイアス電流Ｉ_ＢＩＡＳを提供する。第４のＰＦＥＴ９８２のソースが、フィードフォワードモジュール９２０の負の電源ノード９７４に結合される。一例として、Ｉ_ＢＩＡＳは約３μＡである。

【0077】

第３のＰＦＥＴ９８０及び第４のＰＦＥＴ９８２は電流ミラーとして結合され、その結果、第４のＰＦＥＴ９８２のドレインの電流が、第３のＰＦＥＴ９８０に対するドレインの電流Ｉ_ＢＩＡＳに等しい。第３のＰＦＥＴ９８０のゲートは、電源電圧変動除去比レジスタ９８４（ＲＰＳＲＲ）の第１のノードに結合される。一例として、電源電圧変動除去比レジスタ９８４は約２メガオーム（ＭΩ）の抵抗を有する。また、電源電圧変動除去比レジスタ９８４の第２のノードがノード９８６に結合される。ノード９８６は、第４のＰＦＥＴ９８２のゲート及び電源電圧変動除去比キャパシタ９８８（ＣＰＳＲＲ）の第１のノードに結合される。一例として、電源電圧変動除去比キャパシタ９８８は、約１０ピコファラッド（ｐＦ）の容量を有する。電源電圧変動除去比キャパシタ９８８の第２のノードが、フィードフォワードモジュール９２０の制御ノード９６４に結合される。

【0078】

フィードフォワードモジュール９２０はまた、第１のＮＦＥＴ９９０及び第２のＮＦＥＴ９９２を含む。第１のＮＦＥＴ９９０のゲート及びドレインが共に第４のＰＦＥＴ９８２のドレインに結合される。また、第１のＮＦＥＴ９９０のソース及び第２のＮＦＥＴ９９２のソースが負の電源ノード９７４に結合される。また、第２のＮＦＥＴ９９２のゲートが第１のＮＦＥＴ９９０のゲートに結合され、その結果、第２のＮＦＥＴ９９２は、第１のＮＦＥＴ９９０とともに電流ミラー構造において配置される。

【0079】

第２の電流源９７８は、正の電源ノード９７２と第２のＮＦＥＴ９９２のドレインとに結合される。また、第２のＮＦＥＴ９９２のドレインはフィードフォワードモジュール９２０の出力ノード９６８に結合される。従って、第２の電流源９７８は、正の電源ノード９７２から出力ノード９６８と第２のＮＦＥＴ９９２のドレインとに電流を流す。

【0080】

動作において、バッファ９１２は、オペアンプ９０４によって出力された電圧信号Ｖ_Ｘに応答して、バッファ電圧信号Ｖ_ＢＵＦＦを出力する。バッファ電圧信号Ｖ_ＢＵＦＦに応答して、電力トランジスタ９２４は、出力電圧ＶＯＵＴを、バッファ電圧信号Ｖ_ＢＵＦＦ及び入力電圧ＶＩＮの関数として変動する負荷９０２に提供する。リニア電圧レギュレータ９００は、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦに比べて高すぎる場合、バッファ電圧信号Ｖ_ＢＵＦＦが調整されて、一定の出力電圧ＶＯＵＴを維持するように電力トランジスタ１２０を制御するように構成される。

【0081】

図示されるように、電力トランジスタ９２４の、負のドレイン・ソース電圧－Ｖ_ＤＳは、リニア電圧レギュレータ９００の入力電圧ＶＩＮマイナス出力電圧ＶＯＵＴ（ＶＩＮ－ＶＯＵＴ）に等しい。従って、入力電圧ＶＩＮと出力電圧との間の差（ＶＩＮ－ＶＯＵＴ）が閾値電圧Ｖ_{ＴＨＲＥＳＨ}に等しいかそれより大きい状況において、電力トランジスタ９２４は、飽和領域において動作し、その結果、入力電圧ＶＩＮに注入されたノイズがバッファ１１２によってフィルタリングされる。従って、幾つかの例において、閾値電圧Ｖ_{ＴＨＲＥＳＨ}は、電力トランジスタ２２４のオーバードライブ電圧Ｖｏｖにほぼ等しい電圧レベルに設定される。

【0082】

入力電圧ＶＩＮに注入されたノイズは、ＶＩＮ＿ＡＣとして表される。出力電圧ＶＯＵＴにおけるノイズは、ＶＯＵＴ＿ＡＣとして表される。電力トランジスタ９２４が飽和領域において動作する場合、ＶＯＵＴ＿ＡＣは、ＶＩＮ＿ＡＣよりも少なくとも１桁小さい（１／１０）。例えば、閾値電圧Ｖ_{ＴＨＲＥＳＨ}が１Ｖに等しく、電圧ＶＯＵＴが入力電圧ＶＩＮよりも少なくとも１Ｖ小さい場合、電力トランジスタ９２４は、飽和領域において動作し、入力電圧ＶＩＮに存在するノイズＶＩＮ＿ＡＣをフィルタリングする。また、電力トランジスタ２２４が飽和領域において動作する場合、第１のＰＦＥＴ９５４及び第２のＰＦＥＴ９５８の両方とも飽和領域において動作し、これによって、ドロップアウト検出モジュール９４０の出力ノード２４６におけるＰＳＲＲ信号Ｖ_ＰＳＲＲ（ノイズ成分Ｖ_{ＰＳＲＲ＿ＡＣ}を含む）を約０ボルトのレベルに低減する。従って、第１のＰＦＥＴ９５４及び第２のＰＦＥＴ９５８が飽和領域において動作するこれらの間隔の間、ＰＳＲＲ信号Ｖ_ＰＳＲＲはデアサートされる。

【0083】

しかしながら、ＶＯＵＴ－ＶＩＮ（電力トランジスタ９２４の－Ｖ_ＤＳ）が閾値電圧Ｖ_{ＴＨＲＥＳＨ}に近づく状況において、ドロップアウト検出モジュール９４０の電力トランジスタ９２４及び第１のＰＦＥＴ９５４は、負荷電流Ｉ_ＬＯＡＤにおける増加に応答する等によって、飽和領域における動作から線形領域に遷移する。上述のように、第１のＰＦＥＴ９５４は電力トランジスタ９２４の縮小バージョンであり、第１のＰＦＥＴ９５４のゲートは、電力トランジスタ９２４のゲートに結合される。従って、電力トランジスタ９２４が飽和領域から線形領域に遷移すると、第１のＰＦＥＴ９５４も、飽和領域から線形領域に遷移する。第２のＰＦＥＴ９５８のゲートを、第１のＰＦＥＴ９５４のゲートよりもΔＶ低くするデルタ電圧ΔＶに起因して、第１のＰＦＥＴ９５４が飽和領域から線形領域に遷移するときに、第２のＰＦＥＴ９５８は飽和領域のままである。従って、ドロップアウト検出モジュール９４０の出力ノード９４６における電圧は、第１のＰＦＥＴ９５４が飽和領域から線形領域に遷移するにつれて増加する。従って、ＰＳＲＲ信号Ｖ_ＰＳＲＲは、ドロップアウト検出モジュール９４０の出力ノード９４６においてアサートされる。従って、ドロップアウト検出モジュール９４０の第２のＰＦＥＴ９５８及び第１のＰＦＥＴ９５４は、バッファ電圧信号Ｖ_ＢＵＦＦを感知するために協調して動作し、入力電圧ＶＥＳＴの電圧レベルと電圧出力ＶＯＵＴにおける電圧レベルとの電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}未満である場合、ＰＳＲＲ信号Ｖ_ＰＳＲＲ（ノイズ成分Ｖ_{ＰＳＲＲ＿ＡＣ}を含む）をアサートして、電力トランジスタ９２４を線形領域に遷移させる。この状況において、ＰＳＲＲ信号Ｖ_{ＰＳＲＲ＿ＡＣ}のノイズは、入力電圧におけるノイズＶＩＮ＿ＡＣの増幅されたバージョンである。言い換えると、ドロップアウト検出モジュール９４０は、ＶＩＮ－ＶＯＵＴ＜Ｖ_{ＴＨＲＥＳＨ}の場合に、ＰＳＲＲ信号Ｖ_ＰＳＲＲをアサートする。また、ドロップアウト検出モジュール９４０は、電圧入力電圧ＶＩＮの電圧レベルと電圧出力ＶＯＵＴにおける電圧レベルとの間の電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}に等しいかそれより大きく、電力トランジスタ９２４が飽和領域に遷移していることを示している場合、ＰＳＲＲ信号Ｖ_ＰＳＲＲをデアサートする。

【0084】

フィードフォワードモジュール９２０は、ＰＳＲＲ信号Ｖ_ＰＳＲＲを受信し、電源電圧変動除去比キャパシタ９８８は、ＰＳＲＲ信号Ｖ_ＰＳＲＲの直流電流（ＤＣ）部分をブロックし、その結果、ＰＳＲＲ信号のノイズ成分Ｖ_{ＰＳＲＲ＿ＡＣ}がノード９８６に提供され、第４のＰＦＥＴ９８２によって増幅される。ＰＳＲＲ信号のノイズ成分Ｖ_{ＰＳＲＲ＿ＡＣ}の増幅されたバージョンは、第１のＮＦＥＴ９９０及び第２のＮＦＥＴ９９２によって形成された電流ミラーに提供され、フィードフォワードモジュール９２０の出力ノード９６８に結合される。ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}（代替的にフィードフォワード信号と呼ばれる）は、ＰＳＲＲ信号の増幅され反転されたバージョンＶ_{ＰＳＲＲ＿ＡＣ}であり、それは、入力電圧のノイズＶ_{ＩＮ＿ＡＣ}の増幅されたバージョンである。逆に、ＰＳＲＲ信号Ｖ_ＰＳＲＲのデアサートに応答して、フィードフォワードモジュール９２０は、ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}をデアサートする。このように、ドロップアウト検出モジュール９４０及びフィードフォワードモジュール９２０は、協調して動作して、ＰＳＲＲブーストを選択的に提供する。

【0085】

ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}の注入に応答して、バッファ９１２及び電力トランジスタ９２４は、協調して動作して、入力電圧ＶＩＮからノイズをフィルタリングする。より具体的には、ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}の注入は、入力電圧におけるノイズＶＩＮ＿ＡＣの反転されたバージョンをバッファ９１２Ｖ_ＢＵＦＦの出力に注入する。従って、入力電圧のノイズＶＩＮ＿ＡＣの反転バージョンは電力トランジスタ９２４のゲートを駆動する信号の中に含まれ、その結果、線形領域の動作中の入力電圧ＶＩＮの増幅の間、電力トランジスタ９２４は入力電圧からノイズ成分ＶＩＮ＿ＡＣを相殺する。

【0086】

従って、ドロップアウト検出モジュール９４０は、入力電圧ＶＩＮと電圧出力ＶＯＵＴとの間の電圧差が閾値電圧Ｖ_{ＴＨＲＥＳＨ}未満である時間間隔の間（例えば、ＶＩＮ－ＶＯＵＴ＜Ｖ_{ＴＨＲＥＳＨ}である時間間隔の間）、フィードフォワードモジュール９２０を選択的に活性化する。例えば、ＰＳＲＲ信号Ｖ_ＰＳＲＲは、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの間の電圧差を閾値電圧Ｖ_{ＴＨＲＥＳＨ}未満にするレベルまで負荷電流Ｉ_ＬＯＡＤが増加する時間間隔の間にアサートされる。同様に、フィードフォワードモジュール９２０は、入力電圧ＶＩＮと電圧出力ＶＯＵＴとの間の電圧差がＶ_{ＴＨＲＥＳＨ}に等しいかそれより大きい時間間隔の間（例えば、ＶＩＮ－ＶＯＵＴ＞Ｖ_{ＴＨＲＥＳＨ}である時間間隔の間）、非活性化される。このようにして、ドロップアウト電圧を低減するための代替的技法とは対照的に、リニア電圧レギュレータ９００の電力効率を低下させることなく、リニア電圧レギュレータ９００のドロップアウト電圧及び／又は電力トランジスタ９２４のサイズが縮小可能である。

【0087】

電圧レギュレータ回路のＰＳＲＲを増加させる代替的な方法は、利用可能なヘッドルームを増加するためにレギュレータの電力効率を低減することを含む。そのような代替的な技法の代わりに、リニア電圧レギュレータ９００は、ノイズ除去信号Ｖ_{ＮＯＩＳＥ＿ＲＥＪ}を選択的にアサートして、入力電圧ＶＩＮに存在するノイズを相殺する。

【0088】

また、図１のリニア電圧レギュレータ２００とは対照的に、リニア電圧レギュレータ９００は、ＰＦＥＴを電力トランジスタ９２４として用いる。ＮＦＥＴの代わりにＰＦＥＴを電力トランジスタ９２４として用いることは、リニア電圧レギュレータ９００の構成要素に電力を供給するための単一の電源、即ち入力電圧ＶＩＮを可能にし、その代償として、類似の動作特性を備えるＮＦＥＴに対して必要であるサイズよりも大きいサイズがＰＦＥＴに対して必要である。

【0089】

図１２は、ノイズのデシベル（ｄＢ）単位の電圧利得Ａｖを、式１を用いてヘルツ（Ｈｚ）での周波数の関数としたプロットを含むグラフ１２００を示す。グラフ１２００は、リニア電圧レギュレータ２００を用いるＰＳＲＲブーストを備える第１のプロットを含み、デルタ電圧ΔＶは１２０ミリボルト（ｍＶ）に設定され、電力トランジスタ９２４に対して－Ｖ_ＤＳを定義するＶＩＮ－ＶＯＵＴは４００ｍＶである。また、負荷電流Ｉ_ＬＯＡＤは約１ミリアンペア（ｍＡ）であると仮定する。また、比較の目的で、グラフ１２００は、代替的な電圧レギュレータ回路を用いる第２のプロットを含み、図９のドロップアウト検出モジュール９４０及びフィードフォワードモジュール９２０は省かれ、その結果、リニア電圧レギュレータはＰＳＲＲブースト無しで動作する。グラフ１２００は、ノイズの利得（ＶＯＵＴ＿ＡＣ／ＶＩＮ＿ＡＣ）をプロットするので、より低い（より負の）利得Ａｖはリニア電圧レギュレータの性能向上に対応する。

【0090】

図示されるように、リニア電圧レギュレータ９００のドロップアウト検出モジュール９４０及びフィードフォワードモジュール９２０によって提供されるＰＳＲＲブーストは、約１．５ｋＨｚ～約１．２ＭＨｚの周波数におけるノイズに対して増加したＰＳＲＲを提供する。従って、上述のように、ドロップアウト検出モジュール９４０は、ＰＳＲＲ信号Ｖ_ＰＳＲＲを選択的にアサート及びデアサートして電力効率の損失を回避する。

【0091】

図１３は、リニア電圧レギュレータ１３０４のための例示の応用例を提供するシステム１３００のブロック図を示す。リニア電圧レギュレータ１３０４は、ＬＤＯ電圧レギュレータ回路であり、図１のリニア電圧レギュレータ１００、図２のリニア電圧レギュレータ２００、及び／又は図９のリニア電圧レギュレータ９００とともに実装される。リニア電圧レギュレータ１３０４は、入力電圧ＶＩＮを受け取り、上述の様式で、出力電圧ＶＯＵＴを提供する。また、リニア電圧レギュレータ１３０４は、基準電圧ＶＲＥＦを受け取る。リニア電圧レギュレータ１３０４は、出力電圧ＶＯＵＴ上に存在する電源生成位相ノイズ及びクロックジッタを制限する。従って、リニア電圧レギュレータ１３０４は、高性能シリアライザ及びデシリアライザ（ＳｅｒＤｅｓ）、アナログデジタル変換器（ＡＤＣ）、デジタルアナログ変換器（ＤＡＣ）、及び無線周波数（ＲＦ）構成要素を給電するために対して使用可能である。

【0092】

そのようなＲＦ構成要素の一例として、システム１３００は、同相直交（ＩＱ）変調器１３０８及びＩＱ復調器１３１２を含む。ＩＱ変調器１３０８及びＩＱ復調器１３１２は、正の電源ノードＶＣＣにおけるリニア電圧レギュレータ１３０４によって提供される出力電圧ＶＯＵＴから電源を供給される。しかしながら、システム１３００は、そのような応用例の一例に過ぎない。出力電圧ＶＯＵＴ上に存在する電源生成位相ノイズ及びクロックジッタを制限するリニア電圧レギュレータ１３０４の使用から恩恵を受ける他の多くの応用例がある。

【0093】

特許請求の範囲内で、説明した実施例における改変が可能であり、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【国際調査報告】