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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-11-17
(54)【発明の名称】半導体構造およびその製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20231110BHJP
【ＦＩ】
H10B12/00 671A
H10B12/00 801
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023527715
(86)(22)【出願日】2021-11-02
(85)【翻訳文提出日】2023-05-09
(86)【国際出願番号】 CN2021128087
(87)【国際公開番号】W WO2023273079
(87)【国際公開日】2023-01-05
(31)【優先権主張番号】202110746053.8
(32)【優先日】2021-07-01
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】100205659
【弁理士】
【氏名又は名称】齋藤 拓也
(74)【代理人】
【識別番号】100185269
【弁理士】
【氏名又は名称】小菅 一弘
(72)【発明者】
【氏名】ハン チンフア
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD06
5F083AD11
5F083AD69
5F083GA09
5F083GA28
5F083HA06
5F083JA03
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F083PR03
5F083PR05
5F083PR06
5F083PR12
5F083PR36
(57)【要約】
本開示は、半導体構造およびその製造方法を開示し、製造方法は、ベースを提供する工程と、ベース上にビットラインを形成し、ベースから離れるビットラインの表面に、順に配列された第１ドーピング領域、チャネル領域および第２ドーピング領域を含む半導体チャネルを形成する工程と、半導体チャネルの側壁を取り囲む第１誘電体層を形成する工程であって、同一のビットライン上の隣接する半導体チャネルの側壁に位置する第１誘電体層の間に第１ギャップを有する、工程と、第１誘電体層の材料とは異なる材料で第１ギャップを充填する第２誘電体層を形成する工程と、チャネル領域の側壁が露出されるまで第１誘電体層の一部を除去する工程と、少なくともチャネル領域の側壁面を覆う絶縁層を形成する工程であって、絶縁層と第２誘電体層との間に第２ギャップを有する、工程と、第２ギャップを充填するワードラインを形成する工程と、を含む。
【選択図】図２３
【選択図】図２３
【特許請求の範囲】
【請求項1】
半導体構造の製造方法であって、ベースを提供する工程と、
前記ベース上にビットラインを形成し、前記ベースから離れる前記ビットラインの表面に半導体チャネルを形成する工程であって、前記ベースが前記ビットラインを指向する方向において、前記半導体チャネルは、順に配列された第１ドーピング領域、チャネル領域および第２ドーピング領域を含む、工程と、
前記半導体チャネルの側壁を取り囲む第１誘電体層を形成する工程であって、同一の前記ビットライン上の隣接する前記半導体チャネルの側壁に位置する前記第１誘電体層の間に第１ギャップを有する、工程と、
前記第１ギャップを充填する第２誘電体層を形成する工程であって、前記第２誘電体層の材料と前記第１誘電体層の材料とが異なる、工程と、
前記チャネル領域の側壁が露出されるまで前記第１誘電体層の一部を除去する工程と、
少なくとも前記チャネル領域の側壁面を覆う絶縁層を形成する工程であって、前記絶縁層と前記第２誘電体層との間に第２ギャップを有する、工程と、
前記第２ギャップを充填するワードラインを形成する工程と、を含む、半導体構造の製造方法。
【請求項2】
前記チャネル領域の側壁が露出されるまで前記第１誘電体層の一部を除去する工程は、前記第２ドーピング領域の側壁が露出されるまで、前記第１誘電体層の一部をエッチングする工程と、
第３誘電体層を形成する工程であって、前記第３誘電体層は、前記第２ドーピング領域の側壁を取り囲み、且つ前記第２誘電体層の側壁に位置し、前記第２ドーピング領域の側壁に位置する前記第３誘電体層と、前記第２誘電体層の側壁に位置する前記第３誘電体層とが共通に取り囲んで、底部が前記第１誘電体層を露出するスルーホールを形成し、前記第３誘電体層の材料と前記第１誘電体層の材料とが異なる、工程と、
前記スルーホールが露出した前記チャネル領域の側壁に位置する前記第１誘電体層を除去する工程であって、余剰の前記第１誘電体層は、前記第１ドーピング領域の側壁を取り囲む、工程と、を含む、
請求項１に記載の半導体構造の製造方法。
【請求項3】
前記絶縁層を形成する工程は、露出された前記チャネル領域の側壁を熱酸化処理して、前記絶縁層を形成する工程を含み、前記絶縁層は、余剰の前記チャネル領域の側壁面を覆う、
請求項２に記載の半導体構造の製造方法。
【請求項4】
前記ワードラインを形成する工程は、前記第２ギャップおよび前記スルーホールを充填する初期ワードラインを形成する工程であって、前記初期ワードラインはさらに、隣接する前記ビットライン上の前記チャネル領域の側壁の前記絶縁層の間に位置する、工程と、
前記スルーホール内に位置する前記初期ワードラインを除去する工程であって、余剰の前記初期ワードラインは前記ワードラインとして使用される、工程と、を含む、
請求項２に記載の半導体構造の製造方法。
【請求項5】
前記ワードラインを形成した後、前記半導体構造の製造方法は、前記スルーホールを充填する第４誘電体層を形成する工程をさらに含む、請求項４に記載の半導体構造の製造方法。
【請求項6】
前記チャネル領域の側壁が露出されるまで前記第１誘電体層の一部を除去する工程は、前記第２ドーピング領域の側壁に位置する前記第１誘電体層を除去する工程をさらに含み、前記絶縁層を形成する工程において、前記絶縁層はさらに、前記第２ドーピング領域の側壁を覆う、請求項１に記載の半導体構造の製造方法。
【請求項7】
前記ワードラインを形成する工程は、前記第２ギャップを充填する初期ワードラインを形成する工程であって、前記初期ワードラインはさらに、隣接する前記ビットライン上の前記半導体チャネルの側壁の一部における前記絶縁層の間に位置する、工程と、
前記初期ワードラインの一部を除去する工程であって、余剰の前記初期ワードラインは、前記チャネル領域の側壁に位置する前記絶縁層のみを取り囲む前記ワードラインとして使用される、工程と、を含む、
請求項６に記載の半導体構造の製造方法。
【請求項8】
前記ビットラインおよび前記半導体チャネルを形成する工程は、前記ベース上に第１マスク層を形成する工程と、
前記第１マスク層をマスクとして前記ベースをエッチングし、複数の第１トレンチを形成する工程と、
前記第１マスク層を除去して、前記第１トレンチに第５誘電体層を形成する工程と、
前記第５誘電体層と余剰の前記ベースとが共通に構成した上面に第２マスク層を形成する工程と、
前記第２マスク層をマスクとして前記ベースと前記第５誘電体層とをエッチングし、複数の第２トレンチ、前記ビットラインおよび前記半導体チャネルを形成する工程であって、前記ベース表面に垂直な方向において、前記第２トレンチの深さは、前記第１トレンチの深さより小さい、工程と、
前記第２マスク層を除去する工程と、を含む、
請求項１に記載の半導体構造の製造方法。
【請求項9】
前記第１マスク層は、互いに分離された複数の第１開口を有し、前記第２マスク層は、互いに分離された複数の第２開口を有し、前記第１開口の延在方向は、前記第２開口の延在方向に対して垂直である、請求項８に記載の半導体構造の製造方法。
【請求項10】
前記半導体チャネルの側壁に垂直な方向において、前記第１開口の開口幅と前記第２開口の開口幅との比が２～１であり、隣接する前記第１開口間の間隔は、隣接する前記第２開口間の間隔と等しい、請求項９に記載の半導体構造の製造方法。
【請求項11】
前記第１誘電体層を形成する工程は、前記第２トレンチの側壁に位置する第６誘電体層を形成する工程であって、余剰の前記第５誘電体層と前記第６誘電体層とは共通に前記第１誘電体層を形成し、前記第２トレンチの側壁に位置する前記第６誘電体層の間に前記第１ギャップを有する、工程を含む、
請求項８に記載の半導体構造の製造方法。
【請求項12】
前記半導体構造の製造方法は、エピタキシャル成長工程を用いて、前記第２ドーピング領域の上面にコンデンサ接触層を形成する工程をさらに含み、前記ビットライン上の前記コンデンサ接触層の正投影は、前記ビットライン上の前記第２ドーピング領域の正投影を覆う、
請求項１に記載の半導体構造の製造方法。
【請求項13】
半導体構造であって、ベースと、
前記ベース上に位置するビットラインと、
前記ビットライン表面に位置し、前記ベースが前記ビットラインを指向する方向において、順に配列された第１ドーピング領域、チャネル領域および第２ドーピング領域を含み、前記第１ドーピング領域は、前記ビットラインに接する、半導体チャネルと、
前記第１ドーピング領域を取り囲んで設けられた第１誘電体層であって、同一の前記ビットライン上の隣接する前記第１ドーピング領域の側壁の前記第１誘電体層の間に第１ギャップを有する、第１誘電体層と、
少なくとも前記チャネル領域の側壁面を覆う絶縁層と、
前記チャネル領域の側壁に位置する前記絶縁層を取り囲むワードラインであって、隣接する前記ワードラインの間に第２ギャップを有する、ワードラインと、
少なくとも前記第１ギャップと前記第２ギャップとに位置する隔離層であって、前記ベースから離れる前記隔離層の上面は、前記第２ドーピング領域から離れる前記隔離層の上面より低くない、隔離層と、を含む、半導体構造。
【請求項14】
前記ベース、前記ビットラインおよび前記半導体チャネルは、同一の半導体素子を有する、請求項１３に記載の半導体構造。
【請求項15】
前記第１ドーピング領域、前記チャネル領域および前記第２ドーピング領域には、同じタイプのドーピングイオンがドーピングされ、前記第１ドーピング領域における前記ドーピングイオンのドーピング濃度は、前記チャネル領域における前記ドーピングイオンのドーピング濃度および前記第２ドーピング領域における前記ドーピングイオンのドーピング濃度と一致し、前記ドーピングイオンは、Ｎ型イオンまたはＰ型イオンのいずれかである、請求項１３に記載の半導体構造。
【請求項16】
前記半導体構造はさらに、前記第２ドーピング領域の上面に位置するコンデンサ接触層を含み、前記ビットライン上の前記コンデンサ接触層の正投影が、前記ビットライン上の前記第２ドーピング領域の正投影を覆い、前記コンデンサ接触層は前記ドーピングイオンを有し、前記コンデンサ接触層内の前記ドーピングイオンのドーピング濃度は、前記第２ドーピング領域における前記ドーピングイオンのドーピング濃度より大きい、請求項１５に記載の半導体構造。
【請求項17】
前記ビットライン上の前記チャネル領域の正投影は、前記ビットライン上の前記第２ドーピング領域の正投影より小さく、且つ、前記ビットライン上の前記第１ドーピング領域の正投影より小さい、請求項１３に記載の半導体構造。
【請求項18】
前記隔離層は、前記第１ギャップと前記第２ギャップ内に位置し、且つ前記ベースから離れる上面が、前記ベースから離れる前記第２ドーピング領域の上面より低くない第２誘電体層と、
前記第２ドーピング領域の側壁を覆う第３誘電体層と、を含む、
請求項１３に記載の半導体構造。
【請求項19】
前記ビットライン上の前記絶縁層の外周の正投影は、前記ビットライン上の前記第３誘電体層の外周の正投影より小さい、請求項１８に記載の半導体構造。
【請求項20】
前記第１誘電体層は、隣接する前記ビットラインの間隔に位置し、且つ隣接する前記ビットライン上の隣接する前記第１ドーピング領域の間隔に位置する第５誘電体層と、
同一の前記ビットライン上の隣接する前記第１ドーピング領域の側壁に位置し、且つ前記第５誘電体層の側壁に位置する第６誘電体層と、を含む、
請求項１３に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願への相互参照）
【0002】
本願は、２０２１年０７月０１日に中国特許局に提出された、出願番号が２０２１１０７４６０５３．８であり、発明の名称が「半導体構造およびその製造方法」である特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。
【0003】
本開示は、半導体構造およびその製造方法に関するものであるが、これに限定されない。
【背景技術】
【0004】
半導体デバイスの集積密度がますます高くなるにつれて、半導体構造内のトランジスタの配置方式や、半導体構造内の個々の機能デバイスのサイズの縮小方式について研究が開始された。
【0005】
関連技術において、サドル型フィントランジスタに基づくダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ）メモリセルの占有面積が６Ｆ２（Ｆ：所定の工程条件下で得られる最小パターンサイズである）であり、ＤＲＡＭの占有面積をさらに小さくするために、ＤＲＡＭを等比でスケーリングすると、近接ゲート効果などの問題が発生し、ＤＲＡＭの電気的性能に悪影響を及ぼすことになる。垂直なゲートオールアラウンド（ＧＡＡ：Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）トランジスタ構造を選択トランジスタ（ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）として利用する場合、その占有面積が４Ｆ２となり、原則として、より高い密度効率を実現できるが、サイズの一部では、製造工程に用いる機器および製造プロセスの制約のため、ワードラインエッチングが困難であることなどの問題が存在する。
【発明の概要】
【発明が解決しようとする課題】
【0006】
以下、本開示で詳細に説明する主題の概要である。本概要は、特許請求の範囲の保護範囲を制限するものではない。
【0007】
本開示の実施例は、ワードラインの形成工程を簡略化し、且つサイズ精度が高く、サイズの小さいワードラインおよび半導体チャネルを形成するのに有利な半導体構造およびその製造方法を提供する。
【課題を解決するための手段】
【0008】
本開示の実施例の第１態様では、半導体構造の製造方法を提供し、当該方法は、ベースを提供する工程と、前記ベース上にビットラインを形成し、前記ベースから離れる前記ビットラインの表面に半導体チャネルを形成する工程であって、前記ベースが前記ビットラインを指向する方向において、前記半導体チャネルは、順に配列された第１ドーピング領域、チャネル領域および第２ドーピング領域を含む、工程と、前記半導体チャネルの側壁を取り囲む第１誘電体層を形成する工程であって、同一の前記ビットライン上の隣接する前記半導体チャネルの側壁に位置する前記第１誘電体層の間に第１ギャップを有する、工程と、前記第１ギャップを充填する第２誘電体層を形成する工程であって、前記第２誘電体層の材料と前記第１誘電体層の材料とが異なる、工程と、前記チャネル領域の側壁が露出されるまで前記第１誘電体層の一部を除去する工程と、少なくとも前記チャネル領域の側壁面を覆う絶縁層を形成する工程であって、前記絶縁層と前記第２誘電体層との間に第２ギャップを有する、工程と、前記第２ギャップを充填するワードラインを形成する工程と、を含む。
【0009】
本開示の実施例の第２態様では、半導体構造を提供し、当該半導体構造は、ベースと、前記ベース上に位置するビットラインと、前記ビットライン表面に位置し、前記ベースが前記ビットラインを指向する方向において、順に配列された第１ドーピング領域、チャネル領域および第２ドーピング領域を含み、前記第１ドーピング領域は、前記ビットラインに接する、半導体チャネルと、前記第１ドーピング領域を取り囲んで設けられた第１誘電体層であって、同一の前記ビットライン上の隣接する前記第１ドーピング領域の側壁の前記第１誘電体層の間に第１ギャップを有する、第１誘電体層と、少なくとも前記チャネル領域の側壁面を覆う絶縁層と、前記チャネル領域の側壁に位置する前記絶縁層を取り囲むワードラインであって、隣接する前記ワードラインの間に第２ギャップを有する、ワードラインと、少なくとも前記第１ギャップと前記第２ギャップとに位置する隔離層であって、前記ベースから離れる前記隔離層の上面は、前記第２ドーピング領域から離れる前記隔離層の上面より低くない、隔離層と、を含む。
【0010】
図面と詳細な説明を読んで理解した後、他の態様を理解することができる。
【0011】
明細書に組み込まれて明細書の一部を構成する図面は、本開示の実施例を示し、説明とともに本開示の実施例の原理を解釈するために使用される。これらの図面には、類似した符号は、類似した構成要素を示す。以下の説明における図面は、本開示のすべての実施例ではなく、いくつかの実施例である。当業者にとっては、創造的な労働なしに、これらの図面に基づいて他の図面を得ることができる。
【図面の簡単な説明】
【0012】
【図1】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図2】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図3】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図4】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図5】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図6】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図7】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図8】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図9】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図10】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図11】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図12】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図13】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図14】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図15】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図16】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図17】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図18】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図19】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図20】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図21】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図22】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図23】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図24】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図25】本開示の一実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図26】本開示の別の実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図27】本開示の別の実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図28】本開示の別の実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図29】本開示の別の実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図30】本開示の別の実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【図31】本開示の別の実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。
【発明を実施するための形態】
【0013】
以下、本開示の実施例の技術的解決策を本開示の実施例の図面に組み合わせて明確かつ完全に説明するが、説明される実施例は、本開示のすべての実施例ではなく、実施例の一部であることは明らかである。本開示の実施例に基づいて、当業者が創造的な労働なしに獲得したすべての他の実施例は、いずれも本開示の保護範囲に属する。なお、本開示の実施例および実施例の特徴は、衝突することなく互いに任意に組み合わせることができる。
【0014】
分析の結果、ＧＡＡトランジスタ内の半導体チャネルのチャネル領域の側壁を取り囲むワードラインを形成する際、通常には、堆積とエッチングの２つの工程により、互いに分離された複数のワードラインを形成する必要のあることが分かった。しかしながら、集積度が高く、隣接する半導体チャネル間の間隔も小さく、エッチング工程によりワードラインを形成する工程では、エッチングの精度の制御が困難であるため、ワードラインを形成するサイズ精度の制御も困難である。さらに、ＧＡＡトランジスタのサイズが小さい場合、垂直構造のＧＡＡ接合型トランジスタを形成しようとすると、半導体チャネルの各領域へのドーピング濃度の制御が困難となり、最終的に形成されるＰＮ接合の歩留りに影響を与える。
【0015】
本開示の実施例は、半導体構造およびその製造方法を提供し、製造方法において、第１誘電体層の一部が、後続に形成する必要のある絶縁層とワードラインの位置を占め、後続に第２誘電体層を形成した後、チャネル領域の側壁に位置する第１誘電体層を除去する際に、余剰の第１誘電体層が第１ドーピング領域の側壁に位置することにより、チャネル領域の側壁に絶縁層を形成するときに、余剰の第１誘電体層が第１ドーピング領域を影響から保護することができ、絶縁層と第２誘電体層との間に第２ギャップを形成すると、自己整列の方式で、第２ギャップに正確な寸法を有するワードラインを形成することができ、エッチング工程を経ずに、高寸法精度のワードラインを形成することができるため、ワードラインの形成工程の簡略化に有利であり、第２ギャップのサイズを調整することにより、小さいサイズを有するワードラインを得ることができる。さらに、第１ドーピング領域、チャネル領域および第２ドーピング領域におけるドーピングイオンのドーピング濃度は同一でもよいため、半導体チャネル１０５によって構成されたデバイスを無接合トランジスタ（Ｊｕｎｃｔｉｏｎｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）とする。
【0016】
本開示の実施例は、半導体構造の製造方法を提供し、以下、図面に組み合わせて本開示の実施例による半導体構造の製造方法について詳細に説明する。図１～図２５は、本開示の実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。なお、説明の便宜上、半導体構造の製造方法の工程を明確に示すために、本実施例の図１～図２５は、いずれも半導体構造の例示的な局所構造図である。
【0017】
図１を参照すれば、ベース１００を提供し、本実施例において、ベース１００は、基板１１０、および基板１１０上に順に積層されたバッファ層１２０と保護層１３０を含む。
【0018】
本実施例において、ベース１００を提供することは、次の工程を含む。
【0019】
基板１１０を提供し、基板１１０の材料の種類は、元素半導体材料または結晶性無機化合物半導体材料であり得る。元素半導体材料は、ケイ素またはゲルマニウムであってもよく、結晶性無機化合物半導体材料は、炭化ケイ素、ゲルマニウム化ケイ素、ヒ化ガリウムまたはインジウムガリウムヒ素などであってもよい。
【0020】
基板１１０は、第１タイプのイオンがドーピングされた半導体ウェル層１１と、半導体ウェル層１１上に設けられた初期半導体層１０とを含む。
【0021】
初期半導体層１０に対してドーピング処理およびアニーリング処理を行うことにより、初期半導体層１０内に第２タイプのイオンがドーピングされるようにし、後続に初期半導体層１０の基でビットラインおよび半導体チャネルを形成するために使用される。第２タイプのイオンは、第１タイプのイオンと異なり、第１タイプのイオンと第２タイプのイオンは、いずれもＮ型イオンまたはＰ型イオンのいずれかである。Ｎ型イオンは、ヒ素イオン、リンイオンまたはアンチモンイオンのうちの少なくとも１つであり、Ｐ型イオンは、ホウ素イオン、インジウムイオンまたはガリウムイオンのうちの少なくとも１つである。
【0022】
ドーピング処理は、高温拡散またはイオン注入の方法を採用することができ、イオン注入の方式を用いて初期半導体層１０に対してドーピング処理を行った後、アニーリング処理のアニーリング温度は、８００℃～１０００℃である。
【0023】
本実施例において、初期半導体層１０内の第２タイプのイオンドーピング濃度は、１×１０１９ａｔｏｍ／ｃｍ３～１×１０２０ａｔｏｍ／ｃｍ３であり、初期半導体層１０が半導体ウェル層１１を指向する方向において、初期半導体層１０内の第２タイプのイオンのドーピング深さが１５０ｎｍ～２５０ｎｍである。第１タイプのイオンは、Ｐ型イオンであり、第２タイプのイオンは、Ｎ型イオンである。他の実施例において、第１タイプのイオンがＮ型イオンであり得、第２タイプのイオンがＰ型イオンであり得る。
【0024】
半導体ウェル層１１から離れる初期半導体層１０の一側では、バッファ層１２０と保護層１３０とが順に積層されて形成される。いくつかの例では、堆積工程を用いてバッファ層１２０と保護層１３０を形成してもよく、バッファ層１２０の材料が酸化ケイ素であり、保護層１３０の材料が窒化ケイ素である。
【0025】
保護層１３０を形成するために化学気相堆積工程を用いて窒化ケイ素を堆積することができ、窒化ケイ素膜層の酸化速度が非常に遅いため、窒化ケイ素膜層の下に位置する基板１１０を保護し、基板１１０が酸化されることを防止するのに有利である。
【0026】
いくつかの例では、基板１１０は、シリコン基板であり、窒化ケイ素の格子定数および熱膨張係数と、シリコン基板の格子定数および熱膨張係数との不整合率がとても大きいため、シリコン基板上に窒化ケイ素を直接形成する場合、窒化ケイ素とケイ素の界面で欠陥密度が大きくなり、キャリアトラップおよび複合中心となりやすく、ケイ素のキャリア移動度に影響を与え、それにより、半導体構造の性能および動作寿命に影響を与える。窒化ケイ素フィルムの応力が大きく、シリコン基板上に直接堆積すると、亀裂現象が生じやすい。シリコン基板上に窒化ケイ素を堆積する前に、バッファ層１２０として、先に酸化ケイ素を堆積することにより、導体構造の性能および動作寿命の向上に有利である。
【0027】
図１～図４を参照すれば、ベース１００上にビットライン１０４を形成し、ベース１００から離れるビットライン１０４の表面に半導体チャネル１０５を形成し、ベース１００がビットライン１０４を指向する方向Ｚにおいて、半導体チャネル１０５は、順に配列された第１ドーピング領域Ｉ、チャネル領域ＩＩおよび第２ドーピング領域ＩＩＩを含む。
【0028】
本実施例において、ビットライン１０４および半導体チャネル１０５を形成する工程は、次の工程を含む。
【0029】
図１を参照すれば、ベース１００上に互いに分離された複数の第１開口ｂを有する第１マスク層１０２を形成し、第１開口ｂの延在方向Ｘに沿って、第１開口ｂの長さは、後続に形成されるビットラインの長さと一致する。
【0030】
図２を参照すれば、第１マスク層１０２をマスクとしてベース１００をエッチングし、複数の第１トレンチａを形成し、第１マスク層１０２を除去する。
【0031】
本実施例において、ベース１００表面に垂直な方向Ｚにおいて、第１トレンチａの深さは、２５０ｎｍ～３００ｎｍである。第１トレンチａの深さが初期半導体層１０内の第２タイプのイオンのドーピング深さより大きいため、第２タイプのイオンがドーピングされた初期半導体層１０の完全なエッチングを確保するのに有利であり、後続に第２タイプのイオンドーピング濃度の高い半導体チャネルおよびビットラインを形成するのに容易である。
【0032】
図３を参照すれば、第１トレンチａに第５誘電体層１５３を形成する。
【0033】
本実施例において、次の工程を採用して第５誘電体層１５３を形成することができる。堆積工程を行って、保護層１３０の上面を覆うとともに充填される第５誘電体膜を形成し、保護層１３０の上面が露出されるまで第５誘電体膜に対して化学機械的に平坦化処理を行い、余剰の第５誘電体膜を第５誘電体層１５３として使用する。第５誘電体膜の材料は、酸化ケイ素を含む。
【0034】
第５誘電体層１５３と余剰のベース１００とが共通に構成する上面に互いに分離された複数の第２開口ｃを有する第２マスク層１１２を形成し、第２開口ｃの延在方向Ｙに沿って、第２開口ｃの長さは、後続に形成されるワードラインの長さと一致する。
【0035】
本実施例において、図１および図３を組み合わせて参照すれば、第１開口ｂの延在方向Ｘが第２開口ｃの延在方向Ｙに対して垂直であるため、後続に形成される半導体チャネルが４Ｆ２の配置となり、半導体構造の集積密度のさらなる向上に有利である。他の実施例において、第１開口の延在方向は、第２開口の延在方向と交差しており、両方の間の挟角は９０°であり得る。
【0036】
チャネル領域ＩＩの側壁を取り囲む第１誘電体層を露出させるスルーホールが後続に形成できるのを確保するように、方向Ｙにおける第１開口ｂの開口幅と方向Ｘにおける第２開口ｃの開口幅との比が２～１であり、それにより、ワードラインの製造のための第２ギャップを形成するのに有利である。いくつかの例では、方向Ｙにおける第１開口ｂの開口幅が方向Ｘにおける第２開口ｃの開口幅に等しく、隣接する第１開口ｂ間の間隔が、隣接する第２開口ｃ間の間隔と等しく、これは、一方で、後続に形成される複数の半導体チャネルを整列させて、半導体構造の集積密度をさらに向上させ、もう一方で、同一のマスク版で第１マスク層１０２および第２マスク層１１２を形成することができるため、半導体構造の製造コストの低減に有利である。
【0037】
本実施例において、第１マスク層１０２および第２マスク層１１２の形成方法は、いずれも自己整列４重パターニング（ＳＡＱＰ：Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）または自己整列２重パターニング（ＳＡＤＰ：Ｓｅｌｆ－ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）を含む。
【0038】
図４を参照すれば、第２マスク層１１２をマスクとしてベース１００（図１を参照）および第５誘電体層１５３をエッチングし、複数の第２トレンチｄ、ビットライン１０４および半導体チャネル１０５を形成し、ベース１００の表面に垂直な方向Ｚにおいて、第２トレンチｄの深さが、第１トレンチａの深さより小さいため、ビットライン１０４を形成するとともに、半導体ウェル層１１から離れるビットライン１０４の一側に、互いに分離された複数の半導体チャネル１０５を形成するのに有利であり、ビットライン１０４は、半導体チャネル１０５の第１ドーピング領域Ｉに接し、第２マスク層１１２を除去する。
【0039】
いくつかの例では、第２トレンチｄの深さが１００ｎｍ～１５０ｎｍであり、初期半導体層１０（図１を参照）内の第２タイプのイオンのドーピング深さが１５０ｎｍ～２５０ｎｍであるため、第２タイプのイオンがドーピングされた初期半導体層１０の大部分または全部を２回のエッチングにより半導体チャネル１０５に変換するのに有利である。
【0040】
基板１１０の材料は、シリコンであり、第５誘電体層１５３の材料は、酸化ケイ素であり、第２マスク層１１２をマスクとしてベース１００および第５誘電体層１５３をエッチングする工程において、エッチング工程における酸化ケイ素へのエッチング速度がシリコンへのエッチング速度より大きいため、ビットライン１０４の側壁の一部が露出される可能性がある。
【0041】
本実施例において、半導体ウェル層１１上に間隔をあけて配列された複数のビットライン１０４を形成することができ、各ビットライン１０４は、少なくとも１つの第１ドーピング領域Ｉに接することができる。図４では、４個のビットライン１０４を互いに間隔をおいて配置すること、および各ビットライン１０４が４個の第１ドーピング領域Ｉに接していることを例として、実際の電気的要求に応じて、ビットライン１０４の数および各ビットライン１０４に接する第１ドーピング領域Ｉの数を合理的に設定することができる。
【0042】
隣接するビットライン１０４と、隣接する半導体チャネル１０５との間の電気的絶縁を実現するために、第２マスク層１１２をマスクとしてベース１００および第５誘電体層１５３をエッチングした後、余剰の第５誘電体層１５３はさらに、隣接するビットライン１０４の間隔に配置され、および隣接する半導体チャネル１０５の間隔に配置される。
【0043】
本実施例において、初期半導体層１０（図１を参照）にＮ型イオンがドーピングされているため、本工程で形成されたビットライン１０４および半導体チャネル１０５にＮ型イオンをドーピングすることができる。
【0044】
ビットライン１０４にＮ型イオンがドーピングされ、半導体ウェル層１１にＰ型イオンがドーピングされ、ビットライン１０４と半導体ウェル層１１は、ビットライン１０４のリークの防止に有利であり、半導体構造の電気的性能をさらに向上させる、ＰＮ接合を構成する。他の実施例において、ベースは、半導体ウェル層を含まなくてもよく、即ち、ベースが初期半導体層であり、且つビットラインが初期半導体層の表面に位置する。
【0045】
半導体チャネル１０５によって構成されたデバイスは、無接合トランジスタで、即ち、第１ドーピング領域Ｉ、チャネル領域ＩＩおよび第２ドーピング領域ＩＩＩ内のドーピングイオンのタイプが同一である。例えば、ドーピングイオンは、いずれもＮ型イオンであり、さらに、第１ドーピング領域Ｉ、チャネル領域ＩＩおよび第２ドーピング領域ＩＩＩ内のドーピングイオンが同様であってもよい。ここでの「無接合」とは、ＰＮ接合がないこと、即ち、半導体チャネル１０５によって構成されたトランジスタにＰＮ接合がないこと、即ち、第１ドーピング領域Ｉ、チャネル領域ＩＩおよび第２ドーピング領域ＩＩＩ内のドーピングイオンのドーピング濃度が同一であることを意味する。このようにすると、次のような利点がある。一方で、第１ドーピング領域Ｉおよび第２ドーピング領域ＩＩＩに対して追加のドーピングを行う必要がなく、それにより、第１ドーピング領域Ｉおよび第２ドーピング領域ＩＩＩへのドーピング工程の制御が困難である問題を回避し、特に、トランジスタサイズのさらなる縮小につれて、第１ドーピング領域Ｉおよび第２ドーピング領域ＩＩＩへの追加のドーピングを行うと、ドーピング濃度の制御がさらに困難になり、もう一方で、デバイスが無接合トランジスタであるため、超急峻ソースドレイン濃度勾配ドーピング工程を採用して、ナノスケール範囲内で超急峻ＰＮ接合を製造する現象を回避するのに有利であり、ドーピング急変によるしきい値電圧ドリフトやリーク電流の増加などの問題を回避でき、短チャネル効果の抑制にも有利であり、数ナノスケール範囲内でも依然として動作することができるため、半導体構造の集積密度と電気的性能のさらなる向上に寄与する。ここでの追加のドーピングとは、第１ドーピング領域Ｉおよび第２ドーピング領域ＩＩＩのドーピングイオンタイプと、チャネル領域ＩＩのドーピングイオンタイプとを異ならせるために行うドーピングを指す。
【0046】
半導体チャネル１０５を半導体ウェル層１１から離れるビットライン１０４の上面に垂直に形成するＧＡＡトランジスタは、３Ｄ積層された半導体構造を構成することができ、ＧＡＡトランジスタの電気的性能に悪影響を与えることなく、サイズ特徴がより小さいＧＡＡトランジスタを設定して、半導体構造の集積密度を向上させるのに有利である。
【0047】
本実施例において、第１マスク層１０２と第２マスク層１１２を利用して、２回のエッチング工程により、ビットライン１０４と半導体チャネル１０５を同時に形成し、これは、一方で、第１開口ｂと第２開口ｃのサイズを調整することにより、半導体チャネル１０５のサイズを調整して、寸法精度の高い半導体チャネル１０５を形成し、もう一方で、ビットライン１０４と半導体チャネル１０５は、いずれも基板１１０をエッチングすることにより形成されるもので、即ち、ビットライン１０４と半導体チャネル１０５は、同一の膜層構造で形成されるため、ビットライン１０４と半導体チャネル１０５が一体構造になり、それにより、ビットライン１０４と半導体チャネル１０５との間の界面状態欠陥を改善し、半導体構造の性能を向上させることができる。第１マスク層１０２をマスクとしてベース１００をエッチングした後、第１トレンチａには、第５誘電体層１５３がさらに形成されて、後続にチャネル領域ＩＩの側壁と第２誘電体層との間に隙間を形成するための事前準備を行い、それにより、後続のワードラインを製造するための第２ギャップを形成するのに有利である。
【0048】
図５～図８を参照すれば、半導体チャネル１０５の側壁を取り囲む第１誘電体層１１３を形成し、同一のビットライン１０４上の隣接する半導体チャネル１０５の側壁に位置する第１誘電体層１１３間に第１ギャップｅを有する。
【0049】
図７は、図６に示す構造の第１断面方向ＡＡ１に沿う例示的な断面図であり、図８は、図６に示す構造の第２断面方向ＢＢ１に沿う例示的な断面図である。なお、後続に説明の必要に応じて、第１断面方向ＡＡ１に沿う例示的な断面図および第２断面方向ＢＢ１に沿う例示的な断面図のうちの１方または両方を設定し、１つの図面のみを参照する場合、図面は、第１断面方向ＡＡ１に沿う例示的な断面図であり、２つの図面を同時に参照する場合、図面は、まず第１断面方向ＡＡ１に沿う例示的な断面図であり、次が第２断面方向ＢＢ１に沿う例示的な断面図である。
【0050】
本実施例において、第１誘電体層を形成する工程は、次の工程を含む。
【0051】
図５を参照すれば、第２トレンチｄの側壁と底部を共形で覆う６誘電体膜１０３を形成し、さらに、保護層１３０と第５誘電体層１５３の上面に位置する。
【0052】
図５および図６を組み合わせて参照すれば、保護層１３０が露出されるまで第６誘電体膜１０３に対してマスクレスでのドライエッチング工程を行い、同一のエッチング時間内で、エッチング工程により、第６誘電体膜１０３の異なる領域をエッチングした厚さが同じであることを利用して、第６誘電体層１６３を形成する。
【0053】
図６～図８を組み合わせて参照すれば、第６誘電体層１６３は、第２トレンチｄの側壁に位置し、第５誘電体層１５３は、隣接する半導体チャネル１０５の間隔に位置し、第５誘電体層１５３と第６誘電体層１６３とが共通に第１誘電体層１１３を構成し、第２トレンチｄの側壁に位置する第６誘電体層１６３の間には第１ギャップｅを有する。
【0054】
第６誘電体層１６３の材料は、第５誘電体層１５３の材料と同様であり、後続にエッチング工程により、チャネル領域ＩＩの側壁に対応する第６誘電体層１６３と第５誘電体層１５３を一括して除去することが容易であり、それにより、チャネル領域ＩＩの側壁と後続に形成される第２誘電体層との間に隙間が形成されるため、後続のワードラインを製造するための第２ギャップを形成するのに有利である。第６誘電体層１６３の材料と第５誘電体層１５３の材料がすべて酸化ケイ素である。
【0055】
他の実施例において、第６誘電体層の材料は、第６誘電体層の材料と第５誘電体層の材料とが絶縁効果の良好な材料であることのみを満足すれば、第５誘電体層の材料と異なってもよい。その後、チャネル領域の側壁に対応する第６誘電体層および第５誘電体層を段階的に除去することができる。
【0056】
【0057】
いくつかの例では、次の工程を採用して第２誘電体層１２３を形成することができる。堆積工程を行って、保護層１３０上面を覆うとともに第１ギャップｅを充填する第２誘電体膜を形成し、第２誘電体膜、保護層１３０、バッファ層１２０および第１誘電体層１１３（図６を参照）に対して第２ドーピング領域ＩＩＩの上面が露出されるまで化学機械的に平坦化処理し、余剰の第２誘電体膜を第２誘電体層１２３として使用する。第２誘電体膜の材料は、窒化ケイ素を含む。
【0058】
【0059】
いくつかの例では、チャネル領域ＩＩの側壁が露出されるまで第１誘電体層１１３の一部を除去する工程は、次の工程を含む。
【0060】
図９および図１０を組み合わせて参照すれば、半導体チャネル１０５と第２誘電体層１２３をマスクとして第２ドーピング領域ＩＩＩの側壁が露出されるまで第１誘電体層１１３の一部をエッチングする。いくつかの例では、ビットライン１０４に垂直で半導体チャネル１０５を指向する（向かう）方向Ｚにおいて、第２ドーピング領域ＩＩＩの高さは、３０ｎｍ～５０ｎｍである。
【0061】
【0062】
第２ドーピング領域ＩＩＩの側壁を取り囲み且つ第２誘電体層１２３側壁に位置する、第３誘電体層１３３を形成し、第２ドーピング領域ＩＩＩの側壁に位置する第３誘電体層１３３と、第２誘電体層１２３側壁に位置する第３誘電体層１３３は共通に取り囲んで、底部が第１誘電体層１１３を露出するスルーホールｆを形成し、第３誘電体層１３３の材料は、第１誘電体層１１３の材料と異なる。
【0063】
図１３および図１４を参照すれば、第３誘電体層１３３が、第２ドーピング領域ＩＩＩの側壁を取り囲みながら、第６誘電体層１６３の上面と第５誘電体層１５３の上面の一部を覆い、スルーホールｆが露出したのは、第５誘電体層１５３の上面の一部である。
【0064】
本実施例において、次の工程を採用して第３誘電体層１３３を形成することができる。堆積工程を行って、半導体チャネル１０５、第１誘電体層１１３および第２誘電体層１２３で共通に構成される表面を共形で覆う第３誘電体膜を形成し、第２ドーピング領域ＩＩＩの上面が露出されるまで第３誘電体膜に対してマスクレスでのドライエッチング工程を行い、同一のエッチング時間内で、エッチング工程により、第３誘電体膜の異なる領域をエッチングした厚さが同じであることを利用して、第１誘電体層１１３を露出する第３誘電体層１３３を形成する。第３誘電体層１３３の材料は、窒化ケイ素を含む。
【0065】
前述の第１マスク層１０２と第２マスク層１１２において、方向Ｙにおける第１開口ｂの開口幅と、方向Ｘにおける第２開口ｃの開口幅との比が２～１であり、第３誘電体層１３３を形成する際に、第３誘電体層１３３が同一のビットライン１０４上の隣接する半導体チャネル１０５間の間隔を充填するとともに、隣接するビットライン１０４上の隣接する半導体チャネル１０５間のギャップを充填しないことを確保するのに有利であり、それにより、第５誘電体層１５３の上面の一部を露出するスルーホールｆを形成することを確保し、後続にスルーホールｆを利用して第１誘電体層１１３の一部を除去することが容易である。
【0066】
【0067】
スルーホールｆが第１誘電体層１１３の上面の一部を露出するため、第１誘電体層１１３の材料が、第２誘電体層１２３および第３誘電体層１３３の材料とすべて異なる場合、スルーホールｆにエッチング液を注入して、ウェットエッチング工程により、チャネル領域ＩＩの側壁に位置する第１誘電体層１１３を除去し、第１ドーピング領域Ｉの側壁に位置する第１誘電体層１１３を残すことができる。
【0068】
第２誘電体層１２３と第３誘電体層１３３が共通に支持骨格を構成し、支持骨格は、第２ドーピング領域ＩＩＩに接して接続され、支持骨格の一部が、第１誘電体層１１３に埋め込まれている。ウェットエッチング工程を行うステップにおいて、一方で、支持骨格が半導体チャネル１０５を支持固定する役割を果たし、エッチング液が流れるとき、半導体チャネル１０５に対する押圧力を生じ、これは、半導体構造の安定性を向上させるために、半導体チャネル１０５の押圧による傾きやずれを回避するのに有利であり、もう一方で、支持骨格は、第２ドーピング領域ＩＩＩの側壁を包み込むため、エッチング液による第２ドーピング領域ＩＩＩの損傷を回避するのに有利である。
【0069】
チャネル領域ＩＩの側壁に位置する第１誘電体層１１３を除去した後、チャネル領域ＩＩと第２誘電体層１２３との間には、第３ギャップｇを形成し、スルーホールｆと第３ギャップｇが共通に洞窟構造ｈを構成する。
【0070】
図１８および図１９を参照すれば、少なくともチャネル領域ＩＩの側壁面を覆う絶縁層１０６を形成し、絶縁層１０６と第２誘電体層１２３との間には、第２ギャップｉを有する。図１９を参照すれば、第２ギャップｉは、隣接するビットライン１０４の隣接する半導体チャネル１０５側壁の絶縁層１０６の間にも位置する。
【0071】
本実施例において、半導体チャネル１０５の材料がシリコンであるため、絶縁層１０６を形成する工程は、露出されたチャネル領域ＩＩの側壁に対して熱酸化処理を行って、絶縁層１０６を形成し、絶縁層１０６が余剰のチャネル領域ＩＩの側壁面を覆う、工程を含む。絶縁層１０６の材料は、酸化ケイ素である。他の実施例において、堆積工程により、チャネル領域の側壁面を覆う絶縁層を形成することもできる。
【0072】
露出されたチャネル領域ＩＩの側壁に対して熱酸化処理を行って、チャネル領域ＩＩの領域の一部が絶縁層１０６に変換されることにより、ビットライン１０４上のチャネル領域ＩＩの正投影が、ビットライン１０４上の第２ドーピング領域ＩＩＩの正投影より小さく、且つ、ビットライン１０４上の第１ドーピング領域Ｉの正投影より小さく、これは、エッチング工程を採用することなく、ビットライン１０４が半導体チャネル１０５を指向する方向Ｚに垂直な断面において、断面積がより小さいチャネル領域ＩＩを形成するのに有利であり、後続に形成されるワードラインのチャネル領域ＩＩへの制御能力の向上に有利であり、それにより、ＧＡＡトランジスタのオン/オフをより容易に制御する。
【0073】
いくつかの例では、方向Ｚに垂直な断面において、チャネル領域ＩＩの幅Ｗおよびチャネル領域ＩＩの長さＬが１０ｎｍ以下であり、これは、後続に形成されるワードラインのチャネル領域ＩＩへの良好な制御能力を確保するのに有利である。方向Ｚにおいて、チャネル領域ＩＩの高さが３０ｎｍ～５０ｎｍである。
【0074】
第２ドーピング領域ＩＩＩの上面が露出されているため、熱酸化処理の過程において、第２ドーピング領域ＩＩの上面に近接する領域の一部も絶縁層１０６に変換される。本実施例において、余剰の第２ドーピング領域ＩＩＩの上面に位置する絶縁層１０６を後続の工程で除去する。他の実施例において、熱酸化処理の後に、余剰の第２ドーピング領域の上面に位置する絶縁層を除去し、余剰のチャネル領域の側壁面を覆う絶縁層のみを残してもよい。
【0075】
続いて、図１８および図１９を参照すれば、ビットライン１０４上の絶縁層１０６の外周の正投影が、ビットライン１０４上の第３誘電体層１３３の外周の正投影より小さく、即ち、半導体チャネル１０５から離れる絶縁層１０６の外壁が、半導体チャネル１０５から離れる第３誘電体層１３３の外壁よりも半導体チャネル１０５に近接し、それにより、後続のワードラインがチャネル領域ＩＩの側壁に位置する絶縁層１０６を取り囲むことができるように、絶縁層１０６と第２誘電体層１２３との間に第２ギャップｉを有するのを確保する。半導体チャネル１０５から離れる絶縁層１０６の外壁は、半導体チャネル１０５から離れる第１誘電体層１１３（図１５を参照）の外壁よりも半導体チャネル１０５に近接してもよい。
【0076】
【0077】
第２ギャップｉを充填するワードライン１０７を形成する。
【0078】
本実施例において、ワードライン１０７を形成する工程は、第２ギャップｉおよびスルーホールｆを充填する初期ワードラインを形成する工程を含む。初期ワードラインは、絶縁層１０６と第２誘電体層１２３との間に位置し、且つ、隣接するビットライン１０４上の隣接するチャネル領域ＩＩの側壁の絶縁層１０６間に位置し、スルーホールｆ内に位置する初期ワードラインを除去し、余剰の初期ワードラインをワードライン１０７として使用する。堆積工程により、初期ワードラインを形成することができ、初期ワードラインの材料は、多結晶シリコン、窒化チタン、窒化タンタル、銅またはタングステンのうちの少なくとも１つを含む。
【0079】
初期ワードラインは、洞窟構造ｈ（図１５を参照）を自己整列に充填し、スルーホールｆ内に位置する初期ワードラインを除去した後、エッチング工程によるワードライン１０７の寸法の設計を必要とせずに、正確な寸法のワードライン１０７を自己整列に形成するのに有利であり、ワードライン１０７の形成工程の簡略化に有利であり、第２ギャップｉのサイズを調製することにより、小さなサイズのワードライン１０７を得ることができる。
【0080】
【0081】
本実施例において、次の工程を採用して第４誘電体層１４３を形成することができる。堆積工程を行って、第２ドーピング領域ＩＩＩの上面に位置する絶縁層１０６の上面を覆うとともに、スルーホールｆを充填する第４誘電体膜を形成し、絶縁層１０６の上面が露出されるまで第４誘電体膜に対して化学機械的に平坦化処理し、余剰の第４誘電体膜を第４誘電体層１４３として使用する。第４誘電体膜は、第２誘電体層および第３誘電体層の材料とは同様であり、いずれも窒化ケイ素を含む。他の実施例において、第２ドーピング領域の上面が露出されるまで第４誘電体膜に対して化学機械的に平坦化処理することができ、即ち、第２ドーピング領域の上面に位置する絶縁層を同期的に除去し、余剰の第４誘電体膜を第４誘電体層として使用することができる。
【0082】
図２３～図２５を参照すれば、第２ドーピング領域ＩＩＩの上面に位置する絶縁層１０６を除去し、エピタキシャル成長工程を採用して、第２ドーピング領域ＩＩＩの上面にコンデンサ接触層１０８を形成し、ビットライン１０４上のコンデンサ接触層１０８の正投影は、ビットライン１０４上の第２ドーピング領域ＩＩＩの正投影を覆う。
【0083】
一方で、エピタキシャル成長工程を採用するのは、第２ドーピング領域ＩＩＩとコンデンサ接触層１０８との間の連続性が向上し、格子特性の違いや格子ずれによるコンタクト欠陥が低減され、コンタクト欠陥によるコンタクト抵抗が低減され、キャリアの伝送能力や移動速度が向上し、さらに、第２ドーピング領域ＩＩＩとコンデンサ接触層１０８との間の導電性が向上し、半導体構造の動作中の発熱が低減されるのに有利であり、もう一方で、エピタキシャル成長工程を採用するのは、ビットライン１０４上のコンデンサ接触層１０８の正投影が大きくなるのに有利であり、後続にコンデンサ接触層１０８上に容量構造の下部電極を形成する場合、コンデンサ接触層１０８と下部電極との間の接触面積が大きくなり、それにより、コンデンサ接触層１０８と下部電極との間のコンタクト抵抗が低減されるのに有利である。
【0084】
エピタキシャル成長工程のステップにおいて、コンデンサ接触層１０８に第２ドーピング領域ＩＩＩと同じタイプのドーピングイオンがドーピングされ、コンデンサ接触層１０８におけるドーピングイオンのドーピング濃度が、第２ドーピング領域ＩＩＩにおけるドーピングイオンのドーピング濃度より大きいため、コンデンサ接触層１０８の抵抗が第２ドーピング領域ＩＩＩの抵抗より小さく、これは、第２ドーピング領域ＩＩＩと下部電極との間の伝送抵抗のさらなる低減に有利である。
【0085】
コンデンサ接触層１０８と第４誘電体層１４３とが共通に構成する表面に容量構造（未図示）を形成する。
【0086】
他の実施例において、ワードラインを形成した後、ウェットエッチング工程を採用して、第２誘電体層と第３誘電体層を除去して、ワードラインおよび第１誘電体層の全面を露出する第４ギャップを形成し、堆積工程を採用して、第４ギャップを充填する第７誘電体層を形成し、第７誘電体層は一体構造であるため、第７誘電体層の緻密性が高く、内部欠陥が少なく、これは、隣接する半導体チャネルおよび隣接するビットライン間への第７誘電体層の隔離効果を高めるのに有利である。第７誘電体層の材料は、第２誘電体層の材料と同様であってもよく、いくつかの例では、第７誘電体層の材料と第２誘電体層の材料はいずれも窒化ケイ素である。
【0087】
他の実施例において、コンデンサ接触層を形成せずに、第２ドーピング領域の上面に位置する絶縁層を除去した後に、第２ドーピング領域の上面に直接に容量構造を形成してもよい。
【0088】
要約すると、第１誘電体層１１３と第２誘電体層１２３を形成することにより、第２誘電体層１２３をマスクとして第１誘電体層１１３に対してエッチングし、洞窟構造ｈを形成し、堆積工程を採用して、エッチング工程によるワードライン１０７の寸法の設計を必要とせずに、洞窟構造ｈに正確な寸法のワードライン１０７を自己整列に形成し、これは、ワードライン１０７の形成工程の簡略化に有利であり、第２ギャップｉのサイズを調製することにより、小さなサイズのワードライン１０７を得ることができる。
【0089】
本開示は、半導体構造の製造方法をさらに提供し、当該半導体構造の製造方法は、前述の実施例とほぼ同じで、チャネル領域の側壁が露出されるまで第１誘電体層の一部を除去する工程が異なること、を主たる相違点とする。以下、本願の別の実施例による半導体構造の製造方法を図面に組み合わせて詳細に説明し、前述の実施例と同一または対応する部分は、前述の実施例の詳細な説明を参照することができる。
【0090】
図２６～図３１は、本開示の別の実施例による半導体構造の製造方法の各工程に対応する例示的な構造図である。なお、説明の便宜上、半導体構造の製造方法の工程を明確に示すために、本実施例の図２６～図３１はすべて半導体構造の例示的な局所構造図であり、後続に説明の必要に応じて、構造における第１断面方向ＡＡ１に沿う例示的な断面図および第２断面方向ＢＢ１に沿う例示的な断面図のうちの１方または両方を設定し、１つの図面のみを参照する場合、図面は、第２断面方向ＢＢ１に沿う例示的な断面図であり、２つの図面を同時に参照する場合、図面は、まず第１断面方向ＡＡ１に沿う例示的な断面図であり、次が第２断面方向ＢＢ１に沿う例示的な断面図である。
【0091】
本実施例において、図２６および図２７を参照すれば、ベース上にビットライン２０４および半導体チャネル２０５が形成され、第１誘電体層２１３および第２誘電体層２２３が形成され、ベースに半導体ウェル層２１を有し、第１誘電体層２１３は、第５誘電体層２５３および第６誘電体層２６３を含む。ビットライン２０４、半導体チャネル２０５、第１誘電体層２１３および第２誘電体層２２３を形成する工程は、上述した実施例の工程と同様であるため、ここでは省略する。
【0092】
図２７を参照すれば、チャネル領域ＩＩの側壁が露出されるまで第１誘電体層２１３の一部を除去する工程は、第２ドーピング領域ＩＩＩの側壁に位置する第１誘電体層２１３を除去し、即ち、余剰の第１誘電体層２１３は、第１ドーピング領域Ｉの側壁面にのみ位置する、工程を含む。
【0093】
図２８および図２９を参照すれば、絶縁層２０６を形成し、絶縁層２０６は、チャネル領域ＩＩの側壁面を覆うだけでなく、第２ドーピング領域ＩＩＩの側壁面および上面にも位置し、絶縁層２０６と第２誘電体層２２３との間には第２ギャップｉを有する。
【0094】
本実施例において、半導体チャネル２０５の材料がシリコンであるため、絶縁層２０６を形成する工程は、露出されたチャネル領域ＩＩの側壁と第２ドーピング領域ＩＩＩの側壁および上面を熱酸化処理して、絶縁層２０６を形成し、絶縁層２０６が余剰のチャネル領域ＩＩおよび余剰の第２ドーピング領域ＩＩＩの側壁面を覆う。他の実施例において、堆積工程により、チャネル領域の側壁と第２ドーピング領域の側壁および上面を覆う絶縁層を形成することもできる。
【0095】
露出されたチャネル領域ＩＩおよび第２ドーピング領域ＩＩＩの側壁を熱酸化処理するため、チャネル領域ＩＩおよび第２ドーピング領域ＩＩＩの領域の一部を絶縁層２０６に変換することにより、ビットライン２０４上におけるチャネル領域ＩＩおよび第２ドーピング領域ＩＩＩの正投影が、すべてビットライン２０４上における第１ドーピング領域Ｉの正投影より小さく、これは、エッチング工程を採用せずに、ビットライン２０４が半導体チャネル２０５を指向する方向Ｚに垂直な断面において、断面積がより小さいチャネル領域ＩＩおよび第２ドーピング領域ＩＩＩを形成し、これは、半導体チャネル２０５によって構成されたトランジスタのしきい値電圧を下げるのに有利であり、トランジスタが低いしきい値電圧でオン/オフを実現する。
【0096】
いくつかの例では、方向Ｚに垂直な断面において、チャネル領域ＩＩの幅Ｗおよびチャネル領域ＩＩの長さが１０ｎｍ以下であり、これは、トランジスタのしきい値電圧が小さいことを確保するのに有利である。方向Ｚにおいて、チャネル領域ＩＩの高さが３０ｎｍ～５０ｎｍである。
【0097】
本実施例において、余剰の第２ドーピング領域ＩＩＩの上面に位置する絶縁層２０６を後続の工程で除去する。他の実施例において、熱酸化処理の後、余剰の第２ドーピング領域の上面に位置する絶縁層を除去し、余剰のチャネル領域および余剰の第２ドーピング領域の側壁面を覆う絶縁層のみを残してもよい。
【0098】
【0099】
第２ギャップｉ（図２９を参照）を充填する初期ワードラインを形成し、即ち、初期ワードラインは、隣接するビットライン２０４上のチャネル領域ＩＩおよび第２ドーピング領域ＩＩＩの側壁の絶縁層２０６の間に位置する。堆積工程により、初期ワードラインを形成することができる。
【0100】
初期ワードラインの一部を除去し、余剰の初期ワードラインをワードライン２０７として使用し、ワードライン２０７は、チャネル領域ＩＩの側壁に位置する絶縁層２０６を取り囲む。
【0101】
初期ワードラインが第２ギャップｉを自己整列に充填することにより、エッチング工程によるワードライン２０７の寸法の設計を必要とせずに、後続に正確な寸法のワードライン２０７を自己整列に形成するのに有利であり、ワードライン２０７の形成工程の簡略化に有利であり、第２ギャップｉのサイズの調製により、小さなサイズのワードライン２０７を得ることができる。
【0102】
第２ドーピング領域ＩＩＩの側壁に位置する絶縁層２０６間のギャップを充填する第４誘電体層を形成し、次に、第２ドーピング領域ＩＩＩの上面に位置する絶縁層２０６を除去する。第４誘電体層の形成と絶縁層２０６の一部の除去の工程は、上述した実施例の工程と同様である。他の実施例において、第４誘電体層を形成する前に、第２ドーピング領域の側壁および上面に位置する絶縁層を除去した後、第１ドーピング領域の上面を露出する第４誘電体層を形成してもよい。
【0103】
本実施例において、第２ドーピング領域ＩＩＩの上面にコンデンサ接触層および容量構造を形成してもよく、コンデンサ接触層および容量構造を形成する工程は、上述した実施例の工程と同様である。
【0104】
要約すると、第１誘電体層２１３と第２誘電体層２２３を形成することにより、第２誘電体層２２３をマスクとして第１誘電体層２１３に対してエッチングし、第２ギャップｉを形成し、堆積工程を採用して、エッチング工程によるワードライン２０７の寸法の設計を必要とせずに、第２ギャップｉに正確な寸法のワードライン２０７を自己整列に形成し、これは、ワードライン２０７の形成工程の簡略化に有利であり、第２ギャップｉのサイズの調製により、小さなサイズのワードライン２０７を得ることができる。
【0105】
本開示は、半導体構造をさらに提供し、上述したいずれかの実施例による半導体構造の製造方法によって製造される。
【0106】
図２４および図２５を参照すれば、半導体構造は、半導体ウェル層１１を含むベースと、半導体ウェル層１１上に位置するビットライン１０４と、ビットライン１０４表面に位置し、ベースがビットライン１０４を指向する方向Ｚにおいて、順に配列された第１ドーピング領域Ｉ、チャネル領域ＩＩおよび第２ドーピング領域ＩＩＩを含み、第１ドーピング領域Ｉは、ビットライン１０４に接する、半導体チャネル１０５と、を含む。
【0107】
本実施例において、ベース、ビットライン１０４および半導体チャネル１０５は、同一の半導体素子を有する場合、半導体チャネル１０５とビットライン１０４は、半導体素子からなる同一の膜層構造で形成されるため、半導体チャネル１０５とビットライン１０４とが一体構造であり、それにより、半導体チャネル１０５とビットライン１０４との界面状態欠陥が改善され、半導体構造の性能が向上する。
【0108】
半導体素子は、シリコン、炭素、ゲルマニウム、ヒ素、ガリウム、インジウムのうちの少なくとも１つを含むことができる。ベース、ビットライン１０４および半導体チャネル１０５の材料タイプは、元素半導体材料または結晶性無機化合物半導体材料であってもよい。元素半導体材料は、シリコンまたはゲルマニウムであってもよく、結晶性無機化合物半導体材料は、炭化ケイ素、ゲルマニウム化ケイ素、ヒ化ガリウムまたはインジウムガリウムヒ素などであってもよい。
【0109】
第１ドーピング領域Ｉ、チャネル領域ＩＩおよび第２ドーピング領域ＩＩＩには、同じタイプのドーピングイオンがドーピングされ、第１ドーピング領域Ｉにおけるドーピングイオンのドーピング濃度は、チャネル領域ＩＩにおけるドーピングイオンのドーピング濃度および第２ドーピング領域ＩＩＩにおけるドーピングイオンのドーピング濃度と一致する場合、半導体チャネル１０５によって構成されたデバイスは、無接合トランジスタであり、これは、超急峻ソースドレイン濃度勾配ドーピング工程を採用して、ナノスケール範囲内で超急峻ＰＮ接合を製造する現象を回避するのに有利であるため、ドーピング急変によるしきい値電圧ドリフトやリーク電流の増加などの問題を回避でき、短チャネル効果の抑制にも有利であり、数ナノスケール範囲内でも依然として動作することができるため、半導体構造の集積密度と電気的性能のさらなる向上に寄与する。ドーピングイオンは、Ｎ型イオンまたはＰ型イオンのうちの１つである。
【0110】
ビットライン１０４上のチャネル領域ＩＩの正投影は、ビットライン１０４上の第２ドーピング領域ＩＩＩの正投影より小さく、且つ、ビットライン１０４上の第１ドーピング領域Ｉの正投影より小さい。エッチング工程を採用せずに、ビットライン１０４が半導体チャネル１０５を指向する方向Ｚに垂直な断面において、断面積がより小さいチャネル領域ＩＩを形成するのに有利であり、ワードライン１０７のチャネル領域ＩＩへの制御能力の向上に有利であり、それにより、ＧＡＡトランジスタのオン/オフをより容易に制御する。
【0111】
いくつかの例では、方向Ｚに垂直な断面において、チャネル領域ＩＩの幅Ｗおよびチャネル領域ＩＩの長さＬが１０ｎｍ以下であり、これは、トランジスタのしきい値電圧が小さいことを確保するのに有利である。方向Ｚにおいて、チャネル領域ＩＩの高さが３０ｎｍ～５０ｎｍである。
【0112】
図６および図２４～図２５を組み合わせて参照すれば、半導体構造は、第１ドーピング領域Ｉを取り囲んで設けられた第１誘電体層１１３をさらに含み、同一のビットライン１０４上の隣接する第１ドーピング領域Ｉの側壁の第１誘電体層１１３の間に第１ギャップを有する。
【0113】
第１誘電体層１１３は、第５誘電体層１５３と第６誘電体層１６３とを含み得、第５誘電体層１５３は、隣接するビットライン１０４の間隔に位置し、且つ隣接するビットライン１０４上の隣接する第１ドーピング領域Ｉの間隔に位置し、第６誘電体層１６３は、同一のビットライン１０４上の隣接する第１ドーピング領域Ｉの側壁に位置し、且つ第５誘電体層１５３の側壁に位置する。第１誘電体層１１３は、隣接する半導体チャネル１０５と隣接するビットライン１０４との間の電気的絶縁を実現するために使用される。
【0114】
半導体構造は、少なくともチャネル領域ＩＩの側壁面を覆う絶縁層１０６をさらに含む。本実施例において、絶縁層１０６は、チャネル領域ＩＩの側壁面のみを覆う。他の実施例において、絶縁層は、チャネル領域と第２ドーピング領域の両方の側壁面を覆うことができる。
【0115】
半導体構造は、ワードライン１０７と隔離層１０９とをさらに含み、ワードライン１０７は、チャネル領域ＩＩの側壁に位置する絶縁層１０６を取り囲み、隣接するワードライン１０７の間に第２ギャップを有し、隔離層１０９は、少なくとも第１ギャップと第２ギャップとに位置し、ベースから離れる隔離層１０９の上面は、ベースから離れる第２ドーピング領域ＩＩＩの上面より低くない。
【0116】
隔離層１０９は、第２誘電体層１２３と第３誘電体層１３３とを含んでもよく、第２誘電体層１２３は、第１ギャップと第２ギャップとに位置し、ベースから離れる第２誘電体層１２３の上面は、ベースから離れる第２ドーピング領域ＩＩＩの上面より低くなく、第３誘電体層１３３は、第２ドーピング領域ＩＩＩの側壁を覆う。
【0117】
いくつかの例では、第２誘電体層１２３の上面は、第２ドーピング領域ＩＩＩの上面と面一であり、隔離層１０９は、第４誘電体層１４３をさらに含む。続いて、図２５を参照すれば、第４誘電体層１４３は、第２誘電体層１２３と第３誘電体層１３３とが共通に構成した上面に位置し、隣接する第３誘電体層１３３が構成した間隔に位置する。第２誘電体層１２３、第３誘電体層１３３および第４誘電体層１４３の材料は同一であり、隔離層１０９を共通に構成して、隣接する半導体チャネル１０５と隣接するビットライン１０４との間の電気的絶縁を実現する。他の例では、第２誘電体層、第３誘電体層および第４誘電体は、一体成形構造であってもよく、この場合、隔離層の緻密性が高く、内部欠陥が少なく、これは、隣接する半導体チャネルおよび隣接するビットライン間への隔離層の隔離効果を高めるのに有利である。
【0118】
他の実施例において、絶縁層がチャネル領域および第２ドーピング領域の両方の側壁面を覆う場合、隔離層は、第２誘電体層および第４誘電体層を含み、そのうち、第２誘電体層は、第１ギャップと第２ギャップとに位置し、ベースから離れる第２誘電体層の上面は、ベースから離れる第２ドーピング領域の上面より低くなく、第４誘電体層は、第２誘電体層と絶縁層とが構成した間隔に位置し、隣接する絶縁層が構成した間隔に位置し、第４誘電体層は、第２誘電体層の上面を覆う。
【0119】
ビットライン１０４上の絶縁層１０６の外周の正投影は、ビットライン１０４上の第３誘電体層１３３の外周の正投影より小さい。
【0120】
半導体構造は、第２ドーピング領域ＩＩＩの上面に位置するコンデンサ接触層１０８をさらに含んでもよく、ビットライン１０４上のコンデンサ接触層１０８の正投影は、ビットライン１０４上の第２ドーピング領域ＩＩＩの正投影を覆い、コンデンサ接触層１０８は、ドーピングイオンを有し、コンデンサ接触層１０８におけるドーピングイオンのドーピング濃度は、第２ドーピング領域ＩＩにおけるドーピングイオンのドーピング濃度より大きい。
【0121】
コンデンサ接触層１０８と第２ドーピング領域ＩＩＩとに同じタイプのドーピングイオンがドーピングされ、コンデンサ接触層１０８におけるドーピングイオンのドーピング濃度が、第２ドーピング領域ＩＩＩにおけるドーピングイオンのドーピング濃度より大きいため、コンデンサ接触層１０８の導電性能のさらなる向上に有利である。ビットライン１０４上のコンデンサ接触層１０８の正投影が、ビットライン１０４上の第２ドーピング領域ＩＩＩの正投影を覆うため、コンデンサ接触層１０８と後続の他の導電構造との間の接触面積を増やすのに有利であり、それにより、コンデンサ接触層１０８と後続の他の導電構造との間のコンタクト抵抗を低減させる。
【0122】
半導体構造は、コンデンサ接触層１０８と第４誘電体層１４３とが共通に構成した表面に位置する容量構造（未図示）をさらに含んでもよい。
【0123】
要約すると、ビットライン１０４が半導体チャネル１０５を指向する方向Ｚに垂直な断面において、チャネル領域ＩＩの断面積が、第１ドーピング領域Ｉおよび第２ドーピング領域ＩＩの断面積より小さいため、半導体チャネル１０５によって構成されたトランジスタのしきい値電圧を下げるのに有利であり、トランジスタが低いしきい値電圧でオン/オフを実現する。半導体チャネル１０５によって構成されたデバイスは、無接合トランジスタであり、これは、超急峻ソースドレイン濃度勾配ドーピング工程を採用して、ドーピング急変によるしきい値電圧ドリフトやリーク電流の増加などの問題を回避でき、短チャネル効果の抑制にも有利であり、半導体構造の集積密度と電気的性能のさらなる向上に寄与する。
【0124】
なお、本開示は、本明細書に記載された構成要素の詳細な構造および配置方式に適用を限定するものではないことを理解されたい。本開示は、他の実施形態を有することができ、さらに、様々な形態で実現され実行されることができる。前述の変形形態と修正形態は、本開示の範囲内に属する。なお、本明細書で開示および限定された本開示は、本明細書および／または図面に記載されたまたは明らかにした２つまたは２つ以上の個別の特徴のすべての代替的な組み合わせにまで及ぶことが理解されるべきである。これらのすべての異なる組み合わせは、本開示の複数の代替態様を構成する。本明細書に記載され実施形態は、本開示を実現するために既知の最適方法を示しており、当業者が本開示を利用できるようになる。
【産業上の利用可能性】
【0125】
本開示の実施例は、ワードラインを形成する工程を簡略化するとともに、サイズが小さく精度の高いワードラインを形成するのに有利である、半導体構造およびその製造方法を提供する。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【国際調査報告】