知財求人 - 知財ポータルサイト「IP Force」
▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-11-21
(54)【発明の名称】高透過性半導体／金属界面
(51)【国際特許分類】
H01L 21/20 20060101AFI20231114BHJP
H01L 29/06 20060101ALI20231114BHJP
B82Y 40/00 20110101ALI20231114BHJP
【ＦＩ】
H01L21/20
H01L29/06 601N
B82Y40/00
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023521328
(86)(22)【出願日】2021-09-03
(85)【翻訳文提出日】2023-04-06
(86)【国際出願番号】 EP2021074373
(87)【国際公開番号】W WO2022096177
(87)【国際公開日】2022-05-12
(31)【優先権主張番号】17/089,136
(32)【優先日】2020-11-04
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】リッター、マーカス
(72)【発明者】
【氏名】ニチェーレ、ファブリジオ
(72)【発明者】
【氏名】シュミット、ハインツ
(72)【発明者】
【氏名】リエル、ハイケ
【テーマコード（参考）】
5F152
【Ｆターム（参考）】
5F152LL05
5F152LN32
5F152LN34
5F152LN35
5F152MM15
5F152NN03
5F152NN27
5F152NN29
5F152NP12
5F152NP13
5F152NP14
5F152NP17
5F152NQ05
5F152NQ07
(57)【要約】
高透過性半導体／金属界面を促進することができる技術を提供する。一例では、方法は、ウェハを覆ってシリコン・オン・インシュレータ（ＳＯＩ）を形成することを含むことができる。方法は、ＳＯＩ上に金属を堆積させることをさらに含むことができる。方法は、金属をドライ・エッチングし、ＳＯＩをドライ・エッチングすることによって構造体を形成することをさらに含むことができる。方法は、構造体を覆ってテンプレートを形成することをさらに含むことができる。方法は、金属の下の除去のためにＳＯＩの一部をエッチングすることをさらに含むことができる。方法は、ＳＯＩの一部が除去されたところに半導体を成長させることをさらに含むことができる。
【特許請求の範囲】
【請求項1】
ウェハを覆ってシリコン・オン・インシュレータ（ＳＯＩ）を形成することと、前記ＳＯＩ上に金属を堆積させることと、
前記金属をドライ・エッチングし、前記ＳＯＩをドライ・エッチングすることによって構造体を形成することと、
前記構造体を覆ってテンプレートを形成することと、
前記金属の下の除去のために前記ＳＯＩの一部をエッチングすることと、
前記ＳＯＩの一部が除去されたところに半導体を成長させることと
を含む方法。
【請求項2】
前記金属は、ＴｉＮ、超伝導体、非超伝導体、強磁性金属、またはその組合せを含む、請求項１に記載の方法。
【請求項3】
除去のために前記ＳＯＩの前記一部をエッチングする前にフッ化水素酸エッチを使用して前記ＳＯＩを露出させることをさらに含む、請求項１または２に記載の方法。
【請求項4】
前記テンプレートは、前記半導体の幾何学的形状を決定する、請求項１ないし３のいずれかに記載の方法。
【請求項5】
前記半導体を成長させることは、有機金属気相エピタキシ（ＭＯＶＰＥ）を使用して実施される、請求項１ないし４のいずれかに記載の方法。
【請求項6】
前記金属と前記半導体との間の界面は、前記半導体の成長中にその場で形成される、請求項１ないし５のいずれかに記載の方法。
【請求項7】
前記金属を堆積させる前に前記ＳＯＩ上に誘電体を堆積させることをさらに含む、請求項１ないし６のいずれかに記載の方法。
【請求項8】
除去のためにシリコン要素の一部をエッチングすることによって金属要素および前記シリコン要素を備えるテンプレート構造体を形成することと、前記シリコン要素の前記一部が除去されたところに半導体を成長させることによって前記金属要素と前記半導体との間に界面を作成することと
を含む方法。
【請求項9】
前記シリコン要素は、シリコン・オン・インシュレータ、多結晶シリコン、またはその組合せを含む、請求項８に記載の方法。
【請求項10】
前記エッチングの後に残る前記シリコン要素の残留部分は、前記半導体の成長を開始させる核形成種を与える、請求項８または９に記載の方法。
【請求項11】
前記半導体は、ＩＩＩ－Ｖ族半導体である、請求項８ないし１０のいずれかに記載の方法。
【請求項12】
前記テンプレート構造体は、前記金属要素および前記シリコン要素に重なる誘電体層をさらに備える、請求項８ないし１１のいずれかに記載の方法。
【請求項13】
前記金属要素および前記シリコン要素を自己整列するように単一のステップで金属層およびシリコン層をドライ・エッチングすることをさらに含む、請求項８ないし１２のいずれかに記載の方法。
【請求項14】
前記シリコン要素は、（１１０）の結晶方位を含む、請求項８ないし１３のいずれかに記載の方法。
【請求項15】
前記テンプレート構造体は、シリコン・ウェハ上に形成される、請求項８ないし１４のいずれかに記載の方法。
【請求項16】
金属要素を備える第１の側壁、およびシリコン要素を備える第２の側壁を含む空洞構造体を形成することと、前記金属要素と半導体との間に界面を形成するために核形成種として前記シリコン要素を用いて前記空洞構造体内に前記半導体を成長させることと
を含む方法。
【請求項17】
前記空洞構造体は、シリコン・オン・インシュレータ・ウェハに重なる、請求項１６に記載の方法。
【請求項18】
前記空洞構造体を形成することは、除去のために前記シリコン要素の一部をエッチングすることを含む、請求項１６または１７に記載の方法。
【請求項19】
前記空洞構造体の長さは、前記空洞構造体を形成するために使用されるエッチング時間に対応する、請求項１６ないし１８のいずれかに記載の方法。
【請求項20】
前記半導体の高さは、前記空洞構造体に重なる誘電体層の厚さによって決定される、請求項１６ないし１９のいずれかに記載の方法。
【請求項21】
前記半導体の成長は、前記空洞構造体の１つまたは複数の幾何学的形状によって案内される、請求項１６ないし２０のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体デバイスに関し、より詳細には、高透過性半導体／金属界面を促進する技術に関する。
【発明の概要】
【0002】
以下に、本発明の１つまたは複数の実施形態の基本的な理解を与えるための概要を示す。この概要は、重要なまたは極めて重要な要素を特定するものではなく、あるいは特定の実施形態の任意の範囲、または特許請求の範囲の任意の範囲を画定するものでもない。その唯一の目的は、後で示されるより詳細な説明の前置きとしての簡単な形態の概念を示すことである。本明細書中に記載された１つまたは複数の実施形態では、高透過性半導体／金属界面を促進することができるデバイス、システム、方法、コンピュータ実装方法、装置、またはコンピュータ・プログラム製品、あるいはその組合せが説明される。
【0003】
一実施形態によれば、方法は、ウェハを覆ってシリコン・オン・インシュレータ（ＳＯＩ）を形成することを含むことができる。方法は、ＳＯＩ上に金属を堆積させることをさらに含むことができる。方法は、金属をドライ・エッチングし、ＳＯＩをドライ・エッチングすることによって構造体を形成することをさらに含むことができる。方法は、構造体を覆ってテンプレートを形成することをさらに含むことができる。方法は、金属の下の除去のためにＳＯＩの一部をエッチングすることをさらに含むことができる。方法は、ＳＯＩの一部が除去されたところに半導体を成長させることをさらに含むことができる。
【0004】
別の実施形態によれば、方法は、除去のためにシリコン要素の一部をエッチングすることによって金属要素およびシリコン要素を備えるテンプレート構造体を形成することを含むことができる。方法は、シリコン要素の一部が除去されたところに半導体を成長させることによって金属要素と半導体との間に界面を作成することをさらに含むことができる。
【0005】
別の実施形態によれば、方法は、金属要素を備える第１の側壁、およびシリコン要素を備える第２の側壁を含む空洞構造体を形成することを含むことができる。方法は、金属要素と半導体との間に界面を形成するために核形成種（nucleation seed）としてシリコン要素を用いて空洞構造体内に半導体を成長させることをさらに含むことができる。
【図面の簡単な説明】
【0006】
【図1】本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を促進することができる例示および非限定のデバイスの断面図である。
【図9】本明細書中に記載された１つまたは複数の実施形態による、部分的に超伝導のテンプレート内で成長させられたヒ化インジウム（ＩｎＡｓ）ナノワイヤを示す例示および非限定の上から見ているＳＥＭ顕微鏡写真である。
【図10】本明細書中に記載された１つまたは複数の実施形態による、完全に超伝導のテンプレート内で成長させられたＩｎＡｓナノワイヤを示す例示および非限定の上から見ているＳＥＭ顕微鏡写真である。
【図15】本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を備えるデバイスを示す例示および非限定の上から見ているＳＥＭ顕微鏡写真である。
【図16】本明細書中に記載された１つまたは複数の実施形態による、バック・ゲート・バイアス電圧の関数として微分コンダクタンスを示す例示および非限定のグラフである。
【図17】本明細書中に記載された１つまたは複数の実施形態による、微分コンダクタンス対スプリット・ゲート・バイアス電圧およびソース・ドレイン・バイアス電圧を示す例示および非限定の線形スケールのグラフである。
【図18】本明細書中に記載された１つまたは複数の実施形態による、微分コンダクタンス対スプリット・ゲート・バイアス電圧およびソース・ドレイン・バイアス電圧を示す例示および非限定の対数スケールのグラフである。
【図19】本明細書中に記載された１つまたは複数の実施形態による、約－１．１ボルトのスプリット・ゲート・バイアス電圧におけるソース・ドレイン・バイアス電圧の関数としての微分コンダクタンスを示す例示および非限定のグラフである。
【図20】本明細書中に記載された１つまたは複数の実施形態による、約－３．３７５ボルトのスプリット・ゲート・バイアス電圧におけるソース・ドレイン・バイアス電圧の関数としての微分コンダクタンスを示す例示および非限定のグラフである。
【図21】本明細書中に記載された１つまたは複数の実施形態による、約－３．７５ボルトのスプリット・ゲート・バイアス電圧におけるソース・ドレイン・バイアス電圧の関数としての微分コンダクタンスを示す例示および非限定のグラフである。
【図23】本明細書中に記載された１つまたは複数の実施形態による、微分コンダクタンス対サイド・ゲート・バイアス電圧およびソース・ドレイン・バイアス電圧を示す例示および非限定の線形スケールのグラフである。
【図24】本明細書中に記載された１つまたは複数の実施形態による、約－２．６ボルトのサイド・ゲート・バイアス電圧におけるソース・ドレイン・バイアス電圧の関数としての微分コンダクタンスを示す例示および非限定のグラフである。
【図25】本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図26】本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図27】本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図28】本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図29】本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図30】本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図31】本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図32】本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図33】本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図34】本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図35】本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図36】本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図37】本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図38】本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図39】本明細書中に記載された１つまたは複数の実施形態による、半導体に重なる金属を用いて実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図40】本明細書中に記載された１つまたは複数の実施形態による、半導体に重なる金属を用いて実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図41】本明細書中に記載された１つまたは複数の実施形態による、半導体に重なる金属を用いて実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図42】本明細書中に記載された１つまたは複数の実施形態による、半導体に重なる金属を用いて実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図43】本明細書中に記載された１つまたは複数の実施形態による、半導体に重なる金属を用いて実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図44】本明細書中に記載された１つまたは複数の実施形態による、自己整列されるやり方でパターン形成されるデバイス構造体を用いて実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図である。
【図45】本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を促進することができる例示および非限定のデバイスの断面図である。
【図56】本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を促進することができる例示および非限定の方法の流れ図である。
【図57】本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を促進することができる別の例示および非限定の方法の流れ図である。
【図58】本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を促進することができる別の例示および非限定の方法の流れ図である。
【図59】本明細書中に記載された１つまたは複数の実施形態が容易にされ得る例示および非限定の動作環境のブロック図である。
【発明を実施するための形態】
【0007】
以下の詳細な説明は、例示にすぎず、実施形態、または実施形態の適用もしくは使用、あるいはその両方を限定するものではない。さらに、先行する背景技術または概要のセクション、あるいは詳細な説明のセクションに示された任意の表現または示唆された情報によって縛られる意図はない。
【0008】
次に、１つまたは複数の実施形態が、図面を参照して説明され、ここで、全体を通じて、同様の要素を参照するために同じ参照番号が使用されている。以下の説明では、説明のために、１つまたは複数の実施形態をより十分に理解するために、多数の特定の詳細が説明されている。しかし、様々な場合において、１つまたは複数の実施形態は、これらの特定の詳細なしで実施できることは明らかである。
【0009】
図１～図６は、本明細書中に記載された、または図に示された、あるいはその両方である本開示の１つまたは複数の実施形態を製造するために実施され得る例示および非限定のマルチ・ステップ製造シーケンスを示す。例えば、図１～図６に示された非限定のマルチ・ステップ製造シーケンスは、図１５の走査型電子顕微鏡（ＳＥＭ）の顕微鏡写真１５００に示された高透過性半導体／金属界面を備えるデバイス１５１０を製造するために実施することができる。
【0010】
図１は、本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を促進することができる例示および非限定のデバイス１００の断面図を示す。図１に示されるように、デバイス１００は、基板１１０を備えることができる。基板１１０は、シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）、シリコン・ゲルマニウム炭素（ＳｉＧｅＣ）、炭化シリコン（ＳｉＣ）、ゲルマニウム（Ｇｅ）合金などを含むが、これらに限定されない半導体特性を有する任意の材料を含むことができる。一実施形態では、基板１１０は、限定するものではないが、シリコン／シリコン・ゲルマニウム（Ｓｉ／ＳｉＧｅ）、シリコン／炭化シリコン（Ｓｉ／ＳｉＣ）などを含む層状半導体を含むことができる。
【0011】
デバイス１００は、基板１１０を覆って形成された誘電体層１２０をさらに備えることができる。誘電体層１２０は、限定するものではないが、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、および誘電特性を有する他の材料などの誘電特性を有する任意の材料を含むことができる。一実施形態では、誘電体層１２０は、埋め込み酸化物（ＢＯＸ）層であり得る。一実施形態では、ＢＯＸ層は、熱的に成長させられてもよく、またはイオン注入によって得られてもよい。一実施形態では、誘電体層１２０は原子層堆積（ＡＬＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）、オルトケイ酸テトラエチル（ＴＥＯＳ）などによって成長または形成され得る。一実施形態では、誘電体層１２０は、ＡＬＤ、ＰＥＣＶＤ、ＴＥＯＳなどによって成長または形成されたＢＯＸ層、および１つまたは複数の誘電体層の任意の組合せを含むことができる。誘電体層１２０は、約１５０ｎｍの厚さ（例えば、高さ）を含むことができる。
【0012】
デバイス１００は、誘電体層１２０を覆って形成されたシリコン層１３０をさらに備えることができる。シリコン層１３０は、シリコン・オン・インシュレータ（ＳＯＩ）層、多結晶シリコン層、またはその組合せを含むことができる。一実施形態では、シリコン層１３０は、約３０ｎｍから約７０ｎｍまでの範囲である厚さ（例えば、高さ）を備えることができる。一実施形態では、基板１１０、誘電体層１２０、およびシリコン層１３０は、ＳＯＩウェハを形成する。
【0013】
デバイス１００は、シリコン層１３０を覆って形成された金属層１４０をさらに備えることができる。金属層１４０は、窒化チタン（ＴｉＮ）、非超伝導体、超伝導体、強磁性金属、またはその組合せを含むことができる。一実施形態では、金属層１４０は、物理気相成長（ＰＶＤ）によってシリコン層１３０を覆って成長または形成され得る。一実施形態では、ＳｉＯ２層は、シリコン層１３０を覆って金属層１４０を形成する前にシリコン層１３０上に成長または形成される。一実施形態では、シリコン層１３０の表面は、ピラニア溶液、酸素プラズマ（Ｏ２プラズマ）、またはその組合せを使用して金属層１４０を形成する前に清浄化される。金属層１４０は、約２５ｎｍの厚さ（例えば、高さ）を備えることができる。
【0014】
図２は、本明細書中に記載された１つまたは複数の実施形態による、金属層１４０およびシリコン層１３０の一部を除去した後の図１の例示および非限定のデバイス１００の断面図を示す。デバイス２００は、構造体２１０を形成するために金属層１４０およびシリコン層１３０の一部を除去した後のデバイス１００の例示および非限定の代替実施形態を含むことができる。一実施形態では、層は、層の一部を除去した後の要素と呼ばれ得る。例えば、シリコン層１３０は、構造体２１０を形成するためにシリコン層１３０の一部を除去した後のシリコン要素１３０と呼ばれ得る。別の例として、金属層１４０は、構造体２１０を形成するために金属層１４０の一部を除去した後の金属要素１４０と呼ばれ得る。一実施形態では、金属層１４０およびシリコン層１３０の一部は、ドライ・エッチングを使用してデバイス１００から除去することができる。一実施形態では、ドライ・エッチングは、臭化水素（ＨＢｒ）と共に誘導結合プラズマ（ＩＣＰ）を使用して実施され得る。一実施形態では、デバイス１００から金属層１４０およびシリコン層１３０の一部を除去することは、ネガ・レジストとして水素シルセスキオキサン（ＨＳＱ）を用いる電子線リソグラフィ（ＥＢＬ）パターニングを含むことができる。
【0015】
一実施形態では、ＨＳＱレジストは、希フッ酸（ｄＨＦ）を使用してデバイス２００から取り除かれ得る。一実施形態では、接着層は、デバイス２００を覆ってＳｉＯ２を堆積させるようにＡＬＤを用いることによってデバイス２００上に形成され得る。一実施形態では、接着層は、約５ｎｍの厚さ（例えば、高さ）を備えることができる。一実施形態では、誘電体層１２０は、デバイス１００から金属層１４０およびシリコン層１３０の一部を除去する間にエッチ・ストップ層として働く。一実施形態では、金属層１４０およびシリコン層１３０の一部は、デバイス２００を形成するために別々のステップにおいてデバイス１００から除去される。一実施形態では、金属層１４０およびシリコン層１３０の一部は、デバイス２００を形成するために単一のステップにおいてデバイス１００から除去される。一実施形態では、単一のステップでデバイス１００から金属層１４０およびシリコン層１３０の一部を除去することにより、自己整列された構造体を形成する。
【0016】
図３は、本明細書中に記載された１つまたは複数の実施形態による、デバイス２００の構造体２１０から金属層１４０の一部を除去した後の図２の例示および非限定のデバイスの断面図を示す。デバイス３００は、構造体３１０を形成するように構造体２１０から金属層１４０の一部を除去した後のデバイス２００の例示および非限定の代替実施形態を含み得る。一実施形態では、金属層１４０の一部は、選択エッチングを使用して構造体２１０から除去され得る。一実施形態では、金属層１４０の一部は、摂氏６５度（℃）におけるＨ２Ｏ／Ｈ２Ｏ２／ＮＨ４ＯＨ５：２：１の溶液中で金属層１４０の一部をエッチングすることによって構造体２１０から除去され得る。一実施形態では、構造体２１０から金属層１４０の一部を除去することは、ポジ・レジストとして化学半増幅型レジスト（ＣＳＡＲ）を使用したＥＢＬパターニングを含むことができる。一実施形態では、ＳｉＯ２接着層は、バッファード・フッ酸（ＢＨＦ）を用いてＳｉＯ２接着層をエッチングすることによってデバイス３００から除去され得る。
【0017】
図４は、本明細書中に記載された１つまたは複数の実施形態による、デバイス３００上に誘電体層を形成した後の図３の例示および非限定のデバイスの断面図を示す。デバイス４００は、デバイス３００を覆って誘電体層４１０を成長させるまたは形成することによって形成されるデバイス３００の例示および非限定の代替実施形態を含むことができる。誘電体層４１０は、限定するものではないが、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、および誘電特性を有する他の材料などの誘電特性を有する任意の材料を含むことができる。一実施形態では、誘電体層４１０は、約４０ｎｍの厚さ（例えば、高さ）を備えることができる。一実施形態では、誘電体層４１０は、デバイス３００を覆ってＳｉＯ２を堆積させるためにＡＬＤを使用することによってデバイス３００上に形成され得る。一実施形態では、ＣＳＡＲ層は、デバイス３００上に誘電体層４１０を形成する前にデバイス３００から取り除かれ得る。一実施形態では、誘電体層４１０は、半導体の成長のためのテンプレートとして働く。一実施形態では、誘電体層４１０は、構造体３１０を覆ってテンプレートを形成する。一実施形態では、テンプレートは、半導体の幾何学的形状を決定する。
【0018】
図５は、本明細書中に記載された１つまたは複数の実施形態による、金属層１４０の下の除去のためにシリコン層１３０の一部５２０をエッチングした後の図４の例示および非限定のデバイスの断面図を示す。デバイス５００は、構造体５１０を形成するために構造体３１０からシリコン層１３０の一部５２０をエッチングすることによって形成されるデバイス４００の例示および非限定の代替実施形態を含むことができる。一実施形態では、構造体５１０は、テンプレート構造体である。一実施形態では、テンプレート構造体は、誘電体層４１０をさらに備える。一実施形態では、シリコン層１３０の一部５２０は、水酸化テトラメチル・アンモニウム（ＴＭＡＨ）、二フッ化キセノン（ＸｅＦ２）ガス、または 熱塩酸（ＨＣｌ）蒸気を使用して除去のためにエッチングされる。一実施形態では、シリコン層１３０の一部５２０は、８０℃において２％のＴＭＡＨを使用して除去のためにエッチングされる。一実施形態では、シリコン層１３０は、除去のためにシリコン層１３０の一部５２０をエッチングする前にフッ化水素酸エッチを使用して露出される。一実施形態では、一部５２０をエッチングした後に残るシリコン層１３０の残留部分は、半導体（例えば、図６の半導体６２０）の成長を開始させることができる核形成種を与えることができる。
【0019】
一実施形態では、除去のためにシリコン層１３０の一部５２０をエッチングすることは、ポジ・レジストとしてＣＳＡＲを使用したＥＢＬパターニングを含むことができる。一実施形態では、シリコン層１３０の一部５２０は、誘電体層４１０がＥＢＬパターニングを使用して構造体３１０を覆って形成するテンプレート内に開口部を生成することによって除去の前に局所的に露出され得る。一実施形態では、シリコン層１３０の一部５２０は、誘電体層４１０がドライ・エッチング（例えば、反応性イオン・エッチング（ＲＩＥ）、エッチング・ガス（etchant gas）としてＡＲＣＨＦ３を使用して実施されるエッチングなど）、ウェット・エッチング（例えば、ＢＨＦエッチングなど）、またはその組合せを使用して構造体３１０を覆って形成するテンプレート内に１つまたは複数の穴を局所的にエッチングすることによって、除去の前に局所的に露出され得る。一実施形態では、シリコン層１３０の一部５２０が金属層１４０に重なるＳｉＯ２を含む接着層によって除去のためにエッチングされている間、金属層１４０は、保護され得る。一実施形態では、接着層は、約５ｎｍの厚さ（例えば、高さ）を含むことができる。
【0020】
図６は、本明細書中に記載された１つまたは複数の実施形態による、シリコン層１３０の一部５２０が除去されたところに半導体６２０を成長させた後の図５の例示および非限定のデバイスの断面図を示す。デバイス６００は、構造体６１０を形成するためにシリコン層１３０の一部５２０が構造体５１０から除去されたところに半導体６２０を成長させることによって形成されるデバイス５００の例示および非限定の代替実施形態を含むことができる。一実施形態では、半導体６２０は、有機金属気相成長法（ＭＯＣＶＤ）または有機金属気相エピタキシ（ＭＯＶＰＥ）によって成長させられる。一実施形態では、半導体６２０は、ヒ化インジウム（ＩｎＡｓ）を含む。一実施形態では、半導体６２０は、ＩＩＩ－Ｖ族半導体である。一実施形態では、金属層１４０と半導体６２０との間の高透過性界面は、半導体６２０の成長中にその場で形成される。一実施形態では、ｄＨＦウェット・エッチングが、構造体５１０内のシリコン層１３０の残留部分によって与えられる核形成種から生来のＳｉＯ２を除去するように、または構造体５１０内の金属層１４０の特徴を露出させるように、あるいはその両方で、半導体６２０を成長させる前に実行される。一実施形態では、半導体６２０を成長させることは、テンプレート構造体のアスペクト比、結晶成長方向、構造体５１０内の金属層１４０のセグメント形状、またはその組合せについての成長条件を調整することを含む。
【0021】
図７は、本明細書中に記載された１つまたは複数の実施形態による、図４のデバイス４００を備えるデバイスを示す例示および非限定の上から見ている走査型電子顕微鏡（ＳＥＭ）の顕微鏡写真７００を示す。ＳＥＭ顕微鏡写真７００では、シリコン層１３０に重なる金属層１４０の一部は、選択的に除去されている。
【0022】
図８は、本明細書中に記載された１つまたは複数の実施形態による、図６のデバイス６００を示す例示および非限定の上から見ているＳＥＭ顕微鏡写真８００を示す。ＳＥＭ顕微鏡写真８００において、半導体６２０は、金属層１４０の下の除去のためにシリコン層１３０の一部がエッチングされたところに成長させられている。図８は、金属層１４０と半導体６２０との間の高透過性界面が半導体６２０の成長中にその場で形成されることを示す。
【0023】
図９は、本明細書中に記載された１つまたは複数の実施形態による、部分的に超伝導のテンプレート９１０内で成長させられたＩｎＡｓナノワイヤを示す例示および非限定の上から見ているＳＥＭ顕微鏡写真９００を示す。ＳＥＭ顕微鏡写真９００は、ＩｎＡｓナノワイヤが、テンプレート９１０の第１の一部９２０において金属層（例えば、ＴｉＮ）によって覆い隠されていないことを示す。ＳＥＭ顕微鏡写真９００は、ＩｎＡｓナノワイヤが、テンプレート９１０の第２の一部９３０において金属層によって完全に覆い隠されていることをさらに示す。
【0024】
図１０は、本明細書中に記載された１つまたは複数の実施形態による、完全に超伝導のテンプレート内で成長させられたＩｎＡｓナノワイヤ１０１０を示す例示および非限定の上から見ているＳＥＭ顕微鏡写真１０００を示す。ＳＥＭ顕微鏡写真１０００は、ＩｎＡｓナノワイヤが、テンプレート１０１０の一部１０２０において金属層（例えば、ＴｉＮ）によって完全に覆い隠されることを示す。
【0025】
図１１～図１３は、本明細書中に記載された１つまたは複数の実施形態による、線Ａ－Ａに沿った図１０の完全に超伝導のテンプレート１０１０の例示および非限定の透過型電子顕微鏡（ＴＥＭ）断面図を示す。図１１は、半導体１１２０の成長中にその場で形成される金属層１１１０（例えば、ＴｉＮ）と半導体１１２０（例えば、ＩｎＡｓ）との間の高透過性界面を示す図１１００を示す。図１２は、図１１の金属層１１１０と半導体１１２０との間の高透過性界面の領域１１３０を示す拡大図１２００を示す。層１１１０および１１２０の明るさは、異なるＴＥＭ検出器が図１１および図１２を取り込むために使用されたので、図１１中のそのそれぞれの明るさに対して図１２において逆にされている。図１３は、図１２の半導体１１２０の領域１２１０を示す拡大図１３００を示す。図１３によって示されるように、半導体１１２０は、粒界を有さない単結晶構造を含むことができる。
【0026】
図１４は、本明細書中に記載された１つまたは複数の実施形態による、図１１に示された高透過性半導体／金属界面のエネルギー分散型Ｘ線分析（ＥＤＸ）スキャンの結果を示す例示および非限定のグラフ１４００を示す。グラフ１４００の各曲線は、界面内の所与の元素のカウント数（counts of a given element）対深さをプロットする。曲線１４１０は窒素（Ｎ）を示し、曲線１４２０はチタン（Ｔｉ）を示し、曲線１４３０はヒ素（Ａｓ）を示し、曲線１４４０はインジウム（Ｉｎ）を示す。図１４によって示されるように、ＴｉＮは、グラフ１４００の領域１４５０内の界面を支配するのに対して、ＩｎＡｓは、グラフ１４００の領域１４６０内の界面を支配する。
【0027】
図１５は、本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を備えるデバイス１５１０を示す例示および非限定の上から見ているＳＥＭ顕微鏡写真１５００を示す。デバイス１５１０は、接点１５２０における半導体と非超伝導体との間に高透過性半導体／非超伝導体界面を備えることができる。デバイス１５１０は、接点１５３０における半導体と超伝導体との間に高透過性半導体／超伝導体界面をさらに備えることができる。
【0028】
図１６～図２４は、本明細書中に記載された１つまたは複数の実施形態による、デバイス１５１０の接点１５３０における半導体／超伝導体界面の電気特性を示す例示および非限定のチャートを示す。図１６は、スプリット・ゲート・バイアス電圧（ＶＱＰＣ）およびサイド・ゲート・バイアス電圧（ＶＳＧ）を０Ｖで一定に保持しつつＶＢＧを変えることによる１４ケルビン（Ｋ）の温度でのデバイス１５１０のバック・ゲートの調整の結果を示す。詳細には、図１６は、バック・ゲート・バイアス電圧（ＶＢＧ）の関数として微分コンダクタンスを示す例示および非限定のグラフ１６００を示す。図１６の垂直の点線によって示されるように、デバイス１５１０のバック・ゲート・バイアス電圧は、トンネリング区域（tunneling regime）内にあるために、およびデバイス１５１０の温度を基準温度へ冷やすために、－１５Ｖに設定することができる。
【0029】
図１７～図２２は、ＶＳＧを０Ｖで一定に保持している間の２０ミリケルビン（ｍＫ）の温度でのデバイス１５１０のスプリット・ゲートの調整の結果を示す。図１７は、微分コンダクタンス対ＶＱＰＣおよびソース・ドレイン・バイアス電圧（ＶＳＤ）を示す例示および非限定の線形スケールのグラフ１７００を示す。図１８は、微分コンダクタンス対ＶＱＰＣおよびＶＳＤを示す例示および非限定の対数スケールのグラフ１８００を示す。図１９は、図２２によって示されたグラフ２２００のＶＱＰＣ軸に交わる実線に対応する約－１．１ボルトのＶＱＰＣにおけるＶＳＤの関数として微分コンダクタンスを示す例示および非限定のグラフ１９００を示す。詳細には、グラフ１９００は、デバイス１５１０の接点１５３０における半導体／超伝導体界面によるアンドレーエフ・エンハンスト・コンダクタンス（Andreev-enhanced conductance）を示す。
【0030】
図２０は、図２２によって示されたグラフ２２００のＶＱＰＣ軸に交わる点線に対応する、約－３．３７５ボルトのＶＱＰＣにおけるＶＳＤの関数として微分コンダクタンスを示す例示および非限定のグラフ２０００を示す。詳細には、グラフ２０００は、デバイス１５１０の接点１５３０における半導体／超伝導体界面でのサブ・ギャップ状態の出現を示す。図２１は、図２２によって示されたグラフ２２００のＶＱＰＣ軸に交わる点線に対応する約－３．７５ボルトのＶＱＰＣにおけるＶＳＤの関数として微分コンダクタンスを示す例示および非限定のグラフ２１００を示す。詳細には、グラフ２１００は、デバイス１５１０の接点１５３０における半導体／超伝導体界面での超伝導ギャップの分光法を示す。図２２は、本明細書中に記載された１つまたは複数の実施形態による、微分コンダクタンス対ＶＱＰＣおよびＶＳＤを示す例示および非限定の対数スケールのグラフ２２００を示す。
【0031】
図２３～図２４は、デバイス１５１０のサイド・ゲートの調整の結果を示す。図２３は、本明細書中に記載された１つまたは複数の実施形態による、微分コンダクタンス対ＶＳＧおよびＶＳＤを示す例示および非限定の線形スケールのグラフ２３００を示す。図２４は、図２３によって示されたグラフ２３００のＶＳＧ軸に交わる実線に対応する約－２．６ボルトのＶＳＧにおけるＶＳＤの関数として微分コンダクタンスを示す例示および非限定のグラフ２４００を示す。
【0032】
図２５～図４４は、本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図を示す。図２５～図４４は、本開示の実施形態が、種々の構成で高透過性半導体／金属界面を備えるデバイスを実施することができることを示す。図２５～図４４に示された各デバイスは、シリコン層の一部（例えば、図５の一部５２０）が除去されたところに成長した半導体を含む。図２５のデバイス２５００は、金属層１４０の連続的なストライプ（stripe）を特徴付ける図６のデバイス６００の例示および非限定の代替実施形態を含むことができる。一実施形態では、デバイス２５００は、図３に示された構造体２１０からの金属層１４０の一部の除去を省略することによって形成され得る。この実施形態では、構造体２５１０は、シリコン層１３０の一部が除去されたところから半導体６２０を成長させることによって形成され得る。
【0033】
図２６のデバイス２６００は、構造体２６１０を形成するために構造体６１０から金属層１４０の一部を除去した後の図６のデバイス６００の例示および非限定の代替実施形態を含むことができる。一実施形態では、金属層１４０の一部は、選択エッチングを使用して構造体２１０から除去され得る。一実施形態では、金属層１４０の一部は、６５℃におけるＨ２Ｏ／Ｈ２Ｏ２／ＮＨ４ＯＨ５：２：１の溶液中で金属層１４０の一部をエッチングすることによって構造体６１０から除去され得る。一実施形態では、構造体６１０から金属層１４０の一部を除去することは、ポジ・レジストとしてＣＳＡＲを使用したＥＢＬパターニングを含むことができる。
【0034】
図２７のデバイス２７００は、金属層１４０の断続したセグメントを特徴付ける図２５のデバイス２５００の例示および非限定の代替実施形態を含むことができる。デバイス２７００は、構造体２７１０を形成するために構造体２５１０から金属層１４０の一部を除去することによって形成され得る。一実施形態では、金属層１４０の一部は、６５℃におけるＨ２Ｏ／Ｈ２Ｏ２／ＮＨ４ＯＨ５：２：１の溶液中で金属層１４０の一部をエッチングすることによって構造体２５１０から除去され得る。一実施形態では、構造体２５１０から金属層１４０の一部を除去することは、ポジ・レジストとしてＣＳＡＲを使用したＥＢＬパターニングを含むことができる。
【0035】
図２８～図３８は、本明細書中に記載された１つまたは複数の実施形態による、異なる特徴を有する複数の金属を使用して実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図を示す。図２８～図３８に示された各金属層は、シリコン層の一部（例えば、図５の一部５２０）が除去されたところに成長した半導体と接続する。図２８～図３８中の各界面は、半導体の成長中にその場で形成される。
【0036】
図２８は、図１～図６に関して上述した金属層１４０とは異なる特性を有する金属層２８１０を備える例示および非限定のデバイス２８００を示す。例えば、金属層１４０がＴｉＮを含む場合、金属層２８１０は、非超伝導体を備えてもよい。別の例として、金属層１４０が強磁性金属を含む場合、金属層２８１０は、超伝導体を含んでもよい。別の例として、金属層１４０が非超伝導体を含む場合、金属層２８１０は、強磁性金属を含んでもよい。一実施形態では、金属層２８１０は、ＴｉＮ、非超伝導体、超伝導体、強磁性金属、またはその組合せを含むことができる。図２９のデバイス２９００は、構造体２９１０を形成するためにデバイス２８００から金属層２８１０の１つまたは複数の一部を除去することによって形成される図２８のデバイス２８００の例示および非限定の代替実施形態を含むことができる。図３０は金属層２８１０と金属層２８１０に重なる金属層１４０との間に半導体６２０を成長させることによって形成された例示および非限定のデバイス３０００を示す。図３１のデバイス３１００は、構造体３１１０を形成するためにデバイス３０００から金属層２８１０の１つまたは複数の一部を除去する図３０のデバイス３０００の例示および非限定の代替実施形態を含むことができる。
【0037】
図３２は、図１～図６に関して上述した金属層１４０とは異なる特性を有する金属層３２１０を備える例示および非限定のデバイス３２００を示す。例えば、金属層１４０が第１の強磁性金属（例えば、ニッケル（Ｎｉ））を備える場合、金属層３２１０は、第２の強磁性金属（例えば、コバルト（Ｃｏ））を備えることができる。別の例として、金属層１４０が第１の非超伝導体（例えば、リン青銅）を備える場合、金属層３２１０は、第２の非超伝導体（例えば、白銅）を備えることができる。別の例として、金属層１４０が第１の超伝導体（例えば、ＴｉＮ）を備える場合、金属層３２１０は、第２の超伝導体（例えば、ニオブ・チタン（ＮｂＴｉ））を備えることができる。
【0038】
図３３は、金属層３２１０、金属層１４０、および金属層３２１０と金属層１４０の両方の下にある金属層２８１０の間に半導体６２０を成長させることによって形成される例示および非限定のデバイス３３００を示す。図３４は、金属層３２１０、金属層１４０、および金属層２８１０の間に半導体６２０を成長させることによって形成される例示および非限定のデバイス３４００を示す。デバイス３４００は、金属層３２１０、金属層１４０、金属層２８１０、および金属層２８１０の下にあるシリコン層（図示せず）によって画定された空洞構造体を備えることができる。一実施形態では、金属層３２１０、金属層２８１０、金属層１４０、およびシリコン層は、空洞構造体の側壁をそれぞれ与える。図３５は、金属層３２１０、金属層１４０、および金属層２８１０の間に半導体６２０を成長させることによって形成される例示および非限定のデバイス３５００を示す。デバイス３５００において、半導体６２０は、金属層２８１０を覆って成長させられる。図３６は、金属層３２１０、金属層１４０、および金属層２８１０の間に半導体６２０を成長させることによって形成される例示および非限定のデバイス３６００を示す。デバイス３６００は、金属層３２１０、金属層１４０、金属層２８１０、および金属層２８１０の下にあるシリコン層（図示せず）によって画定された空洞構造体を備えることができる。一実施形態では、金属層３２１０、金属層２８１０、金属層１４０、およびシリコン層は、空洞構造体の側壁をそれぞれ与える。
【0039】
図３７は、図２８～図３６に関して上述した金属層２８１０と図１～図６に関して上述した金属層１４０との両方とは異なる特性を有する金属層３７１０を備える例示および非限定のデバイス３７００を示す。例えば、金属層１４０が超伝導体を備え、金属層２８１０が第１の強磁性金属（例えば、ニッケル（Ｎｉ））を備える場合、金属層３７１０は第２の強磁性金属（例えば、コバルト（Ｃｏ））を備えることができる。別の例として、金属層１４０が強磁性金属を備え、金属層２８１０が第１の非超伝導体（例えば、リン青銅）を備える場合、金属層３７１０は、第２の非超伝導体（例えば、白銅）を備えることができる。別の例として、金属層１４０が非超伝導体を備え、金属層２８１０が第１の超伝導体（例えば、ＴｉＮ）を備える場合、金属層３７１０は、第２の超伝導体（例えば、ニオブ・チタン（ＮｂＴｉ））を備えることができる。デバイス３７００は、金属層３２１０、金属層１４０、金属層２８１０、金属層３７１０、および金属層３７１０の下にあるシリコン層（図示せず）によって画定された空洞構造体を備えることができる。一実施形態では、金属層３７１０、金属層３２１０、金属層２８１０、金属層１４０、およびシリコン層は、空洞構造体の側壁をそれぞれ与える。
【0040】
図３８は、金属層３７１０、金属層３２１０、金属層１４０、および金属層２８１０の間に半導体６２０を成長させることによって形成される例示および非限定のデバイス３８００を示す。デバイス３８００は、金属層３７１０、金属層３２１０、金属層１４０、金属層２８１０、および金属層２８１０の下にあるシリコン層（図示せず）によって画定された空洞構造体を備えることができる。一実施形態では、金属層３７１０、金属層３２１０、金属層２８１０、金属層１４０、およびシリコン層は、空洞構造体の側壁をそれぞれ与える。
【0041】
図３９～図４３は、本明細書中に記載された１つまたは複数の実施形態による、半導体に重なる金属を用いて実現される高透過性半導体／金属界面を有する例示および非限定のデバイスの断面図を示す。図３９は、金属層１４０の真下に半導体６２０を成長させることによって形成される例示および非限定のデバイス３９００を示す。デバイス３９００は、金属層１４０、および金属層１４０の下にあるシリコン層（図示せず）によって画定された空洞構造体を備えることができる。一実施形態では、金属層１４０およびシリコン層は、空洞構造体の側壁をそれぞれ与える。図４０は、金属層１４０と金属層２８１０の間に半導体６２０を成長させることによって形成される例示および非限定のデバイス４０００を示す。デバイス４０００は、金属層１４０、金属層２８１０、および金属層１４０の下にあるシリコン層（図示せず）によって画定された空洞構造体を備えることができる。一実施形態では、金属層１４０、金属層２８１０、およびシリコン層は、空洞構造体の側壁をそれぞれ与える。
【0042】
図４１は、金属層１４０と金属層２８１０との間に半導体６２０を成長させることによって形成される例示および非限定のデバイス４１００を示す。デバイス４１００は、金属層１４０、金属層２８１０、および金属層２８１０の下にあるシリコン層（図示せず）によって画定された空洞構造体を備えることができる。一実施形態では、金属層１４０、金属層２８１０、およびシリコン層は、空洞構造体の側壁をそれぞれ与える。図４２は、金属層１４０と金属層２８１０の間に半導体６２０を成長させることによって形成される例示および非限定のデバイス４２００を示す。デバイス４２００は、金属層１４０、金属層２８１０、および金属層１４０の下にあるシリコン層（図示せず）によって画定された空洞構造体を備えることができる。一実施形態では、金属層１４０、金属層２８１０、およびシリコン層は、空洞構造体の側壁をそれぞれ与える。図４３は、金属層１４０、金属層２８１０、および金属層３７１０の間に半導体６２０を成長させることによって形成される例示および非限定のデバイス４３００を示す。デバイス４３００は、金属層１４０、金属層２８１０、金属層３７１０、および金属層３７１０の下にあるシリコン層（図示せず）によって画定された空洞構造体を備えることができる。一実施形態では、金属層１４０、金属層２８１０、金属層３７１０、およびシリコン層は、空洞構造体の側壁をそれぞれ与える。
【0043】
図４４は、本明細書中に記載された１つまたは複数の実施形態による、自己整列されるやり方でパターン形成された構造体を用いて実現される高透過性半導体／金属界面を備える例示および非限定のデバイス４４００の断面図を示す。デバイス４４００は、構造体４４１０、４４２０、および４４３０を形成するために、単一のステップで金属層１４０およびシリコン層１３０の一部を除去した後のデバイス１００の例示および非限定の代替実施形態を備えることができる。図４４によって示されるように、構造体４４２０は、シリコン層１３０の一部が除去されたところに成長させられる半導体６２０を備えることができる。一実施形態では、構造体４４１０～４４３０の１つまたは複数は、ゲート構造体を備えることができる。例えば、構造体４４２０は、バック・ゲートを備えることができる。別の例として、構造体４４１０または構造体４４３０あるいはその両方は、スプリット・ゲート電極を備えることができる。別の例として、構造体４４１０または構造体４４３０あるいはその両方は、サイド・ゲート電極を備えることができる。
【0044】
本開示の実施形態に示された半導体ナノワイヤは、横方向空洞の内側で成長され得る。空洞は成長中に半導体を案内するテンプレートとして働くことができるので、このメカニズムは、テンプレートアシスト選択エピタキシ（ＴＡＳＥ）と呼ばれた。テンプレートは、組み込まれた半導体構造体の幾何学的形状を決定し、高透過性半導体／金属界面を有するデバイスの製造で不可欠な役割を果たすことができる。ＴＡＳＥ半導体成長のダイナミクスは、垂直および横方向のＳｉＯ２テンプレートにおいて実現され得る。本明細書中で開示された実施形態は、ハイブリッド超伝導体／半導体デバイスを助けるために、超伝導のＴｉＮセグメントをテンプレートに組み込むことによってＴＡＳＥ技術の能力を拡張することができる。この手法は、ハイブリッドＴＡＳＥと呼ばれる。一例のハイブリッドＴＡＳＥプロセス・フローの概要は、図４５～図５０に示される。
【0045】
ハイブリッド・テンプレートの製造は、上部に薄い単結晶ＳＯＩ層４５３０を有するＢＯＸ層４５２０を特徴付けることができる８インチ（２０．３２ｃｍ）ＳＯＩウェハに基づき得る。図４５の例によって示されるように、ＳＯＩウェハは、埋め込みＳｉＯ２層（例えば、ＢＯＸ層４５２０）によってＳｉ基板４５１０から隔てられた薄いＳｉ層（例えば、ＳＯＩ層）４５３０を備えることができ、図４５のデバイス４５００を形成するためにＴｉＮ４５４０の２５ｎｍの厚膜を用いて金属化され得る。ＢＯＸ層４５２０は、ここに示されたすべてのデバイスについて１５０ｎｍの厚さであり得る。ＳＯＩ層４５３０の厚さは、４０ｎｍから７０ｎｍの範囲であり得る。
【0046】
このプロセス・フローに使用されるＳＯＩ層の（１１０）の方位は、横方向のＴＡＳＥ半導体成長を実現するために一般に使用されるＳＯＩ層の（００１）の方位とは異なり得る。使用される（１１０）ＳＯＩ層のより低い対称性により、例示のプロセス・フローは、それぞれの方向に異なる成長ダイナミクスを利用することによって、単一チップ上に＜００１＞、＜１１０＞、および＜１１１＞の方向に横にＩＩＩ－Ｖナノ構造体を組み込むことができる。ＳＯＩウェハは、ＴｉＮ４５４０の２５ｎｍの厚さの層のスパッタリングによって金属化され得る。ＳＯＩ／ＴｉＮｂｉ層ナノワイヤは、図４６のデバイス４６００を形成するために、単一のステップで、保護されていないＴｉＮおよびＳＯＩ領域のドライ・エッチングによってパターン形成されることができる。これにより、ＴｉＮおよびＳＯＩ構造体が自己整列されることを促進することができる。図４６に示されるように、自己整列されたナノワイヤｂｉ層構造体は、ＴｉＮ４５４０およびＳＯＩ層４５３０にパターン形成され得る。図４６において、ナノワイヤは、正方形で末端をなす。図４７に示されるように、ＴｉＮ４５４０は、この正方形に関して選択的にエッチングされ得る。
【0047】
選択的エッチング・ステップにおいて、ＴｉＮ層４５４０は、図４７のデバイス４７００を形成するために、ワイヤの一端で部分的に除去され得る。構造体は、図４８のデバイス４８００を形成する前にＴｉＮ層４５４０が選択的に除去された領域内で局所的にエッチングされ得る等角の４０ｎｍの厚さのテンプレートＳｉＯ２層４８１０内で覆い隠され得る。これは、デバイス４８００を示す図５１の上から見ているＳＥＭ顕微鏡写真５１００に示される。ＳＯＩナノワイヤ構造体を選択的にエッチングすることにより、ＳｉＯ２およびＴｉＮの側壁を有する中空の空洞４９１０を作成する。Ｓｉワイヤの選択エッチングにより、テンプレートＳｉＯ２およびＴｉＮのストライプによって形成された空洞を作成する。Ｓｉのセグメントは、空洞の端部に留まる。空洞の長さは、図４９のデバイス４９００を形成するためにＳｉのセグメントが空洞の端部に留まるように選ばれるエッチング時間によって決定され得る。これは、デバイス４９００を示す図５２の上から見ているＳＥＭ顕微鏡写真５２００に示される。Ｓｉセグメントは、図５０に示されるように、ＩｎＡｓナノワイヤのエピタキシャル成長のための種として働くことができる。
【0048】
最後のステップでは、ＩｎＡｓナノワイヤ５０１０は、図５０のデバイス５０００を形成するために、ＭＯＶＰＥによってテンプレート構造体の内側で成長させられ得る。これは、デバイス５０００を示す図５３の上から見ているＳＥＭ顕微鏡写真５３００に示される。テンプレート内の残留Ｓｉセグメントは、ＩｎＡｓの成長が始まる核形成種として働くことができる。ＩｎＡｓの成長については、Ｖ／ＩＩＩ材料比は、ナノワイヤがテンプレートを半径方向に満たし、それによってＩｎＡｓ半導体とＴｉＮ超伝導体との間に界面を作成するように調整され得る。したがって、ナノワイヤの高さは、ＳＯＩ層４５３０の厚さ（例えば、４０ｎｍから７０ｎｍ）によって決定することができ、リソグラフィで定められたテンプレートの幅（例えば、４０ｎｍから１００ｎｍ）は、ナノワイヤの幅に設定され得る。ナノワイヤの長さは、典型的には、１μｍとすることができ、ＳｉエッチングおよびＩｎＡｓ成長時間によって調整され得る。テンプレートの内側の前駆体種のトリメチルインジウム（ＴＭＩｎ）およびｔｅｒｔブチルアルシン（ＴＢＡ）の異なる拡散メカニズムにより、成長面（growth front）における有効なＶ／ＩＩＩ比は、空の空洞４９１０のアスペクト比に依存し得る。有効アスペクト比は成長中に変化し得るので、有効なＶ／ＩＩＩ比がナノワイヤの長さの関数として変化し得るだけでなく、｛１１０｝および｛１１１｝Ｂのファセット（facet）の成長速度も変化し得る。ナノワイヤＩｎＡｓは、それがテンプレートの端部に近づくとき、別個の｛１１１｝Ｂのファセットを示し得る。
【0049】
以下の開示は、組み込まれたＴｉＮセグメントを有するテンプレートの製造をより詳細に説明する。一実施形態では、ウェハは、濃縮されたピラニア（硫酸と過酸化水素２：１）内で清浄化され、続いて超純水におけるすすぎがあり、６００ワット（Ｗ）の酸素プラズマにおけるクリーニングがあり得る。一実施形態では、３ｎｍのＳｉＯ２層は、エッチング・ステップによって形成された生来のＳｉＯ２の上部に薄いＳｉＯ２層を付加するために、酸素プラズマ雰囲気中でＡＬＤによって堆積され得る。ＴｉＮの２５ｎｍの厚い層は、図４５に示されるように、ＤＣ反応性マグネトロン・スパッタリングによってウェハ上に堆積され得る。
【0050】
Ｓｉ／ＴｉＮｂｉ層ナノ構造体は誘導結合されたＨＢｒプラズマ・エッチングによってパターン形成され得る。このために、水素シルセスキオキサン（ＨＳＱ）ネガ型レジストの５０ｎｍの厚さのマスクが、１００ｋＶにおける電子線リソグラフィを使用して定められ得る。ＳｉとＴｉＮ層の両方のエッチング後、ＨＳＱマスクは、希フッ酸内で除去され得る。この方式でパターン形成できるＳｉ／ＴｉＮワイヤは、ほぼ２μｍの長さであり、４０ｎｍから１００ｎｍまでの範囲にある幅を有する。このリソグラフィで定められた幅は、後のステージで成長されるＩｎＡｓナノワイヤの最小幅に対応することができる。Ｓｉ／ＴｉＮワイヤは、図４６に示されるように正方形で末端をなし得る。
【0051】
Ｓｉ／ＴｉＮワイヤは、８０ｎｍのＡＲ－Ｐ６２００．０４ポジ型レジスト層の接着を確実にするために、酸素プラズマＡＬＤによって堆積された５ｎｍのＳｉＯ２層に封じ込めることができる。電子線リソグラフィを使用して、正方形をワイヤの一端にパターン形成することができる。図４７に示されるように、ＡＬＤ成長されたＳｉＯ２層は、バッファード・フッ酸（ＢＨＦ）内でエッチングされてもよく、ＴｉＮの正方形は、６５℃におけるＨ２Ｏ、Ｈ２Ｏ２、およびＮＨ４ＯＨ（５：２：１）のウェット・エッチング溶液中で選択的に除去され得る。
【0052】
レジストは、有機溶媒を用いて除去することができ、ＳｉＯ２の４０ｎｍ層は、酸素プラズマＡＬＤを使用して成長され得る。このＳｉＯ２層は、ＩＩＩ－Ｖ構造体の成長を案内することができ、ＳｉＯ２テンプレートと呼ばれる。ＳｉＯ２テンプレートのエッチング速度を低下させるために、デバイスは、６００℃で３０秒間アニールされ得る。ＡＲ－Ｐ６２００．０４ポジ型レジストの８０ｎｍ層に対して電子線リソグラフィを使用するとき、開口部は、前もってＴｉＮがエッチングされたエリアに定めることができる。開口部は、Ａｒ／ＣＨＦ３雰囲気中の反応性イオン・エッチング、およびＢＨＦエッチングを使用してＳｉＯ２テンプレートに転写され得る。このようにして、各ワイヤの端部におけるＳｉの正方形は、露出され得る。一実施形態では、露出したエリアは、ＴｉＮの特徴がテンプレートＳｉＯ２によって保護されたままであるように、犠牲的なＳｉワイヤの上部でＴｉＮストライプと重なるべきではない。この状況は、図４８に示されている。露出したＳｉの正方形は、犠牲的なＳｉ構造体を選択的にエッチングするのを助け、テンプレートＳｉＯ２およびＴｉＮによって形成された空洞を作り出すことができる。エッチングは、８０℃の２％水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液において実行され得る。図４９に示されるように、空洞の長さは、Ｓｉセグメントが残るように選ばれ得るエッチング時間によって決定され得る。エッチングの異方性により、これらのＳｉセグメントは、図５２に示されるように、典型的な｛１１１｝のファセットを示す。それらは、（１１０）のウェハ表面に直交して向けられる。
【0053】
以下の開示は、テンプレート空洞の内側のＩｎＡｓ半導体の成長の一例を詳述する。ＭＯＶＰＥ半導体成長の前に、テンプレートは、希フッ酸（ＤＨＦ）中に浸漬され得る。このエッチングは、エッチングが組み込まれたＴｉＮ領域の下のＳｉＯ２保護層を除去するとともに、水素終端したファセットを作成する間にＳｉ｛１１１｝のシード・ファセット（seed facet）から生来のＳｉＯ２をエッチングするので、２つの目的にかない得る。同時に、内側テンプレートの寸法は、ＤＨＦ中に浸漬中にわずかに増大し得る。この効果は、図５４に見ることができ、ＩｎＡｓナノワイヤは、ＴｉＮ領域よりも約２０ｎｍ広い。
【0054】
ＤＨＦ中でエッチングした後、チップは、ＭＯＶＰＥ成長リアクタ（growth reactor）の中に移されてもよく、そこでチップは、ＴＢＡの流れの下で、６００℃でアニールされ得る。Ｈ２は、キャリア・ガスとして使用されてもよく、ＩｎＡｓ成長は、ＴＭＩｎがリアクタに導入されるときに開始され得る。ＩｎＡｓ成長は、５５０℃または６００℃の温度で、および７０から１５０の間のＶ／ＩＩＩ比で、６０Ｔｏｒｒ（８ｋＰａ）の圧力で実行され得る。典型的な成長時間の例は、４０分から６０分までの範囲である。このように成長させられたナノワイヤの長さは、リアクタ内の成長条件に依存し得るだけでなく、詳細には、テンプレートのアスペクト比および結晶方位、ならびに空洞中に存在する露出されたＴｉＮのエリアにも依存し得る。テンプレートのアスペクト比は、ＳＯＩの厚さ、リソグラフィで定められた幅のテンプレート、およびＳｉバックエッチ長さ（backetch length）によって決定され得る。（例えば、空洞断面積が約９０ｎｍ×１２０ｎｍであり得るとともに、空洞の長さが１μｍの場合）低いアスペクト比を有するテンプレートの内側に成長させられるＩｎＡｓナノワイヤは、同じチップ上の高いアスペクト・テンプレート内のワイヤと比較してより高い成長速度を有し得る。高いアスペクト比を有する典型的なデバイスは、５０ｎｍ×５０ｎｍの断面積、および１μｍを超える長さを特徴とすることができる。成長中に空洞の有効長さが減少するとき、成長面がテンプレート開口部に近づくにつれて成長速度の加速が観察され得る。
【0055】
以下の開示は、一例のデバイスの接触およびゲートを詳述する。ＩｎＡｓ成長後、ＰＭＭＡ６６９．０４（３００ｎｍ）、およびＡＲ－Ｐ６７２．０３（１００ｎｍ）レジストの二層は、回転されてもよく、デバイス接点は、電子線リソグラフィを用いてパターン形成されてもよい。比１：２を有するメチル・イソブチル・ケトン（ＭＩＢＫ）とイソプロパノール（ＩＰＡ）のレジスト現像の後、ＳｉＯ２テンプレートは、接触エリア内でＢＨＦを用いて局所的にエッチングされ得、次に、露出されたＩｎＡｓ領域は、Ｔｉ（１０ｎｍ）およびＡｕ（１５０ｎｍ）の蒸発前に、２％硫化アンモニウム溶液中に浸漬によって不動態化され得る。ジメチル・スルホキシド（ＤＭＳＯ）中のリフト・オフの後、ＡＲ－Ｐ６７２．０３（１００ｎｍ）の単層は、回転されてもよく、ゲート構造体は、電子線リソグラフィによってパターン形成されてもよい。レジストは、ＭＩＢＫ：ＩＰＡ（１：２）中で現像されてもよく、Ｔｉ（５ｎｍ）およびＡｕ（２０ｎｍ）の層は、蒸発され得、リフト・オフは、ＤＭＳＯ中で実行されてもよい。Ｓｉハンドル・ウェハは、さらなるバックゲートとして使用され得る。それは、ＢＨＦ中で生来のＳｉＯ２のエッチング、およびＴｉ（５ｎｍ）およびＰｔ（４０ｎｍ）の蒸着によって接触されてもよい。このステップ中、チップ上のデバイスは、光レジストの６．２μｍの厚さの層によって保護され得る。
【0056】
図５４～図５６は、本明細書中に記載された１つまたは複数の実施形態による、線Ｂ－Ｂに沿った図５０のデバイス５０００の例示および非限定のＴＥＭ断面図を示す。図５４は、半導体５４２０の成長中にその場で形成される金属層５４１０（例えば、ＴｉＮ）と半導体５４２０（例えば、ＩｎＡｓ）との間の高透過性界面を示す図５４００を示す。図５５は、図５４の金属層５４１０と半導体５４２０との間の高透過性界面の領域５４３０を示す拡大図５５００を示す。図５６は、図５４の半導体５４２０の領域５４４０を示す拡大図５６００を示す。図５６によって示されるように、半導体５４２０は、粒界を有さない単結晶構造体を含んでもよい。
【0057】
図５４～図５５は、図５３に示された線５３１０の眺めからとった図５０のデバイス５０００の例示および非限定のＴＥＭ断面図を示す。図５４は、線５３１０の眺めからの金属層４５４０と半導体５０１０との間の高透過性界面を示す図５４００を示す。図５５は、図５４の金属層４５４０と半導体５０１０との間の高透過性界面の領域５４１０を示す拡大図５５００を示す。
【0058】
図５６は、本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を促進することができる例示および非限定の方法５６００の流れ図を示す。本明細書中に記載された他の実施形態に用いられる要素のような繰り返しの説明は、簡潔にするために省略される。５６１０において、方法５６００は、ウェハを覆ってＳＯＩ（例えば、図１のシリコン層１３０）を形成することを含むことができる。５６２０において、方法５６００は、ＳＯＩ上に金属（例えば、図１の金属層１４０）を堆積させることを含むことができる。５６３０において、方法５６００は、金属をドライ・エッチングし、ＳＯＩをドライ・エッチングすることによって構造体（例えば、図２の構造体２１０）を形成することを含むことができる。５６４０において、方法５６００は、構造体を覆ってテンプレートを形成することを含むことができる。５６５０において、方法５６００は、金属の下の除去のためにＳＯＩの一部（例えば、図５の一部５２０）をエッチングすることを含むことができる。５６６０において、方法５６００は、ＳＯＩの一部が除去されたところに半導体（例えば、図６の半導体６２０）を成長させることを含むことができる。
【0059】
一実施形態では、金属は、ＴｉＮ、超伝導体、非超伝導体、強磁性金属、またはその組合せを含む。一実施形態では、テンプレートは、半導体の幾何学的形状を決定する。一実施形態では、半導体を成長させることは、ＭＯＶＰＥを用いて実施される。一実施形態では、金属と半導体との間の界面は、半導体の成長中にその場で形成される。一実施形態では、方法５６００は、除去のためにＳＯＩの一部をエッチングする前にフッ化水素酸エッチを使用してＳＯＩを露出させることをさらに含む。一実施形態では、方法５６００は、金属を堆積させる前にＳＯＩ上に誘電体を堆積させることをさらに含む。
【0060】
図５７は、本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を促進することができる別の例示および非限定の方法の流れ図を示す。本明細書中に記載された他の実施形態に用いられる要素のような繰り返しの説明は、簡潔にするために省略される。５７１０において、方法５７００は、除去のためにシリコン要素の一部（例えば、一部５２０）をエッチングすることによって金属要素（例えば、図５の構造体５１０の金属層１４０）およびシリコン要素（例えば、構造体５１０のシリコン層１３０）を備えるテンプレート構造体を形成することを含むことができる。５７２０において、方法５７００は、シリコン要素の一部が除去されたところに半導体を成長させることによって金属要素と半導体（例えば、図６の半導体６２０）との間に界面を作成することを含むことができる。
【0061】
一実施形態では、シリコン要素は、シリコン・オン・インシュレータ、多結晶シリコン、またはその組合せを含む。一実施形態では、エッチングの後に残るシリコン要素（例えば、図６の構造体６１０のシリコン層１３０）の残留部分は、半導体の成長を開始させる核形成種を与える。一実施形態では、半導体は、ＩＩＩ－Ｖ族半導体である。一実施形態では、テンプレート構造体は、金属要素およびシリコン要素に重なる誘電体層（例えば、図５の誘電体層４１０）をさらに備える。一実施形態では、シリコン要素は、（１１０）の結晶方位を含む。一実施形態では、テンプレート構造体は、シリコン・ウェハ上に形成される。一実施形態では、方法５７００は、金属要素およびシリコン要素を自己整列するように単一のステップで金属層およびシリコン層をドライ・エッチングすることをさらに含むことができる。
【0062】
図５８は、本明細書中に記載された１つまたは複数の実施形態による、高透過性半導体／金属界面を促進することができる別の例示および非限定の方法の流れ図を示す。本明細書中に記載された他の実施形態に用いられる要素のような繰り返しの説明は、簡潔にするために省略される。５８１０において、方法５８００は、金属要素（例えば、図５の構造体５１０の金属層１４０）を備える第１の側壁と、シリコン要素（例えば、構造体５１０のシリコン層１３０）を備える第２の側壁とを含む空洞構造体を形成することを含むことができる。５８２０において、方法５８００は、金属要素と半導体との間に界面を形成するために核形成種としてシリコン要素を用いて空洞構造体内に半導体（例えば、図６の半導体６２０）を成長させることを含むことができる。
【0063】
一実施形態では、空洞構造体は、シリコン・オン・インシュレータ・ウェハに重なる。一実施形態では、空洞構造体を形成することは、除去のためにシリコン要素の一部（例えば、図５の一部５２０）をエッチングすることを含む。一実施形態では、空洞構造体の長さは、空洞構造体を形成するために使用されるエッチング時間に対応する。一実施形態では、半導体の高さは、空洞構造体に重なる誘電体層の厚さによって決定される。一実施形態では、半導体の成長は、空洞構造体の１つまたは複数の幾何学的形状によって案内される。
【0064】
本開示主題の様々な態様に内容を与えるために、図５９および以下の説明は、本開示主題の様々な態様を実施することができる適切な環境の一般的な説明を与えるものである。図５９は、本開示の様々な態様を実施するための適切な動作環境５９００がコンピュータ５９１２を含むこともできることを示す。コンピュータ５９１２は、処理装置５９１４と、システム・メモリ５９１６と、システム・バス５９１８とを含むこともできる。システム・バス５９１８は、限定するものではないがシステム・メモリ５９１６を含むシステム構成要素を処理装置５９１４に結合する。処理装置５９１４は、様々な利用可能なプロセッサのいずれかであり得る。デュアル・マイクロプロセッサおよび他のマルチプロセッサ・アーキテクチャは、処理装置５９１４として用いることもできる。システム・バス５９１８は、メモリ・バスもしくはメモリ・コントローラ、周辺装置用バスもしくは外部バス、または任意の種々の利用可能なバス・アーキテクチャを使用するローカル・バス、あるいはその組合せを含むいくつかのタイプのバス構造体のいずれかであってもよく、限定するものではないが、ＩＳＡ（Industrial Standard Architecture）、ＭＳＡ（Micro-Channel Architecture）、ＥＩＳＡ（Extended ISA）、ＩＤＥ（Intelligent Drive Electronics）、ＶＬＢ（VESALocal Bus）、ＰＣＩ（Peripheral Component Interconnect）、カード・バス、ＵＳＢ（Universal Serial Bus）、ＡＧＰ（Advanced Graphics Port）、ＦｉｒｅＷｉｒｅ（ＩＥＥＥ１０９４）、およびＳＣＳＩ（Small Computer Systems Interface）を含む。システム・メモリ５９１６は、揮発性メモリ５９２０および不揮発性メモリ５９２２を含むこともできる。起動中などにコンピュータ５９１２内の要素間で情報を転送するための基本ルーチンを含むＢＩＯＳ（Basic Input/Output System）は、不揮発性メモリ５９２２内に記憶される。例示および非限定として、不揮発性メモリ５９２２は、リード・オンリ・メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュ・メモリ、または不揮発性ランダム・アクセス・メモリ（ＲＡＭ）（例えば、強誘電体ＲＡＭ（ＦｅＲＡＭ））を含み得る。揮発性メモリ５９２０は、外部キャッシュ・メモリとして働くランダム・アクセス・メモリ（ＲＡＭ）を含むこともできる。例示および非限定として、ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ダブル・データ・レートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）、エンハンストＳＤＲＡＭ（ＥＳＤＲＡＭ）、シンクリンクＤＲＡＭ（ＳＬＤＲＡＭ）、ダイレクト・ラムバスＲＡＭ（ＤＲＲＡＭ）、ダイレクト・ラムバス・ダイナミックＲＡＭ（ＤＲＤＲＡＭ）、およびラムバス・ダイナミックＲＡＭなどの多くの形態で利用可能である。
【0065】
コンピュータ５９１２は、取り外し可能／取り外し不可能な揮発性／不揮発性のコンピュータ記憶媒体を含むこともできる。図５９は、例えば、ディスク・ストレージ５９２４を示す。ディスク・ストレージ５９２４は、磁気ディスク・ドライブ、フロッピー（Ｒ）・ディスク・ドライブ、テープ・ドライブ、Ｊａｚドライブ、Ｚｉｐドライブ、ＬＳ－１００ドライブ、フラッシュ・メモリ・カード、またはメモリ・スティックなどのデバイスを含むこともできるが、これらに限定されない。コンパクト・ディスクＲＯＭデバイス（ＣＤ－ＲＯＭ）、ＣＤ記録可能ドライブ（ＣＤ－Ｒドライブ）、ＣＤ書き換え可能ドライブ（ＣＤ－ＲＷドライブ）、またはデジタル・バーサタイル・ディスクＲＯＭドライブ（ＤＶＤ－ＲＯＭ）などの光ディスク・ドライブを含むが、これらに限定されないディスク・ストレージ５９２４は、別々に、または他の記憶媒体と組み合わせて、記憶媒体を含むこともできる。システム・バス５９１８へのディスク・ストレージ５９２４の接続を容易にするために、典型的には、界面５９２６などの取り外し可能／取り外し不可能な界面が使用される。図５９は、ソフトウェアが、適切な動作環境５９００において説明されるユーザと基本的なコンピュータ・リソースとの間の橋渡し役として働くことも示す。そのようなソフトウェアは、例えば、オペレーティング・システム５９２８を含むこともできる。ディスク・ストレージ５９２４に記憶することができるオペレーティング・システム５９２８は、コンピュータ５９１２のリソースを制御し、割り当てるために働く。システム・アプリケーション５９３０は、例えば、システム・メモリ５９１６またはディスク・ストレージ５９２４のどちらかに記憶されたプログラム・モジュール５９３２およびプログラム・データ５９３４を通じてオペレーティング・システム５９２８によるリソースの管理を利用する。本開示は様々なオペレーティング・システムまたはオペレーティング・システムの組合せを用いて実施されてもよいことを理解されたい。ユーザは、入力装置５９３６によってコンピュータ５９１２にコマンドまたは情報を入力する。入力装置５９３６は、マウス、トラックボール、スタイラスなどのポインティング・デバイス、タッチ・パッド、キーボード、マイクロホン、ジョイスティック、ゲーム・パッド、衛星放送受信アンテナ、スキャナ、ＴＶチューナ・カード、デジタル・カメラ、デジタル・ビデオ・カメラ、Ｗｅｂカメラなどを含むが、これらに限定されない。これらおよび他の入力装置は、インタフェース・ポート５９３８を介してシステム・バス５９１８を通じて処理装置５９１４に接続する。インタフェース・ポート５９３８には、例えば、シリアル・ポート、パラレル・ポート、ゲーム・ポート、およびＵＳＢ（Universal Serial Bus）が含まれる。出力装置５９４０は、入力装置５９３６として同じタイプのポートのいくつかを使用する。このようにして、例えば、ＵＳＢポートが、コンピュータ５９１２へ入力を与えるとともに、コンピュータ５９１２から出力装置５９４０へ情報を出力するために使用され得る。出力アダプタ５９４２は、特殊なアダプタを必要とする出力装置５９４０の中でも特に、モニタ、スピーカ、およびプリンタのような何らかの出力装置５９４０が存在することを示すために与えられる。出力アダプタ５９４２には、例示および非限定として、出力装置５９４０とシステム・バス５９１８との間の接続の手段を与えるビデオ・カードおよびサウンド・カードが含まれる。遠隔コンピュータ５９４４など、他のデバイス、またはデバイスのシステム、あるいはその両方が、入力機能と出力機能の両方を与えることが留意され得る。
【0066】
コンピュータ５９１２は、遠隔コンピュータ５９４４などの１つまたは複数の遠隔コンピュータへの論理接続を使用してネットワーク化された環境中で動作することができる。遠隔コンピュータ５９４４は、コンピュータ、サーバ、ルータ、ネットワークＰＣ、ワークステーション、マイクロプロセッサ・ベースの機器、ピア・デバイス、またはその他の一般的なネットワーク・ノードなどであり得、典型的には、コンピュータ５９１２に関連して多くの要素または説明された上記要素を含み得る。簡潔にするために、たった１つのメモリ・ストレージ・デバイス５９４６が、遠隔コンピュータ５９４４と共に示されている。遠隔コンピュータ５９４４は、ネットワーク・インタフェース５９４８を通じてコンピュータ５９１２に論理的に接続され、次いで、通信接続５９５０を介して物理的に接続される。ネットワーク・インタフェース５９４８は、ローカル・エリア・ネットワーク（ＬＡＮ）、広域ネットワーク（ＷＡＮ）、セルラー・ネットワークなどの有線通信ネットワーク、または無線通信ネットワーク、あるいはその両方を包含する。ＬＡＮ技術は、光ファイバ分散データ・インタフェース（ＦＤＤＩ）、銅線分散データ・インタフェース（ＣＤＤＩ）、イーサネット（Ｒ）、トークン・リングなどを含む。ＷＡＮ技術は、ポイント・ツー・ポイント・リンク、総合デジタル通信網（ＩＳＤＮ）およびそれらの変形のような回路交換網、パケット交換網、およびデジタル加入者回線（ＤＳＬ）を含むが、これらに限定されない。通信接続５９５０は、ネットワーク・インタフェース５９４８をシステム・バス５９１８に接続するために用いられるハードウェア／ソフトウェアを指す。通信接続５９５０は、説明を明確にするために、コンピュータ５９１２の内側に示されているが、通信接続５９５０は、コンピュータ５９１２の外部にあることもできる。ネットワーク・インタフェース５９４８に接続するためのハードウェア／ソフトウェアは、単に例示のために、通常の電話等級のモデム、ケーブル・モデム、およびＤＳＬモデムを含むモデム、ＩＳＤＮアダプタ、およびイーサネット（Ｒ）・カードなどの、内部および外部の技術を含むこともできる。
【0067】
本発明は、任意の可能な技術的詳細レベルの統合で、システム、方法、装置、またはコンピュータ・プログラム製品、あるいはその組合せであり得る。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令を有する１つ（または複数）のコンピュータ可読記憶媒体を含むことができる。コンピュータ可読ストレージ媒体は、命令実行デバイスによって使用するための命令を保持し、記憶することができる有形のデバイスであり得る。コンピュータ可読記憶媒体は、例えば、電子ストレージ・デバイス、磁気ストレージ・デバイス、光ストレージ・デバイス、電磁ストレージ・デバイス、半導体ストレージ・デバイス、またはこれらの任意の適切な組合せであり得るが、これらに限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的リストは、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、消去可能プログラマブル・リード・オンリ・メモリ（ＥＰＲＯＭ、またはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ポータブル・コンパクト・ディスク・リード・オンリ・メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチカードまたは命令を記録させた溝の中の隆起構造などの機械的にエンコードされるデバイス、およびこれらの任意の適切な組合せを含むこともできる。本明細書中で使用されるとき、コンピュータ可読記憶媒体は、それ自体が、電波または他の自由に伝搬する電磁波、導波管または他の伝送媒体を通じて伝搬する電磁波（例えば、光ファイバ・ケーブルを通過する光パルス）、あるいはワイヤを通じて伝送される電気信号などの一過性の信号であると解釈されるべきではない。
【0068】
本明細書中に記載されたコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体から各コンピューティング・デバイス／処理デバイスへ、またはネットワーク（例えば、インターネット、ローカル・エリア・ネットワーク、広域ネットワーク、または無線ネットワーク、あるいはその組合せ）を介して外部コンピュータまたは外部ストレージ・デバイスへダウンロードされ得る。このネットワークは、銅伝送ケーブル、光伝送ファイバ、無線送信、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを含み得る。各コンピューティング・デバイス／処理デバイス内のネットワーク・アダプタ・カードまたはネットワーク・インタフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、このコンピュータ可読プログラム命令を各コンピューティング・デバイス／処理デバイス内のコンピュータ可読記憶媒体に格納するために送る。本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路のための構成データ、あるいは、Ｓｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または同様のプログラミング言語などの手続き型プログラミング言語を含む１つまたは複数のプログラミング言語の任意の組合せで記述されたソース・コードまたはオブジェクト・コードであり得る。コンピュータ可読プログラム命令は、ユーザのコンピュータ上で全面的に実行することができ、スタンドアロン・ソフトウェア・パッケージとしてユーザのコンピュータ上で部分的に実行することができ、ユーザのコンピュータ上で部分的におよび遠隔コンピュータ上で部分的に実行することができ、あるいは遠隔コンピュータまたはサーバ上で全面的に実行することができる。後者のシナリオでは、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）または広域ネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを通じてユーザのコンピュータに接続することができ、あるいは接続は、（例えば、インターネット・サービス・プロバイダを使用してインターネットを通じて）外部コンピュータに対して行われ得る。一部の実施形態では、本発明の態様を実行するために、例えばプログラマブル論理回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路は、電子回路をパーソナライズするために、コンピュータ可読プログラム命令の状態情報を利用することによって、コンピュータ可読プログラム命令を実行することができる。
【0069】
本発明の態様は、本明細書において、本発明の実施形態に従って、方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照して説明される。フローチャート図またはブロック図あるいはその両方の各ブロック、およびフローチャート図またはブロック図あるいはその両方におけるブロックの組合せが、コンピュータ可読プログラム命令によって実施され得るということが理解されよう。これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラム可能なデータ処理装置のプロセッサによって実行される命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックに指定される機能／動作を実施する手段を作り出すべく、汎用コンピュータ、専用コンピュータ、または他のプログラム可能なデータ処理装置のプロセッサに与えられてマシンを作り出すものであってよい。これらのコンピュータ可読プログラム命令はまた、命令が記憶されたコンピュータ可読ストレージ媒体がフローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックに指定される機能／動作の態様を実施する命令を含んでいる製品を含むように、コンピュータ可読ストレージ媒体に記憶され、コンピュータ、プログラム可能なデータ処理装置、または他のデバイス、あるいはその組合せに特定のやり方で機能するように指示することができるものであってもよい。コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラム可能な装置、または他のデバイス上で実行される命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックに指定される機能／動作を実施するように、コンピュータにより実施されるプロセスを生成するべく、コンピュータ、他のプログラム可能なデータ処理装置、または他のデバイスに読み込まれ、コンピュータ、他のプログラム可能な装置、または他のデバイス上で一連の演算動作を実行させるものであってもよい。
【0070】
図中のフローチャート図およびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実施に係るアーキテクチャ、機能性、および動作を示す。これに関連して、フローチャート図またはブロック図中の各ブロックは、指定された論理機能を実施するための１つまたは複数の実行可能な命令を含むモジュール、セグメント、または命令の一部を表すことができる。一部の代替の実施では、ブロックに示された機能は、図に示された順序以外で行われてもよい。例えば、連続して示された２つのブロックは、含まれている機能性に応じて、実際には、ほぼ同時に実行されてもよく、または場合によっては、ブロックは、逆の順序で実行されてもよい。ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方におけるブロックの組合せは、指定された機能または動作を実行する、あるいは専用ハードウェアおよびコンピュータ命令の組合せを実行する専用のハードウェアベースのシステムによって実施することができるということにも留意されたい。
【0071】
本主題は、１つのコンピュータまたは複数のコンピュータあるいはその両方で実行されるコンピュータ・プログラム製品のコンピュータ実行可能命令の一般的な文脈において上に説明されてきたが、当業者は、本開示が他のプログラム・モジュールと組み合わせて実施することもできるまたは実施されてもよいということを認識するであろう。概して、プログラム・モジュールは、特定のタスクを実行するまたは特定の抽象データ型を実施するあるいはその両方を行うルーチン、プログラム、コンポーネント、データ構造などを含む。また、当業者は、本発明のコンピュータ実装方法は、シングル・プロセッサ・コンピュータ・システムまたはマルチ・プロセッサ・コンピュータ・システム、ミニ・コンピューティング・デバイス、メインフレーム・コンピュータ、ならびにコンピュータ、ハンドヘルド・コンピューティング・デバイス（例えば、ＰＤＡ、電話）、マイクロプロセッサ・ベースまたはプログラム可能な家電または産業用電子機器などを含む他のコンピュータ・システム構成を用いて実施され得るということを理解するであろう。示された態様は、通信ネットワークを通じてリンクされる遠隔処理デバイスによってタスクが実行される分散コンピューティング環境において実施することもできる。しかしながら、本開示の態様の全部ではないとしても一部は、スタンドアロン・コンピュータ上で実施されてもよい。分散コンピューティング環境において、プログラム・モジュールは、ローカル・メモリ・ストレージ・デバイスと遠隔メモリ・ストレージ・デバイスの両方に位置し得る。例えば、１つまたは複数の実施形態において、コンピュータ実行可能コンポーネントは、１つまたは複数の分散メモリ・ユニットを含み得るまたはそれで較正され得るメモリから実行され得る。本明細書中で使用されるとき、用語「メモリ」および「メモリ・ユニット」は、相互交換可能である。さらに、本明細書中に記載された１つまたは複数の実施形態は、分散方式で、例えば、１つまたは複数の分散メモリ・ユニットからのコードを実行するように組み合わされるまたは協働する複数のプロセッサで、コンピュータ実行可能コンポーネントのコードを実行することができる。本明細書中で使用されるとき、用語「メモリ」は、１つの位置における単一のメモリまたはメモリ・ユニット、あるいは１つまたは複数の位置における複数のメモリまたはメモリ・ユニットを包含することができる。
【0072】
本出願において使用されるとき、「コンポーネント」、「システム」、「プラットフォーム」、「インタフェース」などの用語は、１つまたは複数の特定の機能性を含むコンピュータに関連した実体または動作可能なマシンに関連した実体を指すことができる、または含むことができる、あるいはその両方であることができる。本明細書で開示される実体は、ハードウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアのいずれかであり得る。例えば、コンポーネントは、プロセッサ上で実行しているプロセス、プロセッサ、オブジェクト、実行ファイル、実行のスレッド、プログラム、またはコンピュータ、あるいはその組合せであり得るが、これらに限定されない。例示として、サーバ上で実行しているアプリケーションとサーバの両方は、コンポーネントであり得る。１つまたは複数のコンポーネントが、プロセス内または実行のスレッド内あるいはその両方に存在することができ、コンポーネントは、１つのコンピュータ上に局在する、または２つ以上のコンピュータ間で分散される、あるいはその両方であることが可能である。別の例では、各コンポーネントは、様々なデータ構造を記憶した様々なコンピュータ可読媒体から実行することができる。コンポーネントは、１つまたは複数のデータ・パケット（例えば、ローカル・システム内または分散システム内の別のコンポーネントとやりとりするか、またはインターネットなどのネットワークを経由して、信号を介して他のシステムとやりとりするか、あるいはその両方によってやりとりする１つのコンポーネントからのデータ）を有する信号などに従って、ローカル・プロセスまたは遠隔プロセスあるいはその両方によって通信することができる。別の例として、コンポーネントは、プロセッサによって実行されるソフトウェアまたはファームウェア・アプリケーションによって動作させられる、電気回路または電子回路によって動作させられる機械部品によって提供される特定の機能性を有する装置であることができる。そのような場合、プロセッサは、装置の内部または外部にあることができ、ソフトウェアまたはファームウェア・アプリケーションの少なくとも一部を実行することができる。さらに別の例として、コンポーネントは、機械部品なしで電子コンポーネントを通じて特定の機能性を提供する装置であることができ、電子コンポーネントは、電子コンポーネントの機能性の少なくとも一部を与えるソフトウェアまたはファームウェアを実行するためのプロセッサまたは他の手段を含むことができる。一態様では、コンポーネントは、例えばクラウド・コンピューティング・システム内で、仮想マシンを介して電子コンポーネントをエミュレートすることができる。
【0073】
加えて、「または」という用語は、排他的な「または」ではなく、包含的な「または」を意味するように意図されている。すなわち、別段指定されない限り、または文脈から明らかでない限り、「ＸがＡまたはＢを採用する」は、自然な包含的順列のいずれかを意味するように意図されている。すなわち、ＸがＡを採用する、ＸがＢを採用する、またはＸがＡとＢの両方を採用する場合、「ＸがＡまたはＢを採用する」が、前述の例のいずれかにおいて満たされる。また、本明細書および添付の図面に使用されるとき、冠詞「ａ」および「ａｎ」は、単数形を対象にすることが別段指定されない限り、または文脈から明らかでない限り、「１つまたは複数」を意味すると一般に解釈されるべきである。本明細書中で使用されるとき、「例」または「例示的」あるいはその両方の用語は、一例、例、または例示として働くことを意味するために利用される。誤解を避けるために、本明細書中で開示された主題は、そのような例によって限定されない。加えて、「例」または「例示的」あるいはその両方として本明細書中に記載された任意の態様または設計は、他の態様または設計よりも好ましいまたは有利であると必ずしも解釈されず、当業者に知られている同等の例示的な構造および技術を除外するように意図されていない。
【0074】
本明細書において用いられるとき、用語「プロセッサ」は、シングルコア・プロセッサ、ソフトウェアのマルチスレッド実行機能を有するシングル・プロセッサ、マルチコア・プロセッサ、ソフトウェアのマルチスレッド実行機能を有するマルチコア・プロセッサ、ハードウェアのマルチスレッド技術を有するマルチコア・プロセッサ、並列プラットフォーム、および分散共有メモリを備える並列プラットフォームを含むが、これらに限定されない、実質的に任意の計算処理装置またはデバイスを指し得る。さらに、プロセッサは、集積回路、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル・ロジック・コントローラ（ＰＬＣ）、複合プログラマブル論理デバイス（ＣＰＬＤ）、個別のゲートまたはトランジスタ論理、個別のハードウェア・コンポーネント、あるいは本明細書に記載された機能を実行するように設計されたこれらの任意の組合せを指すことができる。さらに、プロセッサは、空間利用を最適化し、またはユーザ機器の性能を向上するために、限定するものではないが、分子および量子ドット・ベースのトランジスタ、スイッチ、およびゲートなど、ナノスケール・アーキテクチャを利用することができる。プロセッサは、計算処理ユニットの組合せとして実施することもできる。本開示では、コンポーネントの動作および機能性に関連する「記憶する」、「ストレージ」、「データ記憶」、「データ・ストレージ」、「データベース」、および実質的に任意の他の情報ストレージ・コンポーネントなどの用語は、「メモリ・コンポーネント」、「メモリ」内に具現化された実体、またはメモリを備えるコンポーネントを指すために利用される。本明細書中に記載されたメモリまたはメモリ・コンポーネントあるいはその両方は、揮発性メモリまたは不揮発性メモリのどちらかであることができ、あるいは揮発性メモリと不揮発性メモリの両方を含み得ることを理解されたい。例示および非限定として、不揮発性メモリには、リード・オンリ・メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ）、フラッシュ・メモリ、または不揮発性ランダム・アクセス・メモリ（ＲＡＭ）（例えば、強誘電体ＲＡＭ（ＦｅＲＡＭ）が含まれ得る。揮発性メモリには、例えば、外部キャッシュ・メモリとして働くことができるＲＡＭが含まれ得る。例示および非限定として、ＲＡＭは、シクロクロスＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ダブル・データ・レートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）、エンハンストＳＤＲＡＭ（ＥＳＤＲＡＭ）、シンクリンクＤＲＡＭ（ＳＬＤＲＡＭ）、ダイレクト・ラムバスＲＡＭ（ＤＲＲＡＭ）、ダイレクト・ラムバス・ダイナミックＲＡＭ（ＤＲＤＲＡＭ）、およびラムバス・ダイナミックＲＡＭ（ＲＤＲＡＭ）などの多くの形態で利用可能である。さらに、本明細書におけるシステムまたはコンピュータ実装方法の開示されたメモリ・コンポーネントは、限定するものではないが、これらのメモリ、および任意の他の適切なタイプのメモリを含むことが意図されている。
【0075】
前述したものは、システムおよびコンピュータ実装方法の単なる例を含む。当然ながら、本開示を説明するために、コンポーネントまたはコンピュータ実装方法の考えられるすべての組合せについて説明することはできず、当業者は、本発明に関する多くのさらなる組合せおよび置換が可能であることを認識することができる。さらに、「含む」、「有する」、「所有する」などの用語が、詳細な説明、特許請求の範囲、付録、および図面において使用される範囲では、それらの用語は、「備える」が特許請求における移行語として使用されるときに解釈されるように、用語「備える」と同様に包含的であることが意図される。
【0076】
連邦政府による資金提供を受けた研究開発に関する声明
本発明は、国防高等研究計画局（ＤＡＲＰＡ）により授与された１４０Ｄ６３１８Ｃ００２８の下で政府の支援を受けてなされた。政府は、本発明に対して一定の権利を有する。
本発明は、国防高等研究計画局（ＤＡＲＰＡ）により授与された１４０Ｄ６３１８Ｃ００２８の下で政府の支援を受けてなされた。政府は、本発明に対して一定の権利を有する。
【0077】
例示のために様々な実施形態の説明を示してきたが、網羅的なものではなく、または開示した実施形態に限定されるものではない。多くの変更および変形が、説明した実施形態の範囲および思想から逸脱することなく、当業者に明らかであろう。本明細書中で使用される専門用語は、実施形態の原理、市場に見られる技術を上回る実際の応用または技術的改善を最もよく説明するように、あるいは本明細書中で開示された実施形態を当業者が理解することを可能にするように選ばれた。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【国際調査報告】