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特表2023-549413チップポートの状態を検出するための検出回路、チップ及び通信端末
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-11-24
(54)【発明の名称】チップポートの状態を検出するための検出回路、チップ及び通信端末
(51)【国際特許分類】
G01R 31/28 20060101AFI20231116BHJP
H01L 21/822 20060101ALI20231116BHJP
H03K 5/08 20060101ALN20231116BHJP
【ＦＩ】
G01R31/28 V
H01L27/04 T
H01L27/04 B
H03K5/08 E
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023529971
(86)(22)【出願日】2021-11-16
(85)【翻訳文提出日】2023-07-14
(86)【国際出願番号】 CN2021130951
(87)【国際公開番号】W WO2022100756
(87)【国際公開日】2022-05-19
(31)【優先権主張番号】202011276886.4
(32)【優先日】2020-11-16
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】523180159
【氏名又は名称】上海唯捷創芯電子技術有限公司
【氏名又は名称原語表記】ＳＨＡＮＧＨＡＩ ＶＡＮＣＨＩＰ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．
(74)【代理人】
【識別番号】100179969
【弁理士】
【氏名又は名称】駒井 慎二
(72)【発明者】
【氏名】王 永壽
(72)【発明者】
【氏名】高 晨▲ヨウ▼
(72)【発明者】
【氏名】林 昇
【テーマコード（参考）】
2G132
5F038
5J039
【Ｆターム（参考）】
2G132AD03
2G132AK09
2G132AK22
5F038BB05
5F038BB09
5F038CD02
5F038DF08
5F038DT12
5F038DT13
5F038DT19
5F038EZ20
5J039DA09
5J039MM03
5J039MM04
(57)【要約】
【課題】チップポート状態の検出回路、チップおよび通信端末を提供する。
【解決手段】チップポート状態の検出回路は、ポート検出変換回路によって検出待ちポートの状態を対応する電圧に変換し、第１のコンパレータ及び第２のコンパレータにそれぞれ出力し、対応する入力基準電圧と比較した後、チップＩＤ判断回路にロジック信号を出力し、チップ検出待ちポート状態に対応するチップＩＤを得、複数の同じチップを区別することができる。一方、動的バイアス電流発生回路によって、電源電圧の確立が開始してから確立が完了する前に、また電源電圧の確立が完了した後に、それぞれ第１のコンパレータ及び第２のコンパレータにバイアス電流及び静的動作点を提供することにより、通信端末がチップを識別する前に、チップの検出待ちポート状態の検出を完了し、チップの検出待ちポートを迅速に検出できるだけでなく、チップポート状態の検出回路の静的低消費電力且つリアルタイムで検出する要求を満たすことができる。
【選択図】図１
【解決手段】チップポート状態の検出回路は、ポート検出変換回路によって検出待ちポートの状態を対応する電圧に変換し、第１のコンパレータ及び第２のコンパレータにそれぞれ出力し、対応する入力基準電圧と比較した後、チップＩＤ判断回路にロジック信号を出力し、チップ検出待ちポート状態に対応するチップＩＤを得、複数の同じチップを区別することができる。一方、動的バイアス電流発生回路によって、電源電圧の確立が開始してから確立が完了する前に、また電源電圧の確立が完了した後に、それぞれ第１のコンパレータ及び第２のコンパレータにバイアス電流及び静的動作点を提供することにより、通信端末がチップを識別する前に、チップの検出待ちポート状態の検出を完了し、チップの検出待ちポートを迅速に検出できるだけでなく、チップポート状態の検出回路の静的低消費電力且つリアルタイムで検出する要求を満たすことができる。
【選択図】図１
【特許請求の範囲】
【請求項1】
チップポート状態の検出回路において、ポート検出変換回路と、基準電圧発生回路と、第１のコンパレータと、第２のコンパレータと、動的バイアス電流発生回路と、チップＩＤ判断回路とを含み、
前記ポート検出変換回路と、前記基準電圧発生回路及び前記動的バイアス電流発生回路は、それぞれ前記第１のコンパレータと前記第２のコンパレータに接続され、前記第１のコンパレータおよび前記第２のコンパレータは、それぞれ前記チップＩＤ判断回路に接続され、
チップの検出待ちポートの状態を対応する電圧に変換して、前記第１のコンパレータおよび前記第２のコンパレータにそれぞれ出力するように、前記ポート検出変換回路が前記検出待ちポートに接続され、
前記第１のコンパレータと、前記第２のコンパレータが、前記基準電圧発生回路に提供される入力基準電圧を受けて、前記ポート検出変換回路に出力する電圧と前記入力基準電圧とを比較した後、前記チップＩＤ判断回路にロジック信号を出力し、前記チップＩＤ判断回路は、複数の同じチップを区別するように、当該ロジック信号に基づいて、前記検出待ちポート状態に対応するチップＩＤを出力することを特徴とするチップポート状態の検出回路。
【請求項2】
前記ポート検出変換回路は、第１の抵抗と第２の抵抗とを含み、前記第１の抵抗および前記第２の抵抗は直列に接続され、前記第１の抵抗と前記第２の抵抗との接続点は、チップの前記検出待ちポートに接続されることを特徴とする請求項１に記載のチップポート状態の検出回路。
【請求項3】
前記電圧発生回路は、第３の抵抗と、第４の抵抗および第５の抵抗を含み、前記第３の抵抗、前記第４の抵抗および前記第５の基準抵抗は直列に接続され、前記第３の抵抗、前記第４の抵抗および前記第５の抵抗は、電源電圧を分圧して、それぞれ高電位基準電圧と低電位基準電圧を得ることを特徴とする請求項１に記載のチップポート状態の検出回路。
【請求項4】
前記第１のコンパレータは、第１の比較ユニットおよび第１の整形駆動ユニットを含み、前記第１の比較ユニットは、前記第１の整形駆動ユニットに接続され、前記第２のコンパレータは、第２の比較ユニットおよび第２の整形駆動ユニットを含み、前記第２の比較ユニットは、前記第２の整形駆動ユニットに接続されることを特徴とする請求項１に記載のチップポート状態の検出回路。
【請求項5】
前記第１の比較ユニットは、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、第３のＰＭＯＳトランジスタと、第４のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと、第５のＰＭＯＳトランジスタと、第６のＰＭＯＳトランジスタとを含み、前記第１のＮＭＯＳトランジスタのゲートは、前記基準電圧発生回路の高電位基準電圧出力端子に接続され、前記第１のＮＭＯＳトランジスタのドレインと、前記第１のＰＭＯＳトランジスタのドレインと、前記第２のＰＭＯＳトランジスタのゲートと、前記第３のＰＭＯＳトランジスタのドレインおよびゲートと、前記第４のＰＭＯＳトランジスタのゲートとは、互いに接続され、前記第２のＮＭＯＳトランジスタのゲートは前記ポート検出変換回路に接続され、前記第２のＮＭＯＳトランジスタのドレインと、前記第２のＰＭＯＳトランジスタのドレインと、前記第１のＰＭＯＳトランジスタのゲートと、前記第５のＰＭＯＳトランジスタのドレインおよびゲートと、前記第６のＰＭＯＳトランジスタのゲートとは、互いに接続され、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのソースは、それぞれ前記動的バイアス電流発生回路の第１の電流バイアス端に接続され、前記第４のＰＭＯＳトランジスタのドレインと、前記第３のＮＭＯＳトランジスタのドレインとゲートと、前記第４のＮＭＯＳトランジスタのゲートとは、互いに接続され、前記第４のＮＭＯＳトランジスタのドレインと、前記第６のＰＭＯＳトランジスタのドレインと、前記第１の整形駆動ユニットの入力端子とは、互いに接続され、前記第１のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタと、前記第４のＰＭＯＳトランジスタと、前記第５のＰＭＯＳトランジスタと、前記第６のＰＭＯＳトランジスタのソースは、それぞれ電源電圧に接続され、前記第３のＮＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタのソースは、それぞれ接地されることを特徴とする請求項４に記載のチップポート状態の検出回路。
【請求項6】
前記第２の比較ユニットは、第１３のＰＭＯＳトランジスタと、第１４のＰＭＯＳトランジスタと、第９のＮＭＯＳトランジスタと、第１０のＮＭＯＳトランジスタと、第１１のＮＭＯＳトランジスタと、第１２のＮＭＯＳトランジスタと、第１５のＰＭＯＳトランジスタと、第１６のＰＭＯＳトランジスタと、第１３のＮＭＯＳトランジスタと、第１４のＮＭＯＳトランジスタとを含み、前記第１４のＰＭＯＳトランジスタのゲートは、前記基準電圧発生回路の低電位基準電圧出力端子に接続され、前記第１４のＰＭＯＳトランジスタのドレインと、前記第１０のＮＭＯＳトランジスタのドレインと、前記第９のＮＭＯＳトランジスタのゲートと、前記第１３のＮＭＯＳトランジスタのドレインおよびゲートと、前記第１４のＮＭＯＳトランジスタのゲートとは、互いに接続され、前記第１３のＰＭＯＳトランジスタのゲートは、前記ポート検出変換回路に接続され、前記第１３のＰＭＯＳトランジスタのドレインと、前記第９のＮＭＯＳトランジスタのドレインと、前記第１０のＮＭＯＳトランジスタのゲートと、前記第１１のＮＭＯＳトランジスタのドレインおよびゲートと、前記第１２のＮＭＯＳトランジスタのゲートとは、互いに接続され、前記第１３のＰＭＯＳトランジスタおよび前記第１４のＰＭＯＳトランジスタのソースは、それぞれ前記動的バイアス電流発生回路の第２の電流バイアス端に接続され、前記第１２のＮＭＯＳトランジスタのドレイン、前記第１５のＰＭＯＳトランジスタのドレインとゲートおよび前記第１６のＰＭＯＳトランジスタのゲートは、互いに接続され、前記第１６のＰＭＯＳトランジスタのドレインと、前記第１４のＮＭＯＳトランジスタのドレインおよび前記第２の整形駆動ユニットの入力端子とは、互いに接続され、前記第１５のＰＭＯＳトランジスタおよび前記第１６のＰＭＯＳトランジスタのソースは、それぞれ電源電圧に接続され、前記第９のＮＭＯＳトランジスタと、前記第１０のＮＭＯＳトランジスタと、前記第１１のＮＭＯＳトランジスタと、前記第１２のＮＭＯＳトランジスタと、前記第１３のＮＭＯＳトランジスタと、前記第１４のＮＭＯＳトランジスタのソースは、それぞれ接地されることを特徴とする請求項４に記載のチップポート状態の検出回路。
【請求項7】
前記動的バイアス電流発生回路は、起動ユニットと、低機能・低電流発生ユニットおよび低電圧・大電流発生ユニットとを含み、前記起動ユニットは、前記低機能・低電流発生ユニットに接続され、前記低機能・低電流発生ユニットは、前記低電圧・大電流発生ユニットに接続されることを特徴とする請求項１に記載のチップポート状態の検出回路。
【請求項8】
前記低機能・低電流発生ユニットは、自己バイアス電流発生モジュール、電流ミラーリングモジュールおよびスイッチイネーブルモジュールを含み、前記自己バイアス電流発生モジュールは、前記起動ユニットと前記電流ミラーリングモジュールにそれぞれ接続され、前記電流ミラーリングモジュールは、前記スイッチイネーブルモジュールに接続されることを特徴とする請求項７に記載のチップポート状態の検出回路。
【請求項9】
前記自己バイアス電流発生モジュールは、第２０のＮＭＯＳトランジスタと、第２１のＮＭＯＳトランジスタと、第６の抵抗と、第２０のＰＭＯＳトランジスタと、第２１のＰＭＯＳトランジスタと、第２２のＰＭＯＳトランジスタとを含み、前記第２０のＮＭＯＳトランジスタのドレインは、前記第６の抵抗の一端と、前記第２１のＮＭＯＳトランジスタのゲートおよび起動ユニットにそれぞれ接続され、前記第２０のＮＭＯＳトランジスタのゲートと、前記第６の抵抗の他端と、前記第２０のＰＭＯＳトランジスタのドレインと、前記電流ミラーリングモジュールとは、互いに接続され、前記第２０のＰＭＯＳトランジスタのゲートと、前記起動ユニットと、前記第２１のＰＭＯＳトランジスタのゲートおよびドレインと、前記第２２のＰＭＯＳトランジスタのドレインと、前記第２１のＮＭＯＳトランジスタのドレインと、前記電流ミラーリングモジュールとは、互いに接続され、前記第２０のＰＭＯＳトランジスタと、前記第２２のＰＭＯＳトランジスタと、前記第２１のＰＭＯＳトランジスタのソースは、それぞれ電源電圧に接続され、前記第２０のＮＭＯＳトランジスタおよび前記第２１のＮＭＯＳトランジスタのソースは、それぞれ接地されることを特徴とする請求項８に記載のチップポート状態の検出回路。
【請求項10】
前記低電圧・大電流発生ユニットは、第２５のＰＭＯＳトランジスタと、第２６のＰＭＯＳトランジスタと、第２６のＰＭＯＳトランジスタと、第２４のＮＭＯＳトランジスタと、第２５のＮＭＯＳトランジスタと、第２６のＮＭＯＳトランジスタと、第７の抵抗とを含み、前記第２５のＰＭＯＳトランジスタのドレインは、前記第２４のＰＭＯＳトランジスタのドレインに接続され、前記第２５のＰＭＯＳトランジスタのゲートと、前記第２６のＰＭＯＳトランジスタのゲートおよびドレインと、前記第２５のＮＭＯＳトランジスタのドレインとは、互いに接続され、前記第２５のＮＭＯＳトランジスタのゲートと、前記第２６のＮＭＯＳトランジスタのゲートおよびドレインと、前記第２４のＮＭＯＳトランジスタのゲートと、前記第７の抵抗の一端とは、互いに接続され、前記第２４のＮＭＯＳトランジスタのドレインは、前記第２３のＮＭＯＳトランジスタのドレインに接続され、前記第７の抵抗の他端は、前記第２６のＰＭＯＳトランジスタのドレインに接続され、前記第２５のＰＭＯＳトランジスタと、前記第２６のＰＭＯＳトランジスタと、前記第２６のＰＭＯＳトランジスタのソースは、それぞれ電源電圧に接続され、前記第２４のＮＭＯＳトランジスタ及び前記第２５のＮＭＯＳトランジスタのソースは、それぞれ接地されることを特徴とする請求項８に記載のチップポート状態の検出回路。
【請求項11】
請求項１～１０のいずれか１項に記載のチップポート状態の検出回路を含むことを特徴とする集積回路チップ。
【請求項12】
請求項１～１０のいずれか１項に記載のチップポート状態の検出回路を含むことを特徴とする通信端末。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路の技術分野に属し、チップポート状態の検出回路に関し、当該チップポート状態の検出回路を含む集積回路チップ及び対応する通信端末に関するものである。
【背景技術】
【0002】
集積回路の集積度の増加とチップ応用環境の多様化に伴い、チップポート状態検出技術に対して、新たな要求が提出されている。例えば、同じ通信端末において、複数の同じチップを適用する必要がある場合、当該通信端末は、各同じチップを識別する必要がある。
【0003】
従来技術において、複数の同じチップは通常、チップの１つまたは複数のポートの状態を検出して、異なるポートの状態に応じて異なるチップＩＤを出力して、対応する通信端末に識別を提供することによって区別される。
【0004】
各チップのポートには、プルアップ状態、プルダウン状態及びフローティング状態の３種類の状態が含まれている。通信端末によりチップを識別することは、チップに対する第１ステップの操作であり、かつチップポート状態がアプリケーションのプロセスにおいて変化する可能性があるため、チップポート状態の検出には、速度が速く、低消費電力及びリアルタイムで検出する必要がある。
【発明の概要】
【0005】
本発明が解決しようとする第１の技術的課題は、チップポート状態の検出回路を提供することである。
【0006】
本発明が解決しようとするその他の技術的課題は、チップポート状態の検出回路を含むチップ及び対応する通信端末を提供することである。
【課題を解決するための手段】
【0007】
上記目的を実現するために、本発明は以下の技術解決策を使用する。
本発明の実施形態の第１の態様によれば、ポート検出変換回路と、基準電圧発生回路と、第１のコンパレータと、第２のコンパレータと、動的バイアス電流発生回路と、チップＩＤ判断回路とを含むチップポート状態の検出回路を提供する。前記ポート検出変換回路と、前記基準電圧発生回路及び前記動的バイアス電流発生回路は、それぞれ前記第１のコンパレータと前記第２のコンパレータに接続され、前記第１のコンパレータおよび前記第２のコンパレータは、それぞれ前記チップＩＤ判断回路に接続される。
本発明の実施形態の第１の態様によれば、ポート検出変換回路と、基準電圧発生回路と、第１のコンパレータと、第２のコンパレータと、動的バイアス電流発生回路と、チップＩＤ判断回路とを含むチップポート状態の検出回路を提供する。前記ポート検出変換回路と、前記基準電圧発生回路及び前記動的バイアス電流発生回路は、それぞれ前記第１のコンパレータと前記第２のコンパレータに接続され、前記第１のコンパレータおよび前記第２のコンパレータは、それぞれ前記チップＩＤ判断回路に接続される。
【0008】
前記ポート検出変換回路は、チップの検出待ちポートの状態を対応する電圧に変換し、前記第１のコンパレータおよび前記第２のコンパレータにそれぞれ出力するように、前記検出待ちポートに接続される。前記第１のコンパレータ、前記第２のコンパレータは、前記基準電圧発生回路から提供される入力基準電圧を受け、前記ポート検出変換回路から出力される電圧と前記入力基準電圧とを比較した後、前記チップＩＤ判断回路にロジック信号を出力し、前記チップＩＤ判断回路は、複数の同じチップを区別するように、当該ロジック信号に基づいて、前記検出待ちポートの状態に対応するチップＩＤを出力する。
【0009】
好ましくは、前記ポート検出変換回路は、第１の抵抗と第２の抵抗とを含む。前記第１の抵抗と前記第２の抵抗は直列に接続され、前記第１の抵抗と前記第２の抵抗との接続点は、チップの検出待ちポートに接続される。
【0010】
好ましくは、前記参考電圧発生回路は、第３の抵抗と、第４の抵抗と第５の抵抗とを含む。前記第３の抵抗と、前記第４の抵抗と前記第５の抵抗は直列に接続され、前記第３の抵抗と、前記第４の抵抗と前記第５の抵抗は、電源電圧を分圧して、それぞれ高電位基準電圧と低電位基準電圧を得る。
【0011】
好ましくは、前記第１のコンパレータは、第１の比較ユニットと第１の整形駆動ユニットとを含み、前記第１の比較ユニットは、前記第１の整形駆動ユニットに接続される。
【0012】
前記第２のコンパレータは、第２の比較ユニットと第２の整形駆動ユニットとを含み、前記第２の比較ユニットは、前記第２の整形駆動ユニットに接続される。
【0013】
好ましくは、前記第１の比較ユニットは、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、第３のＰＭＯＳトランジスタと、第４のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと、第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタとを含む。前記第１のＮＭＯＳトランジスタのゲートは、前記基準電圧発生回路の高電位基準電圧出力端子に接続され、前記第１のＮＭＯＳトランジスタのドレインと、前記第１のＰＭＯＳトランジスタのドレインと、前記第２のＰＭＯＳトランジスタのゲートと、前記第３のＰＭＯＳトランジスタのドレインとゲートおよび前記第４のＰＭＯＳトランジスタのゲートとは、互いに接続される。前記第２のＮＭＯＳトランジスタのゲートは前記ポート検出変換回路に接続され、前記第２のＮＭＯＳトランジスタのドレインと、前記第２のＰＭＯＳトランジスタのドレインと、前記第１のＰＭＯＳトランジスタのゲートと、前記第５のＰＭＯＳトランジスタのドレインとゲートおよび前記第６のＰＭＯＳトランジスタのゲートとは、互いに接続される。前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのソースは、それぞれ前記動的バイアス電流発生回路の第１の電流バイアス端に接続され、前記第４のＰＭＯＳトランジスタのドレインと、前記第３のＮＭＯＳトランジスタのドレインとゲートおよび前記第４のＮＭＯＳトランジスタのゲートとは、互いに接続される。前記第４のＮＭＯＳトランジスタのドレインと、前記第６のＰＭＯＳトランジスタのドレインと前記第１の整形駆動ユニットの入力端子とは、互いに接続され、前記第１のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタと、前記第４のＰＭＯＳトランジスタと、前記第５のＰＭＯＳトランジスタと前記第６のＰＭＯＳトランジスタのソースは、それぞれ電源電圧に接続される。前記第３のＮＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタのソースは、それぞれ接地される。
【0014】
好ましくは、前記第２の比較ユニットは、第１３のＰＭＯＳトランジスタと、第１４のＰＭＯＳトランジスタと、第９のＮＭＯＳトランジスタと、第１０のＮＭＯＳトランジスタと、第１１のＮＭＯＳトランジスタと、第１２のＮＭＯＳトランジスタと、第１５のＰＭＯＳトランジスタと、第１６のＰＭＯＳトランジスタと、第１３のＮＭＯＳトランジスタと第１４のＮＭＯＳトランジスタとを含む。前記第１４のＰＭＯＳトランジスタのゲートは、前記基準電圧発生回路の低電位基準電圧出力端子に接続され、前記第１４のＰＭＯＳトランジスタのドレインと、前記第１０のＮＭＯＳトランジスタのドレインと、前記第９のＮＭＯＳトランジスタのゲートと、前記第１３のＮＭＯＳトランジスタのドレインとゲートおよび前記第１４のＮＭＯＳトランジスタのゲートとは、互いに接続される。前記第１３のＰＭＯＳトランジスタのゲートは、前記ポート検出変換回路に接続され、前記第１３のＰＭＯＳトランジスタのドレインと、前記第９のＮＭＯＳトランジスタのドレインと、前記第１０のＮＭＯＳトランジスタのゲートと、前記第１１のＮＭＯＳトランジスタのドレインとゲートおよび前記第１２のＮＭＯＳトランジスタのゲートとは、互いに接続される。前記第１３のＰＭＯＳトランジスタおよび前記第１４のＰＭＯＳトランジスタのソースは、それぞれ前記動的バイアス電流発生回路の第２の電流バイアス端に接続され、前記第１２のＮＭＯＳトランジスタのドレインと、前記第１５のＰＭＯＳトランジスタのドレインとゲートおよび前記第１６のＰＭＯＳトランジスタのゲートとは、互いに接続される。前記第１６のＰＭＯＳトランジスタのドレインと、前記第１４のＮＭＯＳトランジスタのドレインおよび前記第２の整形駆動ユニットの入力端子とは、互いに接続される。前記第１５のＰＭＯＳトランジスタおよび前記第１６のＰＭＯＳトランジスタのソースは、それぞれ電源電圧に接続され、前記第９のＮＭＯＳトランジスタと、前記第１０のＮＭＯＳトランジスタと、前記第１１のＮＭＯＳトランジスタと、前記第１２のＮＭＯＳトランジスタと、前記第１３のＮＭＯＳトランジスタおよび前記第１４のＮＭＯＳトランジスタのソースは、それぞれ接地される。
【0015】
好ましくは、前記動的バイアス電流発生回路は、起動ユニットと、低機能・低電流発生ユニットと低電圧・大電流発生ユニットとを含む。前記起動ユニットは、前記低機能・低電流発生ユニットに接続され、前記低機能・低電流発生ユニットは、前記低電圧・大電流発生ユニットに接続される。
【0016】
好ましくは、前記低機能・低電流発生ユニットは、自己バイアス電流発生モジュールと、電流ミラーリングモジュールとスイッチイネーブルモジュールとを含む。前記自己バイアス電流発生モジュールは、前記起動ユニットと前記電流ミラーリングモジュールにそれぞれ接続され、前記電流ミラーリングモジュールは、前記スイッチイネーブルモジュールに接続される。
【0017】
好ましくは、前記自己バイアス電流発生モジュールは、第２０のＮＭＯＳトランジスタと、第２１のＮＭＯＳトランジスタと、第６の抵抗と、第２０のＰＭＯＳトランジスタと、第２１のＰＭＯＳトランジスタと、第２２のＰＭＯＳトランジスタとを含む。前記第２０のＮＭＯＳトランジスタのドレインは、前記第６の抵抗の一端と、前記第２１のＮＭＯＳトランジスタのゲートと起動ユニットにそれぞれ接続され、前記第２０のＮＭＯＳトランジスタのゲートと、前記第６の抵抗の他端と、前記第２０のＰＭＯＳトランジスタのドレインと、前記電流ミラーリングモジュールとは、互いに接続される。前記第２０のＰＭＯＳトランジスタのゲートと、前記起動ユニットと、前記第２１のＰＭＯＳトランジスタのゲートおよびドレインと、前記第２２のＰＭＯＳトランジスタのドレインと、前記第２１のＮＭＯＳトランジスタのドレインと、前記電流ミラーリングモジュールとは、互いに接続される。前記第２０のＰＭＯＳトランジスタと、前記第２２のＰＭＯＳトランジスタと、前記第２１のＰＭＯＳトランジスタのソースは、それぞれ電源電圧に接続され、前記第２０のＮＭＯＳトランジスタおよび前記第２１のＮＭＯＳトランジスタのソースは、それぞれ接地される。
【0018】
好ましくは、前記低電圧・大電流発生ユニットは、第２５のＰＭＯＳトランジスタと、第２６のＰＭＯＳトランジスタと、第２６のＰＭＯＳトランジスタと、第２４のＮＭＯＳトランジスタと、第２５のＮＭＯＳトランジスタと、第２６のＮＭＯＳトランジスタと第７の抵抗とを含む。前記第２５のＰＭＯＳトランジスタのドレインは、前記第２４のＰＭＯＳトランジスタのドレインに接続され、前記第２５のＰＭＯＳトランジスタのゲートと、前記第２６のＰＭＯＳトランジスタのゲートおよびドレインと、前記第２５のＮＭＯＳトランジスタのドレインとは、互いに接続される。前記第２５のＮＭＯＳトランジスタのゲートと、前記第２６のＮＭＯＳトランジスタのゲートおよびドレインと、前記第２４のＮＭＯＳトランジスタのゲートと、前記第７の抵抗の一端とは、互いに接続される。前記第２４のＮＭＯＳトランジスタのドレインは、前記第２３のＮＭＯＳトランジスタのドレインに接続され、前記第７の抵抗の他端は、前記第２６のＰＭＯＳトランジスタのドレインに接続される。前記第２５のＰＭＯＳトランジスタと、前記第２６のＰＭＯＳトランジスタと、前記第２６のＰＭＯＳトランジスタのソースは、それぞれ電源電圧に接続され、前記第２４のＮＭＯＳトランジスタ及び前記第２５のＮＭＯＳトランジスタのソースは、それぞれ接地される。
【0019】
本発明の実施形態の第２の態様によれば、上記チップポート状態の検出回路を含む集積回路チップを提供する。
【0020】
本発明の実施形態の第３の態様によれば、上記チップポート状態の検出回路を含む通信端末を提供する。
【発明の効果】
【0021】
本発明の実施形態で提供されるチップポート状態の検出回路、チップ及び通信端末は、ポート検出変換回路により検出待ちポートの状態を対応する電圧に変換させ、第１のコンパレータおよび第２のコンパレータにそれぞれ出力して、対応する入力基準電圧と比較した後、チップＩＤ判断回路にロジック信号を出力して、チップの検出待ちポートの状態に対応するチップＩＤを得ることで、通信端末がチップを識別し、複数の同じチップを区別することができる。一方、動的バイアス電流発生回路は、電源電圧の確立が開始されてから確立が完了する前まで、また電源電圧の確立が完了した後、それぞれ第１のコンパレータおよび第２のコンパレータにバイアス電流及び静的作動点を提供することにより、通信端末がチップを識別する前に、チップの検出待ちポート状態を検出することによって、チップ検出待ちポートを迅速に検出する要求を満たすだけでなく、チップポート状態の検出回路の静的低消費電力且つリアルタイムで検出する要求を満たすことができる。
【図面の簡単な説明】
【0022】
【発明を実施するための形態】
【0023】
以下、附図および具体的な実施形態を参照して本発明の技術内容の詳細についてさらに説明する。
【0024】
チップポート状態がアプリケーションのプロセスにおいて変化することに対応するために、チップポート検出過程において速度が速く、低消費電力とリアルタイムで検出する要求を満たすことを保証することによって、通信端末における複数の同じチップを正確に区別することを実現する。図１に示すように、本発明の実施形態に係るチップポート状態の検出回路は、ポート検出変換回路１０１と、基準電圧発生回路１０２と、第１のコンパレータ１０３と、第２のコンパレータ１０４と、動的バイアス電流発生回路１０５とチップＩＤ判断回路１０８とを含む。ポート検出変換回路１０１と、基準電圧発生回路１０２と動的バイアス電流発生回路１０５は、それぞれ第１のコンパレータ１０３および第２のコンパレータ１０４に接続され、第１のコンパレータ１０３および第２のコンパレータ１０４は、それぞれチップＩＤ判断回路１０８に接続される。
【0025】
ポート検出変換回路１０１は、検出待ちポート状態を対応する電圧に変換して、第１のコンパレータ１０３および第２のコンパレータ１０４にそれぞれ出力するように、チップの検出待ちポートに接続される。第１のコンパレータ１０３および第２のコンパレータ１０４は、基準電圧発生回路１０２によって提供される電圧ＶＨと電圧ＶＬを入力基準電圧として使用するとともに、ポート検出変換回路１０１によって出力される電圧と前記入力基準電圧とを比較した後、チップＩＤ判断回路１０８にロジック信号を出力する。チップＩＤ判断回路は、当該ロジック信号に基づいて、通信端末がチップを識別して複数の同じチップを区別するように、チップの検出待ちポート状態に対応するチップＩＤを出力する。
【0026】
図２ａ～図２ｃに示すように、ポート検出変換回路１０１は、第１の抵抗Ｒ１と第２の抵抗Ｒ２とが直列に接続されて構成されるが、これに限定されない。チップの検出待ちポートＶｐｉｎは、第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点に接続され、第１の抵抗Ｒ１の他端は電源電圧ＶＤＤに接続され、第２の抵抗の他端はグランドに接続される。チップ検出待ちポートの３種類の状態（プルアップ状態、プルダウン状態及びフローティング状態）を対応する３種類の異なる電圧に変換することは、第１の抵抗Ｒ１および第２の抵抗Ｒ２の分圧作用によって実現される。
【0027】
具体的には、図２ａに示すように、チップの検出待ちポートがプルアップ状態である場合、プルアップ状態にある検出待ちポートＶｐｉｎの電位は電源電圧ＶＤＤ、即ち、Ｖｐｉｎ＝ＶＤＤである。図２ｂに示すように、チップの検出待ちポートがプルダウン状態である場合、プルダウン状態にある検出待ちポートＶｐｉｎの電位はグランド、即ち、Ｖｐｉｎ＝０である。図２ｃに示すように、チップの検出待ちポートがフローティング状態である場合、フローティング状態にある検出待ちポートＶｐｉｎの電位は、電源電圧ＶＤＤが第１の抵抗Ｒ１および第２の抵抗Ｒ２によって分圧して得た値、即ち、Ｖｐｉｎ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝ＶＤＤである。ここで、消費電力及びレイアウト面積を考慮して、第１の抵抗Ｒ１および第２の抵抗Ｒ２の適切な抵抗値を選択する必要がある。
【0028】
図３に示すように、基準電圧発生回路１０２は、直列に接続された第３の抵抗Ｒ３、第４の抵抗Ｒ４および第５の抵抗Ｒ５から構成されるが、これに限定されない。第３の抵抗Ｒ３、第４の抵抗Ｒ４および第５の抵抗Ｒ５は、電源電圧ＶＤＤを分圧して、それぞれ高電位基準電圧ＶＨおよび低電位基準電圧ＶＬを得、入力基準電圧として第１のコンパレータ１０３および第２のコンパレータ１０４に出力する。ここで、高電位基準電圧はＶＨ＝｛（Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）｝ＶＤＤであり、低電位基準電圧はＶＬ＝｛Ｒ５／（Ｒ３＋Ｒ４＋Ｒ５）｝ＶＤＤである。
【0029】
図４ａに示すように、第１のコンパレータ１０３は、第１の比較ユニット１０３０および第１の整形駆動ユニット１０３１を含み、第１の比較ユニット１０３０は、第１の整形駆動ユニット１０３１に接続される。第１の比較ユニット１０３０は、第１のＮＭＯＳトランジスタ４０１、第２のＮＭＯＳトランジスタ４０２、第１のＰＭＯＳトランジスタ４０３、第２のＰＭＯＳトランジスタ４０４、第３のＰＭＯＳトランジスタ４０５、第４のＰＭＯＳトランジスタ４０６、第３のＮＭＯＳトランジスタ４０８、第４のＮＭＯＳトランジスタ４１０、第５のＰＭＯＳトランジスタ４１１および第６のＰＭＯＳトランジスタ４１２を含むが、これに限定されない。第１の比較ユニット１０３０の各部同士の接続関係は、次のとおりである。第１のＮＭＯＳトランジスタ４０１のゲートは、基準電圧発生回路１０２の高電位基準電圧出力端子に接続され、第１のＮＭＯＳトランジスタ４０１のドレインと、第１のＰＭＯＳトランジスタ４０３のドレインと、第２のＰＭＯＳトランジスタ４０４のゲートと、第３のＰＭＯＳトランジスタ４０５のドレイン及びゲートと、第４のＰＭＯＳトランジスタ４０６のゲートとは、互いに接続される。第２のＮＭＯＳトランジスタ４０２のゲートは、ポート検出変換回路１０１に接続され、第２のＮＭＯＳトランジスタ４０２のドレインと、第２のＰＭＯＳトランジスタ４０４のドレインと、第１のＰＭＯＳトランジスタ４０３のゲートと、第５のＰＭＯＳトランジスタ４１１のドレイン及びゲートと、第６のＰＭＯＳトランジスタ４１２のゲートとは、互いに接続される。第１のＮＭＯＳトランジスタ４０１と第２のＮＭＯＳトランジスタ４０２のソースは、それぞれ動的バイアス電流発生回路１０５の第１の電流バイアス端Ｉｂｉａｓ＿Ｎに接続され、第４のＰＭＯＳトランジスタ４０６のドレインと、第３のＮＭＯＳトランジスタ４０８のドレイン及びゲートと、第４のＮＭＯＳトランジスタ４１０のゲートとは、互いに接続される。第４のＮＭＯＳトランジスタ４１０のドレインと、第６のＰＭＯＳトランジスタ４１２のドレインと、第１の整形駆動ユニット１０３１の入力端子とは、互いに接続される。第１のＰＭＯＳトランジスタ４０３と、第２のＰＭＯＳトランジスタ４０４と、第３のＰＭＯＳトランジスタ４０５と、第４のＰＭＯＳトランジスタ４０６と、第５のＰＭＯＳトランジスタ４１１と、第６のＰＭＯＳトランジスタ４１２のソースは、それぞれ電源電圧に接続される。第３のＮＭＯＳトランジスタ４０８と第４のＮＭＯＳトランジスタ４１０のソースは、それぞれ接地される。
【0030】
第１のコンパレータ１０３の作動原理は、次のとおりである。第１のコンパレータ１０３が受信したポート検出変換回路１０１から出力される検出待ちポートＶｐｉｎの状態に対応する電圧が、基準電圧発生回路１０２から供給される高電位基準電圧ＶＨよりも大きい場合、第２のＮＭＯＳトランジスタ４０２を流れる電流は、第１のＮＭＯＳトランジスタ４０１の電流よりも大きく、第１のＰＭＯＳトランジスタ４０３が導通することによって、第３のＰＭＯＳトランジスタ４０５のドレイン電圧がプルアップされる。この場合、第３のＰＭＯＳトランジスタ４０５と、第４のＰＭＯＳトランジスタ４０６と、第３のＮＭＯＳトランジスタ４０８と第４のＮＭＯＳトランジスタ４１０は、遮断状態になるが、第５のＰＭＯＳトランジスタ４１１および第６のＰＭＯＳトランジスタ４１２は導通状態になる。第１のコンパレータ１０３は、第１１のＰＭＯＳトランジスタ４１５と第７のＮＭＯＳトランジスタ４１６、第１２のＰＭＯＳトランジスタ４１７と第８のＮＭＯＳトランジスタ４１８それぞれからなるインバータを直列に接続して得られた第１の整形駆動ユニット１０３１の整形駆動作用により、電圧出力端子Ｖｏｕｔ＿Ａを介してハイレベルを出力する。
【0031】
第１のコンパレータ１０３が受信したポート検出変換回路１０１から出力される検出待ちポートＶｐｉｎの状態に対応する電圧が、基準電圧発生回路１０２から供給された高電位基準電圧ＶＨよりも小さい場合、第２のＮＭＯＳトランジスタ４０２を流れる電流は、第１のＮＭＯＳトランジスタ４０１の電流よりも小さく、第２のＰＭＯＳトランジスタ４０４は導通されることによって、第５のＰＭＯＳトランジスタ４１１のドレイン電圧がプルアップされる。この場合、第５のＰＭＯＳトランジスタ４１１および第６のＰＭＯＳトランジスタ４１２は遮断状態になるが、第３のＰＭＯＳトランジスタ４０５と、第４のＰＭＯＳトランジスタ４０６と、第３のＮＭＯＳトランジスタ４０８および第４のＮＭＯＳトランジスタ４１０は導通状態になる。第１のコンパレータ１０３は、第１１のＰＭＯＳトランジスタ４１５と第７のＮＭＯＳトランジスタ４１６、第１２のＰＭＯＳトランジスタ４１７と第８のＮＭＯＳトランジスタ４１８それぞれからなるインバータを直列に接続して得られた第１の整形駆動ユニット１０３１の整形駆動作用により、電圧出力端子Ｖｏｕｔ＿Ａを介してローレベルを出力する。
【0032】
第１のコンパレータ１０３の機能的なオンおよびオフを制御するために、第３のＰＭＯＳトランジスタ４０５と第４のＰＭＯＳトランジスタ４０６のゲートに、第９のＰＭＯＳトランジスタ４０７が接続され、第５のＰＭＯＳトランジスタ４１１と第６のＰＭＯＳトランジスタ４１２のゲートに、第１０のＰＭＯＳトランジスタ４１３が接続され、第３のＮＭＯＳトランジスタ４０８と第４のＮＭＯＳトランジスタ４１０のゲートに、第５のＮＭＯＳトランジスタ４０９が接続され、第４のＮＭＯＳトランジスタ４１０と第６のＰＭＯＳトランジスタ４１２のドレインと第１の整形駆動ユニット１０３１の入力端子とに、第６のＮＭＯＳトランジスタ４１４が接続される。ここで、第９のＰＭＯＳトランジスタ４０７と、第１０のＰＭＯＳトランジスタ４１３と、第５のＮＭＯＳトランジスタ４０９と、第６のＮＭＯＳトランジスタ４１４とは、それぞれイネーブル制御管として機能し、各イネーブル制御管のゲートを介してイネーブル制御信号を受信することにより、第１のコンパレータ１０３の機能的なオンおよびオフを制御する。
【0033】
図４ｂに示すように、第２のコンパレータ１０４は、第２の比較ユニット１０４０と第２の整形駆動ユニット１０４１とを含み、第２の比較ユニット１０４０は第２の整形駆動ユニット１０４１に接続される。第２の比較ユニット１０４０は、第１３のＰＭＯＳトランジスタ５０１と、第１４のＰＭＯＳトランジスタ５０２と、第９のＮＭＯＳトランジスタ５０３と、第１０のＮＭＯＳトランジスタ５０４と、第１１のＮＭＯＳトランジスタ５０５と、第１２のＮＭＯＳトランジスタ５０６と、第１５のＰＭＯＳトランジスタ５０８と、第１６のＰＭＯＳトランジスタ５１０と、第１３のＮＭＯＳトランジスタ５１１と、第１４のＮＭＯＳトランジスタ５１３とを含むが、これに限定されない。第２の比較ユニット１０３０の各部同士の接続関係は、次のとおりである。第１４のＰＭＯＳトランジスタ５０２のゲートは、基準電圧発生回路１０２の低電位基準電圧の出力端子に接続され、第１４のＰＭＯＳトランジスタ５０２のドレインと、第１０のＮＭＯＳトランジスタ５０４のドレインと、第９のＮＭＯＳトランジスタ５０３のゲートと、第１３のＮＭＯＳトランジスタ５１１のドレイン及びゲートと、第１４のＮＭＯＳトランジスタ５１３のゲートとは、互いに接続される。第１３のＰＭＯＳトランジスタ５０１のゲートは、ポート検出変換回路１０１に接続され、第１３のＰＭＯＳトランジスタ５０１のドレインと、第９のＮＭＯＳトランジスタ５０３のドレインと、第１０のＮＭＯＳトランジスタ５０４のゲートと、第１１のＮＭＯＳトランジスタ５０５のドレイン及びゲートと、第１２のＮＭＯＳトランジスタ５０６のゲートとは、互いに接続される。第１３のＰＭＯＳトランジスタ５０１と第１４のＰＭＯＳトランジスタ５０２のソースは、それぞれ動的バイアス電流発生回路１０５の第２の電流バイアス端Ｉｂｉａｓ＿Ｐに接続され、第１２のＮＭＯＳトランジスタ５０６のドレインと、第１５のＰＭＯＳトランジスタ５０８のドレイン及びゲートと、第１６のＰＭＯＳトランジスタ５１０のゲートとは、互いに接続される。第１６のＰＭＯＳトランジスタ５１０のドレインと、第１４のＮＭＯＳトランジスタ５１３のドレインと、第２の整形駆動ユニット１０４１の入力端子とは、互いに接続される。第１５のＰＭＯＳトランジスタ５０８および第１６のＰＭＯＳトランジスタ５１０のソースは、それぞれ電源電圧に接続され、第９のＮＭＯＳトランジスタ５０３と、第１０のＮＭＯＳトランジスタ５０４と、第１１のＮＭＯＳトランジスタ５０５と、第１２のＮＭＯＳトランジスタ５０６と、第１３のＮＭＯＳトランジスタ５１１と、第１４のＮＭＯＳトランジスタ５１３のソースは、それぞれ接地される。
【0034】
第１のコンパレータ１０３の作動原理は、第２のコンパレータ１０４が受信したポート検出変換回路１０１から出力される検出待ちポートＶｐｉｎの状態に対応する電圧が、基準電圧発生回路１０２から供給される低電位基準電圧ＶＬよりも大きい場合、第１４のＰＭＯＳトランジスタ５０２を流れる電流は、第１３のＰＭＯＳトランジスタ５０１の電流よりも大きく、第９のＮＭＯＳトランジスタ５０３が導通することによって、第１１のＮＭＯＳトランジスタ５０５のドレイン電圧がプルアップされる。この場合、第１１のＮＭＯＳトランジスタ５０５と、第１２のＮＭＯＳトランジスタ５０６と、第１５のＰＭＯＳトランジスタ５０８と、第１６のＰＭＯＳトランジスタ５１０は、遮断状態になるが、第１３のＮＭＯＳトランジスタ５１１および第１４のＮＭＯＳトランジスタ５１３は、導通状態になる。第２のコンパレータ１０４は、第１７のＰＭＯＳトランジスタ５１５と第１５のＮＭＯＳトランジスタ５１６、第１８のＰＭＯＳトランジスタ５１７と第１６のＮＭＯＳトランジスタ５１８それぞれからなるインバータを、直列に接続して得られた第２の整形駆動ユニット１０４１の整形駆動作用により、電圧出力端子Ｖｏｕｔ＿Ｂを介してローレベルを出力する。
【0035】
第２のコンパレータ１０４が受信したポート検出変換回路１０１から出力される検出待ちポートＶｐｉｎの状態に対応する電圧が、基準電圧発生回路１０２から供給される低電位基準電圧ＶＬよりも小さい場合、第１４のＰＭＯＳトランジスタ５０２を流れる電流は、第１３のＰＭＯＳトランジスタ５０１の電流よりも小さく、第１０のＮＭＯＳトランジスタ５０４が導通することによって、第１３のＮＭＯＳトランジスタ５１１のドレイン電圧がプルアップされる。この場合、第１３のＮＭＯＳトランジスタ５１１および第１４のＮＭＯＳトランジスタ５１３は遮断状態になるが、第１１のＮＭＯＳトランジスタ５０５と、第１２のＮＭＯＳトランジスタ５０６と、第１５のＰＭＯＳトランジスタ５０８と、第１６のＰＭＯＳトランジスタ５１０は導通状態になる。第２のコンパレータ１０４は、第１７のＰＭＯＳトランジスタ５１５と第１５のＮＭＯＳトランジスタ５１６、第１８のＰＭＯＳトランジスタ５１７と第１６のＮＭＯＳトランジスタ５１８それぞれからなるインバータを、直列に接続して得られた第２の整形駆動ユニット１０４１の整形駆動作用により、電圧出力端子Ｖｏｕｔ＿Ｂを介してハイレベルを出力する。
【0036】
第２のコンパレータ１０４の機能的なオンおよびオフを制御するために、第１５のＰＭＯＳトランジスタ５０８と第１６のＰＭＯＳトランジスタ５１０のゲートに第１９のＰＭＯＳトランジスタ５０９が接続され、第１１のＮＭＯＳトランジスタ５０５と第１２のＮＭＯＳトランジスタ５０６のゲートに第１７のＮＭＯＳトランジスタ５０７が接続され、第１３のＮＭＯＳトランジスタ５１１と第１４のＮＭＯＳトランジスタ５１３のゲートに第１８のＮＭＯＳトランジスタ５１２が接続され、第１６のＰＭＯＳトランジスタ５１０と、第１４のＮＭＯＳトランジスタ５１３のドレインと、第２の整形駆動ユニット１０４１の入力端子とに、第１９のＮＭＯＳトランジスタ５１４が接続される。ここで、第１９のＰＭＯＳトランジスタ５０９と、第１７のＮＭＯＳトランジスタ５０７と、第１８のＮＭＯＳトランジスタ５１２と、第１９のＮＭＯＳトランジスタ５１４とは、それぞれイネーブル制御管として機能し、各イネーブル制御管のゲートがイネーブル制御信号を受信することにより、第２のコンパレータ１０４の機能的なオンおよびオフを制御する。
【0037】
異なるチップの検出待ちポートの状態が異なる電圧に対応するため、第１のコンパレータ１０３および第２のコンパレータ１０４は、第１のコンパレータ１０３および第２のコンパレータ１０４の電圧出力端子からハイレベルまたはローレベルの異なるロジック信号を出力する。チップの検出待ちポートがプルアップ状態である場合、第１のコンパレータ１０３からはハイレベルが出力され、第２のコンパレータ１０４からはローレベルが出力される。チップの検出待ちポートがプルダウン状態である場合、第１のコンパレータ１０３からはローレベルが出力され、第２のコンパレータ１０４からはハイレベルが出力される。チップの検出待ちポートがフローティング状態である場合、第１のコンパレータ１０３からはローレベルが出力され、第２のコンパレータ１０４からはローレベルが出力される。
【0038】
第１のコンパレータ１０３および第２のコンパレータ１０４から出力される異なるロジック信号は、チップＩＤ判断回路１０８に出力される。チップＩＤ判断回路１０８は、予め設定された第１のコンパレータ１０３および第２のコンパレータ１０４から出力されるロジック信号とチップＩＤとの対応関係に基づいて、第１のコンパレータ１０３および第２のコンパレータ１０４から実際に出力されるロジック信号を判断し、同じ通信端末において適用される各チップのチップＩＤを確定することにより、通信端末が各同じチップを識別するために、チップポート状態とチップＩＤを１対１に対応付けられる。ここで、チップＩＤはチップ製品ＩＤと、事業者ＩＤ等を含むが、これらに限定されない。
【0039】
本発明の一実施形態において、チップＩＤ判断回路１０８は、いくつかの論理ＡＮＤゲート、論理ＮＯＴゲート、論理ＯＲゲート回路等からなることができる。なお、チップの１つのポートは３種類の状態に対応するため、当該ポートは３つのチップＩＤに対応される。即ち、同一の応用環境において、３つの同じチップを有することが許容される。ここで、同一の応用環境でより多くの同じチップが必要である場合、必要なチップの数に応じて、チップが検出する必要があるポートの数を確定して、各検出待ちポートをそれぞれ当該チップポート状態の検出回路のポート検出変換回路に接続すればよい。例として、同一の応用環境において同じチップが５つ必要である場合、当該チップは２つの検出待ちポートをそれぞれポート検出変換回路に接続すればよい。
【0040】
動的バイアス電流発生回路１０５は、第１のコンパレータ１０３および第２のコンパレータ１０４にバイアス電流を提供し、第１のコンパレータ１０３および第２のコンパレータ１０４を正常に作動させる。図５に示すように、動的バイアス電流発生回路１０５は、起動ユニット１０５０と、低機能・低電流発生ユニット１０５１と、低電圧・大電流発生ユニット１０５２とを含む。起動ユニット１０５０は低機能・低電流発生ユニット１０５１に接続され、低機能・低電流発生ユニット１０５１は低電圧・大電流発生ユニット１０５２に接続される。
【0041】
低機能・低電流発生ユニット１０５１および低電圧・大電流発生ユニット１０５２が、それぞれハイレベルイネーブル制御信号を受信すると、低機能・低電流発生ユニット１０５１はオン状態になり、低電圧・大電流発生ユニット１０５２はオフ状態になる。電源電圧の確立が完了した後、第１のコンパレータ１０３および第２のコンパレータ１０４にバイアス電流を提供することにより、チップポート状態の検出回路の静的低消費電力且つリアルタイムで検出する要求を満たすことができる。
【0042】
低電圧・大電流発生ユニット１０５２および低機能・低電流発生ユニット１０５１が、それぞれローレベルイネーブル制御信号を受信すると、低電圧・大電流発生ユニット１０５２はオン状態になり、低機能・低電流発生ユニット１０５１はオフ状態になる。電源電圧の確立から確立が完了する前に、第１のコンパレータ１０３および第２のコンパレータ１０４にバイアス電流を提供することにより、通信端末がチップを識別する前に、チップの検出待ちポート状態の検出を完了し、チップ検出待ちポートを迅速に検出する要求を満たす。
【0043】
図５に示すように、低機能・低電流発生ユニット１０５１は、自己バイアス電流発生モジュール１０５１０と、電流ミラーリングモジュール１０５１１と、スイッチ６モジュール１０５１２とを含む。自己バイアス電流発生モジュール１０５１０は、起動ユニット１０５０および電流ミラーリングモジュール１０５１１にそれぞれ接続され、電流ミラーリングモジュール１０５１１はスイッチイネーブルモジュール１０５１２に接続される。自己バイアス電流発生モジュール１０５１０は、第２０のＮＭＯＳトランジスタ６０７と、第２１のＮＭＯＳトランジスタ６０９と、第６の抵抗６０８と、第２０のＰＭＯＳトランジスタ６１０と、第２１のＰＭＯＳトランジスタ６１１と、第２２のＰＭＯＳトランジスタ６１２とを含む。具体的な接続関係は、次のとおりである。第２０のＮＭＯＳトランジスタ６０７のドレインは、第６の抵抗６０８の一端、第２１のＮＭＯＳトランジスタ６０９のゲート及び起動ユニット１０５０にそれぞれ接続され、第２０のＮＭＯＳトランジスタ６０７のゲートと、第６の抵抗６０８の他端と、第２０のＰＭＯＳトランジスタ６１０のドレインと、電流ミラーリングモジュール１０５１１とは、互いに接続される。第２０のＰＭＯＳトランジスタ６１０のゲートと、起動ユニット１０５０と、第２１のＰＭＯＳトランジスタ６１１のゲートおよびドレインと、第２２のＰＭＯＳトランジスタ６１２のドレインと、第２１のＮＭＯＳトランジスタ６０９のドレインと、電流ミラーリングモジュール１０５１１とは、互いに接続される。第２０のＰＭＯＳトランジスタ６１０と、第２２のＰＭＯＳトランジスタ６１２と、第２１のＰＭＯＳトランジスタ６１１のソースは、それぞれ電源電圧に接続され、第２０のＮＭＯＳトランジスタ６０７と第２１のＮＭＯＳトランジスタ６０９のソースは、それぞれ接地される。
【0044】
図５に示すように、電流ミラーリングモジュール１０５１１は、第２３のＰＭＯＳトランジスタ６１３と第２２のＮＭＯＳトランジスタ６１５とを含む。第２３のＰＭＯＳトランジスタ６１３のゲートと、第２０のＰＭＯＳトランジスタ６１０のゲートと、起動ユニット１０５０と、第２１のＰＭＯＳトランジスタ６１１のゲートおよびドレインと、第２２のＰＭＯＳトランジスタ６１２のドレインと、第２１のＮＭＯＳトランジスタ６０９のドレインとは、互いに接続される。第２３のＰＭＯＳトランジスタ６１３のドレインはスイッチイネーブルモジュール１０５１２に接続され、第２３のＰＭＯＳトランジスタ６１３のソースは電源電圧に接続される。第２２のＮＭＯＳトランジスタ６１５のゲートと、第２０のＮＭＯＳトランジスタ６０７のゲートと、第６の抵抗６０８の他端と、第２０のＰＭＯＳトランジスタ６１０のドレインとは、互いに接続され、第２２のＮＭＯＳトランジスタ６１５のドレインはスイッチイネーブルモジュール１０５１２に接続され、第２２のＮＭＯＳトランジスタ６１５のソースは接地される。
【0045】
図５に示すように、スイッチイネーブルモジュール１０５１２は、第２４のＰＭＯＳトランジスタ６１４と第２３のＮＭＯＳトランジスタ６１６とを含む。第２４のＰＭＯＳトランジスタ６１４のソースは第２３のＰＭＯＳトランジスタ６１３のドレインに接続され、第２４のＰＭＯＳトランジスタ６１４のドレインは、低電圧・大電流発生ユニット１０５２に接続されて動的バイアス電流発生回路１０５の第１の電流バイアス端Ｉｂｉａｓ＿Ｎを構成する。第２３のＮＭＯＳトランジスタ６１６のソースは、第２２のＮＭＯＳトランジスタ６１５のドレインに接続され、第２３のＮＭＯＳトランジスタ６１６のドレインは、低電圧・大電流発生ユニット１０５２に接続されて動的バイアス電流発生回路１０５の第２の電流バイアス端Ｉｂｉａｓ＿Ｐを構成する。
【0046】
図５に示すように、低電圧・大電流発生ユニット１０５２は、第２５のＰＭＯＳトランジスタ６１７と、第２６のＰＭＯＳトランジスタ６１８と、第２６のＰＭＯＳトランジスタ６１９と、第２４のＮＭＯＳトランジスタ６２０と、第２５のＮＭＯＳトランジスタ６２１と、第２６のＮＭＯＳトランジスタ６２２と第７の抵抗６２３とを含む。具体的な接続関係は、次の通りである。第２５のＰＭＯＳトランジスタ６１７のドレインは第２４のＰＭＯＳトランジスタ６１４のドレインに接続され、第２５のＰＭＯＳトランジスタ６１７のゲートと、第２６のＰＭＯＳトランジスタ６１８のゲートおよびドレインと、第２５のＮＭＯＳトランジスタ６２１のドレインとは、互いに接続される。第２５のＮＭＯＳトランジスタ６２１のゲートと、第２６のＮＭＯＳトランジスタ６２２のゲートおよびドレインと、第２４のＮＭＯＳトランジスタ６２０のゲートと、第７の抵抗６２３の一端とは、互いに接続される。第２４のＮＭＯＳトランジスタ６２０のドレインは第２３のＮＭＯＳトランジスタ６１６のドレインに接続され、第７の抵抗６２３の他端は第２６のＰＭＯＳトランジスタ６１９のドレインに接続される。第２５のＰＭＯＳトランジスタ６１７と、第２６のＰＭＯＳトランジスタ６１８と、第２６のＰＭＯＳトランジスタ６１９のソースは、それぞれ電源電圧に接続され、第２４のＮＭＯＳトランジスタ６２０と、第２５のＮＭＯＳトランジスタ６２１のソースは、それぞれ接地される。
【0047】
図５に示すように、起動ユニット１０５０は、低機能・低電流発生ユニット１０５１が必要な出力点で安定性を確保するように、縮退点を避けて、低機能・低電流発生ユニット１０５１を正常に起動させるために用いられる。当該起動ユニット１０５０は、第２７のＮＭＯＳトランジスタ６０１と、第２８のＮＭＯＳトランジスタ６０２と、第２９のＮＭＯＳトランジスタ６０３と、第２７のＰＭＯＳトランジスタ６０５と、第２８のＰＭＯＳトランジスタ６０６と、第８の抵抗６０４とを含む。具体的な接続は、次のとおりである。第２７のＮＭＯＳトランジスタ６０１のゲートと、第２８のＮＭＯＳトランジスタ６０２のゲートと、第２９のＮＭＯＳトランジスタ６０３のゲートおよびドレインと、第８の抵抗６０４の一端は互いに接続される。第２７のＮＭＯＳトランジスタ６０１のドレインは、第２８のＮＭＯＳトランジスタ６０２のソースに接続され、第２８のＮＭＯＳトランジスタ６０２のドレインは、第２９のＮＭＯＳトランジスタ６０３のソースに接続される。第８の抵抗６０４の他端は、第２７のＰＭＯＳトランジスタ６０５のドレインと、第２８のＰＭＯＳトランジスタ６０６のゲートにそれぞれ接続され、第２７のＰＭＯＳトランジスタ６０５のゲートと、第２３のＰＭＯＳトランジスタ６１３のゲートと、第２０のＰＭＯＳトランジスタ６１０のゲートと、第２１のＰＭＯＳトランジスタ６１１のゲートおよびドレインと、第２２のＰＭＯＳトランジスタ６１２のドレインと、第２１のＮＭＯＳトランジスタ６０９のドレインとは、互いに接続される。第２８のＰＭＯＳトランジスタ６０６のドレインは、第２０のＮＭＯＳトランジスタ６０７のドレインと、第６の抵抗６０８の一端と、第２１のＮＭＯＳトランジスタ６０９のゲートにそれぞれ接続され、第２７のＰＭＯＳトランジスタ６０５と第２８のＰＭＯＳトランジスタ６０６のソースは、それぞれ電源電圧に接続され、第２７のＮＭＯＳトランジスタ６０１のソースは接地される。
【0048】
動的バイアス電流発生回路１０５の作動原理は、次の通りである。イネーブル制御信号がローレベルである場合、言い替えると、電源電圧の確立を開始してから確立が完了する前に、第２２のＰＭＯＳトランジスタ６１２が導通し、第２４のＰＭＯＳトランジスタ６１４と第２３のＮＭＯＳトランジスタ６１６がそれぞれ遮断され、低機能・低電流発生ユニット１０５１がオフになる。このとき、低機能・低電流発生ユニット１０５１の自己バイアス電流発生モジュール１０５１０はオフ状態になり、第１のコンパレータ１０３および第２のコンパレータ１０４にバイアス電流及び静的作動点を提供することができないが、第２６のＰＭＯＳトランジスタ６１９が導通され、低電圧・大電流発生ユニット１０５２がオンになり、第２６のＰＭＯＳトランジスタ６１９と、第７の抵抗６２３と、第２６のＮＭＯＳトランジスタ６２２とを介して、バイアス電流を発生する。当該バイアス電流は、第２４のＮＭＯＳトランジスタ６２０によって複製され、第１の電流バイアス端Ｉｂｉａｓ＿Ｎにより第１のコンパレータ１０３にバイアス電流及び静的作動点を提供する。一方、当該バイアス電流は、第２５のＮＭＯＳトランジスタ６２１によって複製され、第２５のＰＭＯＳトランジスタ６１７を第２６のＰＭＯＳトランジスタ６１８にミラーリングした後、第２の電流バイアス端Ｉｂｉａｓ＿Ｐから第２のコンパレータ１０４にバイアス電流及び静的作動点を提供することにより、通信端末がチップを識別する前に、チップの検出待ちポート状態の検出を完了することを保証して、チップ検出待ちポートを迅速に検出する要求を満たす。
【0049】
イネーブル制御信号がハイレベルである場合、言い替えると、電源電圧の確立が完了した後、第２６のＰＭＯＳトランジスタ６１９が遮断され、低電圧・大電流発生ユニット１０５２をオフ状態にする。この場合、低電圧・大電流発生ユニット１０５２は、第１のコンパレータ１０３および第２のコンパレータ１０４にバイアス電流及び静的作動点を提供することができないが、第２２のＰＭＯＳトランジスタ６１２が遮断され、第２４のＰＭＯＳトランジスタ６１４と第２３のＮＭＯＳトランジスタ６１６がそれぞれ導通されて、低機能・低電流発生ユニット１０５１をオンにする。この場合、自己バイアス電流発生モジュール１０５１０は、ΔＶＧＳ／Ｒの原理に基づいてバイアス電流を発生する。当該バイアス電流は、第２３のＰＭＯＳトランジスタ６１３および第２２のＮＭＯＳトランジスタ６１５によってそれぞれミラーリングされた後、第２４のＰＭＯＳトランジスタ６１４と第２３のＮＭＯＳトランジスタ６１６によって、対応する電流バイアス端から第１のコンパレータ１０３にバイアス電流及び静的作動点を提供し、当該チップポート状態の検出回路の静的低消費電力且つリアルタイムで検出する要求を満たすことができる。ここで、イネーブル制御信号がハイレベルである場合、起動ユニット１０５０の第２７のＮＭＯＳトランジスタ６０１と、第２８のＮＭＯＳトランジスタ６０２と、第２９のＮＭＯＳトランジスタ６０３と、第２７のＰＭＯＳトランジスタ６０５と、第８の抵抗６０４の分岐とを介して電流が発生され、第２８のＰＭＯＳトランジスタ６０６のゲート電圧をプルダウンして導通することによって、低機能・低電流発生ユニット１０５１を正常に起動させ、縮退点を避ける。
【0050】
また、本発明の実施形態に係るチップポート状態の検出回路は集積回路チップに利用することができる。当該集積回路チップにおけるチップポート状態の検出回路の具体的な構造については、ここでは詳しく説明しない。
【0051】
上述したチップポート状態の検出回路は、検出回路の重要な構成部分として、通信端末に利用することもできる。本明細書で言及される通信端末とは、モバイル環境に使用され、携帯電話、ノートパソコン、タブレットパソコン、車載パソコンなどを含むＧＳＭ、ＥＤＧＥ、ＴＤ＿ＳＣＤＭＡ、ＴＤＤ＿ＬＴＥ、ＦＤＤ＿ＬＴＥ等の多種類の通信規格をサポートするコンピュータ機器を指す。また、本発明の実施形態に係る技術案は、通信基地局などの回路を検出する他の適用に使用される。
【0052】
本発明の実施形態に係るチップポート状態の検出回路、チップ及び通信端末は、ポート検出変換回路によって検出待ちポートの状態を対応する電圧に変換し、第１のコンパレータ及び第２のコンパレータにそれぞれ出力し、対応する入力基準電圧と比較した後、チップＩＤ判断回路にロジック信号を出力し、チップ検出待ちポート状態に対応するチップＩＤを得、通信端末がチップを識別して、複数の同じチップを区別することができる。一方、動的バイアス電流発生回路によって、電源電圧の確立が開始してから確立が完了する前に、また電源電圧の確立が完了した後に、第１のコンパレータ及び第２のコンパレータにそれぞれバイアス電流及び静的動作点を提供することにより、通信端末がチップを識別する前に、チップの検出待ちポート状態の検出を完了し、チップの検出待ちポートを迅速に検出する要求を満たすだけでなく、チップポート状態の検出回路の静的低消費電力且つリアルタイムで検出する要求を満たすことができる。
【0053】
以上、本発明に係るチップポート状態の検出回路、チップ及び通信端末について詳細に説明した。当業者であれば、本発明の実質的な内容を逸脱することなく、これに対してなされた如何なる明白な変更も、本発明の特許権の保護範囲に属する。
【図1】
【図2a】
【図2b】
【図2c】
【図3】
【図4a】
【図4b】
【図5】
【国際調査報告】