▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧
特表2023-549549電流マッチングを用いるスタッカブルマルチフェーズ電力段コントローラ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-11-27
(54)【発明の名称】電流マッチングを用いるスタッカブルマルチフェーズ電力段コントローラ
(51)【国際特許分類】
H02M 3/00 20060101AFI20231117BHJP
【ＦＩ】
H02M3/00 W
H02M3/00 H
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023529902
(86)(22)【出願日】2021-11-15
(85)【翻訳文提出日】2023-07-18
(86)【国際出願番号】 US2021059320
(87)【国際公開番号】W WO2022108864
(87)【国際公開日】2022-05-27
(31)【優先権主張番号】16/950,239
(32)【優先日】2020-11-17
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】ロヒット ナルラ
(72)【発明者】
【氏名】ムサスブラマニアン ヴェンカテスワラン
(72)【発明者】
【氏名】プリータム チャラン アナンド タデパーシ
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA15
5H730AS01
5H730BB82
5H730BB88
5H730EE59
5H730FD31
5H730FF02
5H730FG05
(57)【要約】
電力段コントローラ（１０６Ａ）が、マルチフェーズパルス制御回路（１２４）、電流感知回路（２０４）、コンパレータ（１１６）、誤差増幅器（１０８）、及びモードコントローラ（１３５）を含む。モードコントローラは、モードコントローラ入力（１３６）及び加算回路（２１０）を含む。加算回路は、第１の加算回路入力（２１４）、第２の加算回路入力（２１２）、及び加算回路出力（２１６）を有し、第１の加算回路入力（２１４）は誤差増幅器出力（１１４）に結合され、加算回路出力は第１のコンパレータ入力（１１８）に結合される。モードコントローラは、モードコントローラ入力（１３６）におけるモード制御電圧に応答して、主コントローラモード又は二次コントローラモードの一方を選択し、主コントローラモードの選択に応答して加算回路（２１０）を迂回し、二次コントローラモードの選択に応答して加算回路をイネーブルするように構成される。
【選択図】 図２
【選択図】 図２
【特許請求の範囲】
【請求項1】
電力段コントローラであって、制御入力及びマルチフェーズパルス出力を有するマルチフェーズパルス制御回路であって、前記マルチフェーズパルス出力の各々が、それぞれの電力段のそれぞれのスイッチ制御入力に結合されるように適合される、前記マルチフェーズパルス制御回路と、
電流感知入力及び電流感知出力を有する電流感知回路であって、前記電流感知入力の各々が、それぞれの電力段のそれぞれの電流感知端子に結合されるように適合され、前記電流感知回路が、前記電流感知入力における電流感知電圧に応答して、前記電流感知出力における組み合わされた電流感知電圧を提供するように構成される、前記電流感知回路と、
第１のコンパレータ入力、第２のコンパレータ入力、及びコンパレータ出力を有する、コンパレータであって、前記第１のコンパレータ入力がフィードバック電圧を受け取るように構成され、前記第２のコンパレータ入力が前記電流感知出力に結合され、前記コンパレータ出力が前記制御入力に結合される、前記コンパレータと、
第１の誤差増幅器入力、第２の誤差増幅器入力、及び誤差増幅器出力を有する誤差増幅器であって、前記誤差増幅器が、前記第１の誤差増幅器入力における第１の電圧及び前記第２の誤差増幅器入力における第２の電圧に応答して、前記誤差増幅器出力において誤差電圧を提供するように構成される、前記誤差増幅器と、
モードコントローラ入力と加算回路とを有するモードコントローラであって、前記加算回路が、第１の加算回路入力、第２の加算回路入力、及び加算回路出力を有し、前記第１の加算回路入力が前記誤差増幅器出力に結合され、前記加算回路出力が前記第１のコンパレータ入力に結合される、前記モードコントローラと、
を含み、前記モードコントローラが、
前記モードコントローラ入力におけるモード制御電圧に応答して、主コントローラモード又は二次コントローラモードの一方を選択し、
前記主コントローラモードの選択に応答して前記加算回路を迂回し、
前記二次コントローラモードの選択に応答して前記加算回路をイネーブルする、
ように構成される、
電力段コントローラ。
【請求項2】
請求項１に記載の電力段コントローラであって、前記主コントローラモードにおいて、前記第１の誤差増幅器入力が出力電圧端子に結合されるように適合され、前記第２の誤差増幅器入力が基準電圧に結合されるように適合され、前記第１のコンパレータ入力が前記誤差電圧を前記フィードバック電圧として受け取るように構成される、電力段コントローラ。
【請求項3】
請求項２に記載の電力段コントローラであって、前記誤差増幅器出力に結合され、前記誤差電圧を別の電力段コントローラに提供するように構成される誤差増幅器出力端子を更に含む、電力段コントローラ。
【請求項4】
請求項１に記載の電力段コントローラであって、前記二次コントローラモードにおいて、前記第１の誤差増幅器入力が、別の電力段コントローラの電流感知出力端子に結合されるように適合され、
前記第２の誤差増幅器入力が、前記電流感知出力に結合されるように適合され、
前記第１のコンパレータ入力が、前記主コントローラモードにおいて別の電力段コントローラによって提供される前記第１の加算回路入力における誤差電圧と、前記誤差増幅器出力における前記誤差電圧とに応答して、前記加算回路出力から加算電圧を受け取るように構成される、
電力段コントローラ。
【請求項5】
請求項１に記載の電力段コントローラであって、前記電流感知出力に結合され、前記電流感知出力において前記組み合わされた電流感知電圧を別の電力段コントローラに提供するように構成される電流感知出力端子を更に含む、電力段コントローラ。
【請求項6】
請求項１に記載の電力段コントローラであって、前記制御入力が第１の制御入力であり、前記マルチフェーズパルス制御回路が、第２の制御入力、第３の制御入力、及び第４の制御入力を有し、前記第２の制御入力が出力電圧端子に結合され、前記第３の制御入力が入力電圧端子に結合され、前記第４の制御入力がランプ端子に結合され、前記マルチフェーズパルス制御回路が、前記第１の制御入力における電圧と、前記第２の制御入力における出力電圧と、前記第３の制御入力における入力電圧と、前記第４の制御入力におけるランプ電圧とに応答して、前記マルチフェーズパルス出力を制御するように構成される、電力段コントローラ。
【請求項7】
請求項１に記載の電力段コントローラであって、前記二次コントローラモードにおいて、前記誤差増幅器が、前記電力段コントローラの電流を伴う主コントローラモードにおいて構成される別の電力段コントローラの電流を等化するために、オフタイム制御ループにおける積分器として動作するように構成される、電力段コントローラ。
【請求項8】
マルチフェーズコンバータのためのコントローラであって、第１の主コントローラ入力と、第２の主コントローラ入力と、電流感知出力端子と、誤差増幅器出力端子とを有する主コントローラ回路であって、前記第１の主コントローラ入力が、前記マルチフェーズコンバータの出力電圧端子に結合されるように適合され、前記第２の主コントローラ入力が、基準電圧端子に結合されるように適合される、前記主コントローラ回路と、
第１の二次コントローラ入力及び第２の二次コントローラ入力を有する二次コントローラ回路であって、前記第１の二次コントローラ入力が前記電流感知出力端子に結合され、前記第２の二次コントローラ入力が前記誤差増幅器出力端子に結合される、前記二次コントローラ回路と、
を含み、
前記二次コントローラ回路が、
第１の加算回路入力、第２の加算回路入力、及び加算回路出力を有する加算回路であって、前記第１の加算回路入力が前記第２の二次コントローラ入力に結合される、前記加算回路と、
第１の積分器入力、第２の積分器入力、及び積分器出力を有する積分器であって、前記第１の積分器入力が前記第１の二次コントローラ入力に結合され、前記第２の積分器入力が、前記二次コントローラ回路によって制御される前記マルチフェーズコンバータの電力段に関する組み合わされた電流感知電圧を受け取るように構成され、前記積分器出力が前記第２の加算回路入力に結合される、前記積分器と、
を含む、
コントローラ。
【請求項9】
請求項８に記載のコントローラであって、前記組み合わされた電流感知電圧が第１の組み合わされた電流感知電圧であり、前記主コントローラ回路が、制御入力及びマルチフェーズパルス出力を有するマルチフェーズパルス制御回路であって、前記マルチフェーズパルス出力の各々が、前記マルチフェーズコンバータのそれぞれの電力段のそれぞれのスイッチ制御入力に結合されるように適合される、前記マルチフェーズパルス制御回路と、
電流感知入力及び電流感知出力を有する電流感知回路であって、前記電流感知入力の各々が、前記マルチフェーズコンバータのそれぞれの電力段のそれぞれの電流感知出力端子に結合されるように適合され、前記電流感知回路が、前記電流感知入力における電流感知電圧に応答して、前記電流感知出力において第２の組み合わされた電流感知電圧を提供するように構成される、前記電流感知回路と、
第１のコンパレータ入力、第２のコンパレータ入力、及びコンパレータ出力を有するコンパレータであって、前記第１のコンパレータ入力がフィードバック電圧を受け取るように構成され、前記第２のコンパレータ入力が前記電流感知出力に結合され、前記コンパレータ出力が前記制御入力に結合される、前記コンパレータと、
第１の誤差増幅器入力、第２の誤差増幅器入力、及び誤差増幅器出力を有する
誤差増幅器であって、前記第１の誤差増幅器入力が前記第１の主コントローラ入力に結合され、前記第２の誤差増幅器入力が前記第２の主コントローラ入力に結合され、前記誤差増幅器が、前記第１の誤差増幅器入力における出力電圧及び前記第２の誤差増幅器入力における基準電圧に応答して、前記誤差増幅器出力において誤差電圧を提供するように構成される、前記誤差増幅器と、
を含む、
コントローラ。
【請求項10】
請求項８に記載のコントローラであって、前記加算回路が第１の加算回路であり、前記主コントローラ回路が、第２の加算回路と、
モードコントローラ入力を備えるモードコントローラと、
を含み、
前記モードコントローラが、
前記モードコントローラ入力における電圧に応答して、主コントローラモード又は二次コントローラモードの一方を選択し、
前記主コントローラモードの選択に応答して前記第２の加算回路を迂回し、
前記二次コントローラモードの選択に応答して前記第２の加算回路をイネーブルする、
ように構成される、
コントローラ。
【請求項11】
請求項８に記載のコントローラであって、前記二次コントローラ回路が、
制御入力及びマルチフェーズパルス出力を有するマルチフェーズパルス制御回路であって、前記マルチフェーズパルス出力の各々が、前記マルチフェーズコンバータのそれぞれの電力段のそれぞれのスイッチ制御入力に結合されるように適合される、前記マルチフェーズパルス制御回路と、
電流感知入力及び電流感知出力を有する電流感知回路であって、前記電流感知入力の各々が、前記マルチフェーズコンバータのそれぞれの電力段のそれぞれの電流感知出力端子に結合されるように適合され、前記電流感知回路が、前記電流感知入力における電流感知電圧に応答して、前記電流感知出力において、組み合わされた電流感知電圧を提供するように構成される、前記電流感知回路と、
第１のコンパレータ入力、第２のコンパレータ入力、及びコンパレータ出力を有するコンパレータであって、前記第１のコンパレータ入力がフィードバック電圧を受け取るように構成され、前記第２のコンパレータ入力が前記電流感知出力に結合され、前記コンパレータ出力が前記制御入力に結合される、前記コンパレータと、
を含む、
コントローラ。
【請求項12】
請求項８に記載のコントローラであって、前記主コントローラ回路が第１の集積回路（ＩＣ）の一部であり、前記二次コントローラ回路が第２のＩＣの一部である、コントローラ。
【請求項13】
請求項８に記載のコントローラであって、前記二次コントローラ回路を含む複数の二次コントローラ回路を更に含み、前記二次コントローラ回路の各々がそれぞれの第１の二次コントローラ入力及びそれぞれの第２の二次コントローラ入力を有し、各それぞれの第１の二次コントローラ入力が前記電流感知出力端子に結合され、各それぞれの第２の二次コントローラ入力が前記誤差増幅器出力端子に結合される、コントローラ。
【請求項14】
請求項１３に記載のコントローラであって、前記主コントローラ回路が第１の集積回路（ＩＣ）の一部であり、各二次コントローラ回路が一つ又は複数の他のＩＣの一部である、コントローラ。
【請求項15】
システムであって、負荷と、前記負荷に結合されるマルチフェーズコンバータとを含み、
前記マルチフェーズコンバータが、
出力電圧端子と、
並列の電力段であって、前記電力段の各々が電流感知出力端子を有する、前記電力段と、
前記電力段の各々に結合されるコントローラと、
を有し、
前記コントローラが、
主コントローラ回路及び二次コントローラ回路を含み、
前記主コントローラ回路が、前記電力段のうちのいくつかに結合され、第１の主コントローラ入力と、第２の主コントローラ入力と、電流感知出力端子と、誤差増幅器出力端子とを有し、前記第１の主コントローラ入力が前記出力電圧端子に結合され、前記第２の主コントローラ入力が前記基準電圧端子に結合されるように適合され、
前記二次コントローラ回路が、前記主コントローラ回路及び他の前記電力段に結合され、第１の二次コントローラ入力及び第２の二次コントローラ入力を有し、前記第１の二次コントローラ入力が前記電流感知出力端子に結合され、前記第２の二次コントローラ入力が前記誤差増幅器出力端子に結合される、
システム。
【請求項16】
請求項１５に記載のシステムであって、前記二次コントローラ回路が、第１の加算回路入力、第２の加算回路入力、及び加算回路出力を有する加算回路であって、前記第１の加算回路入力が前記第２の二次コントローラ入力に結合される、前記加算回路と、
第１の積分器入力、第２の積分器入力、及び積分器出力を有する積分器であって、前記第１の積分器入力が前記第１の二次コントローラ入力に結合され、前記第２の積分器入力が、前記電力段の他方に関する組み合わされた電流感知電圧を受け取るように構成され、前記積分器出力が前記第２の加算回路入力に結合される、前記積分器と、
を含む、システム。
【請求項17】
請求項１６に記載のシステムであって、前記組み合わされた電流感知電圧が第１の組み合わされた電流感知電圧であり、
前記主コントローラ回路が、
制御入力及びマルチフェーズパルス出力を有するマルチフェーズパルス制御回路であって、前記マルチフェーズパルス出力の各々が、前記マルチフェーズコンバータのそれぞれの電力段のそれぞれのスイッチ制御入力に結合されるように適合される、前記マルチフェーズパルス制御回路と、
電流感知入力及び電流感知出力を有する電流感知回路であって、前記電流感知入力の各々が、前記マルチフェーズコンバータのそれぞれの電力段のそれぞれの電流感知出力端子に結合されるように適合され、前記電流感知回路が、前記電流感知入力における電流感知電圧に応答して、前記電流感知出力において第２の組み合わされた電流感知電圧を提供するように構成される、前記電流感知回路と、
第１のコンパレータ入力、第２のコンパレータ入力、及びコンパレータ出力を有するコンパレータであって、前記第１のコンパレータ入力がフィードバック電圧を受け取るように構成され、前記第２のコンパレータ入力が前記電流感知出力に結合され、前記コンパレータ出力が前記制御入力に結合される、前記コンパレータと、
第１の誤差増幅器入力、第２の誤差増幅器入力、及び誤差増幅器出力を有する誤差増幅器であって、前記第１の誤差増幅器入力が前記第１の主コントローラ入力に結合され、前記第２の誤差増幅器入力が前記第２の主コントローラ入力に結合され、前記誤差増幅器が、前記第１の誤差増幅器入力における出力電圧及び前記第２の誤差増幅器入力における基準電圧に応答して、前記誤差増幅器出力において誤差電圧を提供するように構成される、前記誤差増幅器と、
を含む、
システム。
【請求項18】
請求項１６に記載のシステムであって、前記加算回路が第１の加算回路であり、前記主コントローラ回路が、
第２の加算回路と、
モードコントローラ入力を備えるモードコントローラと、
を含み、
前記モードコントローラが、
前記モードコントローラ入力における電圧に応答して、主コントローラモード又は二次コントローラモードの一方を選択し、
前記主コントローラモードの選択に応答して前記第２の加算回路を迂回し、
前記二次コントローラモード
の選択に応答して前記第２の加算回路をイネーブルする、
ように構成される、
システム。
【請求項19】
請求項１６に記載のコントローラであって、前記二次コントローラ回路が、
制御入力及びマルチフェーズパルス出力を有するマルチフェーズパルス制御回路であって、前記マルチフェーズパルス出力の各々が、前記マルチフェーズコンバータのそれぞれの電力段のそれぞれのスイッチ制御入力に結合されるように適合される、前記マルチフェーズパルス制御回路と、
電流感知入力及び電流感知出力を有する電流感知回路であって、前記電流感知入力の各々が、前記マルチフェーズコンバータのそれぞれの電力段のそれぞれの電流感知出力端子に結合されるように適合され、前記電流感知回路が、前記電流感知入力における電流感知電圧に応答して、前記電流感知出力において組み合わされた電流感知電圧を提供するように構成される、前記電流感知回路と、
第１のコンパレータ入力、第２のコンパレータ入力、及びコンパレータ出力を有するコンパレータであって、前記第１のコンパレータ入力がフィードバック電圧を受け取るように構成され、前記第２のコンパレータ入力が前記電流感知出力に結合され、前記コンパレータ出力が前記制御入力に結合される、前記コンパレータと、
を含む、
コントローラ。
【請求項20】
請求項１５に記載のコントローラであって、前記主コントローラ回路が第１の集積回路（ＩＣ）の一部であり、前記二次コントローラ回路が第２のＩＣの一部である、コントローラ。
【発明の詳細な説明】
【技術分野】
【0001】
電子デバイス及び集積回路（ＩＣ）技術の普及は、結果としてＩＣ製品の商業化をもたらした。新しい電子デバイスが開発され、ＩＣ技術が進歩するにつれて、新しいＩＣ製品が商業化される。電子デバイスのためのＩＣ製品の一例は、電力段コントローラである。例示的な電力段コントローラは、マルチフェーズ制御信号を提供する。電子デバイス（例えば、通信デバイス及びサーバ）においてより高電流の需要が高まるにつれて、より高い電流をサポートするために必要なフェーズの数は増加する。また、サポートされるフェーズの数が増加するにつれて、電力段コントローラのピン数は増加し、結果としてパッケージサイズが大きくなる。より高い電流及び関連フェーズをサポートするための取り組みが進められている。
【発明の概要】
【0002】
少なくとも一例において、電力段コントローラが、制御入力とマルチフェーズパルス出力とを有するマルチフェーズパルス制御回路を含み、マルチフェーズパルス出力の各々は、それぞれの電力段のそれぞれのスイッチ制御入力に結合されるように適合される。電力段コントローラはまた、電流感知入力と電流感知出力とを有する電流感知回路を含み、電流感知入力の各々が、それぞれの電力段のそれぞれの電流感知端子に結合されるように適合され、電流感知回路は、電流感知入力における電流感知電圧に応答して、電流感知出力において組み合わされた電流感知電圧を提供するように構成される。電力段コントローラはまた、第１のコンパレータ入力と、第２のコンパレータ入力と、コンパレータ出力とを有するコンパレータを含み、第１のコンパレータ入力はフィードバック電圧を受け取るように構成され、第２のコンパレータ入力は第１の電流感知出力に結合され、コンパレータ出力は制御入力に結合される。電力段コントローラはまた、第１の誤差増幅器入力と、第２の誤差増幅器入力と、誤差増幅器出力とを有する誤差増幅器を含み、誤差増幅器は、第１の誤差増幅器入力における第１の電圧と第２の誤差増幅器入力における第２の電圧とに応答して、誤差増幅器出力において誤差電圧を提供するように構成される。電力段コントローラはまた、モードコントローラ入力と加算回路とを有するモードコントローラを含み、加算回路は、第１の加算回路入力と、第２の加算回路入力と、加算回路出力とを有し、第１の加算回路入力は誤差増幅器出力に結合され、加算回路出力は第１のコンパレータ入力に結合される。モードコントローラは、モードコントローラ入力におけるモード制御電圧に応答して、主コントローラモード又は二次コントローラモードの一方を選択し、主コントローラモードの選択に応答して加算回路を迂回し、二次コントローラモードの選択に応答して加算回路をイネーブルするように構成される。
【0003】
別の例において、マルチフェーズコンバータのためのコントローラが、第１の主コントローラ入力と、第２の主コントローラ入力と、電流感知出力端子と、誤差増幅器出力端子とを有する主コントローラ回路を含み、第１の主コントローラ入力は、マルチフェーズコンバータの出力電圧端子に結合されるように適合され、第２の主コントローラ入力は、基準電圧端子に結合されるように適合される。コントローラはまた、第１の二次コントローラ入力と第２の二次コントローラ入力とを有する二次コントローラ回路を含み、第１の二次コントローラ入力は電流感知出力端子に結合され、第２の二次コントローラ入力は誤差増幅器出力端子に結合される。二次コントローラ回路は、第１の加算回路入力と、第２の加算回路入力と、加算回路出力とを有する加算回路を含み、第１の加算回路入力は第２の二次コントローラ入力に結合される。二次コントローラ回路はまた、第１の積分器入力と、第２の積分器入力と、積分器出力とを有する積分器を含み、第１の積分器入力は第１の二次コントローラ入力に結合され、第２の積分器入力は、二次コントローラ回路によって制御されるマルチフェーズコンバータの電力段に関連する組み合わされた電流感知電圧を受け取るように構成され、積分器出力は第２の加算回路入力に結合される。
【0004】
別の例において、システムが、負荷に結合されるように適合されるマルチフェーズコンバータを含む。マルチフェーズコンバータは、出力電圧端子と、各々が電流感知出力端子を有する並列の電力段と、電力段の各々に結合されるコントローラとを有する。コントローラは、主コントローラ回路と二次コントローラ回路とを含み、主コントローラ回路は電力段のうちのいくつかに結合され、主コントローラ回路は、第１の主コントローラ入力と、第２の主コントローラ入力と、電流感知出力端子と、誤差増幅器出力端子とを有し、第１の主コントローラ入力は出力電圧端子に結合され、第２の主コントローラ入力は基準電圧端子に結合されるように適合される。二次コントローラ回路は、主コントローラ回路及び他の電力段に結合され、第１の二次コントローラ入力と第２の二次コントローラ入力とを有し、第１の二次コントローラ入力は電流感知出力端子に結合され、第２の二次コントローラ入力は誤差増幅器出力端子に結合される。
【図面の簡単な説明】
【0005】
【図1】例示の実施例に従ったシステムのブロック図である。
【0006】
【図2】例示の実施例に従った、マルチフェーズコンバータのための電力段コントローラの図である。
【0007】
【図3】例示の実施例に従った、マルチフェーズコンバータのための電力段コントローラの電流共有ループ回路要素の図である。
【0008】
【図4】例示の実施例に従った、マルチフェーズコンバータのための電力段コントローラの図である。
【0009】
【図5】説明する電力段コントローラを備えないマルチフェーズコンバータの波形を示すタイミング図である。
【0010】
【図6】説明する電力段コントローラを備えるマルチフェーズコンバータの波形を示すタイミング図である。
【発明を実施するための形態】
【0011】
本明細書において、マルチフェーズコンバータのためのコントローラが、主コントローラ回路を含み、主コントローラ回路は、マルチフェーズコンバータの電力段のサブセットにマルチフェーズパルスを提供するように構成される。マルチフェーズコンバータは、主コントローラ回路に結合される一つ又は複数の二次コントローラ回路も含み、各二次コントローラ回路は、マルチフェーズコンバータの電力段のそれぞれ他のサブセットにマルチフェーズパルスを提供するように構成される。説明する実施例において、主コントローラ回路及び各二次コントローラ回路は、入力端子、出力端子、及び／又は、主コントローラ回路及び各二次コントローラ回路のそれぞれの制御ループコンパレータに提供されるそれぞれの電流感知電圧を等化するための構成要素を含む。このようにして、たとえ主コントローラ回路及び各二次コントローラ回路のそれぞれの電流感知電圧が異なる場合であっても、それぞれの制御ループコンパレータは同じ電圧差を受け取ることになる。いくつかの例示の実施例において、各二次コントローラ回路は、主コントローラ回路及びそれぞれの二次コントローラ回路の平均又は全電流を比較するように構成される積分器を含み、結果として、各それぞれの二次コントローラ回路について調整されたオフタイム（ＴＯＦＦ）、及び、主コントローラ回路及び各二次コントローラ回路のそれぞれの制御ループについて等化された電流を生じさせる。
【0012】
他の実施例に対する制限なしに、いくつかの例示の実施例において、主コントローラ回路及び二次コントローラ回路は同じコントローラトポロジを有し、コントローラ回路トポロジは、主コントローラモード又は二次コントローラモードで構成可能である。したがって、マルチフェーズコンバータのためのコントローラはスタッカブルコントローラ集積回路（ＩＣ）を含み、コントローラＩＣのうちの１つが主コントローラ回路として構成され、他のコントローラＩＣが二次コントローラ回路として構成される。本明細書で用いられる場合、「スタッカブル」とは、マルチフェーズコンバータが電力段及び負荷への電流出力の増加量をサポートするために、必要に応じて増加された量のコントローラＩＣを使用する能力を指す。異なる例示の実施例において、マルチフェーズコンバータコントローラが、１つの主コントローラＩＣ及びＮ個の二次コントローラＩＣを含み、Ｎは１又はそれ以上に等しい整数である（例えば、Ｎ＝１～１０又はそれ以上）。
【0013】
スタッカブルコントローラＩＣについてのコントローラトポロジは変動し得、一方で、マルチフェーズコンバータの電力段のためのスタッカブルコントローラＩＣが、制御入力とマルチフェーズ出力とを有するマルチフェーズパルス制御回路を含み得る。この例において、マルチフェーズパルス出力の各々は、それぞれの電力段のそれぞれのスイッチ制御入力に結合されるように適合され得る。スタッカブルコントローラＩＣはまた、電流感知入力と電力感知出力とを有する電流感知回路を含む。また、電流感知入力の各々は、それぞれの電力段のそれぞれの電流感知端子に結合されるように適合される。また、電流感知回路は、電流感知入力における電流感知電圧に応答して、電流感知出力において組み合わされた電流感知電圧を提供するように構成される。スタッカブルコントローラＩＣは、第１のコンパレータ入力、第２のコンパレータ入力、及びコンパレータ出力を有する、コンパレータも含む。第１のコンパレータ入力はフィードバック電圧を受け取るように構成され、第２のコンパレータ電圧は第１の電流感知出力に結合され、コンパレータ出力は制御入力に結合される。スタッカブルコントローラＩＣはまた、第１の誤差増幅器入力と、第２の誤差増幅器入力と、誤差増幅器出力とを有する誤差増幅器を含む。誤差増幅器は、第１の誤差増幅器入力における第１の電圧と第２の誤差増幅器入力における第２の電圧とに応答して、誤差増幅器出力において誤差電圧を提供するように構成される。いくつかの例示の実施例において、スタッカブルコントローラＩＣは、モードコントローラ入力と加算回路とを有するモードコントローラも含む。加算回路は、第１の加算回路入力、第２の加算回路入力、及び加算回路出力を有し、第１の加算回路入力は誤差増幅器出力に結合される。加算回路出力は第１のコンパレータ入力に結合される。動作において、モードコントローラは、モードコントローラ入力におけるモード制御電圧に応答して、主コントローラモード又は二次コントローラモードの一方を選択するように、主コントローラモードの選択に応答して加算回路を迂回するように、及び、二次コントローラモードの選択に応答して加算回路をイネーブルするように、構成される。
【0014】
いくつかの説明する実施例において、マルチフェーズコンバータのためのコントローラにおける各二次コントローラ回路の制御ループは、主コントローラ回路及び二次コントローラ回路のそれぞれの制御ループコンパレータに提供される電流感知電圧を等化するための積分器を含む。この例示の実施例は、コントローラサイズ又は部品表（ＢＯＭ）における著しい増加なしに、（すべてのフェーズは同じ電流を有することになるため）マルチフェーズコンバータの信頼性における全体的な向上を達成する。また、主コントローラ回路及び各二次コントローラ回路についての動作の周波数は変化しない。また、付加的な補償回路要素又は外部デバイスは回避される。複雑さ、コスト、及び利益を変動させることで他のコントローラトポロジも可能である。
【0015】
図１は、例示の実施例に従った、システム１００のブロック図である。図１の例において、システム１００は、マルチフェーズコンバータ１０２によって給電される、負荷１９４を備える通信デバイス又はサーバデバイス（例えば、一つ又は複数のプロセッサ及び／又は他の構成要素）である。図示されるように、マルチフェーズコンバータ１０２は、電力段１９０Ａ～１９０Ｎに並列に結合されるコントローラ１０４を含み、電源１９６が、電力段１９０Ａ～１９０Ｎ及びコントローラ１０４に結合されるＶＩＮ端子１９７において、入力電圧（ＶＩＮ）を提供する（例えば、ＶＩＮは、コントローラ１０４又はそれぞれのコントローラ回路のＶＩＮ入力端子１９８において受け取られる）。電力段１９０Ａ～１９０Ｎの各々の出力にはそれぞれのインダクタ（Ｌ＿Ａ～Ｌ＿Ｎ）があり、Ｌ＿Ａ～Ｌ＿Ｎの各々は、それぞれの電力段に結合されるそれぞれの第１の側部、及び出力端子１９２に結合されるそれぞれの第２の側部を有する。図に示されるように、システム１００は、出力端子１９２と接地１９５との間の負荷１９４と並列の、出力キャパシタ（ＣＯＵＴ）を含む。接地１９５は、マルチフェーズコンバータ１０２の構成要素にも結合される。
【0016】
図１の例において、コントローラ１０６は、主コントローラ回路１０６並びに二次コントローラ回路１５０及び１５１Ａ～１５１Ｍを含み、主コントローラ回路１０６は、電力段１９０Ａ～１９０Ｎのそれぞれのサブセットに、パルス（パルスＣＰ＿Ａ～ＣＰ＿Ｎのサブセット）を提供し、二次コントローラ回路１５０及び１５１Ａ～１５１Ｍの各々は、電力段１９０Ａ～１９０Ｎの他のそれぞれのサブセットに、それぞれのパルス（パルスＣＰ＿Ａ～ＣＰ＿Ｎのそれぞれのサブセット）を提供する。電力段１９０Ａ～１９０Ｎに提供されるパルスＣＰ＿Ａ～ＣＰ＿Ｎは、電力段１９０Ａ～１９０Ｎのそれぞれのスイッチを制御する。
【0017】
図に示されるように、主コントローラ回路１０６は、制御入力１３４とマルチフェーズパルス出力１３２Ａ～１３２Ｍとを有するマルチフェーズパルス制御（「ＴＯＮ／ＴＯＦＦ制御」と標示される）を含む。動作において、マルチフェーズパルス制御回路１２４は、電力段１９０Ａ～１９０Ｎのそれぞれのサブセットに提供されるパルス１３３Ａ～１３３Ｍのオンタイム（ＴＯＮ）及びオフタイム（ＴＯＦＦ）を制御する。いくつかの例示の実施例において、マルチフェーズパルス出力１３２Ａ～１３２Ｍの各々は、電力段１９０Ａ～１９０Ｎのそれぞれのサブセットのスイッチ制御入力１９１Ａ～１９１Ｎのそれぞれのサブセットに結合されるように適合される。いくつかの例示の実施例において、制御入力１３４は第１の制御入力であり、マルチフェーズパルス制御回路１２４は、第２の制御入力１２６、第３の制御入力１２８、及び第４の制御入力１３０も含む。これらの例示の実施例において、第２の制御入力１２６は、出力ノード１９２からＶＯＵＴを受け取るように構成される。また、第３の制御入力１２８は、ＶＩＮ端子１９７からＶＩＮを受け取るように構成される。また、第４の制御入力１３０は、ＲＡＭＰ源（図示せず）からランプ電圧（ＲＡＭＰ）を受け取るように構成される。
【0018】
図２の例示の実施例を参照すると、主制御回路１０６などの主コントローラ回路が、電流感知入力２０６Ａ～２０６Ｎ及び電流感知出力２０８を有する電流感知回路（例えば、図２における電流感知回路２０４）も含み、電流感知入力２０６Ａ～２０６Ｎの各々が、電力段１９０Ａ～１９０Ｎのそれぞれのサブセットの電流感知端子１９３Ａ～１９３Ｎのそれぞれのサブセットに結合されるように適合され、電流感知回路は、電流感知入力２０６Ａ～２０６Ｎにおける電流感知電圧（図１におけるＣＳ＿Ａ～ＣＳ＿Ｎのサブセット、又は、図２におけるＣＳＰ１＿Ｍ～ＣＳＰｎ＿Ｍ）に応答して、電流感知出力２０８において平均又は全電流感知電圧（図２におけるＶＩＳＵＭ＿Ｍ）を提供するように構成される。
【0019】
図１及び図２を参照すると、主コントローラ回路１０６はまた、第１のコンパレータ入力１１８と、第２のコンパレータ入力１２０と、コンパレータ出力１２２とを有するパルス幅変調（ＰＷＭ）コンパレータ１１６を含み、第１のコンパレータ入力１１８はフィードバック電圧（例えば、図２におけるＶＤＲＯＯＰ）を受け取るように構成され、第２のコンパレータ入力は電流感知出力２０８に結合され、コンパレータ出力１２２は制御入力１３４に結合され、ＰＷＭコンパレータ１１６は、第１のコンパレータ入力１１８におけるフィードバック電圧又は誤差電圧１１５と第２のコンパレータ入力１２０における電流感知電圧１２１とに応答して、コンパレータ出力１２２において電圧１２３を提供するように構成される。主コントローラ回路１０６はまた、第１の誤差増幅器又は積分器入力１１０と、第２の誤差増幅器又は積分器入力１１２と、誤差増幅器又は積分器出力とを有する誤差増幅器又は積分器１０８を含む。誤差増幅器又は積分器１０８は、第１の誤差増幅器又は積分器入力１１０における第１の電圧１１１と、第２の誤差増幅器又は積分器入力１１３における第２の電圧１１３とに応答して、誤差増幅器又は積分器出力１１４において誤差電圧１１５を提供するように構成される。いくつかの例において、第１の電圧１１１は、出力ノード１９２における出力電圧（ＶＯＵＴ）であり、第２の電圧１１３は、基準電圧端子１０７及び関連する基準電圧源によって提供される基準電圧である。
【0020】
主コントローラ回路１０６はまた、モードコントローラ入力１３６と加算回路２１０とを有するモードコントローラ（「Ｍ／Ｓ」と標示）１３５を含む（例えば、図２を参照）。加算回路２１０は、第１の加算回路入力２１２、第２の加算回路入力２１４、及び加算回路出力２１６を有する。第１の加算回路入力２１２は、誤差増幅器又は積分器出力１１４に結合され、加算回路出力２１６は第１のコンパレータ入力１１８に結合される。動作において、モードコントローラ１３５は、モードコントローラ入力１３６における（例えば、モード制御ピン又は端子１３８によって提供される）モード制御電圧１３７に応答して、主コントローラモード又は二次コントローラモードの一方を選択するように構成される。モード制御電圧１３７は、例えば、システム設計者によって、選択可能である。モードコントローラ１３５は、主コントローラモードの選択に応答して加算回路２１０を迂回する（結果として、第１のコンパレータ入力１１８が、誤差増幅器又は積分器出力１１４から誤差電圧１１５を受け取る）ようにも構成される。モードコントローラ１３５は、二次コントローラモードの選択に応答して加算回路２１０をイネーブルする（結果として、第１のコンパレータ入力１１８が、加算回路出力２１６から電圧を受け取る）ようにも構成される。
【0021】
図１の例示の実施例において、主コントローラモードが選択されるとき、モードコントローラ１３５は、モードコントローラ出力１４０から誤差増幅器出力端子１４２へと誤差電圧１１５も出力する。他の例示の実施例において、誤差電圧１１５は、選択されるモードに関係なく、誤差増幅器出力端子１４２に提供される（例えば、誤差増幅器出力１１４が、誤差増幅器出力端子１４２に直接、又は、モードコントローラ１３５を介して、結合される）。いくつかの例示の実施例において、主コントローラ回路１０６は、電流感知出力端子（例えば、図２における電流感知出力端子２０９）から各二次コントローラ回路１５０及び１５１Ａ～１５１Ｍに、平均又は全電流感知電圧（例えば、図２における電流感知回路２０４からのＶＩＳＵＭ＿Ｍ）を出力するようにも構成される。
【0022】
いくつかの例示の実施例において、二次コントローラ回路１５０は、主コントローラ回路１０６から、誤差電圧１１５及び平均又は全電力感知電圧（例えば、図２におけるＶＩＳＵＭ＿Ｍ）を受け取るように構成される。図１の例において、二次コントローラ回路１５０は、制御入力１６８とマルチフェーズパルス出力１７８Ａ～１７８Ｍとを有するマルチフェーズパルス制御（「ＴＯＮ／ＴＯＦＦ ＣＯＮＴＲＯＬ」と標示される）回路１７０を含む。動作において、マルチフェーズパルス制御回路１７０は、電力段１９０Ａ～１９０Ｎのそれぞれのサブセットに提供されるパルス１７９Ａ～１７９ＭのＴＯＮ及びＴＯＦＦを制御する。いくつかの例示の実施例において、マルチフェーズパルス出力１７９Ａ～１７９Ｍの各々が、電力段１９０Ａ～１９０Ｎのそれぞれのサブセットのスイッチ制御入力１９１Ａ～１９１Ｎのそれぞれのサブセットに結合されるように適合される。いくつかの例示の実施例において、制御入力１６８は第１の制御入力であり、マルチフェーズパルス制御回路１７０は、第２の制御入力１７２、第３の制御入力１７４、及び第４の制御入力１７６も含む。これらの例示の実施例において、第２の制御入力１７２は、出力ノード１９２からＶＯＵＴを受け取るように構成される。また、第３の制御入力１７４は、ＶＩＮ端子１９７からＶＩＮを受け取るように構成される。また、第４の制御入力１７６は、ＲＡＭＰ源（図示せず）からＲＡＭＰを受け取るように構成される。
【0023】
図２の例示の実施例を参照すると、二次コントローラ回路１５０などの二次コントローラ回路が、電流感知入力２２６Ａ～２２６Ｎと電流感知出力２２８とを有する電流感知回路（例えば、図２における電流感知回路２２４を参照）も含む。電流感知入力２２６Ａ～２２６Ｎの各々が、電力段１９０Ａ～１９０Ｎのそれぞれのサブセットの電流感知端子１９３Ａ～１９３Ｎのそれぞれのサブセットに結合されるように適合される。また、電流感知回路２２４は、電流感知入力２２６Ａ～２２６Ｎにおける電流感知電圧（図１におけるＣＳ＿Ａ～ＣＳ＿Ｎのサブセット、又は、図２におけるＣＳＰ１＿Ｓ～ＣＳＰｎ＿Ｓ）に応答して、電流感知出力２２８において全又は平均電流感知電圧（図２におけるＶＩＳＵＭ＿Ｓ）を提供するように構成される。
【0024】
図１及び図２を参照すると、二次コントローラ回路１５０はまた、第１のコンパレータ入力１６２と、第２のコンパレータ入力１６４と、コンパレータ出力１６６とを有するＰＷＭコンパレータ１６０を含む。第１のコンパレータ入力１６２は、フィードバック電圧を受け取るように構成され、第２のコンパレータ入力１６４は電流感知出力２２８に結合され、コンパレータ出力１６６は制御入力１６８に結合される。二次コントローラ回路１５０はまた、第１の誤差増幅器又は積分器入力１５４と、第２の誤差増幅器又は積分器入力１５６と、誤差増幅器又は積分器出力１５８とを有する、誤差増幅器又は積分器１５２を含む。誤差増幅器又は積分器１５２は、第１の誤差増幅器又は積分器入力１５４における第１の電圧１５５と、第２の誤差増幅器又は積分器入力１５６における第２の電圧１５７とに応答して、誤差増幅器出力１５８において誤差電圧１５９を提供するように構成される。いくつかの例において、第１の電圧１５５は、主コントローラ回路１０６の電流感知回路（例えば、図２における電流感知回路２０４）によって提供され、二次コントローラ回路１５０の電流感知入力端子（例えば、電流感知入力端子２４０）によって受け取られる、平均又は全電流感知電圧（例えば、図２におけるＶＩＳＵＭ＿Ｍ）である。第２の電圧１５７は、二次コントローラ回路１５０の電流感知回路（例えば、図２における電流感知回路２２４）によって提供される、平均又は全電流感知電圧（例えば、図２におけるＶＩＳＵＭ＿Ｓ）である。
【0025】
二次コントローラ回路１５０はまた、モードコントローラ入力１８２と加算回路２３０とを有するモードコントローラ（「Ｍ／Ｓ」と標示）１８０を含む（例えば、図２を参照）。加算回路２３０は、第１の加算回路入力２３２、第２の加算回路入力２３４、及び加算回路出力２３６を有する。第１の加算回路入力２３２は誤差増幅器又は積分器出力１５８に結合され、加算回路出力２３６は第１のコンパレータ入力１６２に結合される。動作において、モードコントローラ１８０は、モードコントローラ入力１８２におけるモード制御電圧１８３（例えば、モード制御ピン又は端子１８８によって提供される）に応答して、主コントローラモード又は二次コントローラモードの一方を選択するように構成される。モード制御電圧１８３は、例えば、システム設計者によって選択可能である。モードコントローラ１８０は、主コントローラモードの選択に応答して、加算回路２３０を迂回するようにも構成される。モードコントローラ１８０は、二次コントローラモードの選択に応答して加算回路２３０をイネーブルするようにも構成される。
【0026】
いくつかの例示の実施例において、付加的な二次コントローラ回路１５１Ａ～１５１Ｍが存在し、二次コントローラ回路１５１Ａ～１５１Ｍの各々は、二次コントローラ回路１５０について説明したトポロジ及び動作と同様のトポロジ及び動作に関与する。こうした例において、二次コントローラ回路１５１Ａ～１５１Ｍの各々は、電力段１９０Ａ～１９０Ｎのそれぞれのサブセットに、パルスＣＰ＿Ａ～ＣＰ＿Ｎのそれぞれのサブセットを提供するように構成される。マルチフェーズコントローラ１０２を用いる場合、コントローラ回路の数は、ターゲットＶＯＵＴにおける負荷１９４に電流を供給するために望ましい数と同数の電力段をサポートするように調整可能である。
【0027】
他のオプションに対する制限なしに、主コントローラ回路１０６並びに二次コントローラ回路１５０及び１５１Ａ～１５０Ｍの各々は同じトポロジを有し、入力端子（例えば、端子２１８、１３８、２４０）、出力端子（例えば、端子２０９及び１４２）、及び／又は構成要素が、主コントローラ回路１０６並びに二次コントローラ回路１５０及び１５１Ａ～１５１Ｍの各々の、それぞれの制御ループコンパレータ（例えば、図１におけるコンパレータ１１６及び１６０）に提供される、それぞれの電流感知電圧を等化する。このようにして、たとえ主コントローラ回路及び各二次コントローラ回路のそれぞれの電流感知電圧が異なる場合であっても、それぞれの制御ループコンパレータは同じ電圧差を受け取ることになる。本明細書で説明するように、二次コントローラ回路１５０及び１５１Ａ～１５１Ｍの各々は、主コントローラ回路及びそれぞれの二次コントローラ回路の平均又は全電流を比較するように構成される、誤差増幅器又は積分器（例えば、図１における誤差増幅器又は積分器１５２）を含み、結果として、各二次コントローラ回路についての調整されたＴＯＦＦと、主コントローラ回路１０６並びに二次コントローラ回路１５０及び１５１Ａ～１５１Ｍの各々のそれぞれの制御ループについての等化された電流とを生じさせる。
【0028】
図２は、例示の実施例に従った、マルチフェーズコンバータ（例えば、図１におけるマルチフェーズコンバータ１０２）のためのコントローラ２００の図である。図に示されるように、コントローラ２００は、主コントローラ回路１０６Ａ（図１における主コントローラ回路１０６の一例）、二次コントローラ回路１５０Ａ（図１における二次コントローラ回路１５０の一例）、及び二次コントローラ回路１５１Ａ～１５１Ｍを含む。図２の例において、主コントローラ回路１０６Ａは、誤差増幅器又は積分器１０８及び関連する入力／出力、ＰＷＭコンパレータ１１６及び関連する入力／出力、マルチフェーズパルス制御回路１２４及び関連する入力／出力、並びに、モードコントローラ１３５及び関連する入力／出力を含む、図１における主コントローラ回路１０６について記述した同じ構成要素のうちの多くを含む。また、主コントローラ回路１０６Ａは、電流感知入力２０６Ａ～２０６Ｎ及び電流感知出力２０８を備える電流感知回路２０４を含む。
【0029】
図２の例において、いくつかの付加的な入力、出力、及び／又は構成要素が、電流感知出力２０８に結合される電流感知出力端子２０９を含む主コントローラ回路１０６Ａについて表されている。主コントローラ回路１０６Ａは、マルチフェーズパルス制御回路１２４の第４の制御入力１３０に結合され、ランプ電圧を提供するように構成される、ランプ端子２０３を含む。主コントローラ回路１０６Ａは、（例えば、主コントローラ回路１０６Ａが二次コントローラモードにある場合）別のコントローラ回路から誤差電圧を受け取るように構成される誤差電圧入力端子２１８を含む。主コントローラ回路１０６Ａは、第１の加算回路入力２１２と、第２の加算回路入力２１４と、加算回路出力２１６とを備える加算回路２１０を含み、加算回路２１０はモードコントローラ１３５の一部である。図２のモードコントローラ１３５について、モードコントローラ入力１３６は第１のモードコントローラ入力であり、モードコントローラ１３５は、第２のモードコントローラ入力２１７及び第３のモードコントローラ入力２１９も含む。図に示されるように、第２のモードコントローラ入力２１７は誤差増幅器又は積分器出力１１４に結合され、第３のモードコントローラ入力２１９は誤差電圧入力端子２１８に結合される。他の例において、モードコントローラ１３５及び加算回路２１０は分離しており、論理は、モードコントローラ１３５によって識別される選択されたモードに基づいて、加算回路２１０を迂回又はイネーブルする。主コントローラ回路１０６Ａは、第１の誤差増幅器又は積分器入力１１０に基準電圧（ＶＤＡＣ）を提供するように構成される基準電圧端子２１５を含む。動作において、主コントローラ回路１０６Ａは、図１において主コントローラ回路１０６について記述した動作を行なう。
【0030】
図２の例において、二次コントローラ回路１５０Ａは、電流感知出力２２８に結合される電流感知出力端子２２９を含む。また、二次コントローラ回路１５０Ａは、マルチフェーズパルス制御回路１７０の第４の制御入力１７６に結合され、ランプ電圧（ＲＡＭＰ）を提供するように構成される、ランプ端子２２３も含む。二次コントローラ回路１５０Ａは、主コントローラ回路（例えば、図２における主コントローラ回路１０６Ａ）から誤差電圧を受け取るように構成される、誤差電圧入力端子２３８を含む。二次コントローラ回路１５０Ａは、第１の加算回路入力２３２と、第２の加算回路入力２３４と、加算回路出力２３６とを備える加算回路２３０を含み、加算回路２３０はモードコントローラ１８０の一部である。また、図２におけるモードコントローラ１８０の場合、モードコントローラ入力１８２は第１のモードコントローラ入力を含み、モードコントローラ１８０は、第２のモードコントローラ入力２３７及び第３のモードコントローラ入力２３９も含む。図に示されるように、第２のモードコントローラ入力２３７は誤差増幅器又は積分器出力１５８に結合され、第３のモードコントローラ入力２３９は誤差電圧入力端子２３８に結合される。他の例において、モードコントローラ１８０及び加算回路２３０は分離しており、論理は、モードコントローラ１８０によって識別される選択されたモードに基づいて、加算回路２３０を迂回又はイネーブルする。二次コントローラ回路１５０Ａは、主コントローラ回路１０６Ａの電流感知出力端子２０９から平均又は全感知電流電圧（例えば、図２におけるＶＩＳＵＭ＿Ｍ）を受け取るように構成される電流感知入力端子２４０を含む。動作において、二次コントローラ回路１５０Ａは、図１において二次コントローラ回路１５０について記述した動作を行なう。図２における二次コントローラ回路１５１Ａ～１５１Ｍは、二次コントローラ回路１５０Ａに類似しており、図１において二次コントローラ回路１５０について記述した動作を行なうように同様に構成される。
【0031】
他のオプションに対する制限なしに、図２における主コントローラ回路１０６Ａ並びに二次コントローラ回路１５０Ａ及び１５１Ａ～１５１Ｍの各々は同じトポロジを有し、入力端子（例えば、端子２１８、１３８、２１５、２４０）、出力端子（例えば、端子２０９、１４２、及び２２９）、及び／又は構成要素は、主コントローラ回路１０６Ａ並びに二次コントローラ回路１５０Ａ及び１５１Ａ～１５１Ｍの各々の、それぞれの制御ループコンパレータ（例えば、図１におけるコンパレータ１１６及び１６０）に提供される、それぞれの電流感知電圧を等化する。このようにして、たとえ主コントローラ回路及び各二次コントローラ回路のそれぞれの電流感知電圧が異なる場合であっても、それぞれの制御ループコンパレータは同じ電圧差を受け取ることになる。本明細書で説明するように、二次コントローラ回路１５０Ａ及び１５１Ａ～１５１Ｍの各々は、主コントローラ回路及びそれぞれの二次コントローラ回路の平均又は全電流を比較するように構成される誤差増幅器又は積分器（例えば、図１における誤差増幅器又は積分器１５２）を含み、結果として、各二次コントローラ回路についての調整されたＴＯＦＦと、主コントローラ回路１０６Ａ並びに二次コントローラ回路１５０Ａ及び１５１Ａ～１５１Ｍの各々のそれぞれの制御ループについての等化された電流とを生じさせる。
【0032】
図３は、例示の実施例に従った、マルチフェーズコンバータ（例えば、図１におけるマルチフェーズコンバータ１０２）のための電力段コントローラ（例えば、図１におけるコントローラ１０４、又は図２におけるコントローラ２００）の、主コントローラ回路（例えば、図１における主コントローラ回路１０６、又は、図２における主コントローラ回路１０６Ａ）、及び、各二次コントローラ回路（例えば、図１における二次コントローラ回路１５０及び１５１Ａ～１５１Ｍの各々、又は、図２における二次コントローラ回路１５０Ａ及び１５１Ａ～１５１Ｍの各々）と、並列に動作する、電流共有ループ回路要素３００の図である。動作において、電流共有ループ回路要素３００は、すべてのフェーズにわたって電流を等化し、電流共有ループ回路要素３００は、電流モード制御ループよりもかなり低い帯域幅を有する（例えば、主コントローラ回路１０６の各々、並びに、二次コントローラ回路１５０及び１５１Ａ～１５１Ｍの各々は、電流モード制御ループを含む）。より具体的に言えば、電流共有ループ回路要素３００は、個々の電流感知電圧とすべてのフェーズの平均電流とを比較し、ＴＯＮを調整する。
【0033】
図示されるように、電流共有ループ回路要素３００は、電力段（例えば、電力段１９０Ａ～１９０Ｎ）のそれぞれのサブセットから電流感知電圧（例えば、図３におけるＣＳＰ－１～ＣＳＰ６）を受け取るように構成される、電流感知入力３０４Ａ～３０４Ｆを含む。電流感知入力３０４Ａ～３０４Ｆは、それぞれの遅延フィルタ３０６Ａ～３０６Ｆ（例えば、５μｓ遅延フィルタ）に結合される。遅延フィルタ３０６Ａ～３０６Ｆの出力は、平均化回路３０７並びにそれぞれの乗算器３０８Ａ～３０８Ｆに結合される。それぞれの乗算器３０８Ａ～３０８Ｆの各々は、遅延フィルタ３０６Ａ～３０６Ｆのそれぞれ１つの出力を、平均化回路３０７からの平均電流（ＩＡＶＧ）出力と乗算するように構成される。乗算器３０８Ａ～３０８Ｆからのそれぞれの出力（Ｋ×（Ｉ１～ＩＡＶＧ）～Ｋ×（Ｉ６～ＩＡＶＧ）と標示）は、基準電圧（ＶＤＡＣ）と共にＫ×（Ｉ１～ＩＡＶＧ）～Ｋ×（Ｉ６～ＩＡＶＧ）を加算するために、それぞれの加算器３１０Ａ～３１０Ｆに提供される。それぞれの加算器３１０Ａ～３１０Ｆの出力は、それぞれのコンパレータ３１２Ａ～３１２Ｆの非反転入力に提供される。それぞれのコンパレータ３１２Ａ～３１２Ｆの反転入力は、それぞれの基準回路に結合され、各基準回路はレジスタＲＴ（ＯＮ）及びキャパシタＣＴ（ＯＮ）を有する。図に示されるように、各ＲＴ（ＯＮ）の第１の側が、ＶＩＮ源又は関連端子に結合され、各ＲＴ（ＯＮ）の第２の側が、コンパレータ３１２Ａ～３１２Ｆのそれぞれのコンパレータの反転入力に結合される。また、各ＣＴ（ＯＮ）の第１の側が、コンパレータ３１２Ａ～３１２Ｆのそれぞれのコンパレータの反転入力に結合され、各ＣＴ（ＯＮ）の第２の側が、接地に結合される。コンパレータ３１２Ａ～３１２Ｆの出力は、ＰＷＭパルス（ＰＷＭ１～ＰＷＭＦ６）を提供するために、ＰＷＭ出力端子３１４Ａ～３１４Ｆに結合される。要約すると、主コントローラ回路及び各二次コントローラ回路は、本明細書で説明するように、コントローラ（例えば、図１におけるコントローラ１０４）から電力段のそれぞれのサブセットへのＰＷＭパルス出力を制御するように動作する。主コントローラ回路及び各二次コントローラ回路によって提供されるＴＯＦＦ制御と並列に、各電流共有ループ回路要素（例えば、主コントローラ回路及び各二次コントローラ回路のための図３における電流共有ループ回路要素３００のうちの１つ）が、本明細書で説明するように、コントローラ（例えば、図１におけるコントローラ１０４）から電力段のそれぞれのサブセットへのＰＷＭパルス出力のＴＯＮを制御する。
【0034】
図４は、例示の実施例に従った、マルチフェーズコンバータ（例えば、図１におけるマルチフェーズコンバータ１０２）のための電力段コントローラ４００の図である。電力段コントローラ４００は、図１、図２、及び図３に示されるトポロジに関する代替トポロジである。図に示されるように、電力段コントローラ４００は、遅延フィルタ４０２、積分器４０４、乗算器４０６、及びコンパレータ４０８を備える、主コントローラ回路４０１を含む。より具体的に言えば、遅延フィルタ４０２は、電流感知信号（ＣＳＰ１＿ｍ）を受信し、関連電流感知信号（Ｉ１＿ｍ）を出力するように構成され、この出力は、主コントローラ回路４０１についての平均電流感知信号（ＩＡＶＧ＿Ｍ）によって乗算される。積分器４０４の出力は、Ｉ１＿ｍ－ＩＡＶＧ＿Ｍの関数であり、積分器４０４の出力を基準電圧（ＶＤＡＣ）によってスケーリングするように構成される乗算器４０６に提供される。乗算器４０６の出力は、コンパレータ４０８の非反転入力に結合される。また、コンパレータ４０８の反転入力は、レジスタ（ＲＴ（ＯＮ））及びキャパシタ（ＣＴ（ＯＮ））を有する基準回路に結合される。図に示されるように、ＲＴ（ＯＮ）の第１の側がＶＩＮ源又は関連端子に結合され、ＲＴ（ＯＮ）の第２の側がコンパレータ４０８の反転入力に結合される。また、ＣＴ（ＯＮ）の第１の側がコンパレータ４０８の反転入力に結合され、ＣＴ（ＯＮ）の第２の側が接地に結合される。コンパレータ４０８の出力は、ＰＷＭパルス（ＰＷＭ＿ｍ）である。図４において、主コントローラ回路４０１の回路要素（例えば、遅延フィルタ４０２、積分器４０４、乗算器４０６、及びコンパレータ４０８）は、主コントローラ回路４０１によって管理される各フェーズについて反復される。
【0035】
また、二次コントローラ回路４１１は、遅延フィルタ４１２、積分器４１４、乗算器４１６、及びコンパレータ４１８を含む。より具体的に言えば、遅延フィルタ４１２は、電流感知信号（ＣＳＰ１＿ｓ）を受信し、関連電流感知信号（Ｉ１＿ｓ）を出力するように構成され、この出力は、二次コントローラ回路４１１についての平均電流感知信号（ＩＡＶＧ＿Ｍ）によって乗算される。積分器４１４の出力は、Ｉ１＿ｓ－ＩＡＶＧ＿Ｍの関数であり、積分器４１４の出力を基準電圧（ＶＤＡＣ）によってスケーリングする乗算器４１６に提供される。乗算器４１６の出力は、コンパレータ４１８の非反転入力に結合される。また、コンパレータ４１８の反転入力は、ＲＴ（ＯＮ）及びＣＴ（ＯＮ）を有する基準回路に結合される。図に示されるように、ＲＴ（ＯＮ）の第１の側がＶＩＮ源又は関連端子に結合され、ＲＴ（ＯＮ）の第２の側がコンパレータ４１８の反転入力に結合される。また、ＣＴ（ＯＮ）の第１の側がコンパレータ４１８の反転入力に結合され、ＣＴ（ＯＮ）の第２の側が接地に結合される。コンパレータ４１８の出力は、ＰＷＭパルス（ＰＷＭ＿ｓ）である。図４において、二次コントローラ回路４１１の回路要素（例えば、遅延フィルタ４１２、積分器４１４、乗算器４１６、及びコンパレータ４１８）は、各二次コントローラ回路４１１によって管理される各フェーズについて反復される。
【0036】
電力段コントローラ４００のトポロジを用いる場合、二次コントローラ回路４１１は付加的なフェーズをサポートするために反復可能である。また、経路内の積分器及び／又は高利得、並びに主コントローラ回路の平均電流を含む電流共有ループは、すべてのコントローラ回路又はＩＣの間で共有可能である。このトポロジを用いる場合、インダクタ（例えば、Ｌ＿Ａ～Ｌ＿Ｎのうちの１つ）及び積分器のために、ループは２つの極を有することになる。したがって、付加的なループ補償が必要となる。また、説明する電力段コントローラ４００は、ＩＣのＴＯＮを変更するため、主コントローラ回路と二次コントローラ回路との間の動作の周波数が変更されることになる。この問題を解決するために、別の周波数制御ループが必要となる。
【0037】
別のオプションは、主コントローラ回路及び二次コントローラ回路のすべてのフェーズ電流を入力として用いる平均化回路要素を用いることに関与する。次いで、平均化出力は、主コントローラ回路及び各二次コントローラ回路の両方の電流共有ループに提供され得る。この他のオプションを用いると、部品表（ＢＯＭ）／コストは増加する。また、ＴＯＮは変更され、利得が制限され、誤差は望むほどには取り除かれない可能性がある。
【0038】
図５は、説明する電力段コントローラを伴わないマルチフェーズコンバータの波形を示すタイミング図５００である。タイミング図５００において、ＶＯＵＴ、負荷電流（Ｉ＿ＬＯＡＤ）、主コントローラ回路電流（Ｉ＿Ｍ）、及び二次コントローラ回路電流（Ｉ＿Ｓ）についての波形が示される。図に示されるように、ＶＯＵＴがターゲットレベルに達した後、Ｉ＿Ｍ及びＩ＿Ｓは互いにオフセットされ、これは、Ｉ＿ＬＯＡＤが低から高へ遷移するときなどの過渡条件においてマルチフェーズコンバータ（例えば、図１のマルチフェーズコンバータ１０２）の安定性／効率を低減させる。
【0039】
図５のタイミング図５００について、図２のコントローラトポロジが想定され、誤差増幅器１５２は省くか又は切断され、主コントローラ回路１０６Ａ並びに二次コントローラ回路１５０Ａ及び１５１Ａ～１５１Ｍの制御ループ間に、およそ３５０μｓでオフセットが適用される。オフセットの結果、Ｉ＿Ｍ及びＩ＿Ｓは互いに異なることになる。Ｉ＿Ｍ及びＩ＿Ｓにおける差は、異なる電流を有する主コントローラ回路及び二次コントローラ回路のフェーズとなり、主コントローラ回路及び二次コントローラ回路のフェーズ間に熱的不均衡を作り出す。また、Ｉ＿Ｍ及びＩ＿Ｓにおける差は、電力段及び／又はインダクタの耐久性が低下することに起因して、より高い電流を要するフェーズの信頼性を低下させる。Ｉ＿Ｍ及びＩ＿Ｓにおける差は、主コントローラ回路及び各二次コントローラ回路に関する電力段の間を電流が流れる際に、より低い負荷における効率も低減させ、結果として加熱損失（例えば、Ｉ２×Ｒｏｎ損失）が生じる。
【0040】
図６は、説明する電力段コントローラ（例えば、図１におけるコントローラ１０４、又は図２におけるコントローラ２００）を備えるマルチフェーズコンバータの波形を示すタイミング図６００の図である。タイミング図６００において、ＶＯＵＴ、Ｉ＿ＬＯＡＤ、Ｉ＿Ｍ、及びＩ＿Ｓについての波形が表されている。図に示されるように、ＶＯＵＴがターゲットレベルに達した後、Ｉ＿Ｍ及びＩ＿Ｓはほとんどの時間等しく、Ｉ＿ＬＯＡＤが低から高へ遷移するときなどの過渡条件において、マルチフェーズコンバータ（例えば、図１のマルチフェーズコンバータ１０２）の安定性／効率を向上させる。
【0041】
図６のタイミング図６００について、図２のコントローラトポロジが想定され、ここで、誤差増幅器１５２は接続され、主コントローラ回路１０６Ａ並びに二次コントローラ回路１５０Ａ及び１５１Ａ～１５１Ｍの制御ループ間に、およそ３５０μｓでオフセットが適用される。初めに、オフセットが適用された後、Ｉ＿Ｍ及びＩ＿Ｓは互いから逸脱し始めるが、誤差増幅器１５２の動作はＩ＿Ｍ及びＩ＿Ｓを同じ値に戻す。これによって、主コントローラ回路１０６Ａ並びに二次コントローラ回路１５０Ａ及び１５１Ａ～１５１Ｍの各々のフェーズが同じ電流を要することを保証する。
【0042】
本明細書において、「結合」という用語は、本明細書と一貫した機能的な関係を可能にする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが、或るアクションを行なうようにデバイスＢを制御するための信号を生成する場合、（ａ）第１の例において、デバイスＡは直接接続によってデバイスＢに結合されるか、或いは、（ｂ）第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的な関係を変更しない場合、デバイスＢが、デバイスＡによって生成される制御信号を介してデバイスＡによって制御されるように、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合される。
【0043】
説明する実施例において改変が可能であり、また、特許請求の範囲内で他の実施例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】