特表 2023-549671 統合された不揮発性メモリ電極薄膜抵抗体キャップおよびエッチ・ストップ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-11-29

(54)【発明の名称】統合された不揮発性メモリ電極薄膜抵抗体キャップおよびエッチ・ストップ

(51)【国際特許分類】

   H10B 63/10 20230101AFI20231121BHJP

   H10B 63/00 20230101ALI20231121BHJP

   H10B 61/00 20230101ALI20231121BHJP

   H01L 29/82 20060101ALI20231121BHJP

   H10N 52/00 20230101ALI20231121BHJP

   H10B 53/30 20230101ALI20231121BHJP

   H10N 70/20 20230101ALI20231121BHJP

【ＦＩ】

H10B63/10

H10B63/00

H10B61/00

H01L29/82 Z

H10N52/00 Z

H10B53/30

H10N70/20

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023525625

(86)(22)【出願日】2021-10-27

(85)【翻訳文提出日】2023-04-26

(86)【国際出願番号】 CN2021126730

(87)【国際公開番号】W WO2022111194

(87)【国際公開日】2022-06-02

(31)【優先権主張番号】17/104,169

(32)【優先日】2020-11-25

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＦＲＡＭ

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】100091568

【弁理士】

【氏名又は名称】市位 嘉宏

(72)【発明者】

【氏名】ブリュー、ケヴィン ダブリュー

(72)【発明者】

【氏名】安藤 崇志

(72)【発明者】

【氏名】リッツォーロ、マイケル

(72)【発明者】

【氏名】クレベンガー、ローレンス エー

【テーマコード（参考）】

4M119

5F083

5F092

【Ｆターム（参考）】

4M119AA19

4M119BB01

4M119CC02

4M119CC05

5F083FR01

5F083FZ10

5F083GA27

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA60

5F083PR06

5F083PR07

5F083ZA21

5F092AA06

5F092AA11

5F092AB06

5F092AC12

5F092AD01

5F092BB53

5F092BC04

5F092BC22

(57)【要約】

不揮発性メモリ・セルは、頂部状態影響電極と頂部ワイヤとの間に薄膜抵抗体（ＴＦＲ）を直列に含む。このＴＦＲは、頂部状態影響電極における頂部ワイヤからの電流を制限し、または概して低減させる。そのため、不揮発性メモリ・セルの耐久性を向上させることができ、不揮発性メモリ・セルに隣接する構成要素に対する不利な影響を限定することができる。ＴＦＲはさらに、頂部ワイヤの製造に関連した頂部ワイヤ・トレンチを形成するときのエッチ・ストップとしても利用される。セルが対称であることが望ましい一部の不揮発性メモリ・セルでは、底部ワイヤと底部状態影響電極との間に追加のＴＦＲを形成することができる。

【特許請求の範囲】

【請求項1】

不揮発性メモリ（ＮＶＭ）であって、
状態変化構造体と接する頂部状態影響電極であり、前記頂部状態影響電極が、前記状態変化構造体の検出可能な属性を変化させ、前記状態変化構造体の前記検出可能な属性がデータ値を表す、前記頂部状態影響電極と、
頂部ワイヤと、
前記頂部状態影響電極と前記頂部ワイヤとの間にあって、前記頂部状態影響電極および前記頂部ワイヤのそれぞれと接する第１の薄膜抵抗体（ＴＦＲ）と
を備える不揮発性メモリ（ＮＶＭ）。

【請求項2】

前記第１のＴＦＲが、前記頂部ワイヤと前記頂部状態影響電極を電気的に直列に接続する、請求項１に記載のＮＶＭ。

【請求項3】

前記状態変化構造体の側壁上、前記頂部状態影響電極の側壁上および前記第１のＴＦＲの側壁上のカプセル化スペーサをさらに備える、
請求項１に記載のＮＶＭ。

【請求項4】

前記頂部ワイヤがさらに前記カプセル化スペーサに接続されている、請求項３に記載のＮＶＭ。

【請求項5】

前記第１のＴＦＲが、前記頂部ワイヤから前記頂部状態影響電極への電流を低減させる、請求項１に記載のＮＶＭ。

【請求項6】

前記状態変化構造体の側壁、前記頂部状態影響電極の側壁および前記第１のＴＦＲの側壁が共面である、請求項３に記載のＮＶＭ。

【請求項7】

底部状態影響電極と、
底部ワイヤと、
前記底部状態影響電極と前記底部ワイヤとの間にあって、前記底部状態影響電極および前記底部ワイヤのそれぞれに接続された第２のＴＦＲと
をさらに備える、請求項１に記載のＮＶＭ。

【請求項8】

前記第２のＴＦＲが、前記底部状態影響電極から前記底部ワイヤへの電流を低減させる、請求項７に記載のＮＶＭ。

【請求項9】

集積回路（ＩＣ）デバイス製造方法であって、
底部ワイヤの上に、前記底部ワイヤとインラインの底部状態影響電極を形成すること、
前記底部状態影響電極上に状態変化構造体を形成すること、
前記状態変化構造体上に直接に頂部状態影響電極を形成することであり、前記頂部状態影響電極が、前記状態変化構造体の検出可能な属性を変化させ、前記状態変化構造体の前記検出可能な属性がデータ値を表す、前記形成すること、および
前記頂部状態影響電極上に直接に薄膜抵抗体（ＴＦＲ）を形成すること
を含む集積回路（ＩＣ）デバイス製造方法。

【請求項10】

前記ＴＦＲ上に直接にキャップを形成すること
をさらに含む、請求項９に記載のＩＣデバイス製造方法。

【請求項11】

前記状態変化構造体の少なくとも１つの側壁上、前記頂部状態影響電極の側壁上および前記ＴＦＲの側壁上にカプセル化スペーサを形成すること
をさらに含む、請求項１０に記載のＩＣデバイス製造方法。

【請求項12】

前記キャップの頂面の上に、頂面を備えるブランケット層間誘電体（ＩＬＤ）層を形成すること
をさらに含む、請求項１１に記載のＩＣデバイス製造方法。

【請求項13】

前記ＴＦＲをエッチ・ストップとして利用して前記ＩＬＤ内に頂部ワイヤ・トレンチをエッチングすることをさらに含み、前記エッチングが前記ＴＦＲの頂面を露出させる、
請求項１２に記載のＩＣデバイス製造方法。

【請求項14】

前記ワイヤ・トレンチ内および前記ＴＦＲの露出した前記頂面上に頂部ワイヤを形成することをさらに含み、前記ＴＦＲが、前記頂部ワイヤと前記頂部状態影響電極を電気的に直列に接続する、
請求項１３に記載のＩＣデバイス製造方法。

【請求項15】

集積回路（ＩＣ）デバイス製造方法であって、
底部ワイヤ上に直接に底部薄膜抵抗体（ＴＦＲ）を形成すること、
前記底部ワイヤとインラインの底部状態影響電極を前記底部ＴＦＲ上に直接に形成することであり、前記底部ＴＦＲが、前記底部ワイヤと前記底部状態影響電極を電気的に直列に接続する、前記形成すること、
前記底部状態影響電極上に状態変化構造体を形成すること、
前記状態変化構造体上に直接に頂部状態影響電極を形成することであり、前記頂部状態影響電極が、前記状態変化構造体の検出可能な属性を変化させ、前記状態変化構造体の前記検出可能な属性がデータ値を表す、前記形成すること、および
前記頂部状態影響電極上に直接に頂部ＴＦＲを形成すること
を含む、集積回路（ＩＣ）デバイス製造方法。

【請求項16】

前記頂部ＴＦＲ上に直接にキャップを形成すること
をさらに含む、請求項１５に記載のＩＣデバイス製造方法。

【請求項17】

前記底部ＴＦＲの少なくとも１つの側壁上、前記底部状態影響電極の側壁上、前記状態変化構造体の側壁上、前記頂部状態影響電極の側壁上および前記頂部ＴＦＲの側壁上にカプセル化スペーサを形成すること
をさらに含む、請求項１６に記載のＩＣデバイス製造方法。

【請求項18】

前記キャップの頂面の上方に、頂面を備えるブランケット層間誘電体（ＩＬＤ）層を形成すること
をさらに含む、請求項１７に記載のＩＣデバイス製造方法。

【請求項19】

前記頂部ＴＦＲをエッチ・ストップとして利用して前記ＩＬＤ内に頂部ワイヤ・トレンチをエッチングすることをさらに含み、前記エッチングが前記頂部ＴＦＲの頂面を露出させる、
請求項１８に記載のＩＣデバイス製造方法。

【請求項20】

前記ワイヤ・トレンチ内および前記頂部ＴＦＲの露出した前記頂面上に頂部ワイヤを形成することをさらに含み、前記頂部ＴＦＲが、前記頂部ワイヤと前記頂部状態影響電極を電気的に直列に接続する、
請求項１９に記載のＩＣデバイス製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は一般に半導体デバイスの分野に関し、より詳細には不揮発性固体メモリ・デバイスに関する。

【背景技術】

【0002】

一部の先端ノード（１４ｎｍ以降）半導体デバイスは、金属除去ウェット・エッチング剤を利用する金属ハードマスク・エッチング方式を利用して製造されることがある。このような技術は、金属頂部電極を使用する固体不揮発性メモリ（non-volatile memory）（ＮＶＭ）セルに適合しないことがある。さらに、これらの金属頂部電極は、最適なまたは所望のＮＶＭデバイス動作に関して導電性が大きすぎることがある。例えば、抵抗ランダム・アクセス・メモリ（resistive random access memory）（ＲＲＡＭ）セルでは、フィラメント形成（filament formation）を制御するため、および電流コンプライアンス（currentcompliance）を強制するために、電流制御または電流制限デバイス（例えばトランジスタまたは他の同種のもの）が必要になることがある。別の例では、高速な負性微分抵抗切り換え（negative differential resistance switching）または他の同種のもののために、ＮＶＭセルが電流オーバシュート（current overshoot）を経験することがある。この電流オーバシュートは、ＮＶＭセルの耐久性に影響を及ぼすことがあり、ＮＶＭセルの周囲の構成要素に不利な影響を与えることがある。

【発明の概要】

【0003】

本発明の一実施形態では、不揮発性メモリ（ＮＶＭ）が提示される。このＮＶＭは、状態変化構造体（state changing structure）と接する頂部状態影響電極（topstate influencing electrode）を含む。この頂部状態影響電極は、状態変化構造体の検出可能な属性に影響を及ぼす。この状態変化構造体の検出可能な属性は、ＮＶＭによって記憶されたデータ値を表す。ＮＶＭはさらに、頂部ワイヤと、頂部状態影響電極と頂部ワイヤの間にあって、頂部状態影響電極および頂部ワイヤのそれぞれと接する第１の薄膜抵抗体（thin film resistor）（ＴＦＲ）とを含む。

【0004】

本発明の別の実施形態では、集積回路（ＩＣ）デバイス製造方法が提示される。この方法は、底部ワイヤの上に、底部ワイヤとインライン（in-line）の底部状態影響電極（bottom state influencingelectrode）を形成することを含む。この方法は、底部状態影響電極上に状態変化構造体を形成することを含む。この方法はさらに、状態変化構造体上に直接に頂部状態影響電極を形成することを含む。この頂部状態影響電極は、状態変化構造体の検出可能な属性に影響を及ぼす。この状態変化構造体の検出可能な属性はデータ値を表す。この方法はさらに、頂部状態影響電極上に直接に薄膜抵抗体（ＴＦＲ）を形成することを含む。

【0005】

本発明のさらに別の実施形態では、集積回路（ＩＣ）デバイス製造方法が提示される。この方法は、底部ワイヤ上に直接に底部薄膜抵抗体（ＴＦＲ）を形成することを含む。この方法はさらに、底部ワイヤとインラインの底部状態影響電極をＴＦＲ上に直接に形成することを含む。この底部ＴＦＲは、底部ワイヤと底部状態影響電極を電気的に直列に接続する。この方法はさらに、底部状態影響電極上に状態変化構造体を形成することを含む。この方法はさらに、状態変化構造体上に直接に頂部状態影響電極を形成することを含む。この頂部状態影響電極は、状態変化構造体の検出可能な属性に影響を及ぼす。この状態変化構造体の検出可能な属性はデータ値を表す。この方法はさらに、頂部状態影響電極上に直接に頂部ＴＦＲを形成することを含む。

【0006】

これらの実施形態、特徴、態様および利点、ならびにその他の実施形態、特徴、態様および利点は、以下の説明、添付の特許請求の範囲および添付図面を参照することによってより完全に理解されるであろう。

【0007】

上に挙げた本発明の特徴が達成され、それらを詳細に理解することができるように、添付図面に示されている本発明の実施形態を参照することによって、上に概要を簡単に示した本発明のより具体的な説明を得ることができる。

【0008】

しかしながら、添付図面は、本発明の典型的な実施形態だけを示しており、したがって、添付図面を、本開示の範囲を限定するものとみなすべきではないことに留意すべきである。これは、本発明が、等しく有効な他の実施形態を受け入れる可能性があるためである。

【図面の簡単な説明】

【0009】

【図1】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップ（integratedthin film resistor and etch stop）を含む相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ）セルの断面を示す図である。

【図2】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含むＲＲＡＭセルの断面を示す図である。

【図3】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む磁気抵抗（magnetoresistive）ランダム・アクセス・メモリ（ＭＲＡＭ）セルの断面を示す図である。

【図4】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む強誘電体（ferroelectric）ＲＡＭ（ＦＲＡＭ）セルの断面を示す図である。

【図5】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む電気化学（electrochemical）ＲＡＭ（ＥＣＲＡＭ）セルの断面を示す図である。

【図6】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む１つまたは複数の固体ＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。

【図7】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む１つまたは複数の固体ＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。

【図8】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む１つまたは複数の固体ＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。

【図9】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む１つまたは複数の固体ＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。

【図10】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む１つまたは複数の固体ＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。

【図11】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む１つまたは複数の固体ＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。

【図12】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む１つまたは複数の固体ＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。

【図13】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む１つまたは複数の固体ＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。

【図14】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む１つまたは複数の固体ＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階の断面図であり、本発明のさまざまな実施形態による、集積回路（ＩＣ）デバイス製造方法を示す図である。

【図15】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含むＲＲＡＭセルの断面を示す図である。

【図16】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む強誘電体ＲＡＭ（ＦＲＡＭ）セルの断面を示す図である。

【図17】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルの断面を示す図である。

【図18】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む不揮発性メモリ・セルを含む集積回路（ＩＣ）デバイス製造方法を示す図である。

【図19】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む導電性ブリッジ（conductive bridge）ＲＡＭ（ＣＢＲＡＭ）セルの断面を示す図である。

【図20】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む導電性ブリッジＲＡＭ（ＣＢＲＡＭ）セルの断面を示す図である。

【図21】本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む電気化学ＲＡＭ（ＥＣＲＡＭ）セルの断面を示す図である。

【発明を実施するための形態】

【0010】

図面は必ずしも一定の倍率では描かれていない。図面は単なる概略図であり、図面が本発明の特定のパラメータを表現することは意図されていない。図面は、本発明の例示的な実施形態だけを示すことが意図されている。図面では同じ符号が同じ要素を表している。

【0011】

本明細書では、特許請求の範囲に記載された構造体および方法の詳細な実施形態を開示する。しかしながら、開示された実施形態は単に、さまざまな形態で実施することができる請求の範囲に記載された構造体および方法の例を示しているだけであることが理解される。これらの例示的な実施形態は、本開示が網羅的で完全なものとなるように、また、本開示が本発明の範囲を当業者に十分に知らせるものとなるように提供したものである。この説明および図面では、提示された実施形態を不必要に不明瞭にすることを防ぐため、よく知られた特徴および技術の詳細が省かれていることがある。

【0012】

以下では、同じ構成要素には同じ符号が付けられている図面を参照して、１つまたは複数のＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する例示的な製造ステップを図示し、より詳細に説明する。この説明では、ＩＣデバイスのいくつかの構成要素が単数形で記載されることがあるが、ＩＣデバイス内に２つ以上の構成要素が含まれることがあることに留意すべきである。図面に示された特定の構成要素および断面の向きは、本明細書に記載されたさまざまな実施形態を最もよく示すように選択した。

【0013】

不揮発性メモリ・セルは、頂部状態影響電極と頂部ワイヤとの間に薄膜抵抗体（ＴＦＲ）を直列に含む。このＴＦＲは、頂部状態影響電極における頂部ワイヤからの電流を制限し、または概して低減させる。そのため、不揮発性メモリ・セルの耐久性を向上させることができ、不揮発性メモリ・セルに隣接する構成要素に対する不利な影響を限定することができる。ＴＦＲはさらに、頂部ワイヤの製造に関連した頂部ワイヤ・トレンチを形成するときのエッチ・ストップ（etch stop）としても利用される。セルが対称であることが望ましい一部の不揮発性メモリ・セルでは、底部ワイヤと底部状態影響電極との間に追加のＴＦＲを形成することができる。図１は、本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む相変化（phase change）ランダム・アクセス・メモリ（ＰＣＲＡＭ）セルの断面を示している。

【0014】

図１は、本発明のさまざまな実施形態による、本明細書ではＴＦＲ１１２と呼ぶ、統合されたＴＦＲおよびエッチ・ストップ１１２を含むＰＣＲＡＭセル１００の断面を示している。

【0015】

ＰＣＲＡＭは、相変化材料（ＰＣＭ）の、特にゲルマニウム－アンチモン－テルル（ＧＳＴ）などのカルコゲニド化合物の、異なる電気抵抗を有する状態間の、熱により支援された可逆的切り換えを利用する不揮発性固体メモリ技術である。この基本記憶単位（「セル」）を、異なる抵抗特性を示すいくつかの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。

【0016】

ＰＣＭデバイスでは、それぞれのセルを少なくとも２つの状態、すなわち「ＳＥＴ」状態および「ＲＥＳＥＴ」状態にセットすることができ、これにより１セルにつき１ビットの記憶を可能にすることができる。相変化材料の完全に最大限にアモルファスの状態に対応するＲＥＳＥＴ状態では、セルの電気抵抗が非常に高い。その結晶点よりも高い温度まで加熱し、次いで冷却することによって、相変化材料を、低抵抗の完全な結晶状態に変態させることができる。この低抵抗状態がセルのＳＥＴ状態を提供する。次いで、このセルを、相変化材料の融点よりも高い高温に加熱した場合、材料は、急速冷却後、完全にアモルファスのＲＥＳＥＴ状態に戻る。マルチレベルＰＣＭデバイスでは、セルを、ｓ＞２個のプログラム可能な状態にセットすることができ、これにより１セルにつき２ビット以上の記憶を可能にすることができる。異なるプログラム可能な状態は、相変化材料の体積中のアモルファス相および結晶相の異なる相対割合に対応する。具体的には、シングルレベル動作のために使用される２つの状態に加えて、マルチレベル・セルは、セルが、異なる体積のアモルファス相をさもなければ結晶性のＰＣＭ中に含む、中間状態を利用する。これらの２つの材料相は大きな抵抗対照性を示すため、全セル体積中のアモルファス相のサイズの変動は対応するセル抵抗の変動を生み出す。

【0017】

ＰＣＭセルにおけるデータの読取りおよび書込みは、それぞれのセルに関連した一対の電極を介して相変化材料に適切な電圧を印加することによって達成される。書込み動作では、その結果生じるプログラミング信号によって、相変化材料が、冷却後に所望のセル状態を誘起する適切な温度にジュール加熱される。ＰＣＭセルの読取りは、セル抵抗をセル状態のメトリック（metric）として使用して実行される。読取り電圧を印加するとセルに電流が流れ、この読取り電流はセルの抵抗に依存する。したがって、セルの読取り電流を測定することによってプログラムされたセル状態の指示が得られる。この抵抗メトリックに対しては、読取り電圧の印加がプログラムされたセル状態を乱さないことを保証するために、十分に低い読取り電圧が使用される。次いで、この抵抗メトリックを、ｓ個のプログラム可能なセル状態に対する予め定められた参照レベルと比較することによって、セル状態の検出を実行することができる。

【0018】

ＰＣＲＡＭセル１００は、頂部電極１０６とヒータ層および底部電極１３０との間に置かれた一定の体積のＰＣＭ１０２を含む。示されたセル状態は、材料１０２が結晶相とアモルファス相の両方を含む中間状態を表している。アモルファス相は、底部電極１３０の上方の陰影が付けられた半球形の体積１０４によって示されている。結晶相１０５は、ＰＣＭ１０２の体積の残りの部分を占めている。プログラムされたセル状態を読み取るために読取り電圧を印加すると、その結果生じる読取り電流は、高抵抗のアモルファス相１０４を流れるよりもむしろ、主として、結晶相１０５から底部電極１３０に至るこの電流経路を通って流れる。

【0019】

ＰＣＲＡＭセル１００は、頂部電極１０６の頂面に置かれたＴＦＲ１１２を含む。いくつかの実施態様では、相変化材料を低い駆動電流でアモルファス化することを可能にするのに、電極１０６もしくは底部電極１３０またはその両方の導電率が高すぎることがある。デバイスの抵抗状態切り換えの間に、この高い導電率が、電流の急増に起因するエレクトロマイグレーションを引き起こすことがある。そのため、ＴＦＲ１１２を含めることは、ＰＣＭ１０２の切り換えの間、動作中の周囲の集積回路からの電流を制限する電流低減手段の役目を果たす。ＰＣＭ１０２の体積を通る電流をＴＦＲ１１２によって制限することによって、ＰＣＲＡＭセル１００の耐久性を向上させることができ、ＰＣＲＡＭセル１００に隣接する構成要素に対する不利な影響を制限することができる。さらに、ＴＦＲ１１２は、ＰＣＭ１０２の切り換え動作中の熱障壁の役割を果たすこともできる。ＰＣＭ体積１０２中で発生した熱は一般に頂部電極１０６を通して伝達され、失われる。ＴＦＲ１１２は、この熱損失、およびＰＣＲＡＭセル１００のＰＣＭ体積１０２の状態を切り換えるのに必要な電流を低減させる。

【0020】

ＴＦＲ１１２は一般に、ＮＶＭセルの頂部状態影響電極または底部状態影響電極と対応するそれぞれの頂部ワイヤ１４０または底部ワイヤ１５０との間のその電極の表面の全体を覆う膜またはシートである。したがって、該当するとき、頂部ワイヤ１４０または底部ワイヤ１５０はそれぞれ、頂部状態影響電極または底部状態影響電極から、ＴＦＲ１１２によって電気的に直列に接続されている。

【0021】

ＴＦＲ１１２は、例えば１キロオームから１０メガオームの間の抵抗を有する半導体、誘電体または絶縁体材料で形成されている。ＴＦＲ１１２は、窒化アルミニウム（ＡｌＮ）または他の同種のものとすることができる。一般に、ＴＦＲ１１２の抵抗は、メモリ・セル（ＴＦＲ１１２を除く）を横切る抵抗によって決まる。セル（ＴＦＲ１１２を除く）の抵抗が導電側にある（メモリ・セル抵抗が例えばＴａＮと同様の抵抗を有する）場合には、ＴＦＲ１１２を半導体で形成することができる。通常は、ＴＦＲ１１２のターゲット抵抗を、メモリ・セルの最も低い抵抗状態の抵抗の１／１０００～１／１０とすることができる。例えば、ＰＣＲＡＭセル１００（ＴＦＲ１１２を除く）を横切る最も低い抵抗が１メガオームである場合、ＴＦＲ１１２は、２５キロオームの抵抗を有することができる。ＴＦＲ１１２の抵抗が大きすぎる場合にはＴＦＲ１１２がセルを支配し、電圧必要量が大きくなりすぎることがあり、ＴＦＲ１１２の抵抗が小さすぎる場合には、ＴＦＲ１１２が安定抵抗器（ballast resistor）として適当でないことがある。

【0022】

ＰＣＭ１０２の体積の側壁もしくは側方境界、頂部電極１０６の側壁もしくは側方境界、およびＴＦＲ１１２の側壁もしくは側方境界にカプセル化（encapsulation）スペーサ１０８を置くことができ、またはＰＣＭ１０２の体積の側壁もしくは側方境界、頂部電極１０６の側壁もしくは側方境界およびＴＦＲ１１２の側壁もしくは側方境界に、他のやり方でカプセル化スペーサ１０８を接続することができる。カプセル化スペーサ１０８の上面はＴＦＲ１１２の上面と共面とすることができ、カプセル化スペーサ１０８の下面はＰＣＭ体積１０２の下面と共面とすることができる。

【0023】

いくつかの実施態様では、カプセル化スペーサ１０８を省くことができ、その代わりに、例えば図１２に示されているＩＬＤ７３０を形成することができる（すなわち、ＩＬＤ７３０は、ＰＣＭ１０２の体積の側壁または側方境界、頂部電極１０６の側壁または側方境界、およびＴＦＲ１１２の側壁または側方境界に接触することができる）。

【0024】

ＴＦＲ１１２の頂面に頂部ワイヤ１４０を接続することができ、底部電極１３０に底部ワイヤ１５０を接続することができる。当技術分野で知られているとおり、頂部ワイヤ１４０もしくは底部ワイヤ１５０またはその両方を、メモリ・コントローラまたは他の同種のものなどのＩＣデバイスの他の構成要素に電気的に接続することができる。

【0025】

図２は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＲＲＡＭセル２００の断面を示している。

【0026】

ＲＲＡＭは、印加された電場の下での２元金属酸化物などの絶縁体の抵抗切り換えの変化を利用する不揮発性固体メモリ技術である。この基本記憶単位（「セル」）を、異なる抵抗特性を示すいくつかの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。

【0027】

ＲＲＡＭアーキテクチャは通常、一般にＭＩＭ構造と呼ばれる金属－絶縁体－金属構造を有する抵抗切り換えメモリ・セルからなる。この構造は、２つの金属（Ｍ）電極間にはさまれた絶縁層（Ｉ）を含む。ＲＲＡＭセルを横切って電圧パルスを印加すると、一般に論理値「０」と呼ばれる高抵抗状態（high resistance state）（ＨＲＳ）またはＯＦＦ状態から一般に論理値「１」と呼ばれる低抵抗状態（low resistance state）（ＬＲＳ）またはＯＮ状態へのデバイスの遷移、およびこれとは逆方向のデバイスの遷移を引き起こすことができる。

【0028】

このように製造されたＲＲＡＭセルは通常、最初はＨＲＳにあり、デバイスをＨＲＳからＬＲＳに切り換えるために電圧（例えば高電圧パルスなど）を印加すると、切り換え層内に、フィラメントと呼ばれることがある導電性経路を形成することができ、ＲＲＡＭセルはＬＲＳに切り換えられる。金属絶縁体金属（ＭＩＭ）構造のソフトブレークダウン（soft breakdown）によって起こるこの過程は普通「エレクトロフォーミング（electroforming）」と呼ばれ、この過程が起こる電圧はフォーミング電圧（forming voltage）と呼ばれる。ＲＲＡＭセルをＬＲＳからＨＲＳに切り換えるためには、ＲＥＳＥＴ電圧と呼ばれる電圧パルスを印加する。

【0029】

ＲＲＡＭセルからデータを読み取るためには、セルの現在の状態を乱さない読取り電圧を印加して、セルが論理０（ＨＲＳ）状態にあるのかまたは論理１（ＬＲＳ）状態にあるのかを判定する。印加電圧を除いた後も、ＬＲＳおよびＨＲＳはともにその対応するそれぞれの値を保持しているため、ＲＲＡＭは不揮発性メモリである。

【0030】

ＲＲＡＭセルの切り換えは、絶縁層内の導電性フィラメント（conductivefilament）（ＣＦ）の成長に基づく。ＣＦは、メモリ・セルの頂部電極と底部電極とを接続する、ナノメートル程度の直径を有するチャネルである。高い導電率を有する低ＬＲＳは、電極間にＣＦが接続されているときに得られ、ＨＲＳは、フィラメントが断たれており、電極間に途絶箇所があるときに得られる。

【0031】

マルチレベルＲＲＡＭデバイスでは、セルを、ｓ＞２個のプログラム可能な状態にセットすることができ、これにより１セルにつき２ビット以上の記憶を可能にすることができる。異なるプログラム可能な状態は、絶縁材料の体積中のＣＦの異なる相対割合に対応する。具体的には、シングルレベル動作のために使用される２つの状態に加えて、マルチレベル・セルは、セルが、特定のＣＦの異なる体積または別個のＣＦの異なる数を含む、中間状態を利用する。ＬＲＳとＨＲＳは大きな抵抗対照性を示すため、全セル体積中の１つのＣＦのサイズの変動または別個のＣＦの数の増加は、セル抵抗の対応する変動を生み出す。

【0032】

ＲＲＡＭセル２００は、頂部電極２０６と底部電極２１０の間に置かれた絶縁体材料２０２を含む。示されたセル状態は、絶縁体２０２中でＣＦ２０４が形成されている中間状態を表している。プログラムされたセル状態を読み取るために読取り電圧を印加すると、その結果生じる読取り電流は、ＣＦ２０４が形成されていない高抵抗の絶縁体材料２０２を流れるよりもむしろ、主として、ＣＦ２０４を通って頂部電極２０６から底部電極２１０に至る電流経路を通って流れる。

【0033】

ＲＲＡＭセル２００はさらに、頂部電極２０６の頂面に置かれたＴＦＲ１１２を含む。いくつかの実施態様では、絶縁体２０２内の最適なまたは所望の状態変化振る舞いを駆動するのに、頂部電極２０６の導電率が高すぎることがあるため、ＴＦＲ１１２は、頂部電極２０６からの絶縁体２０２を通る電流を制限し、または概して低減させる電流低減手段の役目を果たす。ＴＦＲ１１２は、ＲＲＡＭセル２００のフィラメント２０４が形成されたときに安定抵抗器の役割を果たすことができる。接続がなされるとすぐに、所与の電圧における電流は急増し、ＴＦＲ１１２は、セル２００の全体の安定抵抗器の役目を果たす。絶縁体２０２を通る電流をＴＦＲ１１２によって制限することによって、ＲＲＡＭセル２００の耐久性を向上させることができ、ＲＲＡＭセル２００に隣接する構成要素に対する不利な影響を限定することができる。

【0034】

このＭＩＭスタックの側壁もしくは側方境界およびＴＦＲ１１２の側壁もしくは側方境界にカプセル化スペーサ２０８を置くことができ、またはＭＩＭスタックの側壁もしくは側方境界およびＴＦＲ１１２の側壁もしくは側方境界に他のやり方でカプセル化スペーサ２０８を接続することができる。カプセル化スペーサ２０８の上面はＴＦＲ１１２の上面と共面とすることができ、カプセル化スペーサ２０８の下面は底部電極２１０の下面と共面とすることができる。

【0035】

いくつかの実施態様では、カプセル化スペーサ２０８を省くことができ、その代わりに、例えば図１２に示されているＩＬＤ７３０を形成することができる（すなわち、ＩＬＤ７３０は、ＭＩＭスタックの側壁または側方境界およびＴＦＲ１１２の側壁または側方境界に接触することができる）。

【0036】

ＴＦＲ１１２の頂面に頂部ワイヤ１４０を接続することができ、底部電極２１０に底部ワイヤ１５０を接続することができる。当技術分野で知られているとおり、頂部ワイヤ１４０もしくは底部ワイヤ１５０またはその両方を、メモリ・コントローラまたは他の同種のものなどのＩＣデバイスの他の構成要素に電気的に接続することができる。

【0037】

図３は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＭＲＡＭセル３００の断面を示している。

【0038】

ＭＭＲＡＭは、２つの強磁性体プレートの磁気配向に対する絶縁体の抵抗切り換えの変化を利用する不揮発性固体メモリ技術である。この基本記憶単位（「セル」）を、異なる抵抗特性を示す少なくとも２つの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。

【0039】

ＭＭＲＡＭアーキテクチャは通常、トンネル障壁と呼ばれることもある誘電体スペーサ層によって２つの強磁性体層が分離された磁気トンネル接合（magnetic tunnel junction）（ＭＴＪ）構造に依存する。トンネル障壁が非常に薄いとき、通常は＜２ｎｍであるとき、障壁を通り抜ける電子の量子機械的トンネリングによって、ＭＴＪは、障壁の厚さに指数関数的に依存し、面内障壁面積（in-plane barrier area）の逆数に比例する抵抗を有する抵抗体のように振る舞う。トンネル電流は、強磁性体電極の非対称バンド構造によってスピン偏極しており、これによってトンネル磁気抵抗が生じる。

【0040】

これらの２つの層の磁化の相対的配向がＭＴＪデバイスの抵抗を決定する。大部分の材料については、ＬＲＳが、２つの層の磁化が平行であるときである。これは、マジョリティ・バンド（majority band）電子は、障壁の反対側のマジョリティ・バンド中にトンネリングすることができるためである。ＨＲＳは、この配向が反平行であるときに存在する。これは、マジョリティ・バンド電子は、反対側の層のマイノリティ・バンド（minority band）中にトンネリングしなければならないためである。

【0041】

これらの強磁性体層の一方は、時に記録層または記憶層と呼ばれる自由層であり、記憶した情報を保持している強磁性体層である。トンネル障壁は通常、スピン偏極したトンネル電流によって自由層の状態を切り換え、読み取る手段を提供する非磁性絶縁層である。もう一方の強磁性体層は、固定層または基準層であり、自由層の読取りおよび切り換えのための安定した基準磁化方向を提供する。この固定層は、メモリ動作中に決して切り換わらないように、自由層よりもはるかに高い磁気異方性を有するように設計されている。

【0042】

ＭＲＡＭセルへのデータの書込みは、ＭＲＡＭセルの上方および下方のワイヤに電流を流し、それによって自由層が受け入れる磁場を誘起することによって実施することができる。

【0043】

ＭＲＡＭセルからのデータの読取りは、セルの電気抵抗を測定することによって実施することができる。トンネル磁気抵抗のため、セルの電気抵抗は、２つのプレートの磁化の相対的配向によって変化する。特定のＭＲＡＭセル内の抵抗を決定することによって、自由層の磁化の極性を決定することができる。

【0044】

ＭＲＡＭセル３００は、頂部強磁性体自由層３０４と底部強磁性体固定層３１０との間に置かれた障壁層３０２を含む。ＭＲＡＭセル３００は、頂部強磁性体自由層３０４の頂面に接続された頂部電極３０６をさらに含み、また、底部強磁性体固定層３１０の底面に接続された底部電極３１２を含むことができる。示されたセル状態は、頂部強磁性体自由層３０４と底部強磁性体固定層３１０との間の磁気配向が反平行であるＨＲＳ状態を表している。

【0045】

ＭＲＡＭセル３００はさらに、頂部電極３０６の頂面に置かれたＴＦＲ１１２を含む。いくつかの実施態様では、強磁性体自由層３０４内の最適なまたは所望の状態変化振る舞いを駆動するのに、頂部電極３０６の導電率が高すぎることがあるため、ＴＦＲ１１２は、強磁性体自由層３０４に影響を与える頂部電極３０６を通る電流を制限し、または概して低減させる電流低減手段の役目を果たす。頂部電極３０６を通る電流をＴＦＲ１１２によって制限することによって、ＭＲＡＭセル３００の耐久性を向上させることができ、ＭＲＡＭセル３００に隣接する構成要素に対する不利な影響を限定することができる。

【0046】

ＭＴＪスタックの側壁もしくは側方境界、頂部電極３０６の側壁もしくは側方境界、およびＴＦＲ１１２の側壁もしくは側方境界にカプセル化スペーサ３０８を置くことができ、またはＭＴＪスタックの側壁もしくは側方境界、頂部電極３０６の側壁もしくは側方境界、およびＴＦＲ１１２の側壁もしくは側方境界に他のやり方でカプセル化スペーサ３０８を接続することができる。カプセル化スペーサ３０８の上面はＴＦＲ１１２の上面と共面とすることができ、カプセル化スペーサ３０８の下面は底部電極３１２の下面と共面とすることができる。

【0047】

いくつかの実施態様では、カプセル化スペーサ３０８を省くことができ、その代わりに、例えば図１２に示されているＩＬＤ７３０を形成することができる（すなわち、ＩＬＤ７３０は、ＭＴＪスタックの側壁または側方境界、頂部電極３０６の側壁または側方境界、側壁または側方境界３３０、およびＴＦＲ１１２の側壁または側方境界に接触することができる）。

【0048】

ＴＦＲ１１２の頂面に頂部ワイヤ１４０を接続することができ、底部電極３１２に底部ワイヤ１５０を接続することができる。当技術分野で知られているとおり、頂部ワイヤ１４０もしくは底部ワイヤ１５０またはその両方を、メモリ・コントローラまたは他の同種のものなどのＩＣデバイスの他の構成要素に電気的に接続することができる。

【0049】

図４は、本発明のさまざまな実施形態による、ＴＦＲ抵抗体１１２を含むＦＲＡＭセル４００の断面を示している。

【0050】

ＦＲＡＭは、電極間に強誘電体（ferroelectric dielectric）を含むキャパシタ内の電荷の存在または不在を利用する不揮発性固体メモリ技術である。この基本記憶単位（「セル」）を、異なる電荷特性を示す少なくとも２つの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。

【0051】

ＦＲＡＭアーキテクチャは、このようなキャパシタのグリッドならびにそれらのキャパシタの関連配線およびシグナリング・トランジスタからなることができる。それぞれのセルは通常、１つのシグナリング・トランジスタとともに動作する。データは、強誘電体キャパシタ内の電荷の存在または不在として記憶することができ、電荷の不在は一般に「０」を表し、電荷の存在は「１」を表す。書込みは、強誘電体層の両側の電極に電荷を蓄えることにより強誘電体層を横切る場を印加することによって実施され、この場は、内部の原子を（電荷の極性によって決まる）「アップ」または「ダウン」配向に強制し、それによって「１」または「０」を記憶する。セルの読取りは、シグナリング・トランジスタが、セルを特定の状態、例えば「０」に強制することによって実施することができる。セルが既に「０」を保持している場合、出力線では何も起こらない。セルが「１」を保持している場合には、膜の中の原子の再配向により、「ダウン」側の金属から電子を押し出すときに出力に短い電流パルスが現れる。このパルスの存在は、セルが「１」を保持していたことを意味する。この過程はセルを上書きするため、ＦＲＡＭの読取りは破壊的過程であり、セルの再書込みが必要となる。

【0052】

ＦＲＡＭセル４００は、頂部電極４０６と底部電極４１０との間に置かれた強誘電体層４０８を含む。ＦＲＡＭセル４００は、当技術分野で知られているとおり、スイッチング・トランジスタとともに動作することができる。示されたセル状態は、強誘電体層４０８に電荷が存在する帯電状態を表しており、この状態は通常、セル４００が「１」を記憶していることを表す。

【0053】

ＦＲＡＭセル４００はさらに、頂部電極４０６の頂面に置かれたＴＦＲ１１２を含む。いくつかの実施態様では、強誘電体層４０８内の最適なまたは所望の状態変化振る舞いを駆動するのに、頂部電極４０６の導電率が高すぎることがあるため、ＴＦＲ１１２は、頂部電極４０６を通る電流を制限し、または概して低減させ、その結果として強誘電体層４０８を横切る電荷を減らす電流低減手段の役目を果たす。頂部電極４０６を通る電流をＴＦＲ１１２によって制限することによって、ＦＲＡＭセル４００の耐久性を向上させることができ、ＦＲＡＭセル４００に隣接する構成要素に対する不利な影響を限定することができる。

【0054】

キャパシタ・スタックの側壁もしくは側方境界およびＴＦＲ１１２の側壁もしくは側方境界にカプセル化スペーサ４０８を置くことができ、またはキャパシタ・スタックの側壁もしくは側方境界およびＴＦＲ１１２の側壁もしくは側方境界に他のやり方でカプセル化スペーサ４０８を接続することができる。カプセル化スペーサ４０８の上面はＴＦＲ１１２の上面と共面とすることができ、カプセル化スペーサ４０８の下面は底部電極４１０の下面と共面とすることができる。

【0055】

いくつかの実施態様では、カプセル化スペーサ４０８を省くことができ、その代わりに、例えば図１２に示されているＩＬＤ７３０を形成することができる（すなわち、ＩＬＤ７３０は、キャパシタ・スタックの側壁または側方境界およびＴＦＲ１１２の側壁または側方境界に接触することができる）。

【0056】

ＴＦＲ１１２の頂面に頂部ワイヤ１４０を接続することができ、底部電極４１０に底部ワイヤ１５０を接続することができる。当技術分野で知られているとおり、頂部ワイヤ１４０もしくは底部ワイヤ１５０またはその両方を、メモリ・コントローラまたは他の同種のものなどのＩＣデバイスの他の構成要素に電気的に接続することができる。

【0057】

図５は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＥＣＲＡＭセル５００の断面を示している。

【0058】

ＥＣＲＡＭは、イオンの追加または除去に起因する混合イオン電子伝導体材料（mixedionic electronic conductor material）の抵抗変化を利用する不揮発性固体メモリ技術である。一部の混合イオン電子伝導体材料では、この変化が、電荷担体の導入または除去によって起こる。他の混合イオン電子伝導体材料では、この変化が、電子遷移（electronic transition）（例えばモット転移（Motttransition））によって起こる。この基本記憶単位（「セル」）を、異なる抵抗特性を示す少なくとも２つの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。

【0059】

ＥＣＲＡＭは、底部電極、第１の混合イオン電子伝導体、障壁、第２の混合イオン電子伝導体および頂部電極を含むことができる。電場を印加したときの障壁を横切る第１の混合イオン電子伝導体と第２の混合イオン電子伝導体との間のイオン交換により、セルを横切る抵抗は調整される。この電荷移動過程は、電力が印加されていないときの状態の維持と、別個の状態のプログラミングの両方を可能にする。

【0060】

適切な高電圧の書込みまたはプログラミング・パルスが印加されると、イオンは、障壁を横切って電荷移動および移動する。プログラミング後、イオンは緩和する。この高いプログラミング・パルスによって、イオンは、混合イオン電子伝導体の１つから引き出され、その伝導体の抵抗は低下し、それによりセルはＬＲＳにプログラムされる。低いプログラミング・パルスが印加された場合、第１の混合イオン電子伝導体から移動するイオンは不十分であり、セル状態はＨＲＳに維持される。セルがＨＲＳにあることを保証するために、プログラミング後、リセット電圧を印加することによってセルをリセットすることができる。

【0061】

ＥＣＲＡＭセルからデータを読み取るためには、セルの現在の状態を乱さない読取り電圧を印加して、セルが論理０（ＨＲＳ）状態にあるのかまたは論理１（ＬＲＳ）状態にあるのかを判定する。印加電圧を除いた後も、ＬＲＳおよびＨＲＳはともにその対応するそれぞれの値を保持しているため、ＥＣＲＡＭは不揮発性メモリである。

【0062】

ＥＣＲＡＭセル５００は、底部電極５１０、第１の混合イオン電子伝導体５１２、導電性イオン障壁５２０、第２の混合イオン電子伝導体５１４および頂部電極５０６を含む。電場を例えば頂部電極５０６または底部電極５１０に印加したときの障壁５２０を横切る第１の混合イオン電子伝導体５１２と第２の混合イオン電子伝導体５１４との間のイオン交換により、セル５００を横切る抵抗は調整される。この電荷移動過程は、電力が印加されていないときの状態の維持と、別個の状態のプログラミングとの両方を可能にする。

【0063】

適切な高電圧の書込みまたはプログラミング・パルスが例えば頂部電極５０６または底部電極５１０に印加されると、イオンは、障壁５２０を横切って電荷移動および移動する。例えば、示されているように、頂部電極５０６に高い書込み電圧が印加され、第２の混合イオン電子伝導体５１４からイオンが引き出され、それらのイオンは、障壁５２０を横切って第１の混合イオン電子伝導体５１２に移動する。その結果、第２の混合イオン電子伝導体５１４の抵抗は低下し、それによりセルはＬＲＳにプログラムされる。

【0064】

ＥＣＲＡＭセル５００からデータを読み取るためには、セルの現在の状態を乱さない読取り電圧を例えば頂部電極５０６または底部電極５１０に印加して、セルが論理０（ＨＲＳ）状態にあるのかまたは論理１（ＬＲＳ）状態にあるのかを判定する。印加電圧を除いた後も、ＬＲＳおよびＨＲＳはともにその対応するそれぞれの値を保持しているため、ＥＣＲＡＭは不揮発性メモリである。

【0065】

ＥＣＲＡＭセル５００はさらに、頂部電極５０６の頂面に置かれたＴＦＲ１１２を含む。ＴＦＲ１１２は、イオンを緩和することによって与えられる電圧束を軽減することができる。ＥＣＲＡＭでは、セル５００をプログラムした後に、イオンが、再び障壁５２０を横切って緩和することがあり、その結果、セル５００はある電圧を保持する。いくつかの用途では、ＴＦＲ１１２が、イオンが再び障壁５２０を横切って緩和するこの効果を軽減することができる。さらに、セル５００が障壁５２０を横切る短絡を形成する場合には、ＴＦＲ１１２が、例えばニューラル・ネットからのドロップを識別するベース抵抗値を提供する。さらに、いくつかの実施態様では、混合イオン電子伝導体５１２、５１４間の最適なまたは所望の状態変化振る舞いを駆動するのに、頂部電極５０６の導電率が高すぎることがあり、ＴＦＲ１１２は、頂部電極５０６を横切る電流を制限し、または概して低減させる電流低減手段の役目を果たす。頂部電極５０６を通る電流をＴＦＲ１１２によって制限することによって、ＥＣＲＡＭセル５００の耐久性を向上させることができ、ＥＣＲＡＭセル５００に隣接する構成要素に対する不利な影響を限定することができる。

【0066】

混合イオン電子伝導体５１２、５１４、障壁５２０、底部電極５１０、頂部電極５０６およびＴＦＲ１１２の側壁もしくは側方境界にカプセル化スペーサ５０８を置くことができ、または混合イオン電子伝導体５１２、５１４、障壁５２０、底部電極５１０、頂部電極５０６およびＴＦＲ１１２の側壁もしくは側方境界に他のやり方でカプセル化スペーサ５０８を接続することができる。カプセル化スペーサ５０８の上面はＴＦＲ１１２の上面と共面とすることができ、カプセル化スペーサ５０８の下面は、底部電極５１０の下面と共面とすることができる。

【0067】

いくつかの実施態様では、カプセル化スペーサ５０８を省くことができ、その代わりに、例えば図１２に示されているＩＬＤ７３０を形成することができる（すなわち、ＩＬＤ７３０は、混合イオン電子伝導体５１２、５１４、障壁５２０、底部電極５１０、頂部電極５０６およびＴＦＲ１１２の側壁または側方境界に接触することができる）。

【0068】

ＴＦＲ１１２の頂面に頂部ワイヤ１４０を接続することができ、底部電極５１０に底部ワイヤ１５０を接続することができる。当技術分野で知られているとおり、頂部ワイヤ１４０もしくは底部ワイヤ１５０、１５０’またはその両方を、メモリ・コントローラまたは他の同種のものなどのＩＣデバイスの他の構成要素に電気的に接続することができる。

【0069】

図１から５には異なる固体ＮＶＭセルが示されているが、これらのセルはそれぞれ頂部状態影響電極を含んでいる。本明細書では用語「頂部状態影響電極」を、ＮＶＭセル内の頂部導電性電極であって、やはりＮＶＭセル内にある状態または属性変化材料または構造体と直接に接触しており（すなわち、理論上、この電極と状態または属性変化材料もしくは構造体との間には抵抗／インピーダンスがなく）、この電極が直接に接続された状態または属性変化材料もしくは構造体の状態、属性などに影響を与える、頂部導電性電極と定義する。上部ワイヤ１４０などのＮＶＭセルの概して上方の配線特徴を頂部状態影響電極と解釈すべきではない。これは、上部ワイヤ１４０は一般にＮＶＭセルの部分でないため、および上部ワイヤ１４０は、ＮＶＭセル内の属性変化材料または構造体に間接的に接続されているだけである（すなわち、この頂部ワイヤ１４０と状態または属性変化材料もしくは構造体との間には、例えば頂部電極１０６、２０６、３０６、４０６、５０６などによって抵抗／インピーダンスが存在する）ためである。

【0070】

例えば、図１では、頂部電極１０６が頂部状態影響電極である。なぜなら、頂部電極１０６は、ＰＣＲＡＭセル１００内の頂部導電性電極であり、この電極は、ＰＣＭ１０２と直接に接触しており、ＰＣＭ１０２の材料の相に基づいて状態（すなわち抵抗）を変化させるからである。図２については、頂部電極２０６が頂部状態影響電極である。なぜなら、頂部電極２０６は、ＲＲＡＭセル２００内の頂部導電性電極であり、この電極は、絶縁体２０２と直接に接触しており、絶縁体２０２中でのＣＦ２０４の成長に基づいて状態（すなわち抵抗）を変化させるからである。図３については、頂部電極３０６が頂部状態影響電極である。なぜなら、頂部電極３０６は、ＭＲＡＭセル３００内の頂部導電性電極であり、この電極は、強磁性体自由層３０４と直接に接触しており、絶縁体３０２の抵抗の変化を駆動する状態（すなわち極性）を変化させるからである。図４については、頂部電極４０６が頂部状態影響電極である。なぜなら、頂部電極４０６は、ＦＲＡＭセル４００内の頂部導電性電極であり、この電極は、強誘電体層４０８と直接に接触しており、強誘電体層４０８を横切る電場の存在に基づいて状態（すなわち、強誘電体層４０８内の原子が「アップ」配向しているのかまたは「ダウン」配向しているのか）を変化させるからである。図５については、頂部電極５０６が頂部状態影響電極である。なぜなら、頂部電極５０６は、ＥＣＲＡＭセル５００内の頂部導電性電極であり、この電極は、混合イオン電子伝導体５１４と直接に接触しており、導電性混合イオン電子伝導体５１４中の抵抗変化を駆動する状態（すなわち材料をより導電性にするイオンの減少）を変化させるからである。図１９については、頂部電極９０６が頂部状態影響電極である。なぜなら、頂部電極９０６は、ＣＢＲＡＭセル９００内の頂部導電性電極であり、この電極は、固体電解質９０２と直接に接触しており、固体電解質９０２中でのＣＦ９０４の成長に基づいて状態（すなわち抵抗）を変化させるからである。

【0071】

図６から図１４は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含む１つまたは複数の固体ＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階の断面図を示している。示された例示的な製造段階では、ＴＦＲ１１２を含むＲＲＡＭセル２００が製造される。同様の技術を利用して、本明細書で企図されている残りのタイプのＮＶＭセルを製造することもできる。そのような技術が図６から１３に関して説明されることがあるが、それらの技術は、参照されているその特定のタイプのＮＶＭセルに関連している。

【0072】

図６は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階６００の断面図を示している。

【0073】

段階６００で、基板７００に底部ワイヤ１５０を形成することができる。底部ワイヤ１５０は、例えば銅、タングステン、白金、窒化チタン、窒化タンタル、窒化チタンアルミニウムまたは他の同種のものなど、ＩＣデバイス・ワイヤとして利用されている材料で形成されたものとすることができる。基板７００は一般に誘電体材料から形成されたものである。好ましい実施態様では、基板７００を、低ｋ誘電体材料（すなわち二酸化シリコンに比べて小さな誘電体を有する材料）から形成されたものとすることができる。いくつかの実施態様では、基板７００を、それによって以前にその下にＩＣデバイスの追加の層が製造された層間誘電体（ＩＬＤ）層とすることができる。

【0074】

底部ワイヤ１５０は、当技術分野で知られている任意の方法によって基板７００内に形成することができる。例えば、知られているフォトリソグラフィ技術によって基板７００内にトレンチを形成し、次いでそのトレンチに底部ワイヤ１５０の材料を充填することができる。化学機械平坦化または他の知られている方法を使用して、基板７００の上面から過剰な底部ワイヤ１５０材料を除去することができる。

【0075】

当技術分野で知られているとおり、１つまたは複数の電気経路によって、底部ワイヤ１５０をＩＣデバイスの他の構成要素に電気的に接続することができる。例えば、１つまたは複数の電気経路によって、底部ワイヤ１５０をメモリ・コントローラまたは他の同種のものに接続することができる。このように、底部ワイヤ１５０によってＮＶＭセルにＩＣデバイスの構成要素を電気的に接続することができる。

【0076】

図７は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階６０２の断面図を示している。

【0077】

段階６０２で、基板７００および底部ワイヤ１５０上に加熱層７０４を形成し、および加熱層７０４内に底部電極１３０を形成することができる。

【0078】

加熱層７０４は例えば、シリコン層または窒化シリコン層などのシリコン・ベースの層とすることができる。底部電極１３０は、当技術分野で知られている任意の方法によって加熱層７０４内に形成される。例えば、知られているフォトリソグラフィ技術を利用して加熱層７０４内にトレンチを形成し、次いでそのトレンチに底部電極１３０材料を充填することができる。化学機械平坦化または他の知られている方法を使用して、加熱層７０４の上面から過剰な底部電極１３０材料を除去することができる。底部電極１３０材料は、例えばタングステン、白金、窒化チタン、窒化タンタル、窒化チタンアルミニウムまたは他の同種のものなど、電極として使用されている概して導電性の任意の導電性材料とすることができる。

【0079】

ある実施態様では、このトレンチを加熱層７０４を貫いて形成し、それによって、基板７００内に以前に形成した底部ワイヤ１５０の上面の部分を露出させる。そのため、底部電極１３０は底部ワイヤ１５０と接触することができる。

【0080】

明確にするために付言すると、本明細書で企図されているＮＶＭセルのうち、ＰＣＭセル１００、ＲＲＡＭセル２００、ＣＢＲＡＭ９００および他の同種のものなどのいくつかのセルは加熱層７０４を利用することがある。しかしながら、ＭＲＡＭセル３００、ＦＲＡＭセル４００およびＥＣＲＡＭ５００などの他のＮＶＭセルは加熱層７０４を利用しないことがある。そのため、加熱層７０４もしくは加熱層７０４内に形成される底部電極１３０またはその両方の製造は、製造する所望のＮＶＭセルに依存する任意選択の製造段階であることがある。

【0081】

図８は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階６０４の断面図を示している。

【0082】

段階６０４で、ＮＶＭセル・ビルドアップ（build up）層を製造する。例えば、ＲＲＡＭセル２００を製造するために、示されているように、加熱層７０４上に底部電極材料層７１０を形成し、底部電極材料層７１０上に絶縁体材料層７１２を形成し、絶縁体材料層７１２上に頂部電極材料層７１４を形成し、頂部電極材料層７１４上にエッチ・ストップＴＦＲ層７１６を形成し、もしくはエッチ・ストップＴＦＲ層７１６上にキャッピング層７１８を形成し、またはこれらの組合せを実行する。

【0083】

底部電極材料層７１０は、加熱層７０４上もしくは電極１３０上またはその両方に窒化チタンなどの導電性電極材料を堆積させることによって加熱層７０４上に形成することができる。底部電極材料層７１０は、５から７５ｎｍの間の厚さに形成することができる。好ましい実施形態では、底部電極材料層７１０を２０から３０ｎｍの間の厚さに形成することができる。

【0084】

絶縁体材料層７１２は、底部電極材料層７１０上に窒化シリコンなどの誘電体材料を堆積させることによって底部電極材料層７１０上に形成することができる。絶縁体材料層７１２は、１０から１００ｎｍの間の厚さに形成することができる。好ましい実施形態では、絶縁体材料層７１２を、４０から５０ｎｍの間の厚さに形成することができる。

【0085】

頂部電極材料層７１４は、絶縁体材料層７１２上に窒化チタンなどの導電性電極材料を堆積させることによって絶縁体材料層７１２上に形成する。必須ではないが、頂部電極材料層７１４は一般に、底部電極材料層７１０の材料と同じ材料で形成される。頂部電極材料層７１４は、５から７５ｎｍの間の厚さに形成することができる。好ましい実施形態では、頂部電極材料層７１４を、１５から２５ｎｍの間の厚さに形成することができる。

【0086】

エッチ・ストップＴＦＲ層７１６は、頂部電極材料層７１４上に、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化物に富む窒化タンタル、または他の同種のものなどの抵抗材料を堆積させることによって、頂部電極材料層７１４上に形成する。エッチ・ストップＴＦＲ層７１６は、１から２０ｎｍの間の厚さに形成することができる。好ましい実施形態では、エッチ・ストップＴＦＲ層７１６を、２から１０ｎｍの間の厚さに形成することができる。

【0087】

キャッピング層７１８は、エッチ・ストップＴＦＲ層７１６上に、窒化シリコンまたは他の同種のものなどの誘電体材料を堆積させることによって、エッチ・ストップＴＦＲ層７１６上に形成する。キャッピング層７１８は、１０から８０ｎｍの間の厚さに形成することができる。好ましい実施形態では、キャッピング層７１８を、３０から４０ｎｍの間の厚さに形成することができる。

【0088】

ＰＣＲＡＭセル１００の実施形態では、加熱層７０４上に相変化材料層を堆積させ、相変化材料層上に頂部電極材料層を堆積させ、頂部電極材料層上にエッチ・ストップＴＦＲ層を堆積させ、およびエッチ・ストップＴＦＲ層上にキャッピング層を堆積させることによって、このセル・ビルドアップ層を製造することができる。

【0089】

ＭＲＡＭセル３００の実施形態では、基板上もしくは底部ワイヤ上またはその両方に強磁性体固定材料層を堆積させ、強磁性体固定材料層上に障壁材料層を堆積させ、障壁材料層上に頂部強磁性体自由層を堆積させ、頂部電極材料層上にエッチ・ストップＴＦＲ層を堆積させ、およびエッチ・ストップＴＦＲ層上にキャッピング層を堆積させることによって、このセル・ビルドアップ層を製造することができる。

【0090】

ＦＲＡＭセル４００の実施形態では、基板上もしくは底部ワイヤ上またはその両方に底部電極材料層を堆積させ、底部電極材料層上に強誘電体材料層を堆積させ、強誘電体材料層上に頂部電極材料層を堆積させ、頂部電極材料層上にエッチ・ストップＴＦＲ層を堆積させ、およびエッチ・ストップＴＦＲ層上にキャッピング層を堆積させることによって、このセル・ビルドアップ層を製造することができる。

【0091】

ＥＣＲＡＭセル５００の実施形態では、基板上および底部ワイヤ上に底部電極材料層を堆積させ、底部電極材料層上に混合イオン電子伝導体材料層を堆積させ、混合イオン電子伝導体材料層上に障壁材料を堆積させ、障壁層上に混合イオン電子伝導体材料層を堆積させ、混合イオン電子伝導体材料層上に頂部電極材料層を堆積させ、ゲート電極材料層上にエッチ・ストップＴＦＲ層を堆積させ、およびエッチ・ストップＴＦＲ層上にキャッピング層を堆積させることによって、このセル・ビルドアップ層を製造することができる。

【0092】

ＣＢＲＡＭセル９００の実施形態では、基板／加熱層上に底部電極材料層を堆積させ、底部電極材料層上に固体電解質材料層を堆積させ、固体電解質材料層上に頂部電極材料層を堆積させ、ゲート電極材料層上にエッチ・ストップＴＦＲ層を堆積させ、およびエッチ・ストップＴＦＲ層上にキャッピング層を堆積させることによって、このセル・ビルドアップ層を製造することができる。

【0093】

さらに、キャッピング層上に、マスク層および現像剤層などの知られているフォトリソグラフィ層を形成することができ、マスク層上に現像剤層を形成することができる。

【0094】

図９は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階６０６の断面図を示している。段階６０６で、エッチング技術によって、所望でないまたは露出したセル・ビルドアップ層部分を除去し、所望のセル・ビルドアップ層部分を維持して、セル・スタック７１１を形成する。

【0095】

知られているフォトリソグラフィ技術を利用して、セル・ビルドアップ層の最上位層の上のマスク層の部分を残すようにマスク層を現像またはパターニングし、それによってその下のセル・ビルドアップ層を画定し、また、化学的エッチングのエッチング剤またはドライ・エッチングの高エネルギー運動エネルギー（イオン、電子もしくは光子）ビームからその下のセル・ビルドアップ層を保護する。それによって、保護されたその下の所望のセル・ビルドアップ層は維持され、これらの層が事実上セル・スタック７１１を形成する。このエッチング技術は一般に、所望でないセル・ビルドアップ層部分を除去し、一般に、形成されたセル・スタック７１１の概して外側の領域の加熱層７０４（存在する場合）または基板７００（加熱層７０４が存在しない場合）を露出させる。

【0096】

段階６０６で利用するエッチング技術は、物理的なエッチング技術もしくはドライ・エッチング技術、または化学的なウェット・エッチングとすることができる。好ましい実施態様では、段階６０６のエッチング技術が物理的なドライ・エッチングであり、そのため、形成されたセル・スタック７１１の材料に対する損傷のリスクがより小さい（例えば、化学的エッチング剤を使用しないため、セル・スタック７１１の材料が経験する側方エッチングが限定されることがある）。

【0097】

ＲＲＡＭセル２００の実施形態では、示されているように、セル・スタック７１１が、底部電極材料層７１０の維持された部分から形成された底部電極２１０、絶縁体材料層７１２の維持された部分から形成された絶縁体材料２０２、頂部電極材料層７１４の維持された部分から形成された頂部電極２０６、エッチ・ストップＴＦＲ層７１６の維持された部分から形成されたＴＦＲ１１２、およびキャッピング層７１８の維持された部分から形成されたキャップ７１８’を含む。

【0098】

ＰＣＲＡＭセル１００の実施形態では、セル・スタック７１１が、相変化材料層の維持された部分から形成された１つの体積のＰＣＭ１０２、頂部電極材料層の維持された部分から形成された頂部電極１０６、エッチ・ストップＴＦＲ層７１６の維持された部分から形成されたＴＦＲ１１２、およびキャッピング層７１８の維持された部分から形成されたキャップ７１８’を含むことができる。

【0099】

ＭＲＡＭセル３００の実施形態では、セル・スタック７１１が、強磁性体固定材料層の維持された部分から形成された底部強磁性体固定層３１０、障壁材料層の維持された部分から形成された障壁層３０２、頂部強磁性体自由層の維持された部分から形成された頂部強磁性体自由層３０４、エッチ・ストップＴＦＲ層７１６の維持された部分から形成されたＴＦＲ１１２、およびキャッピング層７１８の維持された部分から形成されたキャップ７１８’を含むことができる。

【0100】

ＦＲＡＭセル４００の実施形態では、セル・スタック７１１が、底部電極材料層の維持された部分から形成された底部電極４１０、強誘電体材料層の維持された部分から形成された強誘電体層４０８、頂部電極材料層の維持された部分から形成された頂部電極４０６、エッチ・ストップＴＦＲ層７１６の維持された部分から形成されたＴＦＲ１１２、およびキャッピング層７１８の維持された部分から形成されたキャップ７１８’を含むことができる。

【0101】

ＥＣＲＡＭセル５００の実施形態では、セル・スタック７１１が、底部電極材料層の維持された部分から形成された底部電極５１０を含むことができ、混合イオン電子伝導体材料層の維持された部分から形成された混合イオン電子伝導体５１２を含むことができ、障壁材料層の維持された部分から形成された障壁５２０を含むことができ、混合イオン電子伝導体材料層の維持された部分から形成された混合イオン電子伝導体５１４を含むことができ、頂部電極材料層の維持された部分から形成された頂部電極５０６を含むことができ、エッチ・ストップＴＦＲ層７１６の維持された部分から形成されたＴＦＲ１１２、およびキャッピング層７１８の維持された部分から形成されたキャップ７１８’を含むことができる。

【0102】

ＣＢＲＡＭセル９００の実施形態では、セル・スタック７１１が、底部電極材料層７１０の維持された部分から形成された底部電極９１０、固体電解質層の維持された部分から形成された固体電解質９０２、頂部電極材料層７１４の維持された部分から形成された頂部電極９０６、エッチ・ストップＴＦＲ層７１６の維持された部分から形成されたＴＦＲ１１２、およびキャッピング層７１８の維持された部分から形成されたキャップ７１８’を含む。

【0103】

図１０は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階６０８の断面図を示している。段階６０８で、露出した領域の加熱層７０４上（存在する場合）または露出した領域の基板７００上（加熱層７０４が存在しない場合）、ならびにセル・スタック７１１上およびセル・スタック７１１の周囲に、カプセル化層７２０を形成する。

【0104】

カプセル化層７２０は、さまざまなセル層間の短絡を防ぎまたは制限する誘電体材料層である。例えば、カプセル化層７２０から形成されたスペーサ２０８は、底部電極２１０と頂部電極２０６とが接触することを防ぐ。カプセル化層７２０は、露出した領域の加熱層７０４上（存在する場合）または露出した領域の基板７００上（加熱層７０４が存在しない場合）、ならびにセル・スタック７１１上およびセル・スタック７１１の周囲に、窒化シリコン、酸化シリコン、酸窒化シリコン、アモルファス炭素、窒化アルミニウムまたは他の同種のものなどの共形の誘電体絶縁材料を堆積させることによって形成することができる。例えば、カプセル化層７２０は、以前に露出させた領域の加熱層７０４上（存在する場合）または露出した領域の基板７００上（加熱層７０４が存在しない場合）、セル・スタック７１１の側壁または側面、およびセル・スタック７１１の上面にブランケット誘電体材料層を堆積させることによって形成することができる。

【0105】

カプセル化層７２０の厚さは、カプセル化スペーサ層７２０の所望でない部分の後続のエッチングの間、所望でないカプセル化スペーサ層７２０がその領域からは除去されるが、セル・スタック７１１の側壁または側面では維持されるような態様で、セル・スタック７２０を保護するのに十分な厚さとすることができる。例えば、カプセル化層７２０は、２から１００ｎｍの間の厚さに形成することができる。好ましい実施形態では、カプセル化層７２０を、４０から７０ｎｍの間の厚さに形成することができる。

【0106】

図１１は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階６１０の断面図を示している。段階６１０で、所望でないカプセル化層７２０部分をエッチングにより除去し、セル・スタック７１１の側壁の所望のカプセル化層７２０’の部分を維持する。

【0107】

知られている方向性エッチング技術を利用して、所望でないカプセル化層７２０部分をエッチングまたは他の手段で除去することができる。図１１の断面図に示されているように、これらの所望でないカプセル化層７２０部分は概して水平である（すなわち層部分は高さより大きな幅を有する）ことがある。この方向性エッチング・プロセスは、セル・スタック７１１の側壁上にある所望のカプセル化層７２０’部分を維持することができる。図１１の断面図に示されているように、これらの所望のカプセル化層７２０’部分は概して垂直である（すなわち層部分は幅よりも大きな高さを有する）ことがある。

【0108】

段階６１０で利用するエッチング技術は、物理的なエッチング技術もしくはドライ・エッチング技術、または化学的なウェット・エッチングとすることができる。好ましい実施態様では、段階６１０のエッチング技術が化学的なウェット・エッチングである。そのため、加熱層７０４（存在する場合）および基板７００（加熱層７０４が存在しない場合）を、エッチ・ストップとなるように構成することができる。

【0109】

明確にするために付言すると、いくつかの実施態様では、例えば図１２に示されているＩＬＤ７３０がセル・スタック７１１を取り囲むことが望ましい場合、段階６０８および段階６１０を省くことができる。

【0110】

図１２は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階６１１の断面図を示している。段階６１１で、加熱層７０４上（存在する場合）または基板７００上（加熱層７０４が存在しない場合）、ならびに維持されたカプセル化層７２０’部分上（存在する場合）およびキャップ７１８’上にＩＬＤ７３０を形成する。カプセル化スペーサが存在しない場合には、段階６１１で、加熱層７０４上（存在する場合）または基板７００上（加熱層７０４が存在しない場合）、ならびにセル・スタック７１１上およびセル・スタック７１１の周囲にＩＬＤ７３０を形成する。

【0111】

ＩＬＤ７３０は、加熱層７０４、基板７００、維持されたカプセル化層７２０’部分、キャップ７１８’上に低ｋ誘電体材料などの誘電体材料のブランケット層を適切にまたは所望のとおりに堆積させることによって形成することができる。ＩＬＤ７３０は、キャップ７１８’の上面の高さよりも概して大きな厚さ、またはキャップ７１８’の上面よりも概して高い厚さに形成することができる。

【0112】

代替実施態様では、ＩＬＤ７３０を、キャップ７１８’の上面と概して共面の厚さに形成することができる。これらの実施態様では、図１４に例示的に示されているＶＩＡ（垂直相互接続アクセス（Vertical Interconnect Access））７４６を、底部ワイヤ１５０に接触するようにＩＬＤ７３０を貫いて形成することができ、ＩＬＤ７３０上およびＶＩＡ７４６上に別のまたは第２のＩＬＤ層を形成することができる。続いて、図１４に例示的に示されているように、ＶＩＡ７４６に接触するように第２のＩＬＤ層を貫いて頂部ワイヤ１４０を形成することができ、ＴＦＲ１１２に接触するように第２のＩＬＤ層を貫いて頂部ワイヤ１４０を形成することができる。

【0113】

図１３は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階６１２の断面図を示している。段階６１２で、セル・スタック７１１内のＴＦＲ１１２をエッチ・ストップとして利用してＩＬＤ７３０内に配線トレンチ（wiring trench）７３２、７３４を形成する。

【0114】

配線トレンチ７３２、７３４は、底部ワイヤ１５０の概して上方のＩＬＤ７３０の所望でない部分もしくはセル・スタック７１１の概して上方のＩＬＤ７３０の所望でない部分またはその両方を除去する、知られている選択的除去技術によって形成することができる。配線トレンチ７３４は概して、それぞれ、その下の導電性構造体の少なくとも一部分を露出させる。配線トレンチ７３２は概して、セル７１１内のＴＦＲ１１２の上面を露出させ、ＴＦＲ１１２の頂面とともにカプセル化層７２０’部分の頂面を平坦化し、それによって、製造中のＮＶＭセルに応じたカプセル化スペーサ１０８、２０８、３０８、４０８、５０８または他の同種のものを形成する。

【0115】

好ましい実施態様では、示されているように、ワイヤ・トレンチ７３２が、ＮＶＭセルの上面全体（すなわちカプセル化スペーサ（存在するな場合）の頂面およびＴＦＲ１１２の頂面）を露出させる。

【0116】

知られているエッチング技術を利用して、直角型の側壁（すなわちＮＶＭセルの側壁と平行な側壁）を有する配線トレンチを形成すること、または、示されているように、傾斜型の側壁を有する配線トレンチを形成することができる。

【0117】

本発明の実施形態によれば、ＴＦＲ１１２は、配線トレンチ７３２を形成するエッチングがそこで止まるストップ層として利用される。このようにして、次のより高位（上位）の配線トレンチ７３２を、ＮＶＭセルに埋め込まれたまたは他のやり方でＮＶＭセルに含まれるエッチ・ストップを利用して形成する。

【0118】

段階６１２で利用するエッチング技術は、物理的なエッチング技術もしくはドライ・エッチング技術、または化学的なウェット・エッチングとすることができる。好ましい実施態様では、段階６１２のエッチング技術が化学的なウェット・エッチングであり、ＴＦＲ１１２がウェット・エッチング剤ストップとして構成されている。したがって、希望に応じて、異なるタイプのエッチングに対するエッチ・ストップ層であるようにＴＦＲ１１２を構成することができる。

【0119】

図１４は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＮＶＭセルを含むＩＣデバイスを形成する製造方法の製造段階６１４の断面図を示している。段階６１４で、配線トレンチ７３２、７３４内にそれぞれ頂部ワイヤ１４０を形成する。頂部ワイヤ１４０は、配線トレンチ７３２、７３４内にそれぞれ導電性材料を堆積させることによって形成することができる。

【0120】

図１４の右側の配線構造体に示されているように、頂部ワイヤ１４０は、ＮＶＭセルのＴＦＲ１１２に直接に接続することができる。例えば、ワイヤ１４０は、ＴＦＲ１１２の上面全体、および製造された特定のＮＶＭセルに応じたスペーサ１０８、２０８、３０８、４０８、５０８などの上面全体と接触する。いくつかの実施態様では、この頂部ワイヤ１４０が、ＴＦＲ１１２の上面全体と接触し、さらに、隣り合うそれぞれのカプセル化スペーサ１０８、２０８、３０８、４０８、５０８などの上面の少なくとも一部分と接触する。頂部ワイヤ１４０は、頂部状態影響電極と直接に接触する代わりに、ＮＶＭセルのＴＦＲ１１２に接触または接続しているため、頂部ワイヤ１５０からＮＶＭセルに入る電流はＴＦＲ１１２の抵抗によって低減される（この抵抗は、ＴＦＲ１１２の材料の選択に基づいて調整可能である）。ＮＶＭセルに入る電流をＴＦＲ１１２によって制限することによって、ＮＶＭセルの耐久性を向上させることができ、ＮＶＭセルに隣接する構成要素に対する不利な影響を限定することができる。

【0121】

当技術分野で知られているとおり、ＩＣデバイス内の１つまたは複数の電気経路によって、頂部ワイヤ１４０をＩＣデバイスの他の構成要素に電気的に接続することができる。例えば、１つまたは複数の電気経路によって、頂部ワイヤ１４０をメモリ・コントローラまたは他の同種のものに接続することができる。このようにして、製造されたＮＶＭセルにＩＣデバイスの構成要素を電気的に接続することができる。

【0122】

いくつかの実施態様では、水平二等分線に関してＮＶＭセルが対称であることが有益であることがある。そのため、セルの下部の底部ワイヤ１５０と底部状態影響電極との間に第２のＴＦＲ１１２を追加することができる。本明細書では用語「底部状態影響電極」を、ＮＶＭセル内の底部導電性電極であって、ＮＶＭセルの水平二等分線をはさんで頂部状態影響電極を反転させたＮＶＭセル内の位置にある底部導電性電極と定義する。

【0123】

図１５では、ＲＲＡＭセル２００が、本発明のさまざまな実施形態に従って、頂部電極２０６と頂部ワイヤ１４０との間および底部電極２１０と底部ワイヤ１５０との間にＴＦＲ１１２を含む。底部電極２１０は、底部状態影響電極であると解釈すべきである。なぜなら、底部電極２１０は、セル２００内の底部導電性電極であって、水平二等分線６９１をはさんで頂部電極２０６（すなわち頂部状態影響電極）を反転させた位置にある底部導電性電極であるからである。このようなセル２００を製造するために、本明細書で企図されている他の製造段階に加えて、底部電極材料層７１０と加熱層７０４（存在する場合）との間または底部電極材料層７１０と基板７００（加熱層７０４が存在しない場合）との間に、追加のエッチ・ストップＴＦＲ層７１６を形成することができる。

【0124】

セル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部ＴＦＲ１１２層の側壁もしくは側方境界にカプセル化スペーサ２０８を置くことができ、または他のやり方でカプセル化スペーサ２０８を接続することができる。カプセル化スペーサ２０８の上面は上部ＴＦＲ１１２の上面と共面とすることができ、カプセル化スペーサ２０８の下面は底部ＴＦＲ１１２の下面と共面とすることができる。頂部ワイヤ１４０はＴＦＲ１１２の頂面に接続することができ、底部ワイヤ１５０は底部ＴＦＲ１１２に接続することができる。

【0125】

図１６では、ＦＲＡＭセル４００が、本発明のさまざまな実施形態に従って、頂部電極４０６と頂部ワイヤ１４０との間のＴＦＲ１１２、および底部電極４１０と底部ワイヤ１５０との間にＴＦＲ１１２を含む。底部電極４１０は、底部状態影響電極であると解釈すべきである。なぜなら、底部電極４１０は、セル４００内の底部導電性電極であって、水平二等分線６９１をはさんで頂部電極４０６（すなわち頂部状態影響電極）を反転させた位置にある底部導電性電極であるからである。このようなセル４００を製造するために、本明細書で企図されている他の製造段階に加えて、底部電極材料層７１０と基板７００との間に追加のエッチ・ストップＴＦＲ層７１６を形成することができる。

【0126】

セル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部ＴＦＲ１１２層の側壁もしくは側方境界にカプセル化スペーサ４０８を置くことができ、または他のやり方でカプセル化スペーサ４０８を接続することができる。カプセル化スペーサ４０８の上面は上部ＴＦＲ１１２の上面と共面とすることができ、カプセル化スペーサ４０８の下面は底部ＴＦＲ１１２の下面と共面とすることができる。頂部ワイヤ１４０はＴＦＲ１１２の頂面に接続することができ、底部ワイヤ１５０は底部ＴＦＲ１１２に接続することができる。

【0127】

図１７では、ＭＲＡＭセル３００が、本発明のさまざまな実施形態に従って、頂部電極２０６と頂部ワイヤ１４０との間および底部電極３１２と底部ワイヤ１５０との間にＴＦＲ１１２を含む。底部電極３１２は、底部状態影響電極であると解釈すべきである。なぜなら、底部電極３１２は、セル３００内の底部導電性電極であって、水平二等分線６９１をはさんで頂部電極３０６（すなわち頂部状態影響電極）を反転させた位置にある底部導電性電極であるからである。このようなセル３００を製造するために、本明細書で企図されている他の製造段階に加えて、底部電極材料層７１０と基板７００との間に追加のエッチ・ストップＴＦＲ層７１６を形成することができる。

【0128】

セル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部ＴＦＲ１１２層の側壁もしくは側方境界にカプセル化スペーサ３０８を置くことができ、または他のやり方でカプセル化スペーサ３０８を接続することができる。カプセル化スペーサ３０８の上面は上部ＴＦＲ１１２の上面と共面とすることができ、カプセル化スペーサ３０８の下面は底部ＴＦＲ１１２の下面と共面とすることができる。頂部ワイヤ１４０はＴＦＲ１１２の頂面に接続することができ、底部ワイヤ１５０は底部ＴＦＲ１１２に接続することができる。

【0129】

図１８は、本発明のさまざまな実施形態による、集積回路（ＩＣ）デバイス製造方法８００を示している。方法８００を利用して、頂部状態影響電極と頂部ワイヤ１４０との間にＴＦＲ１１２を含む少なくとも１つのＮＶＭメモリ・セルを含む、プロセッサ、マイクロプロセッサ、メモリ、ＦＰＧＡまたは他の同種のものなどのＩＣデバイスを形成することができる。

【0130】

方法８００は、ブロック８０２から始まり、続いてＮＶＭセル・スタックを形成する（ブロック８０４）。例えば、製造するＮＶＭセルのタイプに応じて、適宜、基板７００上または加熱層７０４／底部電極１３０上にＮＶＭセル・スタック７１１を形成する。

【0131】

ＰＣＲＡＭ１００の実施形態では、加熱層７０４／底部電極１３０上に１つの体積のＰＣＭ１０２を形成し、ＰＣＭ１０２体積上に頂部電極１０６を形成し、および頂部電極１０６上にＴＦＲ１１２を形成することによって、セル・スタック７１１を形成することができる。いくつかの実施形態では、ＴＦＲ１１２上にキャップ７１８’を形成することによってセル・スタック７１１をさらに形成することができる。

【0132】

ＲＲＡＭ２００の実施形態では、加熱層７０４／底部電極１３０上に底部電極２１０を形成し、底部電極２１０上に絶縁体２０４を形成し、絶縁体２０４上に頂部電極２０６を形成し、および頂部電極２０６上にＴＦＲ１１２を形成することによって、セル・スタック７１１を形成することができる。いくつかの実施形態では、ＴＦＲ１１２上にキャップ７１８’を形成することによってセル・スタック７１１をさらに形成することができる。

【0133】

ＭＲＡＭセル３００の実施形態では、基板７００上もしくは底部ワイヤ１５０上またはその両方に底部電極３１２を形成し、底部電極３１２上に底部強磁性体固定層３１０を形成し、底部強磁性体固定層３１０上に障壁層３０２を形成し、障壁層３０２上に頂部強磁性体自由層３０４を形成し、頂部強磁性体自由層３０４上に頂部電極３０６を形成し、および頂部電極３０６上にＴＦＲ１１２を形成することによって、セル・スタック７１１を形成することができる。いくつかの実施形態では、ＴＦＲ１１２上にキャップ７１８’を形成することによってセル・スタック７１１をさらに形成することができる。

【0134】

ＦＲＡＭセル４００の実施形態では、基板７０４上もしくは底部ワイヤ１５０上またはその両方に底部電極４１０を形成し、底部電極４１０上に強誘電体層４０８を形成し、強誘電体層４０８上に頂部電極４０６を形成し、および頂部電極４０６上にＴＦＲ１１２を形成することによって、セル・スタック７１１を形成することができる。いくつかの実施形態では、ＴＦＲ１１２上にキャップ７１８’を形成することによってセル・スタック７１１をさらに形成することができる。

【0135】

ＥＣＲＡＭセル５００の実施形態では、基板７０４上および底部ワイヤ１５０上に底部電極５１０を形成し、底部電極５１０上に混合イオン電子伝導体５１２を形成し、混合イオン電子伝導体５１２上に障壁５２０を形成し、障壁５２０上に混合イオン電子伝導体５１４を形成し、混合イオン電子伝導体５１４上に頂部電極５０６を形成し、および頂部電極５０６上にＴＦＲ１１２を形成することによって、セル・スタック７１１を形成することができる。いくつかの実施形態では、ＴＦＲ１１２上にキャップ７１８’を形成することによってセル・スタック７１１をさらに形成することができる。

【0136】

いくつかの実施態様では、ＮＶＭセル・スタック層を形成し（ブロック８０８）、セル・スタック層上に頂部電極層を形成し（ブロック８１０）、および頂部電極層上にＴＦＲ層を形成することによって（ブロック８１２）、セル・スタック７１１を形成することができる。例えば、ＰＣＲＡＭセル１００の実施形態では、加熱層７０４上に相変化材料層を形成し、加熱層上に頂部電極材料層を形成し、頂部電極材料層上にエッチ・ストップＴＦＲ層７１６を形成し、およびエッチ・ストップＴＦＲ層７１６上にキャッピング層７１８を形成することによって、セル・スタック７１１層を形成することができる。

【0137】

ＲＲＡＭ２００の実施形態では、加熱層７０４上に底部電極材料層７１０を形成し、底部電極材料層７１０上に絶縁体材料層７１２を形成し、絶縁体材料層７１２上に頂部電極材料層７１４を形成し、頂部電極材料層７１４上にエッチ・ストップＴＦＲ層７１６を形成し、およびエッチ・ストップＴＦＲ層７１６上にキャッピング層７１８を形成することによって、セル・スタック７１１を形成することができる。

【0138】

ＭＲＡＭセル３００の実施形態では、底部電極材料層を形成し、底部電極材料層上に強磁性体固定材料層を形成し、強磁性体固定材料層上に障壁材料層を形成し、障壁材料層上に頂部強磁性体自由層を形成し、頂部強磁性体自由層上に頂部電極材料層を形成し、頂部電極材料層上にエッチ・ストップＴＦＲ層７１６を形成し、およびキャッピング層７１８を形成することによって、セル・スタック７１１を形成することができる。

【0139】

ＦＲＡＭセル４００の実施形態では、底部電極材料層を形成し、底部電極材料層上に強誘電体材料層を形成し、強誘電体材料層上に頂部電極材料層を形成し、頂部電極材料層上にエッチ・ストップＴＦＲ層７１６を形成し、およびエッチ・ストップＴＦＲ層７１６上にキャッピング層７１８を形成することによって、セル・スタック７１１を形成することができる。

【0140】

ＥＣＲＡＭセル５００の実施形態では、基板上および第１の底部ワイヤ上に底部電極材料層を形成し、底部電極材料層上に混合イオン電子伝導体材料層を堆積させ、混合イオン電子伝導体材料層上に障壁材料を堆積させ、障壁層上に混合イオン電子伝導体材料層を堆積させ、混合イオン電子伝導体材料層上に頂部電極材料層を堆積させ、ゲート電極材料層上にエッチ・ストップＴＦＲ層７１６を堆積させ、およびエッチ・ストップＴＦＲ層７１６上にキャッピング層７１８を堆積させることによって、セル・スタック７１１を形成することができる。

【0141】

いくつかの実施態様では、所望でないＮＶＭセル・スタック層部分をエッチングにより除去し、所望のＮＶＭセル・スタック層部分を維持してＮＶＭセル・スタックを形成することによって（ブロック８１４）、セル・スタック７１１をさらに形成することができる。例えば、ＰＣＲＡＭセル１００の実施形態では、ＰＣＭ１０２の体積を維持し、所望でない相変化材料層部分を除去すること、頂部電極１０６を維持し、所望でない頂部電極材料層部分を除去すること、ＴＦＲ１１２を維持し、所望でないエッチ・ストップＴＦＲ層７１６部分を除去すること、もしくはキャップ７１８’を維持し、所望でないキャッピング層７１８部分を除去すること、またはこれらの組合せによって、セル・スタック７１１を形成することができる。

【0142】

ＲＲＡＭセル２００の実施形態では、底部電極２１０を維持し、所望でない底部電極材料層７１０部分を除去することによって、絶縁体材料２０２を維持し、所望でない絶縁体材料層７１２部分を除去することによって、頂部電極２０６を維持し、所望でない頂部電極材料層７１４部分を除去することによって、ＴＦＲ１１２を維持し、所望でないエッチ・ストップＴＦＲ層７１６部分を除去することによって、およびキャップ７１８’を維持し、所望でないキャッピング層７１８部分を除去することによって、セル・スタック７１１を形成することができる。

【0143】

ＭＲＡＭセル３００の実施形態では、底部電極３１２を維持し、所望でない底部電極層材料部分を除去することによって、強磁性体固定層３１０を維持し、所望でない強磁性体固定材料層部分を除去することによって、障壁層３０２を維持し、所望でない障壁材料層部分を除去することによって、頂部強磁性体自由層３０４を維持し、所望でない頂部強磁性体自由層部分を除去することによって、ＴＦＲ１１２を維持し、所望でないエッチ・ストップＴＦＲ層７１６部分を除去することによって、およびキャップ７１８’を維持し、所望でないキャッピング層７１８部分を除去することによって、セル・スタック７１１を形成することができる。

【0144】

ＦＲＡＭセル４００の実施形態では、底部電極４１０を維持し、所望でない底部電極材料層部分を除去することによって、強誘電体層４０８を維持し、所望でない強誘電体材料層部分を除去することによって、頂部電極４０６を維持し、頂部電極材料層部分を除去することによって、ＴＦＲ１１２を維持し、所望でないエッチ・ストップＴＦＲ層７１６部分を除去することによって、およびキャップ７１８’を維持し、所望でないキャッピング層７１８部分を除去することによって、セル・スタック７１１を形成することができる。

【0145】

ＥＣＲＡＭセル５００の実施形態では、底部電極５１０を維持し、所望でない底部電極材料層部分を除去することによって、混合イオン電子伝導体５１２を維持し、混合イオン電子伝導体材料層の所望でない部分を除去することによって、障壁５２０を維持し、障壁材料層の所望でない部分を除去することによって、混合イオン電子伝導体５１４を維持し、混合イオン電子伝導体材料層の所望でない部分を除去することによって、頂部電極５０６を維持し、頂部電極材料層の所望でない部分を除去することによって、ＴＦＲ１１２を維持し、エッチ・ストップＴＦＲ層７１６の所望でない部分を除去することによって、およびキャップ７１８’を維持し、キャッピング層７１８の所望でない部分を除去することによって、セル・スタック７１１を形成することができる。

【0146】

ＣＢＲＡＭセル９００の実施形態では、底部電極９１０を維持し、所望でない底部電極材料層７１０部分を除去することによって、固体電解質９０２を維持し、所望でない固体電解質層部分を除去することによって、頂部電極９０６を維持し、所望でない頂部電極材料層７１４部分を除去することによって、ＴＦＲ１１２を維持し、所望でないエッチ・ストップＴＦＲ層７１６部分を除去することによって、およびキャップ７１８’を維持し、所望でないキャッピング層７１８部分を除去することによって、セル・スタック７１１を形成することができる。

【0147】

方法８００は、続いて、ＮＶＭスタック側壁にカプセル化スペーサを形成することができる（ブロック８１６）。例えば、ＮＶＭスタック７１１の側壁にカプセル化スペーサ１０８、２０８、３０８、４０８、５０８または他の同種のものを形成する。カプセル化スペーサは、適宜、基板７００上または加熱層７０４上にカプセル化層を形成し、ＮＶＭスタックの周囲にカプセル化層を形成することによって（ブロック８１８）形成することができる。

【0148】

カプセル化層の所望でない部分を除去することによって（ブロック８２０）、カプセル化スペーサをさらに形成することができる。例えば、所望でないカプセル化層部分を、化学的または物理的エッチングによって除去する。それらの所望のまたは維持されたカプセル化層部分は、カプセル化スペーサ１０８、２０８、３０８、４０８、５０８または他の同種のものを事実上形成し、ＮＶＭスタックの側壁または側面に位置する（ブロック８２２）。

【0149】

方法８００は、続いて、ＴＦＲ１１２上もしくはカプセル化スペーサ上またはその両方に頂部ワイヤを形成することができる（ブロック８２４）。例えば、ＴＦＲ１１２の上面の上方およびカプセル化スペーサの上面の上方に形成されたＩＬＤ７３０内に頂部ワイヤ１４０を形成する。ＴＦＲ１１２の頂面をエッチ・ストップとして利用してＩＬＤ７３０内にワイヤ・トレンチ７３２を形成することができ（ブロック８２６）、それによってＴＦＲ１１２の上面を露出させ、スペーサ１０８、２０８、３０８、４０８、５０８または他の同種のものの上面の少なくとも一部分を露出させることができる。頂部ワイヤ１５０は、ワイヤ・トレンチ７３２内に導電性材料を、導電性材料がＴＦＲ１１２の上面と接触し、スペーサの少なくとも一部分と接触するように堆積させることによって形成することができる（ブロック８２８）。化学機械研摩を利用して、頂部ワイヤ１４０の頂面およびＩＬＤ７３０の頂面を平坦化することができる。ブロック８３０で方法８００を終了することができる。

【0150】

図１９は、本発明のさまざまな実施形態による、ＴＦＲ１１２を含むＣＢＲＡＭセル９００の断面を示している。

【0151】

ＣＢＲＡＭは、デバイスを低抵抗にする金属プレート間の可逆的導電性フィラメント（ＣＦ）の成長を利用する不揮発性固体メモリ技術である。この基本記憶単位（「セル」）を、異なる抵抗特性を示すいくつかの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。

【0152】

ＣＢＲＡＭセルは、銅、銀または他の同種のものなどの犠牲金属層である頂部電極（アノード）を含むことができる。セルはさらに、頂部電極と底部電極との間にはさまれた絶縁体層を形成するＧｅＳ２、ＡｌＯｘ、ＧｄＯｘ、ＭＯｘなどの固体電解質の薄膜を含む。底部電極（カソード）は、タングステン、白金または他の同種のものなどの不活性金属からなる。

【0153】

シングルレベルＣＢＲＡＭデバイスでは、それぞれのセルを、ｓ＝２個の状態、すなわちＬＲＳおよびＨＲＳのうちの１つにセットすることができ、これにより１セルにつき１ビットの記憶を可能にすることができる。特定の極性の電圧をデバイスを横切って印加すると、犠牲活性金属のイオンは電解質を通って拡散し、カソードで還元される。このことは、頂部電極と底部電極とを接続する導電性フィラメント（ＣＦ）の形成につながり、これによってデバイスはＬＲＳまたはオン状態になる。反対極性の電圧を印加すると、ＣＦは消失し、デバイスはＨＲＳまたはオフ状態に戻る。これらの異なる状態（ＬＲＳ／ＨＲＳ）が、セルに記憶されたビット（１または０）を示す。

【0154】

ＣＢＲＡＭセルにおけるデータの読取りおよび書込みは、セルに適切な電圧を印加することによって達成される。書込み動作では、所望のセル状態を誘起するために、その結果生じるプログラミング信号によって、ＣＦが形成され、または形成されない。ＣＢＲＡＭセルの読取りは、セル抵抗をセル状態のメトリックとして使用して実行される。読取り電圧を印加するとセルに電流が流れ、この読取り電流はセルの抵抗に依存する。したがって、セルの読取り電流を測定することによってプログラムされたセル状態の指示が得られる。この抵抗メトリックに対しては、読取り電圧の印加がプログラムされたセル状態を乱さないことを保証するために、十分に低い読取り電圧が使用される。次いで、この抵抗メトリックを、プログラム可能なセル状態に対する予め定められた参照レベルと比較することによって、セル状態の検出を実行することができる。

【0155】

ＣＢＲＡＭセル９００は、頂部電極９０６と底部電極９１０との間に置かれた固体電解質９０２を含む。示されたセル状態は、絶縁体９０２中でＣＦ９０４が形成されている中間状態を表している。プログラムされたセル状態を読み取るために読取り電圧を印加すると、その結果生じる読取り電流は、ＣＦ９０４が形成されていない固体電解質９０２を流れるよりもむしろ、主として、頂部電極９０６と底部電極９１０との間のＣＦ９０４を通る電流経路を通って流れる。

【0156】

ＣＢＲＡＭセル９００はさらに、頂部電極９０６の頂面に置かれたＴＦＲ１１２を含む。ＴＦＲ１１２は、イオンを緩和することによって与えられる電圧束を軽減することができる。ＥＣＲＡＭでは、セル５００をプログラムした後に、イオンが、再び障壁５２０を横切って緩和することがあり、その結果、セル５００はある電圧を保持する。いくつかの用途では、ＴＦＲ１１２が、イオンが再び障壁５２０を横切って緩和するこの効果を軽減することができる。さらに、障壁５２０を横切る短絡をセル５００が形成する場合には、ＴＦＲ１１２が、例えばニューラル・ネットからドロップするための識別に対するベース抵抗値を提供する。さらに、いくつかの実施態様では、固体電解質９０２中の最適なまたは所望の状態変化振る舞いを駆動するのに、頂部電極９０６の導電率が高すぎることがあり、ＴＦＲ１１２は、頂部電極９０６から固体電解質９０２を通って流れる電流を制限し、または概して低減させる電流低減手段の役目を果たす。ＴＦＲ１１２は、ＣＢＲＡＭセル９００のＣＦ９０４が形成されたときに安定抵抗器の役割を果たすことができる。電極間にＣＦ９０４接続ができるとすぐに、所与の電圧における電流は急増し、ＴＦＲ１１２は、セル９００の全体の安定抵抗器の役目を果たす。絶縁体９０４を通る電流をＴＦＲ１１２によってこのように制限することによって、ＣＢＲＡＭセル９００の耐久性を向上させることができ、ＣＢＲＡＭセル９００に隣接する構成要素に対する不利な影響を限定することができる。

【0157】

このＭＩＭスタックの側壁もしくは側方境界およびＴＦＲ１１２の側壁もしくは側方境界にカプセル化スペーサ９０８を置くことができ、またはＭＩＭスタックの側壁もしくは側方境界およびＴＦＲ１１２の側壁もしくは側方境界に他のやり方でカプセル化スペーサ９０８を接続することができる。カプセル化スペーサ９０８の上面はＴＦＲ１１２の上面と共面とすることができ、カプセル化スペーサ９０８の下面は底部電極９１０の下面と共面とすることができる。

【0158】

いくつかの実施態様では、カプセル化スペーサ９０８を省くことができ、その代わりに、例えば図１２に示されているＩＬＤ７３０を形成することができる（すなわち、ＩＬＤ７３０は、ＭＩＭスタックの側壁または側方境界およびＴＦＲ１１２の側壁または側方境界に接触することができる）。

【0159】

ＴＦＲ１１２の頂面に頂部ワイヤ１４０を接続することができ、底部電極９１０に底部ワイヤ１５０を接続することができる。当技術分野で知られているとおり、頂部ワイヤ１４０もしくは底部ワイヤ１５０またはその両方を、メモリ・コントローラまたは他の同種のものなどのＩＣデバイスの他の構成要素に電気的に接続することができる。

【0160】

図２０では、ＣＢＲＡＭセル９００が、本発明のさまざまな実施形態に従って、頂部電極９０６と頂部ワイヤ１４０との間および底部電極９１０と底部ワイヤ１５０との間にＴＦＲ１１２を含む。底部電極９１０は、底部状態影響電極であると解釈すべきである。なぜなら、底部電極９１０は、セル９００内の底部導電性電極であって、水平二等分線６９１をはさんで頂部電極９０６（すなわち頂部状態影響電極）を反転させた位置にある底部導電性電極であるからである。このようなセル９００を製造するために、本明細書で企図されている他の製造段階に加えて、底部電極９１０材料層と加熱層７０４（存在する場合）との間または底部電極９１０材料層と基板７００（加熱層７０４が存在しない場合）との間に、追加のエッチ・ストップＴＦＲ層７１６を形成することができる。

【0161】

セル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部ＴＦＲ１１２層の側方境界にカプセル化スペーサ９０８を置くことができ、またはセル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部ＴＦＲ１１２層の側方境界に他のやり方でカプセル化スペーサ９０８を接続することができる。カプセル化スペーサ９０８の上面は上部ＴＦＲ１１２の上面と共面とすることができ、カプセル化スペーサ９０８の下面は底部ＴＦＲ１１２の下面と共面とすることができる。頂部ワイヤ１４０はＴＦＲ１１２の頂面に接続することができ、底部ワイヤ１５０は底部ＴＦＲ１１２に接続することができる。

【0162】

図２１では、ＥＣＲＡＭセル５００が、本発明のさまざまな実施形態に従って、頂部電極５０６と頂部ワイヤ１４０との間および底部電極５１０と底部ワイヤ１５０との間にＴＦＲ１１２を含む。底部電極５１０は、底部状態影響電極であると解釈すべきである。なぜなら、底部電極５１０は、セル５００内の底部導電性電極であって、水平二等分線６９１をはさんで頂部電極５０６（すなわち頂部状態影響電極）を反転させた位置にある底部導電性電極であるからである。このようなセル５００を製造するために、本明細書で企図されている他の製造段階に加えて、底部電極５１０材料層と基板７００との間に追加のエッチ・ストップＴＦＲ層７１６を形成することができる。

【0163】

セル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部ＴＦＲ１１２層の側方境界にカプセル化スペーサ５０８を置くことができ、またはセル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部ＴＦＲ１１２層の側方境界に他のやり方でカプセル化スペーサ５０８を接続することができる。カプセル化スペーサ５０８の上面は上部ＴＦＲ１１２の上面と共面とすることができ、カプセル化スペーサ５０８の下面は底部ＴＦＲ１１２の下面と共面とすることができる。頂部ワイヤ１４０は頂部ＴＦＲ１１２の頂面に接続することができ、底部ワイヤ１５０は底部ＴＦＲ１１２の底面に接続することができる。

【0164】

添付図およびこの説明は、本発明の実施形態ならびにそれらの特徴および構成要素を図示および説明したものである。この説明で使用した特定の名称は単に便宜上のものであり、したがって、本発明は、そのような名称によって識別もしくは暗示または識別および暗示される特定のプロセスによって限定されるべきでないことを当業者は理解しよう。したがって、本明細書に記載された実施形態は、あらゆる点で例示を意図したものであり、限定を意図したものではないこと、および本発明の範囲を決定するためには添付の特許請求の範囲を参照することが望まれる。

【0165】

明確にするために付言すると、本明細書で企図されているさまざまなカプセル化スペーサの頂面は、頂部ＴＦＲ１１２の頂面と共面である必要はない。代替実施態様では、さまざまなカプセル化スペーサの頂面を頂部ＴＦＲ１１２の底面と共面とすることができ、頂部状態影響電極の頂面と頂部状態影響電極の底面との間に置くことができ、または他の同様の位置に置くことができる。一般に、本明細書で企図されているカプセル化スペーサの頂面は最上位の状態変化構造体の頂面よりも高くすることができ、本明細書で企図されているカプセル化スペーサの底面はセル内の最下位の状態変化構造体の底面よりも低くすることができる。

【0166】

そうではないと記載されている場合を除いて、または本明細書に記載されていることに加えて、用語「堆積させる（deposit）」、「堆積させている（depositing）」、「堆積させた（deposited）」などは、材料を堆積させるのに適した現在知られているまたは後に開発される任意の技術を含むことができ、それらの技術には、限定はされないが、ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、半常圧（semi-atmosphere）ＣＶＤ（ＳＡＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、急速熱ＣＶＤ（ＲＴＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、リミテッド・リアクション・プロセシング（limited reaction processing）ＣＶＤ（ＬＲＰＣＶＤ）、金属有機ＣＶＤ（ＭＯＣＶＤ）、スパッタリング堆積、イオン・ビーム堆積、電子ビーム堆積、レーザ支援堆積、熱酸化、熱窒化、スピンオン法、物理蒸着（ＰＶＤ）、原子レベル堆積（ＡＬＤ）、化学酸化、分子線エピタキシ（ＭＢＥ）、めっきまたは蒸着が含まれる。

【0167】

本明細書における「垂直（vertical）」、「水平（horizontal）」などの用語への言及は、基準系（frame ofreference）を確立するために例示のためになされたものであり、限定を意図したものではない。本明細書で使用される用語「水平」は、基板７００の実際の空間的向きに関わらず、基板７００の従来の平面または表面に対して平行な平面と定義される。用語「垂直」は、上で定義した水平に対して垂直な方向を指す。「上（on）」、「上方（above）」、「下方（below）」、「側方（side）」（「側壁」などに関して）、「より高い（higher）」、「より低い（lower）」、「上方（over）」、「下方（beneath）」および「下（under）」などの用語は水平面に関して定義される。本発明を説明するために、本発明の範囲を逸脱しない範囲で、他のさまざまな基準系を使用することができることが理解される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【手続補正書】

【提出日】2023-05-28

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

不揮発性メモリ（ＮＶＭ）であって、
状態変化構造体と接する頂部状態影響電極であり、前記頂部状態影響電極が、前記状態変化構造体の検出可能な属性を変化させ、前記状態変化構造体の前記検出可能な属性がデータ値を表す、前記頂部状態影響電極と、
頂部ワイヤと、
前記頂部状態影響電極と前記頂部ワイヤとの間にあって、前記頂部状態影響電極および前記頂部ワイヤのそれぞれと接する第１の薄膜抵抗体（ＴＦＲ）と
を備える不揮発性メモリ（ＮＶＭ）。

【請求項2】

前記第１のＴＦＲが、前記頂部ワイヤと前記頂部状態影響電極を電気的に直列に接続する、請求項１に記載のＮＶＭ。

【請求項3】

前記状態変化構造体の側壁上、前記頂部状態影響電極の側壁上および前記第１のＴＦＲの側壁上のカプセル化スペーサをさらに備える、
請求項１に記載のＮＶＭ。

【請求項4】

前記頂部ワイヤがさらに前記カプセル化スペーサに接続されている、請求項３に記載のＮＶＭ。

【請求項5】

前記第１のＴＦＲが、前記頂部ワイヤから前記頂部状態影響電極への電流を低減させる、請求項１に記載のＮＶＭ。

【請求項6】

前記状態変化構造体の側壁、前記頂部状態影響電極の側壁および前記第１のＴＦＲの側壁が共面である、請求項３に記載のＮＶＭ。

【請求項7】

底部状態影響電極と、
底部ワイヤと、
前記底部状態影響電極と前記底部ワイヤとの間にあって、前記底部状態影響電極および前記底部ワイヤのそれぞれに接続された第２のＴＦＲと
をさらに備える、請求項１に記載のＮＶＭ。

【請求項8】

前記第２のＴＦＲが、前記底部状態影響電極から前記底部ワイヤへの電流を低減させる、請求項７に記載のＮＶＭ。

【請求項9】

集積回路（ＩＣ）デバイス製造方法であって、
底部ワイヤの上に、前記底部ワイヤとインラインの底部状態影響電極を形成すること、
前記底部状態影響電極上に状態変化構造体を形成すること、
前記状態変化構造体上に直接に頂部状態影響電極を形成することであり、前記頂部状態影響電極が、前記状態変化構造体の検出可能な属性を変化させ、前記状態変化構造体の前記検出可能な属性がデータ値を表す、前記形成すること、および
前記頂部状態影響電極上に直接に頂部薄膜抵抗体（ＴＦＲ）を形成すること
を含む集積回路（ＩＣ）デバイス製造方法。

【請求項10】

集積回路（ＩＣ）デバイス製造方法であって、
底部ワイヤ上に直接に底部薄膜抵抗体（ＴＦＲ）を形成すること、
前記底部ワイヤとインラインの底部状態影響電極を前記底部ＴＦＲ上に直接に形成することであり、前記底部ＴＦＲが、前記底部ワイヤと前記底部状態影響電極を電気的に直列に接続する、前記形成すること、
前記底部状態影響電極上に状態変化構造体を形成すること、
前記状態変化構造体上に直接に頂部状態影響電極を形成することであり、前記頂部状態影響電極が、前記状態変化構造体の検出可能な属性を変化させ、前記状態変化構造体の前記検出可能な属性がデータ値を表す、前記形成すること、および
前記頂部状態影響電極上に直接に頂部ＴＦＲを形成すること
を含む、集積回路（ＩＣ）デバイス製造方法。

【請求項11】

前記状態変化構造体の少なくとも１つの側壁上、前記頂部状態影響電極の側壁上および前記頂部ＴＦＲの側壁上にカプセル化スペーサを形成すること
をさらに含む、請求項９に記載のＩＣデバイス製造方法。

【請求項12】

前記底部ＴＦＲの少なくとも１つの側壁上、前記底部状態影響電極の側壁上、前記状態変化構造体の側壁上、前記頂部状態影響電極の側壁上および前記頂部ＴＦＲの側壁上にカプセル化スペーサを形成すること
をさらに含む、請求項１０に記載のＩＣデバイス製造方法。

【請求項13】

前記頂部ＴＦＲ上に直接にキャップを形成すること
をさらに含む、請求項９ないし１２のいずれか１項に記載のＩＣデバイス製造方法。

【請求項14】

前記キャップの頂面の上に、頂面を備えるブランケット層間誘電体（ＩＬＤ）層を形成すること
をさらに含む、請求項１３に記載のＩＣデバイス製造方法。

【請求項15】

前記頂部ＴＦＲをエッチ・ストップとして利用して前記ＩＬＤ内に頂部ワイヤ・トレンチをエッチングすることをさらに含み、前記エッチングが前記頂部ＴＦＲの頂面を露出させる、
請求項１４に記載のＩＣデバイス製造方法。

【請求項16】

前記ワイヤ・トレンチ内および前記頂部ＴＦＲの露出した前記頂面上に頂部ワイヤを形成することをさらに含み、前記頂部ＴＦＲが、前記頂部ワイヤと前記頂部状態影響電極を電気的に直列に接続する、
請求項１５に記載のＩＣデバイス製造方法。

【国際調査報告】