▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-01
(54)【発明の名称】抵抗スイッチングメモリセル
(51)【国際特許分類】
H10B 63/00 20230101AFI20231124BHJP
H10N 70/00 20230101ALI20231124BHJP
H10N 70/20 20230101ALI20231124BHJP
H10N 99/00 20230101ALI20231124BHJP
【ＦＩ】
H10B63/00
H10N70/00 Z
H10N70/20
H10N99/00
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023530076
(86)(22)【出願日】2021-10-11
(85)【翻訳文提出日】2023-05-17
(86)【国際出願番号】 CN2021123123
(87)【国際公開番号】W WO2022105476
(87)【国際公開日】2022-05-27
(31)【優先権主張番号】16/952,203
(32)【優先日】2020-11-19
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】100104880
【弁理士】
【氏名又は名称】古部 次郎
(74)【復代理人】
【識別番号】100118108
【弁理士】
【氏名又は名称】久保 洋之
(72)【発明者】
【氏名】安藤 崇志
(72)【発明者】
【氏名】アドゥスミリ、プラニート
(72)【発明者】
【氏名】ベガ、レイナルド
(72)【発明者】
【氏名】チー、チェン
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA09
5F083JA39
5F083JA40
5F083JA60
5F083MA06
5F083MA16
5F083NA01
5F083PR03
5F083PR05
5F083PR21
5F083PR22
5F083PR36
5F083PR40
(57)【要約】
抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）デバイスが提供される。ＲｅＲＡＭデバイスは、第１電極と、第１電極と接触している第１抵抗構造と、第１抵抗構造と接触している誘電体層と、誘電体層と接触している第２抵抗構造とを含む。第２抵抗構造は、抵抗材料層と高仕事関数金属コアを含む。また、ＲｅＲＡＭデバイスは、第２抵抗構造と接触している第２電極を含む。
【特許請求の範囲】
【請求項1】
第１電極と、前記第１電極に接触する第１抵抗構造と、
前記第１抵抗構造に接触する誘電体層と、
前記誘電体層に接触する第２抵抗構造であって、抵抗材料層および高仕事関数金属コアを含む前記第２抵抗構造と、
前記第２抵抗構造に接触する第２電極と、を含む抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）デバイス。
【請求項2】
前記高仕事関数金属コアは、Ｒｕ、ＩｒおよびＰｔからなるグループから選択される少なくとも１つを含む、請求項１に記載のＲｅＲＡＭデバイス。
【請求項3】
前記高仕事関数金属コアは、前記第１電極の幅および前記第２電極の幅よりも小さい幅を有する、請求項１に記載のＲｅＲＡＭデバイス。
【請求項4】
前記高仕事関数金属コアは、前記第２抵抗構造の中心に配置されている、請求項３に記載のＲｅＲＡＭデバイス。
【請求項5】
前記高仕事関数金属コアは、前記抵抗材料層に埋め込まれている、請求項１に記載のＲｅＲＡＭデバイス。
【請求項6】
前記誘電体層は金属酸化物材料を含む、請求項１に記載のＲｅＲＡＭデバイス。
【請求項7】
前記金属酸化物材料はＨｆＯ２である、請求項６に記載のＲｅＲＡＭデバイス。
【請求項8】
前記高仕事関数金属コアは、４．９ｅＶより大きい仕事関数を有する、請求項１に記載のＲｅＲＡＭデバイス。
【請求項9】
前記第１電極上に形成されたカプセル化層と、前記カプセル化層上に形成された層間絶縁層とをさらに含む、請求項１に記載のＲｅＲＡＭデバイス。
【請求項10】
前記第１電極および前記第２電極は、それぞれ、ライナー層と、前記ライナー層上に形成されたビアコアと、を含む請求項１に記載のＲｅＲＡＭデバイス。
【請求項11】
第１電極を形成することと、前記第１電極に接触する第１抵抗構造を形成することと、
前記第１抵抗構造に接触する誘電体層を形成することと、
前記誘電体層に接触する第２抵抗構造を形成することと、
前記第２抵抗構造に接触する第２電極を形成することであって、
前記第１抵抗構造は、抵抗材料層と高仕事関数金属コアを含む、形成することと、を含む抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）デバイスの製造方法。
【請求項12】
前記高仕事関数金属コアは、Ｒｕ、ＩｒおよびＰｔからなるグループから選択される少なくとも１つを含む、請求項１１に記載のＲｅＲＡＭデバイスの製造方法。
【請求項13】
前記高仕事関数金属コアは、前記第１電極の幅および前記第２電極の幅よりも小さい幅を有する、請求項１１に記載のＲｅＲＡＭデバイスの製造方法。
【請求項14】
前記第１抵抗構造を形成することは、前記第１電極上にＳｉＮ層を形成することと、
前記ＳｉＮ層にビアをエッチングすることと、
前記ビアの一部を前記高抵抗材料層で充填することと、
前記ビアの残りの部分に、前記第１抵抗構造の中心で前記高仕事関数金属コアを充填することと、を含む請求項１３に記載のＲｅＲＡＭデバイスの製造方法。
【請求項15】
前記高仕事関数金属コアは、前記抵抗材料層に埋め込まれている、請求項１１に記載のＲｅＲＡＭデバイスの製造方法。
【請求項16】
前記誘電体層は金属酸化物材料を含む、請求項１１に記載のＲｅＲＡＭデバイスの製造方法。
【請求項17】
前記金属酸化物材料はＨｆＯ２である、請求項１６に記載のＲｅＲＡＭデバイスの製造方法。
【請求項18】
前記高仕事関数金属コアは、４．９ｅＶより大きい仕事関数を有する、請求項１１に記載のＲｅＲＡＭデバイスの製造方法。
【請求項19】
前記第２抵抗構造上にカプセル化層を形成することと、前記カプセル化層上に層間絶縁層を形成することをさらに含む、請求項１１に記載のＲｅＲＡＭデバイスの製造方法。
【請求項20】
前記第１電極および前記第２電極は、それぞれ、ライナー層と、前記ライナー層上に形成されたビアコアと、を含む請求項１１に記載のＲｅＲＡＭデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、一般に、半導体ベースの電子デバイスのための製造方法およびその結果としての構造に関する。より具体的には、本開示は、ニューロモルフィックコンピューティングのための集積アクセストランジスタおよび高密度レイアウトを有する抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）セル構造に関し、ＲｅＲＡＭセルは、低減されたプログラミング電圧を有する。
【背景技術】
【0002】
ＲｅＲＡＭ構造は、計算資源における不揮発性（ＮＶ）ランダムアクセスメモリ（ＲＡＭ）の一種として利用することができる。金属－絶縁体－金属の単純な構造を持つＲｅＲＡＭデバイスは、拡張性、低電力動作、多値データ記憶能力の点で有望な特性を示し、次世代メモリアプリケーションに適している可能性がある。ＲｅＲＡＭは、誘電体固体材料の抵抗値の変化を制御することで動作するのが一般的である。誘電体固体材料は、メモリスタと呼ばれることがある。ＲｅＲＡＭは、ニューロモルフィックコンピューティングや高密度高速不揮発性メモリ用途の電子シナプスデバイス（またはメモリスタ）の有望な技術であると考えることができる。ニューロモルフィックコンピューティングのアプリケーションでは、抵抗性メモリデバイスをプレニューロンとポストニューロン間の接続（シナプス）として使用することができ、接続の重みをデバイスの抵抗という形で表現することができる。複数のプレニューロンとポストニューロンは、ＲｅＲＡＭのクロスバーアレイを介して接続することができ、これにより完全に接続されたニューラルネットワークを実現することができるかもしれない。
【0003】
ＲｅＲＡＭデバイスの金属酸化物層中の酸素空孔は、電流を流すフィラメントの構成要素である。そのため、ＲｅＲＡＭセルの周囲にダメージを与えることなく、ＲｅＲＡＭセルを形成することが望まれる場合がある。また、後続の工程での酸素の侵入を防ぐために、堅牢なカプセル化を施したＲｅＲＡＭセルを形成することが望ましい場合がある。
【発明の概要】
【0004】
本開示の実施形態は、抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）デバイスに関するものである。ＲｅＲＡＭデバイスは、第１電極と、第１電極に接触する第１抵抗構造と、第１抵抗構造に接触する誘電体層と、誘電体層に接触する第２抵抗構造とを含む。第２抵抗構造は、抵抗材料層と高仕事関数金属コアとを含む。また、ＲｅＲＡＭデバイスは、第２抵抗構造に接触する第２電極を含む。
【0005】
他の実施形態は、抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）デバイスの製造方法に関する。この方法は、第１電極を形成することと、第１電極に接触する第１抵抗構造を形成することと、第１抵抗構造に接触する誘電体層を形成することと、誘電体層に接触する第２抵抗構造を形成することとを含み、第２抵抗構造は、抵抗材料層及び高仕事関数金属コアを含む。この方法はまた、第２抵抗構造に接触する第２電極を形成することを含む。
【0006】
上記の概要は、本開示の図示された各実施形態またはすべての実施態様を説明することを意図するものではない。
【0007】
本願に含まれる図面は、本明細書に組み込まれ、本明細書の一部を構成する。それらは、本開示の実施形態を例示し、説明とともに、本開示の原理を説明するものである。図面は、特定の実施形態を例示するものに過ぎず、本開示を限定するものではない。
【図面の簡単な説明】
【0008】
【図1】実施形態による、製造プロセスの中間段階におけるＲｅＲＡＭデバイスの断面図である。
【発明を実施するための形態】
【0009】
本開示は、一般に、半導体ベースの電子デバイスのための製造方法およびその結果としての構造に関する。より具体的には、本開示は、ニューロモルフィックコンピューティングアプリケーションで使用され得る、集積アクセストランジスタ及び高密度レイアウトを有する抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）セル構造、並びにそのようなＲｅＲＡＭデバイスの製造方法に関するものである。
【0010】
図中のフローチャート及び断面図は、様々な実施形態に従ったＲｅＲＡＭデバイスの製造方法を示している。いくつかの代替的な実施態様では、製造ステップは、図に記されたものとは異なる順序で行われてもよく、特定の追加の製造ステップは、図に記されたステップの間に実施されてもよい。さらに、図に描かれた層構造のいずれもが、複数のサブレイヤを含んでもよい。
【0011】
本開示の様々な実施形態が、関連する図面を参照して本明細書に記載されている。代替の実施形態は、本開示の範囲から逸脱することなく考案され得る。以下の説明及び図面において、要素間に様々な接続及び位置関係（例えば、上、下、隣接、等）が定められていることに留意されたい。これらの接続もしくは位置関係またはその両方は、特に指定しない限り、直接的又は間接的であり得、本開示は、この点に関して限定することを意図していない。したがって、エンティティの結合は、直接的または間接的な結合のいずれかを指すことができ、エンティティ間の位置関係は、直接的または間接的な位置関係であり得る。間接的な位置関係の例として、本明細書における層「Ｂ」上に層「Ａ」を形成することへの言及は、層「Ａ」及び層「Ｂ」の関連する特性及び機能性が中間層によって実質的に変化しない限り、１又は複数の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」の間にある状況も含まれる。
【0012】
以下の定義および略語は、特許請求の範囲および明細書の解釈のために使用されるものとする。本明細書で使用される場合、用語「含む（comprises）」、「含む（comprising）」、「含む（includes）」、「含む（including）」、「含む（has）」、「含む（having）」、「含む（contains）」、または「含む（containing）」、またはその他の変形は、非排他的な含有をカバーすることを意図している。例えば、要素のリストからなる組成物、混合物、プロセス、方法、製品、または装置は、必ずしもそれらの要素のみに限定されず、明示的にリストされていない他の要素またはかかる組成物、混合物、プロセス、方法、製品、または装置に固有の要素を含むことができる。
【0013】
以下の説明のために、用語「上（upper）」、「下（lower）」、「右（right）」、「左（left）」、「垂直（vertical）」、「水平（horizontal）」、「上（top）」、「下（bottom）」、およびそれらの派生語は、図面図において方向付けられるように、記載された構造および方法に関するものであるものとする。用語「重ねる（overlying）」、「上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」または「上に位置する（positioned atop）」は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在することを意味し、インターフェース構造などの介在要素が第１の要素と第２の要素との間に存在することが可能である。「直接接触」という用語は、第１の構造体などの第１の要素と第２の構造体などの第２の要素とが、２つの要素の界面に中間的な導電層、絶縁層、または半導体層なしに接続されることを意味する。注意すべきは、例えば「第２の要素に選択的な第１の要素（a first element selective to a second element）」のような「～に選択的（selective to）」という用語は、第１の要素がエッチングされ、第２の要素がエッチングストップとして機能することができることを意味することである。
【0014】
簡潔さのために、半導体装置及び集積回路（ＩＣ）製造に関連する従来の技術は、本明細書において詳細に説明されてもされなくてもよい。さらに、本明細書に記載される様々な作業及びプロセスステップは、本明細書に詳細に記載されない追加のステップ又は機能を有するより包括的な手順又はプロセスに組み込むことができる。特に、半導体装置及び半導体ベースのＩＣの製造における様々なステップはよく知られているので、簡潔さのために、多くの従来のステップは、本明細書において簡潔に言及されるだけであり、又は周知のプロセスの詳細を提供することなく完全に省略されるであろう。
【0015】
一般に、ＩＣに搭載されるマイクロチップを形成するためのさまざまなプロセスは、堆積、除去／エッチング、半導体ドーピング、パターン／リソグラフィの４つに大別される。堆積は、材料をウェハ上に成長させたり、コーティングしたり、その他の方法で転写するあらゆるプロセスである。利用可能な技術には、物理気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシー（ＭＢＥ）、さらに最近では原子層堆積（ＡＬＤ）などがある。除去／エッチングは、ウェハから材料を除去するあらゆるプロセスである。例としては、エッチングプロセス（ウェットまたはドライのいずれか）、化学機械研磨（ＣＭＰ）などがある。半導体ドーピングとは、トランジスタのソースやドレインなどに、拡散もしくはイオン注入またはその両方などの方法でドーピングを行い、電気的特性を変化させることである。これらのドーピングプロセスの後、ファーネスアニールまたは急速熱処理（ＲＴＡ）が行われる。アニーリングは、注入されたドーパントを活性化させる役割を果たす。導電体（ポリシリコン、アルミニウム、銅など）と絶縁体（二酸化ケイ素、窒化ケイ素など）の膜は、トランジスタとその部品を接続したり分離したりするために使用される。半導体基板の様々な領域に選択的にドーピングすることで、電圧の印加によって基板の導電性を変化させることができる。このようなさまざまな部品の構造を作ることで、何百万ものトランジスタを作り、配線して、現代のマイクロエレクトロニクス装置の複雑な回路を形成することができる。半導体リソグラフィとは、半導体基板上に３次元の浮き彫り画像やパターンを形成し、その後、そのパターンを基板に転写することである。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の何百万ものトランジスタをつなぐ多くの配線を作るために、リソグラフィとエッチングのパターン転写工程が何度も繰り返される。ウェハ上に印刷される各パターンは、以前に形成されたパターンと位置合わせされ、徐々に導体、絶縁体、選択的にドープされた領域が構築され、最終装置が形成される。
【0016】
次に、本開示の態様により具体的に関連する技術の概要に目を向けると、ニューロモルフィックコンピューティングアプリケーションにおいて、抵抗性メモリデバイス（例えば、ＲｅＲＡＭデバイス）は、プレニューロンとポストニューロンとの間の接続（シナプス）として使用することができ、接続の重みをデバイス抵抗の形態で表すことができる。
【0017】
複数のプリニューロンとポストニューロンをＲＲＡＭのクロスバーアレイで接続することで、自然に完全接続のニューラルネットワークを表現することができる。
【0018】
下部電極に抵抗性スイッチング材料との接合を形成し、ＲＲＡＭのクロスバーアレイを作ることができる。上部電極は、抵抗性スイッチング材料との接合部上に形成され、ＲＲＡＭのクロスバーアレイを形成する。
【0019】
ＨｆＯｘ、ＴａＯｘ、ＴｉＯｘなどの不揮発性抵抗性スイッチング金属酸化物を、リソグラフィ技術によって定義されたナノクロスバーアレイとナノクロスポイントに集積している。これにより、２つの端子デバイスを持つ受動メモリコアの高密度プロトタイプテスト構造を高速に作製することができる。この構造と集積された材料の電気的特性を評価し、抵抗性スイッチング金属酸化物を用いたナノクロスバーアレイの一般的な特性を把握し、外部ＣＭＯＳ制御システムの要求を定義する。
【0020】
ＨｆＯ２のような２つの安定状態を持つ不揮発性かつ抵抗性スイッチング材料を２端子メモリデバイスとして集積し、ＲｅＲＡＭのビットパターンを効率的に作成することができる。これらのセルは、クロスバーアレイに集積することができる。クロスポイントの各接合部に存在するスイッチング材料は、ＲｅＲＡＭのアドレス指定可能なセルである。アレイは受動素子で構成されているため、セルのアドレス指定、状態の設定、リセット、保存情報の読み出しを行う動作には、アクティブな外部回路を追加する必要がある。
【0021】
人工ニューラルネットワーク（ＡＮＮ）は、抵抗処理ユニット（ＲＰＵ）のクロスバーアレイから形成することができ、ＲＰＵを超える追加の処理要素を必要とせずに、ローカルデータストレージとローカルデータ処理を提供することができる。訓練可能な抵抗クロスポイントデバイスは、ＲＰＵと呼ばれる。
【0022】
ニューロンはＣＭＯＳ回路にクロスバーアレイのデバイスで集積されており、行列を格納している。入力ニューロンは、隠れニューロン層、出力ニューロンとともに、ニューラルネットワークを形成する。入力信号は、ネットワークを介して、前後に転送することができ、また、行列の重みを更新するために使用することができる。
【0023】
クロスバーアレイ（クロスポイントアレイまたはクロスワイヤアレイ）は、ＡＮＮアーキテクチャ、ニューロモルフィックマイクロチップ、超高密度不揮発性メモリなど、さまざまな電子回路やデバイスの形成に用いられる高密度、低コストの回路アーキテクチャである。クロスバーアレイの基本構成は、導電性の行配線と、導電性の行配線と交差するように形成された導電性の列配線を含む。２つのセットのワイヤの交差点は、薄膜材料で形成されたいわゆるクロスポイントデバイスによって分離されている。クロスポイントデバイスは、事実上、ＡＮＮのニューロン間の重み付けされた接続として機能する。シナプス可塑性を高いエネルギー効率で実現するために、クロスポイントデバイスとして、例えば伝導状態スイッチング特性を有するメモリスタなどのナノスケール２端子デバイスがしばしば使用される。メモリスタ材料の伝導状態（例えば、抵抗）は、行および列のワイヤの個々のワイヤ間に印加される電圧を制御することによって変更することができる。
【0024】
抵抗処理ユニット（ＲＰＵ）は、ニューロモルフィックコンピューティングの機能をさらに高めることができる。ニューラルネットワークの訓練を含む様々なアルゴリズムを加速するための処理ユニットとして使用できる新しいクラスのデバイス（ＲＰＵ）である。
【0025】
本実施形態のあるものでは、ＲｅＲＡＭデバイスは、上部電極と下部電極の間に配置された金属酸化物層を含む（すなわち、金属－絶縁体－金属構造）。金属酸化物層中の酸素空孔は、そこに電流伝導性フィラメント（ＣＦ）の電鋳を可能にする。多くのＲｅＲＡＭデバイスでは、この２つの電極間に形成されるＣＦの形成と破断により、高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）の抵抗スイッチングを繰り返し、情報を記憶する仕組みになっている。ＣＦについては、酸化金属を２つの電極で挟んだ場合、上の電極に十分な正の電圧をかけると、２つの電極の間にＣＦが形成され、低抵抗状態となる。一方、下部電極に十分な負の電圧を印加すると、ＣＦが破壊され、高抵抗状態となる。酸化物系ＲｅＲＡＭデバイスの特定の実施形態では、ＣＦの形成は、上述したように、スイッチングデバイスの電子伝導度（又は抵抗率）の変化をもたらす、フィールドアシスト型酸素イオン移動によってトリガされる。酸化物系ＲｅＲＡＭデバイスの場合、ＣＦの電鋳が必要である。
【0026】
導電性フィラメントを形成するプロセスは、ある種のランダム性に依存する場合があり、作成されたフィラメントの位置は必ずしもうまく制御されない場合がある。このため、ＲｅＲＡＭセルがスケーリングされるにつれて、より高い形成電圧が必要となり、デバイスのばらつきが大きくなる可能性がある。特定のＲｅＲＡＭデバイスでは、ポストピラー反応性イオンエッチング（ＲＩＥ）プロセスの後にＳｉ注入が使用される場合があり、これによりＣＦ形成電圧を大幅に低減することができる場合がある。
【0027】
ここで、同様の数字が同一又は類似の要素を表す図面を参照し、最初に図１を参照すると、この図は、特定の実施形態による、製造プロセスの中間段階におけるＲｅＲＡＭデバイスの断面図である。図１に示すように、ＲｅＲＡＭデバイス１００は、基板１０２を含む。半導体基板１０２は、半導体特性を有する任意の半導体材料を含んでもよい。半導体基板１０２を提供する半導体材料は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、炭化ケイ素ゲルマニウム（ＳｉＧｅＣ）、ＩＩＩ－Ｖ化合物半導体又はＩＩ－ＶＩ化合物半導体を含んでもよい。シャロートレンチアイソレーション（ＳＴＩ）領域１０４は、基板１０２に形成され、それらは、あるトランジスタを他のトランジスタから分離するように機能する。ソース領域１０６及びドレイン領域１０８が形成され、それらは、シリコン基板１０２のドープされた領域である。ゲート電極１１６は、ソース領域１０６とドレイン領域１０８との間の領域において、基板１０２上に形成されている。ゲート電極１１６の周囲には、誘電体スペーサ１１８が形成されている。誘電体スペーサ１１８は、ＳｉＮ又は任意の他の適切なタイプの誘電体材料から構成されてもよい。第１層間絶縁膜（ＩＬＤ）層１１０は、ＳＴＩ領域１０４、ソース領域１０６、ドレイン領域１０８及び誘電体スペーサ１１８の上で基板１０２上に形成される。図１には示されていないが、ビアライナー層１１２及びビアコア１１４を含む下部電極の形成に対応するために、まず第１ＩＬＤ層１１０にビアが形成される。ビアライナー層１１２は、ＴａＮまたはＴｉＮ、または任意の他の適切な材料を含んでもよい。ビアコア１１４は、例えば、Ｗを含んでもよい。下部電極の形成後、ＲｅＲＡＭデバイス１００は、デバイスの上面を平坦化するために化学機械研磨（ＣＭＰ）を受けてもよい。次いで、第１ＩＬＤ層１１０の上面及びビアコア１１４の上面に第１ＳｉＮ層１２０を形成する。
【0028】
次に、図２を参照すると、この図は、実施形態による、製造プロセスの後続段階における図１のＲｅＲＡＭデバイス１００の断面図である。図２に示すように、第１ＳｉＮ層１２０には、ビア開口部１２２が形成される。ビア開口部１２２は、ＲＩＥプロセスによって形成されてもよいし、他の任意の適切な材料除去プロセスによって形成されてもよい。
【0029】
次に図３を参照すると、この図は、実施形態による、製造プロセスの後続段階における図２のＲｅＲＡＭデバイスの断面図である。図３に示すように、ビア開口部１２２を部分的に埋めるようにライナー層１２４が形成される。ライナー層１２４は、ＴｉＮまたは任意の他の適切な材料から構成されてもよい。ライナー層１２４の材料は、図１に関して上述したビアライナー層１１２の材料と同じ材料であってもよいし、異なる材料であってもよい。ライナー層１２４は、ビア開口部１２２を部分的にしか充填しないように形成されているため、高ＷＦ金属層１２５を形成できるように空間が残っている。高ＷＦ金属層１２５（又は高仕事関数（ＷＦ）金属コア）は、ライナー層１２４（又は抵抗材料層）に埋め込まれる（又は形成される）と考えてもよい。すなわち、ＲｅＲＡＭデバイスを製造する特定の方法は、ビア（又はビア開口部１２２）の一部を高抵抗材料層（又はライナー層１２４）で充填し、その後、ビア開口部１２２の残りの部分を第１抵抗構造（すなわちライナー層１２４と高ＷＦ金属層１２５との組み合わせ）の中心で、高仕事関数金属コア（又は高ＷＦ金属層１２５）で充填することを含むことができる。高ＷＦ金属層１２５は、例えば、Ｒｕ、またはＩｒもしくはＰｔなどの任意の他の適切な高ＷＦ金属材料（例えば、＞４．９ｅＶ）により構成されてもよい。高ＷＦ金属層１２５の形成後、ＲｅＲＡＭデバイス１００は、構造を平坦化するためにＣＭＰ工程を受けてもよい。図３に示すように、高ＷＦ金属層１２５の幅は、ビアコア１１４の幅未満である。本明細書でさらに詳細に説明するように、高ＷＦ金属層１２５の構造及び材料（例えば、狭い幅）は、電鋳中に下部電極ビアコア１１４の近くの電場を高め、デバイスの中央付近でのＣＦ形成を容易にする。したがって、上述したＣＦ形成のランダム性に関連する問題が軽減または解消され得る。
【0030】
次に図４を参照すると、この図は、実施形態による、製造プロセスの後続段階における図３のＲｅＲＡＭデバイス１００の断面図である。図４に示すように、ＲｅＲＡＭデバイス１００の全体には、最初、金属酸化物層１２８が形成される。金属酸化物層１２８は、ＨｆＯ２、又は他の任意の適切な金属酸化物材料又は金属酸化物材料の組み合わせから構成されてもよい。上部電極１３０は、金属酸化物層１２８の表面全体にわたって形成される。上部電極１３０は、ＴｉＮまたは他の任意の適切な材料から構成されてもよい。上部電極１３０の材料は、ビアライナー層１１２もしくはライナー層１２４またはその両方の材料と同じであってもよいし、異なっていてもよい。次に、上部電極１３０の表面全体にハードマスク１３２を堆積する。ハードマスク１３２は、ＳｉＮ、または他の任意の適切な材料から構成されてもよい。ハードマスク１３２の材料の堆積は、例えば、化学気相成長またはプラズマ強化化学気相成長などの任意の堆積プロセスを含んでもよい。
【0031】
次に図５を参照すると、この図は、実施形態による、製造プロセスの後続段階における図４のＲｅＲＡＭデバイス１００の断面図である。図５に示すように、ハードマスク１３２の層、上部電極１３０及び金属酸化物層１２８に対してエッチングを行い、これらの層をＲｅＲＡＭピラーにパターン化する。特定の例では、製造統合を容易にするために、パターン化されたハードマスク１３２の層、上部電極１３０及び金属酸化物層１２８の幅は、ライナー層１２４の偶発的なエッチングを防ぐために、下部電極構造の幅よりわずかに大きくてもよい。
【0032】
次に図６を参照すると、この図は、実施形態による、製造プロセスの後続段階における図５のＲｅＲＡＭデバイスの断面図である。図６に示すように、ハードマスク１３２を延長し、ＲｅＲＡＭデバイス１００の表面全体にわたってカプセル化層を形成するために、追加の材料（例えば、ＳｉＮ）が追加される。ハードマスク１３２は、例えば、ＳｉＮ、又は、他の任意の適切な材料から構成されてもよい。次いで、第２ＩＬＤ層１３６をハードマスク１３２の表面全体にわたって堆積させてもよい。ハードマスク１３２は単層として示されているが、ハードマスク１３２の上に別個のカプセル化層（すなわち、ハードマスク１３２の材料以外の材料）が形成されてもよいことを理解されたい。第２ＩＬＤ層１３６は、特定の実施形態では、第２ＩＬＤ層１３６の形成に続いて、ＲｅＲＡＭデバイス１００は、デバイスの表面を平坦化するためにＣＭＰ工程を受けてもよい。
【0033】
次に図７を参照すると、この図は、実施形態による、製造プロセスの後続段階における図６のＲｅＲＡＭデバイスの断面図である。図７に示すように、第２ＩＬＤ層１３６及びハードマスク１３２を貫通するエッチングによって、コンタクトビア１３８が形成される。コンタクトビア１３８は、上部電極の形成に対応することができる。
【0034】
次に図８を参照すると、この図は、実施形態による、製造プロセスの後続段階における図７のＲｅＲＡＭデバイスの断面図である。図８に示すように、上部電極は、上部電極ビアライナー層１４６と、上部電極ビアコア１４８とを含む。上部電極ビアライナー層１４６は、ＴａＮ又はＴｉＮ、又は他の任意の適切な材料を含んでもよい。上部電極ビアコア１４８は、例えば、Ｗを含んでもよい。上部電極の形成後、ＲｅＲＡＭデバイス１００は、デバイスの上面を平坦化するために化学機械研磨（ＣＭＰ）を受けてもよい。
【0035】
次に、図９を参照すると、この図は、実施形態による、製造プロセスの後続段階における図８のＲｅＲＡＭデバイスの断面図である。図９に示すように、ＲｅＲＡＭデバイス１００の全面に第２ＳｉＮ層１５０を堆積する。そして、第２ＳｉＮ層１５０、第２ＩＬＤ層１３６、ハードマスク１３２及び第１ＳｉＮ層１２０をエッチングで貫通してビアコア１１４を露出させることにより、周辺コンタクトビア１５２が形成される。
【0036】
次に図１０を参照すると、この図は、実施形態による、製造プロセスの後続段階における図９のＲｅＲＡＭデバイスの断面図である。図１０に示すように、周辺コンタクトビア１５２の形成後、周辺コンタクトビアライナー層１５４が堆積される。周辺コンタクトビアライナー層１５４は、ＴａＮもしくはＴｉＮ、または任意の他の適切な材料を含んでもよい。周辺コンタクトビアコア１５６は、例えばＷを含んでもよい。周辺コンタクトの形成後、周辺コンタクトビアコア１５６の上面を覆うように、第２ＳｉＮ層１５０に追加の材料が加えられる。次に、特定の実施例では、ＲｅＲＡＭデバイス１００は、デバイスの上面を平坦化するために化学機械研磨（ＣＭＰ）を受けてもよい。
【0037】
高仕事関数金属コア層の幅を下部電極よりも狭くすることで、導電性フィラメント（ＣＦ）の形成位置をその位置に対応させることができ、ＣＦの形成位置に関するランダム性を排除することができる。また、導電性フィラメントを局在化（集中化）させることで、抵抗状態を高抵抗状態から低抵抗状態に変化させるために必要な電圧量を低減することも可能である。
【0038】
上述した実施形態では、高仕事関数金属コア層は、下部電極（すなわち、下地基板に最も近い電極）に形成されるものとして説明されている。しかしながら、他の実施形態では、高ＷＦ金属コア層は、上部電極に形成されてもよく、又は上部電極及び下部電極の両方に形成されてもよいことを理解されたい。
【0039】
様々な実施形態の説明は、説明のために提示されたものであり、開示された実施形態を網羅すること又は限定することは意図されていない。説明した実施形態の範囲から逸脱することなく、多くの修正及び変形が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実用化または技術的改良を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択されたものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【国際調査報告】