(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-05
(54)【発明の名称】マイクロ電子デバイスのパッケージ内の領域遮蔽
(51)【国際特許分類】
H01L 25/04 20230101AFI20231128BHJP
H01L 23/00 20060101ALI20231128BHJP
H05K 9/00 20060101ALI20231128BHJP
【ＦＩ】
H01L25/04 Z
H01L23/00 C
H05K9/00 R
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023526617
(86)(22)【出願日】2021-10-26
(85)【翻訳文提出日】2023-06-30
(86)【国際出願番号】 US2021056581
(87)【国際公開番号】W WO2022093768
(87)【国際公開日】2022-05-05
(31)【優先権主張番号】63/108,096
(32)【優先日】2020-10-30
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/509,887
(32)【優先日】2021-10-25
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】309034272
【氏名又は名称】アデイア セミコンダクター テクノロジーズ リミテッド ライアビリティ カンパニー
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100098475
【弁理士】
【氏名又は名称】倉澤 伊知郎
(74)【代理人】
【識別番号】100130937
【弁理士】
【氏名又は名称】山本 泰史
(74)【代理人】
【識別番号】100144451
【弁理士】
【氏名又は名称】鈴木 博子
(74)【代理人】
【識別番号】100123630
【弁理士】
【氏名又は名称】渡邊 誠
(72)【発明者】
【氏名】ヴァリオ パトリック
(72)【発明者】
【氏名】シェン ホン
【テーマコード（参考）】
5E321
【Ｆターム（参考）】
5E321AA14
5E321BB02
5E321CC16
5E321GG01
(57)【要約】
マイクロ電子デバイスが基板、基板上に実装された第１のチップおよび基板上に実装された第２のチップを有するのがよい。複数のピラーが第１のチップと第２のチップとの間に設けられ、複数のピラーのうちの各ピラーの第１の端は、基板に隣接して位置する。複数のピラー相互間の間隔は少なくとも、第１のチップと第２のチップとの間の電磁干渉（ＥＭＩ）および／または高周波干渉（ＲＦＩ）を遮断するのに十分な距離に等しい。マイクロ電子デバイスは、少なくとも第１のチップ、第２のチップ、および複数のピラーを覆うカバーをさらに有するのがよく、複数のピラーのうちの各ピラーの第２の端は、少なくともカバー内に設けられたトレンチに隣接して位置している。
【特許請求の範囲】
【請求項1】
マイクロ電子デバイスであって、基板を有し、
前記基板上に実装された第１のチップおよび前記基板上に実装された第２のチップを有し、
前記第１のチップと前記第２のチップとの間に設けられた複数のピラーを有し、前記複数のピラーのうちの個々のピラーの第１の端は、前記基板に隣接して位置し、前記複数のピラーのうちの個々のピラー相互間の間隔は、前記第１のチップと前記第２のチップとの間の（ｉ）電磁干渉（ＥＭＩ）または（ｉｉ）高周波干渉（ＲＦＩ）のうちの１つ以上を遮断するのに十分な距離以下であり、
少なくとも前記第１のチップ、前記第２のチップ、および前記複数のピラーを覆うカバーを有し、前記複数のピラーのうちの個々のピラーの第２の端は、少なくとも前記カバー内に設けられたトレンチに隣接して位置している、マイクロ電子デバイス。
【請求項2】
前記トレンチは、導電材料で満たされ、前記複数のピラーのうちの個々のピラーの前記第２の端は、前記導電材料の底面に係合している、請求項１記載のマイクロ電子デバイス。
【請求項3】
前記カバーの外面は、前記導電材料の層を含む、請求項２記載のマイクロ電子デバイス。
【請求項4】
前記カバーは、前記基板まで延びている、請求項１記載のマイクロ電子デバイス。
【請求項5】
前記複数のピラーのうちの個々のピラーの前記第１の端は、（ｉ）導電性トレースまたは（ｉｉ）前記基板の表面のところで露出された複数の導電性パッドのうちの対応の導電性パッドのうちの一方に結合されている、請求項１記載のマイクロ電子デバイス。
【請求項6】
個々のピラーの前記第１の端は、（ｉ）前記導電性トレースまたは（ｉｉ）前記複数の導電性パッドのうちの前記対応の導電性パッドのうちの一方と一体である、請求項５記載のマイクロ電子デバイス。
【請求項7】
前記カバーの材料は、前記複数のピラー相互間に延びている、請求項１記載のマイクロ電子デバイス。
【請求項8】
前記複数のピラーのうちの個々のピラーは、前記第１のチップと前記第２のチップとの間で直線的に配列されている、請求項１記載のマイクロ電子デバイス。
【請求項9】
前記複数のピラーのうちの個々のピラー相互間の間隔は、５マイクロメートルから５０マイクロメートルまでの範囲にある、請求項１記載のマイクロ電子デバイス。
【請求項10】
前記第１のチップと前記第２のチップとの間の間隔は、１００ミクロンから２０００ミクロンまでの範囲にある、請求項１記載のマイクロ電子デバイス。
【請求項11】
マイクロ電子デバイスであって、第１の領域、第２の領域、および前記第１の領域と前記第２の領域との間に位置する第３の領域を備えた基板を有し、前記基板は、（ｉ）表面および（ｉｉ）接地平面を有し、
前記第１の領域の前記表面の上に位置する少なくとも１つの第１のマイクロ電子素子を有し、
前記第２の領域の前記表面の上に位置する少なくとも１つの第２のマイクロ電子素子を有し、
前記第３の領域の前記基板の前記表面のところで露出された状態で前記接地平面に結合された導電性素子を有し、
前記第３の領域内に設けられていて（ｉ）前記導電性素子に結合された第１の端および（ｉｉ）前記第１の端と反対側に位置する第２の端を有する複数の導電性ポストを有し、
前記基板の前記表面から延びて前記複数の導電性ポストのうちの幾つかの導電性ポスト相互間の空間を満たす導電性封入層を有し、前記幾つかの導電性ポストは、前記誘電封入層によって互いに離隔され、前記誘電封入層は、前記基板の前記第１の領域の上に位置する前記表面の上方の第１の高さのところに位置する第１の部分、前記基板の前記第２の領域の上に位置する前記表面の上方の第２の高さのところに位置する第２の部分、および前記基板の前記第３の領域の上に位置する前記表面の上方の第３の高さのところに位置する第３の部分を有し、前記第３の高さは、前記第１の高さおよび前記第２の高さよりも低く、前記複数の導電性ポストの前記第２の端は、少なくとも前記第３の部分に隣接して位置し、
前記誘電封入層の少なくとも前記第３の部分内に位置する導電性材料を有する、マイクロ電子デバイス。
【請求項12】
接地平面、前記導電性材料、および前記複数の導電性ポストの層を相互接続組み合わせによりファラデー箱が得られている、請求項１１記載のマイクロ電子デバイス。
【請求項13】
前記複数の導電性ポスト相互間の間隔は、前記少なくとも１つの第１のマイクロ電子素子と前記少なくとも１つの第２のマイクロ電子素子との間の（ｉ）電磁干渉（ＥＭＩ）または（ｉｉ）高周波干渉（ＲＦＩ）のうちの１つ以上を遮断するのに十分な距離以下である、請求項１１記載のマイクロ電子デバイス。
【請求項14】
前記複数の導電性ポストの前記第１の端は、前記導電性素子に結合されている、請求項１１記載のマイクロ電子デバイス。
【請求項15】
前記複数の導電性ポストの前記第１の端は、前記導電性素子と一体である、請求項１４記載のマイクロ電子デバイス。
【請求項16】
前記複数の導電性ポストは、前記少なくとも１つの第１のマイクロ電子素子と前記少なくとも１つの第２のマイクロ電子素子との間に直線的に配列されている、請求項１１記載のマイクロ電子デバイス。
【請求項17】
方法であって、複数のピラーおよび（ｉ）導電性トレースまたは（ｉｉ）複数の導電性パッドのうちの一方を有する基板を用意するステップを含み、前記複数のピラーのうちの個々のピラーの第１の端は、（ｉ）前記導電性トレースまたは（ｉｉ）前記複数の導電性パッドのうちの対応の導電性パッドのうちの一方に結合され、
第１のチップを前記複数のピラーの第１の側部に隣接して前記基板に取り付けるステップを含み、
第２のチップを前記複数のピラーの第２の側部に隣接して前記基板に取り付けるステップを含み、前記第２の側部は、前記第１の側部と反対側に位置し、
エポキシ成形コンパウンドを、少なくとも、第１のチップ、前記第２のチップ、および前記複数のピラーを覆った状態で設けてカバーを提供するステップを含み、
トレンチを前記カバーに形成するステップを含み、
前記トレンチを導電性材料で満たすステップを含み、
前記複数のピラーのうちの各ピラーの第２の端は、少なくとも、前記カバーに形成された前記トレンチに隣接して位置し、
前記複数のピラー相互間の間隔は少なくとも、前記第１のチップと前記段２のチップとの間の（ｉ）電磁干渉（ＥＭＩ）または（ｉｉ）高周波干渉（ＲＦＩ）のうちの１つ以上を遮断するのに十分な距離に等しい、方法。
【請求項18】
前記導電性トレースおよび前記複数のピラーを有する前記基板を用意するステップは、前記基板を用意するステップと、
前記複数のピラーおよび（ｉ）前記導電性トレースまたは（ｉｉ）前記複数の導電性パッドのうちの一方を形成するステップを含む、請求項１７記載の方法。
【請求項19】
個々のピラーの前記第１の端部は、（ｉ）前記導電性トレースまたは（ｉｉ）前記複数の導電性パッドのうちの前記対応の導電性パッドのうちの一方と一体である、請求項１８記載の方法。
【請求項20】
前記トレンチを形成する前記ステップは、前記エポキシ成形コンパウンドを設ける前記ステップの実施中、フィンを前記カバー内に配置するステップと、
前記フィンを除去して前記トレンチを提供するステップを含む、請求項１７記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
〔関連出願の相互参照〕
本願は、２０２１年１０月２５日に出願された米国特許出願第１７／５０９，８８７号の優先権主張出願であり、この米国特許出願は、２０２０年１０月３０日に出願された米国特許仮出願第６３／１０８，０９６号に係る３５ＵＳＣ§１１９（ｅ）の規定に基づく非仮出願であるとともに該米国特許仮出願の優先権主張出願であり、かかる米国特許出願および米国特許仮出願を参照により引用し、これらの記載内容を本明細書の一部とする。
本願は、２０２１年１０月２５日に出願された米国特許出願第１７／５０９，８８７号の優先権主張出願であり、この米国特許出願は、２０２０年１０月３０日に出願された米国特許仮出願第６３／１０８，０９６号に係る３５ＵＳＣ§１１９（ｅ）の規定に基づく非仮出願であるとともに該米国特許仮出願の優先権主張出願であり、かかる米国特許出願および米国特許仮出願を参照により引用し、これらの記載内容を本明細書の一部とする。
【0002】
マイクロ電子デバイスは、多数のマイクロ電子素子、例えばダイまたはチップを含む場合が多い。マイクロ電子素子は、能動型であったり受動型であったりする場合がある。マイクロ電子素子をマイクロ電子デバイス内の他のマイクロ電子素子によって引き起こされる場合のある電磁干渉（ＥＭＩ）および／または高周波干渉（ＲＦＩ）から保護する必要がある。
【0003】
ＥＭＩおよび／またはＲＦＩ保護をマイクロ電子素子に提供する一技術は、マイクロ電子デバイスパッケージの基板内に設けられた導電性トレースを含む。ワイヤがマイクロ電子素子と導電性トレースとの間で導電性トレースから延びるのがよくかつ／あるいはワイヤが接地されるのがよい。ワイヤは、マイクロ電子素子をＥＭＩおよび／またはＲＦＩからの遮蔽のために他のマイクロ電子素子から隔離するために個々のマイクロ電子素子周りにフェンスとして配列されるのがよい。
【0004】
ＥＭＩおよび／またはＲＦＩ保護をマイクロ電子素子に提供するもう１つの技術は、マイクロ電子素子をＥＭＩおよび／またはＲＦＩからの遮蔽のために他のマイクロ電子素子から隔離するよう個々のマイクロ電子素子相互間にかつ／あるいはこれらの周りに形成されるのがよい中実導電性壁を含む。この壁は、マイクロ電子デバイスパッケージの基板内の導電性トレースに係合して導電性壁を接地する導電性材料から成る場合がある。
【0005】
最初に述べた技術を利用した場合、「ワイヤ」技術は、マイクロ電子デバイスパッケージを作る上で時間がかかる場合がある。加うるに、ワイヤは、脆弱である場合があり、かくして、曲がって容易に切れる場合さえある。これにより、マイクロ電子デバイスを作製する上で多大なコストおよび時間がかかる。第２の「壁」技術を用いる場合、壁は、導電性トレースまでずっと延びている。かくして、マイクロ電子デバイスが封入されているとき、例えば、カバーが形成されているとき、封入材料は、壁を通って流れることができない。これは、成形中に不釣り合いな圧力を生じさせる場合があり、このことは、最終的には、封入欠陥、例えばボイド、無充填部などを生じさせる場合がある。これによっても、マイクロ電子デバイスを作製するのに多大な費用および時間がかかる。
【0006】
さらに、ダイが基板上にワイヤーボンディングされる場合、それと同時にワイヤのフェンスを追加しても、このことが全体的製造プロセスに関して問題とはならない場合があり、というのは、このプロセスは、同一のワイヤボンドプロセスを含むからである。しかしながら、製造プロセス中に相互接続されるフリップチップを用いる場合、ワイヤをステッチングしてＥＭＩおよび／またはＲＦＩ保護を提供するためにワイヤードボンダへの切り換えは、問題を生じさせる場合がある。例えば、フリップチッププロセスのためにボンダが必要になると、余分のステップまたはツーリングが必要になる場合があり、というのは、もしそうでなければ、ワイヤボンドを伴わない場合があるからである。
【発明の概要】
【0007】
本発明の一観点によれば、マイクロ電子デバイスであって、マイクロ電子デバイスは、基板と、基板上に実装された第１のチップおよび基板上に実装された第２のチップと、第１のチップと第２のチップとの間に設けられた複数のピラーとを有し、複数のピラーのうちの個々のピラーの第１の端は、基板に隣接して位置し、複数のピラーのうちの個々のピラー相互間の間隔は、第１のチップと第２のチップとの間の（ｉ）電磁干渉（ＥＭＩ）または（ｉｉ）高周波干渉（ＲＦＩ）のうちの１つ以上を遮断するのに十分な距離以下であり、マイクロ電子デバイスは、少なくとも第１のチップ、第２のチップ、および複数のピラーを覆うカバーをさらに有し、複数のピラーのうちの個々のピラーの第２の端は、少なくともカバー内に設けられたトレンチに隣接して位置していることを特徴とするマイクロ電子デバイスが提供される。
【0008】
本発明の別の観点によれば、マイクロ電子デバイスであって、マイクロ電子デバイスは、第１の領域、第２の領域、および第１の領域と第２の領域との間に位置する第３の領域を備えた基板を有し、基板は、（ｉ）表面および（ｉｉ）接地平面を有し、マイクロ電子デバイスは、第１の領域の表面の上に位置する少なくとも１つの第１のマイクロ電子素子と、第２の領域の表面の上に位置する少なくとも１つの第２のマイクロ電子素子と、第３の領域の基板の表面のところで露出された状態で接地平面に結合された導電性素子と、第３の領域内に設けられていて（ｉ）導電性素子に結合された第１の端および（ｉｉ）第１の端と反対側に位置する第２の端を有する複数の導電性ポストと、基板の表面から延びて複数の導電性ポストのうちの幾つかの導電性ポスト相互間の空間を満たす導電性封入層とをさらに有し、幾つかの導電性ポストは、誘電封入層によって互いに離隔され、誘電封入層は、基板の第１の領域の上に位置する表面の上方の第１の高さのところに位置する第１の部分、基板の第２の領域の上に位置する表面の上方の第２の高さのところに位置する第２の部分、および基板の第３の領域の上に位置する表面の上方の第３の高さのところに位置する第３の部分を有し、第３の高さは、第１の高さおよび第２の高さよりも低く、複数の導電性ポストの第２の端は、少なくとも第３の部分に隣接して位置し、マイクロ電子デバイスはさらに、誘電封入層の少なくとも第３の部分内に位置する導電性材料を有することを特徴とするマイクロ電子デバイスが提供される。
【0009】
本発明の別の観点によれば、方法であって、本方法は、複数のピラーおよび（ｉ）導電性トレースまたは（ｉｉ）複数の導電性パッドのうちの一方を有する基板を用意するステップを含み、複数のピラーのうちの個々のピラーの第１の端は、（ｉ）導電性トレースまたは（ｉｉ）複数の導電性パッドのうちの対応の導電性パッドのうちの一方に結合され、本方法は、第１のチップを複数のピラーの第１の側部に隣接して基板に取り付けるステップと、第２のチップを複数のピラーの第２の側部に隣接して基板に取り付けるステップとをさらに含み、第２の側部は、第１の側部と反対側に位置し、本方法はさらに、エポキシ成形コンパウンドを、少なくとも、第１のチップ、第２のチップ、および複数のピラーを覆った状態で設けてカバーを提供するステップと、トレンチをカバーに形成するステップと、トレンチを導電性材料で満たすステップとを含み、複数のピラーのうちの各ピラーの第２の端は、少なくとも、カバーに形成されたトレンチに隣接して位置し、複数のピラー相互間の間隔は少なくとも、第１のチップと段２のチップとの間の（ｉ）電磁干渉（ＥＭＩ）または（ｉｉ）高周波干渉（ＲＦＩ）のうちの１つ以上を遮断するのに十分な距離に等しいことを特徴とする方法が提供される。
【0010】
詳細な説明は、添付の図に関して以下に提供される。図中、参照番号の最も左側の数字は、参照符号がまず最初に現れる図を特定している。同一の参照符号が互いに異なる図で用いられていることは、類似のまたは同一のアイテムを指示している。添付の図に示されたシステムは、縮尺通りには描かれておらず、図中のコンポーネント（部品）の縮尺は、互いに正確ではないように示されている場合がある。
【図面の簡単な説明】
【0011】
【図1A】種々の形態における一製造段階中におけるマイクロ電子デバイスの一例を概略的に示す図。
【図1B】種々の形態における別の製造段階中におけるマイクロ電子デバイスの一例を概略的に示す図。
【図1C】種々の形態における別の製造段階中におけるマイクロ電子デバイスの一例を概略的に示す図。
【図1D】種々の形態における別の製造段階中におけるマイクロ電子デバイスの一例を概略的に示す図。
【図1E】種々の形態における別の製造段階中におけるマイクロ電子デバイスの一例を概略的に示す図。
【図1F】種々の形態における別の製造段階中におけるマイクロ電子デバイスの一例を概略的に示す図。
【発明を実施するための形態】
【0012】
概観
【0013】
本開示は、マイクロ電子デバイスのパッケージ（またはパッケージ全体）の諸領域をＥＭＩおよび／またはＲＦＩから遮蔽する例示の技術に関し、これら領域は、マイクロ電子素子を含む。かかる技術は、マイクロ電子デバイスの基板内に露出された導電性トレースに結合されている導電性材料から成る複数のピラーを提供する。導電性ピラーは、第１のダイから第２のダイから隔てていてＥＭＩおよび／またはＲＦＩ遮蔽を２つのダイ相互間に提供する。
【0014】
種々の形態によれば、マイクロ電子デバイスは、基板を有するのがよい。基板は、基板の表面内に露出された導電性材料から成る導電性トレースの形態をした導電性素子を有するのがよく、導電性トレースは、接地平面と接触状態にある。諸形態では、基板は、基板の表面内に露出された導電性材料から成る一列のパッド（導電性トレースに代えて）の形態をした導電性素子を有するのがよく、列状に配列されたパッドは、接地平面と接触状態にある。諸形態では、接地平面に代えて１つ以上の接地バイアを用いてもよい。ピラーまたはポストは、導電性トレース（またはパッドの列）から列状に直線的に延びるのがよく、各ピラーの第１の端部は、基板に隣接して位置するとともに導電性トレースと接触状態にある。諸実施形態では、ピラーの第１の端部は、導電性トレース（または、列状のパッドのうちの諸パッド）と一体であるのがよい。ピラーは、導電性材料から成るのがよい。諸形態では、ピラーの導電性材料は、導電性トレース（または列状パッド）の導電性材料と同一である。他の形態では、ピラーの導電性材料と導電性トレース（または列状パッド）の導電性材料は、互いに異なる導電性材料である。それにより、ピラーは、導電性トレースによって接地される。
【0015】
１つ以上のマイクロ電子素子、例えばダイまたはチップは、ピラーの各側部上に配置されるのがよい。例えば、第１のダイは、列状に配列されたピラーの第１の側部上に配置されるのがよく、第２のダイは、列状ピラーの反対側の側部上に配置されるのがよい。ダイは、ワイヤボンディングプロセスにより基板に結合されてもよく、あるいは、基板にフリップチップ取り付けされてもよい。諸形態では、ピラーは、これらピラーがダイを包囲しまたは少なくとも実施的に包囲するよう配置されるのがよい。例えば、ピラーは、第１のダイ周りに配置されるのがよくかつピラーは、第２のダイ周りに配置されるのがよい。諸形態では、３つ以上のダイをマイクロ電子デバイス中に設けることができる。
【0016】
ダイが基板に取り付けられた後、封入ステップを実施してマイクロ電子デバイスのためのカバーを提供するのがよい。封入ステップは、第１および第２のダイを含む部品を封入しまたはかかる部品を基板上に成形するステップを含むのがよい。ピラー相互間の間隔に起因して、成形材料は、ピラー相互間にかつ基板上の部品周りに流れることができる。かくして、基板上のピラーを含む部品は、封入プロセス中に封入される。
【0017】
諸形態では、封入後、マイクロ電子デバイスのカバーにトレンチを設けるのがよく、例えば、ソー（saw）、レーザ、ウォータージェットなどを用いてトレンチをカバーに形成するのがよい。他の形態では、フィンを封入ステップ中に利用するのがよい。かかる形態では、封入ステップ後、フィンを除去するのがよくそれによりトレンチが形成される。
【0018】
トレンチを形成した後、トレンチに導電性材料を満たすのがよく、導電性材料の被膜（コーティング）または層を少なくとも、カバーの頂面、例えばカバーの外面に被着させるのがよい。諸形態では、導電性材料の被膜または層は、カバーの側部上で延びるのがよい。諸形態では、トレンチ内の導電性材料とカバーの頂部、場合によっては側部上の導電性被膜は、同種の材料である。他の形態では、トレンチ内の導電性材料とカバーの頂部、場合によっては側部上の導電性被膜は、互いに異なる導電性材料である。
【0019】
諸形態では、トレンチ内の導電性材料は、フレキシブル・イン・パッケージ・シールディング（flexible-in-package-shielding：ＦＩＰＳ）を提供するよう各ピラーの第２の端部まで延びるのがよく、例えば第２の端部は、導電性トレースに係合する各ピラーの第１の端部から見て反対側（遠く）に位置している。幾つかの諸形態では、トレンチ内の導電性材料、例えば導電性材料の底面は、ピラーの頂部、例えば第２の端部のうちの１つ以上に係合するのがよい。他の形態では、トレンチ内の導電性材料、例えば導電性材料の底面は、ピラーのうちの１つ以上の頂部に係合しなくてもよい。
【0020】
かくして、ピラーおよびトレンチ内の導電性材料は、列状ピラーの互いに反対側の側部上に配置されたダイ相互間にＥＭＩおよび／またはＲＦＩ保護作用をもたらす。諸形態では、ピラー相互間の間隔は、少なくとも、２つのダイ相互間、例えば、列状ピラーの一方の側部上に配置された第１のダイと列状ピラーの反対側の側部上に配置された第２のダイとの間の電磁干渉を遮断するのに十分な距離に等しい。諸形態では、ピラーの間隔は、第１のダイと第２のダイとの間の電磁干渉を遮断するのに十分な距離よりも小さく、すなわち、ピラーの間隔は、ピラーが第１のダイと第２のダイとの間の電磁干渉を遮断することができるようにする最大距離未満である。諸形態では、ピラー相互間の距離は、５マイクロメートルから５０マイクロメートルまでの範囲内にあるのがよい。加うるに、諸形態では、第１のダイと第２のダイとの間の間隔は、１００ミクロンから２０００ミクロンまでの範囲にある。また、諸形態では、ピラー列は、導電性トレースと一体であり、例えばその一部である。他の形態では、ピラーは、導電性トレース上に、例えばこれに形成され、例えばこれに結合される。
【0021】
諸形態では、導電性トレースおよび列状ピラーは、基板形成プロセス中に形成されるのがよい。かくして、基板は、あらかじめ形成された導電性トレースおよびあらかじめ形成されたピラーを備えた状態で基板製造業者によって提供できる。ダイ結合（および他の部品配置）プロセスおよび封入プロセスは、かくして、かかる提供された基板上で実施されるのがよい。
【0022】
マイクロ電子デバイスを製造する際に本明細書において提供される技術を利用すると、トレンチを形成する際の加工時間が短縮され、というのは、トレンチは、先行技術のマイクロ電子デバイスのカバー中に同じほど深くは延びていないからである。この結果、費用面における節約が得られる。加うるに、諸形態では、トレンチは、別個の導電性フィラーで満たされない場合がある。それに代えて、トレンチ上の導電ペイントを利用することができる。加うるに、本明細書において提供される技術は、パッケージカバーの頂部まで、互いに間隔を置いて配置されるワイヤよりも良好な遮蔽保護をもたらす。
【0023】
加うるに、トレンチは、基板までずっと延びてはおらず、それにより、基板が露出することはない。これにより、マイクロ電子デバイスの信頼性の向上が得られるとともに水分入り込み度を小さくすることができる。さらに、トレンチは、基板までずっと延びてはいないので、マイクロ電子デバイスの高い機械的ロバストネスを実現することができ、その結果、一般的に曲げにより引き起こされる包装材／薄い基板の亀裂発生を少なくすることができる。
【0024】
また諸形態では、ピラーは、確立された回路板バッチプロセスを用いて形成でき、その結果、時間の節約ならびに費用の節約が得られる。さらに、本明細書において説明する技術を利用すると、ワイヤステッチングが不要になり、しかもピラーは、ワイヤよりも物理的に安定性が高く、その結果、高い組み立て歩留まりおよび追加の費用面における節約が得られる。
【0025】
加うるに、本明細書において説明する技術は、フレキシブル・イン・パッケージ・シールディング（ＦＩＰＳ）のための融通性のあるトレンチ作製形状および配置場所を提供する。例えば、ピラーおよびトレンチは、必ずしも、直線である必要はなく、むしろ、ＥＭＩおよびＲＦＩ遮蔽をマイクロ電子素子相互間に提供するための形状および／または配置場所が必要であるに過ぎない。かくして、ＥＭＩおよび／またはＲＦＩに対する内部ダイ／パッシブ・トゥー・ダイ／パッシブ（die/passive-to-die/passive）遮蔽ならびに他の部品からの外部遮蔽の仕方は、マイクロ電子デバイスにとって融通性がある。したがって、マイクロ電子デバイスのパッケージデザインおよびレイアウトは、ピラーおよびトレンチの配置状態を定めることができる。加うるに、封入カバーの作製中にフィンプロセスを利用することによって、余剰のトレンチ作製、例えばトレンチを作製するための封入材の切断を制限することができ、それにより時間および／または材料が節約される。
【0026】
図１Ａは、マイクロ電子デバイス１００のための基板１０２を概略的に示している。基板１０２は、基板１０２の表面内に露出された導電性材料から成る導電性トレース１０４を有するのがよく、導電性トレース１０４は、基板１０２の接地平面（図示せず）と接触状態にある。諸形態では、導電性トレース１０４に代えて、基板１０２の表面内に露出された導電性材料から成る導電性パッド（図示せず）の列を用いてもよく、この場合、導電性パッド列は、基板１０２の接地平面（図示せず）と接触状態にある。ピラーまたはポスト１０６が列をなして直線的に導電性トレース１０４から延びるのがよい。ピラー１０６は、導電性材料から成るのがよい。一例として、導電性トレース１０４およびピラー１０６の導電性材料は、銅およびその合金を含むのがよい。諸形態では、ピラー１０６の導電性材料は、導電性トレース１０４の導電性材料と同種である。しかしながら、他の形態では、ピラー１０６と導電性トレース１０４は、互いに異なる導電性材料から成っていてもよい。かくして、ピラー１０６は、接地平面を介して導電性トレース１０４によって接地される。諸形態では、導電性トレース１０４および列状ピラー１０６は、基板形成プロセス中に形成されるのがよい。かくして、基板１０２は、あらかじめ形成された導電性トレース１０４およびあらかじめ形成されたピラー１０６を備えた状態で基板製造業者によって提供できる。
【0027】
図１Ｂは、ピラー１０６の互いに反対側の側部上に配置された２つのダイ１０８ａ，１０８ｂ、例えばマイクロ電子素子またはチップを備えた基板１０２を概略的に示している。ダイまたはチップ１０８ａ，１０８ｂは、能動型部品であってもよく受動型部品であってもよい。例えば、第１のダイ１０８ａは、列状ピラー１０６の第１の側部上に配置されるのがよく、第２のダイ１０８ｂは、列状ピラー１０６の反対側の側部上に配置されるのがよい。ダイ１０８ａ，１０８ｂは、ワイヤボンディングプロセスにより基板１０２に結合されてもよく、あるいは、基板１０２にフリップチップ取り付けされてもよい。諸形態では、ピラー１０６は、ピラーが一方または両方のダイ１０８ａ，１０８ｂを包囲しまたは少なくとも実質的に包囲するよう配置されるのがよく、例えば、ピラー１０６は、フェンスに類似して配置されるのがよい。例えば、ピラー１０６は、第１のダイ１０８ａ周りに配置されるのがよく、しかもピラー１０６は、第２のダイ１０８ｂの周りに配置されるのがよい。諸形態では、３つ以上のダイ１０８をマイクロ電子デバイス１００中に設けることができる。
【0028】
図１Ｃを参照すると、ダイ１０８ａ，１０８ｂが基板１０２に取り付けられた後、封入ステップを実施してマイクロ電子デバイス１００のための誘電封入層１１０の形態をしたカバーを提供するのがよい。封入ステップは、基板１０２上の第１および第２のダイ１０８ａ，１０８ｂを含む部品を誘電封入材料、例えばエポキシ成形コンパウンド（ＥＭＣ）で封入しまたは成形するステップを含むのがよい。かくして、基板１０２上のピラー１０６を含む部品は、封入プロセス中に誘電封入層内に封入される。
【0029】
図１Ｄを参照すると、諸形態では、封入後、マイクロ電子デバイスのカバーにトレンチを設けるのがよく、例えば、ソー、レーザ、ウォータージェットなどを用いてトレンチ１１２をカバーに形成するのがよい。他の形態では、フィン１１４を封入ステップ中に利用するのがよい。かかる形態では、封入ステップ後、フィン１１４を除去するのがよくそれによりトレンチ１１２が形成される。フィン１１４が用いられる場合、ピラー１０６相互間の間隔に起因して、成形材料は、ピラー１０６相互間および基板１０２上の部品周りの流れ具合を向上させることができる。
【0030】
図１Ｅを参照すると、トレンチ１１２を形成した後、トレンチ１１２に導電性材料１１６を満たすのがよい。導電性材料１１６の被膜１１８を少なくとも、カバー１１０の頂面に被着させるのがよい。幾つかの形態では、トレンチ１１２への導電性材料１１６の充填および／またはカバー１１０の被膜を導電ペイントで達成することができる。諸形態では、導電性材料１１６をトレンチ１１２内にかつ／あるいは異なる成膜技術を用いて被膜１１８として設けることができる。諸形態では、導電性材料１１６の被膜１１８は、カバー１１０の側部１２０上に延びるのがよい。諸形態では、トレンチ１１２内の導電性材料１１６および／またはカバー１１０の頂部の、場合によっては側部１２０上の導電性被膜１１８は、同種の材料である。他諸形態では、トレンチ１１２内の導電性材料１１６および／またはカバー１１０の頂部の、場合によっては側部１２０上の導電性被膜１１８は、互いに異なる導電性材料である。
【0031】
図１Ｆを参照すると、諸形態では、トレンチ１１２内の導電性材料１１６は、フレキシブル・イン・パッケージ・シールディング（ＦＩＰＳ）を提供するようピラー１０６まで延びるのがよい。幾つかの諸形態では、トレンチ１１２内の導電性材料１１６は、ピラー１０６に係合しないのがよい。他の形態では、トレンチ１１２を満たす導電性材料１１６は、ピラー１０６の頂部１２２に係合するのがよい。かくして、誘電封入層１１０は、第１のダイ１０８ａ（図１Ｆには示さず）を含む基板１０２の第１の領域の上に位置する表面の上方の第１の高さＨ１のところに位置する第１の部分１２４、基板１０２の第２の領域の上に位置する表面の上方の第２の高さＨ２のところに位置する、第２のダイ１０８ｂ（図１部には示さず）を含む第２の部分１２６、および基板１０２の第３の領域の上に位置する表面の上方の第３の高さＨ３のところに位置する、ピラー１０６を含む第３の部分、例えば導電性材料１１６で満たされたトレンチ１１２を有する。図１Ｆで分かるように、第３の高さＨ３は、第１の高さＨ１および第２の高さＨ２よりも低い。
【0032】
かくして、ピラー１０６、トレンチ１１２内の導電性材料１１６、および／またはカバー１１０の少なくとも頂面上の導電性材料１１６の被膜１１８は、ファラデー箱をもたらす相互結合組み合わせを形成し、ファラデー箱は、列状ピラー１０６の互いに反対側の側部上に配置されたダイ１０８ａ，１０８ｂ相互間にＥＭＩおよび／またはＲＦＩ保護作用をもたらす。導電性材料１１６の被膜１１８もまた、マイクロ電子デバイス１００のための外部遮蔽作用をもたらすことができる。
【0033】
諸形態では、ピラー１０６相互間の間隔は、少なくとも、２つのダイ相互間、例えばピラー列の一方の側部上に配置された第１のダイ１０８ａとピラー列の反対側の側部上に配置された第２のダイ１０８ｂとの間の電磁干渉を遮断するのに十分な距離に等しい。諸形態では、ピラー１０６の間隔は、第１のダイ１０８ａと第２のダイ１０８ｂとの間の電磁干渉を遮断するのに十分な距離よりも小さい。諸形態では、ピラー１０６相互間の距離は、５マイクロメートルから５０マイクロメートルまでの範囲内にあるのがよい。加うるに、諸形態では、第１のダイ１０８ａと第２のダイ１０８ｂとの間の間隔は、１００ミクロンから２０００ミクロンまでの範囲にある。また、諸形態では、ピラー１０６の列は、導電性トレース１０４と一体であり、例えばその一部である。他の形態では、ピラー１０６は、導電性トレース１０４上に、例えばこれに形成され、例えばこれに結合される。
【0034】
かくして、上述したように、マイクロ電子デバイス、例えばマイクロ電子デバイス１００を製造する際に本明細書において提供される技術を利用すると、トレンチ１１２を形成する際の加工時間が短縮され、というのは、トレンチ１１２は、先行技術のマイクロ電子デバイスのカバー１１０中に同じほど深くは延びていないからである。この結果、費用面における節約が得られる。加うるに、諸形態では、トレンチ１１２は、別個の導電性フィラーで満たされない場合がある。それに代えて、トレンチ１１２上の導電ペイントが、導電性材料１１６を導電ペイント付きのカバー１１０の頂面、場合によってはカバー１１０の側部１２０上に設ける際に利用されるのがよい。
【0035】
加うるに、トレンチ１１２は、基板１０２までずっと延びてはおらず、それにより、基板１０２が露出することはない。これにより、マイクロ電子デバイス１００の信頼性の向上が得られるとともに水分入り込み度を小さくすることができる。さらに、トレンチ１１２は、基板１０２までずっと延びてはいないので、マイクロ電子デバイス１００の向上した機械的ロバストネスを実現することができ、その結果、一般的に曲げにより引き起こされる包装材／薄い基板の亀裂発生を少なくすることができる。
【0036】
また諸形態では、ピラー１０６は、確立された回路板バッチプロセスを用いて形成でき、その結果、時間の節約ならびに費用の節約が得られる。さらに、本明細書において説明する技術を利用すると、ワイヤステッチングが不要になり、しかもピラー１０６は、ワイヤよりも物理的に安定性が高く、その結果、高い組み立て歩留まりおよび追加の費用面における節約が得られる。加うるに、本明細書において提供される技術は、カバー１１０の頂部まで、ステッチングされたワイヤよりも良好な遮蔽保護を提供する。
【0037】
加うるに、本明細書において説明する技術は、フレキシブル・イン・パッケージ・シールディング（ＦＩＰＳ）のための融通性のあるトレンチ作製形状および配置場所を提供する。例えば、ピラー１０６およびトレンチ１１２は、必ずしも、直線である必要はなく、むしろ、ＥＭＩおよびＲＦＩ遮蔽をマイクロ電子素子相互間に提供するための形状および／または配置場所が必要であるに過ぎない。かくして、ＥＭＩおよび／またはＲＦＩに対する内部ダイ／パッシブ・トゥー・ダイ／パッシブ遮蔽ならびに他の部品からの外部遮蔽の仕方は、マイクロ電子デバイスにとって融通性がある。したがって、マイクロ電子デバイスのパッケージデザインおよびレイアウトは、ピラー１０６およびトレンチ１１２の配置状態を定めることができる。加うるに、封入カバー１１０の作製中にフィンプロセスを利用することによって、余剰のトレンチ作製、例えばトレンチ１１２を作製するための封入材の切断を制限することができ、それにより時間および／または材料が節約される。
【0038】
図２は、マイクロ電子デバイス、例えばマイクロ電子デバイス１００を製造する例示の方法２００の流れ図である。流れ図では、方法２００の操作が個々のブロックとして示されている。
【0039】
ブロック２０２では、複数のピラーおよび（ｉ）導電性トレースまたは（ｉｉ）複数の導電性パッドのうちの一方を有する基板を用意するステップを含み、複数のピラーのうちの個々のピラーの第１の端は、（ｉ）導電性トレースまたは（ｉｉ）複数の導電性パッドのうちの対応の導電性パッドのうちの一方に結合される。例えば、基板は、導電性トレース１０４およびピラー１０６を有する基板１０２とほぼ同じであるのがよい。
【0040】
ブロック２０４では、第１のチップをピラーの第１の側部に隣接して基板に取り付ける。例えば、第１のダイ１０８ａをピラー１０６の第１の側部に隣接して基板１０２に取り付けるのがよい。
【0041】
ブロック２０６では、第２のチップを複数のピラーの第２の側部に隣接して基板に取り付けるステップを含み、第２の側部は、第１の側部と反対側に位置する。例えば、第２のダイ１０８ｂをピラー１０６の第２の側部で基板１０２に取り付けるのがよい。
【0042】
ブロック２０８では、エポキシ成形コンパウンドを、少なくとも、第１のチップ、第２のチップ、および複数のピラーを覆った状態で設けてカバーを提供する。例えば、封入ステップは、カバー１１０を提供するよう実施されるのがよい。
【0043】
ブロック２１０では、トレンチをカバーに形成し、複数のピラーのうちの各ピラーの第２の端部は、少なくとも、カバーに形成されたトレンチに隣接して位置し、複数のピラー相互間の間隔は、少なくとも、第１のチップと第２のチップとの間の（ｉ）電磁干渉（ＥＭＩ）または（ｉｉ）高周波干渉（ＲＦＩ）のうちの１つ以上を遮断するのに十分な距離に等しい。例えば、トレンチ１１２をカバー１１０に形成するのがよい。諸形態では、トレンチ１１２は、ブロック２０８の実施中、フィン１１４を用いてカバー１１０に形成されるのがよく、かくして、ステップ２１０は、かかる形態では実施されないのがよい。
【0044】
ブロック２１２では、トレンチに導電性材料を満たすのがよい。例えば、トレンチ１１２は、ピラー１０６、トレンチ１１２内の導電性材料１１６、および／またはカバー１１０の少なくとも頂面上の導電性材料１１６の被膜１１８がファラデー箱をもたらす相互結合組み合わせを形成するよう導電性材料１１６で満たされるのがよく、ファラデー箱は、列状ピラー１０６の互いに反対側の側部上に配置されたダイ１０８ａ，１０８ｂ相互間にＥＭＩおよび／またはＲＦＩ保護作用をもたらす。
【0045】
本発明を特定の実施例および諸形態に関して説明したが、理解されるべきこととして、本発明の範囲は、これら特定の実施例および形態には限定されない。特定の作動上の要件および環境に合うよう変えられる他の改造および変更が当業者には明らかであるので、本発明は、開示目的で選択された実施例および形態に限定されるものと解されてはならず、本発明は、本発明の真の精神および範囲からの逸脱とはならない全ての変更および改造を含む。
【0046】
本願は、特定の構造的特徴および／または方法論的行為を含む諸形態および諸実施形態を説明しているが、理解されるべきこととして、特許請求の範囲は、必ずしも、説明した特定の特徴または行為には限定されない。むしろ、特定の特徴および行為は、本願の特許請求の範囲に記載された本発明の範囲に含まれる幾つかの形態および実施形態の例示であるに過ぎない。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図2】
【国際調査報告】