特表 2023-550828 半導体デバイスおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-05

(54)【発明の名称】半導体デバイスおよびその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20231128BHJP

   H01L 29/06 20060101ALI20231128BHJP

【ＦＩ】

H01L29/80 H

H01L29/06 301F

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023532286

(86)(22)【出願日】2020-11-27

(85)【翻訳文提出日】2023-06-26

(86)【国際出願番号】 CN2020132301

(87)【国際公開番号】W WO2022110030

(87)【国際公開日】2022-06-02

(81)【指定国・地域】

(71)【出願人】

【識別番号】503433420

【氏名又は名称】華為技術有限公司

【氏名又は名称原語表記】ＨＵＡＷＥＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｈｕａｗｅｉ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｂｕｉｌｄｉｎｇ， Ｂａｎｔｉａｎ， Ｌｏｎｇｇａｎｇ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ， Ｇｕａｎｇｄｏｎｇ ５１８１２９， Ｐ．Ｒ． Ｃｈｉｎａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】タン，ツェン

(72)【発明者】

【氏名】ルァオ，ジン

(72)【発明者】

【氏名】リィウ，タオ

(72)【発明者】

【氏名】リ，ハイジュン

(72)【発明者】

【氏名】ルゥ，ウエイ

(72)【発明者】

【氏名】レ，リンツォン

(72)【発明者】

【氏名】マ，ジュンツァイ

(72)【発明者】

【氏名】ジャン，ジリ

【テーマコード（参考）】

5F102

【Ｆターム（参考）】

5F102GJ02

5F102GJ03

5F102GJ04

5F102GJ10

5F102GK04

5F102GL04

5F102GM04

5F102GS04

5F102GT02

5F102GT03

5F102GV06

5F102GV07

5F102GV08

5F102HC01

5F102HC16

(57)【要約】

本出願の実施形態は、半導体デバイスおよびその製造方法を開示する。半導体デバイスは、基板と、ゲートと、第２の誘電体層と、フィールドプレートとを含み得る。基板は第１の誘電体層を有し、第１の領域における第１の誘電体層の厚さは、第１の領域の外側の第２の領域における第１の誘電体層の厚さよりも大きい。ゲートは、基板上に位置し、第１の領域に位置し、ゲートは、基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、第１のゲート構造は、基板の表面に垂直な方向に第１の誘電体層を貫通し、第２のゲート構造は、第１の誘電体層の、基板から離れた側に形成され、第１の誘電体層の一部を覆う。第２の誘電体層は、ゲートおよび第１の誘電体層を覆う。フィールドプレートは、第２の誘電体層上に位置し、第１の領域と第２の領域の両方に配置される。このようにして、第２のゲート構造とドレインとの間の容量が低減され、フィールドプレートとチャネルとの間の容量が増加するので、デバイスの寄生容量が低減され、高周波数におけるデバイスの利得特性が向上する。

【特許請求の範囲】

【請求項1】

半導体デバイスであって、
基板であって、前記基板は第１の誘電体層を有し、第１の領域における前記第１の誘電体層の厚さは、前記第１の領域の外側の第２の領域における前記第１の誘電体層の厚さよりも大きい、基板と、
ゲートであって、前記ゲートは、前記基板上に位置し、前記第１の領域に位置し、前記ゲートは、前記基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、前記第１のゲート構造は、前記基板の前記表面に垂直な方向に前記第１の誘電体層を貫通し、前記第２のゲート構造は、前記第１の誘電体層の、前記基板から離れた側に形成され、前記第１の誘電体層の一部を覆う、ゲートと、
前記ゲートおよび前記第１の誘電体層を覆う第２の誘電体層と、
前記第２の誘電体層上に位置するフィールドプレートであって、前記フィールドプレートは、前記第１の領域および前記第２の領域の両方に配置される、フィールドプレートと
を備える半導体デバイス。

【請求項2】

前記基板に位置するソースおよびドレインをさらに備え、前記ゲートは、前記ソースと前記ドレインとの間に位置し、前記フィールドプレートは、前記基板の前記表面に垂直な方向において、前記ゲートの、前記ドレインに面する部分に面し、前記ドレインまで延在し、前記フィールドプレートの、前記第２の領域に位置する部分は、前記ソースに電気的に接続される、請求項１に記載の半導体デバイス。

【請求項3】

前記第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含み、
前記第１のサブフィルム層が前記基板を覆い、前記第２のサブフィルム層が前記第１のサブフィルム層上の前記第１の領域に位置するか、または前記第１のサブフィルム層が、前記基板上に位置し、前記第１の領域に位置し、前記第２のサブフィルム層が、前記第１のサブフィルム層と、前記第２の領域内にあり、前記第１のサブフィルム層の外側にある前記基板とを覆う、
請求項１または２に記載の半導体デバイス。

【請求項4】

前記第１のサブフィルム層および前記第２のサブフィルム層のうちの少なくとも一方の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである、請求項３に記載の半導体デバイス。

【請求項5】

前記基板は、ベースとエピタキシャル層とを含み、前記エピタキシャル層は、前記ゲートに面して配置され、前記ベースの材料は、窒化ガリウム、窒化アルミニウム、シリコン、炭化ケイ素、およびサファイアのうちの１つまたは複数であり、前記エピタキシャル層は、窒化ガリウム、窒化アルミニウムガリウム、窒化インジウムアルミニウム、窒化アルミニウム、および窒化スカンジウムアルミニウムのうちの１つまたは複数を含む、請求項１から４のいずれか一項に記載の半導体デバイス。

【請求項6】

前記ゲートおよび／または前記フィールドプレートの材料は、ニッケル、チタン、アルミニウム、パラジウム、白金、金、窒化チタン、窒化タンタル、および銅のうちの少なくとも１つである、請求項１から５のいずれか一項に記載の半導体デバイス。

【請求項7】

前記第２の誘電体層の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである、請求項１から６のいずれか一項に記載の半導体デバイス。

【請求項8】

半導体デバイスの製造方法であって、
基板を提供するステップと、
前記基板上に第１の誘電体層およびゲートを形成するステップであって、前記ゲートは、前記基板上に位置し、第１の領域に位置し、前記第１の領域における前記第１の誘電体層の厚さは、前記第１の領域の外側の第２の領域における前記第１の誘電体層の厚さよりも大きく、前記ゲートは、前記基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、前記第１のゲート構造は、前記基板の前記表面に垂直な方向に前記第１の誘電体層を貫通し、前記第２のゲート構造は、前記第１の誘電体層の、前記基板から離れた側に形成され、前記第１の誘電体層の一部を覆う、ステップと、
前記ゲートおよび前記第１の誘電体層を覆う第２の誘電体層を形成するステップと、
前記第２の誘電体層上にフィールドプレートを形成するステップであって、前記フィールドプレートは、前記第１の領域および前記第２の領域の両方に配置される、ステップと
を含む方法。

【請求項9】

前記基板にソースおよびドレインがさらに形成され、前記ゲートは、前記ソースと前記ドレインとの間に位置し、前記フィールドプレートは、前記基板の前記表面に垂直な方向において、前記ゲートの、前記ドレインに面する部分に面し、前記ドレインまで延在し、前記フィールドプレートの、前記第２の領域に位置する部分は、前記ソースに電気的に接続される、請求項８に記載の方法。

【請求項10】

前記第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含み、前記基板上に第１の誘電体層およびゲートを形成する前記ステップは、
前記基板上に前記第１のサブフィルム層および第２のサブ材料層を順次形成するステップと、
前記第１の領域内の前記第２のサブ材料層および前記第１のサブフィルム層をエッチングして、第１のビアを得るステップと、
前記第１のビアの内側に位置する前記第１のゲート構造と、前記第１のゲート構造に接続され、前記第１の誘電体層の前記一部を覆う前記第２のゲート構造とを形成するステップと、
前記第２のゲート構造をマスクとして使用することによって、前記第２のゲート構造の外側の前記第２のサブ材料層をエッチングして除去するステップであって、前記第１の領域に位置する前記第２のサブ材料層が、前記第２のサブフィルム層として使用される、ステップと
を含む、請求項８または９に記載の方法。

【請求項11】

前記基板上に第１の誘電体層およびゲートを形成する前記ステップは、
前記基板上に第１の誘電体層を形成するステップと、
前記第１の領域内の前記第１の誘電体層をエッチングして、第２のビアを得るステップと、
前記第２のビアの内側に位置する前記第１のゲート構造と、前記第１のゲート構造に接続され、前記第１の誘電体層の前記一部を覆う前記第２のゲート構造とを形成するステップと、
前記第１の領域の外側の前記第２の領域内の前記第１の誘電体層を薄化して、前記第１の誘電体層を形成するステップと
を含む、請求項８または９に記載の方法。

【請求項12】

前記第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含み、前記基板上に第１の誘電体層およびゲートを形成する前記ステップは、
前記基板上に第１のサブ材料層を形成するステップと、
前記第１の領域の外側の前記第２の領域内の前記第１のサブ材料層を除去し、前記第１の領域に位置する前記第１のサブ材料層を前記第１のサブフィルム層として使用するステップと、
前記第１のサブフィルム層および前記基板を覆う前記第２のサブフィルム層を形成するステップと、
前記第１の領域内の前記第２のサブフィルム層および前記第１のサブフィルム層をエッチングして、第３のビアを得るステップと、
前記第３のビアの内側に位置する前記第１のゲート構造と、前記第１のゲート構造に接続され、前記第１の誘電体層の前記一部を覆う前記第２のゲート構造とを形成するステップと
を含む、請求項８または９に記載の方法。

【請求項13】

前記第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含み、前記基板上に第１の誘電体層およびゲートを形成する前記ステップは、
二層フォトレジストパターニングプロセスを使用することによって、前記基板上の前記第１の領域に前記第１のサブフィルム層を形成するステップと、
前記第１のサブフィルム層および前記基板を覆う前記第２のサブフィルム層を形成するステップと、
前記第１の領域内の前記第２のサブフィルム層および前記第１のサブフィルム層をエッチングして、第３のビアを得るステップと、
前記第３のビアの内側に位置する前記第１のゲート構造と、前記第１のゲート構造に接続され、前記第１の誘電体層の前記一部を覆う前記第２のゲート構造とを形成するステップと
を含む、請求項８または９に記載の方法。

【請求項14】

前記第１のサブフィルム層および／または前記第２のサブフィルム層の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである、請求項１０から１３のいずれか一項に記載の方法。

【請求項15】

前記基板は、ベースとエピタキシャル層とを含み、前記ベースの材料は、窒化ガリウム、窒化アルミニウム、シリコン、炭化ケイ素、およびサファイアのうちの１つまたは複数であり、前記エピタキシャル層は、窒化ガリウム、窒化アルミニウムガリウム、窒化インジウムアルミニウム、窒化アルミニウム、および窒化スカンジウムアルミニウムのうちの１つまたは複数を含む、請求項８から１４のいずれか一項に記載の方法。

【請求項16】

前記ゲートおよび／または前記フィールドプレートの材料は、ニッケル、チタン、アルミニウム、パラジウム、白金、金、窒化チタン、窒化タンタル、および銅のうちの少なくとも１つである、請求項８から１５のいずれか一項に記載の方法。

【請求項17】

前記第２の誘電体層の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである、請求項８から１６のいずれか一項に記載の方法。

【請求項18】

回路基板と、前記回路基板に接続された請求項１から７のいずれか一項に記載の半導体デバイスとを備える電子デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、半導体製造技術の分野に関し、特に、半導体デバイスおよびその製造方法に関する。

【背景技術】

【0002】

いくつかの用途では、無線周波数デバイスは、高周波数において良好な利得特性を有することが必要とされる。例えば、窒化ガリウム（gallium nitride、GaN）および炭化ケイ素（silicon carbide、SiC）に代表される第３世代の化合物半導体材料は、優れた材料特性のために広く注目されており、窒化ガリウム系デバイスは、高い移動度、強い破壊耐性、および優れた放熱などの利点から、無線周波数デバイスの分野で広く使用されている。しかしながら、窒化ガリウム系無線周波数デバイスは、高周波数利得特性に対して高い指数要件を有する。

【0003】

高周波数における無線周波数デバイスの利得特性は、主に、無線周波数デバイスの寄生キャパシタが、高周波数動作状態において信号に基づいて効率的かつ高速な充電および放電動作を行うことができるかどうかに依存する。したがって、無線周波数デバイスの別の設計構造を変更することなく、寄生キャパシタの容量値を低減することによって、高周波数における無線周波数デバイスの利得特性が効果的に向上し得る。現在、無線周波数デバイスの寄生容量は、誘電体層の厚さまたは誘電率を変更することによって調整され得る。しかしながら、この調整方式では、静電破壊などの別の悪影響が生じやすい。

【発明の概要】

【0004】

これを考慮して、本出願の実施形態は、半導体デバイスおよびその製造方法を提供する。半導体デバイスの構造を調整することで、無線周波数デバイスの寄生容量を低減し、高周波数における無線周波数デバイスの利得特性を向上させることができる。

【0005】

第１の態様によれば、本出願の一実施形態は、基板と、ゲートと、第２の誘電体層と、フィールドプレートとを含む半導体デバイスを提供する。基板は第１の誘電体層を有し、第１の領域における第１の誘電体層の厚さは、第１の領域の外側の第２の領域における第１の誘電体層の厚さよりも大きい。ゲートは、基板上に位置し、第１の領域に位置し、ゲートは、基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、第１のゲート構造は、基板の表面に垂直な方向に第１の誘電体層を貫通し、第２のゲート構造は、第１の誘電体層の、基板から離れた側に形成され、第１の誘電体層の一部を覆う。第２の誘電体層は、ゲートおよび第１の誘電体層を覆う。フィールドプレートは、第２の誘電体層上に位置し、第１の領域と第２の領域の両方に配置される。このようにして、等しい厚さの第１の誘電体層を有する半導体デバイスにおける容量と比較して、この半導体デバイスでは、第１の領域における第１の誘電体層の厚さが大きいために第２のゲート構造とドレインとの間の容量が低減され、第２の領域における第１の誘電体層の厚さが小さいためにフィールドプレートとチャネルとの間の容量が増加するので、半導体デバイスの寄生容量が低減され、高周波数における半導体デバイスの利得特性が向上する。加えて、この設計により、デバイス内部の電界応力（electric field stress）がさらに再調整され得る。第１の領域における第１の誘電体層の厚さが大きいので、第２のゲート構造における電界ピークが弱まり、デバイスの全体的なロバスト性が向上する。

【0006】

いくつかの可能な実装形態では、半導体デバイスは、基板に位置するソースおよびドレインをさらに含み、ゲートは、ソースとドレインとの間に位置し、フィールドプレートは、基板の表面に垂直な方向において、ゲートの、ドレインに面する部分に面し、ドレインまで延在し、フィールドプレートの、第２の領域に位置する部分は、ソースに電気的に接続される。

【0007】

本出願のこの実施形態では、半導体デバイスは、ソースおよびドレインをさらに含み得る。フィールドプレートは、ソースに接続され、ドレインまで延在して、ソースとドレインとの間の電界および容量分布を変調し、それによって、高周波数利得の特定のインジケータを実装し得る。

【0008】

いくつかの可能な実装形態では、第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含む。

【0009】

第１のサブフィルム層が基板を覆い、第２のサブフィルム層が第１のサブフィルム層上の第１の領域に位置するか、または第１のサブフィルム層が、基板上に位置し、第１の領域に位置し、第２のサブフィルム層が、第１のサブフィルム層と、第２の領域内にあり、第１のサブフィルム層の外側にある基板とを覆う。

【0010】

本出願のこの実施形態では、第１の誘電体層は多層構造を含み得、多層構造は第１の領域が厚く、したがって、第１の領域における第１の誘電体層の厚さは、第２の領域における第１の誘電体層の厚さよりも大きい。このようにして、半導体デバイスの寄生容量が低減され、高周波数における半導体デバイスの利得特性が向上する。

【0011】

いくつかの可能な実装形態では、第１のサブフィルム層および第２のサブフィルム層のうちの少なくとも一方の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである。

【0012】

本出願のこの実施形態では、第１の誘電体層の誘電率をより良好に制御するために、第１のサブフィルム層および第２のサブフィルム層の材料が設定され得る。

【0013】

いくつかの可能な実装形態では、基板は、ベースとエピタキシャル層とを含み、エピタキシャル層は、ゲートに面して配置され、ベースの材料は、窒化ガリウム、窒化アルミニウム、シリコン、炭化ケイ素、およびサファイアのうちの１つまたは複数であり、エピタキシャル層は、窒化ガリウム、窒化アルミニウムガリウム、窒化インジウムアルミニウム、窒化アルミニウム、および窒化スカンジウムアルミニウムのうちの１つまたは複数を含む。

【0014】

本出願のこの実施形態では、基板は、ベースおよびエピタキシャル層を含み得、エピタキシャル層を機能層として使用して、半導体デバイスがパーソナライズされた機能を有するようにし得る。

【0015】

いくつかの可能な実装形態では、ゲートおよび／またはフィールドプレートの材料は、ニッケル、チタン、アルミニウム、パラジウム、白金、金、窒化チタン、窒化タンタル、および銅のうちの少なくとも１つである。

【0016】

本出願のこの実施形態では、ゲートおよびフィールドプレートのより良好な導電性を実現するために、ゲートおよびフィールドプレートの材料が設定され得る。

【0017】

いくつかの可能な実装形態では、第２の誘電体層の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである。

【0018】

本出願のこの実施形態では、第２の誘電体層のより良好な絶縁を実現するために、第２の誘電体層の材料が設定され得る。

【0019】

第２の態様によれば、本出願の一実施形態は、以下を含む半導体デバイスの製造方法を提供する：
基板を提供するステップ；
基板上に第１の誘電体層およびゲートを形成するステップであって、ゲートは、基板上に位置し、第１の領域に位置し、第１の領域における第１の誘電体層の厚さは、第１の領域の外側の第２の領域における第１の誘電体層の厚さよりも大きく、ゲートは、基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、第１のゲート構造は、基板の表面に垂直な方向に第１の誘電体層を貫通し、第２のゲート構造は、第１の誘電体層の、基板から離れた側に形成され、第１の誘電体層の一部を覆う、ステップ；
ゲートおよび第１の誘電体層を覆う第２の誘電体層を形成するステップ；および
第２の誘電体層上にフィールドプレートを形成するステップであって、フィールドプレートは、第１の領域および第２の領域の両方に配置される、ステップ。

【0020】

いくつかの可能な実装形態では、基板にソースおよびドレインがさらに形成され、ゲートは、ソースとドレインとの間に位置し、フィールドプレートは、基板の表面に垂直な方向において、ゲートの、ドレインに面する部分に面し、ドレインまで延在し、フィールドプレートの、第２の領域に位置する部分は、ソースに電気的に接続される。

【0021】

いくつかの可能な実装形態では、第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含み、基板上に第１の誘電体層およびゲートを形成するステップは、以下を含む：
基板上に第１のサブフィルム層および第２のサブ材料層を順次形成するステップ；
第１の領域内の第２のサブ材料層および第１のサブフィルム層をエッチングして、第１のビアを得るステップ；
第１のビアの内側に位置する第１のゲート構造と、第１のゲート構造に接続され、第１の誘電体層の一部を覆う第２のゲート構造とを形成するステップ；および
第２のゲート構造をマスクとして使用することによって、第２のゲート構造の外側の第２のサブ材料層をエッチングして除去するステップであって、第１の領域に位置する第２のサブ材料層が、第２のサブフィルム層として使用される、ステップ。

【0022】

本出願のこの実施形態では、第１のサブフィルム層をエッチング停止層として使用し、第２のゲート構造をハード自己整合マスクとして使用することによって、順次フォトリソグラフィプロセスを追加することなく、第２のサブ材料層をエッチングし得る。これにより、コストを低減することができる。

【0023】

いくつかの可能な実装形態では、基板上に第１の誘電体層およびゲートを形成するステップは、以下を含む：
基板上に第１の誘電体層を形成するステップ；
第１の領域内の第１の誘電体層をエッチングして、第２のビアを得るステップ；
第２のビアの内側に位置する第１のゲート構造と、第１のゲート構造に接続され、第１の誘電体層の一部を覆う第２のゲート構造とを形成するステップ；および
第１の領域の外側の第２の領域内の第１の誘電体層を薄化して、第１の誘電体層を形成するステップ。

【0024】

本出願のこの実施形態では、第２のゲート構造をハード自己整合マスクとして使用することによって、順次フォトリソグラフィプロセスを追加することなく、第２のサブ材料層をエッチングし得る。これにより、コストを低減することができる。

【0025】

いくつかの可能な実装形態では、第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含み、基板上に第１の誘電体層およびゲートを形成するステップは、以下を含む：
基板上に第１のサブ材料層を形成するステップ；
第１の領域の外側の第２の領域内の第１のサブ材料層を除去し、第１の領域に位置する第１のサブ材料層を第１のサブフィルム層として使用するステップ；
第１のサブフィルム層および基板を覆う第２のサブフィルム層を形成するステップ；
第１の領域内の第２のサブフィルム層および第１のサブフィルム層をエッチングして、第３のビアを得るステップ；および
第３のビアの内側に位置する第１のゲート構造と、第１のゲート構造に接続され、第１の誘電体層の一部を覆う第２のゲート構造とを形成するステップ。

【0026】

本出願のこの実施形態では、最初に第１の領域内の第１のサブフィルム層が形成され得、次いで、第２のサブフィルム層が覆われて、平坦な第２のサブフィルム層が得られる。

【0027】

いくつかの可能な実装形態では、第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含み、基板上に第１の誘電体層およびゲートを形成するステップは、以下を含む：
二層フォトレジストパターニングプロセスを使用することによって、基板上の第１の領域に第１のサブフィルム層を形成するステップ；
第１のサブフィルム層および基板を覆う第２のサブフィルム層を形成するステップ；
第１の領域内の第２のサブフィルム層および第１のサブフィルム層をエッチングして、第３のビアを得るステップ；および
第３のビアの内側に位置する第１のゲート構造と、第１のゲート構造に接続され、第１の誘電体層の一部を覆う第２のゲート構造とを形成するステップ。

【0028】

本出願のこの実施形態では、第２のゲート構造の下に正確に位置する第２のサブフィルム層を得るのを助けるために、最初に第１のサブフィルム層が形成され得、次いで、第１の領域に位置し、第１のサブフィルム層上にある第２のサブフィルム層が形成される。

【0029】

いくつかの可能な実装形態では、第１のサブフィルム層および／または第２のサブフィルム層の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである。

【0030】

いくつかの可能な実装形態では、基板は、ベースとエピタキシャル層とを含み、ベースの材料は、窒化ガリウム、窒化アルミニウム、シリコン、炭化ケイ素、およびサファイアのうちの１つまたは複数であり、エピタキシャル層は、窒化ガリウム、窒化アルミニウムガリウム、窒化インジウムアルミニウム、窒化アルミニウム、および窒化スカンジウムアルミニウムのうちの１つまたは複数を含む。

【0031】

いくつかの可能な実装形態では、ゲートおよび／またはフィールドプレートの材料は、ニッケル、チタン、アルミニウム、パラジウム、白金、金、窒化チタン、窒化タンタル、および銅のうちの少なくとも１つである。

【0032】

いくつかの可能な実装形態では、第２の誘電体層の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである。

【0033】

第３の態様によれば、本出願の一実施形態は、回路基板と、回路基板に接続され、本出願の第１の態様において提供される半導体デバイスとを含む電子デバイスを提供する。

【0034】

上記の技術的解決策から、本出願の実施形態が以下の利点を有することが分かる：

【0035】

本出願の実施形態は、半導体デバイスおよびその製造方法を提供する。半導体デバイスは、基板と、ゲートと、第２の誘電体層と、フィールドプレートとを含み得る。基板は第１の誘電体層を有し、第１の領域における第１の誘電体層の厚さは、第１の領域の外側の第２の領域における第１の誘電体層の厚さよりも大きい。ゲートは、基板上に位置し、第１の領域に位置し、ゲートは、基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、第１のゲート構造は、基板の表面に垂直な方向に第１の誘電体層を貫通し、第２のゲート構造は、第１の誘電体層の、基板から離れた側に形成され、第１の誘電体層の一部を覆う。第２の誘電体層は、ゲートおよび第１の誘電体層を覆う。フィールドプレートは、第２の誘電体層上に位置し、第１の領域と第２の領域の両方に配置される。このようにして、等しい厚さの第１の誘電体層を有する半導体デバイスにおける容量と比較して、この半導体デバイスでは、第１の領域における第１の誘電体層の厚さが大きいために第２のゲート構造とドレインとの間の容量が低減され、第２の領域における第１の誘電体層の厚さが小さいためにフィールドプレートとチャネルとの間の容量が増加するので、半導体デバイスの寄生容量が低減され、高周波数における半導体デバイスの利得特性が向上する。加えて、この設計により、デバイス内部の電界応力がさらに再調整され得る。第１の領域における第１の誘電体層の厚さが大きいので、第２のゲート構造における電界ピークが弱まり、デバイスの全体的なロバスト性が向上する。

【図面の簡単な説明】

【0036】

本出願の特定の実装形態を明確に理解するために、以下では、本出願の特定の実装形態を説明するための添付の図面について簡単に説明する。添付の図面が単に本出願のいくつかの実施形態を示すことは明らかである。

【図1】本出願の一実施形態による無線周波数デバイスの構造の概略図である。

【図2】本出願の一実施形態による横方向電界応力分布の概略図である。

【図3A】本出願の実施形態による半導体デバイスの構造の概略図である。

【図3B】本出願の実施形態による半導体デバイスの構造の概略図である。

【図3C】本出願の実施形態による半導体デバイスの構造の概略図である。

【図4】本出願の一実施形態による別の横方向電界応力分布の概略図である。

【図5】本出願の一実施形態による半導体デバイスの製造方法のフローチャートである。

【図6】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図7】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図8】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図9】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図10】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図11】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図12】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図13】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図14】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図15】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図16】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図17】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図18】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図19】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図20】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図21】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図22】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【図23】本出願の実施形態による半導体デバイスの製造プロセスにおけるデバイス構造の概略図である。

【発明を実施するための形態】

【0037】

本出願の実施形態は、半導体デバイスおよびその製造方法を提供する。半導体デバイスの構造を調整することで、無線周波数デバイスの寄生容量を低減し、高周波数における無線周波数デバイスの利得特性を向上させることができる。

【0038】

本出願の明細書、特許請求の範囲、および添付の図面において、「第１の」、「第２の」、「第３の」、「第４の」などの用語（存在する場合）は、同様のオブジェクトを区別することを目的としており、必ずしも特定の順序またはシーケンスを示すものではない。そのような方法で呼ばれるデータは、適切な状況において交換可能であり、したがって、本明細書で説明される実施形態は、本明細書で例示または説明される順序以外の順序で実装することができることを理解されたい。さらに、「含む（include）」、「包含する（contain）」という用語および任意の他の変形は、非排他的な包含をカバーすることを意味する。例えば、一連のステップまたはユニットを含むプロセス、方法、システム、製品、またはデバイスは、明示的に列挙されたステップまたはユニットに必ずしも限定されるものではなく、明示的に列挙されていないか、またはそのようなプロセス、方法、製品、もしくはデバイスに固有の他のステップまたはユニットを含み得る。

【0039】

本出願は、概略図を参照して詳細に説明される。説明を容易にするために、本出願の実施形態が説明されるとき、デバイス構造の断面図は、一般的な比率にしたがって部分的に拡大されない。概略図は単なる例であり、本明細書における本出願の保護範囲を限定すべきではない。加えて、実際の製造時には、長さ、幅、深さの３次元空間が含まれるべきである。

【0040】

現在、いくつかのシナリオでは、無線周波数デバイスは、高周波数において良好な利得特性を有することが必要とされる。高周波数における無線周波数デバイスの利得特性は、主に、無線周波数デバイスの寄生キャパシタが、高周波数動作状態において信号に基づいて効率的かつ高速な充電および放電動作を行うことができるかどうかに依存する。したがって、無線周波数デバイスの別の設計構造を変更することなく、寄生キャパシタの容量値を低減することによって、高周波数における無線周波数デバイスの利得特性が効果的に向上し得る。

【0041】

図１は、本出願の一実施形態による無線周波数デバイスの構造の概略図である。無線周波数デバイスは、基板１００と、基板１００上の第１の誘電体層２１０と、第１の誘電体層２１０を貫通し、第１の誘電体層２１０の一部を覆うゲート２２０と、ゲート２２０および第１の誘電体層２１０を覆う第２の誘電体層２３０と、第２の誘電体層２３０上に位置するフィールドプレート２４０とを含む。基板１００は、ソース１０１およびドレイン１０２を含み、フィールドプレート２４０は、ゲート２２０の、ドレイン１０２に面する側に位置し、ゲート２２０の上方に延在し、フィールドプレート２４０は、ソース１０１に接続される。無線周波数デバイスの寄生容量を決定する要因には、ゲート２２０の底部とドレイン１０２との間の寄生容量Ｃ１と、ゲート２２０の、第１の誘電体層２１０上に位置する部分とドレイン１０２との間の寄生容量Ｃ２と、フィールドプレート２０４とゲート２２０の下のチャネルとの間の寄生容量Ｃ３とが含まれる。無線周波数デバイスの全体的な寄生容量を低減するためには、Ｃ１およびＣ２を低減させる必要と、Ｃ３を増加させる必要があり、寄生容量Ｃ１、Ｃ２、およびＣ３は、誘電体層の厚さまたは誘電率を変更することによって調整され得る。しかしながら、本発明者らは、研究を通して、この調整方式では、例えば、静電破壊を発生させるなど別の悪影響が生じやすいことを発見した。

【0042】

具体的には、第１の誘電体層２１０の厚さを増加させ、第１の誘電体層２１０の誘電率を低減すると、ゲート２２０の、第１の誘電体層２１０上に位置する部分とドレイン１０２との間の寄生容量Ｃ２が低減し得、フィールドプレート２４０とチャネルとの間の寄生容量Ｃ３も低減し得るが、デバイスの全体的な寄生容量を低減することはできない。しかしながら、第２の誘電体層２３０の厚さを減少させ、第２の誘電体層２３０の誘電率を増加させると、フィールドプレート２４０とチャネルとの間の寄生容量Ｃ３が増加し、ゲート２２０とフィールドプレート２４０との間の耐電圧特性の劣化も引き起こす可能性がある。

【0043】

図２は、本出願の一実施形態による横方向電界応力分布の概略図である。水平座標は、基板の表面に沿った方向の位置であり、垂直座標は、高電圧逆バイアス応力状態における各位置での電界応力である。第１の電界ピークは、ゲートの底部にあり、ドレイン１０２に近い端部に対応し得、第２の電界ピークは、第１の誘電体層２１０の上部にあり、ドレイン１０２に近い端部に対応し得、第３の電界ピークは、フィールドプレート１４０の、ドレイン１０２に近い端部に対応し得る。図から分かるように、第２の電界ピークが最も高い。したがって、連続的な高電界応力下では、第１の誘電体層２１０の厚さが小さい場合、ゲートの下にあり、電界ピークに対応する位置にある第１の誘電体層１１０は、時間依存絶縁破壊（time dependent dielectric breakdown、ＴＤＤＢ）を受けやすく、高い信頼性リスクを有する。したがって、デバイスの信頼性を向上させるためには、Ｃ２を小さくする必要がある。

【0044】

上記の技術的問題に基づいて、本出願の実施形態は、半導体デバイスおよびその製造方法を提供する。半導体デバイスは、基板と、ゲートと、第２の誘電体層と、フィールドプレートとを含み得る。基板は第１の誘電体層を有し、第１の領域における第１の誘電体層の厚さは、第１の領域の外側の第２の領域における第１の誘電体層の厚さよりも大きい。ゲートは、基板上に位置し、第１の領域に位置し、ゲートは、基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、第１のゲート構造は、基板の表面に垂直な方向に第１の誘電体層を貫通し、第２のゲート構造は、第１の誘電体層の、基板から離れた側に形成され、第１の誘電体層の一部を覆う。第２の誘電体層は、ゲートおよび第１の誘電体層を覆う。フィールドプレートは、第２の誘電体層上に位置し、第１の領域と第２の領域の両方に配置される。このようにして、等しい厚さの第１の誘電体層を有する半導体デバイスにおける容量と比較して、この半導体デバイスでは、第１の領域における第１の誘電体層の厚さが大きいために第２のゲート構造とドレインとの間の容量が低減され、第２の領域における第１の誘電体層の厚さが小さいためにフィールドプレートとチャネルとの間の容量が増加するので、半導体デバイスの寄生容量が低減され、高周波数における半導体デバイスの利得特性が向上する。加えて、この設計により、デバイス内部の電界応力がさらに再調整され得る。第１の領域における第１の誘電体層の厚さが大きいので、第２のゲート構造における電界ピークが弱まり、デバイスの全体的なロバスト性が向上する。

【0045】

本出願の上記の目的、特徴、および利点をより明確にし、理解しやすくするために、以下では、添付の図面を参照しながら本出願の特定の実装形態について詳細に説明する。

【0046】

図３Ａ、図３Ｂ、および図３Ｃは、本出願の実施形態による半導体デバイスの構造の概略図である。半導体構造は、基板１００と、ゲート１２０と、第１の誘電体層１１０と、第２の誘電体層１３０と、フィールドプレート１４０とを含む。

【0047】

本出願のこの実施形態では、基板１００は、様々なデバイス要件に基づいて設計され得る。具体的には、基板１００は、ベースおよびエピタキシャル層を含み得る。エピタキシャル層は、ベースの表面上に形成され、ゲート１２０に向かって配置される。ベースは、半導体基材、例えば、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、およびサファイアのうちの１つまたは複数であり得る。ベースは、半導体デバイスのための支持機能を提供してもよいし、半導体デバイスの機能層の一部を構成してもよい。エピタキシャル層は、ベース上にエピタキシャル成長によって得られたフィルム層であり得、通常、半導体デバイスを構成する機能層であり、例えば、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）、窒化アルミニウム（ＡｌＮ）、および窒化スカンジウムアルミニウム（ＳｃＡｌＮ）のうちの１つまたは複数であり得る。ベースとエピタキシャル層の材料は、同じであっても、異なっていてもよい。炭化ケイ素基板は、単結晶構造であり得、複数の構造タイプ、例えば、４Ｈ－炭化ケイ素、６Ｈ－炭化ケイ素、および３Ｃ－炭化ケイ素を有し得る。

【0048】

例えば、半導体デバイスが、窒化ガリウムに基づく高電子移動度トランジスタ（high-electron-mobility transistor、ＨＥＭＴ）デバイスである場合、ベースは、炭化ケイ素材料であり得、エピタキシャル層は、窒化ガリウムおよび窒化アルミニウムガリウムを含み得、窒化ガリウムおよび窒化アルミニウムガリウムは、ヘテロ構造を形成して２次元電子ガスを生成し、形成された半導体デバイスは、ヘテロ構造によって生成された２次元電子ガスを使用することによって動作し得る。もちろん、本出願のこの実施形態における半導体デバイスは、代替的に、別の無線周波数デバイスであってもよく、ベースおよびエピタキシャル層もまた、対応して設計されてもよい。

【0049】

基板１００は第１の誘電体層１１０を有し、第１の領域における第１の誘電体層１１０の厚さは、第１の領域の外側の第２の領域における第１の誘電体層１１０の厚さよりも大きい。第１の領域は、基板上の領域であり、基板の表面と、基板の表面に垂直な多数の直線とによって画定される空間を含む。第１の領域は、ゲートを形成するために使用される領域であり、ソースおよびドレインが位置する領域の中央領域であり得る。第１の領域は、ゲートが位置する領域よりも大きくてもよいし、ゲートが位置する領域に等しくてもよい。図３Ａ、図３Ｂ、および図３Ｃを参照されたい。中央の破線ボックスは、第１の領域１００１を表し、第１の領域１００１の両側の破線ボックスは、第２の領域１００２を表す。図３Ａ、図３Ｂ、および図３Ｃは断面図であるので、第２の領域１００２は、実際には、第１の領域１００１の両側に位置してもよいし、第１の領域１００１を囲むリング領域、例えば、円形リング領域または多角形リング領域を形成してもよい。

【0050】

本出願のこの実施形態では、第１の誘電体層１１０は、複数の積層フィルム（stacked layers of films）であってもよいし、1層のフィルム（one layer of film）の一体化構造であってもよい。１層のフィルムは、複数の材料を含んでいてもよいし、１つの材料を含んでいてもよい。

【0051】

具体的には、第１の誘電体層１１０は一体化構造であり得、第１の領域の外側の第２の領域における第１の誘電体層１１０は、第１の誘電体層１１０が小さい厚さを有するように、エッチングによって薄化される。図３Ａを参照されたい。薄化プロセスでは、第１の領域と第２の領域との間の境界における側壁は、厳密に急峻でなくてもよく、側壁は、第１の領域に位置してもよい。第１の領域は、ゲート１２０が位置する領域に等しくてもよいし、ゲート１２０が位置する領域よりもわずかに大きくてもよい。第１の領域における第１の誘電体層１１０の厚さ範囲は、４０ｎｍ～１０００ｎｍであり得、第１の領域の外側の第２の領域における第１の誘電体層１１０の厚さ範囲は、２０ｎｍ～５００ｎｍであり得る。第１の誘電体層１１０の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。

【0052】

具体的には、第１の誘電体層１１０は、第１のサブフィルム層１１２および第２のサブフィルム層１１３を含み得る。図３Ｂを参照すると、第１のサブフィルム層１１２は、基板１００上の第１の領域に位置し、第２のサブフィルム層１１３は、第１のサブフィルム層１１２と、第１のサブフィルム層１１２の外側の第２の領域における基板１００とを覆う。このように、第１の領域における第１の誘電体層１１０の厚さと、第１の領域の外側の第２の領域における第１の誘電体層１１０の厚さとの間の差は、第１のサブフィルム層１１２の厚さである。具体的には、第２のサブフィルム層１１３の、第１のサブフィルム層１１２の側壁を覆う部分は第１の領域に位置し、第１の領域の大きな厚さを画定し得る。この場合、基板の表面に沿った方向における第１のサブフィルム層１１２のサイズは、基板の表面に沿った方向における第１の領域のサイズよりも小さい。この場合、第１の領域は、ゲートが位置する領域よりも大きくてもよく、第１のサブフィルム層１１２の厚さ範囲は、２０ｎｍ～５００ｎｍであり得、第１のサブフィルム層１１２の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。第２のサブフィルム層１１３の厚さ範囲は、２０ｎｍ～５００ｎｍであり得、第２のサブフィルム層１１３の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。

【0053】

具体的には、第１の誘電体層１１０は、第１のサブフィルム層１１２および第２のサブフィルム層１１３を含み得る。図３Ｃを参照されたい。第１のサブフィルム層１１２は、基板１００を覆い、第２のサブフィルム層１１３は、第１のサブフィルム層１１２上の第１の領域に位置する。このように、第１の領域における第１の誘電体層１１０の厚さと第１の領域の外側の第２の領域における第１の誘電体層１１０の厚さとの間の差は、第２のサブフィルム層１１３の厚さであり、第２のサブフィルム層１１３は、厳密に十分に急峻ではない側壁を有し得る。この場合、側壁は、第１の領域に位置し得る。第１のサブフィルム層１１２の厚さ範囲は、２０ｎｍ～５００ｎｍであり得、第１のサブフィルム層１１２の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。第２のサブフィルム層１１３の厚さ範囲は、２０ｎｍ～５００ｎｍであり得、第２のサブフィルム層１１３の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。

【0054】

第１の領域にはゲート１２０が形成され、ゲート１２０は、基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、第１のゲート構造は、基板１００上の第１の誘電体層１１０を貫通する。ゲート１２０が第１の領域に位置するので、第１のゲート構造は、第１の誘電体層１１０のより厚い部分を貫通する。第２のゲート構造は、第１の誘電体層１１０上に（図３Ａ、図３Ｂ、および図３Ｃでは上方向に）形成される。具体的には、第２のゲート構造は、第１の誘電体層の、基板から離れた側に形成され、第１の誘電体層の一部を覆う。この場合、基板の表面に平行な方向における第２のゲート構造のサイズは、基板の表面に平行な方向における第１のゲート構造のサイズよりも大きい。言い換えれば、第１のゲート構造および第２のゲート構造は、Ｔ字形構造を形成し得る。第１のゲート構造は、基板１００に接続され、第２のゲート構造は、デバイス内部の電界および容量の平衡を保つのに役立つ。加えて、ゲート１２０の下にゲート誘電体層がさらに形成され得、ゲート誘電体層は、エピタキシャル層と第１のゲート構造との間に形成される。

【0055】

基板１００は、ソース１０１およびドレイン１０２をさらに含み得る。ソース１０１およびドレイン１０２は、それぞれゲート１２０の両側に位置し、チャネル領域は、ソース１０１とドレイン１０２との間に含まれ、チャネル領域は、デバイスが動作するときに導電性チャネルを形成するために使用され、第１の領域は、チャネル領域の上に位置し、ゲート１２０もチャネル領域の上に位置する。ゲート１２０は、優れた導電性を有し得、ゲート１２０の材料は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、および銅（Ｃｕ）のうちの少なくとも１つであり得る。ゲート１２０内の第１のゲート構造とドレイン１０２との間には寄生キャパシタＣ１が存在し、寄生キャパシタＣ１は、第１のゲート構造のサイズに関係する。ゲート１２０内の第２のゲート構造とドレイン１０２との間には寄生キャパシタＣ２が存在し、寄生キャパシタＣ２は、第２のゲート構造の下の第１の誘電体層１１０の厚さおよび誘電率に関係する。

【0056】

第２の誘電体層１３０は、ゲート１２０および第１の誘電体層１１０を覆い得る。第２の誘電体層１３０は、ゲート１２０を保護してもよいし、分離層として使用されてもよい。第２の誘電体層１３０の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得、第２の誘電体層１３０の厚さ範囲は、２０ｎｍ～５００ｎｍであり得る。

【0057】

フィールドプレート１４０は、第２の誘電体層１３０上に位置する。フィールドプレート１４０は、基板の表面に垂直な方向において、ゲートの、ドレインに面する部分に面し、ドレインまで延在し得る。言い換えれば、フィールドプレート１４０は、第２のゲート構造の、ドレイン１０２に面する側に位置し、第２のゲート構造の上方に（図３Ａ、図３Ｂ、および図３Ｃでは上方向に）延在し得る。フィールドプレート１４０の、第２の領域に位置する部分は、ソース１０１に電気的に接続され（図３Ａ、図３Ｂ、および図３Ｃのソース１０１上のフィールドプレート１４０を参照、ここで、ソース１０１上のフィールドプレート１４０は、ゲート１２０の上部のフィールドプレート１４０と一体化構造である）、ソースとドレインとの間の電界および容量分布を変調して、高周波数利得の特定のインジケータを実装するように構成される。フィールドプレート１４０の材料は、Ｎｉ、Ｔｉ、Ａｌ、Ｐｄ、Ｐｔ、Ａｕ、ＴｉＮ、ＴａＮ、およびＣｕのうちの少なくとも１つである。フィールドプレート１４０の材料およびゲート１２０の材料は、同じであっても、異なっていてもよい。フィールドプレート１４０の厚さ範囲は、２０ｎｍ～１５００ｎｍである。デバイスが動作するとき、フィールドプレート１４０とフィールドプレート１４０の下の導電性チャネルとの間には寄生キャパシタＣ３が存在する。この寄生キャパシタは、デバイスの全体的な寄生キャパシタに影響を及ぼし、フィールドプレート１４０の下の第１の誘電体層１１０の厚さおよび誘電率、ならびにフィールドプレート１４０の下の第２の誘電体層１３０の厚さおよび誘電率に関係する。

【0058】

本出願のこの実施形態では、第１の誘電体層１１０は、第１の領域ではより厚く、第１の領域の外側の第２の領域ではより薄い。具体的には、第１の領域における第１の誘電体層１１０の厚さは、第１の領域の外側の第２の領域における第１の誘電体層１１０の厚さよりも大きい。このように、フィールドプレート１４０と導電性チャネルとの間の寄生容量Ｃ３に影響を及ぼすことなく、第２のゲート構造とドレイン１０２との間の容量Ｃ２を低減することができる。したがって、デバイスの全体的な寄生容量を効果的に低減することができる。加えて、第１の領域における第１の誘電体層１１０の厚さが大きいので、ゲート１２０の、ドレイン１０２に近い端部における電位および電界分布を調整して、ＴＤＤＢ故障が発生しやすい位置における電界応力を効果的に弱めて、デバイスの全体的なロバスト性を向上させ得る。

【0059】

図４は、本出願の一実施形態による別の横方向電界応力分布の概略図である。水平座標は、基板の表面に沿った方向の位置であり、垂直座標は、高電圧逆バイアス応力状態における各位置での電界応力である。第１の電界ピークは、第１のゲート構造の、ドレイン１０２に近い端部に対応し得、第２の電界ピークは、第２のゲート構造の、ドレイン１０２に近い端部に対応し得、第３の電界ピークは、フィールドプレート１４０の最下層の、ゲート１２０に近い端部に対応し得、第４の電界ピークは、フィールドプレート１４０の最下層の、ドレインに近い端部に対応し得る。図から、第２の電界ピークが弱まり、その結果、ＴＤＤＢ故障のリスクが低減されることが分かる。

【0060】

本出願の一実施形態は、基板と、ゲートと、第２の誘電体層と、フィールドプレートとを含む半導体デバイスを提供する。基板は第１の誘電体層を有し、第１の領域における第１の誘電体層の厚さは、第１の領域の外側の第２の領域における第１の誘電体層の厚さよりも大きい。ゲートは、基板上に位置し、第１の領域に位置し、ゲートは、基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、第１のゲート構造は、基板の表面に垂直な方向に第１の誘電体層を貫通し、第２のゲート構造は、第１の誘電体層の、基板から離れた側に形成され、第１の誘電体層の一部を覆う。第２の誘電体層は、ゲートおよび第１の誘電体層を覆う。フィールドプレートは、第２の誘電体層上に位置し、第１の領域と第２の領域の両方に配置される。このようにして、等しい厚さの第１の誘電体層を有する半導体デバイスにおける容量と比較して、この半導体デバイスでは、第１の領域における第１の誘電体層の厚さが大きいために第２のゲート構造とドレインとの間の容量が低減され、第２の領域における第１の誘電体層の厚さが小さいためにフィールドプレートとチャネルとの間の容量が増加するので、半導体デバイスの寄生容量が低減され、高周波数における半導体デバイスの利得特性が向上する。加えて、この設計により、デバイス内部の電界応力がさらに再調整され得る。第１の領域における第１の誘電体層の厚さが大きいので、第２のゲート構造における電界ピークが弱まり、デバイスの全体的なロバスト性が向上する。

【0061】

本出願の実施形態で提供される半導体デバイスに基づいて、本出願の一実施形態は、半導体デバイスの製造方法をさらに提供する。図５は、本出願の一実施形態による半導体デバイスの製造方法のフローチャートである。この方法は、以下のステップを含み得る。

【0062】

Ｓ１０１：基板１００を提供する。図６を参照されたい。

【0063】

本出願のこの実施形態では、基板１００は、様々なデバイス要件に基づいて設計され得る。具体的には、基板１００は、ベースおよびエピタキシャル層を含み得る。エピタキシャル層は、ベースの表面上に形成され、ゲート１２０に向かって配置される。ベースは、半導体基材、例えば、ＧａＮ、ＡｌＮ、Ｓｉ、ＳｉＣ、およびサファイアのうちの１つまたは複数であり得る。ベースは、半導体デバイスのための支持機能を提供してもよいし、半導体デバイスの機能層の一部を構成してもよい。エピタキシャル層は、ベース上にエピタキシャル成長によって得られたフィルム層であり得、通常、半導体デバイスを構成する機能層であり、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＮ、およびＳｃＡｌＮのうちの１つまたは複数であり得る。ベースとエピタキシャル層の材料は、同じであっても、異なっていてもよい。炭化ケイ素基板は、単結晶構造であり得、複数の構造タイプ、例えば、４Ｈ－炭化ケイ素、６Ｈ－炭化ケイ素、および３Ｃ－炭化ケイ素を有し得る。

【0064】

ゲートラストプロセスでは、ゲート１２０の前にソースおよびドレインが形成され得、基板１００は、ソース１０１およびドレイン１０２をさらに含み得る。ソース１０１とドレイン１０２との間にはチャネル領域が含まれる。チャネル領域は、デバイスが動作するときに導電性チャネルを形成するために使用される。ソース１０１およびドレイン１０２は、基板１００をドーピングすることによって得ることができる。

【0065】

Ｓ１０２：基板１００上に第１の誘電体層を形成し、基板１００上の第１の領域にゲート１２０を形成する。ここで、第１の領域における第１の誘電体層１１０の厚さは、第１の領域の外側の第２の領域における第１の誘電体層１１０の厚さよりも大きく、ゲート１２０は、基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含む。図７～図１０、図１２～図１５、図１７～図２２を参照されたい。

【0066】

本出願のこの実施形態では、基板１００上に第１の誘電体層１１０が形成され得、第１の領域における第１の誘電体層１１０の厚さは、第１の領域の外側の第２の領域における第１の誘電体層１１０の厚さよりも大きい。第１の領域は、ゲートを形成するために使用される領域であり得、ソースおよびドレインが位置する領域の中央領域であり得る。第１の領域は、ゲートが位置する領域よりも大きくてもよいし、ゲートが位置する領域に等しくてもよい。第１の誘電体層１１０は、ゲート１２０の前に形成されてもよいし、ゲート１２０を形成するプロセスにおいて形成されてもよい。

【0067】

本出願のこの実施形態では、第１の領域にはゲート１２０が形成され、ゲート１２０は、基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、第１のゲート構造は、基板１００上の第１の誘電体層１１０を貫通する。ゲート１２０が第１の領域に位置するので、第１のゲート構造は、第１の誘電体層１１０のより厚い部分を貫通する。第２のゲート構造は、第１の誘電体層１１０上に（図３Ａ、図３Ｂ、および図３Ｃでは上方向に）形成される。この場合、基板の表面に平行な方向における第２のゲート構造のサイズは、基板の表面に平行な方向における第１のゲート構造のサイズよりも大きい。言い換えれば、第１のゲート構造および第２のゲート構造は、Ｔ字形構造を形成し得る。ゲート１２０の下にゲート誘電体層がさらに形成され得、ゲート誘電体層は、エピタキシャル層と第１のゲート構造との間に形成される。ゲート１２０は、優れた導電性を有し得、ゲート１２０の材料は、Ｎｉ、Ｔｉ、Ａｌ、Ｐｄ、Ｐｔ、Ａｕ、ＴｉＮ、ＴａＮ、およびＣｕのうちの少なくとも１つであり得る。ゲート１２０内の第１のゲート構造とドレイン１０２との間には寄生キャパシタＣ１が存在し、寄生キャパシタは、第１のゲート構造のサイズに関係する。ゲート１２０内の第２のゲート構造とドレイン１０２との間には寄生キャパシタＣ２が存在し、寄生キャパシタＣ２は、第２のゲート構造の下の第１の誘電体層１１０の厚さおよび誘電率に関係する。

【0068】

本出願のこの実施形態では、第１の誘電体層１１０は、第１の領域ではより厚く、第１の領域の外側の第２の領域ではより薄い。具体的には、第１の領域における第１の誘電体層１１０の厚さは、第１の領域の外側の第２の領域における第１の誘電体層１１０の厚さよりも大きい。このように、別の位置の寄生容量に影響を及ぼすことなく、第２のゲート構造とドレイン１０２との間の容量を低減することができる。したがって、デバイスの全体的な寄生容量を効果的に低減することができる。加えて、第１の領域における第１の誘電体層１１０の厚さが大きいので、ゲート１２０の、ドレイン１０２に近い端部における電位および電界分布を調整して、ＴＤＤＢ故障が発生しやすい位置における電界応力を効果的に弱めて、デバイスの全体的なロバスト性を向上させ得る。

【0069】

本出願のこの実施形態では、第１の誘電体層１１０は、複数の積層フィルムであってもよいし、1層のフィルムの一体化構造であってもよい。１層のフィルムは、複数の材料を含んでいてもよいし、１つの材料を含んでいてもよい。

【0070】

第１の誘電体層１１０およびゲート１２０を形成する可能な方法では、第１の誘電体層１１０は、第１のサブフィルム層１１２および第２のサブフィルム層１１３を含み得る。この場合、最初に、第１のサブフィルム層１１２および第２のサブ材料層１１３’を基板１００上に連続的に堆積させる。図７を参照されたい。第１のサブフィルム層１１２の厚さ範囲は、２０ｎｍ～５００ｎｍであり得、第１のサブフィルム層１１２の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。第２のサブ材料層１１３’の厚さ範囲は、２０ｎｍ～５００ｎｍであり得、第２のサブ材料層１１３’の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。第１のサブフィルム層１１２および第２のサブ材料層１１３’は、異なる屈折率、密度、およびエッチング抵抗度を有し得る。第１のサブフィルム層１１２および第２のサブ材料層１１３’は、同じ材料であっても、異なる材料であってもよい。第１のサブフィルム層１１２および第２のサブ材料層１１３’が同じ材料層を有する場合、第１のサブフィルム層１１２および第２のサブ材料層１１３’は異なる堆積温度を有し、それにより、第１のサブフィルム層１１２および第２のサブ材料層１１３’が異なる屈折率、密度、およびエッチング抵抗度を有する。

【0071】

次いで、第１の領域の第２のサブ材料層１１３’および第１のサブフィルム層１１２をエッチングして、第１のビア１１９を得ることができる。図８を参照されたい。第２のサブ材料層１１３’および第１のサブフィルム層１１２は、フォトリソグラフィプロセスを使用することによってエッチングされ得る。エッチング方式は、異方性ドライエッチングまたはウェットエッチングであり得る。第１のビア１１９は、第１の領域に位置し、第１の領域内の基板１００を露出させる。ゲート誘電体層が基板１００上に形成されるとき、第１のビア１１９は、ゲート誘電体層を露出させ得る。

【0072】

次いで、第１のビア１１９の内側に位置する第１のゲート構造と、第１のゲート構造に接続され、第１の誘電体層の一部を覆う第２のゲート構造とを形成して、ゲート１２０を得ることができる。図９を参照されたい。第１のゲート構造および第２のゲート構造は、堆積およびエッチングによって形成され得る。具体的には、導体材料が第１のビア１１９を充填し、第１のビア１１９を覆うように、導体材料が堆積され得る。導体材料の厚さ範囲は、２０ｎｍ～１５００ｎｍであり得、導体材料は、Ｎｉ、Ｔｉ、Ａｌ、Ｐｄ、Ｐｔ、Ａｕ、ＴｉＮ、ＴａＮ、およびＣｕのうちの少なくとも１つであり得る。次いで、第１の領域の外側の導体材料を除去して、導体領域に位置するゲート１２０を形成し得る。

【0073】

次いで、第２のゲート構造をマスクとして使用することによって、第２のゲート構造の外側の第２のサブ材料層１１３’をエッチングして除去し得、ここでは、第１の領域に位置する第２のサブ材料層１１３’は、第２のサブフィルム層１１３として使用される。図１０を参照されたい。第１のサブフィルム層１１２と第２のサブ材料層との間にはエッチング抵抗差があるので、第１のサブフィルム層１１２をエッチング停止層として使用し、第２のゲート構造をハード自己整合マスクとして使用することによって第２のサブ材料層１１３’をエッチングして、第２のサブフィルム層１１３を得ることができる。エッチングされた表面は、第１のサブフィルム層１１２と第２のサブ材料層１１３’との間の位置に留まり、エッチングされた厚さは、第２のサブ材料層１１３’の厚さであり、エッチング方式は、異方性ドライエッチングまたはウェットエッチングであり得る。第２のゲート構造をマスクとして使用し得るので、順次フォトリソグラフィプロセスを追加する必要がなく、コストを節約することができる。第２のサブ材料層１１３’のエッチングは、代替的に、第１のゲート構造および第２のゲート構造が形成される前にフォトリソグラフィプロセスを使用することによって行われてもよいことは明らかである。詳細については、本明細書では説明しない。

【0074】

言い換えれば、第１の誘電体層１１０は、第１のサブフィルム層１１２および第２のサブフィルム層１１３を含み得る。第１のサブフィルム層１１２は、基板１００を覆い、第２のサブフィルム層１１３は、第１のサブフィルム層１１２上の第１の領域に位置する。このように、第１の領域における第１の誘電体層１１０の厚さと、第１の領域の外側の第２の領域における第１の誘電体層１１０の厚さとの間の差は、第２のサブフィルム層１１３の厚さである。第１のサブフィルム層１１２および／または第２のサブフィルム層１１３の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである。

【0075】

第１の誘電体層１１０およびゲート１２０を形成する別の可能な方法では、最初に第１の誘電体層１１５が基板１００上に堆積され得る。図１２を参照されたい。第１の誘電体層１１５の厚さ範囲は、４０ｎｍ～１０００ｎｍであり得、第１の誘電体層１１５の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。

【0076】

次いで、第１の領域の第１の誘電体層１１５をエッチングして、第２のビア１１６を得ることができる。図１３を参照されたい。第１の誘電体層１１５は、フォトリソグラフィプロセスを使用することによってエッチングされ得る。エッチング方式は、異方性ドライエッチングまたはウェットエッチングであり得る。第２のビア１１６は、第１の領域に位置し、第１の領域内の基板１００を露出させる。ゲート誘電体層が基板１００上に形成されるとき、第２のビア１１６は、ゲート誘電体層を露出させ得る。

【0077】

次いで、第２のビア１１６の内側に位置する第１のゲート構造と、第１のゲート構造に接続され、第１の誘電体層の一部を覆う第２のゲート構造とを形成して、ゲート１２０を形成することができる。図１４を参照されたい。第１のゲート構造および第２のゲート構造は、堆積およびエッチングによって形成され得る。具体的には、導体材料が第２のビア１１６を充填し、第２のビア１１６を覆うように、導体材料が堆積され得る。導体材料の厚さ範囲は、２０ｎｍ～１５００ｎｍであり得、導体材料は、Ｎｉ、Ｔｉ、Ａｌ、Ｐｄ、Ｐｔ、Ａｕ、ＴｉＮ、ＴａＮ、およびＣｕのうちの少なくとも１つであり得る。次いで、第１の領域の外側の導体材料を除去して、導体領域に位置するゲート１２０を形成し得る。

【0078】

次いで、第１の領域の外側の第１の誘電体層１１５をエッチングして、第１の誘電体層１１５の、第１の領域の外側の第２の領域内にある特定の厚さを有する部分を除去し得る。すなわち、第２の領域内の第１の誘電体層１１５を薄化して、第１の誘電体層１１０を形成する。図１５を参照されたい。エッチングプロセスでは、第２のゲート構造がハード自己整合マスクとして使用され、エッチングされた厚さは、エッチング速度およびエッチング持続時間を使用することによって制御され得、厚さ範囲は２０ｎｍ～５００ｎｍであり得、エッチング方式は、異方性ドライエッチングまたはウェットエッチングであり得る。第１の領域の外側の第２の領域における第１の誘電体層１１０はエッチングによって薄化されるので、第２の領域における第１の誘電体層１１０の厚さは薄い。具体的には、第１の領域における第１の誘電体層１１０の厚さは、第１の誘電体層１１５の堆積厚さであり、第１の領域における第１の誘電体層１１０の厚さ範囲は、４０ｎｍ～１０００ｎｍであり得、第１の領域の外側の第２の領域における第１の誘電体層１１０の厚さ範囲は、２０ｎｍ～５００ｎｍであり得る。第２のゲート構造をマスクとして使用することができるので、順次フォトリソグラフィプロセスを追加する必要がない。これにより、コストを低減することができる。第１の領域の外側の第２の領域における第１の誘電体層１１５のエッチングは、代替的に、第１のゲート構造および第２のゲート構造が形成される前に、フォトリソグラフィプロセスを使用することによって実行されてもよいことは明らかである。詳細については、本明細書では説明しない。

【0079】

第１の誘電体層１１０およびゲート１２０を形成するさらに別の可能な方法では、第１の誘電体層は、第１のサブフィルム層１１２および第２のサブフィルム層１１３を含む。この場合、基板１００上に第１のサブ材料層１１１が堆積される。図１７を参照されたい。次いで、第１の領域の外側の第２の領域における第１のサブ材料層１１１が除去され、第１の領域における第３のサブ材料層１１１が第１のサブフィルム層１１２として使用される。図１９を参照されたい。第１のサブ材料層１１１の厚さ範囲は、２０ｎｍ～５００ｎｍであり、第１のサブ材料層１１１の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。第１のサブ材料層１１１は、フォトリソグラフィプロセスを使用することによってエッチングされ得る。エッチング方式は、異方性ドライエッチングまたはウェットエッチングであり得る。

【0080】

次いで、第１のサブフィルム層１１２および基板１００を覆う第２のサブフィルム層１１３を形成し得る。図２０を参照されたい。第２のサブフィルム層１１３は、堆積によって形成され得、第２のサブフィルム層１１３の厚さ範囲は、２０ｎｍ～５００ｎｍであり得、第２のサブフィルム層１１３の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。第２のサブフィルム層１１３は、第１のサブフィルム層１１２の上面および側壁、ならびに第１のサブフィルム層１１２の外側の基板１００を覆い得る。

【0081】

次いで、第１の領域における第２のサブフィルム層１１３および第１のサブフィルム層１１２をエッチングして、第３のビア１１４を得ることができる。図２１を参照されたい。第２のサブフィルム層１１３および第１のサブフィルム層１１２は、フォトリソグラフィプロセスを使用することによってエッチングされ得る。エッチング方式は、異方性ドライエッチングまたはウェットエッチングであり得る。第３のビア１１４を第１の領域に配置して、第１の領域の基板１００を露出させる。ゲート誘電体層が基板１００上に形成されるとき、第３のビア１１４は、ゲート誘電体層を露出させ得る。

【0082】

次いで、第３のビア１１４の内側に位置する第１のゲート構造と、第１のゲート構造に接続され、第１の誘電体層の一部を覆う第２のゲート構造とを形成して、ゲート１２０を形成し得る。図２２を参照されたい。第１のゲート構造および第２のゲート構造は、堆積およびエッチングによって形成され得る。具体的には、導体材料が第３のビア１１４を充填し、第３のビア１１４を覆うように、導体材料が堆積され得る。導体材料の厚さ範囲は、２０ｎｍ～１５００ｎｍであり得、導体材料は、Ｎｉ、Ｔｉ、Ａｌ、Ｐｄ、Ｐｔ、Ａｕ、ＴｉＮ、ＴａＮ、およびＣｕのうちの少なくとも１つであり得る。次いで、第１の領域の外側の導体材料を除去して、導体領域に位置するゲート１２０を形成し得る。

【0083】

第１の誘電体層１１０およびゲート１２０を形成するさらに別の可能な方法では、第１の誘電体層は、第１のサブフィルム層１１２および第２のサブフィルム層１１３を含み、第１のサブフィルム層１１２は、二層フォトレジストパターニングプロセスを使用することによって第１の領域において基板１００上に形成され得る。二層フォトレジストパターンは、大きい開口部を有し、下層に位置する第１のフォトレジスト１０３と、小さい開口部を有し、上層に位置する第２のフォトレジスト１０４とを含む。このように、第１のサブフィルム層１１２の位置は、二層フォトレジスト内の開口部を使用することによって定義される。図１８を参照されたい。次いで、堆積プロセスを使用することによって開口部に第１のサブフィルム層１１２が形成され得る。堆積中にフォトレジスト層上に誘電体材料も形成されることは明らかである。図１８を参照されたい。第１のサブフィルム層１１２の厚さ範囲は、２０ｎｍ～５００ｎｍであり得、第１のサブフィルム層１１２の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。次いで、二層フォトレジスト１０３／１０４および二層フォトレジスト１０３／１０４上の誘電体材料は、ドライエッチングまたはウェットエッチングによって除去され得る。図１９を参照されたい。次いで、第１のサブフィルム層１１２が、ドライ処理および／またはウェット処理によって洗浄され得る。

【0084】

次いで、第１のサブフィルム層１１２および基板１００を覆う第２のサブフィルム層１１３が形成され得る。第１の領域における第２のサブフィルム層１１３および第１のサブフィルム層１１２をエッチングして第３のビア１１４を得て、第３のビア１１４の内側に第１のゲート構造と、第１のゲート構造に接続され、第１の誘電体層の一部を覆う第２のゲート構造とを形成する。第２のサブフィルム層１１３の形成、第３のビアの形成、ならびに第１のゲート構造および第２のゲート構造の形成については、前述の方法、ならびに図２０、図２１、および図２２を参照されたい。詳細については、本明細書では改めて説明しない。

【0085】

言い換えれば、第１の誘電体層１１０は、第１のサブフィルム層１１２および第２のサブフィルム層１１３を含み得る。第１のサブフィルム層１１２は、基板１００上の第１の領域に位置し、第２のサブフィルム層１１３は、第１のサブフィルム層１１２と、第１のサブフィルム層１１２の外側の第２の領域における基板１００とを覆う。このように、第１の領域における第１の誘電体層１１０の厚さと、第１の領域の外側の第２の領域における第１の誘電体層１１０の厚さとの間の差は、第１のサブフィルム層１１２の厚さである。

【0086】

Ｓ１０３：ゲート１２０および第１の誘電体層１１０を覆う第２の誘電体層１３０を形成する。図１１、図１６、および図２３を参照されたい。

【0087】

ゲート１２０が形成された後、ゲート１２０および第１の誘電体層１１０を覆う第２の誘電体層１３０が形成され得る。第２の誘電体層１３０は、ゲート１２０を保護してもよいし、分離層として使用されてもよい。第２の誘電体層１３０は、堆積によって形成され得、第２の誘電体層１３０の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得、第２の誘電体層１３０の厚さ範囲は、２０ｎｍ～５００ｎｍであり得る。

【0088】

ゲートファーストプロセスでは、第２の誘電体層１３０が形成された後、基板１００のソースおよびドレイン領域を露出させるように第２の誘電体層１３０および第１の誘電体層１１０をエッチングして、ソース１０１およびドレイン１０２を形成し得る。

【0089】

Ｓ１０４：第２の誘電体層１３０上にフィールドプレート１４０を形成する。図１、図３Ａ～図３Ｃ、および図４を参照されたい。

【0090】

第２の誘電体層１３０が形成された後、第２の誘電体層１３０上にフィールドプレート１４０が形成され得る。フィールドプレート１４０は、基板の表面に垂直な方向において、ゲートの、ドレインに面する部分に面し、ドレインまで延在し得る。言い換えれば、フィールドプレート１４０は、第２のゲート構造の、ドレイン１０２に面する側に位置し、第２のゲート構造の上方に（図３Ａ、図３Ｂ、および図３Ｃでは上方向に）延在し得る。フィールドプレート１４０の、第２の領域に位置する部分は、ソース１０１に電気的に接続され（図３Ａ、図３Ｂ、および図３Ｃのソース１０１上のフィールドプレート１４０を参照、ここで、ソース１０１上のフィールドプレート１４０は、ゲート１２０の上部のフィールドプレート１４０と一体化構造である）、ソースとドレインとの間の電界および容量分布を変調して、高周波数利得の特定のインジケータを実装するように構成される。フィールドプレート１４０の材料は、Ｎｉ、Ｔｉ、Ａｌ、Ｐｄ、Ｐｔ、Ａｕ、ＴｉＮ、ＴａＮ、およびＣｕのうちの少なくとも１つである。フィールドプレート１４０の材料およびゲート１２０の材料は、同じであっても、異なっていてもよい。フィールドプレート１４０の厚さ範囲は、２０ｎｍ～１５００ｎｍである。デバイスが動作するとき、フィールドプレート１４０とフィールドプレート１４０の下の導電性チャネルとの間には寄生キャパシタＣ３が存在する。この寄生キャパシタは、デバイスの全体的な寄生キャパシタに影響を及ぼし、フィールドプレート１４０の下の第１の誘電体層１１０の厚さおよび誘電率、ならびにフィールドプレート１４０の下の第２の誘電体層１３０の厚さおよび誘電率に関係する。

【0091】

第１の誘電体層１１０の、第２のゲート構造の下にある領域の厚さは、第２のゲート構造の外側の第２の領域における第１の誘電体層１１０の厚さよりも大きいので、フィールドプレート１４０とチャネルとの間の寄生容量に影響を及ぼすことなく、第２のゲート構造とドレイン１０２との間の容量を低減することができる。したがって、デバイス全体の寄生容量を効果的に低減することができる。

【0092】

本出願の一実施形態は、半導体デバイスの製造方法を提供する。本方法は、基板を提供するステップと、基板上に第１の誘電体層およびゲートを形成するステップであって、第１の領域における第１の誘電体層の厚さは、第１の領域の外側の第２の領域における第１の誘電体層の厚さよりも大きく、ゲートは、基板上に位置し、第１の領域に位置し、ゲートは、基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、第１のゲート構造は、基板の表面に垂直な方向に第１の誘電体層を貫通し、第２のゲート構造は、第１の誘電体層の、基板から離れた側に形成され、第１の誘電体層の一部を覆う、ステップと、次いで、ゲートおよび第１の誘電体層を覆う第２の誘電体層を形成するステップと、第２の誘電体層上にフィールドプレートを形成するステップであって、フィールドプレートは、第１の領域および第２の領域の両方に配置される、ステップとを含む。このようにして、等しい厚さの第１の誘電体層を有する半導体デバイスにおける容量と比較して、この半導体デバイスでは、第１の領域における第１の誘電体層の厚さが大きいために第２のゲート構造とドレインとの間の容量が低減され、第２の領域における第１の誘電体層の厚さが小さいためにフィールドプレートとチャネルとの間の容量が増加するので、半導体デバイスの寄生容量が低減され、高周波数における半導体デバイスの利得特性が向上する。加えて、この設計により、デバイス内部の電界応力がさらに再調整され得る。第１の領域における第１の誘電体層の厚さが大きいので、第２のゲート構造における電界ピークが弱まり、デバイスの全体的なロバスト性が向上する。

【0093】

本出願の実施形態において提供される半導体デバイスに基づいて、本出願の一実施形態は、電子デバイスをさらに提供する。電子デバイスは、回路基板と、回路基板に接続された半導体デバイスとを備える。半導体デバイスは、前述の明細書において提供された任意の半導体デバイスであり得る。回路基板は、プリント回路基板（printed circuit board、ＰＣＢ）であり得る。回路基板は、代替的に、フレキシブル回路基板（ＦＰＣ）などであってもよいことは明らかである。回路基板は、この実施形態において限定されない。任意選択で、電子デバイスは、コンピュータ、モバイル電話、タブレットコンピュータ、ウェアラブルデバイス、および車載デバイスなどの異なるタイプのユーザ機器または端末デバイスである。代替的に、電子デバイスは、基地局などのネットワークデバイスであり得る。

【0094】

任意選択で、電子デバイスは、パッケージ基板をさらに含む。パッケージ基板は、ソルダボールを使用することによってプリント回路基板（ＰＣＢ）に固定され、半導体デバイスは、ソルダボールを使用することによってパッケージ基板に固定される。

【0095】

本出願の別の態様は、コンピュータとともに使用するための非一時的コンピュータ可読記憶媒体をさらに提供する。コンピュータは、集積回路を作成するためのソフトウェアを有する。コンピュータ可読記憶媒体は、１つまたは複数のコンピュータ可読データ構造を記憶する。１つまたは複数のコンピュータ可読データ構造は、前述の明細書に提供された図のうちのいずれか１つに提供された集積回路を製造するための光学マスクデータを有する。

【0096】

本明細書における実施形態はすべて、漸進的に説明される。実施形態における同一または類似の部分については、これらの実施形態を参照されたい。各実施形態は、他の実施形態との相違点に着目している。

【0097】

上記は、本出願の特定の実装形態である。前述の実施形態は、本出願の技術的解決策を説明することを意図しているにすぎず、本出願を限定することを意図するものではないことを理解されたい。本出願は、前述の実施形態を参照して詳細に説明されているが、当業者は、本出願の実施形態の技術的解決策の範囲から逸脱することなく、前述の実施形態において説明された技術的解決策に対して依然として修正を行うことができ、またはそのいくつかの技術的特徴に対して同等の置換を行うことができることを理解すべきである。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【手続補正書】

【提出日】2023-06-26

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体デバイスであって、
基板であって、前記基板は第１の誘電体層を有し、第１の領域における前記第１の誘電体層の厚さは、前記第１の領域の外側の第２の領域における前記第１の誘電体層の厚さよりも大きい、基板と、
ゲートであって、前記ゲートは、前記基板上に位置し、前記第１の領域に位置し、前記ゲートは、前記基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、前記第１のゲート構造は、前記基板の前記表面に垂直な方向に前記第１の誘電体層を貫通し、前記第２のゲート構造は、前記第１の誘電体層の、前記基板から離れた側に形成され、前記第１の誘電体層の一部を覆う、ゲートと、
前記ゲートおよび前記第１の誘電体層を覆う第２の誘電体層と、
前記第２の誘電体層上に位置するフィールドプレートであって、前記フィールドプレートは、前記第１の領域および前記第２の領域の両方に配置される、フィールドプレートと
を備える半導体デバイス。

【請求項2】

前記基板に位置するソースおよびドレインをさらに備え、前記ゲートは、前記ソースと前記ドレインとの間に位置し、前記フィールドプレートは、前記基板の前記表面に垂直な方向において、前記ゲートの、前記ドレインに面する部分に面し、前記ドレインまで延在し、前記フィールドプレートの、前記第２の領域に位置する部分は、前記ソースに電気的に接続される、請求項１に記載の半導体デバイス。

【請求項3】

前記第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含み、
前記第１のサブフィルム層が前記基板を覆い、前記第２のサブフィルム層が前記第１のサブフィルム層上の前記第１の領域に位置するか、または前記第１のサブフィルム層が、前記基板上に位置し、前記第１の領域に位置し、前記第２のサブフィルム層が、前記第１のサブフィルム層と、前記第２の領域内にあり、前記第１のサブフィルム層の外側にある前記基板とを覆う、
請求項１または２に記載の半導体デバイス。

【請求項4】

前記第１のサブフィルム層および前記第２のサブフィルム層のうちの少なくとも一方の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである、請求項３に記載の半導体デバイス。

【請求項5】

前記基板は、ベースとエピタキシャル層とを含み、前記エピタキシャル層は、前記ゲートに面して配置され、前記ベースの材料は、窒化ガリウム、窒化アルミニウム、シリコン、炭化ケイ素、およびサファイアのうちの１つまたは複数であり、前記エピタキシャル層は、窒化ガリウム、窒化アルミニウムガリウム、窒化インジウムアルミニウム、窒化アルミニウム、および窒化スカンジウムアルミニウムのうちの１つまたは複数を含む、請求項１から４のいずれか一項に記載の半導体デバイス。

【請求項6】

前記ゲートおよび／または前記フィールドプレートの材料は、ニッケル、チタン、アルミニウム、パラジウム、白金、金、窒化チタン、窒化タンタル、および銅のうちの少なくとも１つである、請求項１から５のいずれか一項に記載の半導体デバイス。

【請求項7】

前記第２の誘電体層の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである、請求項１から６のいずれか一項に記載の半導体デバイス。

【請求項8】

半導体デバイスの製造方法であって、
基板を提供するステップと、
前記基板上に第１の誘電体層およびゲートを形成するステップであって、前記ゲートは、前記基板上に位置し、第１の領域に位置し、前記第１の領域における前記第１の誘電体層の厚さは、前記第１の領域の外側の第２の領域における前記第１の誘電体層の厚さよりも大きく、前記ゲートは、前記基板の表面に垂直な方向に接続された第１のゲート構造および第２のゲート構造を含み、前記第１のゲート構造は、前記基板の前記表面に垂直な方向に前記第１の誘電体層を貫通し、前記第２のゲート構造は、前記第１の誘電体層の、前記基板から離れた側に形成され、前記第１の誘電体層の一部を覆う、ステップと、
前記ゲートおよび前記第１の誘電体層を覆う第２の誘電体層を形成するステップと、
前記第２の誘電体層上にフィールドプレートを形成するステップであって、前記フィールドプレートは、前記第１の領域および前記第２の領域の両方に配置される、ステップと
を含む方法。

【請求項9】

前記基板にソースおよびドレインがさらに形成され、前記ゲートは、前記ソースと前記ドレインとの間に位置し、前記フィールドプレートは、前記基板の前記表面に垂直な方向において、前記ゲートの、前記ドレインに面する部分に面し、前記ドレインまで延在し、前記フィールドプレートの、前記第２の領域に位置する部分は、前記ソースに電気的に接続される、請求項８に記載の方法。

【請求項10】

前記第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含み、前記基板上に第１の誘電体層およびゲートを形成する前記ステップは、
前記基板上に前記第１のサブフィルム層および第２のサブ材料層を順次形成するステップと、
前記第１の領域内の前記第２のサブ材料層および前記第１のサブフィルム層をエッチングして、第１のビアを得るステップと、
前記第１のビアの内側に位置する前記第１のゲート構造と、前記第１のゲート構造に接続され、前記第１の誘電体層の前記一部を覆う前記第２のゲート構造とを形成するステップと、
前記第２のゲート構造をマスクとして使用することによって、前記第２のゲート構造の外側の前記第２のサブ材料層をエッチングして除去するステップであって、前記第１の領域に位置する前記第２のサブ材料層が、前記第２のサブフィルム層として使用される、ステップと
を含む、請求項８または９に記載の方法。

【請求項11】

前記基板上に第１の誘電体層およびゲートを形成する前記ステップは、
前記基板上に第１の誘電体層を形成するステップと、
前記第１の領域内の前記第１の誘電体層をエッチングして、第２のビアを得るステップと、
前記第２のビアの内側に位置する前記第１のゲート構造と、前記第１のゲート構造に接続され、前記第１の誘電体層の前記一部を覆う前記第２のゲート構造とを形成するステップと、
前記第１の領域の外側の前記第２の領域内の前記第１の誘電体層を薄化して、前記第１の誘電体層を形成するステップと
を含む、請求項８または９に記載の方法。

【請求項12】

前記第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含み、前記基板上に第１の誘電体層およびゲートを形成する前記ステップは、
前記基板上に第１のサブ材料層を形成するステップと、
前記第１の領域の外側の前記第２の領域内の前記第１のサブ材料層を除去し、前記第１の領域に位置する前記第１のサブ材料層を前記第１のサブフィルム層として使用するステップと、
前記第１のサブフィルム層および前記基板を覆う前記第２のサブフィルム層を形成するステップと、
前記第１の領域内の前記第２のサブフィルム層および前記第１のサブフィルム層をエッチングして、第３のビアを得るステップと、
前記第３のビアの内側に位置する前記第１のゲート構造と、前記第１のゲート構造に接続され、前記第１の誘電体層の前記一部を覆う前記第２のゲート構造とを形成するステップと
を含む、請求項８または９に記載の方法。

【請求項13】

前記第１の誘電体層は、第１のサブフィルム層および第２のサブフィルム層を含み、前記基板上に第１の誘電体層およびゲートを形成する前記ステップは、
二層フォトレジストパターニングプロセスを使用することによって、前記基板上の前記第１の領域に前記第１のサブフィルム層を形成するステップと、
前記第１のサブフィルム層および前記基板を覆う前記第２のサブフィルム層を形成するステップと、
前記第１の領域内の前記第２のサブフィルム層および前記第１のサブフィルム層をエッチングして、第３のビアを得るステップと、
前記第３のビアの内側に位置する前記第１のゲート構造と、前記第１のゲート構造に接続され、前記第１の誘電体層の前記一部を覆う前記第２のゲート構造とを形成するステップと
を含む、請求項８または９に記載の方法。

【請求項14】

前記第１のサブフィルム層および／または前記第２のサブフィルム層の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである、請求項１０、１２、および１３のいずれか一項に記載の方法。

【請求項15】

前記基板は、ベースとエピタキシャル層とを含み、前記ベースの材料は、窒化ガリウム、窒化アルミニウム、シリコン、炭化ケイ素、およびサファイアのうちの１つまたは複数であり、前記エピタキシャル層は、窒化ガリウム、窒化アルミニウムガリウム、窒化インジウムアルミニウム、窒化アルミニウム、および窒化スカンジウムアルミニウムのうちの１つまたは複数を含む、請求項８から１４のいずれか一項に記載の方法。

【請求項16】

前記ゲートおよび／または前記フィールドプレートの材料は、ニッケル、チタン、アルミニウム、パラジウム、白金、金、窒化チタン、窒化タンタル、および銅のうちの少なくとも１つである、請求項８から１５のいずれか一項に記載の方法。

【請求項17】

前記第２の誘電体層の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つである、請求項８から１６のいずれか一項に記載の方法。

【請求項18】

回路基板と、前記回路基板に接続された請求項１から７のいずれか一項に記載の半導体デバイスとを備える電子デバイス。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００７９

【補正方法】変更

【補正の内容】

【0079】

第１の誘電体層１１０およびゲート１２０を形成するさらに別の可能な方法では、第１の誘電体層は、第１のサブフィルム層１１２および第２のサブフィルム層１１３を含む。この場合、基板１００上に第１のサブ材料層１１１が堆積される。図１７を参照されたい。次いで、第１の領域の外側の第２の領域における第１のサブ材料層１１１が除去され、第１の領域における第１のサブ材料層１１１が第１のサブフィルム層１１２として使用される。図１９を参照されたい。第１のサブ材料層１１１の厚さ範囲は、２０ｎｍ～５００ｎｍであり、第１のサブ材料層１１１の材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、酸化アルミニウム、および酸化チタンのうちの少なくとも１つであり得る。第１のサブ材料層１１１は、フォトリソグラフィプロセスを使用することによってエッチングされ得る。エッチング方式は、異方性ドライエッチングまたはウェットエッチングであり得る。

【国際調査報告】