特表 2023-550855 半導体構造及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-06

(54)【発明の名称】半導体構造及びその製造方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20231129BHJP

   H01L 21/28 20060101ALI20231129BHJP

【ＦＩ】

H10B12/00 671A

H10B12/00 681B

H01L21/28 301S

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022539197

(86)(22)【出願日】2022-01-20

(85)【翻訳文提出日】2022-06-24

(86)【国際出願番号】 CN2022072992

(87)【国際公開番号】W WO2023070963

(87)【国際公開日】2023-05-04

(31)【優先権主張番号】202111243328.2

(32)【優先日】2021-10-25

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ジャン セミョン

(72)【発明者】

【氏名】ムン ジュンスク

(72)【発明者】

【氏名】シャオ デユアン

(72)【発明者】

【氏名】チン ジョ－ラン

【テーマコード（参考）】

4M104

5F083

【Ｆターム（参考）】

4M104AA01

4M104AA03

4M104AA05

4M104BB01

4M104BB04

4M104BB18

4M104BB20

4M104BB21

4M104BB22

4M104BB25

4M104BB26

4M104BB27

4M104BB28

4M104BB30

4M104CC01

4M104CC05

4M104DD84

4M104FF06

4M104FF11

4M104FF18

4M104GG16

4M104HH15

5F083AD06

5F083GA02

5F083GA03

5F083GA10

5F083GA25

5F083GA27

5F083HA06

5F083JA35

5F083JA37

5F083JA39

5F083JA40

(57)【要約】

本願の実施例は、半導体構造及びその製造方法を提供する。半導体構造は、間隔を取るように配置されるビットラインと半導体チャネルとを含む基板であって、ビットラインは、第１方向に沿って伸び、半導体チャネルは、ビットラインの一部の上面に位置し、且つビットラインの上面に垂直な方向に、半導体チャネルは、順に配列される第１領域、第２領域及び第３領域を含む、基板と、隣接するビットラインの間に位置し、且つ半導体チャネルの側壁に位置する誘電層と、第２領域の誘電層を取り囲み、且つ第２方向に沿って延びるゲート電極であって、第１方向と第２方向は異なる、ゲート電極と、半導体チャネルの上面に位置する金属半導体化合物層と、少なくとも金属半導体化合物層の側壁を取り囲む拡散遮断層と、同一のビットライン上での隣接する半導体チャネルの間に位置し、且つ隣接する誘電層上でのゲート電極と拡散遮断層を隔離する絶縁層と、を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体構造であって、
間隔を取るように配置されるビットラインと半導体チャネルとを含む基板であって、前記ビットラインは、第１方向に沿って伸び、前記半導体チャネルは、前記ビットラインの一部の上面に位置し、且つ前記ビットラインの上面に垂直な方向に、前記半導体チャネルは、順に配列される第１領域、第２領域及び第３領域を含む、基板と、
隣接する前記ビットラインの間に位置し、且つ前記半導体チャネルの側壁に位置する誘電層と、
前記第２領域の前記誘電層を取り囲み、且つ第２方向に沿って延びるゲート電極であって、前記第１方向と前記第２方向は異なる、ゲート電極と、
前記半導体チャネルの上面に位置する金属半導体化合物層と、
少なくとも前記金属半導体化合物層の側壁を取り囲む拡散遮断層と、
同一の前記ビットライン上での隣接する前記半導体チャネルの間に位置し、且つ隣接する前記誘電層上での前記ゲート電極と前記拡散遮断層を隔離する絶縁層と、を含む、半導体構造。

【請求項2】

前記金属半導体化合物層に、ドープ元素を有し、前記ドープ元素は、Ｐ型ドープ元素又はＮ型ドープ元素であることを特徴とする
請求項１に記載の半導体構造。

【請求項3】

前記半導体チャネルは、前記ドープ元素を有し、且つ前記金属半導体化合物層における前記ドープ元素の濃度は、前記半導体チャネルにおける濃度よりも大きいことを特徴とする
請求項２に記載の半導体構造。

【請求項4】

前記金属半導体化合物層の上面と前記拡散遮断層の上面は、面一となり、前記ビットラインの上面に垂直な方向に、前記金属半導体化合物層の長さは、前記拡散遮断層の長さ以下であることを特徴とする
請求項１に記載の半導体構造。

【請求項5】

前記金属半導体化合物層の上面と前記拡散遮断層の上面に位置する電気的接続層を更に含み、且つ前記絶縁層は、隣接する前記半導体チャネルの上面に位置する隣接する前記電気的接続層を隔離することを特徴とする
請求項１に記載の半導体構造。

【請求項6】

単一の前記ゲート電極は、前記第２方向に沿って伸び、且つ隣接する前記ビットライン上での隣接する前記半導体チャネルを取り囲み、単一の前記拡散遮断層は、単一の前記金属半導体化合物層のみを取り囲むことを特徴とする
請求項１に記載の半導体構造。

【請求項7】

前記絶縁層の底面に面する前記ビットラインに少なくとも位置する金属ケイ化物構造を更に含むことを特徴とする
請求項１に記載の半導体構造。

【請求項8】

前記絶縁層の両側に位置する前記半導体チャネルが前記絶縁層を指向する方向に沿って、前記金属ケイ化物構造の深さは、次第に大きくなることを特徴とする
請求項７に記載の半導体構造。

【請求項9】

前記半導体チャネルの側壁に平行な平面において、前記第１領域の前記半導体チャネルの断面面積は、前記第２領域の前記半導体チャネルの断面面積よりも大きいことを特徴とする
請求項１に記載の半導体構造。

【請求項10】

前記誘電層は、
隣接する前記ビットラインの間に位置し、且つ隣接する前記ビットライン上での前記第１領域の前記半導体チャネルの間に位置する第１誘電層と、
前記第１領域の前記半導体チャネルの側壁と前記第１領域の前記第１誘電層の側壁に位置する第２誘電層と、
前記第２領域と前記第３領域の前記半導体チャネルの側壁を取り囲む第３誘電層と、を含むことを特徴とする
請求項１に記載の半導体構造。

【請求項11】

前記ゲート電極は、前記第１誘電層の一部の上面と前記第２誘電層の一部の上面に少なくとも位置し、前記拡散遮断層は、前記第３誘電層の上面に位置することを特徴とする
請求項１０に記載の半導体構造。

【請求項12】

前記絶縁層は、
隣接する前記半導体チャネルの前記誘電層の間と前記ゲート電極の間に位置し、且つ前記第２方向に沿って延びる第１絶縁層であって、前記第１絶縁層の上面は、前記金属半導体化合物層の上面よりも低くない、第１絶縁層と、
前記ゲート電極の上面に位置し、且つ前記第１絶縁層と前記拡散遮断層との間に位置する第２絶縁層と、を含むことを特徴とする
請求項１に記載の半導体構造。

【請求項13】

半導体構造の製造方法であって、
基板を提供することであって、前記基板は、間隔を取るように配置されるビットラインと初期半導体チャネルとを含み、前記ビットラインは、第１方向に沿って伸び、前記初期半導体チャネルは、前記ビットラインの一部の上面に位置し、且つ前記ビットラインの上面に垂直な方向に、前記初期半導体チャネルは、順に配列される第１領域、第２領域及び初期第３領域を含む、ことと、
誘電層を形成することであって、前記誘電層は、隣接する前記ビットラインの間に位置し、且つ前記初期半導体チャネルの一部の側壁に位置する、ことと、
ゲート電極を形成することであって、前記ゲート電極は、前記第２領域の前記誘電層を取り囲み、且つ第２方向に沿って伸び、前記第１方向と前記第２方向は異なる、ことと、
拡散遮断層を形成することであって、前記拡散遮断層は、前記初期半導体チャネルの残りの側壁を取り囲み、且つ前記拡散遮断層と前記ゲート電極との間に間隔を有する、ことと、
前記初期半導体チャネルの上面に対して金属ケイ化処理を行い、前記初期第３領域の一部の前記初期半導体チャネルを金属半導体化合物層に変換し、残りの前記初期第３領域、前記第２領域、前記第３領域で半導体チャネルを構成することと、
絶縁層を形成することであって、前記絶縁層は、同一の前記ビットライン上での隣接する前記半導体チャネルの間に位置する、ことと、を含む、半導体構造の製造方法。

【請求項14】

前記拡散遮断層を形成した後、前記金属半導体化合物層を形成する前に、前記初期半導体チャネルの上面に対してドーピング処理を行い、前記初期第３領域の一部の前記初期半導体チャネルにドープ元素を有させることであって、前記ドープ元素は、Ｐ型ドープ元素又はＮ型ドープ元素である、ことを更に含むことを特徴とする
請求項１３に記載の製造方法。

【請求項15】

基板を提供するステップは、
初期基板を提供することであって、前記初期基板内に、前記第１方向に沿って延びる初期第１誘電層を有する、ことと、
前記初期基板と前記初期第１誘電層をパターン化し、間隔を取るように配置される前記ビットラインと前記初期半導体チャネル、及び隣接するビットラインの間に位置する前記初期第１誘電層を形成することであって、且つ前記初期第１誘電層の上面は、前記初期半導体チャネルの上面よりも低くなく、前記初期半導体チャネルの側壁、前記初期第１誘電層の側壁及び前記ビットラインの一部の上面により囲まれて溝を形成し、前記溝は、前記第２方向に沿って延びる、ことと、を含むことを特徴とする
請求項１３に記載の製造方法。

【請求項16】

前記誘電層、前記ゲート電極、前記拡散遮断層及び前記絶縁層を形成するステップは、
隣接する前記ビットラインの間及び隣接する前記ビットライン上での前記第１領域の前記半導体チャネルの間に、第１誘電層を形成することと、
前記第１領域の前記溝の側壁に第２誘電層を形成することと、
第１絶縁層を形成することであって、前記第１絶縁層は、前記溝内に位置し、且つ隣接する前記第２誘電層を隔離し、前記第１絶縁層の上面は、前記初期半導体チャネルの上面よりも低くない、ことと、
第３誘電層と第２絶縁層を形成することであって、前記第３誘電層は、前記第２領域の前記溝の側壁と前記初期第３領域の前記溝の一部の側壁に位置し、前記第２絶縁層は、前記第１絶縁層と前記第３誘電層との間に位置する、ことと、
前記初期第３領域の前記溝の残りの側壁に、拡散遮断層を形成し、前記第１誘電層、前記第２誘電層及び前記第３誘電層で前記誘電層を構成し、前記第１絶縁層と前記第２絶縁層で前記絶縁層を構成することと、を含むことを特徴とする
請求項１５に記載の製造方法。

【請求項17】

前記第１誘電層、前記第２誘電層及び前記第１絶縁層を形成するステップは、
前記溝の側壁に、初期第２誘電層を形成することであって、隣接する前記初期第２誘電層の間に第１間隔を有する、ことと、
前記第１間隔において、前記第１絶縁層を形成することと、
前記第１絶縁層をマスクとして前記初期第１誘電層と前記初期第２誘電層をエッチングし、前記第１誘電層と前記第２誘電層を形成することと、を含むことを特徴とする
請求項１６に記載の製造方法。

【請求項18】

前記第１絶縁層を形成する前に、前記初期第２誘電層を形成した後、前記初期第２誘電層から露出した前記ビットラインの一部の上面に対して金属ケイ化処理を行い、金属ケイ化物構造を形成することを特徴とする
請求項１７に記載の製造方法。

【請求項19】

前記第３誘電層、前記ゲート電極及び前記第２絶縁層を形成するステップは、
前記第２領域と前記初期第３領域の前記初期半導体チャネルの側壁に、初期第３誘電層を形成することであって、前記初期第３誘電層と前記第１絶縁層との間に、第２間隔を有する、ことと、
前記第２領域の前記第２間隔において、前記ゲート電極を形成することと、
残りの前記第２間隔において、前記第２絶縁層を形成することと、
前記第２絶縁層をマスクとして前記初期第３誘電層をエッチングし、前記第３誘電層を形成することと、
前記第３誘電層、前記第２絶縁層及び前記半導体チャネルにより、凹溝を囲んで形成し、前記凹溝を満たす前記拡散遮断層を形成することと、を含むことを特徴とする
請求項１６に記載の製造方法。

【請求項20】

前記絶縁層の上面は、前記金属半導体化合物層の上面よりも高く、前記絶縁層、前記金属半導体化合物層及び前記拡散遮断層により囲まれて貫通孔を形成し、前記製造方法は、前記貫通孔を満たす電気的接続層を形成することを更に含むことを特徴とする
請求項１３に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２１年１０月２５日に提出された、出願番号が２０２１１１２４３３２８．２である中国特許出願に基づく優先権を主張し、該中国特許出願の全内容が参照として本願に組み込まれる。

【0002】

本願の実施例は、半導体分野に関し、特に半導体構造及びその製造方法に関する。

【背景技術】

【0003】

ダイナミックメモリの集積密度がより高くなっていることに伴い、ダイナミックメモリアレイ構造におけるトランジスタの配置方式及びダイナミックメモリアレイ構造における機能デバイスのサイズを如何に縮小するかを検討すると同時に、サイズが小さい機能デバイスの電気学的性能を向上させる必要もある。

【0004】

垂直型ゲートオールアラウンド（ＧＡＡ：Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）トランジスタ構造をダイナミックメモリアクセストランジスタ（ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）として利用する時、それが占有する面積が４Ｆ２（Ｆ：所定のプロセス条件で取得可能な最小パターンサイズ）を達することができ、原則的には、より高い密度効率を実現できるが、隣接するトランジスタの間の間隔が小さいため、半導体チャネルに対してプロセス処理を行う時、隣接するトランジスタの間の絶縁層に影響を及ぼし、絶縁層の絶縁効果を低下させることが発生しやすく、それにより半導体構造の電気学的性能に影響を及ぼす。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本願の実施例は、半導体構造の電気学的性能の向上の課題に少なくとも有利である半導体構造及びその製造方法を提供する。

【課題を解決するための手段】

【0006】

本願の実施例の一態様によれば、半導体構造を提供する。前記半導体構造は、間隔を取るように（間隔を空けて。間隔を置いて）配置されるビットラインと半導体チャネルとを含む基板であって、前記ビットラインは、第１方向に沿って伸び、前記半導体チャネルは、前記ビットラインの一部の上面に位置し、且つ前記ビットラインの上面に垂直な方向に、前記半導体チャネルは、順に配列される第１領域、第２領域及び第３領域を含む、基板と、隣接する前記ビットラインの間に位置し、且つ前記半導体チャネルの側壁に位置する誘電層と、前記第２領域の前記誘電層を取り囲み、且つ第２方向に沿って延びるゲート電極であって、前記第１方向と前記第２方向は異なる、ゲート電極と、前記半導体チャネルの上面に位置する金属半導体化合物層と、少なくとも前記金属半導体化合物層の側壁を取り囲む拡散遮断層と、同一の前記ビットライン上での隣接する前記半導体チャネルの間に位置し、且つ隣接する前記誘電層上での前記ゲート電極と前記拡散遮断層を隔離する絶縁層と、を含む。

【0007】

いくつかの実施例において、前記金属半導体化合物層に、ドープ元素を有し、前記ドープ元素は、Ｐ型ドープ元素又はＮ型ドープ元素である。

【0008】

いくつかの実施例において、前記半導体チャネルは、前記ドープ元素を有し、且つ前記金属半導体化合物層における前記ドープ元素の濃度は、前記半導体チャネルにおける濃度よりも大きい。

【0009】

いくつかの実施例において、前記金属半導体化合物層の上面と前記拡散遮断層の上面は、面一となり、前記ビットラインの上面に垂直な方向に、前記金属半導体化合物層の長さは、前記拡散遮断層の長さ以下である。

【0010】

いくつかの実施例において、前記半導体構造は、前記金属半導体化合物層の上面と前記拡散遮断層の上面に位置する電気的接続層を更に含み、且つ前記絶縁層は、隣接する前記半導体チャネルの上面に位置する隣接する前記電気的接続層を隔離する。

【0011】

いくつかの実施例において、単一の前記ゲート電極は、前記第２方向に沿って伸び、且つ隣接する前記ビットライン上での隣接する前記半導体チャネルを取り囲み、単一の前記拡散遮断層は、単一の前記金属半導体化合物層のみを取り囲む。

【0012】

いくつかの実施例において、前記半導体構造は、前記絶縁層の底面に面する前記ビットラインに少なくとも位置する金属ケイ化物構造を更に含む。

【0013】

いくつかの実施例において、前記絶縁層の両側に位置する前記半導体チャネルが前記絶縁層を指向する方向に沿って、前記金属ケイ化物構造の深さは、次第に大きくなる。

【0014】

いくつかの実施例において、前記半導体チャネルの側壁に平行な平面において、前記第１領域の前記半導体チャネルの断面面積は、前記第２領域の前記半導体チャネルの断面面積よりも大きい。

【0015】

いくつかの実施例において、前記誘電層は、隣接する前記ビットラインの間に位置し、且つ隣接する前記ビットライン上での前記第１領域の前記半導体チャネルの間に位置する第１誘電層と、前記第１領域の前記半導体チャネルの側壁と前記第１領域の前記第１誘電層の側壁に位置する第２誘電層と、前記第２領域と前記第３領域の前記半導体チャネルの側壁を取り囲む第３誘電層と、を含む。

【0016】

いくつかの実施例において、前記ゲート電極は、前記第１誘電層の一部の上面と前記第２誘電層の一部の上面に少なくとも位置し、前記拡散遮断層は、前記第３誘電層の上面に位置する。

【0017】

いくつかの実施例において、前記絶縁層は、隣接する前記半導体チャネルの前記誘電層の間と前記ゲート電極の間に位置し、且つ前記第２方向に沿って延びる第１絶縁層であって、前記第１絶縁層の上面は、前記金属半導体化合物層の上面よりも低くない、第１絶縁層と、前記ゲート電極の上面に位置し、且つ前記第１絶縁層と前記拡散遮断層との間に位置する第２絶縁層と、を含む。

【0018】

本願の実施例の別の態様によれば、半導体構造の製造方法を更に提供する。前記方法は、基板を提供することであって、前記基板は、間隔を取るように配置されるビットラインと初期半導体チャネルとを含み、前記ビットラインは、第１方向に沿って伸び、前記初期半導体チャネルは、前記ビットラインの一部の上面に位置し、且つ前記ビットラインの上面に垂直な方向に、前記初期半導体チャネルは、順に配列される第１領域、第２領域及び初期第３領域を含む、ことと、誘電層を形成することであって、前記誘電層は、隣接する前記ビットラインの間に位置し、且つ前記初期半導体チャネルの一部の側壁に位置する、ことと、ゲート電極を形成することであって、前記ゲート電極は、前記第２領域の前記誘電層を取り囲み、且つ第２方向に沿って伸び、前記第１方向と前記第２方向は異なる、ことと、拡散遮断層を形成することであって、前記拡散遮断層は、前記初期半導体チャネルの残りの側壁を取り囲み、且つ前記拡散遮断層と前記ゲート電極との間に間隔を有する、ことと、前記初期半導体チャネルの上面に対して金属ケイ化処理を行い、前記初期第３領域の一部の前記初期半導体チャネルを金属半導体化合物層に変換し、残りの前記初期第３領域、前記第２領域、前記第３領域で半導体チャネルを構成することと、絶縁層を形成することであって、前記絶縁層は、同一の前記ビットライン上での隣接する前記半導体チャネルの間に位置する、ことと、を含む。

【0019】

いくつかの実施例において、前記拡散遮断層を形成した後、前記金属半導体化合物層を形成する前に、前記初期半導体チャネルの上面に対してドーピング処理を行い、前記初期第３領域の一部の前記初期半導体チャネルにドープ元素を有させることであって、前記ドープ元素は、Ｐ型ドープ元素又はＮ型ドープ元素である、ことを更に含む。

【0020】

いくつかの実施例において、基板を提供するステップは、初期基板を提供することであって、前記初期基板内に、前記第１方向に沿って延びる初期第１誘電層を有する、ことと、前記初期基板と前記初期第１誘電層をパターン化し、間隔を取るように配置される前記ビットラインと前記初期半導体チャネル、及び隣接するビットラインの間に位置する前記初期第１誘電層を形成することであって、且つ前記初期第１誘電層の上面は、前記初期半導体チャネルの上面よりも低くなく、前記初期半導体チャネルの側壁、前記初期第１誘電層の側壁及び前記ビットラインの一部の上面により囲まれて溝を形成し、前記溝は、前記第２方向に沿って延びる、ことと、を含む。

【0021】

いくつかの実施例において、前記誘電層、前記ゲート電極、前記拡散遮断層及び前記絶縁層を形成するステップは、隣接する前記ビットラインの間及び隣接する前記ビットライン上での前記第１領域の前記半導体チャネルの間に、第１誘電層を形成することと、前記第１領域の前記溝の側壁に第２誘電層を形成することと、第１絶縁層を形成することであって、前記第１絶縁層は、前記溝内に位置し、且つ隣接する前記第２誘電層を隔離し、前記第１絶縁層の上面は、前記初期半導体チャネルの上面よりも低くない、ことと、第３誘電層と第２絶縁層を形成することであって、前記第３誘電層は、前記第２領域の前記溝の側壁と前記初期第３領域の前記溝の一部の側壁に位置し、前記第２絶縁層は、前記第１絶縁層と前記第３誘電層との間に位置する、ことと、前記初期第３領域の前記溝の残りの側壁に、拡散遮断層を形成し、前記第１誘電層、前記第２誘電層及び前記第３誘電層で前記誘電層を構成し、前記第１絶縁層と前記第２絶縁層で前記絶縁層を構成することと、を含む。

【0022】

いくつかの実施例において、前記第１誘電層、前記第２誘電層及び前記第１絶縁層を形成するステップは、前記溝の側壁に、初期第２誘電層を形成することであって、隣接する前記初期第２誘電層の間に第１間隔を有する、ことと、前記第１間隔において、前記第１絶縁層を形成することと、前記第１絶縁層をマスクとして前記初期第１誘電層と前記初期第２誘電層をエッチングし、前記第１誘電層と前記第２誘電層を形成することと、を含む。

【0023】

いくつかの実施例において、前記第１絶縁層を形成する前に、前記初期第２誘電層を形成した後、前記初期第２誘電層から露出した前記ビットラインの一部の上面に対して金属ケイ化処理を行い、金属ケイ化物構造を形成する。

【0024】

いくつかの実施例において、前記第３誘電層、前記ゲート電極及び前記第２絶縁層を形成するステップは、前記第２領域と前記初期第３領域の前記初期半導体チャネルの側壁に、初期第３誘電層を形成することであって、前記初期第３誘電層と前記第１絶縁層との間に、第２間隔を有する、ことと、前記第２領域の前記第２間隔において、前記ゲート電極を形成することと、残りの前記第２間隔において、前記第２絶縁層を形成することと、前記第２絶縁層をマスクとして前記初期第３誘電層をエッチングし、前記第３誘電層を形成することと、前記第３誘電層、前記第２絶縁層及び前記半導体チャネルにより、凹溝を囲んで形成し、前記凹溝を満たす前記拡散遮断層を形成することと、を含む。

【0025】

いくつかの実施例において、前記絶縁層の上面は、前記金属半導体化合物層の上面よりも高く、前記絶縁層、前記金属半導体化合物層及び前記拡散遮断層により囲まれて貫通孔を形成し、前記製造方法は、前記貫通孔を満たす電気的接続層を形成することを更に含む。

【発明の効果】

【0026】

本願の実施例による技術案は少なくとも以下の利点を有する。

【0027】

上記技術案では、基板において、垂直型ＧＡＡトランジスタを形成し、ビットラインが、基板に埋め込まれ、且つ半導体チャネルの下方に位置するため、３Ｄスタック型半導体構造を構成することができ、半導体構造の集積密度の向上に有利である。そして、半導体チャネルのビットラインから離れる上面に金属半導体化合物層を有し、金属半導体化合物層が、金属化されていない半導体チャネルに比べて、相対的により小さい抵抗率を有するため、金属半導体化合物層は、遷移層として、半導体チャネルの上面と他の導電構造とのオーム接触を実現させ、半導体チャネルの上面と他の導電構造との接触抵抗を低減させ、半導体チャネルの電気学的性能を向上させることができる。なお、拡散遮断層は、少なくとも、前記金属半導体化合物層の側壁を取り囲むため、金属半導体化合物層と絶縁層とが、拡散遮断層により隔てられ、金属半導体化合物層における金属元素が絶縁層に拡散し、絶縁層の絶縁性能の低下を引き起こすことを防止することに有利である。従って、本願の実施例は、金属半導体化合物層により、半導体チャネルの上面と他の導電構造との接触抵抗を低減させると同時に、絶縁層の良好な絶縁性能を確保し、半導体構造の電気学的性能を向上させることに有利である。

【図面の簡単な説明】

【0028】

【図1】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図2】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図3】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図4】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図5】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図6】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図7】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図8】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図9】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図10】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図11】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図12】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図13】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図14】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図15】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図16】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【図17】本願の実施例による半導体構造の製造方法の各ステップに対応する構造概略図である。

【発明を実施するための形態】

【0029】

１つ又は複数の実施例は、それに対応する図面中のピクチャによって例示的に説明されるが、これらの例示的な説明は実施例の限定を構成するものではなく、特に明記がない限り、図面における図は、比例を制限するものではない。

【0030】

背景技術から分かるように、現在の半導体構造の電気学的性能が向上する必要がある。

【0031】

分析によれば、半導体チャネルと他の導電構造とのオーム接触を実現させるために、関連技術的手段を用いて、金属元素を半導体チャネルの端部にドーピングすることで、半導体チャネルの端部の抵抗率を低減させ、半導体チャネルの端部と他の導電構造とのオーム接触を実現させることが発見された。しかしながら、隣接する半導体チャネル間は、絶縁層により電気的絶縁を行う時、半導体チャネルにおける金属元素は、絶縁層に拡散し、絶縁層の絶縁効果を低下させ、それにより隣接する半導体チャネルの間の寄生容量を増大させ、半導体構造の電気学的性能を低下させる。

【0032】

本願の実施例は、半導体構造及びその製造方法を提供する。半導体構造において、半導体チャネルと他の導電構造とのオーム接触を実現させるために、半導体チャネルの上面に、遷移層とした金属半導体化合物層を有し、半導体チャネルの上面と他の導電構造とのオーム接触を実現させ、半導体チャネルの上面と他の導電構造との接触抵抗を低減させる。なお、金属半導体化合物層と絶縁層とが、拡散遮断層により隔てられ、金属半導体化合物層における金属元素が絶縁層に拡散することを防止することに有利である。従って、本願の実施例は、金属半導体化合物層により、半導体チャネルの上面と他の導電構造との接触抵抗を低減させると同時に、絶縁層の良好な絶縁性能を確保し、半導体構造の電気学的性能を向上させることに有利である。

【0033】

以下、図面を参照しながら、本願の各実施例について詳細に説明する。しかしながら、当業者であれば理解できるように、本願の各実施例において、読者が本願をよりよく理解するために多くの技術的詳細が提示されている。しかしながら、これらの技術的詳細や、以下の各実施例に基づく種々の変更や修正がなくても、本願において保護が要求される技術案を実現することができる。

【0034】

本願の実施例は、半導体構造を提供する。以下、図面を参照しながら、本願の実施例による半導体構造を詳しく説明する。図１から図３は、本願の実施例による半導体構造に対応する構造概略図である。ここで、図１は、本願の実施例による半導体構造の上面図であり、図２は、図１に示す半導体構造の、第１断面方向ＡＡ１に沿った断面図であり、図３は、図１に示す半導体構造の、第２断面方向ＢＢ１に沿った断面であり、図４は、半導体構造におけるゲート電極が半導体チャネルを取り囲むことと、拡散遮断層が金属半導体化合物層を取り囲むことと、の断面図である。

【0035】

図１から図４に示すように、半導体構造は、間隔を取るように配置されるビットライン１０１と半導体チャネル１０２とを含む基板１００であって、ビットライン１０１は、第１方向に沿って伸び、半導体チャネル１０２は、ビットライン１０１の一部の上面に位置し、且つビットライン１０１の上面に垂直な方向Ｚに、半導体チャネル１０２は、順に配列される第１領域Ｉ、第２領域ＩＩ及び第３領域ＩＩＩを含む、基板１００と、隣接するビットライン１０１の間に位置し、且つ半導体チャネル１０２の側壁に位置する誘電層１０３と、第２領域ＩＩの誘電層１０３を取り囲み、且つ第２方向Ｙに沿って延びるゲート電極１０４であって、第１方向Ｘと前記第２方向Ｙは異なる、ゲート電極１０４と、半導体チャネル１０２の上面に位置する金属半導体化合物層１０５と、少なくとも金属半導体化合物層１０５の側壁を取り囲む拡散遮断層１０６と、同一のビットライン１０１上での隣接する半導体チャネル１０２の間に位置し、且つ隣接する誘電層１０３上でのゲート電極１０４と拡散遮断層１０６を隔離する絶縁層１０７と、を含む。

【0036】

ここで、半導体チャネル１０２、第２領域ＩＩの半導体チャネル１０２の側壁を取り囲む誘電層１０３及びゲート電極１０４で、垂直なＧＡＡトランジスタを構成し、基板１００は、ベース１１０を含み、ビットライン１０１は、ベース１１０とＧＡＡトランジスタとの間に位置するため、３Ｄスタック型半導体構造を構成することができ、半導体構造の集積密度の向上に有利である。

【0037】

説明すべきことは、第１領域Ｉと第３領域ＩＩＩは、いずれもＧＡＡトランジスタのソース電極又はドレイン電極としてもよく、第２領域ＩＩは、ＧＡＡトランジスタの誘電層１０３とゲート電極１０４に対応する。

【0038】

いくつかの実施例において、引き続き図１を参照すると、第１方向Ｘが第２方向Ｙに垂直であるため、半導体チャネル１０２が４Ｆ２（Ｆ：所定のプロセス条件で取得可能な最小パターンサイズ）の配置方式となり、半導体構造の集積密度の向上に有利である。他の実施例において、第１方向と第２方向が交わり、両者間の夾角は、９０°ではなくてもよい。

【0039】

説明すべきことは、基板１００において、間隔を取るように配置される複数のビットライン１０１を有し、且つ各ビットライン１０１は、少なくとも１つの第１領域Ｉに接触してもよい。図１において、４つの互いに隔てられるビットライン１０１、及び各ビットライン１０１と４つの第１領域Ｉとの接触を例とする。実際の応用において、実際の電気学的需要に応じて、ビットライン１０１の数及び各ビットライン１０１に接触する第１領域Ｉの数を合理的に設定してもよい。

【0040】

以下、図１から図３を参照しながら、半導体構造を更に詳しく説明する。

【0041】

いくつかの実施例において、基板１００の材料のタイプは、元素半導体材料又は結晶型無機化合物半導体材料であってもよい。元素半導体材料は、シリコン又はゲルマニウムであってもよく、結晶型無機化合物半導体材料は、炭化ケイ素、ゲルマニウム化ケイ素、ヒ化ガリウム又はガリウム化インジウムなどであってもよい。

【0042】

いくつかの実施例において、基板１００は、ビットライン１０１と半導体チャネル１０２とを含み、且つ基板１００、ビットライン１０１及び半導体チャネル１０２は、同じ半導体元素を有してもよい。従って、半導体チャネル１０２とビットライン１０１は、同一のフィルム層構造で形成されてもよい。該フィルム層構造は、半導体元素で構成されるため、半導体チャネル１０２とビットライン１０１は、一体型構造となり、それにより、半導体チャネル１０２とビットライン１０１との界面状態の欠陥を改善し、半導体構造の電気学的性能を改善する。

【0043】

ここで、半導体元素は、シリコンと、炭素と、ゲルマニウムと、ヒ素と、ガリウムと、インジウムとのうちの少なくとも１つを含んでもよく、後続で、ビットライン１０１と半導体チャネル１０２がいずれもシリコン元素を含むことを例として例示的に説明する。

【0044】

いくつかの実施例において、半導体構造において、絶縁層１０７の底面に面するビットライン１０１中に少なくとも位置する金属ケイ化物構造１１１を更に含んでもよく、即ち、金属ケイ化物構造１１１は、第１絶縁層１１７の底面に面するビットライン１０１中に少なくとも位置する。

【0045】

金属ケイ化物構造１１１は、金属化されていない半導体材料に比べて、相対的に小さい抵抗率を有するため、半導体チャネル１０２に比べて、金属ケイ化物構造１１１を有するビットライン１０１の抵抗率はより小さく、それによりビットライン１０１自体の抵抗の低減に有利であり、且つビットライン１０１と第１領域Ｉの半導体チャネル１０２との接触抵抗を低減させ、更に、半導体構造の電気学的性能を改善する。なお、ビットライン１０１の抵抗率は、ベース１１０の抵抗率よりも小さい。

【0046】

説明すべきことは、いくつかの実施例において、第１領域Ｉの真下に位置するビットライン１０１の領域の材料は、半導体材料であってもよく、第１領域Ｉにより覆われていないビットライン１０１の一部の領域の材料は、金属ケイ化物である。理解できるように、デバイスのサイズの継続的な縮小又は製造プロセスパラメータの調整に伴い、第１領域Ｉの真下に位置するビットライン１０１の一部の領域の材料は、半導体材料であり、第１領域Ｉの真下に位置するビットライン１０１の他の領域の材料は、金属ケイ化物であってもよく、ここで、「他の領域」の位置は、「一部の領域」の外囲（外側）にある。

【0047】

例えば、図２を参照すると、ビットライン１０１における複数の金属ケイ化物構造１１１間は互いに連通してビットライン１０１の一部を形成し、且つ金属ケイ化物構造１１１は、部分的にビットライン１０１中に位置し、部分的に第１領域Ｉの半導体チャネル１０２中に位置してもよい。他の実施例において、同一のビットラインにおける複数の金属ケイ化物構造間は、互いに隔てられてもよい。

【0048】

図２において、楕円形と類似度した破線枠により限定された基板１００の領域を金属ケイ化物構造１１１とする。実際の応用において、隣接する金属ケイ化物構造１１１間の相互接触の領域の大きさを限定しない。他の実施例において、全ての厚さのビットラインは、金属ケイ化物構造１１１であってもよい。

【0049】

いくつかの実施例において、引き続き図２を参照すると、単一の金属ケイ化物構造１１１にとって、絶縁層１０７の両側に位置する半導体チャネル１０２が絶縁層１０７を指向する方向に沿って、即ち、Ｃ１とＣ２方向に沿って、金属ケイ化物構造１１１の深さは、次第に大きくなる。

【0050】

半導体元素がシリコンであることを例として、金属ケイ化物構造１１１の材料は、ケイ化コバルト、ケイ化ニッケル、ケイ化モリブデン、ケイ化チタン、ケイ化タングステン、ケイ化タンタル又はケイ化プラチナのうちの少なくとも１つを含む。

【0051】

いくつかの実施例において、半導体チャネル１０２において、ドープ元素を有してもよい。これは、半導体チャネル１０２の導電性の向上に有利であり、それにより第１領域Ｉと第３領域ＩＩＩとの間の導通電圧の低減、即ち、ＧＡＡトランジスタにおけるソース電極とドレイン電極との間の導通電圧の低減に有利である。ここで、ドープ元素は、Ｐ型ドープ元素又はＮ型ドープ元素であり、具体的には、Ｎ型ドープ元素は、ヒ素元素、リン元素又はアンチモンのうちの少なくとも１つであってもよく、Ｐ型ドープ元素は、ホウ素元素、インジウム元素又はガリウム元素のうちの少なくとも１つであってもよい。

【0052】

いくつかの実施例において、ＧＡＡトランジスタは、無接合トランジスタであってもよく、即ち、第１領域Ｉ、第２領域ＩＩ及び第３領域ＩＩＩにおけるドープ元素のタイプは同じである。ここで、「無接合」とは、ＰＮ接合がないことであり、即ち、第１領域Ｉ、第２領域ＩＩ及び第３領域ＩＩＩにおけるドープ元素のドーピング濃度が同じである。その利点は、以下を含む。一方では、第１領域Ｉと第３領域ＩＩＩに対して更なるドーピングを行う必要がなく、それにより第１領域Ｉと第３領域ＩＩＩのドーピングプロセスを制御しにくいという問題を避ける。特に、トランジスタサイズが更に小さくなることに伴い、第１領域Ｉと第３領域ＩＩＩに対して更なるドーピングを行うと、ドーピング濃度を更に制御しにくい。他方では、デバイスが無接合トランジスタであるため、超急峻ソースドレイン濃度勾配ドーピングプロセスを利用してナノスケール範囲内に超急峻ＰＮ接合を製作することを避けることに有利である。従って、ドーピングの突然変化による閾値電圧ドリフトとドレイン電流の増加などの問題を避けることができ、更に、ショートチャネル効果の抑制に有利であるため、半導体構造の集積密度と電気学的性能の更なる向上に寄与する。理解できるように、ここの更なるドーピングは、第１領域Ｉと第３領域ＩＩＩのドープ元素のタイプと第２領域ＩＩのドープ元素のタイプを異ならせるために行われるドーピングである。

【0053】

引き続き図２と図３を参照すると、半導体チャネル１０２の側壁に垂直な平面において、第１領域Ｉの半導体チャネル１０２の断面面積は、第２領域ＩＩの半導体チャネル１０２の断面面積よりも大きい。

【0054】

ここで、第２領域ＩＩの半導体チャネル１０２の断面面積は、第１領域Ｉの半導体チャネル１０２の断面面積よりも小さく、第２領域ＩＩの半導体チャネル１０２は、ＧＡＡトランジスタのチャネル領域としてもよく、従って、断面面積がより小さいチャネル領域の形成に有利であり、チャネル領域の側壁を取り囲むゲート電極１０４の、チャネル領域に対する制御能力の向上に有利であり、それによりＧＡＡトランジスタの導通又は遮断の制御がより容易である。

【0055】

図２と図３を参照すると、誘電層１０３は、隣接するビットライン１０１の間に位置し、且つ隣接するビットライン１０１上での第１領域Ｉの半導体チャネル１０２の間に位置する第１誘電層１１３と、第１領域区Ｉの半導体チャネル１０２の側壁と第１領域１の第１誘電層１１３の側壁に位置する第２誘電層１２３と、第２領域ＩＩと第３領域ＩＩＩの半導体チャネル１０２の側壁を取り囲む第３誘電層１３３と、を含んでもよい。

【0056】

ここで、隣接するビットライン１０１の間に位置する第１誘電層１１３は、隣接するビットライン１０１の間の電気的絶縁を実現させるためのものであり、隣接するビットライン１０１上での第１領域Ｉの半導体チャネル１０２の間に位置する第１誘電層１１３、第２誘電層１２３及び絶縁層１０７は、共同で働き、第１方向Ｘに沿って隔てられ、及び／又は、第２方向Ｙに沿って隔てられる第１領域Ｉの半導体チャネル１０２の間の電気的絶縁を実現させるためのものであり、第２領域ＩＩの半導体チャネル１０２の側壁を取り囲む第３誘電層１３３は、後続で形成されるゲート電極１０４と第２領域ＩＩの半導体チャネル１０２との間のゲート電極誘電層としてもよく、第３領域ＩＩＩの半導体チャネル１０２の側壁を取り囲む第３誘電層１３３と絶縁層１０７は、共同で働き、第１方向Ｘ沿って隔てられ、及び／又は、第２方向Ｙに沿って隔てられる第３領域ＩＩＩの半導体チャネル１０２の間の電気的絶縁を実現させるためのものである。

【0057】

いくつかの実施例において、第３誘電層１３３は更に、第２誘電層１２３の一部の側壁に位置してもよく、これは、ゲート電極１０４と半導体チャネル１０２との絶縁を更に確保することに有利である。

【0058】

いくつかの実施例において、第１誘電層１１３の材料と第２誘電層１２３の材料は同じであり、更に、第１誘電層１１３の材料と第２誘電層１２３の材料はいずれもシリコン酸化物であってもよい。別のいくつかの実施例において、第３誘電層１３３の材料、第２誘電層１２３の材料及び第１誘電層１１３の材料はいずれも同じであってもよい。またいくつかの実施例において、第３誘電層１３３の材料は、第２誘電層１２３の材料及び第１誘電層１１３の材料と異なってもよく、第３誘電層１３３の材料、第２誘電層１２３の材料及び第１誘電層１１３の材料がいずれも絶縁効果の高い材料であることを満たせばよい。

【0059】

いくつかの実施例において、図４を参照すると、単一のゲート電極１０４は、第２方向Ｙに沿って伸び、且つ隣接するビットライン１０１上での隣接する半導体チャネル１０２を取り囲み、単一の拡散遮断層１０６は、単一の金属半導体化合物層１０５のみを取り囲む。いくつかの実施例において、第３誘電層１３３の、ベース１１０への正投影は、拡散遮断層１０６の、ベース１１０への正投影と重なり合ってもよい。

【0060】

ここで、第２方向Ｙに沿って、単一のゲート電極１０４は、複数の半導体チャネル１０２を取り囲んでもよく、且つゲート電極１０４とこれら複数の半導体チャネル１０２との間に、いずれも、第３誘電層１３３を有し、隣接する拡散遮断層１０６の間は、第二絶縁層１２７により隔てられてもよい。

【0061】

ここで、ゲート電極１０４の材料は、多結晶シリコン、窒化チタン、銅又はタングステンのうちの少なくとも１つを含み、拡散遮断層１０６の材料は、窒化チタンであってもよい。

【0062】

いくつかの実施例において、半導体チャネル１０２の側壁に垂直な平面において、第１領域Ｉの半導体チャネル１０２の断面面積が第２領域ＩＩの半導体チャネル１０２の断面面積よりも大きく、且つ誘電層１０３が第１誘電層１１３、第２誘電層１２３及び第３誘電層１３３を含むと、ゲート電極１０４は、第１誘電層１１３の一部の上面と第２誘電層１２３の一部の上面に少なくとも位置し、拡散遮断層１０６は、第３誘電層１３３の上面に位置する。

【0063】

ここで、拡散遮断層１０６は、金属半導体化合物層１０５の側壁を取り囲む。これは、金属半導体化合物層１０５における金属元素が絶縁層１０７に拡散することを防止し、絶縁層１０７の良好な絶縁性能を確保することに有利である。なお、拡散遮断層１０６は、第３誘電層１３３の上面に位置する。これは、更に、拡散遮断層１０６の上面に位置する他の導電構造における関連導電元素が第３誘電層１３３に拡散することを避け、第３誘電層１３３の良好な絶縁性能を確保することもできる。

【0064】

いくつかの実施例において、拡散遮断層１０６の、ベース１１０への正投影は、第３誘電層１３３の、ベース１１０への正投影を覆ってもよい。これは、拡散遮断層１０６の上面に位置する他の導電構造における関連導電元素が第３誘電層１３３に拡散することをより全面的に阻止することに有利である。

【0065】

他の実施例において、誘電層が第１誘電層、第２誘電層及び第３誘電層を含む時、半導体チャネルの側壁に垂直な平面において、第１領域の半導体チャネルの断面面積が第２領域の半導体チャネルの断面面積に等しければ、第３誘電層とゲート電極は、共同で第２誘電層の上面を覆う。

【0066】

なお、金属半導体化合物層１０５は、金属化されていない半導体材料に比べて、相対的に小さい抵抗率を有するため、半導体チャネル１０２に比べて、金属半導体化合物層１０５の抵抗率はより小さい。金属半導体化合物層１０５の上面に電気的接続層１８を有すると、金属半導体化合物層１０５を遷移層として半導体チャネル１０２の上面と電気的接続層１０８との間にオーム接触を構成することに有利であり、電気的接続層１０８と半導体材料の直接接触によるショットキーバリア接触の形成を避ける。オーム接触は、半導体チャネル１０２の上面と電気的接続層１０８との間の接触抵抗の低減に有利であり、それにより半導体構造が作動する時のエネルギー消費を低減させ、且つＲＣ遅延効果を改善し、半導体構造の電気学的性能を向上させることができる。ここで、金属半導体化合物層１０５の材料は、ケイ化コバルト、ケイ化ニッケル、ケイ化モリブデン、ケイ化チタン、ケイ化タングステン、ケイ化タンタル又はケイ化プラチナのうちの少なくとも１つを含む。

【0067】

いくつかの実施例において、金属半導体化合物層１０５において、ドープ元素を有してもよく、ドープ元素は、Ｐ型ドープ元素又はＮ型ドープ元素である。このように、金属半導体化合物層１０５自体の導電性を更に向上させることに有利である。

【0068】

なお、金属半導体化合物層１０５においてドープ元素を有する上で、半導体チャネル１０２において、金属半導体化合物層１０５におけるタイプと同じであるドープ元素を有してもよく、且つ金属半導体化合物層１０５におけるドープ元素の濃度は、半導体チャネル１０２における濃度よりも大きい。このように、半導体チャネル１０２自体の導電性を向上させると同時に、金属半導体化合物層１０５と半導体チャネル１０２との間の接触抵抗を更に低減することに有利である。

【0069】

いくつかの実施例において、金属半導体化合物層１０５の上面と拡散遮断層１０６の上面は、面一となってもよく、ビットライン１０１の上面に垂直な方向Ｚに、金属半導体化合物層１０５の長さは、拡散遮断層１０６の長さ以下であってもよい。このように、拡散遮断層１０６は、少なくとも、金属半導体化合物層１０５全体の側壁を含んでもよい。拡散遮断層１０６の、拡散防止役割を果たす総面積を増大し、金属半導体化合物層１０５における金属元素が絶縁層１０７に拡散することを防止する効果を向上させる。なお、拡散遮断層１０６の長さは、金属半導体化合物層１０５の長さよりも大きく、即ち、拡散遮断層１０６は、更に、一部の半導体チャネル１０２の側壁を取り囲む。これは、半導体チャネル１０２におけるドープ元素が絶縁層１０７に拡散することを防止することに有利である。

【0070】

ここで、ビットライン１０１の上面に垂直な方向Ｚに、金属半導体化合物層１０５の長さと拡散遮断層１０６の長さとの比は、０．８～１．２であってもよい。このように、拡散遮断層１０６とゲート電極１０４との間に適切なピッチを有することを確保することに有利であり、拡散遮断層１０６とゲート電極１０４との間に寄生容量を発生することを避ける。

【0071】

いくつかの実施例において、絶縁層１０７は、隣接する半導体チャネル１０２の誘電層１０３の間とゲート電極１０４の間に位置し、且つ第２方向Ｙに沿って延びる第１絶縁層１１７であって、第１絶縁層１１７の上面は、金属半導体化合物層１０５の上面よりも低くない、第１絶縁層１１７と、ゲート電極１０４の上面に位置し、且つ第１絶縁層１１７と拡散遮断層１０６との間に位置する第２絶縁層１２７と、を含む。

【0072】

ここで、第１絶縁層１１７と第２絶縁層１２７は、共同で働き、隣接する半導体チャネル１０２の間の電気的絶縁及び隣接するゲート電極１０４の間の電気的絶縁を実現させるためのものである。なお、ゲート電極１０４の上面に位置する第２絶縁層１２７は、ゲート電極１０４と他の導電構造との電気的絶縁を実現させることができる。

【0073】

いくつかの実施例において、半導体構造は、金属半導体化合物層１０５の上面と拡散遮断層１０６の上面に位置する電気的接続層１０８を更に含み、且つ絶縁層１０７は、隣接する半導体チャネル１０２の上面に位置する隣接する電気的接続層１０８を隔離する。

【0074】

ここで、電気的接続層１０８は、半導体チャネル１０２とコンデンサ構造（図示されず）との電気的接続を実現させるためのものであってもよい。

【0075】

要するに、金属半導体化合物層１０５が、金属化されていない半導体チャネル１０２に比べて、相対的により小さい抵抗率を有するため、金属半導体化合物層１０５により、半導体チャネル１０２の上面と他の導電構造、例えば電気的接続層１０８とのオーム接触を実現させ、半導体チャネル１０２の上面と電気的接続層１０８との接触抵抗を低減させ、半導体チャネル１０２の電気学的性能を向上させることができる。なお、金属半導体化合物層１０５と絶縁層１０７とが、拡散遮断層１０６により隔てられ、金属半導体化合物層１０５における金属元素が絶縁層１０７に拡散し、絶縁層１０７の絶縁性能の低下を引き起こすことを防止することに有利である。従って、本願の実施例は、金属半導体化合物層１０５により、半導体チャネル１０２の上面と電気的接続層１０８との接触抵抗を低減させると同時に、絶縁層１０７の良好な絶縁性能を確保し、半導体構造の電気学的性能を向上させることに有利である。

【0076】

本願の別の実施例は、上記半導体構造の形成に用いられる半導体構造の製造方法を更に提供する。

【0077】

図１から図１７は、本願の実施例による半導体構造の製造方法における各ステップに対応する断面構造概略図である。以下、図面を参照しながら、本願の実施例による半導体構造の製造方法を詳しく説明し、上記実施例と同じ又は該当する部分は、以下において詳しく説明しない。

【0078】

説明すべきことは、半導体構造の製造方法のステップの説明及び指示を容易にするために、本実施例における図１から図１７は、いずれも、半導体構造の局所的構造概略図である。

【0079】

ここで、図７は、図６に示す構造の、第１断面方向ＡＡ１に沿った断面概略図と第２断面方向ＢＢ１に沿った断面概略図である。説明すべきことは、後続で、記述の必要に応じて、第１断面方向ＡＡ１に沿った断面概略図と第２断面方向ＢＢ１に沿った断面概略図とのうちの１つ又は両者を設定する。

【0080】

図５から図７を参照すると、基板１００を提供し、基板１００は、間隔を取るように配置されるビットライン１０１と初期半導体チャネル１１２とを含み、ビットライン１０１は、第１方向Ｘに沿って伸び、初期半導体チャネル１０２は、ビットライン１０１の一部の上面に位置し、且つビットライン１０１の上面に垂直な方向Ｚに、初期半導体チャネル１１２は、順に配列される第１領域Ｉ、第２領域ＩＩ及び初期第３領域ＩＶを含み、誘電層１０３を形成し、誘電層１０３は、隣接するビットライン１０１の間に位置し、且つ初期半導体チャネル１１２の一部の側壁に位置する。

【0081】

説明すべきことは、初期半導体チャネル１１２の第１領域Ｉ、第２領域ＩＩは、後続の半導体チャネルの第１領域と第２領域であり、初期半導体チャネル１１２の初期第３領域ＩＶは、後続で半導体チャネルの第３領域と金属半導体化合物層を形成するために準備を行う。理解できるように、第１領域Ｉと後続で形成される第３領域はいずれも、後続で形成される、半導体チャネルを有するＧＡＡトランジスタのソース電極又はドレイン電極としてもよく、第２領域ＩＩは、後続で形成されるＧＡＡトランジスタの誘電層とゲート電極に対応する。

【0082】

いくつかの実施例において、基板１００を提供することは、以下のステップを含んでもよい。

【0083】

図５を参照すると、初期基板１２０を提供し、初期基板１２０内に、第１方向Ｘに沿って延びる初期第１誘電層１４３を有する。図６から図７を参照すると、初期基板１２０と初期第１誘電層１４３をパターン化し、間隔を取るように配置されるビットライン１０１と初期半導体チャネル１１２、及び隣接するビットライン１０１の間に位置する初期第１誘電層１４３を形成し、且つ初期第１誘電層１４３の上面は、初期半導体チャネル１１２の上面よりも低くなく、初期半導体チャネル１１２の側壁、初期第１誘電層１４３の側壁及びビットライン１０１の一部の上面は、溝１０９を囲んで形成し、溝１０９は、第２方向Ｙに沿って延びる。

【0084】

ここで、初期基板１２０の材料のタイプは、元素半導体材料又は結晶型無機化合物半導体材料であってもよい。元素半導体材料は、シリコン又はゲルマニウムであってもよく、結晶型無機化合物半導体材料は、炭化ケイ素、ゲルマニウム化ケイ素、ヒ化ガリウム又はガリウム化インジウムなどであってもよい。初期基板１２０は、ビットライン１０１と初期半導体チャネル１１２を形成するための基礎であり、且つ初期基板１２０と初期第１誘電層１４３をパターン化してビットライン１０１と初期半導体チャネル１１２を形成すると同時に、ベース１１０を更に形成する。

【0085】

ここで、初期基板１２０と初期第１誘電層１４３をパターン化する方法は、セルフアライン多重パターニング技術（ＳＡＱＰ：Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）又はセルフアライン二重パターニング技術（ＳＡＤＰ：Ｓｅｌｆ－ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）を含む。

【0086】

いくつかの実施例において、初期基板１２０に対してドーピング処理及びアニーリング処理を行い、初期基板１２０内に、Ｎ型ドープ元素又はＰ型ドープ元素をドーピングしてもよい。これは、初期基板１２０を基礎として形成される初期半導体チャネル１０２の導電性の向上に有利であり、それにより第１領域Ｉと初期第３領域ＩＩＩとの間の導通電圧の低減、即ち、後続で形成されるＧＡＡトランジスタにおけるソース電極とドレイン電極との導通電圧の低減に有利である。なお、初期基板１２０にＮ型ドープ元素又はＰ型ドープ元素をドーピングすることで、初期基板１２０を基礎として形成されるビットライン１０１の導電性を向上させることに有利であり、それにより第１領域Ｉとビットライン１０１との間の接触抵抗を低減させ、半導体構造の電気学的性能を向上させる。

【0087】

ここで、ドープ元素は、Ｐ型ドープ元素又はＮ型ドープ元素であり、具体的には、Ｎ型ドープ元素は、ヒ素元素、リン元素又はアンチモンのうちの少なくとも１つであってもよく、Ｐ型ドープ元素は、ホウ素元素、インジウム元素又はガリウム元素のうちの少なくとも１つであってもよい。

【0088】

図８から図１７を参照すると、ゲート電極１０４を形成し、ゲート電極１０４は、第２領域ＩＩの誘電層１０３を取り囲み、且つ第２方向Ｙに沿って伸び、第１方向Ｘと第２方向Ｙは異なる。拡散遮断層１０６を形成し、拡散遮断層１０６は、初期半導体チャネル１１２の残りの側壁を取り囲み、且つ拡散遮断層１０６とゲート電極１０４との間に間隔を有する。初期半導体チャネル１１２の上面に対して金属ケイ化処理を行い、初期第３領域ＩＶの一部の初期半導体チャネル１１２を金属半導体化合物層１０５に変換し、残りの初期第３領域ＩＶ、第２領域ＩＩ、第３領域ＩＩＩで半導体チャネル１０２を構成する。絶縁層１０７を形成し、絶縁層１０７は、同一のビットライン１０１上での隣接する半導体チャネル１０２の間に位置する。

【0089】

いくつかの実施例において、金属ケイ化処理により、金属半導体化合物層１０５を形成するステップは、初期半導体チャネル１１２の上面に第１金属層（図示されず）を形成し、第１金属層は、金属半導体化合物層１０５に対して金属元素を提供する。ここで、第１金属層の材料は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル又はプラチナのうちの少なくとも１つを含む。

【0090】

いくつかの実施例において、初期半導体チャネル１１２側壁、初期第１誘電層１４３側壁及びビットライン１０１の一部の上面が溝１０９を囲んで形成する時、誘電層１０３、ゲート電極１０４、拡散遮断層１０６及び絶縁層１０７を形成することは、以下のステップを含んでもよい。

【0091】

図８から図１０を参照すると、隣接するビットライン１０１の間及び隣接するビットライン１０１上での第１領域Ｉの半導体チャネル１０２の間に、第１誘電層１１３を形成し、第１領域Ｉの溝１０９の側壁に第２誘電層１２３を形成し、第１絶縁層１１７を形成し、第１絶縁層１１７は、溝１０９内に位置し、且つ隣接する第２誘電層１２３を隔離し、第１絶縁層１１７の上面は、初期半導体チャネル１１２の上面よりも低くない。

【0092】

ここで、第１絶縁層１１７の上面は、初期半導体チャネル１１２の上面よりも低くないことは、後続で、第１絶縁層１１７、第２領域ＩＩ及び第３領域ＩＩＩの半導体チャネル１０２の間に第２間隔を形成することに有利である。後続で、セルフアラインの方式で、第２間隔において、サイズが精確である（サイズ精度が高い）ゲート電極を形成することができ、エッチングプロセスを必要とせず、サイズ精度が高いゲート電極を形成することができ、ゲート電極の形成ステップを簡略化することに有利であり、且つ第２間隔のサイズを調整することで、サイズが小さいゲート電極を得ることができる。

【0093】

いくつかの実施例において、第１誘電層１１３、第２誘電層１２３及び第１絶縁層１１７を形成することは、以下のステップを含んでもよい。

【0094】

図８を参照すると、溝１０９（図７を参照する）の側壁に、初期第２誘電層１５３を形成し、隣接する初期第２誘電層１５３の間に第１間隔１１９を有する。いくつかの実施例において、以下のプロセスステップを用いて初期第２誘電層１５３を形成してもよい。堆積プロセスを行い、半導体チャネル１０２の上面と露出部の全ての側壁を覆う表面を形成し、更に、初期第１誘電層１４３の露出部の上面と側壁に形成される。ここで、初期第２誘電層１５３の材料は、シリコン酸化物を含む。

【0095】

図８と図９を参照すると、第１間隔１１９において第１絶縁層１１７を形成する。いくつかの実施例において、以下のプロセスステップを用いて第１絶縁層１１７を形成してもよい。初期第２誘電層１５３の上面を覆って第１間隔１１９を満たす第１絶縁膜を形成し、第１絶縁膜に対して化学機械的平坦化処理を行い、初期第２誘電層１５３を露出させ、残りの第１絶縁膜を第１絶縁層１１７とする。ここで、第１絶縁層１１７の材料は、窒化ケイ素を含む。

【0096】

ここで、初期第１誘電層１４３の材料と初期第２誘電層１５３の材料が同じであり、後続で同一の除去ステップによって、一部の第１誘電層１４３と一部の初期第２誘電層１５３を除去し、第２間隔を形成することに有利である。

【0097】

いくつかの実施例において、引き続き図８を参照すると、第１絶縁層１１７を形成する前に、初期第２誘電層１５３を形成した後、初期第２誘電層１５３から露出したビットライン１０１の一部の上面に対して金属ケイ化処理を行い、金属ケイ化物構造１１１を形成する。

【0098】

ここで、金属ケイ化物構造１１１は、金属化されていない半導体材料に比べて、相対的に小さい抵抗率を有するため、半導体チャネル１０２に比べて、金属ケイ化物構造１１１を有するビットライン１０１の抵抗率はより小さく、それによりビットライン１０１自体の抵抗の低減に有利であり、且つビットライン１０１と第１領域Ｉの半導体チャネル１０２との接触抵抗を低減させ、更に、半導体構造の電気学的性能を改善する。

【0099】

いくつかの実施例において、初期第２誘電層１５３から露出したビットライン１０１の一部の上面に対して金属ケイ化処理を行うステップは、ビットライン１０１の露出した上面に第２金属層（図示されず）を形成することであって、第２金属層は、金属ケイ化物構造１１１に対して金属元素を提供する、ことを含んでもよい。ここで、第２金属層の材料は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル又はプラチナのうちの少なくとも１つを含む。

【0100】

他の実施例において、ビットラインの露出した上面に対して金属ケイ化処理を行わず、ビットラインの露出した上面に第１絶縁層を直接的に形成してもよい。

【0101】

続いて、図１０を参照すると、第１絶縁層１１７をマスクとして初期第１誘電層１４３と初期第２誘電層１５３をエッチングし、第１誘電層１１３と第２誘電層１２３を形成する。

【0102】

ここで、初期第１誘電層１４３と初期第２誘電層１５３をエッチングするステップにおいて、半導体チャネル１０２の上面を更に露出させる。これは、後続で半導体チャネル１０２の上面に対して金属ケイ化処理を行い、金属半導体化合物層を形成することを容易にする。

【0103】

図１１から図１７を参照すると、第３誘電層１３３と第２絶縁層１２７を形成し、第３誘電層１３３は、第２領域ＩＩの溝１０９の側壁と初期第３領域ＩＶの溝１０９の一部の側壁に位置し、第２絶縁層１２７は、第１絶縁層１１７と第３誘電層１３３との間に位置し、初期第３領域ＩＶの溝１０９の残りの側壁に、拡散遮断層１０６を形成し、第１誘電層１１３、第２誘電層１２３及び第３誘電層１３３で誘電層１０３を構成し、第１絶縁層１１７と第２絶縁層１２７で前記絶縁層を構成する。

【0104】

いくつかの実施例において、第３誘電層１３３、ゲート電極１０４及び第２絶縁層１２７を形成するステップは、以下のステップを含んでもよい。

【0105】

図１３を参照すると、第２領域ＩＩと初期第３領域ＩＶの初期半導体チャネル１１２の側壁に、初期第３誘電層１６３を形成し、初期第３誘電層１６３と第１絶縁層１１７との間に、第２間隔１２９を有する。いくつかの実施例において、以下のプロセスステップを用いて初期第３誘電層１６３を形成してもよい。露出した第２領域ＩＩと初期第３領域ＩＶの初期半導体チャネル１１２の表面に対して熱酸化処理を行い、初期第３誘電層１６３を形成する。ここで、初期第３誘電層１６３の材料は、シリコン酸化物である。他の実施例において、堆積プロセスにより、第２領域と初期第３領域の初期半導体チャネルの表面を覆う初期第３誘電層を形成してもよい。

【0106】

図１２から図１３を参照すると、第２領域ＩＩの第２間隔１２９（図１１を参照する）において、ゲート電極１０４を形成する。ここで、ゲート電極１０４を形成するステップは、以下を含んでもよい。図１２を参照すると、初期ゲート電極１１４を形成し、初期ゲート電極１１４は、第２間隔１２９を満たし、且つ初期第３誘電層１６３の上面に位置する。図１３を参照すると、初期第３領域ＩＶの半導体チャネル１０２の側壁を取り込んで初期第３誘電層１６３の上面に位置する初期ゲート電極１１４をエッチングにより除去し、残りの初期ゲート電極１１４をゲート電極１０４とする。従って、ゲート電極１０４は、第２領域ＩＩの半導体チャネル１０２の側壁のみを取り囲む。

【0107】

図１４を参照すると、残りの第２間隔１２９において、第２絶縁層１２７を形成する。いくつかの実施例において、以下のプロセスステップを用いて第２絶縁層１２７を形成してもよい。堆積プロセスを行い、残りの第２間隔１２９（図１１を参照する）を満たし、且つ初期第３誘電層１６３の上面を覆う第２絶縁膜を形成し、第２絶縁膜と第１絶縁層１１７に対して化学機械的研磨を行い、初期第３誘電層１６３を露出させ、残りの第２絶縁膜を第２絶縁層１２７とする。ここで、第２絶縁膜の材料は、窒化ケイ素を含む。

【0108】

図１５を参照すると、第２絶縁層１２７をマスクとして初期第３誘電層１６３をエッチングし、第３誘電層１３３を形成する。

【0109】

ここで、第３誘電層１３３を形成するステップにおいて、初期半導体チャネル１１２の上面を露出させるだけでなく、初期第３領域ＩＶの初期半導体チャネル１１２の上面に近い一部の側壁も露出させることで、後続で拡散遮断層の形成のために準備を行う。

【0110】

図１５と図１６を参照すると、第３誘電層１３３、第２絶縁層１２７及び初期半導体チャネル１１２が凹溝を取り囲んで形成し、凹溝１３９を満たす拡散遮断層１０６を形成する。いくつかの実施例において、以下のプロセスステップを用いて拡散遮断層１０６を形成してもよい。初期半導体チャネル１１２の上面を覆い、且つ凹溝１３９を満たす遮断膜を形成し、遮断膜に対してエッチングを行い、初期第３領域ＩＶの初期半導体チャネル１１２の上面に近い一部の側壁を露出させ、残りの遮断膜を拡散遮断層１０６とする。ここで、拡散遮断層１０６の材料は、窒化チタンを含む。

【0111】

ここで、拡散遮断層１０６は、金属半導体化合物層１０５における金属元素が絶縁層１０７に拡散することを防止し、絶縁層１０７の良好な絶縁性能を確保することに有利である。なお、拡散遮断層１０６は、第３誘電層１３３の上面に位置する。これは、更に、拡散遮断層１０６の上面に位置する他の導電構造における関連導電元素が第３誘電層１３３に拡散することを避け、第３誘電層１３３の良好な絶縁性能を確保することもできる。

【0112】

続いて、図１６と図１７を参照すると、初期半導体チャネル１１２の上面に対して金属ケイ化処理を行い、初期第３領域ＩＶの一部の初期半導体チャネル１１２を金属半導体化合物層１０５に変換し、残りの初期第３領域ＩＶ、第２領域ＩＩ及び第３領域ＩＩＩで半導体チャネル１０２を構成する。

【0113】

ここで、半導体チャネル１０２に比べて、金属半導体化合物層１０５の抵抗率はより小さい。後続で、金属半導体化合物層１０５の上面に電気的接続層を形成する時、金属半導体化合物層１０５を遷移層として半導体チャネル１０２の上面と電気的接続層との間にオーム接触を構成することに有利であり、電気的接続層と半導体チャネル１０２の直接接触によるショットキーバリア接触の形成を避ける。オーム接触は、半導体チャネル１０２の上面と電気的接続層との間の接触抵抗の低減に有利であり、それにより半導体構造が作動する時のエネルギー消費を低減させ、且つＲＣ遅延効果を改善し、半導体構造の電気学的性能を向上させることができる。

【0114】

いくつかの実施例において、拡散遮断層１０６を形成した後、金属半導体化合物層１０５を形成する前に、製造方法は、初期半導体チャネル１１２の上面に対してドーピング処理を行い、初期第３領域ＩＶの一部の初期半導体チャネル１１２中にドープ元素を有させることであって、ドープ元素は、Ｐ型ドープ元素又はＮ型ドープ元素である、ことを更に含んでもよい。

【0115】

なお、半導体チャネル１０２において、金属半導体化合物層１０５におけるタイプと同じであるドープ元素を有してもよく、且つ金属半導体化合物層１０５におけるドープ元素の濃度は、半導体チャネル１０２における濃度よりも大きい。このように、半導体チャネル１０２自体の導電性を向上させると同時に、金属半導体化合物層１０５と半導体チャネル１０２との間の接触抵抗を更に低減することに有利である。

【0116】

いくつかの実施例において、図１７と図２から図３を参照すると、絶縁層１０７の上面が金属半導体化合物層１０５の上面よりも高く、絶縁層１０７、金属半導体化合物層１０５及び拡散遮断層１０６が貫通孔１４９を囲んで形成し、製造方法は、貫通孔１４９を満たす電気的接続層１０８を形成することを更に含んでもよい。ここで、電気的接続層１０８は、半導体チャネル１０２とコンデンサ構造（図示されず）との電気的接続の実現に用いられてもよい。

【0117】

要するに、第１絶縁層１１７、第２領域ＩＩ及び第３領域ＩＩＩの半導体チャネル１０２の間に第２間隔１２９を形成することで、セルフアラインの方式で、第２間隔１２９においてサイズが精確である（サイズ精度が高い）ゲート電極１０４を形成することに有利であり、エッチングプロセスを必要とせず、サイズ精度が高いゲート電極１０４を形成することができ、ゲート電極１０４の形成ステップを簡略化することに有利であり、且つ第２間隔１２９のサイズを調整することで、サイズが小さいゲート電極１０４を得ることができる。なお、半導体チャネル１０２の上面に、遷移層とする金属半導体化合物層１０５を形成し、半導体チャネル１０２の上面と電気的接続層１０８との間のオーム接触を実現させ、半導体チャネル１０２の上面と電気的接続層１０８との間の接触抵抗を低減させる。そして、金属半導体化合物層１０５と絶縁層１０７との間に拡散遮断層１０６を形成し、金属半導体化合物層１０５における金属元素が絶縁層１０７に拡散することを防止することに有利であり、それにより金属半導体化合物層１０５により半導体チャネル１０２の上面と電気的接続層１０８との間の接触抵抗を低減させると同時に、絶縁層１０７の良好な絶縁性能を確保することに有利であり、それにより半導体構造の電気学的性能を向上させる。

【0118】

当業者であれば理解できるように、上記各実施形態は、本願を実現するための具体的な実施例であり、実際の応用において、本願の精神及び範囲から逸脱することなく、形式的及び詳細的に種々の変更が可能である。いかなる当業者も、本願の精神及び範囲を逸脱することなく、それぞれの変更及び修正を行うことができるので、本願の保護範囲は、請求項に規定される範囲に準ずるものとする。

【産業上の利用可能性】

【0119】

本願の実施例は、半導体構造及びその製造方法を提供する。半導体構造は、間隔を取るように配置されるビットラインと半導体チャネルとを含む基板であって、ビットラインは、第１方向に沿って伸び、半導体チャネルは、ビットラインの一部の上面に位置し、且つビットラインの上面に垂直な方向に、半導体チャネルは、順に配列される第１領域、第２領域及び第３領域を含む、基板と、隣接するビットラインの間に位置し、且つ半導体チャネルの側壁に位置する誘電層と、第２領域の誘電層を取り囲み、且つ第２方向に沿って延びるゲート電極であって、第１方向と第２方向は異なる、ゲート電極と、半導体チャネルの上面に位置する金属半導体化合物層と、少なくとも金属半導体化合物層の側壁を取り囲む拡散遮断層と、同一のビットライン上での隣接する半導体チャネルの間に位置し、且つ隣接する誘電層上でのゲート電極と拡散遮断層を隔離する絶縁層と、を含む。

【0120】

上記技術案において、基板において、垂直型ＧＡＡトランジスタを形成し、ビットラインが、基板に埋め込まれ、且つ半導体チャネルの下方に位置するため、３Ｄスタック型半導体構造を構成することができ、半導体構造の集積密度の向上に有利である。そして、半導体チャネルのビットラインから離れる上面に金属半導体化合物層を有し、金属半導体化合物層が、金属化されていない半導体チャネルに比べて、相対的により小さい抵抗率を有するため、金属半導体化合物層は、遷移層として、半導体チャネルの上面と他の導電構造とのオーム接触を実現させ、半導体チャネルの上面と他の導電構造との接触抵抗を低減させ、半導体チャネルの電気学的性能を向上させることができる。なお、拡散遮断層は、少なくとも、前記金属半導体化合物層の側壁を取り囲むため、金属半導体化合物層と絶縁層とが、拡散遮断層により隔てられ、金属半導体化合物層における金属元素が絶縁層に拡散し、絶縁層の絶縁性能の低下を引き起こすことを防止することに有利である。従って、本願の実施例は、金属半導体化合物層により、半導体チャネルの上面と他の導電構造との接触抵抗を低減させると同時に、絶縁層の良好な絶縁性能を確保し、半導体構造の電気学的性能を向上させることに有利である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【手続補正書】

【提出日】2022-06-24

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体構造であって、
間隔を取るように配置されるビットラインと半導体チャネルとを含む基板であって、前記ビットラインは、第１方向に沿って伸び、前記半導体チャネルは、前記ビットラインの一部の上面に位置し、且つ前記ビットラインの上面に垂直な方向に、前記半導体チャネルは、順に配列される第１領域、第２領域及び第３領域を含む、基板と、
隣接する前記ビットラインの間に位置し、且つ前記半導体チャネルの側壁に位置する誘電層と、
前記第２領域の前記誘電層を取り囲み、且つ第２方向に沿って延びるゲート電極であって、前記第１方向と前記第２方向は異なる、ゲート電極と、
前記半導体チャネルの上面に位置する金属半導体化合物層と、
少なくとも前記金属半導体化合物層の側壁を取り囲む拡散遮断層と、
同一の前記ビットライン上での隣接する前記半導体チャネルの間に位置し、且つ隣接する前記誘電層上での前記ゲート電極と前記拡散遮断層を隔離する絶縁層と、を含む、半導体構造。

【請求項2】

前記金属半導体化合物層に、ドープ元素を有し、前記ドープ元素は、Ｐ型ドープ元素又はＮ型ドープ元素であり、
前記半導体チャネルは、前記ドープ元素を有し、且つ前記金属半導体化合物層における前記ドープ元素の濃度は、前記半導体チャネルにおける濃度よりも大きいことを特徴とする
請求項１に記載の半導体構造。

【請求項3】

前記金属半導体化合物層の上面と前記拡散遮断層の上面は、面一となり、前記ビットラインの上面に垂直な方向に、前記金属半導体化合物層の長さは、前記拡散遮断層の長さ以下であることを特徴とする
請求項１に記載の半導体構造。

【請求項4】

前記金属半導体化合物層の上面と前記拡散遮断層の上面に位置する電気的接続層を更に含み、且つ前記絶縁層は、隣接する前記半導体チャネルの上面に位置する隣接する前記電気的接続層を隔離することを特徴とする
請求項１に記載の半導体構造。

【請求項5】

単一の前記ゲート電極は、前記第２方向に沿って伸び、且つ隣接する前記ビットライン上での隣接する前記半導体チャネルを取り囲み、単一の前記拡散遮断層は、単一の前記金属半導体化合物層のみを取り囲むことを特徴とする
請求項１に記載の半導体構造。

【請求項6】

前記絶縁層の底面に面する前記ビットラインに少なくとも位置する金属ケイ化物構造を更に含み、
前記絶縁層の両側に位置する前記半導体チャネルが前記絶縁層を指向する方向に沿って、前記金属ケイ化物構造の深さは、次第に大きくなることを特徴とする
請求項１に記載の半導体構造。

【請求項7】

前記半導体チャネルの側壁に平行な平面において、前記第１領域の前記半導体チャネルの断面面積は、前記第２領域の前記半導体チャネルの断面面積よりも大きいことを特徴とする
請求項１に記載の半導体構造。

【請求項8】

前記誘電層は、
隣接する前記ビットラインの間に位置し、且つ隣接する前記ビットライン上での前記第１領域の前記半導体チャネルの間に位置する第１誘電層と、
前記第１領域の前記半導体チャネルの側壁と前記第１領域の前記第１誘電層の側壁に位置する第２誘電層と、
前記第２領域と前記第３領域の前記半導体チャネルの側壁を取り囲む第３誘電層と、を含み、
前記ゲート電極は、前記第１誘電層の一部の上面と前記第２誘電層の一部の上面に少なくとも位置し、前記拡散遮断層は、前記第３誘電層の上面に位置することを特徴とする
請求項１に記載の半導体構造。

【請求項9】

前記絶縁層は、
隣接する前記半導体チャネルの前記誘電層の間と前記ゲート電極の間に位置し、且つ前記第２方向に沿って延びる第１絶縁層であって、前記第１絶縁層の上面は、前記金属半導体化合物層の上面よりも低くない、第１絶縁層と、
前記ゲート電極の上面に位置し、且つ前記第１絶縁層と前記拡散遮断層との間に位置する第２絶縁層と、を含むことを特徴とする
請求項１に記載の半導体構造。

【請求項10】

半導体構造の製造方法であって、
基板を提供することであって、前記基板は、間隔を取るように配置されるビットラインと初期半導体チャネルとを含み、前記ビットラインは、第１方向に沿って伸び、前記初期半導体チャネルは、前記ビットラインの一部の上面に位置し、且つ前記ビットラインの上面に垂直な方向に、前記初期半導体チャネルは、順に配列される第１領域、第２領域及び初期第３領域を含む、ことと、
誘電層を形成することであって、前記誘電層は、隣接する前記ビットラインの間に位置し、且つ前記初期半導体チャネルの一部の側壁に位置する、ことと、
ゲート電極を形成することであって、前記ゲート電極は、前記第２領域の前記誘電層を取り囲み、且つ第２方向に沿って伸び、前記第１方向と前記第２方向は異なる、ことと、
拡散遮断層を形成することであって、前記拡散遮断層は、前記初期半導体チャネルの残りの側壁を取り囲み、且つ前記拡散遮断層と前記ゲート電極との間に間隔を有する、ことと、
前記初期半導体チャネルの上面に対して金属ケイ化処理を行い、前記初期第３領域の一部の前記初期半導体チャネルを金属半導体化合物層に変換し、残りの前記初期第３領域、前記第２領域、前記第３領域で半導体チャネルを構成することと、
絶縁層を形成することであって、前記絶縁層は、同一の前記ビットライン上での隣接する前記半導体チャネルの間に位置する、ことと、を含む、半導体構造の製造方法。

【請求項11】

前記拡散遮断層を形成した後、前記金属半導体化合物層を形成する前に、前記初期半導体チャネルの上面に対してドーピング処理を行い、前記初期第３領域の一部の前記初期半導体チャネルにドープ元素を有させることであって、前記ドープ元素は、Ｐ型ドープ元素又はＮ型ドープ元素である、ことを更に含むことを特徴とする
請求項１０に記載の製造方法。

【請求項12】

基板を提供するステップは、
初期基板を提供することであって、前記初期基板内に、前記第１方向に沿って延びる初期第１誘電層を有する、ことと、
前記初期基板と前記初期第１誘電層をパターン化し、間隔を取るように配置される前記ビットラインと前記初期半導体チャネル、及び隣接するビットラインの間に位置する前記初期第１誘電層を形成することであって、且つ前記初期第１誘電層の上面は、前記初期半導体チャネルの上面よりも低くなく、前記初期半導体チャネルの側壁、前記初期第１誘電層の側壁及び前記ビットラインの一部の上面は、溝を囲んで形成し、前記溝は、前記第２方向に沿って延びる、ことと、を含み、
前記誘電層、前記ゲート電極、前記拡散遮断層及び前記絶縁層を形成するステップは、
隣接する前記ビットラインの間及び隣接する前記ビットライン上での前記第１領域の前記半導体チャネルの間に、第１誘電層を形成することと、
前記第１領域の前記溝の側壁に第２誘電層を形成することと、
第１絶縁層を形成することであって、前記第１絶縁層は、前記溝内に位置し、且つ隣接する前記第２誘電層を隔離し、前記第１絶縁層の上面は、前記初期半導体チャネルの上面よりも低くない、ことと、
第３誘電層と第２絶縁層を形成することであって、前記第３誘電層は、前記第２領域の前記溝の側壁と前記初期第３領域の前記溝の一部の側壁に位置し、前記第２絶縁層は、前記第１絶縁層と前記第３誘電層との間に位置する、ことと、
前記初期第３領域の前記溝の残りの側壁に、拡散遮断層を形成し、前記第１誘電層、前記第２誘電層及び前記第３誘電層で前記誘電層を構成し、前記第１絶縁層と前記第２絶縁層で前記絶縁層を構成することと、を含むことを特徴とする
請求項１０に記載の製造方法。

【請求項13】

前記第１誘電層、前記第２誘電層及び前記第１絶縁層を形成するステップは、
前記溝の側壁に、初期第２誘電層を形成することであって、隣接する前記初期第２誘電層の間に第１間隔を有する、ことと、
前記第１間隔において、前記第１絶縁層を形成することと、
前記第１絶縁層をマスクとして前記初期第１誘電層と前記初期第２誘電層をエッチングし、前記第１誘電層と前記第２誘電層を形成することと、を含み、
前記第１絶縁層を形成する前に、前記初期第２誘電層を形成した後、前記初期第２誘電層から露出した前記ビットラインの一部の上面に対して金属ケイ化処理を行い、金属ケイ化物構造を形成することを特徴とする
請求項１２に記載の製造方法。

【請求項14】

前記第３誘電層、前記ゲート電極及び前記第２絶縁層を形成するステップは、
前記第２領域と前記初期第３領域の前記初期半導体チャネルの側壁に、初期第３誘電層を形成することであって、前記初期第３誘電層と前記第１絶縁層との間に、第２間隔を有する、ことと、
前記第２領域の前記第２間隔において、前記ゲート電極を形成することと、
残りの前記第２間隔において、前記第２絶縁層を形成することと、
前記第２絶縁層をマスクとして前記初期第３誘電層をエッチングし、前記第３誘電層を形成することであって、前記第３誘電層、前記第２絶縁層及び前記半導体チャネルは、凹溝を囲んで形成する、ことと、
前記凹溝を満たす前記拡散遮断層を形成することと、を含むことを特徴とする
請求項１２に記載の製造方法。

【請求項15】

前記絶縁層の上面は、前記金属半導体化合物層の上面よりも高く、前記絶縁層、前記金属半導体化合物層及び前記拡散遮断層は、貫通孔を囲んで形成し、前記製造方法は、前記貫通孔を満たす電気的接続層を形成することを更に含むことを特徴とする
請求項１０に記載の製造方法。

【国際調査報告】