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特表2023-551324不揮発性メモリ・セルにおける抵抗ドリフトの軽減

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-07

(54)【発明の名称】不揮発性メモリ・セルにおける抵抗ドリフトの軽減

(51)【国際特許分類】

H10B 63/10 20230101AFI20231130BHJP

H01L 21/28 20060101ALI20231130BHJP

H01L 21/3205 20060101ALI20231130BHJP

【ＦＩ】

H10B63/10

H01L21/28 301R

H01L21/28 301B

H01L21/88 J

H01L21/88 M

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023532789

(86)(22)【出願日】2021-10-18

(85)【翻訳文提出日】2023-05-30

(86)【国際出願番号】 CN2021124294

(87)【国際公開番号】W WO2022111120

(87)【国際公開日】2022-06-02

(31)【優先権主張番号】17/106,286

(32)【優先日】2020-11-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬＢＵＳＩＮＥＳＳＭＡＣＨＩＮＥＳＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】ＮｅｗＯｒｃｈａｒｄＲｏａｄ，Ａｒｍｏｎｋ，ＮｅｗＹｏｒｋ１０５０４，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡忠彦

(74)【復代理人】

【識別番号】110000420

【氏名又は名称】弁理士法人ＭＩＰ

(72)【発明者】

【氏名】アドゥスミッリ、プラニート

(72)【発明者】

【氏名】チャンドラ、アニルバン

(72)【発明者】

【氏名】安藤崇志

(72)【発明者】

【氏名】チー、チェン

(72)【発明者】

【氏名】ヴェガ、レイナルド

【テーマコード（参考）】

4M104

5F033

5F083

【Ｆターム（参考）】

4M104AA10

4M104BB29

4M104BB30

4M104BB32

4M104BB33

4M104BB34

4M104CC01

4M104DD09

4M104DD33

4M104EE17

4M104FF18

4M104GG16

5F033HH32

5F033HH33

5F033HH36

5F033JJ32

5F033JJ33

5F033MM30

5F033NN06

5F033NN07

5F033PP06

5F033PP14

5F033QQ08

5F033QQ09

5F033QQ19

5F033QQ46

5F033RR06

5F033VV16

5F083FZ10

5F083GA02

5F083GA12

5F083GA21

5F083JA36

5F083JA39

5F083JA40

5F083JA60

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083PR05

(57)【要約】

マッシュルーム型相変化メモリ（ＰＣＭ）デバイスは、基板と、基板内に配置された下部相互接続と、基板上に配置された第１の誘電体層と、第１の誘電体層内に配置され、第１の誘電体層の上面よりも上に延在する底部電極と、第１の誘電体層の上面よりも上に延在する底部電極の上部部分を取り囲むドリフト軽減ライナと、ライナおよび底部電極の上面に配置されたＰＣＭ素子と、ＰＣＭ素子上に配置された頂部電極と、第１の誘電体層の露出部分および頂部電極上に配置された第２の誘電体層とを備え、第２の誘電体層がライナ、ＰＣＭ素子、および頂部電極の側壁上に配置されている。

【特許請求の範囲】

【請求項1】

マッシュルーム型相変化メモリ（ＰＣＭ）デバイスであって、
基板と、
前記基板上に配置された第１の誘電体層と、
前記第１の誘電体層内に配置された底部電極と、
前記第１の誘電体層上に配置されたドリフト軽減ライナと、
前記ドリフト軽減ライナおよび前記底部電極の上面に直接配置されたＰＣＭ素子と、
前記ＰＣＭ素子上に配置された頂部電極と、
前記第１の誘電体層の露出部分および前記頂部電極上に配置された第２の誘電体層であり、前記ドリフト軽減ライナ、前記ＰＣＭ素子、および前記頂部電極の側壁上に配置されている、前記第２の誘電体層と、
を備える、マッシュルーム型相変化メモリ（ＰＣＭ）デバイス。

【請求項2】

前記第１の誘電体層および前記第２の誘電体層が窒化ケイ素（ＳｉＮ）で形成されている、請求項１に記載のＰＣＭデバイス。

【請求項3】

前記ＰＣＭデバイス上に配置された酸化物層をさらに備え、前記ＰＣＭデバイスが前記第２の誘電体層の頂部まで平坦化されている、請求項１に記載のＰＣＭデバイス。

【請求項4】

前記底部電極が、窒化タンタル（ＴａＮ）で形成された外側部分と、窒化チタン（ＴｉＮ）で形成された中間部分と、ＴａＮで形成された内側部分とを含む、請求項１に記載のＰＣＭデバイス。

【請求項5】

前記ＰＣＭ素子が、ゲルマニウム－アンチモン－テルル（ＧＳＴ）材料で形成された材料で形成されている、請求項１に記載のＰＣＭデバイス。

【請求項6】

前記ＰＣＭ素子が、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、およびテルル（Ｔｅ）のうちの少なくとも１つを含む二元または三元合金組成物で形成されている、請求項１に記載のＰＣＭデバイス。

【請求項7】

前記ＰＣＭ素子がドーパントを含む、請求項１に記載のＰＣＭデバイス。

【請求項8】

マッシュルーム型相変化メモリ（ＰＣＭ）デバイスであって、
基板と、
前記基板内に配置された下部相互接続と、
前記基板上に配置された第１の誘電体層と、
前記第１の誘電体層内に配置され、前記第１の誘電体層の上面よりも上に延在する底部電極と、
前記第１の誘電体層の前記上面よりも上に延在する前記底部電極の上部部分を取り囲むドリフト軽減ライナと、
前記ドリフト軽減ライナおよび前記底部電極の上面に配置されたＰＣＭ素子と、
前記ＰＣＭ素子上に配置された頂部電極と、
前記第１の誘電体層の露出部分および前記頂部電極上に配置された第２の誘電体層であり、前記ドリフト軽減ライナ、前記ＰＣＭ素子、および前記頂部電極の側壁上に配置されている、前記第２の誘電体層と、
を備える、マッシュルーム型相変化メモリ（ＰＣＭ）デバイス。

【請求項9】

前記第１の誘電体層および前記第２の誘電体層が窒化ケイ素（ＳｉＮ）で形成されている、請求項８に記載のＰＣＭデバイス。

【請求項10】

前記ＰＣＭデバイス上に配置された酸化物層をさらに備え、前記ＰＣＭデバイスが前記第２の誘電体層の頂部まで平坦化されている、請求項８に記載のＰＣＭデバイス。

【請求項11】

前記底部電極が、窒化タンタル（ＴａＮ）で形成された外側部分と、窒化チタン（ＴｉＮ）で形成された中間部分と、ＴａＮで形成された内側部分とを含む、請求項８に記載のＰＣＭデバイス。

【請求項12】

前記底部電極の前記上面が前記ＰＣＭ素子と直接接触している、請求項８に記載のＰＣＭデバイス。

【請求項13】

前記ＰＣＭ素子が、ゲルマニウム－アンチモン－テルル（ＧＳＴ）材料で形成された材料で形成されている、請求項８に記載のＰＣＭデバイス。

【請求項14】

前記ＰＣＭ素子が、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、およびテルル（Ｔｅ）のうちの少なくとも１つを含む二元または三元合金組成物で形成されている、請求項８に記載のＰＣＭデバイス。

【請求項15】

前記ＰＣＭ素子がドーパントを含む、請求項８に記載のＰＣＭデバイス。

【請求項16】

マッシュルーム型相変化メモリ（ＰＣＭ）デバイスを製造する方法であって、
基板、ならびに前記基板内に配置された下部相互接続、前記基板上に配置された第１の誘電体層、前記第１の誘電体層上に配置されたドリフト軽減ライナ、および前記ドリフト軽減ライナ上に形成された第２の誘電体層を備える中間デバイスを用意することと、
前記中間デバイス上に、低温酸化物（ＬＴＯ）ハードマスク層、シリコン含有反射防止コーティング層（ＳｉＡＲＣ）層、およびフォトレジスト（ＰＲ）層を順次堆積させることと、
前記ＰＲ層をパターニングしてＰＲマスクを形成することと、
前記ＰＲマスクを使用して前記ドリフト軽減ライナ層を貫通してパターニングすることによって底部電極ビアを形成することと、
前記ＬＴＯハードマスク層を除去することと、
底部電極メタライゼーション・プロセスを行って、底部電極金属を形成することと、
前記ＰＣＭデバイスを研磨して、前記第２の誘電体層を露出させることと、
前記第２の誘電体層の残りの部分を除去することと、
ＰＣＭ層および頂部電極金属を堆積させることであって、前記ＰＣＭ層を前記ドリフト軽減ライナ層および前記底部電極上に直接堆積させる、前記堆積させることと、
前記ドリフト軽減ライナ層、前記ＰＣＭ層、および前記頂部電極金属をパターニングして、前記ドリフト軽減ライナ、ＰＣＭ、および頂部電極を形成することと、
前記ＰＣＭデバイスの上に第３の誘電体層を堆積させることと、
前記ＰＣＭデバイスの上に酸化物層間誘電体（ＩＬＤ）を堆積させることと、
前記ＰＣＭデバイスを平坦化することと、
を含む、方法。

【請求項17】

前記底部電極メタライゼーション・プロセスが、第１の窒化タンタル（ＴａＮ）層、窒化チタン（ＴｉＮ）層、および第２のＴａＮ層を順次堆積させることを含む、請求項１６に記載の方法。

【請求項18】

前記ＰＣＭデバイスの前記平坦化が、前記第３の誘電体層の上面を露出させる、請求項１６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスに関し、より詳細には、ドリフト軽減ライナ（drift-mitigation liner）を有するマッシュルーム型相変化メモリ（ＰＣＭ）デバイスを形成する方法に関し、相変化材料の底面がドリフト軽減ライナおよび底部電極の両方と直接接触している。

【背景技術】

【0002】

相変化メモリ（ＰＣＭ：Ｐｈａｓｅ－ＣｈａｎｇｅＭｅｍｏｒｙ）は、カルコゲナイド・ガラス材料に基づいており、この材料は、適切な電流が印加されると、その相を結晶からアモルファスに変化させ、再び戻す。ＧＳＴ合金（ゲルマニウム－アンチモン－テルルまたはＧｅ_２Ｓｂ_２Ｔｅ_５）は、このようなカルコゲナイド・ガラス材料の１つである。各相は、相が変化するまで安定している異なる抵抗レベルを有する。ＰＣＭデバイスにおける最大および最小の抵抗レベルは、１または０のバイナリ値の基礎である。

【0003】

ＰＣＭデバイスの電気的プログラミング中に、相変化材料の少なくとも一部（または場合によっては全部）が相変態（phase transformation）を受け、これによりＰＣＭデバイスの電気抵抗が変化する。

【0004】

相変化材料は、アモルファス相において顕著な抵抗ドリフトを受け、抵抗が指数法則に従って経時的に増加する。計算のために複数の状態が必要とされるアナログ計算アプリケーションでは抵抗ドリフトを軽減する必要がある。

【0005】

経時的な抵抗ドリフトは、人工知能の訓練および推論のアプリケーションに関連して使用されるものなどのマルチレベル・セル動作にとって特に困難な課題である。マルチレベル・セル動作は、１または０に対応する高抵抗状態と低抵抗状態を含む２つの状態を有する従来の（バイナリ）抵抗性メモリ・セルと比較することができる。抵抗性メモリ・デバイスは、３つ以上の状態を有するマルチレベル・セル・デバイスの一例であり、人工ニューラルネット・ワークのシナプスの重みを表すために使用される。

【0006】

抵抗ドリフトを軽減するために、抵抗率を調整したライナが提案されている。しかしながら、底部電極の全体にわたって抵抗ライナが存在することは、次のような複数の課題をもたらす可能性がある：（ａ）ＳＥＴ状態の抵抗が増加し、ダイナミック・レンジ（ＲＥＳＥＴ対ＳＥＴ抵抗比）の低下につながり、（ｂ）ジュール熱が底部電極の上のライナ膜に集中する可能性があるため、セルが熱的に非効率になり、結晶からアモルファスへの相転移（phase transition）のためのプログラミング電圧の大幅な増加を必要とする。これにより、アモルファス・ボリュームが底部電極を完全に覆うＲＥＳＥＴ条件を達成するのに必要なプログラミング電圧が劇的に増加する可能性がある。

【発明の概要】

【0007】

本発明の一実施形態によると、マッシュルーム型相変化メモリ（ＰＣＭ）デバイスは、基板と、基板上に配置された第１の誘電体層と、第１の誘電体層内に配置された底部電極と、第１の誘電体層上に配置されたドリフト軽減ライナと、ドリフト軽減ライナおよび底部電極の上面に直接配置されたＰＣＭ素子と、ＰＣＭ素子上に配置された頂部電極と、第１の誘電体層の露出部分および頂部電極上に配置された第２の誘電体層とを備え、第２の誘電体層がドリフト軽減ライナ、ＰＣＭ素子、および頂部電極の側壁上に配置されている。

【0008】

【0009】

一部の実施形態によると、マッシュルーム型相変化メモリ（ＰＣＭ）デバイスを製造する方法は、基板、ならびに基板内に配置された下部相互接続、基板上に配置された第１の誘電体層、第１の誘電体層上に配置されたドリフト軽減ライナ、およびドリフト軽減ライナ上に形成された第２の誘電体層を備える中間デバイスを用意することと、低温酸化物（ＬＴＯ）ハードマスク層、シリコン含有反射防止コーティング層（ＳｉＡＲＣ）層、およびフォトレジスト（ＰＲ）層を中間デバイス上に順次堆積させることと、ＰＲ層をパターニングしてＰＲマスクを形成することと、ＰＲマスクを使用してドリフト軽減ライナ層を貫通してパターニングすることによって底部電極ビアを形成することと、ＬＴＯハードマスク層を除去することと、底部電極メタライゼーション・プロセスを行って、底部電極金属を形成することと、ＰＣＭデバイスを研磨して第２の誘電体層を露出させることと、第２の誘電体層の残りの部分を除去することと、ＰＣＭ層および頂部電極金属を堆積させることであって、ＰＣＭ層をドリフト軽減ライナおよび底部電極上に直接堆積させる、堆積させることと、ドリフト軽減ライナ層、ＰＣＭ層および頂部電極金属をパターニングして、ドリフト軽減ライナ、ＰＣＭおよび頂部電極を形成することと、ＰＣＭデバイスの上に第３の誘電体層を堆積させることと、ＰＣＭデバイスの上に酸化物層間誘電体（ＩＬＤ）を堆積させることと、ＰＣＭデバイスを平坦化することと、を含む。

【0010】

本明細書で使用される場合、アクションを「容易にすること」は、アクションを実行すること、アクションをより容易にすること、アクションを実行するのを助けること、またはアクションを実行させることを含む。したがって、限定ではなく例として、あるプロセッサで実行される命令は、適切なデータまたはコマンドを送信して、実行されるアクションを引き起こすかまたは支援することによって、リモート・プロセッサで実行される命令によって実行されるアクションを容易にすることができる。誤解を避けるために、行為者がアクションを実行すること以外によってアクションを容易にする場合、そのアクションは、それでもなお、何らかのエンティティまたはエンティティの組合せによって実行される。

【0011】

本発明の１つまたは複数の実施形態あるいはその要素は、示された方法ステップを実行するためのコンピュータ使用可能プログラムコードを有するコンピュータ可読記憶媒体を含むコンピュータ・プログラム製品の形態で実施することができる。さらに、本発明の１つまたは複数の実施形態またはその要素は、メモリと、メモリに結合され、例示的な方法ステップを実行するように動作可能な少なくとも１つのプロセッサと、を含むシステム（または装置）の形態で実施することができる。さらに、別の態様では、本発明の１つまたは複数の実施形態またはその要素は、本明細書に記載される方法ステップのうちの１つまたは複数を実行するための手段の形態で実施することができ、この手段は、（ｉ）ハードウェア・モジュール、（ｉｉ）コンピュータ可読記憶媒体（または複数のそのような媒体）に記憶され、ハードウェア・プロセッサ上で実施されるソフトウェア・モジュール、または（ｉｉｉ）（ｉ）と（ｉｉ）の組合せを含むことができ、（ｉ）～（ｉｉｉ）のいずれも、本明細書に記載の特定の技術を実装する。

【0012】

本発明の技術は、実質的に有益な技術的効果を提供することができる。例えば、１つまたは複数の実施形態は、
プログラミング電圧の増加を伴うことなく抵抗ドリフトを軽減することが可能な構造、および
ＳＥＴ状態の読み出し抵抗がライナの存在によって増加せず、したがって、より大きなダイナミック・レンジ（ＳＥＴ／ＲＥＳＥＴ抵抗比）を維持する構造
を提供することができる。

【0013】

本発明のこれらおよび他の特徴および利点は、添付の図面に関連して読まれるべき、本発明の例示的な実施形態の以下の詳細な説明から明らかになるであろう。

【0014】

添付の図面を参照して、本発明の好ましい実施形態を以下でより詳細に説明する。

【図面の簡単な説明】

【0015】

【図1】本発明の少なくとも１つの実施形態によるＰＣＭデバイスを示す図である。

【図2】ライナが底部電極上に形成されたＰＣＭデバイスを示す図である。

【図3】本発明の実施形態によるライナを有するＰＣＭデバイス内の温度を示す図である。

【図4】ライナのないＰＣＭデバイスを示す図である。

【図5】図２～図４のデバイスの性能特性を示すグラフである。

【図6】本発明の少なくとも１つの実施形態による、ＰＣＭデバイスを製造するための方法の流れ図である。

【図7】本発明の少なくとも１つの実施形態による、図１のＰＣＭデバイスを製造するための方法における中間構造体を示す図である。

【図8】本発明の少なくとも１つの実施形態による、図１のＰＣＭデバイスを製造するための方法における中間構造体を示す図である。

【図9】本発明の少なくとも１つの実施形態による、図１のＰＣＭデバイスを製造するための方法における中間構造体を示す図である。

【図10】本発明の少なくとも１つの実施形態による、図１のＰＣＭデバイスを製造するための方法における中間構造体を示す図である。

【図11】本発明の少なくとも１つの実施形態による、図１のＰＣＭデバイスを製造するための方法における中間構造体を示す図である。

【図12】本発明の少なくとも１つの実施形態による、図１のＰＣＭデバイスを製造するための方法における中間構造体を示す図である。

【発明を実施するための形態】

【0016】

本発明の実施形態は、ドリフト軽減ライナを含むマッシュルーム型ＰＣＭデバイスを対象とし、底部電極がＰＣＭに直接接触し、ドリフト軽減ライナが底部電極の側面に接触する。この構造は、ライナのないメモリ・セルと比較して、プログラミング電圧（および電流）を増加させることなく、かつＳＥＴ抵抗に影響を及ぼすことなく、抵抗ドリフトの軽減を達成する。

【0017】

図１は、本発明の一実施形態によるマッシュルーム型ＰＣＭデバイス１００の断面を示す。図１を参照すると、マッシュルーム型ＰＣＭデバイス１００は、基板１０１および下部相互接続１０２（下部配線レベル）を備える。マッシュルーム型ＰＣＭデバイス１００は、第１の誘電体層１０３（例えば、窒化ケイ素（ＳｉＮ）層）および酸化物１１１内に封入されている。マッシュルーム型ＰＣＭデバイス１００は、窒化タンタル（ＴａＮ）で形成された外側部分１０５と、窒化チタン（ＴｉＮ）で形成された中間部分１０６と、ＴａＮで形成された内側部分１０７とを含む底部電極１０４をさらに備える。底部電極１０４の上部部分は、ライナ１０８によって取り囲まれている。本発明の一部の実施形態によると、ライナ１０８は、底部電極１０４の頂部を覆わない。底部電極１０４およびライナ１０８の上面にＰＣＭ１０９が形成され、ＰＣＭ１０９上に頂部電極１１０が形成されている。１つまたは複数の実施形態によると、ＰＣＭ１０９は、底部電極１０４およびライナ１０８の両方と直接接触している。

【0018】

ライナ１０８は、例えば、炭素材料、ＴｉＮ、ＴａＮ、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、窒化チタン・アルミニウム（ＴｉＡｌＮ）、窒化タンタル・アルミニウム（ＴａＡｌＮ）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、炭化タンタル・アルミニウム（ＴａＡｌＣ）、ニトリドハフニウム（ＨｆＮ）、または炭化タングステン（ＷＣ）で形成することができる。

【0019】

ＰＣＭ１０９は、例えば、ＧＳＴ（ゲルマニウム－アンチモン－テルルまたはＧｅ_２Ｓｂ_２Ｔｅ_５）、ＧｅＴｅ、Ｓｂ_２Ｔｅ_３、Ｓｂ、またはＧｅ、ＴｅおよびＳｂを有する他の二元または三元合金組成物で形成することができる。ＰＣＭ１０９は、炭素、窒素、シリコン、二酸化ケイ素、炭化ケイ素、またはＳｉＮを含む追加のドーパントを含むことができる。

【0020】

一部の実施形態によると、図１に示すように、ライナ１０８は、ＰＣＭ１０９と直接接触するドリフト軽減ライナであり、底部電極１０４もＰＣＭ１０９と直接接触している。少なくとも１つの実施形態によると、ライナ１０８は、底部電極１０４の頂部を覆わない。一部の実施形態によると、ライナ１０８は、底部電極の上部を部分的に覆ってもよい。少なくとも１つの実施形態によると、ライナ１０８は、ＰＣＭ１０９の全幅に沿って延在し、ライナ１０８は、頂部電極１１０と直接接触しない。

【0021】

頂部電極１１０および底部電極１０４は、例えば、ＴｉＮ、ＴａＮ、窒化タングステン（ＷＮ）、ＨｆＮ、ＷＣ、ＴｉＣ、またはＴａＣで形成することができる。一部の実施形態によると、電極は、前述の膜の単層または複数層で形成することができる。一部の実施形態によると、底部電極１０４は、層の１つとしてＳｉＮ膜を含む。

【0022】

図２～図４は、２．５ボルト（Ｖ）が印加されたときの異なるデバイスの温度プロファイルを示す。

【0023】

図２は、底部電極２０２をＰＣＭ２０３から完全に分離するライナ２０１を含む従来技術のデバイス２００を示す。電圧（例えば、２．５Ｖ）がデバイス２００の両端間に印加されると、底部電極２０２の直上のライナ２０１の両端間の著しい電圧降下、およびライナ２０１でのジュール熱の集中により、ＰＣＭ２０３の温度は、融点（すなわち、アモルファス相転移に必要な温度）に達しない。

【0024】

図３は、本発明の一実施形態によるマッシュルーム型ＰＣＭデバイス１００を示し、本デバイスでは、ライナ１０８が開口部を含み、この開口部を通って底部電極１０４が延在し、ライナ１０８および底部電極がＰＣＭ１０９に接触している。すなわち、ライナ１０８は、底部電極１０４の頂部を覆っておらず、ＰＣＭ１０９は、底部電極１０４およびライナ１０８の両方と直接接触している。図３に示すように、２．５Ｖの電圧が印加されたときのＰＣＭ１０９の温度は、５．２３１ｅ＋０２ケルビン（Ｋ）の最低温度まで加熱され、ＳＥＴ抵抗の低減、ダイナミック・レンジの増大、およびスイッチング電圧の低減をもたらす。

【0025】

図４は、底部電極４０１がＰＣＭ４０２に接触するようにライナを省略した従来技術のデバイス４００を示し、ＰＣＭ４０２が下にあるライナに接触して抵抗ドリフトの軽減をもたらすことがない。

【0026】

図５は、図２～図４の異なるデバイスの電圧に対する影響を示すグラフ５００である。図５は、デバイス１００、２００、および４００の抵抗対プログラミング電圧の特性を示す。

【0027】

本発明の一部の実施形態による、底部電極の頂部を覆わないライナを有し、ＰＣＭが底部電極およびライナの両方と直接接触する本発明のデバイス１００は、ライナのないデバイス４００の場合と比較して、ＳＥＴ状態抵抗（最低抵抗状態）５０１が変化しないことを示す。すなわち、デバイス１００は、大きなダイナミック・レンジ（高抵抗対低抵抗比）を有する。ライナが底部電極上に配置されたデバイス２００のＳＥＴ状態抵抗は、比較的高く（例えば、５０３参照）、結果として、ダイナミック・レンジが減少することに留意されたい。

【0028】

さらに、本発明のデバイス１００は、ライナが底部電極上に配置されたデバイス２００のプログラミング電圧（例えば、５０４のプログラミング電圧を参照）よりも小さいプログラミング電圧５０２（デバイスが低抵抗状態から高抵抗状態に切り替わる電圧）を有し、より低い電圧動作が可能である。プログラミング電圧を下げることで、人工知能を含むアプリケーションに必要な単位セル（例えば、最小回路ブロック）の面積フットプリントを低減させることができる。

【0029】

一部の実施形態によると、ＰＣＭと直接接触するドリフト軽減ライナを含み、底部電極もＰＣＭと直接接触する不揮発性メモリ・セルを製造するための方法６００が、図６に示される。ブロック６０１において、基板、ならびに基板内に配置された下部相互接続、第１の誘電体層、ライナ層、および第２の誘電体層を備える中間デバイスが用意される（図７参照）。第１および第２の誘電体層は、例えばＳｉＮで形成することができる。一部の実施形態によると、第２の誘電体層は、ライナ層を封入する犠牲ＳｉＮ膜であり、これは、後続のプロセス・ステップ（例えば、底部電極ビアのパターニング）中のライナ層の酸化を防止する。

【0030】

ライナ層は、例えば、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、または原子層堆積（ＡＬＤ）によって堆積させることができる。

【0031】

ブロック６０２において、本方法は、底部電極ビアをパターニングするためのスタックを堆積させせることを含む（図８参照）。スタックは、低温酸化物（ＬＴＯ）ハードマスク層、シリコン含有反射防止コーティング層（ＳｉＡＲＣ）層、およびフォトレジスト（ＰＲ）層を備えることができる。ブロック６０３において、ＰＲ層がパターニングされてＰＲマスクが形成される。

【0032】

ブロック６０４において、ＰＲマスクを使用してドリフト軽減ライナ層を貫通して底部電極ビアがパターニングされる（図９参照）。

【0033】

ブロック６０５において、ＬＴＯハードマスクが（例えば、湿式エッチング・プロセスによって）除去され、ブロック６０６において、底部電極メタライゼーション・プロセスが行われる。底部電極メタライゼーション・プロセスは、第１のＴａＮ層、ＴｉＮ層、および第２のＴａＮ層を順次堆積させることを含むことができる（図１０参照）。ブロック６０７において、デバイスが研磨され、第２の誘電体層上または第２の誘電体層内で停止する。

【0034】

ブロック６０８において、第２の誘電体層の残りの部分を除去する湿式エッチングが行われる。一部の実施形態によると、湿式エッチングは、ライナ層に影響を与えない（図１１参照）。

【0035】

ブロック６０９において、ＰＣＭ層および頂部電極金属を堆積させる（図１２参照）。

【0036】

一部の実施形態によると、ＰＶＤによってＰＣＭ層および頂部電極金属を堆積させる。

【0037】

ブロック６１０において、ドリフト軽減ライナ層、ＰＣＭ層、および頂部電極金属をパターニングして、ドリフト軽減ライナ、ＰＣＭ、および頂部電極を形成する。さらに、第３の誘電体層（例えば、ＳｉＮの）を不揮発性メモリ・セルの上に堆積させ、酸化物層間誘電体（ＩＬＤ）を堆積させ、平坦化して、図１のデバイス１００を形成する。

【0038】

ブロック６１１において、結果として得られたデバイス１００上に後続の配線レベルを形成することができる。

【0039】

図７～図１２を参照すると、図１に示すようなＰＣＭと直接接触するドリフト軽減ライナを含む不揮発性メモリ・セル１００を製造するための方法において、図７は、基板１０１および基板内に配置された下部相互接続１０２と、第１の誘電体層７０１と、ドリフト軽減ライナ層７０２と、第２の誘電体層７０３と、を備える中間デバイス７００を示す。第１および第２の誘電体層は、例えばＳｉＮで形成することができる。一部の実施形態によると、第２の誘電体層は、ライナ層を封入する犠牲ＳｉＮ膜であり、これは、後続のプロセス・ステップ（例えば、底部電極ビアパターニング）中のライナ層の酸化を防止する。ライナ層７０２は、例えば、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、または原子層堆積（ＡＬＤ）によって堆積させることができる。

【0040】

図８は、底部電極ビア（図示せず）をパターニングするための堆積させたスタック８００を示す。スタック８００は、ＬＴＯハードマスク層８０１、ＳｉＡＲＣ層８０２、およびＰＲ層８０３を備えることができる。ＰＲ層は、フォトリソグラフィ・プロセスによってＰＲマスク（図示せず）を形成するようにパターニングされる。

【0041】

一部の実施形態によると、底部電極ビア９０１は、ＰＲ層をマスクとして使用して、ドリフト軽減ライナ層７０２を貫通してパターニングされる（図９参照）。底部電極ビア９０１は、下部相互接続１０２まで延在する。ＰＲマスク（図示せず）は、例えば溶剤によって除去することができる。

【0042】

図１０に示すように、ＬＴＯハードマスク８０１を除去して、第２の誘電体層７０３を露出させる。底部電極メタライゼーション・プロセスを行って、ＴａＮで形成された外側部分１０５と、ＴｉＮで形成された中間部分１０６と、ＴａＮで形成された内側部分１０７とを含む底部電極１０４を形成する。例えば、底部電極メタライゼーション・プロセスは、ＴａＮ、ＴｉＮ、およびＴａＮの層を順次堆積させることを含む。図１０のデバイス１０００は、第２の誘電体層７０３を露出させるように研磨されている。底部電極メタライゼーション・プロセスは、第１のＴａＮ層、ＴｉＮ層、および第２のＴａＮ層を順次堆積させることを含むことができる（図１０参照）。

【0043】

一部の実施形態によると、湿式エッチングを行って、ドリフト軽減ライナ層７０２（図１１参照）に影響を与えることなく、第２の誘電体層７０３（図１０参照）の残りの部分を除去する。

【0044】

図１２は、ドリフト軽減ライナ層７０２上に堆積させたＰＣＭ層１２０１および頂部電極金属１２０２を示す。一部の実施形態によると、ＰＶＤによってＰＣＭ層１２０１および頂部電極金属１２０２を堆積させる。

【0045】

ドリフト軽減ライナ層７０２、ＰＣＭ層１２０１、および頂部電極金属１２０２をパターニングして、図１に示すようなドリフト軽減ライナ１０８、ＰＣＭ１０９、および頂部電極１１０を形成する。さらに、（例えば、ＳｉＮの）第３の誘電体層１１２を不揮発性メモリ・セルの上に堆積させ、酸化物層間誘電体（ＩＬＤ）１１１を堆積させ、平坦化する（図１参照）。

【0046】

まとめ：

【0047】

本発明の一実施形態によると、マッシュルーム型相変化メモリ（ＰＣＭ）デバイスは、基板（１０１）と、基板上に配置された第１の誘電体層（１０３）と、第１の誘電体層内に配置された底部電極（１０４）と、第１の誘電体層上に配置されたドリフト軽減ライナ（１０８）と、ドリフト軽減ライナおよび底部電極の上面に直接配置されたＰＣＭ素子（１０９）と、ＰＣＭ素子上に配置された頂部電極（１１０）と、第１の誘電体層の露出部分および頂部電極上に配置された第２の誘電体層（１１２）と、を備え、第２の誘電体層は、ドリフト軽減ライナ、ＰＣＭ素子、および頂部電極の側壁上に配置されている。

【0048】

一部の実施形態によると、マッシュルーム型相変化メモリ（ＰＣＭ）デバイスは、基板（１０１）と、基板内に配置された下部相互接続（１０２）と、基板上に配置された第１の誘電体層（１０３）と、第１の誘電体層内に配置され、第１の誘電体層の上面よりも上に延在する底部電極（１０４）と、第１の誘電体層の上面よりも上に延在する底部電極の上部部分を取り囲むドリフト軽減ライナ（１０８）と、ライナおよび底部電極の上面に配置されたＰＣＭ素子（１０９）と、ＰＣＭ素子上に配置された頂部電極（１１０）と、第１の誘電体層の露出部分および頂部電極上に配置された第２の誘電体層（１１２）と、を備え、第２の誘電体層は、ライナ、ＰＣＭ素子、および頂部電極の側壁上に配置されている。

【0049】

一部の実施形態によると、マッシュルーム型相変化メモリ（ＰＣＭ）デバイスを製造する方法は、基板、ならびに基板内に配置された下部相互接続、基板上に配置された第１の誘電体層、第１の誘電体層上に配置されたドリフト軽減ライナ、およびドリフト軽減ライナ上に形成された第２の誘電体層を備える中間デバイス（８０１）を用意することと、中間デバイス（８０２）上に低温酸化物（ＬＴＯ）ハードマスク層、シリコン含有反射防止コーティング層（ＳｉＡＲＣ）層、およびフォトレジスト（ＰＲ）層を順次堆積させることと、ＰＲ層をパターニングしてＰＲマスク（８０３）を形成することと、ＰＲマスク（８０４）を使用してドリフト軽減ライナ層を貫通してパターニングすることによって底部電極ビアを形成することと、ＬＴＯハードマスク層（８０５）を除去することと、底部電極メタライゼーション・プロセスを行って、底部電極金属（８０６）を形成することと、ＰＣＭデバイスを研磨して第２の誘電体層（８０７）を露出させることと、第２の誘電体層（８０８）の残りの部分を除去することと、ＰＣＭ層および頂部電極金属（８０９）を堆積させることと、ドリフト軽減ライナ層、ＰＣＭ層、および頂部電極金属をパターニングしてドリフト軽減ライナ、ＰＣＭ、および頂部電極（８１０）を形成することと、ＰＣＭデバイス（８１０）の上に第３の誘電体層を堆積させることと、ＰＣＭデバイス（８１０）の上に酸化物層間誘電体（ＩＬＤ）を堆積させることと、ＰＣＭデバイス（８１０）を平坦化することと、を含む。

【0050】

本明細書において、本原理の「一実施形態」または「実施形態」、ならびにその他の変形への言及は、実施形態に関連して説明される特定の特徴、構造、特性などが、本原理の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な場所に現われる「一実施形態において」または「ある実施形態において」という句、ならびに任意の他の変形形態の出現は、必ずしもすべてが同じの実施形態を指すとは限らない。

【0051】

図中の流れ図およびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実施態様のアーキテクチャ、機能、および動作を示す。これに関して、流れ図またはブロック図の各ブロックは、指定された論理機能を実施するための１つまたは複数の実行可能命令を含む、モジュール、セグメント、または命令の一部を表すことができる。一部の代替の実施態様では、ブロックに示されている機能は、図に示されている順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、実際には、実質的に同時に実行することができ、またはブロックは、含まれている機能性に応じて、時には逆の順番で実行することができる。ブロック図または流れ図あるいはその両方の各ブロック、およびブロック図または流れ図あるいはその両方のブロックの組合せは、指定された機能もしくは行為を実行する、または専用のハードウェアおよびコンピュータ命令の組合せを実行する専用のハードウェア・ベースのシステムによって実施することができることにも留意されたい。

【0052】

本明細書で使用される術語は、特定の実施例のみを説明することのみを目的としており、本発明を限定することは意図されていない。本明細書で使用される場合、単数形「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」は、文脈がそうでないと明確に示さない限り、複数形を同様に含むことが意図されている。用語「備える（ｃｏｍｐｒｉｓｅｓ）」または「備えている（ｃｏｍｐｒｉｓｉｎｇ）」あるいはその両方は、本明細書で使用される場合、述べられた特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を明記するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループ、あるいはその組合せの存在もしくは追加を排除しないことがさらに理解されるであろう。

【0053】

以下の特許請求の範囲におけるすべての手段またはステップに加えて機能要素の対応する構造、材料、行為、および均等物は、具体的に特許請求されるような他の特許請求される要素と組み合わせて機能を実行するための任意の構造、材料、または行為を含むことが意図されている。本発明の様々な実施形態の説明は、例示の目的で提示されてきたが、網羅的であることは意図されておらず、または開示された実施形態に限定されることは意図されていない。本発明の実施形態の範囲および思想から逸脱することなく、多くの変更形態および変形形態が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の応用もしくは技術的改良を最も良く説明するか、または当業者が本明細書で開示された実施形態を理解することができるように選択された。

【図1】