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特表2023-551401イーサネットスイッチのための低電力光入力／出力チップレット（ＴｅｒａＰＨＹｅ）
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-08
(54)【発明の名称】イーサネットスイッチのための低電力光入力／出力チップレット（ＴｅｒａＰＨＹｅ）
(51)【国際特許分類】
H01L 25/16 20230101AFI20231201BHJP
G02B 6/12 20060101ALI20231201BHJP
G02B 6/34 20060101ALI20231201BHJP
H01L 23/36 20060101ALI20231201BHJP
【ＦＩ】
H01L25/16 A
G02B6/12
G02B6/34
H01L23/36 D
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023528591
(86)(22)【出願日】2021-11-16
(85)【翻訳文提出日】2023-07-06
(86)【国際出願番号】 US2021059514
(87)【国際公開番号】W WO2022108924
(87)【国際公開日】2022-05-27
(31)【優先権主張番号】63/116,695
(32)【優先日】2020-11-20
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】519011669
【氏名又は名称】アヤー・ラブス・インコーポレーテッド
【氏名又は名称原語表記】ＡＹＡＲ ＬＡＢＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110000028
【氏名又は名称】弁理士法人明成国際特許事務所
(72)【発明者】
【氏名】ストヤノビク・ウラディミール
(72)【発明者】
【氏名】サレハ・ヒューゴー
(72)【発明者】
【氏名】メアド・ロイ・エドワード
【テーマコード（参考）】
2H137
2H147
5F136
【Ｆターム（参考）】
2H137AA01
2H137AA05
2H137AB05
2H137AB06
2H137AB11
2H137BA05
2H137BA15
2H137BA34
2H137BC24
2H137BC43
2H137DB12
2H147AA01
2H147AB02
2H147AB16
2H147AB21
2H147AC04
2H147BD03
2H147BG04
2H147CA03
2H147CA12
2H147CA23
2H147EA13C
5F136BC05
5F136DA13
5F136DA34
(57)【要約】
【解決手段】ネットワークスイッチシステムインパッケージが、キャリア基板を備え、ネットワークスイッチチップおよび複数のフォトニック入力／出力モジュールが基板上に配置されている。複数のフォトニック入力／出力モジュールの各々は、モジュール基板と、モジュール基板上に配置されている複数のフォトニックチップポッドと、を備える。各フォトニックチップポッドは、ポッド基板を備え、フォトニック入力／出力チップレットおよびギアボックスチップレットがポッド基板に取り付けられている。フォトニック入力／出力チップレットは、パラレル電気インターフェースと、フォトニックインターフェースと、フォトニックインターフェースおよびパラレル電気インターフェースの間に実装されている複数の光マクロと、を備える。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースおよびネットワークスイッチチップのシリアル電気インターフェースと電気的に接続している。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースとネットワークスイッチチップのシリアル電気インターフェースとの間の変換を行う。
【選択図】図１１
【選択図】図１１
【特許請求の範囲】
【請求項1】
フォトニックチップポッドであって、基板と、
前記基板に取り付けられているフォトニック入力／出力チップレットであって、パラレル電気インターフェースと、フォトニックインターフェースと、前記フォトニックインターフェースおよび前記パラレル電気インターフェースの間に実装されている複数の光マクロと、を備える、フォトニック入力／出力チップレットと、
前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと電気的に接続するように前記基板に取り付けられているギアボックスチップレットであって、前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと別のチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている、ギアボックスチップレットと、
を備える、フォトニックチップポッド。
【請求項2】
請求項１に記載のフォトニックチップポッドであって、前記基板は、２．５Ｄ集積化基板、シリコンインターポーザ基板、または、光学強化ウエハレベルファンアウト基板のいずれかである、フォトニックチップポッド。
【請求項3】
請求項１に記載のフォトニックチップポッドであって、前記別のチップの前記シリアル電気インターフェースは、極短距離（ＸＳＲ）シリアルインターフェースまたは超短距離（ＵＳＲ）シリアルインターフェースのいずれかである、フォトニックチップポッド。
【請求項4】
請求項１に記載のフォトニックチップポッドであって、前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースは、アドバンストインターフェースバス（ＡＩＢ）インターフェースまたは高帯域幅相互接続（ＨＢＩ）インターフェースのいずれかである、フォトニックチップポッド。
【請求項5】
請求項１に記載のフォトニックチップポッドであって、前記フォトニック入力／出力チップレットの前記フォトニックインターフェースは、前記フォトニック入力／出力チップレット内に形成されている複数の光グレーティングカプラとのそれぞれの光結合のために複数の光ファイバをそれぞれ受け入れて位置決めするよう構成されている複数の光学アライメント構造を備える、フォトニックチップポッド。
【請求項6】
請求項１に記載のフォトニックチップポッドであって、前記フォトニック入力／出力チップレットの前記複数の光マクロの各々は、複数の光マイクロリング共振器を備え、前記複数の光マイクロリング共振器の各光マイクロリング共振器は、約１０マイクロメートル以下の外径を有する、フォトニックチップポッド。
【請求項7】
フォトニック入力／出力モジュールであって、モジュール基板と、
前記モジュール基板上に配置されている複数のフォトニックチップポッドと、
を備え、
前記複数のフォトニックチップポッドの各フォトニックチップポッドは、
ポッド基板と、
前記ポッド基板に取り付けられているフォトニック入力／出力チップレットであって、パラレル電気インターフェースと、フォトニックインターフェースと、前記フォトニックインターフェースおよび前記パラレル電気インターフェースの間に実装されている複数の光マクロと、を備える、フォトニック入力／出力チップレットと、
前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと電気的に接続するように前記ポッド基板に取り付けられているギアボックスチップレットであって、前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと別のチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている、ギアボックスチップレットと、
を備える、フォトニック入力／出力モジュール。
【請求項8】
請求項７に記載のフォトニック入力／出力モジュールであって、さらに、前記複数のフォトニックチップポッドの前記フォトニック入力／出力チップレットの前記フォトニックインターフェースにそれぞれ接続されている複数のファイバ取り付けユニットを備える、フォトニック入力／出力モジュール。
【請求項9】
請求項８に記載のフォトニック入力／出力モジュールであって、前記フォトニック入力／出力チップレットの前記フォトニックインターフェースは、前記フォトニック入力／出力チップレット内に形成されている複数の光グレーティングカプラとの前記複数の光ファイバのそれぞれの光結合のために前記複数のファイバ取り付けユニットの内の対応する１個の複数の光ファイバをそれぞれ受け入れて位置決めするよう構成されている複数の光学アライメント構造を備え、前記複数のファイバ取り付けユニットの内の所与の１個の前記複数の光ファイバは、前記複数のフォトニックチップポッドの内の所与の１個の前記フォトニック入力／出力チップレットの前記複数の光学アライメント構造内に配置されている、フォトニック入力／出力モジュール。
【請求項10】
請求項９に記載のフォトニック入力／出力モジュールであって、前記モジュール基板の外縁は、前記複数のフォトニックチップポッドに対してそれぞれ形成されている複数の切り欠き領域を備え、前記複数のフォトニックチップポッドの内の所与の１個は、前記複数のフォトニックチップポッドの内の前記所与の１個の前記フォトニック入力／出力チップレットの前記複数の光学アライメント構造が、前記複数の切り欠き領域の内の対応する１個の上に配置されるように、前記モジュール基板上に配置されている、フォトニック入力／出力モジュール。
【請求項11】
請求項１０に記載のフォトニック入力／出力モジュールであって、さらに、前記複数の切り欠き領域内にそれぞれ配置されている複数のカバー構造を備え、前記複数のカバー構造の内の所与の１個は、前記複数の切り欠き領域の内の前記対応する１個の上に配置されている前記複数のフォトニックチップポッドの内の前記所与の１個の前記フォトニック入力／出力チップレットの前記複数の光学アライメント構造内に配置されている前記複数のファイバ取り付けユニットの内の前記所与の１個の前記複数の光ファイバの一部を覆うよう構成されている、フォトニック入力／出力モジュール。
【請求項12】
請求項１１に記載のフォトニック入力／出力モジュールであって、さらに、前記複数のカバー構造を覆って前記複数の切り欠き領域の各々の中に配置されているグローブトップ材料を備える、フォトニック入力／出力モジュール。
【請求項13】
請求項７に記載のフォトニック入力／出力モジュールであって、前記モジュール基板は、有機基板である、フォトニック入力／出力モジュール。
【請求項14】
請求項１３に記載のフォトニック入力／出力モジュールであって、前記モジュール基板は、高密度ビルドアップ（ＨＤＢＵ）基板である、フォトニック入力／出力モジュール。
【請求項15】
請求項７に記載のフォトニック入力／出力モジュールであって、さらに、前記モジュール基板に取り付けられている統合ヒートスプレッダを備え、前記統合ヒートスプレッダは、前記複数のフォトニックチップポッドの各々の前記フォトニック入力／出力チップレットの露出面が統合ヒートスプレッダの方を向いた状態で、前記複数のフォトニックチップポッドの上に広がるよう構成されている、フォトニック入力／出力モジュール。
【請求項16】
請求項１５に記載のフォトニック入力／出力モジュールであって、さらに、前記統合ヒートスプレッダと、前記複数のフォトニックチップポッドの各々の前記フォトニック入力／出力チップレットとの間に配置されている熱伝導材料を備える、フォトニック入力／出力モジュール。
【請求項17】
ネットワークスイッチシステムインパッケージであって、キャリア基板と、
前記キャリア基板上に配置されているネットワークスイッチチップと、
前記キャリア基板上に配置されている複数のフォトニック入力／出力モジュールと、
を備え、
前記複数のフォトニック入力／出力モジュールの各々は、
モジュール基板と、
前記モジュール基板上に配置されている複数のフォトニックチップポッドと、
を備え、
前記複数のフォトニックチップポッドの各フォトニックチップポッドは、
ポッド基板と、
前記ポッド基板に取り付けられているフォトニック入力／出力チップレットであって、パラレル電気インターフェースと、フォトニックインターフェースと、前記フォトニックインターフェースおよび前記パラレル電気インターフェースの間に実装されている複数の光マクロと、を備える、フォトニック入力／出力チップレットと、
前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと電気的に接続すると共に前記ネットワークスイッチチップのシリアル電気インターフェースと電気的に接続するように前記ポッド基板に取り付けられているギアボックスチップレットであって、前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと前記スイッチチップの前記シリアル電気インターフェースとの間の変換を提供するよう構成されている、ギアボックスチップレットと、
を備える、ネットワークスイッチシステムインパッケージ。
【請求項18】
請求項１７に記載のネットワークスイッチシステムインパッケージであって、前記キャリア基板は、埋め込み相互接続ブリッジ基板、光学可能ウエハレベルファンアウト基板、薄膜基板、または、有機基板のいずれかである、ネットワークスイッチシステムインパッケージ。
【請求項19】
請求項１７に記載のネットワークスイッチシステムインパッケージであって、前記複数のフォトニック入力／出力モジュールの各々は、前記複数のフォトニック入力／出力モジュールの前記複数のフォトニックチップポッドの各々における各フォトニック入力／出力チップレットの前記フォトニックインターフェースが前記キャリア基板の外縁に沿って配置されるように、前記キャリア基板の前記外縁に配置されている、ネットワークスイッチシステムインパッケージ。
【請求項20】
請求項１９に記載のネットワークスイッチシステムインパッケージであって、前記複数のフォトニック入力／出力モジュールの前記複数のフォトニックチップポッドの各々における各フォトニック入力／出力チップレットの各フォトニックインターフェースは、対応するファイバ取り付けユニットの複数の光ファイバをそれぞれ受け入れて位置決めするよう構成されている複数の光学アライメント構造を備える、ネットワークスイッチシステムインパッケージ。
【請求項21】
請求項２０に記載のネットワークスイッチシステムインパッケージであって、さらに、前記複数のフォトニック入力／出力モジュールの前記複数のフォトニックチップポッドの前記フォトニック入力／出力チップレットの前記フォトニックインターフェースへそれぞれ接続されているファイバ取り付けユニットを備える、ネットワークスイッチシステムインパッケージ。
【請求項22】
請求項１７に記載のネットワークスイッチシステムインパッケージであって、前記複数のフォトニック入力／出力モジュールの数は８であり、フォトニック入力／出力モジュールあたりの前記複数のフォトニックチップポッドの数は２であり、前記ネットワークスイッチチップは、第１ネットワークスイッチチップであり、前記ネットワークスイッチシステムインパッケージは、さらに、第２ネットワークスイッチチップを備える、ネットワークスイッチシステムインパッケージ。
【請求項23】
請求項２２に記載のネットワークスイッチシステムインパッケージであって、前記キャリア基板は、４つの周縁部によって規定された長方形を有し、前記８個のフォトニック入力／出力モジュールの前記２個のフォトニックチップポッドの各々における各フォトニック入力／出力チップレットの前記フォトニックインターフェースが、前記キャリア基板の外縁に沿って配置されるように、前記キャリア基板の前記４つの周縁部の各々に、前記８個のフォトニック入力／出力モジュールの内の２個が配置され、前記第１ネットワークスイッチチップおよび第２ネットワークスイッチチップは、前記キャリア基板の中央領域に配置されている、ネットワークスイッチシステムインパッケージ。
【請求項24】
請求項２２に記載のネットワークスイッチシステムインパッケージであって、前記８個のフォトニック入力／出力モジュールの内の第１セットの４個が、前記第１ネットワークスイッチチップと双方向データ通信するように電気的に接続され、前記８個のフォトニック入力／出力モジュールの内の第２セットの４個が、前記第２ネットワークスイッチチップと双方向データ通信するように電気的に接続されている、ネットワークスイッチシステムインパッケージ。
【請求項25】
請求項２４に記載のネットワークスイッチシステムインパッケージであって、前記第１セットの各フォトニック入力／出力モジュールと前記第１ネットワークスイッチチップとの間のデータ通信は、それぞれの極短距離（ＸＳＲ）シリアルインターフェースを通した通信であり、前記第２セットの各フォトニック入力／出力モジュールと前記第２ネットワークスイッチチップとの間のデータ通信は、それぞれのＸＳＲシリアルインターフェースを通した通信である、ネットワークスイッチシステムインパッケージ。
【請求項26】
請求項２２に記載のネットワークスイッチシステムインパッケージであって、さらに、１６個のファイバ取り付けユニットを備え、各ファイバ取り付けユニットは、前記８個のフォトニック入力／出力モジュールの前記フォトニックチップポッドの前記フォトニック入力／出力チップレットの内の異なる１個のチップレットの前記フォトニックインターフェースへ接続されている、ネットワークスイッチシステムインパッケージ。
【請求項27】
請求項２６に記載のネットワークスイッチシステムインパッケージであって、前記１６個のファイバ取り付けユニットの各々は、２４個の光ファイバを備える、ネットワークスイッチシステムインパッケージ。
【請求項28】
請求項２７に記載のネットワークスイッチシステムインパッケージであって、前記２４個の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、前記２４個の光ファイバの内の第２セットの８個が、出力変調光を伝達し、前記２４個の光ファイバの内の第３セットの８個が、入力変調光を伝達する、ネットワークスイッチシステムインパッケージ。
【請求項29】
請求項２８に記載のネットワークスイッチシステムインパッケージであって、前記第１ネットワークスイッチチップは、５０テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、前記第２ネットワークスイッチチップは、５０テラビット／秒で動作するよう構成されている第２イーサネットスイッチである、ネットワークスイッチシステムインパッケージ。
【請求項30】
ネットワークスイッチシステムインパッケージであって、キャリア基板と、
前記キャリア基板上に配置されているネットワークスイッチチップと、
前記キャリア基板に取り付けられている複数のフォトニック入力／出力チップレットと、
を備え、
前記複数のフォトニック入力／出力チップレットの各々は、前記ネットワークスイッチチップとの双方向データ通信のために電気的に接続されている電気インターフェースと、フォトニックインターフェースと、前記フォトニックインターフェースおよび前記電気インターフェースの間に実装されている複数の光マクロと、を備える、ネットワークスイッチシステムインパッケージ。
【請求項31】
請求項３０に記載のネットワークスイッチシステムインパッケージであって、前記キャリア基板は、埋め込み相互接続ブリッジ基板、光学可能ウエハレベルファンアウト基板、薄膜基板、または、有機基板のいずれかである、ネットワークスイッチシステムインパッケージ。
【請求項32】
請求項３０に記載のネットワークスイッチシステムインパッケージであって、前記複数のフォトニック入力／出力チップレットの各々は、前記キャリア基板の外縁に沿って配置されている、ネットワークスイッチシステムインパッケージ。
【請求項33】
請求項３２に記載のネットワークスイッチシステムインパッケージであって、前記複数のフォトニック入力／出力チップレットの各フォトニックインターフェースは、対応するファイバ取り付けユニットの複数の光ファイバをそれぞれ受け入れて位置決めするために、前記キャリア基板の前記外縁に沿って配置されている複数の光学アライメント構造を備える、ネットワークスイッチシステムインパッケージ。
【請求項34】
請求項３３に記載のネットワークスイッチシステムインパッケージであって、さらに、前記複数のフォトニック入力／出力チップレットの前記フォトニックインターフェースへそれぞれ接続されている複数のファイバ取り付けユニットを備える、ネットワークスイッチシステムインパッケージ。
【請求項35】
請求項３０に記載のネットワークスイッチシステムインパッケージであって、前記複数のフォトニック入力／出力チップレットの各々と前記ネットワークスイッチチップとの間のデータ通信は、パラレル電気インターフェースを通した通信である、ネットワークスイッチシステムインパッケージ。
【請求項36】
請求項３５に記載のネットワークスイッチシステムインパッケージであって、前記パラレル電気インターフェースは、アドバンストインターフェースバス（ＡＩＢ）インターフェースまたは高帯域幅相互接続（ＨＢＩ）インターフェースのいずれかである、ネットワークスイッチシステムインパッケージ。
【請求項37】
請求項３０に記載のネットワークスイッチシステムインパッケージであって、前記複数のフォトニック入力／出力チップレットの数は、８である、ネットワークスイッチシステムインパッケージ。
【請求項38】
請求項３０に記載のネットワークスイッチシステムインパッケージであって、前記複数のフォトニック入力／出力チップレットの数は１６であり、前記ネットワークスイッチチップは、第１ネットワークスイッチチップであり、前記ネットワークスイッチシステムインパッケージは、さらに、第２ネットワークスイッチチップを備える、ネットワークスイッチシステムインパッケージ。
【請求項39】
請求項３８に記載のネットワークスイッチシステムインパッケージであって、前記キャリア基板は、４つの周縁部によって規定された長方形を有し、前記複数のフォトニック入力／出力チップレットの各々の前記フォトニックインターフェースは、前記キャリア基板の外縁に沿って配置されるように、前記キャリア基板の前記４つの周縁部の各々に、前記１６個のフォトニック入力／出力チップレットの内の２個が配置され、前記第１ネットワークスイッチチップおよび第２ネットワークスイッチチップは、前記キャリア基板の中央領域に配置されている、ネットワークスイッチシステムインパッケージ。
【請求項40】
請求項３９に記載のネットワークスイッチシステムインパッケージであって、前記１６個のフォトニック入力／出力チップレットの内の第１セットの８個が、前記第１ネットワークスイッチチップと双方向データ通信するように電気的に接続され、前記１６個のフォトニック入力／出力チップレットの内の第２セットの８個が、前記第２ネットワークスイッチチップと双方向データ通信するように電気的に接続されている、ネットワークスイッチシステムインパッケージ。
【請求項41】
請求項３８に記載のネットワークスイッチシステムインパッケージであって、さらに、１６個のファイバ取り付けユニットを備え、各ファイバ取り付けユニットは、前記１６個のフォトニック入力／出力チップレットの内の異なる１個の前記フォトニックインターフェースへ接続されている、ネットワークスイッチシステムインパッケージ。
【請求項42】
請求項４１に記載のネットワークスイッチシステムインパッケージであって、前記１６個のファイバ取り付けユニットの各々は、２４個の光ファイバを備える、ネットワークスイッチシステムインパッケージ。
【請求項43】
請求項４２に記載のネットワークスイッチシステムインパッケージであって、前記２４個の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、前記２４個の光ファイバの内の第２セットの８個が、出力変調光を伝達し、前記２４個の光ファイバの内の第３セットの８個が、入力変調光を伝達する、ネットワークスイッチシステムインパッケージ。
【請求項44】
請求項４３に記載のネットワークスイッチシステムインパッケージであって、前記第１ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、前記第２ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第２イーサネットスイッチである、ネットワークスイッチシステムインパッケージ。
【請求項45】
請求項３０に記載のネットワークスイッチシステムインパッケージであって、前記複数のフォトニック入力／出力チップレットの数は１６であり、前記ネットワークスイッチチップは、第１ネットワークスイッチチップであり、前記ネットワークスイッチシステムインパッケージは、さらに、第２ネットワークスイッチチップ、第３ネットワークスイッチチップ、および、第４ネットワークスイッチチップを備える、ネットワークスイッチシステムインパッケージ。
【請求項46】
請求項４５に記載のネットワークスイッチシステムインパッケージであって、前記キャリア基板は、４つの周縁部によって規定された長方形を有し、前記複数のフォトニック入力／出力チップレットの各々の前記フォトニックインターフェースが、前記キャリア基板の外縁に沿って配置されるように、前記キャリア基板の前記４つの周縁部の各々に、前記１６個のフォトニック入力／出力チップレットの内の２個が配置され、前記第１ネットワークスイッチチップ、前記第２ネットワークスイッチチップ、前記第３ネットワークスイッチチップ、および、前記第４ネットワークスイッチチップは、前記キャリア基板の中央領域に配置されている、ネットワークスイッチシステムインパッケージ。
【請求項47】
請求項４６に記載のネットワークスイッチシステムインパッケージであって、前記１６個のフォトニック入力／出力チップレットの内の第１セットの４個が、前記第１ネットワークスイッチチップと双方向データ通信するように電気的に接続され、前記１６個のフォトニック入力／出力チップレットの内の第２セットの４個が、前記第２ネットワークスイッチチップと双方向データ通信するように電気的に接続され、前記１６個のフォトニック入力／出力チップレットの内の第３セットの４個が、前記第３ネットワークスイッチチップと双方向データ通信するように電気的に接続され、前記１６個のフォトニック入力／出力チップレットの内の第４セットの４個が、前記第４ネットワークスイッチチップと双方向データ通信するように電気的に接続されている、ネットワークスイッチシステムインパッケージ。
【請求項48】
請求項４７に記載のネットワークスイッチシステムインパッケージであって、さらに、１６個のファイバ取り付けユニットを備え、各ファイバ取り付けユニットは、前記１６個のフォトニック入力／出力チップレットの内の異なる１個の前記フォトニックインターフェースへ接続されている、ネットワークスイッチシステムインパッケージ。
【請求項49】
請求項４８に記載のネットワークスイッチシステムインパッケージであって、前記１６個のファイバ取り付けユニットの各々は、２４個の光ファイバを備える、ネットワークスイッチシステムインパッケージ。
【請求項50】
請求項４９に記載のネットワークスイッチシステムインパッケージであって、前記２４個の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、前記２４個の光ファイバの内の第２セットの８個が、出力変調光を伝達し、前記２４個の光ファイバの内の第３セットの８個が、入力変調光を伝達する、ネットワークスイッチシステムインパッケージ。
【請求項51】
請求項５０に記載のネットワークスイッチシステムインパッケージであって、前記第１ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、前記第２ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第２イーサネットスイッチであり、前記第３ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第３イーサネットスイッチであり、前記第４ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第４イーサネットスイッチである、ネットワークスイッチシステムインパッケージ。
【請求項52】
フォトニックチップポッドを製造するための方法であって、フォトニック入力／出力チップレットを基板へ接続し、前記フォトニック入力／出力チップレットは、パラレル電気インターフェースと、フォトニックインターフェースと、前記フォトニックインターフェースおよび前記パラレル電気インターフェースの間に実装されている複数の光マクロと、を備え、
ギアボックスチップレットが前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと電気的に接続するように、前記ギアボックスチップレットを前記基板へ接続することを備え、前記ギアボックスチップレットは、前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと別のチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている、方法。
【請求項53】
請求項５２に記載の方法であって、前記基板は、２．５Ｄ集積化基板、シリコンインターポーザ基板、または、光学強化ウエハレベルファンアウト基板のいずれかである、方法。
【請求項54】
請求項５２に記載の方法であって、前記別のチップの前記シリアル電気インターフェースは、極短距離（ＸＳＲ）シリアルインターフェースまたは超短距離（ＵＳＲ）シリアルインターフェースのいずれかである、方法。
【請求項55】
請求項５２に記載の方法であって、前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースは、アドバンストインターフェースバス（ＡＩＢ）インターフェースまたは高帯域幅相互接続（ＨＢＩ）インターフェースのいずれかである、方法。
【請求項56】
請求項５２に記載の方法であって、前記フォトニック入力／出力チップレットの前記フォトニックインターフェースは、前記フォトニック入力／出力チップレット内に形成されている複数の光グレーティングカプラとのそれぞれの光結合のために複数の光ファイバをそれぞれ受け入れて位置決めするよう構成されている複数の光学アライメント構造を備える、方法。
【請求項57】
請求項５２に記載の方法であって、前記フォトニック入力／出力チップレットの前記複数の光マクロの各々は、複数の光マイクロリング共振器を備え、前記複数の光マイクロリング共振器の各光マイクロリング共振器は、約１０マイクロメートル以下の外径を有する、方法。
【請求項58】
フォトニック入力／出力モジュールを製造するための方法であって、複数のフォトニックチップポッドをモジュール基板へ接続することを備え、
前記複数のフォトニックチップポッドの各フォトニックチップポッドは、
ポッド基板と、
前記ポッド基板に取り付けられているフォトニック入力／出力チップレットであって、パラレル電気インターフェースと、フォトニックインターフェースと、前記フォトニックインターフェースおよび前記パラレル電気インターフェースの間に実装されている複数の光マクロと、を備える、フォトニック入力／出力チップレットと、
前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと電気的に接続するように前記ポッド基板に取り付けられているギアボックスチップレットであって、前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと別のチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている、ギアボックスチップレットと、
を備える、方法。
【請求項59】
請求項５８に記載の方法であって、さらに、複数のファイバ取り付けユニットを前記複数のフォトニックチップポッドの前記フォトニック入力／出力チップレットのそれぞれのフォトニックインターフェースへ接続することを備える、方法。
【請求項60】
請求項５９に記載の方法であって、前記フォトニック入力／出力チップレットの前記フォトニックインターフェースは、前記フォトニック入力／出力チップレット内に形成されている複数の光グレーティングカプラとの前記複数の光ファイバのそれぞれの光結合のために前記複数のファイバ取り付けユニットの内の対応する１個の複数の光ファイバをそれぞれ受け入れて位置決めするよう構成されている複数の光学アライメント構造を備え、前記複数のファイバ取り付けユニットを接続することは、前記複数のファイバ取り付けユニットの内の所与の１個の前記複数の光ファイバを、前記複数のフォトニックチップポッドの内の所与の１個の前記フォトニック入力／出力チップレットの前記複数の光学アライメント構造内に配置することを含む、方法。
【請求項61】
請求項６０に記載の方法であって、さらに、前記モジュール基板の外縁内に複数の切り欠き領域を形成し、
前記複数のフォトニックチップポッドの各ポッドの前記フォトニック入力／出力チップレットの前記複数の光学アライメント構造が、前記複数の切り欠き領域の対応する１個の上に配置されるように、前記モジュール基板上に前記複数のフォトニックチップポッドを配置すること、
を備える、方法。
【請求項62】
請求項６１に記載の方法であって、さらに、複数のカバー構造を前記複数の切り欠き領域内にそれぞれ配置することを備え、
前記複数のカバー構造の内の所与の１つは、前記複数の切り欠き領域の内の前記対応する１個の上に配置されている前記複数のフォトニックチップポッドの内の所与の１個の前記フォトニック入力／出力チップレットの前記複数の光学アライメント構造内に配置されている前記複数のファイバ取り付けユニットの内の所与の１個の前記複数の光ファイバの一部を覆うよう構成されている、方法。
【請求項63】
請求項６２に記載の方法であって、さらに、前記複数のカバー構造を覆うように前記複数の切り欠き領域の各々の中にグローブトップ材料を配置することを備える、方法。
【請求項64】
請求項５８に記載の方法であって、前記モジュール基板は、有機基板である、方法。
【請求項65】
請求項６４に記載の方法であって、前記モジュール基板は、高密度ビルドアップ（ＨＤＢＵ）基板である、方法。
【請求項66】
請求項５８に記載の方法であって、さらに、前記複数のフォトニックチップポッドの各々の前記フォトニック入力／出力チップレットの露出面が統合ヒートスプレッダの方を向いた状態で、前記統合ヒートスプレッダが前記複数のフォトニックチップポッドの上に広がるように、前記統合ヒートスプレッダを前記モジュール基板に取り付けることを備える、方法。
【請求項67】
請求項５８に記載の方法であって、さらに、前記統合ヒートスプレッダと、前記複数のフォトニックチップポッドの各々の前記フォトニック入力／出力チップレットとの間に、熱伝導材料を配置することを備える、方法。
【請求項68】
ネットワークスイッチシステムインパッケージを製造するための方法であって、ネットワークスイッチチップをキャリア基板に取り付け、
複数のフォトニック入力／出力モジュールを前記キャリア基板に取り付けること、
を備え、
前記複数のフォトニック入力／出力モジュールの各々は、
モジュール基板と、
前記モジュール基板上に配置されている複数のフォトニックチップポッドと、
を備え、
前記複数のフォトニックチップポッドの各フォトニックチップポッドは、
ポッド基板と、
前記ポッド基板に取り付けられているフォトニック入力／出力チップレットであって、パラレル電気インターフェースと、フォトニックインターフェースと、前記フォトニックインターフェースおよび前記パラレル電気インターフェースの間に実装されている複数の光マクロと、を備える、フォトニック入力／出力チップレットと、
前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと電気的に接続すると共に前記ネットワークスイッチチップのシリアル電気インターフェースと電気的に接続するように前記ポッド基板に取り付けられているギアボックスチップレットであって、前記フォトニック入力／出力チップレットの前記パラレル電気インターフェースと前記スイッチチップの前記シリアル電気インターフェースとの間の変換を提供するよう構成されている、ギアボックスチップレットと、
を備える、方法。
【請求項69】
請求項６８に記載の方法であって、前記キャリア基板は、埋め込み相互接続ブリッジ基板、光学可能ウエハレベルファンアウト基板、薄膜基板、または、有機基板のいずれかである、方法。
【請求項70】
請求項６８に記載の方法であって、さらに、前記複数のフォトニック入力／出力モジュールの前記複数のフォトニックチップポッドの各々における各フォトニック入力／出力チップレットの前記フォトニックインターフェースが前記キャリア基板の外縁に沿って配置されるように、前記複数のフォトニック入力／出力モジュールの各々を前記キャリア基板の前記外縁に配置することを備える、方法。
【請求項71】
請求項７０に記載の方法であって、前記複数のフォトニック入力／出力モジュールの前記複数のフォトニックチップポッドの各々における各フォトニック入力／出力チップレットの各フォトニックインターフェースは、対応するファイバ取り付けユニットの複数の光ファイバをそれぞれ受け入れて位置決めするよう構成されている複数の光学アライメント構造を備える、方法。
【請求項72】
請求項７１に記載の方法であって、さらに、前記複数のフォトニック入力／出力モジュールの前記複数のフォトニックチップポッドの前記フォトニック入力／出力チップレットの前記フォトニックインターフェースの各々へ別個のファイバ取り付けユニットを接続することを備える、方法。
【請求項73】
請求項６８に記載の方法であって、前記複数のフォトニック入力／出力モジュールの数は８であり、フォトニック入力／出力モジュールあたりの前記複数のフォトニックチップポッドの数は２であり、前記ネットワークスイッチチップは、第１ネットワークスイッチチップであり、前記方法は、第２ネットワークスイッチチップを前記キャリア基板に取り付けることを備える、方法。
【請求項74】
請求項７３に記載の方法であって、前記キャリア基板は、４つの周縁部によって規定された長方形を有し、前記８個のフォトニック入力／出力モジュールの前記２個のフォトニックチップポッドの各々における各フォトニック入力／出力チップレットの前記フォトニックインターフェースが、前記キャリア基板の外縁に沿って配置されるように、前記キャリア基板の前記４つの周縁部の各々に、前記８個のフォトニック入力／出力モジュールの内の２個が配置され、前記第１ネットワークスイッチチップおよび第２ネットワークスイッチチップは、前記キャリア基板の中央領域に配置されている、方法。
【請求項75】
請求項７３に記載の方法であって、さらに、前記第１ネットワークスイッチチップと双方向データ通信するように、前記８個のフォトニック入力／出力モジュールの内の第１セットの４個を電気的に接続する工程と、
前記第２ネットワークスイッチチップと双方向データ通信するように、前記８個のフォトニック入力／出力モジュールの内の第２セットの４個を電気的に接続する工程と、
を備える、方法。
【請求項76】
請求項７５に記載の方法であって、さらに、前記第１セットの各フォトニック入力／出力モジュールと前記第１ネットワークスイッチチップとの間のデータ通信のために、それぞれの極短距離（ＸＳＲ）シリアルインターフェースを実装し、
前記第２セットの各フォトニック入力／出力モジュールと前記第２ネットワークスイッチチップとの間のデータ通信のために、それぞれのＸＳＲシリアルインターフェースを実装すること、
を備える、方法。
【請求項77】
請求項７３に記載の方法であって、さらに、各ファイバ取り付けユニットは、前記８個のフォトニック入力／出力モジュールの前記フォトニックチップポッドの前記フォトニック入力／出力チップレットの内の各異なる１個のチップレットの前記フォトニックインターフェースへ、１６個のファイバ取り付けユニットの内の別個の１ユニットを接続することを備える、方法。
【請求項78】
請求項７７に記載の方法であって、前記１６個のファイバ取り付けユニットの各々は、２４個の光ファイバを備える、方法。
【請求項79】
請求項７８に記載の方法であって、前記２４個の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、前記２４個の光ファイバの内の第２セットの８個が、出力変調光を伝達し、前記２４個の光ファイバの内の第３セットの８個が、入力変調光を伝達する、方法。
【請求項80】
請求項７９に記載の方法であって、前記第１ネットワークスイッチチップは、５０テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、前記第２ネットワークスイッチチップは、５０テラビット／秒で動作するよう構成されている第２イーサネットスイッチである、方法。
【請求項81】
ネットワークスイッチシステムインパッケージを製造するための方法であって、ネットワークスイッチチップをキャリア基板に取り付け、
複数のフォトニック入力／出力チップレットの各々のそれぞれの電気インターフェースが、前記ネットワークスイッチチップと双方向データ通信するために電気的に接続されるように、前記複数のフォトニック入力／出力チップレットを前記キャリア基板に取り付けること、
を備え、
前記複数のフォトニック入力／出力チップレットの各々は、フォトニックインターフェースと、前記フォトニックインターフェースおよび前記それぞれの電気インターフェースの間に実装されている複数の光マクロと、を備える、方法。
【請求項82】
請求項８１に記載の方法であって、前記キャリア基板は、埋め込み相互接続ブリッジ基板、光学可能ウエハレベルファンアウト基板、薄膜基板、または、有機基板のいずれかである、方法。
【請求項83】
請求項８１に記載の方法であって、さらに、前記複数のフォトニック入力／出力チップレットの各々を前記キャリア基板の外縁に沿って配置することを備える、方法。
【請求項84】
請求項８３に記載の方法であって、さらに、対応するファイバ取り付けユニットの複数の光ファイバをそれぞれ受け入れて位置決めするために、前記複数のフォトニック入力／出力チップレットの各フォトニックインターフェースの複数の光学アライメント構造を前記キャリア基板の前記外縁に沿って配置することを備える、方法。
【請求項85】
請求項８４に記載の方法であって、さらに、複数のファイバ取り付けユニットを前記複数のフォトニック入力／出力チップレットの前記フォトニックインターフェースのそれぞれへ接続することを備える、方法。
【請求項86】
請求項８１に記載の方法であって、さらに、パラレル電気インターフェースを通して前記複数のフォトニック入力／出力チップレットの各々と前記ネットワークスイッチチップとの間でデータ通信を実施する工程を備える、方法。
【請求項87】
請求項８６に記載の方法であって、前記パラレル電気インターフェースは、アドバンストインターフェースバス（ＡＩＢ）インターフェースまたは高帯域幅相互接続（ＨＢＩ）インターフェースのいずれかである、方法。
【請求項88】
請求項８１に記載の方法であって、前記複数のフォトニック入力／出力チップレットの数は、８である、方法。
【請求項89】
請求項８１に記載の方法であって、前記複数のフォトニック入力／出力チップレットの数は１６であり、前記ネットワークスイッチチップは、第１ネットワークスイッチチップであり、前記方法は、さらに、第２ネットワークスイッチチップを前記キャリア基板に取り付けることを備える、方法。
【請求項90】
請求項８９に記載の方法であって、前記キャリア基板は、４つの周縁部によって規定された長方形を有し、前記複数のフォトニック入力／出力チップレットの各々の前記フォトニックインターフェースが、前記キャリア基板の外縁に沿って配置されるように、前記キャリア基板の前記４つの周縁部の各々に、前記１６個のフォトニック入力／出力チップレットの内の２個が配置され、前記第１ネットワークスイッチチップおよび第２ネットワークスイッチチップは、前記キャリア基板の中央領域に配置されている、方法。
【請求項91】
請求項９０に記載の方法であって、さらに、前記第１ネットワークスイッチチップと双方向データ通信するように、前記１６個のフォトニック入力／出力チップレットの内の第１セットの８個を電気的に接続し、
前記第２ネットワークスイッチチップと双方向データ通信するように、前記１６個のフォトニック入力／出力チップレットの内の第２セットの８個を電気的に接続すること、
を備える、方法。
【請求項92】
請求項８９に記載の方法であって、さらに、前記１６個のフォトニック入力／出力チップレットの各異なる１個の前記フォトニックインターフェースへ、１６個のファイバ取り付けユニットの内の別個の１個を接続することを備える、方法。
【請求項93】
請求項９２に記載の方法であって、前記１６個のファイバ取り付けユニットの各々は、２４個の光ファイバを備える、方法。
【請求項94】
請求項９３に記載の方法であって、前記２４個の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、前記２４個の光ファイバの内の第２セットの８個が、出力変調光を伝達し、前記２４個の光ファイバの内の第３セットの８個が、入力変調光を伝達する、方法。
【請求項95】
請求項９４に記載の方法であって、前記第１ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、前記第２ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第２イーサネットスイッチである、方法。
【請求項96】
請求項８１に記載の方法であって、前記複数のフォトニック入力／出力チップレットの数は１６であり、前記ネットワークスイッチチップは、第１ネットワークスイッチチップであり、前記方法は、第２ネットワークスイッチチップを前記キャリア基板に取り付けることを備え、前記方法は、第３ネットワークスイッチチップを前記キャリア基板に取り付けることを備え、前記方法は、第４ネットワークスイッチチップを前記キャリア基板に取り付けることを備える、方法。
【請求項97】
請求項９６に記載の方法であって、前記キャリア基板は、４つの周縁部によって規定された長方形を有し、前記複数のフォトニック入力／出力チップレットの各々の前記フォトニックインターフェースが、前記キャリア基板の外縁に沿って配置されるように、前記キャリア基板の前記４つの周縁部の各々に、前記１６個のフォトニック入力／出力チップレットの内の２個が配置され、前記第１ネットワークスイッチチップ、前記第２ネットワークスイッチチップ、前記第３ネットワークスイッチチップ、および、前記第４ネットワークスイッチチップは、前記キャリア基板の中央領域に配置されている、方法。
【請求項98】
請求項９７に記載の方法であって、さらに、前記第１ネットワークスイッチチップと双方向データ通信するように、前記１６個のフォトニック入力／出力チップレットの内の第１セットの４個を電気的に接続し、
前記第２ネットワークスイッチチップと双方向データ通信するように、前記１６個のフォトニック入力／出力チップレットの内の第２セットの４個を電気的に接続し、
前記第３ネットワークスイッチチップと双方向データ通信するように、前記１６個のフォトニック入力／出力チップレットの内の第３セットの４個を電気的に接続し、
前記第４ネットワークスイッチチップと双方向データ通信するように、前記１６個のフォトニック入力／出力チップレットの内の第４セットの４個を電気的に接続すること、
を備える、方法。
【請求項99】
請求項９８に記載の方法であって、さらに、前記１６個のフォトニック入力／出力チップレットの各異なる１個の前記フォトニックインターフェースへ、１６個のファイバ取り付けユニットの内の別個の１個を接続することを備える、方法。
【請求項100】
請求項９９に記載の方法であって、前記１６個のファイバ取り付けユニットの各々は、２４個の光ファイバを備える、方法。
【請求項101】
請求項１００に記載の方法であって、前記２４個の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、前記２４個の光ファイバの内の第２セットの８個が、出力変調光を伝達し、前記２４個の光ファイバの内の第３セットの８個が、入力変調光を伝達する、方法。
【請求項102】
請求項１０１に記載の方法であって、前記第１ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、前記第２ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第２イーサネットスイッチであり、前記第３ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第３イーサネットスイッチであり、前記第４ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第４イーサネットスイッチである、方法。
【発明の詳細な説明】
【技術分野】
【0001】
【0002】
本発明は、光データ通信に関する。
【0003】
【背景技術】
【0004】
光データ通信システムは、デジタルデータパターンを符号化するためにレーザ光を変調することによって動作する。変調レーザ光は、光データネットワークを通して送信ノードから受信ノードへ送信される。受信ノードに到達した変調レーザ光は、元のデジタルデータパターンを取得するために復調される。したがって、光データ通信システムの実装および動作は、光信号変調用および光信号受信用の信頼性の高い効率的なデバイスを有することに依存する。本発明は、この文脈で生まれたものである。
【発明の概要】
【0005】
一実施形態例において、フォトニックチップポッドが開示されている。フォトニックチップポッドは、基板と、基板に取り付けられているフォトニック入力／出力チップレットと、基板に取り付けられているギアボックスチップレットと、を備える。フォトニック入力／出力チップレットは、パラレル電気インターフェースと、フォトニックインターフェースと、フォトニックインターフェースおよびパラレル電気インターフェースの間に実装されている複数の光マクロと、を備える。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースと電気的に接続する基板に取り付けられている。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースと別のチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている。
【0006】
一実施形態例において、フォトニック入力／出力モジュールが開示されている。フォトニック入力／出力モジュールは、モジュール基板と、モジュール基板上に配置されている複数のフォトニックチップポッドと、を備える。複数のフォトニックチップポッドの各フォトニックチップポッドは、ポッド基板と、ポッド基板に取り付けられているフォトニック入力／出力チップレットと、ポッド基板に取り付けられているギアボックスチップレットと、を備える。フォトニック入力／出力チップレットは、パラレル電気インターフェースと、フォトニックインターフェースと、フォトニックインターフェースおよびパラレル電気インターフェースの間に実装されている複数の光マクロと、を備える。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースと電気的に接続するようにポッド基板に取り付けられている。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースと別のチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている。
【0007】
一実施形態例において、ネットワークスイッチシステムインパッケージが開示されている。ネットワークスイッチシステムインパッケージは、キャリア基板と、キャリア基板上に配置されているネットワークスイッチチップと、キャリア基板上に配置されている複数のフォトニック入力／出力モジュールと、を備える。複数のフォトニック入力／出力モジュールの各々は、モジュール基板と、モジュール基板上に配置されている複数のフォトニックチップポッドと、を備える。複数のフォトニックチップポッドの各フォトニックチップポッドは、ポッド基板と、ポッド基板に取り付けられているフォトニック入力／出力チップレットと、ポッド基板に取り付けられているギアボックスチップレットと、を備える。フォトニック入力／出力チップレットは、パラレル電気インターフェースと、フォトニックインターフェースと、フォトニックインターフェースおよびパラレル電気インターフェースの間に実装されている複数の光マクロと、を備える。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースおよびネットワークスイッチチップのシリアル電気インターフェースの両方と電気的に接続するようにポッド基板に取り付けられている。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースとネットワークスイッチチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている。
【0008】
一実施形態例において、ネットワークスイッチシステムインパッケージが開示されている。ネットワークスイッチシステムインパッケージは、キャリア基板と、キャリア基板上に配置されているネットワークスイッチチップと、キャリア基板上に取り付けられている複数のフォトニック入力／出力チップレットと、を備える。複数のフォトニック入力／出力チップレットの各々は、ネットワークスイッチチップとの双方向データ通信のために電気的に接続されている電気インターフェースを備える。複数のフォトニック入力／出力チップレットの各々は、さらに、フォトニックインターフェースと、フォトニックインターフェースおよび電気インターフェースの間に実装されている複数の光マクロと、を備える。
【0009】
本発明のその他の態様および利点については、本発明を例示した添付図面を参照しつつ行う以下の詳細な説明から明らかになる。
【図面の簡単な説明】
【0010】
【図1】いくつかの実施形態に従って、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレットの一例を示す組織図。
【0011】
【0012】
【0013】
【0014】
【0015】
【図6】いくつかの実施形態に従って、様々な相互接続技術についてのエネルギ効率および帯域幅密度の積対最大相互接続距離（データ通信到達距離）のプロット内で、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット波長分割多重化技術が、どこに位置するのかを示す図。
【0016】
【0017】
【0018】
【0019】
【図10】いくつかの実施形態に従って、ＴｅｒａＰＨＹｅモジュールの基板側から見た、ＴｅｒａＰＨＹｅモジュールのＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレットの１つに取り付けられているファイバアレイユニットを示す図。
【0020】
【0021】
【0022】
【0023】
【図14】いくつかの実施形態に従って、１６個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレットと緊密に接続する２個のイーサネットスイッチチップ／ダイを備えたイーサネットスイッチＳｉＰのフロアプランを示す図。
【0024】
【図15】いくつかの実施形態に従って、１６個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレットと緊密に接続する１個のイーサネットスイッチチップ／ダイを備えたイーサネットスイッチＳｉＰのフロアプランを示す図。
【0025】
【図16】いくつかの実施形態に従って、フォトニックチップポッドを製造する方法を示すフローチャート。
【0026】
【図17】いくつかの実施形態に従って、フォトニック入力／出力モジュールを製造する方法を示すフローチャート。
【0027】
【図18】いくつかの実施形態に従って、ネットワークスイッチシステムインパッケージを製造する方法を示すフローチャート。
【0028】
【図19】いくつかの実施形態に従って、ネットワークスイッチシステムインパッケージを製造する方法を示すフローチャート。
【発明を実施するための形態】
【0029】
以下では、本発明を理解できるように、多くの具体的な詳細事項について説明する。ただし、当業者にとって明らかなように、本発明は、これらの具体的な詳細事項の一部または全部がなくとも実施可能である。また、本発明が不必要に不明瞭となることを避けるため、周知の処理動作の詳細な説明は省略している。
【0030】
イーサネットスイッチ用の低電力光入力／出力（Ｉ／Ｏ）チップレットのための実施形態が開示されている。いくつかの実装形態において、イーサネットスイッチは、カリフォルニア州サンタクララのＡｙａｒ Ｌａｂｓ社製のモノリシック集積型フォトニックＩ／Ｏ（ＭＩＰＯ Ｉ／Ｏ）ＴｅｒａＰＨＹチップレットに基づいたチップ、ポッド、モジュール、および、システムインパッケージの構成を備え、ＴｅｒａＰＨＹチップレットは、イーサネットスイッチと光学的および電気的に適合するように適応されている。ＴｅｒａＰＨＹチップレットの適応バージョンは、ＴｅｒａＰＨＹｅチップレットと呼ばれる。本明細書で開示されているいくつかの実施形態において、ＴｅｒａＰＨＹｅチップレットに基づくイーサネットスイッチは、５０テラビット／秒（Ｔｂｐｓ）以上のデータ転送速度が可能である。本明細書で開示されているいくつかの実施形態において、ＴｅｒａＰＨＹｅチップレットに基づくイーサネットスイッチは、１００Ｔｂｐｓ以上のデータ転送速度が可能である。
【0031】
図１は、いくつかの実施形態に従って、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１の一例を示す組織図である。組織図は、フォトニックインターフェース２０３から隔離（分離）されている電気インターフェース２０１を有する。フォトニックインターフェース２０３は、対応するファイバアレイユニット（ＦＡＵ）５０１（図５参照）と光学的に結合するよう構成されている。図１の例において、電気インターフェース２０１は、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１の左側にあり、フォトニックインターフェース２０３（ＦＡＵ５０１用）は、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１の右側にある。複数の（１～Ｎの）光マクロ２０５－１～２０５－Ｎが、フォトニックインターフェース２０３と電気インターフェース２０１との間に配置されている。電気インターフェース２０１は、グルーロジック２０７によって光マクロ２０５－１～２０５－Ｎに接続されている。ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１の電気インターフェース２０１は、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１が接続している集積回路チップのロジックに適合可能である。図１の例において、電子から光へのデータの流れは、左から右である。逆に、図１の例において、光から電子へのデータの流れは、右から左である。他の実施形態において、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１のレイアウトは、フォトニックインターフェース２０３が左側にあり、電気インターフェース２０１が右側にあり、グルーロジック２０７が電気インターフェースと光マクロ２０５－１～２０５－Ｎとの間に配置されるように、反転されている。ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１のこの反転レイアウトにおいて、電子機器から光学機器へのデータの流れは、右から左であり、光学機器から電子機器へのデータの流れは、左から右である。
【0032】
電気インターフェース２０１は、イーサネットスイッチチップ／ダイまたはその他のタイプの集積回路チップなど、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１が接続している集積回路チップとの間の電気Ｉ／Ｏを扱うよう構成されている回路のブロックである。光マクロ２０５－１～２０５－Ｎは、光ドメインと電気ドメインとの間のデータ信号の変換に関与する。具体的には、光マクロ２０５－１～２０５－Ｎの各々は、フォトニックインターフェース２０３を通した伝送に向けて、電気インターフェース２０１を通して受信された電気データ信号を光データ信号へ変換するよう構成されている。また、光マクロ２０５－１～２０５－Ｎの各々は、電気インターフェース２０１を通した伝送に向けて、フォトニックインターフェース２０３を通して受信された光データ信号を電気データ信号へ変換するよう構成されている。フォトニックインターフェース２０３は、光マクロ２０５－１～２０５－Ｎへの光信号および光マクロ２０５－１～２０５－Ｎからの光信号を結合するのに関与する。グルーロジック２０７は、光マクロ２０５－１～２０５－Ｎおよび関連する光波長への電気インターフェース２０１の柔軟な（動的または静的）マッピングを可能にする。このように、グルーロジック２０７（クロスバー回路とも呼ばれる）は、光マクロ２０５－１～２０５－Ｎと電気インターフェース２０１との間の電気信号の動的なルーティングを提供する。また、グルーロジック２０７は、物理層レベルで、再タイミング、再バッファリング、および、フリット再編成の機能を提供する。また、いくつかの実施形態において、グルーロジック２０７は、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１が接続している集積回路チップから何らかの処理をアンロードするために、様々なエラー訂正およびデータレベルリンクのプロトコルを実行する。
【0033】
図２は、いくつかの実施形態に従って、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１のレイアウト例を示す。ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１の光学構成要素および電気構成要素のレイアウトは、面積効率、エネルギ効率、性能、および、実施上の配慮点（光導波路交差の回避など）を最適化するよう設計されている。いくつかの実施形態において、電気インターフェース２０１は、一方のチップ縁部（例えば、図２の例における左側縁部）に沿ってレイアウトされ、ＦＡＵ５０１と光結合するためのフォトニックインターフェース２０３は、反対側のチップ縁部（例えば、図２の例における右側縁部）に沿ってレイアウトされている。いくつかの実施形態において、フォトニックインターフェース２０３は、ＦＡＵ５０１内の光ファイバの各々のための光グレーティングカプラを備える。様々な実施形態において、フォトニックインターフェース２０３は、ＦＡＵ５０１と光マクロ２０５－１～２０５－Ｎとの光結合を可能にするために、垂直光グレーティングカプラ、エッジ光カプラ、および／または、基本的に任意のその他のタイプの光カプラデバイス、ならびに／もしくは、それらの組みあわせを備える。いくつかの実施形態において、フォトニックインターフェース２０３は、ＦＡＵ５０１内の２４個の光ファイバとインターフェース接続するよう構成されている。いくつかの実施形態において、フォトニックインターフェース２０３は、ＦＡＵ５０１内の１６個の光ファイバとインターフェース接続するよう構成されている。グルーロジック２０７は、電気インターフェース２０１と光マクロ２０５－１～２０５－Ｎとの間でデータをルーティングする。グルーロジック２０７は、光マクロ２０５－１～２０５－Ｎとの電気インターフェース２０１接続をインターフェースする必要に応じて、クロスバースイッチおよびその他の回路を備える。いくつかの実施形態において、光マクロ２０５－１～２０５－Ｎの光トランスミッタ（Ｔｘ）および光レシーバ（Ｒｘ）は、ペアに組み合わせられており、各Ｔｘ／Ｒｘペアが光トランシーバを形成している。グルーロジック２０７は、光マクロ２０５－１～２０５－Ｎ内の光レーン／チャネルへの電気インターフェース２０１内の電気レーン／チャネルの動的マッピングを可能にする。光マクロ２０５－１～２０５－Ｎ（データ送信（Ｔｘ）およびデータ受信（Ｒｘ）用）は、グルーロジック２０７と、ＦＡＵ５０１に結合しているフォトニックインターフェース２０３との間にレイアウトされている。光マクロ２０５－１～２０５－Ｎは、電気信号の光信号への変換および光信号の電気信号への変換に関与する光学回路および電気回路の両方を備える。
【0034】
いくつかの実施形態において、電気インターフェース２０１は、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１と１または複数のその他の集積回路チップとの間の電気インターフェースを可能にするために、アドバンストインターフェースバス（ＡＩＢ）プロトコルを実行するよう構成されている。ただし、他の実施形態において、電気インターフェース２０１は、ＡＩＢ以外の基本的に任意の電気データ通信インターフェースを実装するよう構成されてもよいことを理解されたい。例えば、いくつかの実施形態において、電気インターフェース２０１は、データのシリアライゼーション／デシリアライゼーションのための高帯域幅メモリ（ＨＢＭ）およびカンドウバス（Ｋａｎｄｏｕ Ｂｕｓ）を備える。
【0035】
いくつかの実施形態において、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１は、長さｄ１および幅ｄ２を有しており、ここで、ｄ１は約８．９ミリメートル（ｍｍ）であり、ｄ２は約５．５ｍｍである。本明細書で用いられている用語「約」は、所与の値の＋／－１０％を意味することを理解されたい。いくつかの実施形態において、長さｄ１は、約８．９ｍｍより短い。いくつかの実施形態において、長さｄ１は、約８．９ｍｍより長い。いくつかの実施形態において、幅ｄ２は、約５．５ｍｍより短い。いくつかの実施形態において、幅ｄ２は、約５．５ｍｍより長い。いくつかの実施形態において、電気インターフェース２０１は、約１．３ｍｍの幅ｄ３を有する。いくつかの実施形態において、幅ｄ３は、約１．３ｍｍより短い。いくつかの実施形態において、幅ｄ３は、約１．３ｍｍより長い。いくつかの実施形態において、光ファイバアレイのためのフォトニックインターフェース２０３は、約５．２ｍｍの長さｄ４および約２．３ｍｍの幅ｄ５を有する。いくつかの実施形態において、長さｄ４は、約５．２ｍｍより短い。いくつかの実施形態において、長さｄ４は、約５．２ｍｍより長い。いくつかの実施形態において、幅ｄ５は、約２．３ｍｍより短い。いくつかの実施形態において、幅ｄ５は、約２．３ｍｍより長い。いくつかの実施形態において、光マクロ２０５－１～２０５－Ｎは、約１．８ｍｍの幅ｄ６を有する。いくつかの実施形態において、幅ｄ６は、約１．８ｍｍより短い。いくつかの実施形態において、幅ｄ６は、約１．８ｍｍより長い。いくつかの実施形態において、各トランスミッタＴｘ用およびレシーバＲｘ用の光マクロ２０５－１～２０５－Ｎのペアは、約０．７５ｍｍの長さｄ７を有する。いくつかの実施形態において、長さｄ７は、約０．７５ｍｍより短い。いくつかの実施形態において、長さｄ７は、約０．７５ｍｍより長い。いくつかの実施形態において、トランスミッタＴｘ用およびレシーバＲｘ用の光マクロ２０５－１～２０５－Ｎは、フォトニックインターフェース２０３内の光ファイバピッチと整列するように配置されている。いくつかの実施形態において、各光マクロ２０５－１～２０５－Ｎ（トランスミッタ（Ｔｘ）用およびレシーバ（Ｒｘ）用の光マクロのペア）の長さｄ７は、光ファイバリボン内の光ファイバのピッチに整合される。例えば、光ファイバピッチが光ファイバリボンにおいて２５０マイクロメートルであり、光ファイバリボン内の光ファイバの内の３つが、光マクロ２０５－１～２０５－Ｎの内の１つに対応する（１つの光ファイバが、レーザからトランスミッタ（Ｔｘ）用の光マクロへ連続波光をもたらし、１つの光ファイバが、トランスミッタ（Ｔｘ）用の光マクロから変調光としてデータを送信し、１つの光ファイバが、レシーバ（Ｒｘ）用の光マクロへ符号化データを搬送する変調光をもたらす）場合、光マクロの長さｄ７は、７５０マイクロメートルである。
【0036】
いくつかの実施形態において、光マクロ２０５－１～２０５－Ｎの数Ｎは、８である。いくつかの実施形態において、光マクロ２０５－１～２０５－Ｎの数Ｎは、８より少ない。いくつかの実施形態において、光マクロ２０５－１～２０５－Ｎの数Ｎは、８より多い。また、光マクロ２０５－１～２０５－Ｍの各々は、光ポートを表している。いくつかの実施形態において、デュアル位相ロックループ（ＰＬＬ）回路が、光マクロ２０５－１～２０５－Ｎ内の各トランスミッタＴｘ／レシーバＲｘペアによって共有されている。いくつかの実施形態において、デュアルＰＬＬは、２４ギガヘルツ（ＧＨｚ）～３２ＧＨｚの周波数範囲を網羅するＰＬＬＵと、１５ＧＨｚ～２４ＧＨｚの周波数範囲を網羅するＰＬＬＤと、を備える。
【0037】
ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１は、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１との間で電気データ信号を通信するために、管理回路３０１および汎用入力／出力（ＧＰＩＯ）構成要素３０３を備える。様々な実施形態において、ＧＰＩＯ構成要素３０３は、オフチップデータ通信を可能にするために、シリアル・ペリフェラル・インターフェース（ＳＰＩ）構成要素および／または別のタイプの構成要素を含む。また、いくつかの実施形態において、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１は、メモリ（例えば、ＳＲＡＭ）、ＣＰＵ、アナログ回路、および／または、ＣＭＯＳに実装可能な任意のその他の回路など、多くのその他の回路を備える。
【0038】
図３は、いくつかの実施形態に従って、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１のフォトニック構造のレイアウト例を示す。図３は、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１の光学レイアウトのいくつかの光導波路３０３および関連する光グレーティング構造３０１を示しているが、光学レイアウトをわかりにくくしないように、光マイクロリング共振器および関連する電子機器など、光学レイアウトのいくつかの部分は示していない。図３におけるＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１のフロアプラン例では、光ファイバ（１～Ｎ＊３）がＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１の右側に入ってくる。光が、光ファイバからＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１上の光ファイバグレーティングカプラ３０１へ、および／または、光ファイバグレーティングカプラ３０１から光ファイバへ結合される。光グレーティングカプラ３０１に結合された光は、光導波路３０３によって光マクロ２０５－１～２０５－Ｎの入力へ導かれる。各光マクロ２０５－１～２０５－Ｎは、光トランスミッタへの連続波レーザ光入力（Ｔｘ入力）のための１つの光ファイバ接続、光トランスミッタからの光出力（Ｔｘ出力）のための１つの光ファイバ接続、および、光レシーバへの変調光入力（Ｒｘ入力）のための１つの光ファイバ接続を含む、３つの光ファイバ接続を有する。
【0039】
いくつかの実施形態において、図３に示す光学レイアウトは、光ファイバからＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１への光結合構造として単一偏波光グレーティングカプラ３０１を利用する。いくつかの実施形態において、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１が二重偏波入力を利用する場合、光学レイアウトは、光コンバイナ構造へ続く光グレーティングカプラ３０１を偏光分離することを含む。いくつかの実施形態において、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１が二重編波入力を利用し、光グレーティングカプラ３０１がＴＥ／ＴＭ偏光状態の両方をサポートする場合、光学レイアウトは、光マクロ２０５－１～２０５－Ｎへの光導波路インターフェース（Ｔｘ入力、Ｔｘ出力、Ｒｘ入力）が単一編波を有するように、光コンバイナ構造へ続く偏光スプリッタ－ローテータを含む。これらの実施形態において、偏光スプリッタ－ローテータは、入力光すべてが、光マクロ２０５－１～２０５－Ｎへ伝達された時に第２偏光の光になるように、入力光の第１偏光成分を第２偏光へ回転させるよう機能する。例えば、いくつかの実施形態において、偏光スプリッタ－ローテータは、入力光すべてが、光マクロ２０５－１～２０５－Ｎへ伝達された時にＴＥ偏光の光になるように、入力光のＴＭ偏光成分をＴＥ偏光へ回転させるよう機能する。あるいは、いくつかの実施形態において、偏光スプリッタ－ローテータは、入力光すべてが、光マクロ２０５－１～２０５－Ｎへ伝達された時にＴＭ偏光の光になるように、入力光のＴＥ偏光成分をＴＭ偏光へ回転させるよう機能する。様々な実施形態において、図３の光学レイアウトは、反転、回転、または、反転かつ回転される。また、いくつかの実施形態において、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１の光ファイバカプラアレイ２０３構成は、モード変換器、Ｖ字溝、および／または、その他の光ファイバ結合機構に基づいた光エッジカプラを含む。
【0040】
図４は、いくつかの実施形態に従って、光マクロ２０５－１～２０５－Ｎの内の所与の１つ（光マクロ２０５－ｘとする）のレイアウト例を示す。光マクロ２０５－ｘは、Ｍ個の送信（Ｔｘ）スライス４１３－１～４０１－Ｍと、Ｍ個の受信（Ｒｘ）スライス４１４－１～４０３－Ｍと、を備える。光マクロ２０５－ｘの光スライスとは、光送信スライス４１３－１～４１３－Ｍの内の１つ、もしくは、光受信スライス４１４－１～４１４－Ｍの内の１つ、もしくは、光送信スライス４１３－１～４１３－Ｍの内の１つおよび光受信スライス４１４－１～４１４－Ｍの内の対応する１つの組みあわせ、のいずれかを意味しており、ここで、光送信スライス４１３－１～４１３－Ｍの内の１つおよび光受信スライス４１４－１～４１４－Ｍの内の１つは、単一波長の光を用いて動作する。図４のレイアウト例は、光導波路４０１のル－ティングと、光マクロ２０５－ｘの送信（Ｔｘ）部分の中での光マイクロリング共振器４０５－１～４０５－Ｍの配置と、を示している。マイクロリング共振器４０５－１～４０５－Ｍは、変調器として機能する。また、図４のレイアウト例は、光導波路４０３のル－ティングと、光マクロ２０５－ｘの受信（Ｒｘ）部分の中での光マイクロリング共振器４０６－１～４０６－Ｍの配置と、を示している。マイクロリング共振器４０６－１～４０６－Ｍは、光検出器として機能する。いくつかの実施形態において、マイクロリング共振器４０５－１～４０５－Ｍおよび４０６－１～４０６－Ｍの内の１または複数は、光マルチプレクサおよび／または光デマルチプレクサとして機能するように制御される。
【0041】
いくつかの実施形態において、マイクロリング共振器４０５－１～４０５－Ｍおよび４０６－１～４０６－Ｍの各々は、ディスク形構造または環状リング形構造のいずれかとして構成されている。いくつかの実施形態において、マイクロリング共振器４０５－１～４０５－Ｍおよび４０６－１～４０６－Ｍの各々は、約５０マイクロメートル以下の実質的に円形の外径を有する。いくつかの実施形態において、マイクロリング共振器４０５－１～４０５－Ｍおよび４０６－１～４０６－Ｍの各々は、約３０マイクロメートル以下の実質的に円形の外径を有する。いくつかの実施形態において、マイクロリング共振器４０５－１～４０５－Ｍおよび４０６－１～４０６－Ｍの各々は、約１０マイクロメートル以下の実質的に円形の外径を有する。
【0042】
送信（Ｔｘ）スライス４１３－１～４１３－Ｍおよび受信（Ｒｘ）スライス４１４－１～４１４－Ｍの対応する各ペアは、光マクロ２０５－ｘのスライスを形成する。例えば、Ｔｘスライス１ ４１３－１およびＲｘスライス１ ４１４－１は共に、光マクロ２０５－ｘのスライス１を形成する。送信（Ｔｘ）スライス４１３－１～４１３－Ｍは、所与の波長で光導波路４０７を通して入ってくる連続波レーザ光を所与の波長の変調光のストリームへ変調するために、それぞれマイクロリング共振器４０５－１～４０５－Ｍを動作させることによって、ビットストリーム形態の電気データの変調光ストリームへの転換を導くための電気回路を備える。受信（Ｒｘ）スライス４１４－１～４１４－Ｍは、それぞれマイクロリング共振器４０６－１～４０６－Ｍを動作させることによって、光導波路４０３を通して入ってくる変調光のストリーム内の所与の波長の光を検出するための電気回路を備える。いくつかの実施形態において、マイクロリング共振器４０６－１～４０６－Ｍの各々は、組み込み光検出装置を備える。いくつかの実施形態において、マイクロリング共振器４０６－１～４０６－Ｍの各々は、マイクロリング共振器４０６－１～４０６－Ｍの外側に形成されているそれぞれの光検出装置へ光を結合する。受信（Ｒｘ）スライス４１４－１～４１４－Ｍ内の電気回路は、対応する波長のマイクロリング共振器４０６－１～４０６－Ｍによって検出された光を電気ドメイン内のビットストリームに転換する。
【0043】
光導波路４０１は、光入力４０７からの連続波レーザ光を送信（Ｔｘ）スライス４１３－１～４１３－Ｍ内のマイクロリング共振器４０５－１～４０５－Ｍの各々へルーティングする。また、光導波路４０１は、送信（Ｔｘ）スライス４１３－１～４１３－Ｍ内のマイクロリング共振器４０５－１～４０５－Ｍからの変調光を光出力４０９へルーティングする。いくつかの実施形態において、送信（Ｔｘ）スライス４１３－１～４１３－Ｍ内のマイクロリング共振器４０５－１～４０５－Ｍの各々は、所定の光波長で動作するよう調整可能である。また、いくつかの実施形態において、所与のマイクロリング共振器４０５－ｘが動作するよう調整される所定の光波長は、４０５－ｘ以外の他のマイクロリング共振器４０５－１～４０５－Ｍが動作するよう調整される所定の波長とは異なる。いくつかの実施形態において、加熱装置４１５－１～４１５－Ｍが、マイクロリング共振器４０５－１～４０５－Ｍの共振波長のサーマルチューニングを提供するために、それぞれマイクロリング共振器４０５－１～４０５－Ｍの近くに配置されている。いくつかの実施形態において、マイクロリング共振器４０５－１～４０５ーＭおよび／または加熱装置４１５－１～４１５－Ｍの各々は、マイクロリング共振器４０５－１～４０５－Ｍの共振波長を電気的に調整するために作動される対応する電気チューニング回路に接続されている。
【0044】
光導波路４０３は、光入力４１１からの入力変調光を受信（Ｒｘ）スライス４１４－１～４１４－Ｍ内のマイクロリング共振器４０６－１～４０６－Ｍへルーティングする。いくつかの実施形態において、受信（Ｒｘ）スライス４１４－１～４１４－Ｍ内のマイクロリング共振器４０６－１～４０６－Ｍの各々は、所定の光波長で動作するよう調整可能である。また、いくつかの実施形態において、所与のマイクロリング共振器４０６－ｘが動作するよう調整される所定の光波長は、４０６－ｘ以外の他のマイクロリング共振器４０６－１～４０６－Ｍが動作するよう調整される所定の波長とは異なる。いくつかの実施形態において、加熱装置４１７－１～４１７－Ｍが、マイクロリング共振器４０６－１～４０６－Ｍの共振波長のサーマルチューニングを提供するために、それぞれマイクロリング共振器４０６－１～４０６－Ｍの近くに配置されている。いくつかの実施形態において、マイクロリング共振器４０６－１～４０６ーＭおよび／または加熱装置４１７－１～４１７－Ｍの各々は、マイクロリング共振器４０６－１～４０６－Ｍの共振波長を電気的に調整するために作動される対応する電気チューニング回路に接続されている。
【0045】
いくつかの実施形態において、光マクロ２０５－ｘのアーキテクチャおよびフロアプランは、光マクロ２０５－ｘ内の様々な位置に異なる数のＰＬＬを備えることによって変更可能である。例えば、いくつかの実施形態において、集中型ＰＬＬが、クロックスパイン内に配置され、光マクロ２０５－ｘの両側でスライスへファンアウトしている。様々な実施形態において、ＰＬＬは、光マクロ２０５－ｘにわたる複数のＰＬＬとして複製され、各ＰＬＬは、所与の送信（Ｔｘ）／受信（Ｒｘ）スライスに専用でありまたは送信（Ｔｘ）／受信（Ｒｘ）スライスの一部で共有されている。様々な実施形態において、光マクロ２０５－ｘのその他のフロアプラン構成は、エッジ帯域幅密度を増大させるために、パススルーフォトニック行と共に複数の列の光マクロを含み、および／または、エッジ帯域幅密度を増大させるために、隣り合わせで千鳥に配列された送信（Ｔｘ）および受信（Ｒｘ）光マクロを含む。
【0046】
光マクロ２０５－ｘは、フォトニック構成要素および電子構成要素の両方を備える。光マクロ２０５－ｘ内の光導波路４０１および４０３は、光導波路交差を回避すると共に光導波路長さを最小化する（光学的損失を最小化する）ようにレイアウトされ、それに応じて、システムのエネルギ効率を改善する。光マクロ２０５－ｘは、電気トレース長さを最小化するために、電子構成要素と光学構成要素との間の距離を最小化するような方法でレイアウトされ、これは、光マクロ２０５－ｘのエネルギ効率を改善し、より高速な信号伝送を可能にし、チップサイズを減少させる。
【0047】
ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１は、（Ｎ個の）光マクロ２０５－１～２０５ーＮのセットを備える。（Ｎ個の）光マクロ２０５－１～２０５－Ｎのセット内の各光マクロ２０５－ｘは、それぞれの光導波路４０１、４０３上で数（Ｗ）の異なる光波長でビットを送信または受信するように論理的にグループ化された（Ｍ個の）光送信スライス４１３－１～４１３－Ｍおよび光受信スライス４１４－１～４１４－Ｍのセットを備える。様々な実施形態において、任意の数の光送信スライス４１３－１～４１３－Ｍおよび／または光受信スライス４１４－１～４１４－Ｍが数（Ｗ）の光導波路の内の所与の１つに調整可能であることを考慮すれば、光送信スライス４１３－１～４１３－Ｍおよび光受信スライス４１４－１～４１４－Ｍの数（Ｍ）、ならびに、異なる光導波路の数（Ｗ）は、必要に応じて規定されることができる。ただし、データビットが、同じ光波長に調整された光マイクロリング共振器４０５－１～４０５－Ｍの内の複数の共振器または光マイクロリング共振器４０６－１～４０６－Ｍの内の複数の共振器によって、送信または受信されている場合、チャネル／波長競合が管理される。光マクロ２０５－ｘのフロアプランおよび機構は、以下のメトリックを制御するための調節可能な自由度を表す。ａ）光導波路４０１、４０３の長さ（光損失と直接的に相関する）、ｂ）光マクロ２０５－ｘの面積（製造コストと相関する）、ｃ）光マクロ２０５－ｘの面積（製造コストと相関する）、ｄ）ビットあたりの消費エネルギ（エネルギ効率と相関する）、ｅ）電気信号伝達のインテグリティ（性能と相関する）、ｆ）所与のセットのチップ寸法に対しておよび所与の間隔／ピッチの電気バンプに対して物理的に利用可能な電気データの入力および出力の量を表す電気パッケージエスケープ（ｅｌｅｃｔｒｉｃａｌ ｐａｃｋａｇｅ ｅｓｃａｐｅ）、ならびに、ｇ）所与のセットのチップ寸法に対しておよび所与の間隔／ピッチの光ファイバに対して物理的に利用可能な光データの入力および出力の量を表す光学パッケージエスケープ（ｏｐｔｉｃａｌ ｐａｃｋａｇｅ ｅｓｃａｐｅ）。
【0048】
図５は、いくつかの実施形態に従って、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１に接続するためのＦＡＵの一例５０１を示す。いくつかの実施形態において、ＦＡＵ５０１は、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１に複数の光ファイバを接続する。いくつかの実施形態において、ＦＡＵ５０１は、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１の光ファイバカプラアレイ２０３に接続する複数の光ファイバを含む光ファイバピグテール５０３を備える。いくつかの実施形態において、光ファイバピグテール５０３内の光ファイバの一部は、外部レーザ装置からＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１へ連続波レーザ光を送るために用いられるものなど、偏波保持単一モード光ファイバ（ＰＭＦ）である。また、いくつかの実施形態において、光ファイバピグテール５０３内の光ファイバの一部は、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１へおよび／またはＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１から変調光信号を運ぶための非偏波保持単一モード光ファイバ（ＳＭＦ）である。いくつかの実施形態において、ＦＡＵ５０１は、機械式トランスファ（ＭＴ）フェルール５０５（ＭＴＰ（登録商標）コネクタなど）を備える。いくつかの実施形態において、ＦＡＵ５０１は、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１に２４本の光ファイバを接続するよう構成されている。例えば、いくつかの実施形態において、ＭＴフェルール５０５は、２×１２ＭＴＰ（登録商標）コネクタフェルールとして構成される。
【0049】
いくつかの実施形態において、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１は、光マクロ２０５－１～２０５ーＭの各々が４個のシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）スライス（ＦＲ－４）または８個のＳｅｒＤｅｓスライス（ＦＲ－８）を備える粗波長分割多重化４レーン（ＣＷＤＭ４）構成を有する。いくつかの実施形態において、光マクロ２０５－１～２０５－Ｍは、波長送信（Ｔｘ）／受信（Ｒｘ）スライスに分割され、各Ｔｘ／Ｒｘスライスは、完全に一体化されたアナログＴｘ／Ｒｘフロントエンド、シリアライゼーション／デシリアライゼーション、クロックデータ回復、および、マイクロリング共振器サーマルチューニングデジタル制御を含む。いくつかの実施形態において、各Ｔｘ／Ｒｘスライス／光マクロ２０５－ｘの光ポートに統合されたフォトニック構成要素は、マイクロリング共振器（変調器、フィルタなど）に基づいている。いくつかの実施形態において、ＴｅｒａＰＨＹｅ光Ｉ／Ｏチップレット１０１は、埋め込みモード変換器とエッジ結合されたＶ字溝構造を通して、ＦＡＵ５０１へ光学的に結合する。
【0050】
図６は、いくつかの実施形態に従って、様々な相互接続技術についてのエネルギ効率および帯域幅密度の積（単位：（ギガビット／秒／ミリメートル）／（ピコジュール／ビット）［（Ｇｂｐｓ／ｍｍ）／（ｐＪ／ｂｉｔ）］）対最大相互接続距離（データ通信到達距離）（単位：メートル（ｍ））のプロット内で、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１波長分割多重化（ＷＤＭ）技術が、どこに位置するのかを示す。図６は、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１のＷＤＭ技術が、インパッケージ相互接続の帯域幅密度およびエネルギコストで数キロメートル（ｋｍ）の距離にわたって通信を提供できることを示している。また、図６は、様々な技術メトリック、ならびに、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１のＷＤＭ技術と既存の電気技術および光学技術との比較を示している。このように、図６は、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１のＷＤＭ技術の能力が特に関連する場所の例を示している。図６は、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１のＷＤＭ技術が、インパッケージ電気相互接続と同等の電力、帯域幅、および、待ち時間の特性で、２ｋｍより長いオフパッケージデータ通信到達距離を可能にすることも示している。ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１は、単一のＣＭＯＳチップレットから数ＴｂｐｓのＩ／Ｏ帯域幅を提供するために、数千万個のトランジスタと数百個の光学デバイスとを集積している。トランジスタと光学デバイス（マイクロリング共振器など）とのモノリシック集積化は、ＣＭＯＳマルチチップパッケージングエコシステムへのＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１のシームレスな挿入を可能にすると同時に、ホストシステムオンチップ（ＳｏＣ）への柔軟な電気インターフェースを可能にする。
【0051】
図７は、いくつかの実施形態に従って、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１を備えたＴｅｒａＰＨＹｅポッド７０１を示す図である。ＴｅｒａＰＨＹｅポッド７０１は、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１が取り付けられている基板７０３を備える。いくつかの実施形態において、基板７０３は、２．５Ｄ集積化基板である。ただし、他の実施形態において、基板７０３は、別のタイプの集積化基板であってもよい。いくつかの実施形態において、基板７０３は、シリコン（Ｓｉ）インターポーザ基板である。いくつかの実施形態において、基板７０３は、光学強化ウエハレベルファンアウト（Ｏ－ＷＬＦＯ）基板である。ＴｅｒａＰＨＹｅポッド７０１は、さらに、基板７０３に取り付けられているギアボックスチップレット７０５を備える。ギアボックスチップレット７０５は、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１が接続しているスイッチチップ／ダイのシリアルインターフェース（例えば、極短距離（ＸＳＲ）または超短距離（ＵＳＲ）シリアルインターフェース）と、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１のワイドパラレルインターフェース（例えば、ＡＩＢまたは高帯域幅相互接続（ＨＢＩ）インターフェース）との間の変換を実行する。いくつかの実施形態において、ギアボックスチップレット７０５は、７ナノメートル（ｎｍ）または１２ｎｍの処理ノードで設計されたバルクＣＭＯＳチップレットである。しかしながら、他の実施形態において、ギアボックスチップレット７０５は、７ｎｍまたは１２ｎｍ以外のＣＭＯＳ処理ノードで設計および製造された集積回路デバイスである。ＴｅｒａＰＨＹｅポッド７０１は、さらに、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１に取り付けられているＦＡＵ５０１を備える。
【0052】
一実施形態例において、フォトニックチップポッド（例えば、７０１）が開示されている。フォトニックチップポッドは、基板（例えば、７０３）と、基板に取り付けられているフォトニック入力／出力チップレット（例えば、１０１）と、基板に取り付けられているギアボックスチップレット（例えば、７０５）と、を備える。いくつかの実施形態において、基板は、２．５Ｄ集積化基板、シリコンインターポーザ基板、または、光学強化ウエハレベルファンアウト基板のいずれかである。フォトニック入力／出力チップレットは、パラレル電気インターフェース（例えば、２０１）と、フォトニックインターフェース（例えば、２０３）と、フォトニックインターフェースおよびパラレル電気インターフェースの間に実装されている複数の光マクロ（例えば、２０５－１～２０５－Ｎ）と、を備える。いくつかの実施形態において、フォトニック入力／出力チップレットのパラレル電気インターフェースは、アドバンストインターフェースバス（ＡＩＢ）インターフェースまたは高帯域幅相互接続（ＨＢＩ）インターフェースのいずれかである。いくつかの実施形態において、フォトニック入力／出力チップレットのフォトニックインターフェースは、フォトニック入力／出力チップレット内に形成されている複数の光グレーティングカプラ（例えば、３０１）とのそれぞれの光結合のために複数の光ファイバをそれぞれ受け入れて位置決めするよう構成されている複数の光学アライメント構造（例えば、ｖ字溝）を備える。また、いくつかの実施形態において、フォトニック入力／出力チップレットの複数の光マクロの各々は、複数の光マイクロリング共振器（例えば、４０５－１～４０５－Ｍおよび４０６－１～４０６－Ｍ）を備え、ここで、複数の光マイクロリング共振器の各光マイクロリング共振器は、約１０マイクロメートル以下の外径を有する。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースと電気的に接続する基板に取り付けられている。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースと別のチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている。いくつかの実施形態において、別のチップのシリアル電気インターフェースは、極短距離（ＸＳＲ）シリアルインターフェースまたは超短距離（ＵＳＲ）シリアルインターフェースのいずれかである。
【0053】
図８は、いくつかの実施形態に従って、有機基板８０３に取り付けられている２個のＴｅｒａＰＨＹｅポッド７０１を備えたＴｅｒａＰＨＹｅモジュール８０１を示す図である。いくつかの実施形態において、有機基板８０３は、有機高密度ビルドアップ（ＨＤＢＵ）基板である。いくつかの実施形態において、ＴｅｒａＰＨＹｅモジュール８０１は、有機基板８０３に取り付けられている２個の８ポートＴｅｒａＰＨＹｅポッド７０１を備えたＴｅｒａＰＨＹｅ６．４Ｔモジュールである。
【0054】
図９は、いくつかの実施形態に従って、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１に接続されたＦＡＵ５０１を備えたＴｅｒａＰＨＹｅモジュール８０１を示す断面図である。図９は、シリコンインターポーザ（基板）７０３上に配置されているＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１を示しており、シリコンインターポーザ（基板）７０３は、基板８０３上に配置されている。ＦＡＵ５０１の光ファイバピグテール５０３は、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１に取り付けられている。いくつかの実施形態において、光ファイバピグテール５０３内の光ファイバは、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１内に形成されている対応する光グレーティングカプラに光学的に結合するように、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１内に形成されている光学アライメント構造（ｖ字溝など）に配置されている。いくつかの実施形態において、光ファイバを保護すると共に、光ファイバを適所に保持する助けとなるように、カバー構造９０１が、光ファイバと、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１内に形成されている光学アライメント構造とを覆って配置されている。いくつかの実施形態において、グローブトップ材料９０３が、カバー構造９０１を覆って配置されている。いくつかの実施形態において、グローブトップ材料９０３は、接着剤（エポキシまたはその他の適切な材料など）である。いくつかの実施形態において、統合ヒートスプレッダ（ＩＨＳ）９０９が、基板８０３の上面に取り付けられている。いくつかの実施形態において、ＩＨＳ９０９は、蓋構造として機能する。いくつかの実施形態において、熱伝導材料（ＴＩＭ）９０５が、ＩＨＳ９０９と、基板８０３に接続されたＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１の露出した上面との間に配置されている。様々な実施形態において、ＩＨＳ９０９とＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１との間のＴＩＭ９０５は、エポキシ、ポリマ熱伝導材料（ＰＴＩＭ）、エラストマ、または、別のタイプのＴＩＭ９０５、の内の１または複数である。また、いくつかの実施形態において、ＩＨＳ９０９は、構造支持部材として機能することで、基板８０３への構造補強、および／または、ファイバ取り付け領域内でインターポーザ７０３および基板８０３の上に張り出すように配置されているＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１の部分への構造補強を提供する。いくつかの実施形態において、ＩＨＳ９０９は、アルミニウム、銅、タングステン、モリブデン、銅－タングステン合金、銅－モリブデン合金、窒化アルミニウム、焼結アルミニウム－炭化シリコン、マグネシウム－炭化シリコン、スミクリスタル、化学蒸着ダイヤモンド、銅－ダイヤモンド、銀－ダイヤモンド、および／または、その他の同様のヒートスプレッダ材料など、高い熱伝導率を有する１または複数の材料で形成されている。いくつかの実施形態において、ＩＨＳ９０９は、エポキシ材料９０７によって基板８０３に固定されている。
【0055】
図１０は、いくつかの実施形態に従って、ＴｅｒａＰＨＹｅモジュール８０１の基板８０３側から見た、ＴｅｒａＰＨＹｅモジュール８０１のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１の１つに取り付けられているＦＡＵ５０１を示す。図１０に示すように、基板は、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１の各々に対するＦＡＵ５０１のための切り欠き領域１００１を備える。また、図１０は、切り欠き領域１００１内の光ファイバ上にカバー構造９０１を配置する前にＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１と光学的に接続するよう配置されている光ファイバピグテール５０３の光ファイバの拡大図も示している。また、図１０は、矢印１００３によって示すように、カバー構造９０１の配置後のＦＡＵ５０１のための切り欠き領域１００１の別の拡大図も示している。
【0056】
一実施形態例において、フォトニック入力／出力モジュール（例えば、８０１）が開示されている。フォトニック入力／出力モジュールは、モジュール基板（例えば、８０３）と、モジュール基板上に配置されている複数のフォトニックチップポッド（例えば、７０１）と、を備える。いくつかの実施形態において、モジュール基板は、有機基板である。いくつかの実施形態において、モジュール基板は、高密度ビルドアップ（ＨＤＢＵ）基板である。複数のフォトニックチップポッドの各フォトニックチップポッドは、ポッド基板（例えば、７０３）と、ポッド基板に取り付けられているフォトニック入力／出力チップレット（例えば、１０１）と、ポッド基板に取り付けられているギアボックスチップレット（例えば、７０５）と、を備える。フォトニック入力／出力チップレットは、パラレル電気インターフェース（例えば、２０１）と、フォトニックインターフェース（例えば、２０３）と、フォトニックインターフェースおよびパラレル電気インターフェースの間に実装されている複数の光マクロ（例えば、２０５－１～２０５－Ｎ）と、を備える。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースと電気的に接続するようにポッド基板に取り付けられている。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースと別のチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている。
【0057】
また、いくつかの実施形態例において、複数のファイバ取り付けユニット（例えば、５０１）は、複数のフォトニックチップポッドのフォトニック入力／出力チップレットのフォトニックインターフェースにそれぞれ接続されている。いくつかの実施形態において、フォトニック入力／出力チップレットのフォトニックインターフェースは、フォトニック入力／出力チップレット内に形成されている複数の光グレーティングカプラ（例えば、３０１）との複数の光ファイバのそれぞれの光結合のために複数のファイバ取り付けユニットの内の対応する１個の複数の光ファイバをそれぞれ受け入れて位置決めするよう構成されている複数の光学アライメント構造（例えば、ｖ字溝）を備え、ここで、複数のファイバ取り付けユニットの内の所与の１個の複数の光ファイバは、複数のフォトニックチップポッドの内の所与の１個のフォトニック入力／出力チップレットの複数の光学アライメント構造内に配置される。
【0058】
また、いくつかの実施形態例において、モジュール基板の外縁は、複数のフォトニックチップポッドに対してそれぞれ形成されている複数の切り欠き領域（例えば、１００１）を備え、ここで、複数のフォトニックチップポッドの内の所与の１個は、複数のフォトニックチップポッドの内のその所与の１個のフォトニック入力／出力チップレットの複数の光学アライメント構造が、複数の切り欠き領域の内の対応する１個の上に配置されるように、モジュール基板上に配置される。いくつかの実施形態例において、複数のカバー構造（例えば、９０１）が、複数の切り欠き領域内にそれぞれ配置されており、ここで、複数のカバー構造の内の所与の１個は、図１０に示すような複数の切り欠き領域の内の対応する１個の上に配置されている複数のフォトニックチップポッドの内の所与の１個のフォトニック入力／出力チップレットの複数の光学アライメント構造内に配置されている複数のファイバ取り付けユニットの内の所与の１個の複数の光ファイバの一部を覆うよう構成されている。いくつかの実施形態例において、グローブトップ材料が、複数のカバー構造を覆って複数の切り欠き領域の各々の中に配置されている。
【0059】
また、いくつかの実施形態例において、統合ヒートスプレッダ（例えば、９０９）が、モジュール基板に取り付けられている。統合ヒートスプレッダは、複数のフォトニックチップポッドの各々のフォトニック入力／出力チップレットの露出面が統合ヒートスプレッダの方を向いた状態で、複数のフォトニックチップポッドの上に広がるよう構成されている。いくつかの実施形態例において、熱伝導材料（例えば、９０５）が、統合ヒートスプレッダと、複数のフォトニックチップポッドの各々のフォトニック入力／出力チップレットとの間に配置されている。
【0060】
図１１は、いくつかの実施形態に従って、複数のＴｅｒａＰＨＹｅモジュール８０１を実装するイーサネットスイッチシステムインパッケージ（ＳｉＰ）１１００を示すフロアプラン図である。イーサネットスイッチＳｉＰ例１１００は、キャリア基板１１０１上に配置されている８個のＴｅｒａＰＨＹｅモジュール８０１－１～８０１－８と、キャリア基板１１０１上に配置されている２個のイーサネットスイッチチップ／ダイ１１０３－１および１１０３－２と、を備える。８個のＴｅｒａＰＨＹｅモジュール８０１－１～８０１－８は、それぞれのＦＡＵ５０１がキャリア基板１１０１の対応する周縁部の方を向いた状態で、キャリア基板１１０１の外縁の周りに配置されている。より具体的には、イーサネットスイッチＳｉＰ１１００の例において、２個のＴｅｒａＰＨＹｅモジュール８０１が、キャリア基板１１０１の各周縁部に配置されている。２個のイーサネットスイッチチップ／ダイ１１０３－１および１１０３－２は、キャリア基板１１０１のコア（中央位置）に配置されている。いくつかの実施形態において、イーサネットスイッチＳｉＰ１１００は、２．５Ｄアセンブリである。いくつかの実施形態において、キャリア基板１１０１は、埋め込み相互接続ブリッジ（ＥＭＩＢ）基板である。いくつかの実施形態において、キャリア基板１１０１は、光学可能ウエハレベルファンアウト（Ｏ－ＷＬＦＯ：ｏｐｔｉｃａｌｌｙ－ｅｎａｂｌｅｄ ｗａｆｅｒ－ｌｅｖｅｌ ｆａｎｏｕｔ）基板である。いくつかの実施形態において、キャリア基板１１０１は、有機基板上の薄膜である。また、いくつかの実施形態において、ＴｅｒａＰＨＹｅモジュール８０１－１～８０１－８は、ＦＲ４モジュールである。
【0061】
いくつかの実施形態において、イーサネットスイッチＳｉＰ１１００は、ポートあたり２００Ｇｂｐｓ／４００Ｇｂｐｓの５０Ｔｂｐｓイーサネットスイッチである。いくつかの実施形態において、各ＦＡＵ５０１は、対応するＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１へ２４の光ファイバを接続する。いくつかの実施形態において、２４の光ファイバの内の４つが、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１内の光マクロ２０５へ第１レーザ波長群のための連続波レーザ光を伝達する。また、２４の光ファイバの内の別の４つが、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１内の光マクロ２０５へ第２レーザ波長群のための連続波レーザ光を伝達する。また、２４の光ファイバの内の別の８つが、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１の光マクロ２０５内の送信（Ｔｘ）スライスから変調光を伝達する。また、２４の光ファイバの内の別の８つが、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１の光マクロ２０５内の受信（Ｒｘ）スライスへ変調光を伝達する。いくつかの実施形態において、８個のＴｅｒａＰＨＹｅモジュール８０１－１～８０１－８内の各ＴｅｒａＰＨＹｅポッド７０１のギアボックス７０５は、ＸＳＲシリアルインターフェースリンク１１０５を通して、対応するＴｅｒａＰＨＹｅポッド７０１のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１をイーサネットスイッチチップ／ダイ１１０３－１、１１０３－２の一方に接続している。いくつかの実施形態において、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１内の各光マクロ２０５は、単一の光ポート上へデータをシリアライズする（５０Ｔｂｐｓソリューションに対して２００Ｇｂｐｓ／４００Ｇｂｐｓ）。いくつかの実施形態において、光ポートへの波長の分割および結合は、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１内で行われる。いくつかの実施形態において、イーサネットスイッチＳｉＰ１１００の外部のファイバシャッフルネットワークが、データ信号（ＳＭＦ）およびレーザファイバ（ＰＭＦ）をボードレベルレーザモジュールおよび／またはフェースプレートコネクタに分けるために、ボードレベルでの光ファイバ管理を提供する。
【0062】
様々な実施形態において、イーサネットスイッチＳｉＰは、イーサネットスイッチＳｉＰ１１００と同様に実装されるが、異なる数（ｘ）のＴｅｒａＰＨＹｅモジュール８０１－（１～ｘ）（ここで、ｘは１以上）、および／または、異なる数（ｙ）のイーサネットスイッチチップ／ダイ１１０３－（１～ｙ）（ここで、ｙは１以上）、および／または、ＴｅｒａＰＨＹｅモジュール８０１－（１～ｘ）あたり異なる数（ｚ）のＴｅｒａＰＨＹｅポッド７０１－（１～ｚ）（ここで、ｚは１以上）、を備えるように、実装されてもよいことを理解されたい、例えば、いくつかの実施形態において、イーサネットスイッチＳｉＰは、イーサネットスイッチＳｉＰ１１００と同様に実装されるが、１個のイーサネットスイッチチップ／ダイ１１０３－１と、８個のＴｅｒａＰＨＹｅモジュール８０１－１～８０１－８と、ＴｅｒａＰＨＹｅモジュール８０１－１～８０１－８あたり２個のＴｅｒａＰＨＹｅポッド７０１－１～７０１－２と、を備えるように実装される。別の実施形態例において、イーサネットスイッチＳｉＰは、イーサネットスイッチＳｉＰ１１００と同様に実装されるが、１個のイーサネットスイッチチップ／ダイ１１０３－１と、４個のＴｅｒａＰＨＹｅモジュール８０１－１～８０１－４と、ＴｅｒａＰＨＹｅモジュール８０１－１～８０１－４あたり２個のＴｅｒａＰＨＹｅポッド７０１－１～７０１－２と、を備えるように実装される。別の実施形態例において、イーサネットスイッチＳｉＰは、イーサネットスイッチＳｉＰ１１００と同様に実装されるが、４個のイーサネットスイッチチップ／ダイ１１０３－１と、８個のＴｅｒａＰＨＹｅモジュール８０１－１～８０１－８と、ＴｅｒａＰＨＹｅモジュール８０１－１～８０１－８あたり２個のＴｅｒａＰＨＹｅポッド７０１－１～７０１－２と、を備えるように実装される。
【0063】
一実施形態例において、ネットワークスイッチシステムインパッケージ（例えば、１１００）が開示されている。ネットワークスイッチシステムインパッケージは、キャリア基板（例えば、１１０１）と、キャリア基板上に配置されているネットワークスイッチチップ（例えば、１１０３－１、１１０３－２）と、キャリア基板上に配置されている複数のフォトニック入力／出力モジュール（例えば、８０１－１～８０１－８）と、を備える。いくつかの実施形態において、キャリア基板は、埋め込み相互接続ブリッジ基板、光学可能ウエハレベルファンアウト基板、薄膜基板、または、有機基板のいずれかである。複数のフォトニック入力／出力モジュールの各々は、モジュール基板（例えば、８０１）と、モジュール基板上に配置されている複数のフォトニックチップポッド（例えば、７０１）と、を備える。複数のフォトニックチップポッドの各フォトニックチップポッドは、ポッド基板（例えば、７０３）と、ポッド基板に取り付けられているフォトニック入力／出力チップレット（例えば、１０１）と、ポッド基板に取り付けられているギアボックスチップレット（例えば、７０５）と、を備える。フォトニック入力／出力チップレットは、パラレル電気インターフェース（例えば、２０１）と、フォトニックインターフェース（例えば、２０３）と、フォトニックインターフェースおよびパラレル電気インターフェースの間に実装されている複数の光マクロ（例えば、２０５－１～２０５－Ｎ）と、を備える。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースおよびネットワークスイッチチップのシリアル電気インターフェースの両方と電気的に接続するようにポッド基板に取り付けられている。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースとスイッチチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている。
【0064】
いくつかの実施形態例において、複数のフォトニック入力／出力モジュールの各々は、複数のフォトニック入力／出力モジュールの複数のフォトニックチップポッドの各々における各フォトニック入力／出力チップレットのフォトニックインターフェースがキャリア基板の外縁に沿って配置されるように、キャリア基板の外縁に配置されている。いくつかの実施形態において、複数のフォトニック入力／出力モジュールの複数のフォトニックチップポッドの各々における各フォトニック入力／出力チップレットの各フォトニックインターフェースは、対応するファイバ取り付けユニット（例えば、５０１）の複数の光ファイバをそれぞれ受け入れて位置決めするよう構成されている複数の光学アライメント構造（例えば、ｖ字溝）を備える。いくつかの実施形態例において、ファイバ取り付けユニットは、複数のフォトニック入力／出力モジュールの複数のフォトニックチップポッドのフォトニック入力／出力チップレットのフォトニックインターフェースへそれぞれ接続されている。
【0065】
一実施形態例において、複数のフォトニック入力／出力モジュールの数は８であり、フォトニック入力／出力モジュールあたりの複数のフォトニックチップポッドの数は２であり、ネットワークスイッチシステムインパッケージは、第１ネットワークスイッチチップおよび第２ネットワークスイッチチップを備える。この実施形態例のいくつかの実装例において、キャリア基板は、４つの周縁部によって規定された長方形を有し、ここで、各フォトニック入力／出力チップレットのフォトニックインターフェースが、キャリア基板の外縁に沿って配置されるように、キャリア基板の４つの周縁部の各々に、８個のフォトニック入力／出力モジュールの内の２個が配置されている。また、この実施形態例のいくつかの実装例において、第１ネットワークスイッチチップおよび第２ネットワークスイッチチップは、キャリア基板の中央領域に配置されている。この実施形態例のいくつかの実装例において、８個のフォトニック入力／出力モジュールの内の第１セットの４個が、第１ネットワークスイッチチップと双方向データ通信するように電気的に接続され、８個のフォトニック入力／出力モジュールの内の第２セットの４個が、第２ネットワークスイッチチップと双方向データ通信するように電気的に接続されている。
【0066】
この実施形態例のいくつかの実装例において、第１セットの４個のフォトニック入力／出力モジュールの内の各フォトニック入力／出力モジュールと第１ネットワークスイッチチップとの間のデータ通信は、それぞれの極短距離（ＸＳＲ）シリアルインターフェースを通した通信であり、第２セットの４個のフォトニック入力／出力モジュールの内の各フォトニック入力／出力モジュールと第２ネットワークスイッチチップとの間のデータ通信は、それぞれのＸＳＲシリアルインターフェースを通した通信である。この実施形態例のいくつかの実装例において、１６個のファイバ取り付けユニットが、ネットワークスイッチシステムインパッケージに接続され、各ファイバ取り付けユニットは、８個のフォトニック入力／出力モジュールのフォトニックチップポッドのフォトニック入力／出力チップレットの内の異なる１個のチップレットのフォトニックインターフェースへ接続されている。いくつかの実施形態において、１６個のファイバ取り付けユニットの各々は、２４の光ファイバを備える。いくつかの実施形態において、２４の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、２４の光ファイバの内の第２セットの８個が、出力変調光を伝達し、２４の光ファイバの内の第３セットの８個が、入力変調光を伝達する。また、この実施形態例のいくつかの実装例において、第１ネットワークスイッチチップは、５０テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、第２ネットワークスイッチチップは、５０テラビット／秒で動作するよう構成されている第２イーサネットスイッチである。
【0067】
図１２は、いくつかの実施形態に従って、複数のイーサネットスイッチチップ／ダイ１２０３－１～１２０３－４と緊密に接続するように複数のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１を実装するイーサネットスイッチＳｉＰ１２００のソリューションを示すフロアプラン図である。イーサネットスイッチＳｉＰ例１２００は、キャリア基板１１２１上に配置されている１６個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏ１０１－１～１０１－１６と、キャリア基板１２０１上に配置されている４個のイーサネットスイッチチップ／ダイ１２０３－１～１２０３－４と、を備える。１６個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏ１０１－１～１０１－１６は、それぞれのＦＡＵ５０１－１～５０１－１６がキャリア基板１２０１の対応する周縁部の方に向いた状態で、キャリア基板１２０１の外縁の周りに配置されている。より具体的には、イーサネットスイッチＳｉＰ１２００の例において、４個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏ１０１が、キャリア基板１２０１の各周縁部に配置されている。４個のイーサネットスイッチチップ／ダイ１２０３－１～１２０３－４は、キャリア基板１２０１のコア（中央位置）に配置されている。ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６の内の４個を含むそれぞれのグループが、イーサネットスイッチチップ／ダイ１２０３－１～１２０３－４の内の所与の１個に接続されている。具体的には、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－４は、イーサネットスイッチチップ／ダイ１２０３－１へ接続されている。ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－５～１０１－８は、イーサネットスイッチチップ／ダイ１２０３－２へ接続されている。ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－９～１０１－１２は、イーサネットスイッチチップ／ダイ１２０３－３へ接続されている。ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１３～１０１－１６は、イーサネットスイッチチップ／ダイ１２０３－４へ接続されている。いくつかの実施形態において、イーサネットスイッチＳｉＰ１２００は、２．５Ｄアセンブリである。いくつかの実施形態において、キャリア基板１２０１は、埋め込み相互接続ブリッジ（ＥＭＩＢ）基板である。いくつかの実施形態において、キャリア基板１２０１は、光学可能ウエハレベルファンアウト（Ｏ－ＷＬＦＯ：ｏｐｔｉｃａｌｌｙ－ｅｎａｂｌｅｄ ｗａｆｅｒ－ｌｅｖｅｌ ｆａｎｏｕｔ）基板である。いくつかの実施形態において、キャリア基板１２０１は、有機基板上の薄膜である。また、いくつかの実施形態において、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏ１０１－１～１０１－１６は、ＦＲ８チップレットである。
【0068】
いくつかの実施形態において、イーサネットスイッチＳｉＰ１２００は、ポートあたり８００Ｇｂｐｓの１００Ｔｂｐｓイーサネットスイッチである。いくつかの実施形態において、ＦＡＵ５０１～５０１－１６の各々は、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６の内の対応する１つへ２４の光ファイバを接続する。いくつかの実施形態において、２４の光ファイバの内の８つが、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１内の光マクロ２０５へ連続波レーザ光を伝達する。また、２４の光ファイバの内の別の８個が、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１の光マクロ２０５内の送信（Ｔｘ）スライスから変調光を伝達する。また、２４の光ファイバの内の別の８個が、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１の光マクロ２０５内の受信（Ｒｘ）スライスへ変調光を伝達する。
【0069】
１００ＴｂｐｓイーサネットスイッチＳｉＰ１２００のいくつかの実施形態において、１６個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６は、ワイドパラレルインターフェース（ＡＩＢまたはＨＢＩなど）を用いて、４個のスイッチチップ／ダイ１２０３－１～１２０３－４と共に密にコパッケージングされている。このように、図１２の１００ＴｂｐｓイーサネットスイッチＳｉＰ１２００におけるＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６は、図１１の５０ＴｂｐｓイーサネットスイッチＳｉＰ１１００におけるＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１とスイッチチップ／ダイ１１０３－１、１１０３－２との間の接続と比べて、スイッチチップ１２０３－１～１２０３－４とより密に集積化されている。また、図１２の１００ＴｂｐｓイーサネットスイッチＳｉＰ１２００において、エネルギ効率のよいワイドパラレルインターフェースを通したＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６のスイッチチップ／ダイ１２０３－１～１２０３－４への接続は、図１１の５０ＴｂｐｓイーサネットスイッチＳｉＰ１１００内のＴｅｒａＰＨＹｅポッド７０１において用いられるＸＳＲシリアルインターフェースリンクおよびギアボックスチップの両方を排除する。
【0070】
いくつかの実施形態において、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６内の各光マクロ２０５は、単一の光ポート上へデータをシリアライズする（１００Ｔｂｐｓソリューションに対して８００Ｇｂｐｓ）。いくつかの実施形態において、光ポートへの波長の分割および結合は、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６内で行われる。いくつかの実施形態において、イーサネットスイッチＳｉＰ１２００の外部のファイバシャッフルネットワークが、データ信号（ＳＭＦ）およびレーザファイバ（ＰＭＦ）をボードレベルレーザモジュールおよび／またはフェースプレートコネクタに分けるために、ボードレベルでの光ファイバ管理を提供する。
【0071】
図１２の１００ＴｂｐｓイーサネットスイッチＳｉＰ１２００は、高い帯域幅密度かつエネルギ効率を達成する。また、フォトニックリンクが機能を制御および駆動し、動作がＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６内で実施されるので、より多くのチップ領域が、スイッチ機能および動作の実施のためにスイッチチップ／ダイ１２０３－１～１２０３－４で利用可能である。これは、イーサネットスイッチＳｉＰ１２００が、図１１のＸＳＲベースの５０ＴｂｐｓイーサネットスイッチＳｉＰ１１００ソリューションとおおよそ同じ電力フットプリントで１００Ｔｂｐｓソリューションを提供しつつ、Ｉ／Ｏパッケージフットプリントを削減して、増加したスイッチチップ／ダイ１２０３－１～１２０３－４リソースが１００Ｔｂｐｓスイッチング機能をサポートするためにより大きいスペースを残すことを可能にする。
【0072】
図１３は、いくつかの実施形態に従って、図１１の５０ＴｂｐｓイーサネットスイッチＳｉＰ１１００と、図１２の１００ＴｂｐｓイーサネットスイッチＳｉＰ１２００の２つの変形例とについて、エネルギブレークダウンを含む表を示す。図１３における１００ＴｂｐｓイーサネットスイッチＳｉＰ１２００の第１変形例において、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６は、１０６Ｇｂｐｓ ＮＲＺ（非ゼロ復帰）の波長あたりデータ速度でポートあたり８波長を用いて、ＣＷＤＭを実装する。図１３において、１００ＴｂｐｓイーサネットスイッチＳｉＰ１２００の第１変形例は、「１００ＴｂｐｓシステムＣＷＤＭ」変形例として識別されている。図１３における１００ＴｂｐｓイーサネットスイッチＳｉＰ１２００の第２変形例において、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６は、より低い５３Ｇｂｐｓ ＮＲＺ（非ゼロ復帰）の波長あたりデータ速度でポートあたり１６波長を用いて、高密度ＷＤＭを実装する。図１３において、１００ＴｂｐｓイーサネットスイッチＳｉＰ１２００の第２変形例は、「１００ＴｂｐｓシステムＷＤＭ」変形例として識別されている。１００ＴｂｐｓシステムＷＤＭ変形例は、１００ＴｂｐｓシステムＣＷＤＭ変形例と比べて良好なビットあたりエネルギコストを達成しつつ、１００ＴｂｐｓシステムＣＷＤＭ変形例と同じ帯域幅密度を維持する。高密度ＷＤＭグリッド変形例（１００ＴｂｐｓシステムＷＤＭ変形例）は、既存のＣＷＤＭ規格と互換性がないが、その代わり、連続波波長分割多重マルチソースアグリーメント（ＣＷ－ＷＤＭ ＭＳＡ）から利用可能なレーザグリッドに依存する。総ソケットスループットが数Ｔｂｓｐ～５０Ｔｂｐｓの範囲にあるコンピュートファブリック応用例について、図１２の１００ＴｂｐｓイーサネットスイッチＳｉＰ１２００は、波長あたり１６Ｇｐｂｓ～３２Ｇｐｂｓ ＮＲＺのフォーマットで構成され、それは、ＴｅｒａＰＨＹｅ光マクロ２０５あたり１ピコジュール／ビット（ｐＪ／ｂ）に近い、さらに低いビットあたりエネルギを提供する。
【0073】
様々な実施形態において、イーサネットスイッチＳｉＰは、１または複数のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレットと緊密に接続する１または複数のイーサネットスイッチチップ／ダイを備えるよう実装されうることを理解されたい。例えば、図１４は、いくつかの実施形態に従って、１６個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６と緊密に接続する２個のイーサネットスイッチチップ／ダイ１４０３－１および１４０３－２を備えたイーサネットスイッチＳｉＰ１４００のフロアプランを示す。イーサネットスイッチＳｉＰ１４００は、イーサネットスイッチＳｉＰ１２００の変形例である。したがって、イーサネットスイッチＳｉＰ１２００に関して上述した概念および原理は、イーサネットスイッチＳｉＰ１４００へ等しく当てはまる。イーサネットスイッチＳｉＰ１４００において、２個のイーサネットスイッチチップ／ダイ１４０３－１および１４０３－２ならびに１６個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６が、キャリア基板１４０１に取り付けられている。第１イーサネットスイッチチップ／ダイ１４０３－１は、ＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレットの内の８個１０１－１～１０１－８と双方向データ通信で電気的に接続されている。いくつかの実施形態において、８個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－８の各々のパラレル電気インターフェース２０１は、キャリア基板１４０１内に形成されている電気的に接続を通して第１イーサネットスイッチチップ／ダイ１４０３－１へ直接的に電気的に接続されていることを理解されたい。第２イーサネットスイッチチップ／ダイ１４０３－２は、ＴｅｒａＰＨＹｅＭＩＰＯ Ｉ／Ｏチップレットの内の別の８個１０１－９～１０１－１６と双方向データ通信で電気的に接続されている。いくつかの実施形態において、８個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－９～１０１－１６の各々のパラレル電気インターフェース２０１は、キャリア基板１４０１内に形成されている電気的に接続を通して第２イーサネットスイッチチップ／ダイ１４０３－２へ直接的に電気的に接続されていることを理解されたい。
【0074】
別の例において、図１５は、いくつかの実施形態に従って、１６個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６と緊密に接続する１個のイーサネットスイッチチップ／ダイ１５０３を備えたイーサネットスイッチＳｉＰ１５００のフロアプランを示す。イーサネットスイッチＳｉＰ１５００は、イーサネットスイッチＳｉＰ１２００の変形例である。したがって、イーサネットスイッチＳｉＰ１２００に関して上述した概念および原理は、イーサネットスイッチＳｉＰ１５００へ等しく当てはまる。イーサネットスイッチＳｉＰ１５００において、イーサネットスイッチチップ／ダイ１５０３およびＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６が、キャリア基板１５０１に取り付けられている。イーサネットスイッチチップ／ダイ１５０３は、１６個すべてのＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６と双方向データ通信で電気的に接続されている。いくつかの実施形態において、１６個のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレット１０１－１～１０１－１６の各々のパラレル電気インターフェース２０１は、キャリア基板１５０１内に形成されている電気的に接続を通してイーサネットスイッチチップ／ダイ１５０３へ直接的に電気的に接続されていることを理解されたい。様々な実施形態において、本明細書で開示されている概念および原理は、１または複数のイーサネットスイッチチップ／ダイならびに１または複数のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレットを備えたイーサネットスイッチＳｉＰを形成するために実施されることが可能であり、ここで、１または複数のＴｅｒａＰＨＹｅ ＭＩＰＯ Ｉ／Ｏチップレットの各々は、１または複数のイーサネットスイッチチップ／ダイの任意の１つと双方向データ通信で電気的に緊密に接続されていることを理解されたい。
【0075】
一実施形態例において、ネットワークスイッチシステムインパッケージ（例えば、１２００）が開示されている。ネットワークスイッチシステムインパッケージは、キャリア基板（例えば、１２０１）と、キャリア基板上に配置されているネットワークスイッチチップ（例えば、１２０３－１～１２０３－４）と、キャリア基板上に取り付けられている複数のフォトニック入力／出力チップレット（例えば、１０１－１～１０１－１６）と、を備える。いくつかの実施形態において、キャリア基板は、埋め込み相互接続ブリッジ基板、光学可能ウエハレベルファンアウト基板、薄膜基板、または、有機基板のいずれかである。複数のフォトニック入力／出力チップレットの各々は、ネットワークスイッチチップとの双方向データ通信のために電気的に接続されている電気インターフェース（例えば、２０１）を備える。複数のフォトニック入力／出力チップレットの各々は、さらに、フォトニックインターフェース（例えば、２０３）と、フォトニックインターフェースおよび電気インターフェースの間に実装されている複数の光マクロ（例えば、２０５－１～２０５－Ｎ）と、を備える。この実施形態例のいくつかの実装例において、複数のフォトニック入力／出力チップレットの各々とネットワークスイッチチップとの間のデータ通信は、パラレル電気インターフェースを通した通信である。また、いくつかの実施形態において、このパラレル電気インターフェースは、アドバンストインターフェースバス（ＡＩＢ）インターフェースまたは高帯域幅相互接続（ＨＢＩ）インターフェースのいずれかである。
【0076】
この実施形態例のいくつかの実装例において、複数のフォトニック入力／出力チップレットの各々は、キャリア基板の外縁に沿って配置されている。いくつかの実施形態において、複数のフォトニック入力／出力チップレットの各フォトニックインターフェースは、対応するファイバ取り付けユニット（例えば、５０１）の複数の光ファイバをそれぞれ受け入れて位置決めするために、キャリア基板の外縁に沿って配置されている複数の光学アライメント構造を備える。この実施形態例のいくつかの実装例において、複数のファイバ取り付けユニットは、複数のフォトニック入力／出力チップレットのフォトニックインターフェースへそれぞれ接続される。
【0077】
一実施形態例において、複数のフォトニック入力／出力チップレットの数は８であり、複数のフォトニック入力／出力チップレットの数は１６であり、ネットワークスイッチシステムインパッケージは、第１ネットワークスイッチチップおよび第２ネットワークスイッチチップを備える。いくつかの実施形態において、キャリア基板は、４つの周縁部によって規定された長方形を有し、ここで、複数のフォトニック入力／出力チップレットの各々のフォトニックインターフェースが、キャリア基板の外縁に沿って配置されるように、キャリア基板の４つの周縁部の各々に、１６個のフォトニック入力／出力チップレットの内の４個が配置されている。いくつかの実施形態において、第１ネットワークスイッチチップおよび第２ネットワークスイッチチップは、キャリア基板の中央領域に配置されている。いくつかの実施形態において、１６個のフォトニック入力／出力チップレットの内の第１セットの８個が、第１ネットワークスイッチチップと双方向データ通信するように電気的に接続され、１６個のフォトニック入力／出力チップレットの内の第２セットの８個が、第２ネットワークスイッチチップと双方向データ通信するように電気的に接続されている。また、いくつかの実施形態において、１６個のファイバ取り付けユニットが、ネットワークスイッチシステムインパッケージに接続され、各ファイバ取り付けユニットは、１６個のフォトニック入力／出力チップレットの内の異なる１個のフォトニックインターフェースへ接続されている。いくつかの実施形態において、１６個のファイバ取り付けユニットの各々は、２４の光ファイバを備える。いくつかの実施形態において、２４の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、２４の光ファイバの内の第２セットの８個が、出力変調光を伝達し、２４の光ファイバの内の第３セットの８個が、入力変調光を伝達する。いくつかの実施形態において、第１ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、第２ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第２イーサネットスイッチである。
【0078】
別の実施形態例において、複数のフォトニック入力／出力チップレットの数は１６であり、ネットワークスイッチシステムインパッケージは、第１ネットワークスイッチチップ、第２ネットワークスイッチチップ、第３ネットワークスイッチチップ、および、第４ネットワークスイッチチップと呼ばれる４個のネットワークスイッチチップを備える。いくつかの実施形態において、キャリア基板は、４つの周縁部によって規定された長方形を有し、ここで、複数のフォトニック入力／出力チップレットの各々のフォトニックインターフェースが、キャリア基板の外縁に沿って配置されるように、キャリア基板の４つの周縁部の各々に、１６個のフォトニック入力／出力チップレットの内の４個が配置されている。いくつかの実施形態において、第１ネットワークスイッチチップ、第２ネットワークスイッチチップ、第３ネットワークスイッチチップ、および、第４ネットワークスイッチチップは、キャリア基板の中央領域に配置されている。いくつかの実施形態において、１６個のフォトニック入力／出力チップレットの内の第１セットの４個が、第１ネットワークスイッチチップと双方向データ通信するように電気的に接続され、１６個のフォトニック入力／出力チップレットの内の第２セットの４個が、第２ネットワークスイッチチップと双方向データ通信するように電気的に接続され、１６個のフォトニック入力／出力チップレットの内の第３セットの４個が、第３ネットワークスイッチチップと双方向データ通信するように電気的に接続され、１６個のフォトニック入力／出力チップレットの内の第４セットの４個が、第４ネットワークスイッチチップと双方向データ通信するように電気的に接続されている。いくつかの実施形態において、１６個のファイバ取り付けユニットが、ネットワークスイッチシステムインパッケージに接続され、各ファイバ取り付けユニットは、１６個のフォトニック入力／出力チップレットの内の異なる１個のフォトニックインターフェースへ接続されている。いくつかの実施形態において、１６個のファイバ取り付けユニットの各々は、２４の光ファイバを備える。いくつかの実施形態において、２４の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、２４の光ファイバの内の第２セットの８個が、出力変調光を伝達し、２４の光ファイバの内の第３セットの８個が、入力変調光を伝達する。いくつかの実施形態において、第１ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、第２ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第２イーサネットスイッチであり、第３ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第３イーサネットスイッチであり、第４ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第４イーサネットスイッチである。
【0079】
図１６は、いくつかの実施形態に従って、フォトニックチップポッドを製造する方法を示すフローチャートである。方法は、フォトニック入力／出力チップレット（例えば、１０１）を基板（例えば、７０３）へ接続する工程１６０１を備え、ここで、フォトニック入力／出力チップレットは、パラレル電気インターフェース（例えば、２０１）と、フォトニックインターフェース（例えば、２０３）と、フォトニックインターフェースおよびパラレル電気インターフェースの間に実装されている複数の光マクロ（例えば、２０５－１～２０５－Ｎ）と、を備える。方法は、さらに、ギアボックスチップレットがフォトニック入力／出力チップレットのパラレル電気インターフェースと電気的に接続するように、ギアボックスチップレット（例えば、７０５）を基板へ接続する工程１６０３を備える。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースと別のチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている。いくつかの実施形態において、別のチップのシリアル電気インターフェースは、極短距離（ＸＳＲ）シリアルインターフェースまたは超短距離（ＵＳＲ）シリアルインターフェースのいずれかである。いくつかの実施形態において、フォトニック入力／出力チップレットのパラレル電気インターフェースは、アドバンストインターフェースバス（ＡＩＢ）インターフェースまたは高帯域幅相互接続（ＨＢＩ）インターフェースのいずれかである。
【0080】
図１７は、いくつかの実施形態に従って、フォトニック入力／出力モジュールを製造する方法を示すフローチャートである。方法は、複数のフォトニックチップポッド（例えば、７０１）をモジュール基板（例えば、８０３）へ接続する工程１７０１を備える。複数のフォトニックチップポッドの各フォトニックチップポッドは、ポッド基板（例えば、７０３）と、ポッド基板に取り付けられているフォトニック入力／出力チップレット（例えば、１０１）と、ポッド基板に取り付けられているギアボックスチップレット（例えば、７０５）と、を備える。フォトニック入力／出力チップレットは、パラレル電気インターフェース（例えば、２０１）と、フォトニックインターフェース（例えば、２０３）と、フォトニックインターフェースおよびパラレル電気インターフェースの間に実装されている複数の光マクロ（例えば、２０５－１～２０５－Ｎ）と、を備える。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースと電気的に接続するようにポッド基板に取り付けられている。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースと別のチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている。方法は、さらに、複数のフォトニックチップポッドのフォトニック入力／出力チップレットのそれぞれのフォトニックインターフェースへ複数のファイバ取り付けユニット（例えば、５０１）を接続する工程１７０３を備える。
【0081】
いくつかの実施形態において、フォトニック入力／出力チップレットのフォトニックインターフェースは、フォトニック入力／出力チップレット内に形成されている複数の光グレーティングカプラ（例えば、３０１）との複数の光ファイバのそれぞれの光結合のために複数のファイバ取り付けユニットの対応する１つの複数の光ファイバをそれぞれ受け入れて位置決めするよう構成されている複数の光学アライメント構造（例えば、ｖ字溝）を備える。いくつかの実施形態において、工程１７０３は、複数のフォトニックチップポッドの内の所与の１個のフォトニック入力／出力チップレットの複数の光学アライメント構造内に複数のファイバ取り付けユニットの内の所与の１個の複数の光ファイバを配置する工程を含む。
【0082】
いくつかの実施形態において、図１７の方法は、さらに、モジュール基板の外縁内に複数の切り欠き領域（例えば、１００１）を形成する工程を備える。これらの実施形態において、方法は、さらに、複数のフォトニックチップポッドの各ポッドのフォトニック入力／出力チップレットの複数の光学アライメント構造が、図１０に示したような複数の切り欠き領域の対応する１個の上に配置されるように、モジュール基板上に複数のフォトニックチップポッドを配置する工程を備える。いくつかの実施形態において、方法は、複数の切り欠き領域内に複数のカバー構造（例えば、９０１）をそれぞれ配置する工程を備え、ここで、複数のカバー構造の内の所与の１個は、複数の切り欠き領域の内の対応する１個の上に配置されている複数のフォトニックチップポッドの内の所与の１個のフォトニック入力／出力チップレットの複数の光学アライメント構造内に配置されている複数のファイバ取り付けユニットの内の所与の１個の複数の光ファイバの一部を覆うよう構成されている。いくつかの実施形態において、方法は、複数のカバー構造を覆って複数の切り欠き領域の各々の中にグローブトップ材料を配置する工程を備える。
【0083】
いくつかの実施形態において、図１７の方法は、さらに、複数のフォトニックチップポッドの各々のフォトニック入力／出力チップレットの露出面が統合ヒートスプレッダに向かった状態で、統合ヒートスプレッダが複数のフォトニックチップポッドの上に広がるように、統合ヒートスプレッダ（例えば、９０９）をモジュール基板へ取り付ける工程を備える。いくつかの実施形態例において、方法は、さらに、統合ヒートスプレッダと、複数のフォトニックチップポッドの各々のフォトニック入力／出力チップレットとの間に、熱伝導材料（例えば、９０５）を配置する工程を備える。
【0084】
図１８は、いくつかの実施形態に従って、ネットワークスイッチシステムインパッケージ（例えば、１１００）を製造する方法を示すフローチャートである。方法は、ネットワークスイッチチップ（例えば、１１０３－１、１１０３－２）をキャリア基板（例えば、１１０１）に取り付ける工程１８０１を備える。いくつかの実施形態において、キャリア基板は、埋め込み相互接続ブリッジ基板、光学可能ウエハレベルファンアウト基板、薄膜基板、または、有機基板のいずれかである。方法は、さらに、複数のフォトニック入力／出力モジュール（例えば、８０１－１～８０１－８）をキャリア基板に取り付ける工程１８０３を備える。複数のフォトニック入力／出力モジュールの各々は、モジュール基板（例えば、８０３）と、モジュール基板上に配置されている複数のフォトニックチップポッド（例えば、７０１）と、を備える。複数のフォトニックチップポッドの各フォトニックチップポッドは、ポッド基板（例えば、７０３）と、ポッド基板に取り付けられているフォトニック入力／出力チップレット（例えば、１０１）と、ポッド基板に取り付けられているギアボックスチップレット（例えば、７０５）と、を備える。フォトニック入力／出力チップレットは、パラレル電気インターフェース（例えば、２０１）と、フォトニックインターフェース（例えば、２０３）と、フォトニックインターフェースおよびパラレル電気インターフェースの間に実装されている複数の光マクロ（例えば、２０５－１～２０５－Ｎ）と、を備える。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースおよびネットワークスイッチチップのシリアル電気インターフェースの両方と電気的に接続するようにポッド基板に取り付けられている。ギアボックスチップレットは、フォトニック入力／出力チップレットのパラレル電気インターフェースとネットワークスイッチチップのシリアル電気インターフェースとの間の変換を提供するよう構成されている。
【0085】
いくつかの実施形態において、図１８の方法は、複数のフォトニック入力／出力モジュールの複数のフォトニックチップポッドの各々における各フォトニック入力／出力チップレットのフォトニックインターフェースがキャリア基板の外縁に沿って配置されるように、複数のフォトニック入力／出力チップレットの各々をキャリア基板の外縁に配置する工程を備える。いくつかの実施形態において、複数のフォトニック入力／出力モジュールの複数のフォトニックチップポッドの各々における各フォトニック入力／出力チップレットの各フォトニックインターフェースは、対応するファイバ取り付けユニット（例えば、５０１）の複数の光ファイバをそれぞれ受け入れて位置決めするよう構成されている複数の光学アライメント構造を備える。いくつか実施形態において、方法は、複数のフォトニック入力／出力モジュールの複数のフォトニックチップポッドのフォトニック入力／出力チップレットのフォトニックインターフェースの各々へ別個のファイバ取り付けユニットを接続する工程を備える。
【0086】
図１８の方法の一実施形態例において、複数のフォトニック入力／出力モジュールの数は８であり、フォトニック入力／出力モジュールあたりの複数のフォトニックチップポッドの数は２であり、方法は、第１ネットワークスイッチチップおよび第２ネットワークスイッチチップの両方をキャリア基板に取り付ける工程を備える。いくつかの実施形態において、キャリア基板は、４つの周縁部によって規定された長方形を有し、ここで、８個のフォトニック入力／出力モジュールの２個のフォトニックチップポッドの各々における各フォトニック入力／出力チップレットのフォトニックインターフェースが、キャリア基板の外縁に沿って配置されるように、キャリア基板の４つの周縁部の各々に、８個のフォトニック入力／出力モジュールの内の２個が配置されている。いくつかの実施形態において、第１ネットワークスイッチチップおよび第２ネットワークスイッチチップの両方が、キャリア基板の中央領域に配置されている。いくつかの実施形態において、第１ネットワークスイッチチップと双方向データ通信するように、８個のフォトニック入力／出力モジュールの内の第１セットの４個を電気的に接続する工程と、第２ネットワークスイッチチップと双方向データ通信するように、８個のフォトニック入力／出力モジュールの内の第２セットの４個を電気的に接続する工程と、を備える。いくつかの実施形態において、方法は、８個のフォトニック入力／出力モジュールの内の第１セットの４個の内の各フォトニック入力／出力モジュールと第１ネットワークスイッチチップとの間のデータ通信のために、それぞれの極短距離（ＸＳＲ）シリアルインターフェースを実装する工程を備える。また、いくつかの実施形態において、方法は、８個のフォトニック入力／出力モジュールの内の第２セットの４個の内の各フォトニック入力／出力モジュールと第２ネットワークスイッチチップとの間のデータ通信のために、それぞれのＸＳＲシリアルインターフェースを実装する工程を備える。また、いくつか実施形態において、方法は、８個のフォトニック入力／出力モジュールのフォトニックチップポッドのフォトニック入力／出力チップレットの内の各異なる１個のフォトニックインターフェースへ、１６個のファイバ取り付けユニット（例えば、５０１）の内の別個の１個を接続する工程を備える。いくつかの実施形態において、１６個のファイバ取り付けユニットの各々は、２４の光ファイバを備える。いくつかの実施形態において、２４の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、２４の光ファイバの内の第２セットの８個が、出力変調光を伝達し、２４の光ファイバの内の第３セットの８個が、入力変調光を伝達する。いくつかの実施形態において、第１ネットワークスイッチチップは、５０テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、第２ネットワークスイッチチップは、５０テラビット／秒で動作するよう構成されている第２イーサネットスイッチである。
【0087】
図１９は、いくつかの実施形態に従って、ネットワークスイッチシステムインパッケージ（例えば、１２００、１４００、１５００）を製造する方法を示すフローチャートである。方法は、ネットワークスイッチチップ（例えば、１２０３－１～１２０３－４、１４０３－１および１４０３－２、１５０３）をキャリア基板（例えば、１２０１、１４０１、１５０１）に取り付ける工程１９０１を備える。いくつかの実施形態において、キャリア基板は、埋め込み相互接続ブリッジ基板、光学可能ウエハレベルファンアウト基板、薄膜基板、または、有機基板のいずれかである。方法は、さらに、複数のフォトニック入力／出力チップレットの各々のそれぞれの電気インターフェース（例えば、２０１）が、ネットワークスイッチチップと双方向データ通信するために電気的に接続されるように、複数のフォトニック入力／出力チップレット（例えば、１０１－１～１０１－１６）をキャリア基板に取り付ける工程１９０３を備える。いくつかの実施形態において、方法は、パラレル電気インターフェースを通して複数のフォトニック入力／出力チップレットの各々とネットワークスイッチチップとの間でデータ通信を実施する工程を備える。いくつかの実施形態において、パラレル電気インターフェースは、アドバンストインターフェースバス（ＡＩＢ）インターフェースまたは高帯域幅相互接続（ＨＢＩ）インターフェースのいずれかである。複数のフォトニック入力／出力チップレットの各々は、フォトニックインターフェース（例えば、２０３）と、フォトニックインターフェースおよびそれぞれの電気インターフェースの間に実装されている複数の光マクロ（例えば、２０５－１～２０５－Ｎ）と、を有する。
【0088】
いくつかの実施形態において、図１９の方法は、複数のフォトニック入力／出力チップレットの各々をキャリア基板の外縁に沿って配置する工程を備える。いくつかの実施形態において、方法は、対応するファイバ取り付けユニット（例えば、５０１）の複数の光ファイバをそれぞれ受け入れて位置決めするために、複数のフォトニック入力／出力チップレットの各フォトニックインターフェースの複数の光学アライメント構造（例えば、ｖ字溝）をキャリア基板の外縁に沿って配置する工程を備える。いくつかの実施形態において、方法は、複数のファイバ取り付けユニットを複数のフォトニック入力／出力チップレットのフォトニックインターフェースのそれぞれへ接続する工程を備える。
【0089】
図１９の方法のいくつかの実施形態において、複数のフォトニック入力／出力チップレットの数は、８である。図１９の方法のいくつかの実施形態において、複数のフォトニック入力／出力チップレットの数は１６であり、方法は、第１ネットワークスイッチチップおよび第２ネットワークスイッチの両方をキャリア基板に取り付ける工程を備える。いくつかの実施形態において、キャリア基板は、４つの周縁部によって規定された長方形を有し、ここで、複数のフォトニック入力／出力チップレットの各々のフォトニックインターフェースが、キャリア基板の外縁に沿って配置されるように、キャリア基板の４つの周縁部の各々に、１６個のフォトニック入力／出力チップレットの内の４個が配置されている。いくつかの実施形態において、第１ネットワークスイッチチップおよび第２ネットワークスイッチチップの両方が、キャリア基板の中央領域に配置されている。いくつかの実施形態において、第１ネットワークスイッチチップと双方向データ通信するように、１６個のフォトニック入力／出力チップレットの内の第１セットの８個を電気的に接続する工程と、第２ネットワークスイッチチップと双方向データ通信するように、１６個のフォトニック入力／出力モジュールの内の第２セットの８個を電気的に接続する工程と、を備える。いくつか実施形態において、方法は、１６個のフォトニック入力／出力チップレットの各異なる１つのフォトニックインターフェースへ、１６個のファイバ取り付けユニット（例えば、５０１）の内の別個の１つを接続する工程を備える。いくつかの実施形態において、１６個のファイバ取り付けユニットの各々は、２４の光ファイバを備える。いくつかの実施形態において、２４の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、２４の光ファイバの内の第２セットの８個が、出力変調光を伝達し、２４の光ファイバの内の第３セットの８個が、入力変調光を伝達する。いくつかの実施形態において、第１ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、第２ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第２イーサネットスイッチである。
【0090】
図１９の方法の別の実施形態例において、複数のフォトニック入力／出力チップレットの数は、１６である。この実施形態例において、方法は、第１ネットワークスイッチチップをキャリア基板に取り付ける工程と、第２ネットワークスイッチチップをキャリア基板に取り付ける工程と、第３ネットワークスイッチチップをキャリア基板に取り付ける工程と、第４ネットワークスイッチチップをキャリア基板に取り付ける工程と、を備える。いくつかの実施形態において、キャリア基板は、４つの周縁部によって規定された長方形を有し、ここで、複数のフォトニック入力／出力チップレットの各々のフォトニックインターフェースが、キャリア基板の外縁に沿って配置されるように、キャリア基板の４つの周縁部の各々に、１６個のフォトニック入力／出力チップレットの内の４個が配置されている。いくつかの実施形態において、第１ネットワークスイッチチップ、第２ネットワークスイッチチップ、第３ネットワークスイッチチップ、および、第４ネットワークスイッチチップは、キャリア基板の中央領域に配置されている。
【0091】
いくつかの実施形態において、方法は、第１ネットワークスイッチチップと双方向データ通信するように、１６個のフォトニック入力／出力チップレットの内の第１セットの４個を電気的に接続する工程と、第２ネットワークスイッチチップと双方向データ通信するように、１６個のフォトニック入力／出力チップレットの内の第２セットの４個を電気的に接続する工程と、第３ネットワークスイッチチップと双方向データ通信するように、１６個のフォトニック入力／出力チップレットの内の第３セットの４個を電気的に接続する工程と、第４ネットワークスイッチチップと双方向データ通信するように、１６個のフォトニック入力／出力チップレットの内の第４セットの４個を電気的に接続する工程と、を備える。いくつか実施形態において、方法は、１６個のフォトニック入力／出力チップレットの各異なる１つのフォトニックインターフェースへ、１６個のファイバ取り付けユニット（例えば、５０１）の内の別個の１つを接続する工程を備える。いくつかの実施形態において、１６個のファイバ取り付けユニットの各々は、２４の光ファイバを備える。いくつかの実施形態において、２４の光ファイバの内の第１セットの８個が、入力連続波光を伝達し、２４の光ファイバの内の第２セットの８個が、出力変調光を伝達し、２４の光ファイバの内の第３セットの８個が、入力変調光を伝達する。いくつかの実施形態において、第１ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第１イーサネットスイッチであり、第２ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第２イーサネットスイッチであり、第３ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第３イーサネットスイッチであり、第４ネットワークスイッチチップは、１００テラビット／秒で動作するよう構成されている第４イーサネットスイッチである。
【0092】
以上の実施形態の記載は、例示および説明を目的としたものであり、包括的であることも限定的であることも意図されていない。特定の実施形態の個々の要素または特徴は、一般に、その特定の実施形態に限定されず、適用可能であれば、置き換え可能であり、特に図示も記載もない限りは、選択された実施形態で利用できる。このように、本明細書で開示されている１または複数の実施形態からの１または複数の特徴を、本明細書で開示されている１または複数の他の実施形態からの１または複数の特徴と組み合わせることで、本明細書で明示的に開示されていないが本明細書で暗示的に開示されている別の実施形態を形成することができる。この他の実施形態も、多くの方法で変形されてよい。かかる実施形態の変形例は、本開示からの逸脱と見なされず、すべてのかかる実施形態の変形例および変更例が、本明細書で提供されている開示の範囲内に含まれると意図されている。
【0093】
いくつかの方法工程は、本明細書で具体的な順序で記載されている場合があるが、方法工程の処理が、方法の実施が成功するような方法で実行される限りは、他のハウスキーピング工程が、方法工程の合間に実行されてもよく、および／または、方法工程が、若干異なる時刻または同時に実行されるように調整されてもよく、または、処理に関連する様々な間隔で処理工程が実行されることを許容するシステムに分配されてもよいことを理解されたい。
【0094】
本実施形態は、理解しやすいように、或る程度詳しく説明されているが、添付の特許請求の範囲内でいくらかの変更および変形を行ってもよいことは明らかである。したがって、本明細書で開示されている実施形態は、例示的なものであって、限定的なものではないとみなされ、そのため、本明細書に示した詳細のみに限定されず、添付の特許請求の範囲の範囲および等価物の中で変形されてもよい。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【国際調査報告】