特表 2023-551456 はんだ接合用アンダーバンプ冶金の保護表面層

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-08

(54)【発明の名称】はんだ接合用アンダーバンプ冶金の保護表面層

(51)【国際特許分類】

   H01L 21/60 20060101AFI20231201BHJP

【ＦＩ】

H01L21/92 602H

H01L21/92 603D

H01L21/92 604N

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023531493

(86)(22)【出願日】2021-10-21

(85)【翻訳文提出日】2023-05-23

(86)【国際出願番号】 CN2021125117

(87)【国際公開番号】W WO2022111146

(87)【国際公開日】2022-06-02

(31)【優先権主張番号】17/103,810

(32)【優先日】2020-11-24

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ファルーク、ムクタ ゲート

(72)【発明者】

【氏名】ケリー、ジェームズ ジェイ．

(57)【要約】

金処理を含まないアンダーバンプ冶金（ＵＢＭ）構造を生産する方法は、半導体のファーバックオブライン（ＦＢＥＯＬ）の上にチタン層を形成する段階を含む。第１の銅層は、チタン層の上に形成される。フォトレジスト（ＰＲ）層は、ＦＢＥＯＬのトレース間の第１の銅層の上に形成されて、ＦＢＥＯＬトレースにキャビティを提供する。最上の銅層は、第１の銅層の上に形成される。保護表面層（ＰＳＬ）は、最上の銅層の上に形成される。

【特許請求の範囲】

【請求項1】

半導体のファーバックエンドオブライン（ＦＢＥＯＬ）の上にチタン層；
前記チタン層の上に第１の銅層；及び
前記第１の銅層の上に保護表面層（ＰＳＬ）
を備える、金処理を含まないアンダーバンプ冶金（ＵＢＭ）構造。

【請求項2】

前記ＰＳＬが選択的である、請求項１に記載のＵＢＭ構造。

【請求項3】

前記ＰＳＬが非選択的である、請求項１に記載のＵＢＭ構造。

【請求項4】

前記第１の銅層の上かつ前記ＰＳＬの下に第２の銅層を更に備える、請求項１に記載のＵＢＭ構造。

【請求項5】

前記第１又は第２の銅層の上にニッケル層を更に備える、請求項４に記載のＵＢＭ構造。

【請求項6】

最上の銅層が前記ニッケル層の直接上にある、請求項５に記載のＵＢＭ構造。

【請求項7】

前記ＰＳＬが、前記ＵＢＭ構造がはんだボールを受けて第２の半導体構造に接続する前に除去可能なように構成されている、請求項１に記載のＵＢＭ構造。

【請求項8】

前記ＰＳＬが、
チタン（Ｔｉ）；
チタン－タングステン（ＴｉＷ）；
クロム（Ｃｒ）；
コバルト（Ｃｏ）；
コバルト／タングステン／リン合金（ＣｏＷＰ）；及び
ベンゾトリアゾール（ＢＴＡ）
からなる群から選択される、請求項７に記載のＵＢＭ構造。

【請求項9】

前記ＰＳＬが、前記ＵＢＭ構造がはんだボールを受けて第２の半導体構造に接続する前に除去されないように構成されている；及び
前記ＰＳＬが、
ルテニウム（Ｒｕ）；
ロジウム（Ｒｈ）；
イリジウム（Ｉｒ）；
オスミウム（Ｏｓ）；
パラジウム（Ｐｄ）；及び
白金（Ｐｔ）
からなる群から選択される、請求項１に記載のＵＢＭ構造。

【請求項10】

半導体のファーバックオブライン（ＦＢＥＯＬ）の上にチタン層を形成する段階；
前記チタン層の上に第１の銅層を形成する段階；
前記半導体のメタル配線のトレース間の前記第１の銅層の上にフォトレジスト（ＰＲ）層を形成して、前記メタル配線のトレースにキャビティを提供する段階；
前記第１の銅層の上に最上の銅層を形成する段階；及び
前記最上の銅層の上に保護表面層（ＰＳＬ）を形成する段階
を備える、金処理を含まないアンダーバンプ冶金（ＵＢＭ）構造を生産する方法。

【請求項11】

第２の銅層の上にニッケル（Ｎｉ）層を堆積させる段階を更に備える、請求項１０に記載の方法。

【請求項12】

前記Ｎｉ層が、１ｕｍ～３ｕｍの厚さを有する、請求項１１に記載の方法。

【請求項13】

前記第１の銅層の上かつ前記Ｎｉ層の下にある第２の銅層を形成する段階を更に備える、請求項１１に記載の方法。

【請求項14】

前記チタン層が１００ｎｍ～３００ｎｍの厚さを有する；
前記第１の銅層が１００ｎｍ～４００ｎｍの厚さを有する；及び
第２の銅層が１ｕｍ～１０ｕｍの厚さを有する、
請求項１０に記載の方法。

【請求項15】

前記ＵＢＭがはんだボールを受けて第２の半導体構造に接続する前に、前記ＰＳＬを除去する段階を更に備える、請求項１０に記載の方法。

【請求項16】

前記ＰＳＬが、
チタン（Ｔｉ）；
タングステン－チタン（ＴｉＷ）；
クロム（Ｃｒ）；
コバルト（Ｃｏ）；
コバルト／タングステン／リン合金（ＣｏＷＰ）；及び
ベンゾトリアゾール（ＢＴＡ）
からなる群から選択される、請求項１５に記載の方法。

【請求項17】

前記ＵＢＭがはんだボールを受けて第２の半導体構造に接続する前に、前記ＰＳＬが除去されない、請求項１０に記載の方法。

【請求項18】

前記ＰＳＬが、
ルテニウム（Ｒｕ）；
ロジウム（Ｒｈ）；
イリジウム（Ｉｒ）；
オスミウム（Ｏｓ）；
パラジウム（Ｐｄ）；及び
白金（Ｐｔ）
からなる群から選択される、請求項１７に記載の方法。

【請求項19】

前記半導体及び第２の半導体の間のはんだボンドによって、前記半導体を前記第２の半導体に接続する段階を更に備える、請求項１０に記載の方法。

【請求項20】

前記接続がダイトゥーダイ（Ｄ２Ｄ）、ウエハトゥーウエハ（Ｗ２Ｗ）、又はダイトゥーウエハ（Ｄ２Ｗ）のうちの１つである、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般的に半導体デバイス、より具体的には金が望ましくないはんだ接合界面を作出すること及びその製造方法に関する。

【背景技術】

【0002】

現在、集積回路は通常、様々な処理段階を経る半導体ウエハ上に作成される。集積回路は通常、例えば、トランジスタ、インダクタ、キャパシタなどのアクティブデバイスを備え、これらは、最初は分離されているが、これらの処理段階中に相互接続されて、機能的な回路を形成する。その目的のために、水平なメタル線並びに鉛直なインターコネクト（例えば、ビア）が使用され得る。インターコネクト構造の上には、ボンドパッドなどのはんだ接合界面が形成され、それぞれのチップの表面に露出されている。電気的接続は、ボンドパッドを介して行われて、チップをパッケージ基板又は別のダイに接続する。ボンドパッドは、ワイヤボンディング又は場合により制御された崩壊チップ接続（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ：Ｃ４）と称されるフリップチップボンディングのために使用され得る。そのようなフリップチップパッケージングは、バンプを使用して、チップのＩ／Ｏパッド及び対向しているパッケージの基板又はリードフレームの間の電気的接触を確立する。構造的には、バンプは、バンプ自体及びバンプ及びＩ／Ｏパッドの間に配置される、いわゆるアンダーバンプ冶金（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌｌｕｒｇｙ：ＵＢＭ）を含む。接合／アタッチメント中にはんだボールを受けるレシービングパッドは通常、金のコーティングを有し、後続のボンディングが阻害されないように、保護の層を提供する。金の層は、はんだ付け処理中にはんだ接合部に容易に吸収される。

【0003】

ＵＢＭは、一般的に接着層、バリア層及びウエット層を備え、この順序でＩ／Ｏパッド上にアレンジされる。バンプそれ自体は、使用される材料に基づいて、はんだバンプ、金バンプ、銅ピラーバンプ及び混合されたメタルのバンプに分類される。銅は、はんだボールを受ける界面として使用され得る。しかしながら、銅は製造プロセス中に酸化される傾向がある。酸化された銅ポストは、電子的コンポーネントの基板への接着不良につながり得る。接着不良は、信頼性の懸念をもたらし得る。酸化された銅ポストはまた、アンダーフィル及び銅ポストの界面に沿ったアンダーフィルのクラッキングにつながり得る。クラックは、ｌｏｗ－ｋ層又は銅ポストを基板にボンドするために使用したはんだに広がり得る。金は通常、ＵＢＭの酸化を防ぐために、保護層として使用される。

【発明の概要】

【0004】

１つの実施形態によれば、金処理を含まないアンダーバンプ冶金（ＵＢＭ）構造は、半導体のメタル層の上にチタン層を備える。第１の銅層は、チタン層の上にある。保護表面層（ｐｒｏｔｅｃｔｉｖｅ ｓｕｒｆａｃｅ ｌａｙｅｒ：ＰＳＬ）は、第１の銅層の上にある。

【0005】

様々な実施形態において、ＰＳＬは選択的又は非選択的である。

【0006】

１つの実施形態において、第２の銅層は、第１の銅層の上かつ最上の銅層の下にある。第２の銅層の上にニッケル層があり得る。最上の銅層が、ニッケル層の上に直接あってもよい。

【0007】

１つの実施形態において、ＵＢＭがはんだボールを受けて第２の半導体構造に接続する前に、ＰＳＬは除去される。ＰＳＬは、チタン（Ｔｉ）；タングステン－チタン（ＴｉＷ）；クロム（Ｃｒ）；コバルト（Ｃｏ）；コバルト／タングステン／リン（ＣｏＷＰ）；及びベンゾトリアゾール（ＢＴＡ）から選択され得る。

【0008】

１つの実施形態において、ＰＳＬは、ＰＳＬがはんだボールを受けて第２の半導体構造に接続する前に、除去されないように構成されている。ＰＳＬは、ルテニウム（Ｒｕ）；ロジウム（Ｒｈ）；イリジウム（Ｉｒ）；オスミウム（Ｏｓ）；パラジウム（Ｐｄ）；及び白金（Ｐｔ）から選択され得る。

【0009】

１つの実施形態によれば、金処理を含まないアンダーバンプ冶金（ＵＢＭ）構造を生産する方法は、半導体のファーバックエンドオブライン（ＦＢＥＯＬ）メタルレベルの上にチタン層を形成する段階を備える。第１の銅層は、チタン層の上に形成される。フォトレジスト（ＰＲ）層が、半導体のメタル配線のトレース間にある第１の銅層の上に形成されて、メタル配線のトレースにキャビティを提供する。最上の銅層は、第１の銅層の上に形成される。保護表面層（ＰＳＬ）は、最上の銅層の上に形成される。

【0010】

１つの実施形態において、ニッケル（Ｎｉ）層は、第１又は第２の銅層の上かつ最終の最上の銅層の下に堆積される。Ｎｉ層は、１ｕｍ～３ｕｍの厚さを有し得る。第１の銅層の上かつＮｉ層の下にある第２の銅層が形成され得る。

【0011】

１つの実施形態において、ＰＳＬは、ＵＢＭがはんだボールを受けて第２の半導体構造に接続する前に、除去される。

【0012】

１つの実施形態において、半導体は、半導体及び第２の半導体の間のはんだボンドによって、第２の半導体に接続される。接続は、ダイトゥーダイ（ｄｉｅ ｔｏ ｄｉｅ：Ｄ２Ｄ）、ウエハトゥーウエハ（ｗａｆｅｒ ｔｏ ｗａｆｅｒ：Ｗ２Ｗ）、又はダイトゥーウエハ（ｄｉｅ ｔｏ ｗａｆｅｒ：Ｄ２Ｗ）のうちの１つであり得る。

【0013】

本明細書に説明されている技術は、いくつかの様式で実装され得る。以下の図を参照して、例示的な実装を以下に提供する。

【図面の簡単な説明】

【0014】

図面は例示的な実施形態のものである。それらは、全ての実施形態を図示しない。他の実施形態が追加で又は代わりに使用されてもよい。スペースの節約又はより効果的な図示のために、明らか又は不要であり得る詳細は省略され得る。いくつかの実施形態は、追加のコンポーネント又は段階を用いて、及び／又は図示されているコンポーネント及び段階の全ては用いずに、実施され得る。同じ数字が異なる図面に現れる場合、それは同じ又は同様のコンポーネント又は段階を指す。

【0015】

【図1】例示的な実施形態に一貫した、はんだボールをレシーブするように構成された半導体パッドの最上面の断面図である。

【0016】

【図2A】例示的な実施形態に一貫した、それぞれ非選択的に堆積された保護表面層及び選択的に堆積された保護表面層のアンダーバンプ冶金（ＵＢＭ）の形成における異なる処理段階を示す。

【図2B】例示的な実施形態に一貫した、それぞれ非選択的に堆積された保護表面層及び選択的に堆積された保護表面層のアンダーバンプ冶金（ＵＢＭ）の形成における異なる処理段階を示す。

【0017】

【図3】例示的な実施形態に一貫した、半導体ウエハの上方に位置合わせされたキャリア構造を図示する。

【0018】

【図4】例示的な実施形態に一貫した、半導体ウエハにボンドされたキャリア構造の半導体構造を図示する。

【0019】

【図5】例示的な実施形態に一貫した、図４の半導体構造にカップリングされた第２のキャリアを備える半導体構造を図示する。

【0020】

【図6】例示的な実施形態に一貫した、半導体ウエハ及び第２のキャリアからの第１のキャリアの分離を図示する。

【0021】

【図7】例示的な実施形態に一貫した、その第１のキャリア構造が除去された図６の半導体構造を図示する。

【0022】

【図8】例示的な実施形態に一貫した、半導体ウエハに電気的に接続された１又は複数のダイを有する半導体構造を図示する。

【0023】

【図9】例示的な実施形態に一貫した、モールディングにわたりアンダーフィルを有する半導体構造を図示する。

【0024】

【図10】例示的な除去可能な保護表面層、堆積方法、及びその除去の表を提供する。

【0025】

【図11】同定された保護表面層の材料の異なる堆積方法の表を提供する。

【発明を実施するための形態】

【0026】

概説
以下の発明を実施するための形態において、関連する教示の十分な理解を提供するために、多数の具体的な詳細を例として記載している。しかしながら、本教示はそのような詳細なしで実施され得ることは明らかであろう。他の事例において、周知の方法、手順、コンポーネント、及び／又は回路が、本教示の態様を不必要に不明瞭にすることを回避するために、詳細なしで、比較的高いレベルで説明されている。

【0027】

１つの態様において、「前」、「後」、「最上」、「底部」、「下に」、「下」、「下方」、「上」、「上方」、「側」、「左」、「右」などの空間に関する用語は、説明される図の向きを参照して使用される。本開示の実施形態のコンポーネントは、いくつかの異なる向きに位置付けられ得、向きの用語は例示の目的として使用され、限定のためではない。よって、空間に関する用語は、図に描かれた向きに加え、使用又はオペレーションにおけるデバイスの異なる向きも包含することを意図すると理解されよう。例えば、図のデバイスがひっくり返った場合、他の要素又は特徴の「下」又は「下に」として説明された要素は、次には、他の要素又は特徴の「上」に向き得る。よって、例えば、用語「下」は、上並びに下である向きの両方を包含し得る。デバイスは、別様に向けられ得（９０度回転される又は他の向きに見られる又は参照される）、それにしたがって、本明細書において使用される空間に関する記述子を解釈すべきである。

【0028】

本明細書において使用される場合、用語「横の」及び「水平の」は、半導体基板又は半導体本体の第１の表面に平行な向きを説明する。例えば、基板は、ウエハ又はダイの表面であり得る。

【0029】

本明細書において使用される場合、用語「鉛直の」は、半導体基板又は半導体本体の第１の表面に垂直にアレンジされる向きを説明する。

【0030】

本明細書において使用される場合、用語「カップリングされている」及び／又は「電気的にカップリングされている」は、要素が直接共にカップリングされていなければならないことを意味するわけではない－－介在する要素が、「カップリングされている」又は「電気的にカップリングされている」要素間に提供されてもよい。対照的に、要素が別の要素に「直接接続されている」又は「直接カップリングされている」と称される場合、介在する要素は存在しない。用語「電気的に接続されている」は、電気的に共に接続されている要素間の低抵抗な電気的接続を指す。

【0031】

第１の、第２のなどの用語は、様々な要素を説明するために本明細書において使用され得、これらの要素は、これらの用語によって限定されるべきではない。これらの用語は、１つの要素を別のものを区別するためにのみ使用される。例えば、例示的な実施形態の範囲から逸脱することなく、第１の要素は第２の要素と呼ばれ得、同様に、第２の要素は第１の要素と呼ばれ得る。本明細書において使用される場合、用語「及び／又は」は、関連する列挙項目のうちの１又は複数のあらゆる組み合わせを含む。

【0032】

例示的な実施形態は、理想化又は単純化された実施形態（及び中間的な構造）の概略図である断面図を参照して、本明細書で説明される。したがって、例えば、製造技術及び／又は許容差の結果として、図の形状の変形が予想され得る。よって、図に図示された領域は、概略の性質であり、それらの形状は必ずしもデバイスの領域の実際の形状を図示せず、範囲を限定しない。

【0033】

特許請求の範囲に定義される範囲から逸脱することなく、他の実施形態が使用され得、構造的な又は合理的な変更がなされ得ることを理解されたい。実施形態の説明は、限定的なものではない。特に、以下に説明される実施形態の要素は、異なる実施形態の要素と組み合わせられてもよい。

【0034】

本開示の実施形態の表示を不明瞭にしないために、いくつかの処理段階又はオペレーションは、表示及び図示の目的のために共に組み合され得、いくつかの事例において、詳細に説明されていない場合がある。他の事例において、いくつかの処理段階又はオペレーションは、全く説明されていない場合がある。以下の説明は、むしろ本開示の様々な実施形態の代表的な特徴又は要素に焦点を当てていると理解されたい。

【0035】

本発明は、一般的に半導体構造及び製造方法、より具体的には、処理中に金が望ましくない環境におけるはんだボールに対する保護層の提供に関する。現在、集積回路は、ボンドパッドを通してチップの外側のデバイスと通信する。いくつかのシナリオにおいて、シリコンは、バンプ及びＩ／Ｏパッドの間に配置されるアンダーバンプ冶金（ＵＢＭ）を通してシリコンと接合される。接合／アタッチメント中にはんだボールを受けるレシービングパッドは通常、金のコーティングを有し、シリコンがシリコンと接合される前に、パッドが処理中に汚染されないように、保護の層を提供する。バンプそれ自体は、使用される材料に基づいて、はんだバンプ、金バンプ、銅ピラーバンプ、並びに混合されたメタルのバンプに分類される。これらの材料の多くは酸化を受けやすく、シリコンがシリコンにカップリングされて３Ｄ構造を作出する際に、接着不良につながり得る。接着不良は、高いリーク電流及びシグナル伝達不良などの信頼性の懸念を生じる。接合／アタッチメント中にはんだボールを受けるそのようなパッドは通常、それらの最上面に金のコーティングを有する。しかしながら、金処理は全ての生産環境で可能なわけではない。例えば、金は、Ｓｉデバイスに拡散し、それらの電気的特性を害し得る。本明細書において提供されているものは、金処理を含まないはんだ付け可能なレシービングパッドの構造及び方法である。保護表面層は、ほとんどの半導体生産及び／又はアウトソーシングアセンブリ及び試験（ｏｕｔｓｏｕｒｃｅｄ ａｓｓｅｍｂｌｙ ａｎｄ ｔｅｓｔ：ＯＳＡＴ）環境で適用され得る、レシービングパッド上に清浄ではんだ付け可能な表面を可能にする。

【0036】

本明細書に説明されている技術は、いくつかの様式で実装され得る。以下の図を参照して、例示的な実装を以下に提供する。
例示的なＰＳＬ構造

【0037】

図１は、例示的な実施形態に一貫した、はんだボールをレシーブするように構成された半導体パッドの最上面の断面図である。半導体構造１００は、集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＩＣ）のアンダーバンプメタリゼーション（ＵＢＭ）に関し、これは、フリップチップパッケージにおいて、ＩＣ又はメタルピラー及びはんだバンプの間に薄膜のメタル層のスタックを作出することを含む、高度なパッケージング処理の一部である。ＵＢＭは、半導体のファーバックエンドオブライン（ＦＢＥＯＬ）スタックの上の構造である。ＦＢＥＯＬの最終メタル配線層を表す、レベル１０４は、アルミニウム（Ａｌ）又は銅（Ｃｕ）であり得る。半導体のＦＢＥＯＬの上にチタン層がある。チタン層の上に第１の銅層（２１２）がある。１つの実施形態において、第１の銅層（２１２）の上に第２の銅層（２１６）がある。第２の銅層の上にニッケル層（２１８）がある。いくつかの実施形態において、第２の銅層の上に最上の銅層がある。ポリイミドであり得る、パターン化された誘電体層１１０があり、これを使用して、本明細書において説明されているＵＢＭが形成される領域を作出する。誘電体層１１０によって作出された開口部は、別のシリコンとの接合のためにウエット化可能な領域を画定する。次いで、保護表面層（ＰＳＬ）１２０が、その上に形成される。構造１００は、ＵＢＭの腐食及び／又は汚染の心配なしにはんだボンドをレシーブする準備ができており、それによって信頼性のあるはんだ付け可能な表面を提供する。有意なことに、ＵＢＭ構造の形成又はその保護において、金は使用されない。様々な実施形態において、ＰＳＬは、酸素プラズマ反応性イオンエッチング（ｏｘｙｇｅｎ ｐｌａｓｍａ ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ：ＲＩＥ）に耐性であり、銅（Ｃｕ）に非親和性であり、接着剤に非親和性であり、溶剤（例えば、Ｎ－メチルピロリドン（ＮＭＰ））洗浄に耐性であり、その下のＣｕを攻撃しない化学物質を使用して容易に除去することさえできる。ＰＳＬに関する材料及び製造プロセスを、後でより詳細に説明する。
ＰＳＬ構造の例示的形成

【0038】

ここで、図２Ａの（Ａ）から図２Ｂの（Ｈ）を参照すると、これらはそれぞれ、非選択的に堆積されたＰＳＬ及び選択的に堆積されたＰＳＬのＵＢＭ形成の異なる処理段階を示し、例示的な実施形態に一貫している。図２Ａの（Ａ）に図示されるように、最後の（又は「ファー」）バックエンドオブライン（ＦＢＥＯＬ）のメタル配線レベル（例えば、２０８）を形成した後、ウエハは、窒化ケイ素（例えば、窒化物パッシベーション２０４）の最終層に封止される。化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）などの様々な既知の半導体堆積技術が、窒化ケイ素２０４を堆積するために使用され得る。１つの実施形態において、最後のメタル配線レベル２０８は、Ｃｕ又はＡｌのいずれかであり、シリコン貫通ビア（例えば、２０２）を通してウエハの裏面への接続を提供する。

【0039】

窒化物２０４の堆積段階後、誘電体（ポリイミドであり得る）の層２０６が堆積され、パターン化されて、接合される第２のチップ（場合により、本明細書において第２のシリコンと称される）のはんだ接続をレシーブする最上のＦＢＥＯＬ２０８のメタル構造のセクションが露出する。

【0040】

図２Ａの（Ｂ）は、ポリイミド層２０６の上に堆積されるＴｉの層（例えば、約１００～３００ｎｍの厚さ）を図示する。図２Ａの（Ｃ）は、１つの実施形態において、Ｔｉ層２１０の上に、場合によりスパッタリングと称される物理気相堆積（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＦＤ）によって堆積される第２のＣｕの層（例えば、約１００～４００ｎｍ）を図示する。例えば、Ｔｉ層２１０は、Ｃｕ拡散バリア及び接着層として役立つ一方、Ｃｕは後続の電気めっき段階のシード層である。

【0041】

図２Ａの（Ｄ）は、フォトレジスト（ＰＲ）２１４の堆積を図示する。標準的な技術が、ＰＲ２１４のパターニングに使用され得る。１つの実施形態において、Ｃｕの層（例えば、約１～１０ｕｍ）２１６は、図２Ａの（Ｅ）に図示されるように、電着されてＣｕパッド構造を構築する。図２Ｂの（Ｆ）の代替の実施形態において、電着された第１のＣｕ層２１６（例えば、１～３ｕｍ）、続いてめっきされたＮｉ層２１８（例えば、１～３ｕｍ）、及び最終のＣｕ最上層（例えば、１～３ｕｍ）２１９を備えるパッド構造が用いられる。例えば、これらの層は、Ｃｕ２１６、Ｎｉ２１８、及び次いでＣｕ２１９の逐次めっきにより形成される。

【0042】

図２Ｂの（Ｇ）は、溶剤による後続のＰＲ層２１４のストリッピングを図示し、これに続いて、Ｃｕパッド構造間のＣｕシード２１２及びＴｉ２１０層を除去するように働く化学的エッチングがあり得る。ウエットエッチングは、最小限のパッドのアンダーカットを有するように最適化されるので、パッドの下のＣｕ及びＴｉは、感知されるほどにはエッチングされない。第２のチップが現在のチップに接合されるとはんだの下になるので、最後のＦＢＥＯＬメタルレベルに接触しているこの最上のメタル構造は、アンダーバンプ冶金（ＵＢＭ）２２０として公知である。

【0043】

次に、保護表面層ＰＳＬ２３０が、ＵＢＭ構造の上に堆積される。非選択的な堆積の場合、保護表面層（ＰＳＬ）はウエハの最上面全体をコートする一方、選択的に堆積された層は、その触媒的性質によりＣｕの最上面でのみ成長する。ＰＳＬは、ＵＢＭがはんだボールをレシーブして、別のウエハ又はチップがその上にカップリングされるようになるまで、処理中の腐食からＵＢＭを保護する。
例示的な処理

【0044】

図１のＰＳＬ構造１００及び図２Ａの（Ａ）から図２Ｂの（Ｇ）の文脈で説明されるその形成の前述の説明と共に、ここで図３から図９を参照して、ＴＳＶ構造の３Ｄウエハフローの異なる処理段階を説明する。図３は、例示的な実施形態に一貫した、半導体ウエハ３２０の上方に位置合わせされたキャリア構造３１０のアレンジメント３００を図示する。キャリア３１０（場合により、本明細書においてキャリアウエハ又はハンドラと称される）は、ドープされていない又は軽度にドープされたシリコン、並びにガラスなどの材料を含み得る。いくつかの実施形態において、キャリアウエハ３１０は赤外線（ＩＲ）照射に対して透過的である。キャリア３０２は、約４００μｍ～約１０００μｍの範囲の高さ、及び後でこれにカップリングされる対応する半導体ウエハ３２０の直径に対応する全体の直径を有し得る。ハンドラの厚さは、その直径及び構造的安定性に対する要件に応じて変動し得ることに留意されたい。キャリア構造３１０は、キャリアウエハ３０２、キャリア３０２の底面に形成されているリリース層３０４、及びリリース層３０４の底面に形成されている接着層３０６を備える。

【0045】

様々な実施形態において、場合により本明細書において犠牲層と称されるリリース層３０４は、化学的処理及び／又は赤外線（ＩＲ）照射によって分離可能であり得る。後者に関しては、リリース層３０４は、アルミニウム（Ａｌ）、又はＩＲ照射を効率的に吸収することが可能（例えば、より高いＩＲ吸収性能を有する材料が好ましいが、より低いＩＲ吸収性能を有する材料を排除する必要はない）な任意の他の光熱変換リリースコーティング（Ｌｉｇｈｔ－Ｔｏ－Ｈｅａｔ－Ｃｏｎｖｅｒｓｉｏｎ Ｒｅｌｅａｓｅ Ｃｏａｔｉｎｇ：ＬＴＨＣ）層であり得る。リリース層３０４は、例えば、限定されないが、化学気相堆積（ＣＶＤ）、プラズマ拡張ＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ：ＰＥＣＶＤ）、熱ＣＶＤ（ｔｈｅｒｍａｌ ＣＶＤ：ＴＨＣＶＤ）、スパッタリング、スピンオン堆積などの従来の堆積技術を使用して、キャリア３０２の底面（例えば、ＩＲコーティング２０２の下）に堆積され得る。１つの実施形態において、キャリアウエハ３０２、接着層３０６、及びＰＳＬは各々、４００Ｃ耐性である。

【0046】

半導体ウエハ３２０は、典型的なウエハであり得、複数の層及び材料を含み得る。複数の層は、半導体材料、誘電材料、及び導電材料を含み得る。半導体材料は、任意の既知の半導体材料、例えば、ドープされていないＳｉ、ｎ－ドープされたＳｉ、ｐ－ドープされたＳｉ、単結晶Ｓｉ、多結晶Ｓｉ、非晶質Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び全ての他のＩＩＩ／Ｖ又はＩＩ／ＶＩコンパウンド半導体などを含み得る。コンパウンド半導体材料の非限定的な例には、ヒ化ガリウム、ヒ化インジウム、及びリン化インジウムが含まれる。通常、半導体ウエハは、例えば、数百ミクロンの厚さであり得、７８０ｕｍ～約１００ｕｍ又はそれ以下の薄さであり得る。

【0047】

様々な実施形態において、半導体ウエハ３２０は、集積回路に一貫した様々な回路及び構造を備え得る。半導体ウエハ３２０は、その最上面にＰＳＬ３２２を備え、キャリア構造３１０の接着層３０６に面している。ＰＳＬ３２２の異なる組成、対応する堆積方法、選択性、及びその除去が、図１０に提供されている。選択性は、ウエハ／チップ全体に対するブランケットアプローチがあるかどうか、又は層が特定のパターンで形成されるかどうかに関係する。ウエハ又はチップが別のウエハ又はチップにカップリングされる前に、ＰＳＬは除去されて、２つのシリコンピース間の強固で信頼性のあるボンドを可能にする。これに関して、図１０は、例示的な除去可能なＰＳＬ、堆積方法、及びその除去の表１０００を提供する。表１０００の４番目の列は、ＰＳＬを除去する例示的な手段を提供する。材料の組み合わせ、堆積方法、及びその除去は、例として提供され、限定しないことに留意されたい。図１１は、具体的なＰＳＬ材料の異なる堆積方法の表１１００を提供する。表１１００に提供されている材料は、はんだ付けの前に除去される必要がない、パーマネントＰＳＬを表す。いくつかの合金は、Ｓｎとインターメタリックを形成し得、それによってはんだ接合の品質を向上させる。

【0048】

図４は、例示的な実施形態に一貫した、半導体ウエハ３２０にボンドされたキャリア構造３１０の半導体構造４００を図示する。キャリア構造３１０を半導体ウエハ３２０と位置合わせし、接着層３０６を使用して、半導体ウエハ３２０の上のＰＳＬ３２２に接続する。キャリア構造３１０を半導体ウエハにカップリングすることにより、様々な望ましい半導体処理段階が実行され得、これは、半導体ウエハ３２０単独での脆弱性を考慮すると、キャリア構造３１０によりもたらされる追加の構造的なサポートなしでは不可能であったであろう。例えば、半導体ウエハ３２０の厚さは、裏側の薄化（例えば、７８０ｕｍ～１００ｕｍ）のために、実質的に低減され得る。研削などの様々な適切な技術を使用して、半導体ウエハ３２０を薄くすることができる。このように、シリコン貫通ビア（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａｓ：ＴＳＶ）は、捕捉され、パッド、提供される再分配層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ：ＲＤＬ）、提供されるフリップチップ（Ｃ４）適合性構造（例えば、Ｃｕペデスタル／ピラー及びはんだキャップ４０４）などにカップリングされ得る。窒化ケイ素であり得る、コーティング層４０２が存在し、これを使用して、ＴＳＶリビール及び捕捉処理中に半導体ウエハ３２０及びＴＳＶの機械的インテグリティを保護し、封止する。他の実施形態において、コーティング層４０２はまた、所定のレベルの電気的バリア特性及び機械的強度を有する任意の他の誘電材料（例えば、酸窒化ケイ素、炭窒化ケイ素、及びケイ素に基づかない他の同様な材料）であり得る。簡潔性のため及びクラッターを回避するために、非選択的なＰＳＬ３２２が図４に図示されている一方、選択的なＰＳＬも同様に本明細書の教示により支持されることが理解されよう。

【0049】

いくつかのシナリオにおいて、半導体構造４００は、更なる処理を追加及び／又は半導体ウエハ３２０の回路に追加の機能性を付与することによって、更に拡張され得る。これに関して、図５は、例示的な実施形態に一貫した、図４の半導体構造にカップリングされた第２のキャリア５０２を備える半導体構造を図示する。様々な実施形態において、第２のキャリアは位置合わせされ、テープ又は任意の適切な接着剤６０６によって（例えば、用途に応じ、特に、高いトポグラフィーが接着層の使用を必要とし得る場合に、処理中の柔軟性を最大化するために）一緒に保持され得、これは、後続のレーザ及び／又は化学的処理によって除去可能であり得る。このように、第１のキャリア構造３１０は、後で除去され得る一方、半導体ウエハ３２０の構造的インテグリティを更なる処理に対して維持する。更なる処理は、例えば、半導体ウエハ３２０とカップリングされ、電気通信される追加のウエハを含み得る。いくつかの実施形態において、第２のキャリア５０２は、第２のキャリア５０２の最上面にリリース層５０４を備える。リリース層５０４（場合により第１のリリース層３０４を参照して、本明細書において第２のリリース層と称される）は、レーザ及び／又は化学的処理によって剥脱され得る。例えば、第１のリリース層３０４を剥脱するためにレーザによって適用されるエネルギーの量は、第２のリリース層５０４のものとは異なり得る。他の例において、第１のリリース層３０４を剥脱するための化学的処理は、第２のリリース層５０４のものとは異なり、それによって、異なる段階でリリースされるリリース層を制御する。更に別の例において、一方のリリース層はＩＲ照射によって、他方は化学的処理によって剥脱され得る。

【0050】

図６は、例示的な実施形態に一貫した、半導体ウエハ３２０及び第２のキャリア５０２からの第１のキャリア３０２の分離６００を図示する。様々な実施形態において、化学的及び／又はレーザ技術を使用して、第１のキャリアを残りの構造から剥脱し得る。例えば、ＩＲ（すなわち、ｍｉｄ ＩＲ）レーザ照射を、第１のキャリア３０２を通してリリース層６０４に適用して、第１のキャリア３０２を半導体ウエハ３２０の残りの構造からリリースし得る。ＩＲ照射９１０は、リリース層３０４のボンドを壊し、半導体ウエハ３２０の最上部を第１のキャリア３０２から剥脱するように働く。破線状のリリース層６０４は、第１のキャリア３０２からの分離中のリリース層の破損を示す。

【0051】

図７は、例示的な実施形態に一貫した、その第１のキャリア構造３０２が除去された図６の半導体構造６００を図示する。任意の残存するリリース層６０４は、例えば、化学的エッチング処理によって除去され得る。半導体ウエハ３２０は、ＰＳＬ３２２によって保護される。より具体的には、ＰＳＬ３２２は、銅（Ｃｕ）であり得る、ＵＢＭの最上部を、最終的な洗浄を含む処理全体中の腐食から保護する。いくつかの実施形態において、ＰＳＬ３２２は、接合の準備時点で除去される（例えば、半導体ウエハ３２０が別のレシービング半導体ウエハ３２０にカップリングされ、それらの間で機械的及び電気的接続を提供する場合。ＰＳＬの下のＣｕ表面は、最上ダイボンド及びアセンブリ（ｂｏｎｄ ａｎｄ ａｓｓｅｍｂｌｙ：Ｂ＆Ａ）のために、（フラックス又は他の化学的アプローチによって）容易に洗浄される。Ｃｕ表面は、ＴＳＶの上にあるブラックメタルパッドの最上部分である。

【0052】

図８は、例示的な実施形態に一貫した、半導体ウエハ３２０に電気的に接続された１又は複数のダイを有する半導体構造８００を図示する。最上ダイ８１０及び８１２のボンディングは、ダイトゥーウエハ（Ｄ２Ｗ）、ダイトゥーダイ（Ｄ２Ｄ）、又は３Ｄダイトゥーラミネートファースト、次いで最上ダイトゥー３Ｄダイ、又はそれらの任意の組み合わせとして実行され得る。アンダーフィル材料８０２は通常、はんだ構造を封止するのに役立つエポキシであり、界面に機械的インテグリティを提供し；このアンダーフィルは、最上ダイのウエハの底部チップレットへの構造的カップリングを可能にする。最上ダイ８１０及び８１２の間に、モールディングコンパウンド８１７が存在する。

【0053】

例えば、様々な実施形態において、個々の半導体デバイス、例えば、トランジスタ、抵抗器、インダクタ、キャパシタ、抵抗器などは、最上ダイ８１０及び／又は８１２へのＢＥＯＬ配線により、半導体ウエハ３２０の配線と相互接続され得る。したがって、電気的接続が、最上ダイ８１０及び半導体ウエハ３２０の間に提供され得る。このように、半導体ウエハ３２０は、半導体ウエハ３２０の外側で、これに対して電気的に接続された１又は複数の半導体（例えば、最上ダイ８１０及び／又は８１２）に通信することができる。有意なことに、金はＵＢＭの処理及び１又は複数の半導体構造を互いの上に積層することのために使用されなかった。実際に、処理は、保護層として金を使用することなく、本明細書の教示に基づいて全てが相互接続される、複数レベルを有する積層されたアーキテクチャの作出を繰り返すことができる。代わりに、保護はＰＳＬによって提供される。

【0054】

図９は、例示的な実施形態に一貫した、モールディングにわたりアンダーフィルを有する半導体構造９００を図示する。例えば、第２のキャリア５０２は、リリース層５０４によって（例えば、化学的及び／又はレーザリリースによって）半導体ウエハ３２０から剥脱される。ダイシング後、オーバーモールディングによるデュアルダイスタックは、有機ラミネート９０４などのパッケージング基板に接合される。

【0055】

簡潔性のために、最上にダイ層を有する単一の半導体ウエハの製造が示されているが、任意の所望の数の半導体ウエハが本明細書の教示に基づいて積層され得ることが理解されよう。さらに、用語ウエハは、考察の目的のために使用されており、ダイシングされたチップも同様に使用され得ることが理解されよう。

【0056】

上で説明される方法は、集積回路チップの生産において使用され得る。
結果として生じる集積回路チップは、覆われていないダイとしてのローウエハ形態（つまり、複数のパッケージ化されていないチップを有する単一のウエハとして）、又はパッケージ化された形態で生産業者により分配され得る。後者の場合、チップは、単一チップパッケージ（例えば、マザーボード又は他のより高いレベルのキャリアに固定されたリードを伴うプラスチックキャリア）又はマルチチップパッケージ（例えば、表面相互接続又は埋込相互接続のいずれか又は両方を有するセラミックキャリア）に搭載され得る。いずれの場合でも、チップは、次いで他のチップ、個別の回路素子、及び／又は（ａ）マザーボードなどの中間製品、又は（ｂ）最終製品のいずれかの一部としての他のシグナル処理デバイスと統合され得る。最終製品は、玩具などの低性能用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置の高機能なコンピュータ製品までの範囲の集積回路チップを備える任意の製品であり得る。
結論

【0057】

本教示の様々な実施形態の説明は、例示の目的で提示され、包括的及び開示されている実施形態に限定することを意図しない。多くの改変及び変形が、説明されている実施形態の範囲から逸脱することなく、当業者には明らかであろう。本明細書において使用される用語は、実施形態の原理、実際の適用、若しくは市場で見られる技術を超える技術的な改良を最もよく説明するように、又は本明細書に開示されている実施形態を当業者が理解することが可能になるように選択されたものである。

【0058】

上記では最良の状態及び／又は他の例であると考えられるものを説明したが、その中で様々な改変がなされ得ること、本明細書に開示されている主題が様々な形態及び例で実装され得ること、及び教示を多くの用途に適用することができ、本明細書にはそれらのいくつかのみが説明されていることが理解される。本教示の真の範囲内にあるあらゆる用途、改変、及び変形を以下の特許請求の範囲によって特許請求することを意図している。

【0059】

本明細書において考察されているコンポーネント、段階、特徴、対象物、利益、及び利点は、単なる例示に過ぎない。これらのいずれも、これらに関連する考察も、保護の範囲を限定することを意図したものではない。本明細書において様々な利点を考察してきたが、全ての実施形態が必ずしも全ての利点を含むわけではないことが理解されよう。特に明記しない限り、以下の特許請求の範囲を含め、本明細書において記載されている全ての測定値、値、定格、位置、大きさ、サイズ、及び他の仕様は概算であり、正確ではない。それらは、それらが関連する機能及びそれらが関係する技術分野において慣習的であるものと一貫する合理的な範囲を有することを意図している。

【0060】

多くの他の実施形態もまた企図される。これらには、より少ない、追加の、及び／又は異なるコンポーネント、段階、特徴、対象物、利益、及び利点を有する実施形態が含まれる。これらにはまた、コンポーネント及び／又は段階が、別々にアレンジ及び／又は順序付けされる実施形態も含まれる。

【0061】

上記を例示的な実施形態と併せて説明してきたが、用語「例示的」が、最良又は最適ではなく単なる例を意味するものであることが理解される。すぐ上に述べた場合を除き、記載又は図示されているものは、特許請求の範囲に述べられているかどうかにかかわらず、コンポーネント、段階、特徴、対象物、利益、利点、又は均等物を公衆へ提供することを意図するものではなく、そのように解釈されるべきではない。

【0062】

本明細書において使用される用語及び表現は、本明細書において特定の意味について別様の記載がある場合を除いて、対応するそれぞれの調査及び研究の分野に関してそのような用語及び表現に与えられる通常の意味を有することが理解されよう。第１の及び第２のなどの相対的な用語は、１つの実体又は動作を、そのような実体又は動作間の任意の実際のそのような関係又は順序を必ずしも求めたり又は示唆したりせずに、他のものから区別するためだけに使用され得る。用語「含む（ｃｏｍｐｒｉｓｅｓ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、又は任意のその他の変形は、要素のリストを含む処理、方法、物品、又は装置が、それらの要素のみを含むのではなく、そのようなプロセス、方法、物品、又は装置に明示的に列挙されていない、又は固有ではない他の要素を含み得るように、非排他的な包含をカバーすることを意図している。「ａ」又は「ａｎ」が先行する要素は、更なる制約がない場合、その要素を含む処理、方法、物品、又は装置における追加の同一な要素の存在を排除するものではない。

【0063】

読者が技術的開示の性質を迅速に確認可能にするために、本開示の要約書が提供されている。それは、特許請求の範囲の範囲又は意味を解釈又は限定するためには使用されないとの理解に基づいて提出されている。また、前述の発明を実施するための形態では、本開示を簡素化する目的で、様々な実施形態において様々な特徴が一緒にグループ化されていることが分かり得る。この開示方法は、特許請求されている実施形態が各請求項に明示的に記載されているよりも多くの特徴を有するという意図を反映していると解釈されるべきではない。むしろ、以下の特許請求の範囲が表しているように、発明の主題は、開示されている単一の実施形態の全ての特徴より少ないところにある。よって、以下の特許請求の範囲は、ここで発明を実施するための形態に組み込まれ、各請求項は別個に特許請求される主題として独立している。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【手続補正書】

【提出日】2023-06-02

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体のファーバックエンドオブライン（ＦＢＥＯＬ）の上にチタン層；
前記チタン層の上に第１の銅層；及び
前記第１の銅層の上に保護表面層（ＰＳＬ）
を備える、金処理を含まないアンダーバンプ冶金（ＵＢＭ）構造。

【請求項2】

前記ＰＳＬが選択的である、請求項１に記載のＵＢＭ構造。

【請求項3】

前記ＰＳＬが非選択的である、請求項１に記載のＵＢＭ構造。

【請求項4】

前記第１の銅層の上かつ前記ＰＳＬの下に第２の銅層を更に備える、請求項１から３のいずれか一項に記載のＵＢＭ構造。

【請求項5】

前記第１又は第２の銅層の上にニッケル層を更に備える、請求項４に記載のＵＢＭ構造。

【請求項6】

最上の銅層が前記ニッケル層の直接上にある、請求項５に記載のＵＢＭ構造。

【請求項7】

前記ＰＳＬが、前記ＵＢＭ構造がはんだボールを受けて第２の半導体構造に接続する前に除去可能なように構成されている、請求項１から６のいずれか一項に記載のＵＢＭ構造。

【請求項8】

前記ＰＳＬが、
チタン（Ｔｉ）；
チタン－タングステン（ＴｉＷ）；
クロム（Ｃｒ）；
コバルト（Ｃｏ）；
コバルト／タングステン／リン合金（ＣｏＷＰ）；及び
ベンゾトリアゾール（ＢＴＡ）
からなる群から選択される、請求項７に記載のＵＢＭ構造。

【請求項9】

前記ＰＳＬが、前記ＵＢＭ構造がはんだボールを受けて第２の半導体構造に接続する前に除去されないように構成されている；及び
前記ＰＳＬが、
ルテニウム（Ｒｕ）；
ロジウム（Ｒｈ）；
イリジウム（Ｉｒ）；
オスミウム（Ｏｓ）；
パラジウム（Ｐｄ）；及び
白金（Ｐｔ）
からなる群から選択される、請求項１から６のいずれか一項に記載のＵＢＭ構造。

【請求項10】

半導体のファーバックオブライン（ＦＢＥＯＬ）の上にチタン層を形成する段階；
前記チタン層の上に第１の銅層を形成する段階；
前記半導体のメタル配線のトレース間の前記第１の銅層の上にフォトレジスト（ＰＲ）層を形成して、前記メタル配線のトレースにキャビティを提供する段階；
前記第１の銅層の上に最上の銅層を形成する段階；及び
前記最上の銅層の上に保護表面層（ＰＳＬ）を形成する段階
を備える、金処理を含まないアンダーバンプ冶金（ＵＢＭ）構造を生産する方法。

【請求項11】

第２の銅層の上にニッケル（Ｎｉ）層を堆積させる段階を更に備える、請求項１０に記載の方法。

【請求項12】

前記Ｎｉ層が、１ｕｍ～３ｕｍの厚さを有する、請求項１１に記載の方法。

【請求項13】

前記第１の銅層の上かつ前記Ｎｉ層の下にある第２の銅層を形成する段階を更に備える、請求項１１又は１２に記載の方法。

【請求項14】

前記チタン層が１００ｎｍ～３００ｎｍの厚さを有する；
前記第１の銅層が１００ｎｍ～４００ｎｍの厚さを有する；及び
第２の銅層が１ｕｍ～１０ｕｍの厚さを有する、
請求項１０から１３のいずれか一項に記載の方法。

【請求項15】

前記ＵＢＭがはんだボールを受けて第２の半導体構造に接続する前に、前記ＰＳＬを除去する段階を更に備える、請求項１０から１４のいずれか一項に記載の方法。

【請求項16】

前記ＰＳＬが、
チタン（Ｔｉ）；
タングステン－チタン（ＴｉＷ）；
クロム（Ｃｒ）；
コバルト（Ｃｏ）；
コバルト／タングステン／リン合金（ＣｏＷＰ）；及び
ベンゾトリアゾール（ＢＴＡ）
からなる群から選択される、請求項１５に記載の方法。

【請求項17】

前記ＵＢＭがはんだボールを受けて第２の半導体構造に接続する前に、前記ＰＳＬが除去されない、請求項１０から１４のいずれか一項に記載の方法。

【請求項18】

前記ＰＳＬが、
ルテニウム（Ｒｕ）；
ロジウム（Ｒｈ）；
イリジウム（Ｉｒ）；
オスミウム（Ｏｓ）；
パラジウム（Ｐｄ）；及び
白金（Ｐｔ）
からなる群から選択される、請求項１７に記載の方法。

【請求項19】

前記半導体及び第２の半導体の間のはんだボンドによって、前記半導体を前記第２の半導体に接続する段階を更に備える、請求項１０から１８のいずれか一項に記載の方法。

【請求項20】

前記接続がダイトゥーダイ（Ｄ２Ｄ）、ウエハトゥーウエハ（Ｗ２Ｗ）、又はダイトゥーウエハ（Ｄ２Ｗ）のうちの１つである、請求項１９に記載の方法。

【国際調査報告】