▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-13
(54)【発明の名称】相変化材料ベースのＸＯＲ論理ゲート
(51)【国際特許分類】
H10B 63/10 20230101AFI20231206BHJP
H10N 70/20 20230101ALI20231206BHJP
【ＦＩ】
H10B63/10
H10N70/20
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023530241
(86)(22)【出願日】2021-10-27
(85)【翻訳文提出日】2023-05-18
(86)【国際出願番号】 EP2021079851
(87)【国際公開番号】W WO2022117264
(87)【国際公開日】2022-06-09
(31)【優先権主張番号】17/108,277
(32)【優先日】2020-12-01
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】ゴン、ナンボ
(72)【発明者】
【氏名】コーエン、ガイ
(72)【発明者】
【氏名】安藤 崇志
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA09
5F083GA30
5F083JA60
5F083KA00
5F083KA16
5F083ZA11
(57)【要約】
装置は、相変化材料と、相変化材料の第１の端部にある第１の電極と、相変化材料の第２の端部にある第２の電極と、第１の端部と第２の端部との間の相変化材料の少なくとも所与の部分に結合された加熱素子とを備える。装置はまた、加熱素子に結合された第１の入力端子と、加熱素子に結合された第２の入力端子と、第２の電極に結合された出力端子とを備える。
【特許請求の範囲】
【請求項1】
装置であって、相変化材料と、
前記相変化材料の第１の端部にある第１の電極と、
前記相変化材料の第２の端部にある第２の電極と、
前記第１の端部と前記第２の端部との間の前記相変化材料の少なくとも所与の部分に結合された加熱素子と、
前記加熱素子に結合された第１の入力端子と、
前記加熱素子に結合された第２の入力端子と、
前記第２の電極に結合された出力端子と
を備える、装置。
【請求項2】
前記第１の入力端子が、第１の端子および第２の端子を備える第１のダイオードと、第１の抵抗素子とを備え、前記第１のダイオードの前記第２の端子が前記第１の抵抗素子に結合され、前記第１の抵抗素子が前記加熱素子に結合されている、請求項１に記載の装置。
【請求項3】
前記第２の入力端子が、第１の端子および第２の端子を備える第２のダイオードと、第２の抵抗素子とを備え、前記第２のダイオードの前記第２の端子が前記第２の抵抗素子に結合され、前記第２の抵抗素子が前記加熱素子に結合されている、請求項２に記載の装置。
【請求項4】
前記加熱素子と前記相変化材料の前記所与の部分との間に配置された電気絶縁性かつ熱伝導性の層をさらに備える、請求項１に記載の装置。
【請求項5】
前記第１の端部と前記第２の端部との間の前記相変化材料の別の部分に結合された追加の加熱素子をさらに備え、前記追加の加熱素子がイネーブル入力端子に結合されている、請求項１に記載の装置。
【請求項6】
前記追加の加熱素子と前記相変化材料の前記別の部分との間に配置された電気絶縁性かつ熱伝導性の層をさらに備える、請求項５に記載の装置。
【請求項7】
前記加熱素子に結合されたイネーブル出力端子をさらに備え、前記イネーブル出力端子が追加のデバイスのイネーブル入力端子に結合されている、請求項１に記載の装置。
【請求項8】
前記相変化材料および前記加熱素子が、前記第１および第２の入力端子の一方が排他的に真の論理状態にあるとき、前記出力端子が真の論理状態にあるように相互接続された論理ゲートの少なくとも一部を形成する、請求項１に記載の装置。
【請求項9】
２つ以上の論理段を備えるシステムであって、前記２つ以上の論理段のそれぞれが、１つまたは複数の論理デバイスを備え、前記２つ以上の論理段のうちの所与の論理段の前記１つまたは複数の論理デバイスのうちの少なくとも１つが、前記第１および第２の入力端子の一方が真の論理状態にあるとき、出力端子が真の論理状態にあるように相互接続された、請求項１ないし８のいずれか一項に記載の装置を有する相変化材料ベースの論理ゲートを備え、前記所与の論理段の前記相変化材料ベースの論理ゲートが、前記２つ以上の論理段のうちの別の論理段の論理デバイスに前記加熱素子を結合するイネーブル出力端子を備える、システム。
【請求項10】
前記所与の論理段の前記相変化材料ベースの論理ゲートが、前記相変化材料の少なくとも別の部分に結合された追加の加熱素子に結合されたイネーブル入力端子を備える、請求項９に記載のシステム。
【請求項11】
前記所与の論理段の前記相変化材料ベースの論理ゲートの前記イネーブル入力端子が、前記２つ以上の論理段のうちの前の論理段の論理デバイスのイネーブル出力端子に結合されている、請求項１０に記載のシステム。
【請求項12】
前記所与の論理段の前記相変化材料ベースの論理ゲートの前記イネーブル出力端子が、前記２つ以上の論理段のうちの後続の論理段の論理デバイスのイネーブル入力端子に結合されている、請求項９に記載のシステム。
【請求項13】
前記後続の論理段の前記論理デバイスが、別の相変化材料ベースの論理ゲートを備える、請求項９に記載のシステム。
【請求項14】
前記所与の論理段の前記相変化材料ベースの論理ゲートの前記出力端子が、前記後続の論理段の前記別の相変化材料ベースの論理ゲートの相変化材料に結合された別の加熱素子への入力に結合されている、請求項１３に記載のシステム。
【請求項15】
方法であって、加熱素子に結合された第１の入力端子に第１の電圧を供給することであり、前記加熱素子が、相変化材料の第１の端部と前記相変化材料の第２の端部との間の前記相変化材料の少なくとも所与の部分に結合され、前記相変化材料の前記第１の端部が第１の電極に結合され、前記相変化材料の前記第２の端部が第２の電極に結合されている、前記供給することと、
前記加熱素子に結合された第２の入力端子に第２の電圧を供給することと、
前記第２の電極に結合された出力端子の電圧の大きさを測定することと
を含む、方法。
【請求項16】
前記第２の電極に結合された前記出力端子の前記電圧の前記測定された大きさに基づいて論理ゲートの出力値を決定することをさらに含み、前記第１の入力端子が前記論理ゲートへの第１の入力を含み、前記第２の入力端子が前記論理ゲートへの第２の入力を含み、前記出力端子が前記論理ゲートの出力を含む、請求項１５に記載の方法。
【請求項17】
前記第１の電圧を前記第１の入力端子に供給することが、前記第１の入力の値が真の場合に、１つまたは複数の正の電圧パルスを前記第１の入力端子に印加することを含む、請求項１６に記載の方法。
【請求項18】
前記第２の電圧を前記第２の入力端子に供給することが、前記第２の入力の値が真の場合に、１つまたは複数の正の電圧パルスを前記第２の入力端子に印加することを含む、請求項１６に記載の方法。
【請求項19】
第１の相の前記相変化材料が第１の抵抗率を有し、第２の相の前記相変化材料が前記第１の抵抗率よりも高い第２の抵抗率を有し、前記第１の入力端子に前記第１の電圧を供給する前、および前記第２の入力端子に前記第２の電圧を供給する前に、前記相変化材料の前記所与の部分を前記第１の相にリセットすることをさらに含む、請求項１５に記載の方法。
【請求項20】
論理ゲートを動作させる方法であって、前記論理ゲートへの２つ以上の入力のうちの１つが排他的に真であることに応答して、相変化材料の少なくとも所与の部分を第１の抵抗率を有する第１の相に設定することと、
前記論理ゲートへの前記２つ以上の入力のうちの２つが真であることに応答して、前記相変化材料の前記所与の部分を、前記第１の抵抗率よりも高い第２の抵抗率を有する第２の相に設定することと、
前記相変化材料の第１の端部に結合された入力電極と前記相変化材料の第２の端部に結合された出力電極との間の測定された抵抗に基づいて、前記論理ゲートの出力論理状態を決定することと
を含む、方法。
【請求項21】
加熱素子が、前記第１の端部と前記第２の端部との間の前記相変化材料の前記所与の部分に結合され、前記相変化材料の前記所与の部分を前記第１の相に設定することが、前記加熱素子に結合された第１の入力端子および前記加熱素子に結合された第２の入力端子の一方に１つまたは複数の正の電圧パルスを印加することを含む、請求項２０に記載の方法。
【請求項22】
前記相変化材料の前記所与の部分を前記第２の相に設定することが、前記加熱素子に結合された前記第１の入力端子および前記加熱素子に結合された前記第２の入力端子の両方に１つまたは複数の正の電圧パルスを印加することを含む、請求項２１に記載の方法。
【請求項23】
方法であって、２つ以上の論理段のうちの第１の論理段の第１の論理デバイスのイネーブル出力端子の電流を測定することと、
前記第１の論理段の前記第１の論理デバイスの前記イネーブル出力端子の前記測定された電流が指定されたしきい値イネーブル電流を超えるかどうかを判定することと、
前記第１の論理段の前記第１の論理デバイスの前記イネーブル出力端子の前記測定された電流が前記指定されたしきい値イネーブル電流を超えると判定したことに応答して、前記２つ以上の論理段のうちの第２の論理段の第２の論理デバイスのイネーブル入力端子をトリガすることと
を含み、
前記第２の論理デバイスが、前記加熱素子に結合された第１の入力端子および第２の入力端子の一方が排他的に真の論理状態にあるとき、出力端子が真の論理状態にあるように相互接続された、相変化材料および加熱素子を含む相変化材料ベースの論理ゲートを備える、
方法。
【請求項24】
前記第２の論理デバイスの前記イネーブル入力端子をトリガすることが、前記相変化材料の前記所与の部分に結合された追加の加熱素子から前記相変化材料の前記所与の部分への熱の印加を制御することを含む、請求項２３に記載の方法。
【請求項25】
第１の相の前記相変化材料が第１の抵抗率を有し、第２の相の前記相変化材料が前記第１の抵抗率よりも高い第２の抵抗率を有し、前記第２の論理デバイスの前記イネーブル入力端子をトリガすることが、前記相変化材料の前記所与の部分を前記第２の相にリセットすることを含む、請求項２３に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
本発明は、半導体に関し、より詳細には、半導体構造体を形成するための技術に関する。半導体および集積回路チップは、特にコストおよびサイズが減少し続けるにつれ、多くの製品内の至る所で見られるようになった。構造的特徴のサイズを縮小すること、または所与のチップサイズに対して、より多数の構造的特徴を設けること、あるいはその両方が引き続き望まれている。一般に、小型化により、より低い電力レベルおよびより低いコストで性能を向上させることができる。現在の技術は、論理ゲート、電界効果トランジスタ（ＦＥＴ）、およびコンデンサなどの特定のマイクロデバイスの原子レベルのスケーリングにあり、またはそれに近づきつつある。
【発明の概要】
【0002】
本発明の実施形態は、相変化材料を利用してＸＯＲ論理ゲートを実装するための技術を提供する。
【0003】
一実施形態では、装置は、相変化材料と、相変化材料の第１の端部にある第１の電極と、相変化材料の第２の端部にある第２の電極と、第１の端部と第２の端部との間の相変化材料の少なくとも所与の部分に結合された加熱素子とを備える。本装置はまた、加熱素子に結合された第１の入力端子と、加熱素子に結合された第２の入力端子と、第２の電極に結合された出力端子とを備える。
【0004】
別の実施形態では、方法は、加熱素子に結合された第１の入力端子に第１の電圧を供給することを含み、加熱素子は、相変化材料の第１の端部と相変化材料の第２の端部との間の相変化材料の少なくとも所与の部分に結合され、相変化材料の第１の端部は第１の電極に結合され、相変化材料の第２の端部は第２の電極に結合される。本方法はまた、加熱素子に結合された第２の入力端子に第２の電圧を供給することと、第２の電極に結合された出力端子の電圧の大きさを測定することとを含む。
【0005】
別の実施形態では、論理ゲートを動作させる方法は、論理ゲートへの２つ以上の入力のうちの１つが排他的に真であることに応答して、相変化材料の少なくとも所与の部分を、第１の抵抗率を有する第１の相に設定することと、論理ゲートへの２つ以上の入力のうちの２つが真であることに応答して、相変化材料の所与の部分を、第１の抵抗率よりも高い第２の抵抗率を有する第２の相に設定することと、相変化材料の第１の端部に結合された入力電極と相変化材料の第２の端部に結合された出力電極との間の測定された抵抗に基づいて論理ゲートの出力論理状態を決定することとを含む。
【0006】
別の実施形態では、システムは、２つ以上の論理段を備え、２つ以上の論理段のそれぞれが１つまたは複数の論理デバイスを備える。２つ以上の論理段のうちの所与の論理段の１つまたは複数の論理デバイスのうちの少なくとも１つは、加熱素子に結合された第１および第２の入力端子の一方が排他的に真の論理状態にあるとき、出力端子が真の論理状態にあるように相互接続された、相変化材料および加熱素子を含む相変化材料ベースの論理ゲートを備える。所与の論理段の相変化材料ベースの論理ゲートは、加熱素子を２つ以上の論理段のうちの別の論理段の論理デバイスに結合するイネーブル出力端子を備える。
【0007】
別の実施形態では、方法は、２つ以上の論理段のうちの第１の論理段の第１の論理デバイスのイネーブル出力端子の電流を測定することと、第１の論理段の第１の論理デバイスのイネーブル出力端子の測定された電流が、指定されたしきい値イネーブル電流を超えるかどうかを判定することと、第１の論理段の第１の論理デバイスのイネーブル出力端子の測定された電流が、指定されたしきい値イネーブル電流を超えると判定したことに応答して、２つ以上の論理段のうちの第２の論理段の第２の論理デバイスのイネーブル入力端子をトリガすることとを含む。第２の論理デバイスは、加熱素子に結合された第１および第２の入力端子の一方が排他的に真の論理状態にあるとき、出力端子が真の論理状態にあるように相互接続された、相変化材料および加熱素子を含む相変化材料ベースの論理ゲートを備える。
【図面の簡単な説明】
【0008】
【図1】本発明の一実施形態によるＸＯＲ論理ゲートの回路図である。
【図2】本発明の一実施形態による、相変化メモリ・デバイスのセット・パルスおよびリセット・パルスを示すプロットである。
【図3】本発明の一実施形態による、相変化メモリ・デバイスのプログラムされた抵抗およびプログラミング電流を示すプロットである。
【図4】本発明の一実施形態による、相変化メモリ・デバイスを使用して実装されたＸＯＲ論理ゲートを示す図である。
【図5】本発明の一実施形態による、相変化メモリ・デバイスを使用して実装されたＸＯＲ論理ゲートを使用する多段論理システムを示す図である。
【図6】本発明の一実施形態による、多段論理システムの一部である相変化メモリ・デバイスを使用して実装されたＸＯＲ論理ゲートを示す図である。
【図7】本発明の一実施形態による、相変化メモリ・デバイスを使用して実装されたＸＯＲ論理ゲートを使用する多段論理システムのためのイネーブル制御回路を示す図である。
【図9】本発明の一実施形態による、１つまたは複数の論理ゲートを備える集積回路を示す図である。
【図10】本発明の一実施形態による、多段論理システムを備える集積回路を示す図である。
【発明を実施するための形態】
【0009】
本発明の例示的な実施形態は、本明細書では、相変化材料を使用して論理ゲートを形成するための例示的な方法、ならびにそのような方法を使用して形成された例示的な装置、システム、およびデバイスの文脈で説明されることがある。しかしながら、本発明の実施形態は、例示的な方法、装置、システム、およびデバイスに限定されず、代わりに、他の適切な方法、装置、システム、およびデバイスに、より広く適用可能であることを理解されたい。
【0010】
ＸＯＲ（「排他的論理和」）とは、２つ以上の入力のうちの１つが排他的に真であるとき（例えば、２入力ＸＯＲの場合、その入力が異なるとき）、「真」を出力する論理演算である。ＸＯＲゲートは、その入力のうちの１つのみが真であるときに真の出力（例えば、１またはハイ）を与えるデジタル論理ゲートである。ＸＯＲゲートは、ＡＮＤ、ＯＲ、およびＮＯＴゲートの組合せなどの複数の他の論理ゲートを使用して構築されることがある。図１は、ＮＯＴゲート１０１、ＯＲゲート１０３、およびＡＮＤゲート１０５を使用して構築されたＸＯＲゲートの回路図１００を示す。図１は、ＸＯＲ論理演算の表１５０も示し、ＡおよびＢに対する所与の入力値、出力Ｑの値が示されている。ＸＯＲ論理を表すために現在利用可能な単一のデバイスはない。その代わりに、図１の回路図１００に示すように、ＸＯＲ論理を表すために複数のデバイスが使用されている。
【0011】
例示的な実施形態は、単一の相変化メモリ（ＰＣＭ）デバイスのみを必要とするＸＯＲ論理を実行するための構造を提供する。したがって、実施形態は、ＸＯＲ論理を実行するために使用される従来のトランジスタを置き換えるために単一のＰＣＭデバイスが使用されるため、密度を大幅に改善することができる。一部の実施形態は、ＰＣＭデバイスのためのヒータ設計と、多段論理構造のためのイネーブル端子のセットとをさらに利用する。
【0012】
ＰＣＭは、不揮発性コンピュータ・メモリの一種である。ＰＣＭデバイスは、熱を加えることによって２つの状態（例えば、結晶状態と非晶質状態）を「切り替える」ことができる、カルコゲナイド・ガラスなどの特定の材料の挙動を使用する。カルコゲナイド・ガラスは、相変化材料の一例であり、相変化材料は、２つの主な状態（例えば、結晶状態と非晶質状態）で存在することを特徴とする。非晶質状態では、カルコゲナイド・ガラスまたは他の相変化材料は、第１の抵抗（例えば、高抵抗）を有し、一方、結晶状態では、カルコゲナイド・ガラスまたは他の相変化材料は、第１の抵抗とは異なる第２の抵抗（例えば、低抵抗）を有する。したがって、相変化材料は、２つの２値状態のうちの１つを表すために使用することができる。
【0013】
相変化材料を結晶状態と非晶質状態との間で変換するために、相変化材料の温度を変化させるように電流を印加することができる。例えば、相変化材料（例えば、カルコゲナイド・ガラス）を結晶状態から非晶質状態に「リセット」するためには、相変化材料の温度が摂氏約６００度（℃）を超えるように高電流を印加することができる。これには、数ナノ秒持続する電流のパルスを相変化材料に印加する必要がある場合がある。相変化材料を「セット」する（例えば、相変化材料をその非晶質状態からその結晶状態に変換する）ためには、相変化材料（例えば、カルコゲナイド・ガラス）を、約４００℃よりも低く約２００℃よりも高い温度に加熱し、その温度で、ある持続時間保持し、その後、印加された電流パルスの減衰の形状に従って冷却させることができる。場合によっては、相変化材料をセットするのに必要な合計時間は、最大１００ナノ秒またはそれ以上である。相変化材料の「セット」時間は、典型的には、その「リセット」時間よりも実質的に長い。しかしながら、セット時間およびリセット時間の特定の例、ならびにセット動作およびリセット動作のために与えられる特定の温度範囲は、例としてのみ提示されていることに留意されたい。実施形態は、これらの特定の値のみに限定されず、利用される相変化材料のタイプに基づいて変わることがある。
【0014】
上述したように、相変化材料は、カルコゲナイド相変化材料などの非晶質－結晶相変化材料であってもよい。カルコゲナイド相変化材料の相転移（phase transition）は、熱的に駆動され、室温で双安定である。カルコゲナイド相変化材料には、テルル化ゲルマニウム・アンチモン（ＧｅｘＳｂｙＴｅｚ）、テルル化ゲルマニウム（ＧｅｘＴｅｙ）、テルル化アンチモン（ＳｂｘＴｅｙ）、テルル化銀アンチモン（ＡｇｘＳｂｙＴｅｚ）、テルル化銀インジウム・アンチモン（ＡｇｗＩｎｘＳｂｙＴｅｚ）などが含まれるが、これらに限定されない。一部の実施形態では、Ｇｅ２Ｓｂ２Ｔｅ５が相変化材料として使用される。他の実施形態では、Ｇｅ３Ｓｂ２Ｔｅ２、ＧｅＴｅ、ＳｂＴｅ、またはＡｇＩｎＳｂＴｅが相変化材料として使用されることがある。これらのカルコゲナイド相変化材料では、カルコゲナイドを、結晶相と非晶質相との間で熱的に切り替えることができる。例えば、第１の電流パルス（例えば、短く強い電流パルス）を使用して、非晶質相カルコゲナイド相変化材料（例えば、ＧｅｘＳｂｙＴｅｚ）を約３００℃の温度までジュール加熱することができ、これにより、非晶質相カルコゲナイド相変化材料が結晶化する。より高いパワーであるが、より遅いパルスを有する第２の電流パルス（例えば、より長く、強度がより低い）を使用して、結晶相カルコゲナイド相変化材料を約６００℃の温度までジュール加熱することができ、これにより、結晶相カルコゲナイド相変化材料を非晶質相に溶融急冷させる（melt-quench）。
【0015】
図２は、ＰＣＭデバイスに対する印加電圧を経時的に示すプロット２００を示す。プロット２００は、ＰＣＭデバイスの読み出し、セット・パルス、およびリセット・パルスに対して、電圧、したがって温度がどのように印加されるかを示す。プロット２００は、ＰＣＭデバイスの結晶温度（ＴＣＲＹＳＴ）および融解温度（ＴＭＥＬＴ）を示す線も示す。図示されるように、読み出し動作は、ＴＣＲＹＳＴ未満の電圧で、典型的にはリセット・パルスの長さより短い比較的短い持続時間実行される。リセット・パルスは、ＴＭＥＬＴよりも高い温度に対応する電圧を使用する。セット・パルスは、ＴＣＲＹＳＴよりも高くＴＭＥＬＴよりも低い温度に対応する電圧を使用する。プロット２００は、セット・パルスがリセット・パルスよりも長い持続時間を有することをさらに示す。ＰＣＭデバイスのリセット・パルスは、セット・パルスよりも高いパルス振幅（例えば、約２倍の振幅）を有する。
【0016】
図３は、ＰＣＭデバイスのプログラムされた抵抗およびプログラミング電流を示すプロット３００を示す。プロット３００は、ＰＣＭデバイスのセット曲線およびリセット曲線をさらに示す。リセット動作のプログラミング電流は、セット動作のプログラミング電流の約２倍である。
【0017】
図４は、本明細書ではＰＣＭベースのＸＯＲゲート４００とも呼ばれる、ＰＣＭデバイスを使用して実装されるＸＯＲゲート４００を示す。ＰＣＭデバイスは、結晶（ｃ－ＰＣＭ）領域４０２－１および非晶質（ａ－ＰＣＭ）領域４０２－２の両方を含むように示されている相変化材料４０２を含む。動作において、非晶質領域４０２－２は、ヒータ４０８を使用して熱を加えることによって、ａ－ＰＣＭからｃ－ＰＣＭに切り替えることができる。ヒータ４０８は、絶縁体層４０６を介して相変化材料４０２に結合されている。絶縁体層４０６は、電気絶縁体であるが良好な熱伝導性を提供する材料を含む。絶縁体層４０６は、ヒータ電流の経路が、ＰＣＭ電流の流れに直接混ざらないように、ＰＣＭ４０２とヒータ４０８との間に配置されている。ＰＣＭデバイスは、入力ノード４０４－１および出力ノード４０４－２を含む。入力ノード４０４－１は、高電圧を表すＶＤＤ４０１に結合されている。入力ノード４０４－１は、電源ノードと呼ばれることもある。出力ノード４０４－２は、出力（Ｙ）４０７に結合されている。抵抗素子（Ｒ）４１８も、出力ノード４０４－２と、低電圧を表す接地４１９とに結合されている。
【0018】
ヒータ４０８は、入力Ｘ１ ４０３およびＸ２ ４０５によって制御される。図４は、ＰＣＭベースのＸＯＲゲート４００の論理を示す表４５０を示す。入力Ｘ１ ４０３およびＸ２ ４０５は、それぞれのダイオード４１０、４１４を介して抵抗素子（Ｒｐ）４１２、４１６に結合されている。ヒータ４０８は、接地または低電圧４１１にも結合されている。他の実施形態では、ノード４１１は、多段論理システムにおけるイネーブル出力ノードを表すことがある。ダイオード４１０、４１４と抵抗素子４１２、４１６の組合せは、ＰＣＭベースのＸＯＲ論理ゲート４００のコントローラの少なくとも一部を提供することができる。
【0019】
論理が入力Ｘ１ ４０３およびＸ２ ４０５に印加される前に、ＰＣＭデバイスは、ａ－ＰＣＭにリセットされる（例えば、領域４０２－２はａ－ＰＣＭとしてリセットされる）。これは、以下でさらに詳細に説明するように、イネーブル信号および追加のヒータを使用して達成することができる。リセットされると、入力Ｘ１ ４０３およびＸ２ ４０５の論理が印加される。図４は、ＰＣＭベースのＸＯＲゲート４００の論理テーブル４５０を示し、入力Ｘ１ ４０３、Ｘ２ ４０５の「１」の値は、電圧パルスを与えることを意味し、入力Ｘ１ ４０３、Ｘ２ ４０５の「０」の値は、電圧パルスを与えないこと（例えば、接地）を意味する。出力（Ｙ）４０７については、「０」の値は、低電流（例えば、高抵抗）を意味し、「１」の値は、高電流（例えば、低抵抗）を意味する。ダイオード４１０、４１４を使用して、Ｘ１ ４０３またはＸ２ ４０５が０の場合は、「オン」電流が、関連付けられた抵抗素子４１２、４１６に流れ、Ｘ１ ４０３またはＸ２ ４０５が１の場合にのみ、「プログラミング」電流が抵抗素子４１２、４１６、したがってヒータ４０８に流れるようにする。Ｘ１ ４０３およびＸ２ ４０５が両方とも１の場合、電流は高く、ＰＣＭデバイスの領域４０２－２はａ－ＰＣＭにリセットされる。Ｘ１ ４０３およびＸ２ ４０５が両方とも０の場合、ＰＣＭデバイスの領域４０２－２は変更されない。Ｘ１ ４０３およびＸ２ ４０５の一方が１で、他方が０の場合、電流は、ＰＣＭデバイスの領域４０２－２が（例えば、ａ－ＰＣＭからｃ－ＰＣＭに）セットされるような中間範囲にある。
【0020】
図５は、ＰＣＭベースのＸＯＲゲート５００－１を有する第１の段と、追加のデバイス５００－２を有する第２の段とを含む多段論理システムを示す。追加のデバイス５００－２は、別のＸＯＲゲート（例えば、本明細書に記載されるようなＰＣＭデバイスを使用して実装されてもよいが、そうである必要はない）、異なるタイプの論理ゲート（例えば、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＮＯＴなど）、または第１の段のデバイスからの少なくとも一部の情報を入力として使用する別のデバイスであってもよい。多段論理は、ＰＣＭベースのＸＯＲゲート５００－１の第１のイネーブル入力端子（ＥＮ＿ｉ１）５０９－１、ＰＣＭベースのＸＯＲゲート５００－１の第１のイネーブル出力端子（ＥＮ＿ｏ１）５１１－１、第２のイネーブル入力端子（ＥＮ＿ｉ２）５０９－２、および第２のイネーブル出力端子（ＥＮ＿ｏ２）５１１－２を含む、様々なイネーブル端子を使用して提供される。図示されるように、第１の段のイネーブル出力端子ＥＮ＿ｏ１ ５１１－１は、第２の段のイネーブル入力端子ＥＮ＿ｉ２ ５０９－２への入力を提供する。第１の段は、上述のＸ１ ４０３およびＸ２ ４０５と同様の入力Ｘ１ ５０３およびＸ２ ５０５も有する。ＰＣＭベースのＸＯＲゲート５００－１および追加のデバイス５００－２は両方とも、ＶＤＤ４０１と同様に高電圧を表すＶＤＤ５０１に結合されている。第１の段のＰＣＭベースのＸＯＲゲート５００－１は、第１の出力ＯＵＴ１（Ｙ１）５０７－１を有し、第２の段の追加のデバイス５００－２は、第２の出力ＯＵＴ２（Ｙ２）５０７－２を有する。図５は、Ｘ１ ５０３およびＸ２ ５０５に対して異なる入力値が与えられた場合のＯＵＴ１（Ｙ１）５０７－１の値を示す論理テーブル５５０を示す。
【0021】
第１の段または第２の段にしきい値イネーブル電流レベルＩＥＮがある場合、その段のイネーブル出力端子がトリガされる。例えば、ＰＣＭベースのＸＯＲゲート５００－１のＰＣＭデバイスを通って流れる電流がＩＥＮを上回る場合、イネーブル出力端子ＥＮ＿ｏ１ ５１１－１がトリガされ、これにより、第２の段のイネーブル入力端子ＥＮ＿ｉ２ ５０９－２を制御する。追加のデバイス５００－２もＰＣＭベースのＸＯＲゲートである場合、イネーブル入力端子ＥＮ＿ｉ２ ５０９－２を使用して、追加のデバイス５００－２の独立したヒータにプリ・リセット電流を供給して、プリ・リセット状態を生成することができる（例えば、ＰＣＭデバイスの相変化材料の少なくとも一部を、それへの入力を印加する前にａ－ＰＣＭに設定する）。
【0022】
図５の多段論理システムでは、Ｘ１ ５０３およびＸ２ ５０５のいずれかまたは両方が１の場合、第１の段のイネーブル出力端子ＥＮ＿ｏ１ ５１１－１は電流を有する（例えば、Ｉ＞Ｉｔｈ）。Ｘ１ ５０３およびＸ２ ５０５が両方とも０の場合、ＯＵＴ１（Ｙ１）５０７－１は０であり、ＰＣＭデバイスは変更されず、次のレベルをトリガする必要はない。第２の段については、前段（例えば、第１の段）のイネーブル出力端子ＥＮ＿ｏ１ ５１１－１がトリガされた場合に、イネーブル入力端子ＥＮ＿ｉ２ ５０９－２がトリガされる。第２の段のイネーブル入力端子ＥＮ＿ｉ２ ５０９－２をトリガすることは、第２の段の追加のデバイス５００－２に何らかの動作を適用するのに十分な電流を供給することであると仮定されている。追加のデバイス５００－２が別のＰＣＭベースのＸＯＲゲートである場合、トリガ動作は、相変化材料をリセットする（例えば、追加のデバイス５００－２の入力の印加前にプリ・リセットする）のに十分な熱が生成されるように、独立したヒータ（例えば、追加のデバイス５００－２の入力が使用するものとは異なるヒータ）に十分なプログラミング電流を印加することである。
【0023】
図５は、説明を明確にするために２つの段のみを含む多段論理システムを示すが、多段論理システムは３つ以上の段を含んでもよいことを理解されたい。各段は、前段のイネーブル出力端子に結合されるか、またはそれによってトリガされるイネーブル入力端子を有すると仮定されている。各段は、前段のイネーブル出力端子に結合されるか、またはそれによってトリガされるイネーブル入力端子を有し、次段のイネーブル入力端子に結合され、それをトリガするイネーブル出力端子を有すると仮定されている。多段論理システムの最終段については、イネーブル出力端子は、不要であってもよい。
【0024】
図６は、図５に示すような多段論理システムの一部として使用するように構成された、ＰＣＭベースのＸＯＲゲート６００とも呼ばれる、ＰＣＭデバイスを使用して実装されたＸＯＲゲート６００を示す。ＰＣＭデバイスは、結晶（ｃ－ＰＣＭ）領域６０２－１および非晶質（ａ－ＰＣＭ）領域６０２－２の両方を含むように示されている相変化材料６０２を含む。動作において、非晶質領域６０２－２は、ヒータ６０８を使用して熱を加えることによって、ａ－ＰＣＭからｃ－ＰＣＭに切り替えることができる。ヒータ６０８は、絶縁体層６０６－１を介して相変化材料６０２に結合されている。ＰＣＭデバイスは、入力ノード６０４－１および出力ノード６０４－２を含む。入力ノード６０４－１は、高電圧を表すＶＤＤ６０１に結合されている。出力ノード６０４－２は、出力（Ｙ）６０７に結合されている。抵抗素子（Ｒ）６１８も、出力ノード６０４－２と、低電圧を表す接地６１９とに結合されている。
【0025】
ヒータ６０８は、入力Ｘ１ ６０３およびＸ２ ６０５によって制御される。図６は、ＰＣＭベースのＸＯＲゲート６００の論理を示す表６５０を示す。入力Ｘ１ ６０３およびＸ２ ６０５は、それぞれのダイオード６１０、６１４を介して抵抗素子（Ｒｐ）６１２、６１６に結合されている。ヒータ６０８は、イネーブル出力端子ＥＮ＿ｏ６１１にも結合されている。ＰＣＭベースのＸＯＲゲート６００のイネーブル出力端子ＥＮ＿ｏ６１１は、図５に関して上記で説明したように、多段論理システムの別のデバイスのイネーブル入力端子に結合されてもよい。
【0026】
論理が入力Ｘ１ ６０３およびＸ２ ６０５に印加される前に、ＰＣＭデバイスはａ－ＰＣＭにリセットされる（例えば、領域６０２－２はａ－ＰＣＭとしてリセットされる）。これは、多段論理システムの前の段から受信されると仮定されているイネーブル入力信号ＥＮ＿ｉ６０９を使用して達成されてもよい。イネーブル入力信号ＥＮ＿ｉ６０９は、プリ・リセット抵抗素子（ＲＰＲＥ）６２２に印加され、ヒータ６０８とは独立した追加のヒータ６２０に出力する。ヒータ６０８と同様に、ヒータ６２０は、電気絶縁性であるが熱伝導性の絶縁層６０６－２を介してＰＣＭ６０２に結合されてもよい。ヒータ６２０は、接地６１９に結合された端子も有する。電流が、多段論理システムの前段においてしきい値イネーブル電流レベルを上回る場合、その前段のイネーブル出力端子がトリガされ、独立したヒータ６２０にプリ・リセット電流を供給するイネーブル入力端子ＥＮ＿ｉ６０９を制御する。これにより、プリ・リセット状態が生成される（例えば、入力Ｘ１ ６０３およびＸ２ ６０５を印加する前に、ＰＣＭデバイスの第２の領域６０２－２をａ－ＰＣＭに設定する）。同様に、現在の段のイネーブル出力端子ＥＮ＿ｏ６１１は、次段のプリ・リセット状態を制御する。
【0027】
リセットされると、入力Ｘ１ ６０３およびＸ２ ６０５の論理が印加される。図６は、ＰＣＭベースのＸＯＲゲート６００の論理テーブル６５０を示し、入力Ｘ１、Ｘ２の「１」の値は、電圧パルスを与えることを意味し、入力Ｘ１ ６０３、Ｘ２ ６０５の「０」の値は、電圧パルスを与えないこと（例えば、接地）を意味する。出力（Ｙ）６０７については、「０」の値は低電流（例えば、高抵抗）を意味し、「１」の値は高電流（例えば、低抵抗）を意味する。ダイオード６１０、６１４を使用して、Ｘ１ ６０３またはＸ２ ６０５が０の場合は、「オン」電流が、関連付けられた抵抗素子６１２、６１６に流れ、Ｘ１ ６０３またはＸ２ ６０５が１の場合にのみ、「プログラミング」電流が抵抗素子６１２、６１６、したがってヒータ６０８に流れるようにする。Ｘ１ ６０３およびＸ２ ６０５が両方とも１の場合、電流は高く、ＰＣＭデバイスの領域６０２－２はａ－ＰＣＭにリセットされる。Ｘ１ ６０３およびＸ２ ６０５が両方とも０の場合、ＰＣＭデバイスの領域６０２－２は変更されない。Ｘ１ ６０３およびＸ２ ６０５の一方が１で、他方が０の場合、電流は、ＰＣＭデバイスの領域６０２－２が（例えば、ａ－ＰＣＭからｃ－ＰＣＭに）セットされるような中間範囲にある。
【0028】
図７は、それぞれのＰＣＭベースのＸＯＲゲート７００－１および７００－２を有する第１および第２の段を含む多段論理システムを示す。しかしながら、第１の段または第２の段は、異なるタイプの論理ゲート（例えば、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＮＯＴなど）、あるいは、多段システムの前段からの少なくとも何らかの情報を入力として使用する、または多段システムの別の段で使用される出力としてもしくは多段システムの全体的な出力として何らかの情報を提供する、あるいはその両方を行う別のデバイスを使用することができることを理解されたい。
【0029】
図７のシステムの多段論理は、ＰＣＭベースのＸＯＲゲート７００－１の第１のイネーブル入力端子（ＥＮ＿ｉ１）７０９－１、ＰＣＭベースのＸＯＲゲート７００－１の第１のイネーブル出力端子（ＥＮ＿ｏ１）７１１－１、ＰＣＭベースのＸＯＲゲート７００－２の第２のイネーブル入力端子（ＥＮ＿ｉ２）７０９－２、およびＰＣＭベースのＸＯＲゲート７００－２の第２のイネーブル出力端子（ＥＮ＿ｏ２）７１１－２を含む様々なイネーブル端子を使用して提供されている。第１の段のイネーブル出力端子ＥＮ＿ｏ１ ７１１－１は、図示するように、ＰＣＭベースのＸＯＲゲート７００－２のＸＯＲ論理の入力の一方を提供し、Ｘ３ ７１３は、もう一方の入力を提供する（言い換えれば、ＥＮ＿ｏ１ ７１１－１およびＸ３ ７１３は、ＰＣＭベースのＸＯＲゲート７００－２の「Ｘ１」および「Ｘ２」として使用される）。第１の段は、上述したＸ１ ６０３およびＸ２ ６０５と同様の入力Ｘ１ ７０３およびＸ２ ７０５も有する。ＰＣＭベースのＸＯＲゲート７００－１および７００－２は両方とも、ＶＤＤ６０１と同様に高電圧を表すＶＤＤ７０１に結合されている。第１の段のＰＣＭベースＸＯＲゲート７００－１は、第１の出力ＯＵＴ１（Ｙ１）７０７－１を有し、第２の段のＰＣＭベースＸＯＲゲート７００－２は、第２の出力ＯＵＴ２（Ｙ２）７０７－２を有する。ＰＣＭベースのＸＯＲゲート７００－１および７００－２を評価するための論理テーブルは、図４～図６に示す他の論理テーブル４５０、５５０、および６５０と同様である。
【0030】
第１の段または第２の段にしきい値イネーブル電流レベルＩＥＮがある場合、その段のイネーブル出力端子がトリガされる。例えば、ＰＣＭベースのＸＯＲゲート７００－１のＰＣＭデバイスを通って流れる電流がＩＥＮを上回る場合、イネーブル出力端子ＥＮ＿ｏ１ ７１１－１がトリガされる。図７に示すように、イネーブル制御回路７３０は、第１の段のイネーブル出力端子７１１－１と第２の段のイネーブル入力端子ＥＮ＿ｉ２ ７０９－２との間に結合されている。イネーブル制御回路７３０は、前段のイネーブル出力端子ＥＮ＿ｏ１ ７１１－１に対するしきい値イネーブル電流レベルＩＥＮがあるかどうかに基づいて、次段のイネーブル入力端子ＥＮ＿ｉ２ ７０９－２をトリガするために使用される。イネーブル制御回路７３０が次段のイネーブル入力端子ＥＮ＿ｉ２ ７０９－２をトリガすると、イネーブル入力端子ＥＮ＿ｉ２ ７０９－２は、プリ・リセット電流をＰＣＭベースのＸＯＲゲート７００－２の独立したヒータに供給して、プリ・リセット状態を生成する（例えば、ＰＣＭベースのＸＯＲゲート７００－２の相変化材料の少なくとも一部を、それへの入力の印加前にａ－ＰＣＭに設定する）ために使用されてもよい。
【0031】
図７の多段論理システムでは、Ｘ１ ７０３およびＸ２ ７０５のいずれかまたは両方が１の場合、第１の段のイネーブル出力端子ＥＮ＿ｏ１ ７１１－１は電流を有する（例えば、Ｉ＞Ｉｔｈ）。Ｘ１ ７０３およびＸ２ ７０５が両方とも０の場合、ＰＣＭデバイスは変更されず、次のレベルをトリガする必要はなく、イネーブル出力端子ＥＮ＿ｏ１ ７１１－１は、しきい値イネーブル電流を下回る電流（例えば、Ｉ＜ＩＥＮ）を有する。第２の段については、前段（例えば、第１の段）のイネーブル出力端子ＥＮ＿ｏ１ ７１１－１がしきい値イネーブル電流を超える電流を有する場合、イネーブル制御回路７３０は、イネーブル入力端子ＥＮ＿ｉ２ ７０９－２をトリガする。第２の段のイネーブル入力端子ＥＮ＿ｉ２ ７０９－２をトリガすることは、相変化材料をリセットする（例えば、入力ＯＵＴ１（Ｙ１）７０７－１およびＸ３ ７１３をＰＣＭベースのＸＯＲゲート７００－２に印加する前にプリ・リセットする）のに十分な熱が生成されるように、独立したヒータ（例えば、ＰＣＭベースのＸＯＲゲート７００－２の入力、ＯＵＴ１（Ｙ１）７０７－１およびＸ３ ７１３が使用するものとは異なる）に十分なプログラミング電流を供給することであると仮定されている。
【0032】
図７は、説明を明確にするために２つの段のみを含む多段論理システムを示すが、多段論理システムは３つ以上の段を含んでもよいことを理解されたい。各段は、前段のイネーブル出力端子に結合されるか、またはそれによってトリガされるイネーブル入力端子を有し、次段のイネーブル入力端子に結合され、それをトリガするイネーブル出力端子を有すると仮定されている。多段論理システムの最終段については、イネーブル出力端子は、不要であってもよい。
【0033】
図８は、多段論理システム（例えば、図７に示すものなど）のＰＣＭベースのＸＯＲゲート（例えば、図６に示すものなど）のイネーブル入力およびイネーブル出力端子の制御を図示する、回路タイミング図を示す。図８は、プリ・リセット状態８０１を示し、イネーブル入力端子ＥＮ＿ｉがハイであり、相変化材料の少なくとも一部（例えば、図６の領域６０２－２）がａ－ＰＣＭにリセットされるように、ＰＣＭデバイスのリセットをトリガする。図８は、異なる入力状態８０３、８０５、８０７および８０９の適用も示す。入力状態８０３では、Ｘ１＝０、Ｘ２＝０であり、イネーブル出力端子ＥＮ＿ｏおよびＹ１が両方ともローである。入力状態８０５の場合、Ｘ１＝１、Ｘ２＝０であり、イネーブル出力端子ＥＮ＿ｏおよびＹ１が両方ともハイである。同様に、入力状態８０７の場合、Ｘ１＝０、Ｘ２＝１であり、イネーブル出力端子ＥＮ＿ｏおよびＹ１が両方ともハイである。入力状態８０９の場合、Ｘ１＝１、Ｘ２＝１であり、イネーブル出力端子ＥＮ＿ｏがハイであり、Ｙ１がローである。
【0034】
上述した技術による半導体デバイスおよびこれを形成するための方法は、様々な用途、ハードウェア、または電子システム、あるいはその組合せにおいて使用することができる。本発明の実施形態を実施するための適切なハードウェアおよびシステムとしては、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯通信デバイス（例えば、携帯電話およびスマート・フォン）、固体媒体記憶デバイス、機能回路などが挙げられてもよいが、これらに限定されない。半導体デバイスを組み込んだシステムおよびハードウェアは、本発明の企図された実施形態である。本明細書で提供される教示を考慮することで、当業者は、本発明の他の実施態様および実施形態の適用を企図することができるであろう。
【0035】
一部の実施形態では、上述の技術は、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、またはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）、あるいはその組合せを必要とする、さもなければ利用することがある半導体デバイスに関連して使用される。非限定的な例として、半導体デバイスは、限定はされないが、ＣＭＯＳ、ＭＯＳＦＥＴもしくはＦｉｎＦＥＴデバイス、またはＣＭＯＳ、ＭＯＳＦＥＴもしくはＦｉｎＦＥＴ技術またはその組合せを使用する半導体デバイス、あるいはその両方を含むことができる。
【0036】
上記で説明した様々な構造は、集積回路に実装されもよい。結果として得られる集積回路チップは、生ウエハの形態で（すなわち、複数のパッケージングされていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージングされた形態で、製造業者によって配布することができる。後者の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに取り付けられたリード線を有するプラスチック・キャリアなど）、あるいはマルチチップ・パッケージ（表面配線もしくは埋め込み配線のいずれかまたは両方を有するセラミック・キャリアなど）に実装される。いずれの場合も、チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子または他の信号処理デバイスあるいはその組合せと一体化される。最終製品は、玩具および他のローエンドの用途から、ディスプレイ、キーボードまたは他の入力デバイス、および中央処理装置を有する高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品とすることができる。
【0037】
図９は、１つまたは複数の論理ゲート９１０を含む例示的な集積回路９００を示し、論理ゲート９１０のうちの少なくとも１つは、図４および図６に関して上述したようなＰＣＭベースのＸＯＲゲートを備えると仮定されている。図１０は、それぞれが１つまたは複数の論理ゲート１０２０－１、１０２０－２、．．．、１０２０－Ｎ（まとめて論理ゲート１０２０）を実装する論理段１０１２－１、１０１２－２、．．．、１０１２－Ｎ（まとめて論理段１０１２）のセットを備える多段論理システム１０１０を含む別の例示的な集積回路１０００を示す。ここでも、論理ゲート１０２０のうちの少なくとも１つは、図４および図６に関して上述したようなＰＣＭベースのＸＯＲゲートを備えると仮定されている。論理段１０１２のうちの少なくとも２つは、図５および図７に関して上述したようなイネーブル入力端子およびイネーブル出力端子を介して接続されていると仮定されている。
【0038】
一部の実施形態では、装置は、相変化材料と、相変化材料の第１の端部にある第１の電極と、相変化材料の第２の端部にある第２の電極と、第１の端部と第２の端部との間の相変化材料の少なくとも所与の部分に結合された加熱素子と、加熱素子に結合された第１の入力端子と、加熱素子に結合された第２の入力端子と、第２の電極に結合された出力端子とを備える。
【0039】
第１の入力端子は、第１の端子および第２の端子を備える第１のダイオードと、第１の抵抗素子とを備えることができる。第１のダイオードの第２の端子は第１の抵抗素子に結合され、第１の抵抗素子は加熱素子に結合されている。第２の入力端子は、第１の端子および第２の端子を備える第２のダイオードと、第２の抵抗素子とを備えることができる。第２のダイオードの第２の端子は第２の抵抗素子に結合され、第２の抵抗素子は加熱素子に結合されている。第１のダイオードの第１の端子は、第１の電圧パルス源に接続されてもよく、第２のダイオードの第１の端子は、第２の電圧パルス源に接続されてもよい。第１の電圧パルス源が第１のダイオードの第１の端子に１つまたは複数の第１の電圧パルスを供給しないとき、第１のダイオードを介して第１の抵抗素子に第１の電流が供給され、第１の電流は、第１の抵抗素子を介して加熱素子にプログラミング電流を供給するのに必要なしきい値電流よりも小さい。第１の電圧パルス源が第１のダイオードの第１の端子に１つまたは複数の第１の電圧パルスを供給するとき、第１のダイオードを介して第１の抵抗素子に第２の電流が供給され、第２の電流は、第１の抵抗素子を介して加熱素子にプログラミング電流を供給するのに必要なしきい値電流以上である。同様に、第２の電圧パルス源が第２のダイオードの第１の端子に１つまたは複数の第２の電圧パルスを供給しないとき、第２のダイオードを介して第２の抵抗素子に第１の電流が供給され、第１の電流は、第２の抵抗素子を介して加熱素子にプログラミング電流を供給するのに必要なしきい値電流よりも小さい。第２の電圧パルス源が第２のダイオードの第１の端子に１つまたは複数の第２の電圧パルスを供給するとき、第２のダイオードを介して第２の抵抗素子に第２の電流が供給され、第２の電流は、第２の抵抗素子を介して加熱素子にプログラミング電流を供給するのに必要なしきい値電流以上である。
【0040】
本装置は、加熱素子と相変化材料の所与の部分との間に配置された電気絶縁性かつ熱伝導性の層をさらに備えることができる。
【0041】
本装置は、第１の端部と第２の端部との間の相変化材料の別の部分に結合された追加の加熱素子をさらに備えることができ、追加の加熱素子は、イネーブル入力端子に結合されている。本装置は、追加の加熱素子と相変化材料の別の部分との間に配置された電気絶縁性かつ熱伝導性の層も備えることができる。
【0042】
本装置は、加熱素子に結合されたイネーブル出力端子をさらに備えることができ、イネーブル出力端子は、追加のデバイスのイネーブル入力端子に結合されている。
【0043】
第１の入力端子は、論理ゲート（ＸＯＲ論理ゲート）への第１の入力を含んでもよく、第２の入力端子は、論理ゲートへの第２の入力を含んでもよく、出力端子は、論理ゲートの出力を含んでもよい。
【0044】
加熱素子は、相変化メモリ材料の所与の部分に熱を加えるように構成され、相変化メモリ材料の所与の部分に加えられる熱の量は、加熱素子に供給される電流の量に少なくとも部分的に基づく。第１の相の相変化材料は第１の抵抗率を有し、第２の相の相変化材料は第１の抵抗率よりも高い第２の抵抗率を有する。第１の入力端子は、第１の入力端子に印加された１つまたは複数の第１の電圧パルスに応答して加熱素子に第１の電流を供給するように構成されている。第２の入力端子は、第２の入力端子に印加された１つまたは複数の第２の電圧パルスに応答して加熱素子に第２の電流を供給するように構成されている。第１の電流および第２の電流の両方が加熱素子に供給されることに応答して、加熱素子は、相変化メモリ材料の所与の部分を第２の相にリセットするのに十分な第１のレベルの熱を相変化メモリ材料の所与の部分に加えるように構成されている。第１の電流および第２の電流のうちの単一の電流が加熱素子に供給されることに応答して、加熱素子は、相変化メモリ材料の所与の部分を第１の相にセットするのに十分な第２のレベルの熱を相変化メモリ材料の所与の部分に加えるように構成されている。
【0045】
一部の実施形態では、方法は、加熱素子に結合された第１の入力端子に第１の電圧を供給することを含み、加熱素子は、相変化材料の第１の端部と相変化材料の第２の端部との間の相変化材料の少なくとも所与の部分に結合され、相変化材料の第１の端部は第１の電極に結合され、相変化材料の第２の端部は第２の電極に結合されている。本方法はまた、加熱素子に結合された第２の入力端子に第２の電圧を供給することと、第２の電極に結合された出力端子の電圧の大きさを測定することとを含む。
【0046】
本方法は、第２の電極に結合された出力端子の電圧の測定された大きさに基づいて論理ゲート（ＸＯＲ論理ゲート）の出力値を決定することをさらに含むことができ、第１の入力端子は、論理ゲートへの第１の入力を含み、第２の入力端子は、論理ゲートへの第２の入力を含み、出力端子は、第１および第２の入力の一方が排他的に真の場合に、真の出力値を生成する論理ゲートの出力を含む。
【0047】
第１の相の相変化材料は第１の抵抗率を有し、第２の相の相変化材料は第１の抵抗率よりも高い第２の抵抗率を有し、本方法は、第１の入力端子に第１の電圧を供給する前、および第２の入力端子に第２の電圧を供給する前に、相変化材料の所与の部分を第１の相にリセットすることをさらに含むことができる。
【0048】
第１の電圧を第１の入力端子に供給することは、第１の入力の値が真の場合に、１つまたは複数の正の電圧パルスを第１の入力端子に印加することを含むことができる。第２の電圧を第２の入力端子に供給することは、第２の入力の値が真の場合に、１つまたは複数の正の電圧パルスを第２の入力端子に印加することを含むことができる。１つまたは複数の正の電圧パルスは、第１の入力端子に印加されると、加熱素子に第１の電流を印加されることになる。１つまたは複数の正の電圧パルスは、第２の入力端子に印加されると、加熱素子に第１の電流を印加されることになる。第１の電流および第２の電流の両方が加熱素子に供給されることに応答して、加熱素子は、相変化メモリ材料の所与の部分を第２の相にリセットするのに十分な第１のレベルの熱を相変化メモリ材料の所与の部分に加えるように構成されている。第１の電流および第２の電流のうちの単一の電流が加熱素子に供給されることに応答して、加熱素子は、相変化メモリ材料の所与の部分を第１の相にセットするのに十分な第２のレベルの熱を相変化メモリ材料の所与の部分に加えるように構成されている。
【0049】
一部の実施形態では、論理ゲート（例えば、ＸＯＲ論理ゲート）を動作させる方法は、論理ゲートへの２つ以上の入力のうちの１つが排他的に真であることに応答して、相変化材料の少なくとも所与の部分を第１の抵抗率を有する第１の相に設定することと、論理ゲートへの２つ以上の入力のうちの２つが真であることに応答して、相変化材料の所与の部分を第１の抵抗率よりも高い第２の抵抗率を有する第２の相に設定することと、相変化材料の第１の端部に結合された入力電極と相変化材料の第２の端部に結合された出力電極との間の測定された抵抗に基づいて、論理ゲートの出力論理状態を決定することとを含む。
【0050】
加熱素子は、第１の端部と第２の端部との間の相変化材料の所与の部分に結合されてもよく、相変化材料の所与の部分を第１の相に設定することは、加熱素子に結合された第１の入力端子および加熱素子に結合された第２の入力端子の一方に１つまたは複数の正の電圧パルスを印加することを含むことができる。相変化材料の所与の部分を第２の相に設定することは、加熱素子に結合された第１の入力端子および加熱素子に結合された第２の入力端子の両方に１つまたは複数の正の電圧パルスを印加することを含むことができる。
【0051】
一部の実施形態では、システムは、２つ以上の論理段を備え、２つ以上の論理段のそれぞれが１つまたは複数の論理デバイスを備える。２つ以上の論理段のうちの所与の論理段の１つまたは複数の論理デバイスのうちの少なくとも１つは、加熱素子に結合された第１および第２の入力端子の一方が排他的に真の論理状態にあるとき、出力端子が真の論理状態にあるように相互接続された、相変化材料および加熱素子を含む相変化材料ベースの論理ゲート（ＸＯＲ論理ゲート）を備える。所与の論理段の相変化材料ベースの論理ゲートは、加熱素子を２つ以上の論理段のうちの別の論理段の論理デバイスに結合するイネーブル出力端子を備える。
【0052】
所与の論理段の相変化材料ベースの論理ゲートは、相変化材料の少なくとも別の部分に結合された追加の加熱素子に結合されたイネーブル入力端子を備えることができる。所与の論理段の相変化材料ベースの論理ゲートのイネーブル入力端子は、２つ以上の論理段のうちの前の論理段の論理デバイスのイネーブル出力端子に結合されてもよい。
【0053】
所与の論理段の相変化材料ベースの論理ゲートのイネーブル出力端子は、２つ以上の論理段のうちの後続の論理段の論理デバイスのイネーブル入力端子に結合されてもよい。後続の論理段の論理デバイスは、別の相変化材料ベースの論理ゲートを備えてもよい。所与の論理段の相変化材料ベースの論理ゲートの出力端子は、後続の論理段の別の相変化材料ベースの論理ゲートの相変化材料に結合された別の加熱素子への入力に結合されてもよい。
【0054】
一部の実施形態では、方法は、２つ以上の論理段のうちの第１の論理段の第１の論理デバイスのイネーブル出力端子の電流を測定することと、第１の論理段の第１の論理デバイスのイネーブル出力端子の測定された電流が指定されたしきい値イネーブル電流を超えるかどうかを判定することと、第１の論理段の第１の論理デバイスのイネーブル出力端子の測定された電流が指定されたしきい値イネーブル電流を超えると判定したことに応答して、２つ以上の論理段のうちの第２の論理段の第２の論理デバイスのイネーブル入力端子をトリガすることとを含む。第２の論理デバイスは、加熱素子に結合された第１および第２の入力端子の一方が排他的に真の論理状態にあるとき、出力端子が真の論理状態にあるように相互接続された、相変化材料および加熱素子を含む相変化材料ベースの論理ゲートを備える。
【0055】
第２の論理デバイスのイネーブル入力端子をトリガすることは、相変化材料の所与の部分に結合された追加の加熱素子から相変化材料の所与の部分への熱の印加を制御することを含むことができる。
【0056】
第１の相の相変化材料は、第１の抵抗率を有することができ、第２の相の相変化材料は、第１の抵抗率よりも高い第２の抵抗率を有し、第２の論理デバイスのイネーブル入力端子をトリガすることは、相変化材料の所与の部分を第２の相にリセットすることを含むことができる。
【0057】
図に示す様々な層、構造、および領域は、縮尺通りに描かれていない概略図であることを理解されたい。さらに、説明を容易にするために、半導体デバイスまたは構造体を形成するために一般的に使用されるタイプの１つまたは複数の層、構造、および領域は、所与の図に明示的に示されていないことがある。これは、明示的に示されていない任意の層、構造、および領域が実際の半導体構造体から省略されていることを意味するものではない。さらに、本明細書で議論される実施形態は、本明細書に示され、説明される特定の材料、特徴、および処理ステップに限定されないことを理解されたい。特に、半導体処理ステップに関しては、本明細書で提供される説明は、機能的な半導体集積回路デバイスを形成するために必要とされることがある処理ステップのすべてを包含することが意図されていないことが強調されるべきである。むしろ、例えば、湿式洗浄およびアニーリング・ステップなどの、半導体デバイスを形成する際に一般的に使用される特定の処理ステップは、説明の経済性のために、本明細書では意図的に記載されていない。
【0058】
さらに、同じもしくは同様の特徴、要素、または構造を示すために、同じもしくは同様の参照番号が図全体にわたって使用され、したがって、同じもしくは同様の特徴、要素、または構造の詳細な説明は、図のそれぞれについて繰り返されない。厚さ、幅、パーセンテージ、範囲、温度、時間、および他のプロセス・パラメータなどに関して本明細書で使用される「およそ（approximately）」または「実質的に（substantially）」という用語は、正確にではないが、近いまたは近似していることを示すことを意味することを理解されたい。例えば、本明細書で使用される「およそ」または「実質的に」という用語は、±５％、好ましくは２％もしくは１％未満、または記載された量未満などの小さな誤差の範囲が存在することを意味する。
【0059】
上記の説明では、異なる要素のための様々な材料、寸法、および処理パラメータが提供されている。特に断りのない限り、そのような材料は、例としてのみ与えられ、実施形態は、与えられた特定の例のみに限定されない。同様に、特に断りのない限り、すべての寸法およびプロセス・パラメータは、例として与えられており、実施形態は、与えられた特定の寸法または範囲のみに限定されない。
【0060】
本発明の様々な実施形態の説明は、例示の目的で提示されてきたが、網羅的であることは意図されておらず、または開示された実施形態に限定されることは意図されていない。記載された実施形態の範囲から逸脱することなく、多くの変更形態および変形形態が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の適用もしくは技術的改善を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択された。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【国際調査報告】