▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧
特表2023-551902ｐ型ゲートを備えるノーマリーオン窒化ガリウムベースのトランジスタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-13
(54)【発明の名称】ｐ型ゲートを備えるノーマリーオン窒化ガリウムベースのトランジスタ
(51)【国際特許分類】
H01L 21/337 20060101AFI20231206BHJP
H01L 21/338 20060101ALI20231206BHJP
【ＦＩ】
H01L29/80 C
H01L29/80 H
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023533644
(86)(22)【出願日】2021-11-30
(85)【翻訳文提出日】2023-07-31
(86)【国際出願番号】 US2021061061
(87)【国際公開番号】W WO2022119787
(87)【国際公開日】2022-06-09
(31)【優先権主張番号】17/108,892
(32)【優先日】2020-12-01
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】チャン ソー スー
(72)【発明者】
【氏名】ジュングウー ジョー
(72)【発明者】
【氏名】ドン セウプ リー
(72)【発明者】
【氏名】和田 彰二
(72)【発明者】
【氏名】カレン ハイデルガード ラルストン キルムス
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GD04
5F102GJ02
5F102GJ03
5F102GJ10
5F102GK04
5F102GL04
5F102GM04
5F102GM08
5F102GQ01
5F102GR12
5F102GS09
5F102GV06
5F102GV07
5F102GV08
5F102HC01
5F102HC16
(57)【要約】
半導体デバイス（１００）が、－１０ボルト～－０．５ボルトの閾値電位を有する窒化ガリウムベースの低閾値デプリーションモードトランジスタ（ＧａＮ ＦＥＴ）（１０２）を含む。ＧａＮ ＦＥＴ（１０２）は、二次元電子ガス（２ＤＥＧ）（１１４）を支持する、ガリウム及び窒素を含むＩＩＩ－Ｎ半導体材料のチャネル層（１０８）を有する。ＧａＮ ＦＥＴ（１０２）は、チャネル層（１０８）の上にアルミニウム及び窒素を含むＩＩＩ－Ｎ半導体材料の障壁層（１１２）を有する。ＧａＮ ＦＥＴ（１０２）はさらに、ガリウム及び窒素を含むＩＩＩ－Ｎ半導体材料のｐ型ゲート（１２４）を有する。障壁層（１１２）に隣接するゲート（１２４）の底面（１３６）が、チャネル層（１０８）とは反対側に位置する障壁層（１１２）の頂部表面（１３８）を越えて延在しない。ＧａＮ ＦＥＴ（１０２）は、ゲート（１２４）と障壁層（１１２）との間に誘電体層がない。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、デプリーションモード窒化ガリウム電界効果トランジスタ（ＧａＮ ＦＥＴ）を含み、前記ＧａＮ ＦＥＴが、
ＩＩＩ－Ｎ半導体材料のチャネル層であって、ガリウム及び窒素を含む前記チャネル層と、
前記チャネル層の上のＩＩＩ－Ｎ半導体材料の障壁層であって、アルミニウム及び窒素を含む前記障壁層と、
前記障壁層の上のＩＩＩ－Ｎ半導体材料のゲートであって、ｐ型であり、ガリウム及び窒素を含む、前記ゲートと、
前記チャネル層に接するソースと、
前記チャネル層に接するドレインと、
を含み、
前記障壁層に隣接する前記ゲートの底部表面が、前記障壁層の頂部表面を越えて延在せず、前記頂部表面が前記チャネル層とは反対側に位置し、
前記ＧａＮ ＦＥＴが前記ゲートと前記障壁層との間に誘電体層を含まず、
前記ＧａＮ ＦＥＴが、－１０ボルト～－０．５ボルトのゲートソース閾値電位を有する、
半導体デバイス。
【請求項2】
請求項１に記載の半導体デバイスであって、前記障壁層が１ナノメートル～６０ナノメートルの厚みを有する、半導体デバイス。
【請求項3】
請求項１に記載の半導体デバイスであって、前記障壁層がガリウムを含む、半導体デバイス。
【請求項4】
請求項１に記載の半導体デバイスであって、前記障壁層がインジウムを含む、半導体デバイス。
【請求項5】
請求項１に記載の半導体デバイスであって、前記チャネル層が、３×１０１２ｃｍ－２～２×１０１３ｃｍ－２の自由電荷キャリア密度を有する二次元電子ガス（２ＤＥＧ）を有する、半導体デバイス。
【請求項6】
請求項１に記載の半導体デバイスであって、前記ゲートが５ナノメートル～５００ナノメートルの厚みである、半導体デバイス。
【請求項7】
請求項１に記載の半導体デバイスであって、前記ゲートが１×１０１７ｃｍ－３～１×１０２０ｃｍ－３のマグネシウム濃度を有する、半導体デバイス。
【請求項8】
請求項１に記載の半導体デバイスであって、前記ＧａＮ ＦＥＴが、前記チャネル層と前記障壁層との間に高バンドギャップサブ層をさらに含み、前記高バンドギャップサブ層が主にアルミニウム及び窒素を含み、前記高バンドギャップサブ層が０．５ナノメートル～３ナノメートルの厚みである、半導体デバイス。
【請求項9】
請求項１に記載の半導体デバイスであって、前記ＧａＮ ＦＥＴが、前記障壁層と前記ゲートとの間にエッチ停止層をさらに含み、前記エッチ停止層が前記障壁層よりも高いアルミニウム含有量を有し、前記エッチ停止層が０．５ナノメートルから３ナノメートルの厚みである、半導体デバイス。
【請求項10】
請求項１に記載の半導体デバイスであって、前記ＧａＮ ＦＥＴが、前記ゲートと前記ソースとの間、及び前記ゲートと前記ドレインとの間の前記障壁層の上の誘電体層をさらに含む、半導体デバイス。
【請求項11】
半導体デバイスを形成する方法であって、デプリーションモード窒化ガリウム電界効果トランジスタ（ＧａＮ ＦＥＴ）のＩＩＩ－Ｎ半導体材料のチャネル層を形成することであって、ガリウム及び窒素を含む前記チャネル層を形成することと、
前記チャネル層の上にＩＩＩ－Ｎ半導体材料の障壁層を形成することであって、アルミニウムと窒素を含む前記障壁層を形成することと、
前記障壁層の上にＩＩＩ－Ｎ半導体材料のゲート層を形成することであって、前記ゲート層がｐ型であり、前記ゲート層がガリウム及び窒素を含み、前記障壁層に隣接する前記ゲート層の底部表面が前記障壁層の頂部表面を越えて延在せず、前記頂部表面が前記チャネル層とは反対側に位置し、前記ＧａＮ ＦＥＴが前記ゲート層と前記障壁層との間に誘電体層を含まない、前記ゲート層を形成することと、
前記ゲート層上に、前記ＧａＮ ＦＥＴのゲートのためのエリアの上で前記ゲートエリアを覆うゲートマスクを形成することと、
前記ゲートを形成するため前記ゲートマスクによって露出された前記ゲート層を除去することと、
前記ゲートマスクを除去することと、
を含む、方法。
【請求項12】
請求項１１に記載の方法であって、前記障壁層が１ナノメートル～６０ナノメートルの厚みを有する、方法。
【請求項13】
請求項１１に記載の方法であって、前記障壁層を形成することが、ガリウム含有ガス試薬を用いることを含み、そのため前記障壁層がガリウムを含む、方法。
【請求項14】
請求項１１に記載の方法であって、前記障壁層を形成することが、インジウム含有ガス試薬を用いることを含み、そのため前記障壁層がインジウムを含む、方法。
【請求項15】
請求項１１に記載の方法であって、前記ゲート層が５ナノメートル～５００ナノメートルの厚みである、方法。
【請求項16】
請求項１１に記載の方法であって、前記ゲート層を形成することが、マグネシウム含有ガス試薬を用いることを含み、そのため前記ゲートが、１×１０１７ｃｍ－３～１×１０２０ｃｍ－３のマグネシウム濃度を有する、方法。
【請求項17】
請求項１１に記載の方法であって、前記ゲートマスクによって露出された前記ゲート層を除去することが、塩素イオン及びアルゴンイオンを用いた誘導結合プラズマ（ＩＣＰ）プロセスを用いて行われる、方法。
【請求項18】
請求項１７に記載の方法であって、前記ＩＣＰプロセスが酸素イオンを用いる、方法。
【請求項19】
請求項１１に記載の方法であって、前記ゲート層を形成する前に、前記障壁層の上にエッチ停止層を形成することをさらに含み、前記エッチ停止層が前記障壁層よりも高いアルミニウム含有量を有し、前記エッチ停止層が０．５ナノメートル～３ナノメートルの厚みである、方法。
【請求項20】
請求項１１に記載の方法であって、前記ゲートマスクを除去した後に、前記ゲートに隣接して、前記障壁層の前記頂部表面の上に誘電体層を形成することをさらに含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本記載は、半導体デバイスの分野に関する。より詳細には、本記載は、半導体デバイスにおける窒化ガリウムトランジスタに関するが、これに限定されない。
【背景技術】
【0002】
ノーマリーオン窒化ガリウムベースの電界効果トランジスタ（ＧａＮ ＦＥＴ）は、電力スイッチング応用例のために用いられ得る。ノーマリーオンＧａＮ ＦＥＴは、デプリーションモードＧａＮ ＦＥＴとしても知られている。デプリーションモードＧａＮ ＦＥＴは一般に、ゲート漏れを低減し、製品信頼性を保証するために、ゲートと障壁層との間に、窒化ケイ素、二酸化ケイ素、及び／又は、酸化アルミニウムなどの誘電性材料のゲート絶縁膜を有する。電力スイッチング応用例では、エンハンスメントモード動作としても知られるノーマリオフ動作が望まれる。ノーマリーオフモードで動作するために、ノーマリーオンＧａＮ ＦＥＴをカスコード回路内の低電圧シリコントランジスタと対にすることができる。カスコード回路では、ＧａＮ ＦＥＴとシリコントランジスタとが直列に接続されている。ＧａＮ ＦＥＴをオンにするためのＧａＮ ＦＥＴの閾値電位（すなわち、ソースに対するゲート上のバイアス電位）は一般に、１０ボルトを超える大きさの負電圧である。Ｓｉトランジスタのサイズは主に、ノーマリーオンＧａＮ ＦＥＴの閾値電圧の大きさによって決定され、より大きいの閾値電位はより大きいシリコントランジスタを必要とし、これは、より高いコスト、全体的なオン抵抗寄与の増大、並びに、所与のパッケージ内のＧａＮトランジスタのための利用可能空間の低減につながる。
【発明の概要】
【0003】
本記載では、窒化ガリウムベースの低閾値デプリーションモードトランジスタであるＧａＮ ＦＥＴを含む半導体デバイスを紹介する。ＧａＮ ＦＥＴは、一般に二次元電子ガス（２ＤＥＧ）と呼ばれる二次元電子層を支持する、ガリウム及び窒素を含むＩＩＩ－Ｎ半導体材料のチャネル層を有する。ＧａＮ ＦＥＴは、チャネル層の上にアルミニウム及び窒素を含むＩＩＩ－Ｎ半導体材料の障壁層を有する。ＧａＮ ＦＥＴはさらに、ガリウム及び窒素を含むＩＩＩ－Ｎ半導体材料のｐ型ゲートを有する。障壁層に隣接するゲートの底部表面は、チャネル層の反対側に位置する障壁層の頂部表面を越えて延在しない。ＧａＮ ＦＥＴは、ゲートと障壁層との間に誘電体層がない。
【図面の簡単な説明】
【0004】
【図1A】形成の或る段階で描かれている、低閾値デプリーションモード窒化ガリウム電界効果トランジスタを含む例示の半導体デバイスの断面図である。
【図1B】形成の或る段階で描かれている、低閾値デプリーションモード窒化ガリウム電界効果トランジスタを含む例示の半導体デバイスの断面図である。
【図1C】形成の或る段階で描かれている、低閾値デプリーションモード窒化ガリウム電界効果トランジスタを含む例示の半導体デバイスの断面図である。
【図1D】形成の或る段階で描かれている、低閾値デプリーションモード窒化ガリウム電界効果トランジスタを含む例示の半導体デバイスの断面図である。
【図1E】形成の或る段階で描かれている、低閾値デプリーションモード窒化ガリウム電界効果トランジスタを含む例示の半導体デバイスの断面図である。
【図1F】形成の或る段階で描かれている、低閾値デプリーションモード窒化ガリウム電界効果トランジスタを含む例示の半導体デバイスの断面図である。
【図1G】形成の或る段階で描かれている、低閾値デプリーションモード窒化ガリウム電界効果トランジスタを含む例示の半導体デバイスの断面図である。
【図1H】形成の或る段階で描かれている、低閾値デプリーションモード窒化ガリウム電界効果トランジスタを含む例示の半導体デバイスの断面図である。
【図1I】形成の或る段階で描かれている、低閾値デプリーションモード窒化ガリウム電界効果トランジスタを含む例示の半導体デバイスの断面図である。
【図1J】形成の或る段階で描かれている、低閾値デプリーションモード窒化ガリウム電界効果トランジスタを含む例示の半導体デバイスの断面図である。
【図1K】形成の或る段階で描かれている、低閾値デプリーションモード窒化ガリウム電界効果トランジスタを含む例示の半導体デバイスの断面図である。
【0005】
【図2】低閾値デプリーションモード窒化ガリウム電界効果トランジスタと、シリコン金属酸化物半導体電界効果トランジスタとを含む、例示の半導体デバイスの上面図である。
【0006】
【図3】低閾値デプリーションモード窒化ガリウム電界効果トランジスタと、シリコン金属酸化物半導体電界効果トランジスタとを含む、例示の半導体デバイスの回路概略である。
【発明を実施するための形態】
【0007】
本記載を添付の図面を参照して説明する。図は、一定の縮尺で描かれておらず、単に本記載を例示するために提供されるに過ぎない。本記載の幾つかの態様が、例示のための例示の応用例に関連して以下に記載される。多くの特定の詳細、関係、及び方法が、本記載の理解を助けるために記載されている。幾つかの行為が異なる順で及び／又は他の行為又は事象と同時に成され得るので、本記載は、図示される行為又は事象の順に限定されない。また、本記載に従った方法論を実装するために、図示されたすべての行為又は事象が必要とされるわけではない。
【0008】
また、本記載に示される実施例の幾つかは、深さ及び幅を有する様々な領域を有する二次元ビューで示されるが、これらの領域は実際には三次元構造であるデバイスの一部のみの例示である。従って、これらの領域は、実際のデバイス上に製造されるとき、長さ、幅、及び深さを含む３つの次元を有する。また、本発明は能動デバイスを対象とする実施例によって例示されるが、これらの例示は、本発明の範囲又は利用可能性に対する限定ではない。本発明の能動デバイスは、図示される物理的構造に限定されない。これらの構造は、現在好ましい実施例に対する本発明の有用性及び適用を実証するために含まれている。
【0009】
半導体デバイスが、窒化ガリウムベースの低閾値デプリーションモードトランジスタであるＧａＮ ＦＥＴを含む。ＧａＮ ＦＥＴは、一般に二次元電子ガス（２ＤＥＧ）と呼ばれる二次元電子層を支持する、ガリウム及び窒素を含むＩＩＩ－Ｎ半導体材料のチャネル層を有する。ＧａＮ ＦＥＴは、チャネル層の上にアルミニウム及び窒素を含むＩＩＩ－Ｎ半導体材料の障壁層を有する。ＧａＮ ＦＥＴはさらに、ガリウム及び窒素を含むＩＩＩ－Ｎ半導体材料のｐ型ゲートを有する。障壁層に隣接するゲートの底部表面は、チャネル層の反対側に位置する障壁層の頂部表面を越えて延在しない。ゲートと障壁層との間に誘電体層は存在しない。ＧａＮ ＦＥＴは、－１０ボルト～－０．１ボルトのゲートソース閾値電位（本記載では閾値電位と呼ぶ）を有する。
【0010】
本記載の目的のために、用語「ＩＩＩ－Ｎ」は、ＩＩＩ族元素（例えば、アルミニウム、ガリウム、及びインジウム、ならびに場合によってはホウ素）が半導体材料中の原子の一部を提供し、窒素原子が半導体材料中の原子の別の一部を提供する、半導体材料を指す。ＩＩＩ－Ｎ半導体材料の例は、窒化ガリウム、窒化ホウ素ガリウム、窒化アルミニウムガリウム、窒化インジウム、及び窒化インジウムアルミニウムガリウムである。材料の組成式を記述する用語は、要素の特定の化学量論を示唆しない。例えば、窒化アルミニウムガリウムはＡｌＧａＮと表記することができ、ＡｌＧａＮは、アルミニウムとガリウムとの或る範囲の相対比率を網羅する。
【0011】
頂部、底部、～の上、上方、及び下などの用語が、本記載において用いられ得ることに留意されたい。これらの用語は、或る構造又は要素の位置又は向きを限定するものではなく、構造又は要素間の空間的関係を提供する。用語「横方向」及び「横方向に」は、チャネル層の頂部表面の平面に平行な方向を指す。
【0012】
図１Ａ～図１Ｋは、この例ではＧａＮ ＦＥＴ１０２と呼ばれる、低閾値デプリーションモード窒化ガリウム電界効果トランジスタ１０２を含む例示の半導体デバイス１００の断面図であり、形成の種々の段階で示されている。図１Ａを参照すると、半導体デバイス１００は、シリコンウェハ、サファイアウェハ、又は炭化ケイ素ウェハなどの基板１０４上に形成され得る。
【0013】
ＩＩＩ－Ｎ半導体材料の１つ又は複数の層のバッファ層１０６が、基板１０４上に形成され得る。基板１０４がシリコンウェハ又はサファイアウェハとして実装されるこの例のバージョンにおいて、バッファ層１０６は、基板１０４の格子定数に一致するように、アルミニウムを含む化学量論を有する核形成層を含み得る。バッファ層１０６は、アルミニウム含有量が減少したガリウムアルミニウム窒化物のサブ層をさらに含み得、その結果、意図せずにドープされた窒化ガリウム層が形成される。シリコン又はサファイア上のバッファ層１０６は、１ミクロン～数ミクロンの厚みとし得る。基板１０４がシリコンカーバイドウェハとして実装されるこの例のバージョンにおいて、バッファ層１０６は、窒化ガリウムとシリコンカーバイドとの間の格子定数の整合がより近いため、より薄くし得る。バッファ層１０６は、核形成層及びサブ層を形成するための幾つかの動作を伴うバッファ金属有機気相エピタキシ（ＭＯＶＰＥ）プロセスによって形成され得る。バッファ層１０６は、ＧａＮ ＦＥＴ１０２のためのエリアと重なる。
【0014】
図１Ｂを参照すると、ＩＩＩ－Ｎ半導体材料のチャネル層１０８がバッファ層１０６上に形成される。チャネル層１０８は、ガリウム及び窒素を含み、アルミニウム又はインジウムなどの任意の微量の他のＩＩＩ族元素とともに、主に窒化ガリウムを含み得る。チャネル層１０８は、図１Ｂにおいて、それぞれ、「Ｇａ試薬」及び「Ｎ試薬」と標示されるガリウム含有ガス試薬及び窒素含有ガス試薬を用いる、チャネルＭＯＶＰＥプロセスによって形成され得る。基板１０４は、チャネルＭＯＶＰＥプロセスの間、９００℃～１１００℃まで加熱され得る。ガリウム含有ガス試薬は、例えば、トリメチルガリウム又はトリエチルガリウムとして実装され得る。窒素含有ガス試薬は、例えば、アンモニア、ヒドラジン、又は１，１ジメチルヒドラジンとして実装され得る。チャネルＭＯＶＰＥプロセスは、図１Ｂにおいて「Ｈ２キャリア」と標示されるキャリアガスを用いる。キャリアガスは、主に水素ガスを含み得、窒素等の別のガスと共に水素を含んでいてもよい。チャネル層１０８は、一例として、１ナノメートル～１０ナノメートルの厚みとし得る。この例の代替バージョンにおいて、チャネル層１０８は、バッファ層１０６の最後の部分として形成され得る。ＧａＮ ＦＥＴ１０２の動作の間、チャネル層は２ＤＥＧを支持する。
【0015】
図１Ｃを参照すると、ＩＩＩ－Ｎ半導体材料の任意の高バンドギャップサブ層１１０がチャネル層１０８上に形成され得る。高バンドギャップサブ層１１０は、図１Ｄに示されるように、後に形成される障壁層１１２よりも高いバンドギャップを提供するために、主にアルミニウム及び窒素を含む。この例の幾つかのバージョンにおいて、高バンドギャップサブ層１１０は、本質的にアルミニウム窒化物からなり、微量の他のＩＩＩ族元素、例えばガリウムからなってもよい。
【0016】
高バンドギャップサブ層１１０は、図１Ｃにおいて、それぞれ、「Ａｌ試薬」及び「Ｎ試薬」と標示される、アルミニウム含有ガス試薬及び窒素含有ガス試薬を用いる、高バンドギャップＭＯＶＰＥプロセスによって形成され得る。アルミニウム含有ガス試薬は、例えば、トリメチルアルミニウム又はトリエチルアルミニウムとして実装され得る。窒素含有ガス試薬は、チャネル層１０８の形成に関して説明したように、アンモニア、ヒドラジン、又は１，１ジメチルヒドラジンとして実装され得る。基板１０４は、高バンドギャップＭＯＶＰＥプロセスの間、９００℃～１１００℃まで加熱され得る。高バンドギャップＭＯＶＰＥプロセスは、図１Ｃにおいて「Ｈ２キャリア」と標示されるキャリアガスを用いる。キャリアガスは、主に水素ガスを含み得、又は、窒素等の他のガスと共に水素を含み得る。高バンドギャップサブ層１１０は、一例として、０．５ナノメートル～３ナノメートルの厚みとし得る。形成される場合、任意の高バンドギャップサブ層１１０は、チャネル層１０８内により深い量子ウェルを提供することによって、図１Ｄに示される、後に形成される２ＤＥＧ１１４内の電荷閉じ込めを改善することができ、有利にも、２ＤＥＧ１１４内の増加した自由電荷キャリア密度を提供する。
【0017】
図１Ｄを参照すると、ＩＩＩ－Ｎ半導体材料の障壁層１１２は、チャネル層１０８の上に、存在する場合は任意の高バンドギャップサブ層１１０上に、形成される。障壁層１１２はアルミニウム及び窒素を含む。この例の１つのバージョンにおいて、障壁層１１２は、アルミニウムよりも低い原子百分率でガリウムを含み得る。この例の別のバージョンにおいて、障壁層１１２は、数原子％以内で、Ａｌ．８３Ｉｎ．１７Ｎの化学量論を有し得、窒化ガリウムに近い格子整合を提供する。更なるバージョンにおいて、障壁層１１２はガリウム及びインジウムを含み得、ガリウムは、障壁層１１２中のインジウムの均一性を改善することができる。障壁層１１２は、１ナノメートル～６０ナノメートルの厚みを有し得る。
【0018】
障壁層１１２は、図１Ｄにおいて、それぞれ、「Ａｌ試薬」及び「Ｎ試薬」と標示されるアルミニウム含有ガス試薬及び窒素含有ガス試薬を用いる、障壁ＭＯＶＰＥプロセスによって形成され得る。アルミニウム含有ガス試薬は、例えば、トリメチルアルミニウム又はトリエチルアルミニウムとして実装され得る。窒素含有ガス試薬は、チャネル層１０８の形成に関して説明したように、アンモニア、ヒドラジン、又は１，１ジメチルヒドラジンとして実装され得る。
【0019】
障壁層１１２がガリウムを含むこの例のバージョンにおいて、障壁ＭＯＶＰＥプロセスは、図１Ｄに「Ｇａ試薬」と標示されるガリウム含有ガス試薬を用いる。ガリウム含有ガス試薬は、チャネル層１０８の形成に関して説明したように、トリメチルガリウム又はトリエチルガリウムとして実装され得る。障壁層１１２がインジウムを含むこの例のバージョンにおいて、障壁ＭＯＶＰＥプロセスは、図１Ｄにおいて、「Ｉｎ試薬」と標示されるインジウム含有ガス試薬を用いる。インジウム含有ガス試薬は、例えば、トリメチルインジウム又はトリエチルインジウムとして実装され得る。障壁ＭＯＶＰＥプロセスは、図１Ｄに「Ｈ２キャリア」と標示されるキャリアガスを用いる。キャリアガスは、主に水素ガスを含み得、又は、窒素等の他のガスと共に水素を含み得る。基板１０４は、障壁ＭＯＶＰＥプロセスの間、９００℃～１１００℃まで加熱され得る。
【0020】
障壁層１１２は、障壁層１１２に隣接するチャネル層１０８内に２ＤＥＧ１１４を誘起する。障壁層１１２の化学量論及び厚みは、ＧａＮ ＦＥＴ１０２のための所望のオン状態抵抗を提供するために、３×１０１２ｃｍ－２～２×１０１３ｃｍ－２の自由電荷キャリア密度を提供し得る。
【0021】
図１Ｅを参照すると、任意のエッチ停止層１１６が障壁層１１２上に形成され得る。エッチ停止層１１６は、障壁層１１２よりも高いアルミニウム含有量を有する。エッチ停止層１１６は、主にアルミニウム窒化物を含み得る。エッチ停止層１１６は、０．５ナノメートル～３ナノメートルの厚みとし得、高バンドギャップサブ層１１０を形成するために用いられる高バンドギャップＭＯＶＰＥプロセスと同様のエッチ停止ＭＯＶＰＥプロセスによって形成され得る。エッチ停止層１１６は、後続のゲートエッチングプロセスの間の障壁層１１２のエッチングを有利に低減するか又はなくすことができる。
【0022】
図１Ｆを参照すると、ｐ型ＩＩＩ－Ｎ半導体材料のゲート層１１８が、障壁層１１２の上に、存在する場合には任意のエッチ停止層１１６上に、形成される。ゲート層１１８は、ｐ型導電性を提供するためのマグネシウムドーパントと共に、主に窒化ガリウムを含み得る。この例の幾つかのバージョンにおいて、ゲート層１１８は、アルミニウム又はインジウムなどの他のＩＩＩ族元素を１０原子百分率未満で含み得る。
【0023】
ゲート層１１８は、図１Ｆにおいて、それぞれ「Ｇａ試薬」、「Ｎ試薬」、及び「Ｍｇ試薬」と標示されている、ガリウム含有ガス試薬、窒素含有ガス試薬、及びｐ型ドーパントガス試薬を用いる、ゲートＭＯＶＰＥプロセスによって形成され得る。ガリウム含有ガス試薬は、例えば、トリメチルガリウム又はトリエチルガリウムとして実装され得る。窒素含有ガス試薬は、チャネル層１０８の形成に関して説明したように、アンモニア、ヒドラジン、又は１，１ジメチルヒドラジンとして実装され得る。ｐ型ドーパントガス試薬は、例えば、ビス（シクロペンタジエニル）マグネシウムとして実装され得る。マグネシウム含有ガス試薬の他の供給源も本例の範囲内である。また、マグネシウム以外のｐ型ドーパントを提供するためのｐ型ドーパントガスの他の実装も本例の範囲内である。ｐ型ドーパントがマグネシウムとして実装されるこの例のバージョンにおいて、ゲート層１１８中のマグネシウム濃度は、ＧａＮ ＦＥＴ１０２のための所望の閾値電位を提供するために、１×１０１７ｃｍ－３～１×１０２０ｃｍ－３とし得る。
【0024】
ゲート層１１８がアルミニウムを含むこの例のバージョンにおいて、ゲートＭＯＶＰＥプロセスは、図１Ｆにおいて「Ａｌ試薬」と標示されるアルミニウム含有ガス試薬を用いる。アルミニウム含有ガス試薬は、障壁層１１２の形成に関して説明したように、トリメチルアルミニウム又はトリエチルアルミニウムとして実装され得る。ゲート層１１８がインジウムを含むこの例のバージョンにおいて、ゲートＭＯＶＰＥプロセスは、図１Ｆにおいて「Ｉｎ試薬」と標示されるインジウム含有ガス試薬を用いる。インジウム含有ガス試薬は、障壁層１１２の形成に関して説明したように、トリメチルインジウム又はトリエチルインジウムとして実装され得る。障壁ＭＯＶＰＥプロセスは、図１Ｆにおいて「Ｈ２キャリア」と標示されるキャリアガスを用いる。キャリアガスは、主に水素ガスを含み得、又は窒素等の他のガスと共に水素を含み得る。基板１０４は、ゲートＭＯＶＰＥプロセスの間、９００℃～１１００℃まで加熱され得る。
【0025】
ゲート層１１８は、ＧａＮ ＦＥＴ１０２に対して所望の閾値電位を提供するために、５ナノメートルから５００ナノメートルの厚みとし得る。ゲート層１１８は、ゲート層１１８の仕事関数がチャネル層１０８内の量子ウェルを低減させる結果として、２ＤＥＧ１１４内の自由電荷キャリア密度を２５パーセント～９９パーセント低減させる。２ＤＥＧ１１４は、ゲート層１１８が形成された後、電子の有限の自由電荷キャリア密度を保持する。
【0026】
図１Ｇを参照すると、ゲート層１１８上にゲートマスク１２０が形成されている。ゲートマスクは、図１Ｈに示されるように、後に形成されるゲート１２４のためのゲート層１１８のエリアを覆う。この例の１つのバージョンにおいて、ゲートマスク１２０は、フォトリソグラフィプロセスによって直接形成されたフォトレジストを含み得る。ゲートマスク１２０は、フォトレジストの下に底部反射防止膜（ＢＡＲＣ）層などの有機反射防止材料を含み得る。ＢＡＲＣ層は、フォトリソグラフィプロセスが完了した後にパターニングされ得る。この例の別のバージョンにおいて、ゲートマスク１２０は、二酸化ケイ素又は窒化ケイ素などの無機ハードマスク材料を含み得る。更なるバージョンにおいて、ゲートマスク１２０は、ニッケルなどの金属ハードマスク材料を含み得る。ハードマスク材料、無機物、又は金属は、ハードマスク材料の上にフォトレジストパターンを形成すること、それに続いて、フッ素ラジカルを用いる反応性イオンエッチング（ＲＴＥ）プロセス又はイオンミリングプロセスを使用してハードマスク材料をエッチングすることによって、パターン化され得る。ゲートマスク１２０内のハードマスク材料は、ゲート１２４の横方向寸法の改善された制御を提供し得る。
【0027】
図１Ｈを参照すると、ゲートエッチングプロセス１２２が、ゲートマスク１２０により露出されたゲート層１１８を除去し、ゲートマスク１２０の下にゲート層１１８を残してゲート１２４を形成する。ゲートエッチングプロセス１２２は、化学的に反応性の中性種、イオン、及び電子を含有するプラズマを生成する、誘導結合プラズマ（ＩＣＰ）エッチング装置において成され得る。ゲートエッチングプロセス１２２は、化学エッチャント種、物理的エッチャント種、及びアルミニウム不活性化種を含む。化学エッチャント種は、例えば、図１Ｈにおいて「Ｃｌ」と標示される塩素ラジカル、又は臭素ラジカルとして実装され得る。塩素ラジカルは、塩素ガス、四塩化ケイ素、三塩化ホウ素、又はそれらの組み合わせによって提供され得る。臭素ラジカルは、例えば、三臭化ホウ素によって提供され得る。
【0028】
物理的エッチャント種は、１つ又はそれ以上のイオン種によって実装され得る。物理エッチャント種の例には、フッ素イオン、アルゴンイオン、ヘリウムイオン等の希ガスイオン、及び酸素イオン等が挙げられる。物理的エッチャント種中の他のイオン種もこの例の場合、範囲内である。フッ素イオンは、例えば、六フッ化ケイ素、四フッ化炭素、又は三フッ化窒素によって提供され得る。希ガスイオンは、アルゴンガス又はヘリウムガスによって提供され得る。酸素イオンは、例えば、酸素ガス又は一酸化炭素ガスによって提供され得る。物理エッチャント種は、物理エッチャント種を示すために図１Ｈにおいて「Ｐ」と標示され、複数のイオン種を含み得る。
【0029】
アルミニウム不活性化種は、図１Ｈにおいて「Ｏ」と標示される酸素ラジカル、又はフッ素ラジカルとして実装され得る。酸素ラジカルは、酸素ガスによって提供され得る。フッ素ラジカルは、例えば、六フッ化ケイ素、四フッ化炭素、又は三フッ化窒素によって提供され得る。
【0030】
化学エッチャント種は、ゲート層１１８内のガリウム原子及び窒素原子に結合する。物理エッチャント種は、ゲート層１１８に衝突し、ゲート層１１８から化学エッチャント種に結合されているガリウム原子及び窒素原子の分離を容易にするのに充分なエネルギーを与える。ゲート層１１８から分離されたガリウム原子及び窒素原子は、ＩＣＰエッチング装置によって除去される。ＩＣＰエッチング装置は、化学的エッチャント種、物理的エッチャント種、及びアルミニウム不活性化種を生成するプラズマを形成するための第１の電源と、プラズマと基板１０４との間の電位差を独立して制御するための第２の電源とを有する。第１の電源は、例として、１５０ミリメートルのウェハに対して、２５０ワットから５００ワットの電力で動作され得る。第２の電源は、最初は２０ワット～１００ワットで動作するように調整されて、ゲート層１１８からのガリウム原子及び窒素原子の分離を促進するのに充分な物理的エッチャント種の衝撃エネルギーを提供し得る。ゲートエッチングプロセス１２２が完了に近づくにつれて、第２の電源の電力レベルは、化学反応のために電源を低減するために２０ワット～５０ワットまで低減され得、これは、ガリウムの除去よりも著しくアルミニウムの除去を低減し、それゆえエッチング選択性を提供する。このように、第２の電源の電力レベルの低減は、ゲート層１１８がエッチ停止層１１６及び障壁層１１２よりも多くのガリウム及び少ないアルミニウムを含むので、存在する場合はエッチ停止層１１６の、又はエッチ停止層１１６が存在しない場合は障壁層１１２のエッチングレートをゲート層１１８に対して低減し得る。
【0031】
ゲートエッチングプロセス１２２は、エッチング選択比を改善するために、１０ミリトール～５０ミリトールの圧力で実施され得る。アルミニウム不活性化種は、存在する場合はエッチ停止層１１６において、又は、エッチ停止層１１６が存在しない場合は障壁層１１２において、優先的にアルミニウムと組み合わせることによってエッチング選択比をさらに改善し、化学エッチャント種がガリウム及び窒素と反応するために利用可能なサイトを最小限にする。従って、ゲートエッチングプロセス１２２は、かなりの量のエッチ停止層１１６又は障壁層１１２を除去することなく、ゲートマスク１２０によって露出された場所でゲート層１１８を完全に除去し得る。図１Ｈは、完了までの途中のゲートエッチングプロセス１２２を示す。
【0032】
２ＤＥＧ１１４は、ゲート１２４の下にチャネル領域１２６を含む。ゲート層１１８の厚みはゲート１２４内で一定のままであるので、ゲート層１１８が除去されると、チャネル領域内の自由電荷キャリア密度は、図１Ｆを参照して説明した低い値のままである。
【0033】
２ＤＥＧ１１４は、チャネル領域１２６に隣接するアクセス領域１２８を含む。ゲート層１１８の厚みはゲート１２４の外側で減少するので、ゲート層１１８が除去されると、２ＤＥＧ１１４の自由電荷キャリア密度はアクセス領域１２８で増加する。
【0034】
２ＤＥＧ１１４は、ＧａＮ ＦＥＴ１０２のソースのためのエリアにソース領域１３０を含む。ソース領域１３０は、アクセス領域１２８のうちの１つによってチャネル領域１２６から横方向に分離される。２ＤＥＧ１１４は、ＧａＮ ＦＥＴ１０２のドレインのためのエリアにドレイン領域１３２を含む。ドレイン領域１３２は、アクセス領域１２８のうちの別のものによってチャネル領域１２６から横方向に分離され、ソース領域１３０とは反対側に位置する。
【0035】
図１Ｉを参照すると、ゲートエッチングプロセス１２２は、ゲート層１１８がゲート１２４の外側で除去された後、オーバーエッチ工程において継続され得る。第２の電源の電力レベルを低減し、アルミニウム不活性化種を提供することは、有利にも、基板１０４を横切るゲート層１１８の厚みの変動にもかかわらず、エッチ停止層１１６又は障壁層１１２のかなりの量を除去することなく、基板１０４を横切るゲート層１１８を完全になくすことを可能にする。
【0036】
アクセス領域１２８内の２ＤＥＧ１１４の自由電荷キャリア密度は、ゲート層１１８が形成される前の自由電荷キャリア密度に匹敵する値まで増加し得る。アクセス領域１２８内の２ＤＥＧ１１４の自由電荷キャリア密度は、３×１０１２ｃｍ－２～２×１０１３ｃｍ－２とし得、ＧａＮ ＦＥＴ１０２のための所望のオン状態抵抗を提供する。２ＤＥＧ１１４のチャネル領域１２６は、アクセス領域１２８内の２ＤＥＧ１１４の自由電荷キャリア密度の１パーセントから７５パーセントの非ゼロ電子密度を保持する。
【0037】
その後、ゲートマスク１２０が除去される。ゲートマスク１２０内のフォトレジスト及び他の有機材料が、酸素プラズマプロセス、ウェットエッチングプロセス、又はそれら両方の組合せによって除去され得る。ゲートマスク１２０内の無機ハードマスク材料が、例えば、フッ化水素酸の水溶液を用いて、フッ素ラジカルを用いる、ＲＩＥプロセス又はウェットエッチングプロセスによって除去され得る。ゲートマスク１２０内の金属が、硝酸、酢酸、及び硫酸の組み合わせ、又は塩化第二鉄の溶液を用いる、ウェットエッチングプロセスによって除去され得る。
【0038】
ゲートエッチングプロセス１２２、及びゲートマスク１２０の除去は、ゲート層１１８からゲート１２４からわずかな量を除去してもよく、又はゲート１２４からゲート層１１８を除去しなくてもよく、その結果、ゲート１２４は５ナノメートル～５００ナノメートルの厚みとし得る。
【0039】
図１Ｊを参照すると、ゲート１２４に隣接する障壁層１１２の上に誘電体層１３４が形成され得る。誘電体層１３４は、二酸化ケイ素、窒化ケイ素、酸化アルミニウム、又はそれらの任意の組合せの１つ又は複数のサブ層を含み得る。誘電体膜１３４は、例えば、１つ又はそれ以上の低圧化学気相成長（ＬＰＣＶＤ）プロセス、プラズマエンハンストケミカル蒸着（ＰＥＣＶＤ）プロセス、高密度プラズマ（ＨＤＰ）プロセス、又は原子層堆積（ＡＬＤ）プロセスによって形成され得る。誘電体層１３４は、有利にも、物理的又は化学的劣化から障壁層１１２を保護し得る。誘電体層１３４は、図１Ｊに示されるように、ゲート１２４の上に延在してもよい。
【0040】
障壁層１１２に隣接するゲート１２４の底部表面１３６が、チャネル層１０８とは反対側に位置する障壁層１１２の頂部表面１３８を越えて延在せず、有利にも、製造コスト及び複雑さを増加させるゲート窪みエッチングなしにＧａＮ ＦＥＴ１０２を形成することを可能にする。ＧａＮ ＦＥＴは、ゲート１２４と障壁層１１２との間にいかなる誘電性材料も含まず、同じく製造コスト及び複雑さを増加させるゲート誘電体層を形成することなくＧａＮ ＦＥＴ１０２を形成することを有利に可能にする。ＧａＮ ＦＥＴは、ゲート１２４に隣接するＩＩＩ－Ｎ半導体材料を含まず、ゲート１２４の底部表面１３６の上に延在し、有利にも、製造コスト及び複雑さをさらに増加させる障壁再成長層を形成することなくＧａＮ ＦＥＴ１０２を形成することを可能にする。
【0041】
図１Ｋを参照すると、ゲートコンタクト１４０が、誘電体層１３４を介し、ゲート１２４に接して形成される。ゲートコンタクト１４０は、図１Ｋに示されるように誘電体層１３４を介して開口と整合されてもよく、又は開口の周りで誘電体層１３４の上の途中まで延在してもよい。ソースコンタクト１４２が、誘電体層１３４及び障壁層１１２を介して形成され、ソース領域１３０において２ＤＥＧ１１４と接する。ドレインコンタクト１４４が、誘電体層１３４及び障壁層１１２を介して形成され、ドレイン領域１３２において２ＤＥＧ１１４と接する。ゲートコンタクト１４０、ソースコンタクト１４２、及びドレインコンタクト１４４は、導電性であり、チタン、タングステン、又はアルミニウムなどの１つ又は複数の金属を含み得、或いは、カーボンナノチューブ又はグラフェンなどの他の導電性材料を含み得る。
【0042】
ＧａＮ ＦＥＴ１０２の動作の間、正電圧バイアスがソースコンタクト１４２に対してドレインコンタクト１４４に印加され、一方、負電圧バイアスがソースコンタクト１４２に対してゲートコンタクト１４０に印加される。ゲートコンタクト１４０に印加される負電圧バイアスは、２ＤＥＧ１１４のチャネル領域１２６内の電子の自由電荷キャリア密度が本質的にゼロであるように、充分に負である。例えば、チャネル領域１２６内の電子の自由電荷キャリア密度は、２ＤＥＧ１１４のアクセス領域１２８内の電子の自由電荷キャリア密度よりも少なくとも４桁小さい。ゲート１２４は、閾値未満にバイアスされていると言われる。チャネル領域１２６内の電子の自由電荷キャリア密度は本質的にゼロであるので、ドレインコンタクト１４４からＧａＮ ＦＥＴ１０２を介してソースコンタクト１４２に流れる電流は本質的にない（例えば、チャネル領域１２６の幅のミクロン当たり１０マイクロアンペア未満）。ＧａＮ ＦＥＴ１０２は、ゲート１２４が閾値未満にバイアスされているとき、オフ状態にある。
【0043】
ＧａＮ ＦＥＴ１０２の動作の間、ゲートコンタクト１４０に印加される電圧バイアスは、－１０ボルト～－０．１ボルトである閾値電位を超えて増加し、チャネル領域１２６に電子を蓄積させる。ゲート１２４は、閾値を超えてバイアスされていると言われる。ソースコンタクト１４２に対してドレインコンタクト１４４に正電圧バイアスを印加し、一方、ゲート１２４が閾値を上回ってバイアスされると、ドレインコンタクト１４４からＧａＮ ＦＥＴ１０２を介してソースコンタクト１４２に流れる電流となる。ＧａＮ ＦＥＴ１０２は、ゲート１２４が閾値を上回ってバイアスされているとき、オン状態にある。－１０ボルト～－０．１ボルトの閾値電位を有することは、有利にも、例えば、－５０ボルト～－２０ボルトの閾値電位を有するＧａＮ ＦＥＴに必要とされるドライバと比較して、ゲートコンタクト１４０にバイアス電圧を印加するためにより小さいドライバを使用することが可能になり得る。
【0044】
図２は上面図であり、図３は、例示の半導体デバイス２００の回路図であり、これは、本例ではＧａＮ ＦＥＴ２０２と呼ばれる、低閾値デプリーションモード窒化ガリウム電界効果トランジスタ２０２と、ＧａＮ ＦＥＴ２０２に直列に接続されたシリコン金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２４６とを含む。半導体デバイス２００は、任意選択で、ＧａＮ ＦＥＴ２０２及びＭＯＳＦＥＴ２４６に接続されるドライバ集積回路（ＩＣ）２４８を含み得る。図２に示されるように、半導体デバイス２００は、クワッドフラットパックノーリード（ＱＦＮ）パッケージ内にあってもよく、又は別のパッケージタイプでパッケージされてもよい。封止材２５０は、図３において、ＧａＮ ＦＥＴ２０２、ＭＯＳＦＥＴ２４６、及びドライバＩＣの上から取り除かれる。半導体デバイス２００は、図示しない外部構成要素への接続を提供する外部リード２５２を有する。ＧａＮ ＦＥＴ２０２のドレインコンタクト２４４が、ワイヤボンド２５４によって外部リード２５２のドレインリード２５２ａに接続される。ＧａＮ ＦＥＴ２０２のソースコンタクト２４２が、付加的なワイヤボンド２５４によって、ＭＯＳＦＥＴ２４６のドレイン端子２５６に接続される。ＭＯＳＦＥＴ２４６のソース端子２５８が、更なるワイヤボンド２５４によって、外部リード２５２のソースリード２５２ｂに接続される。この例では、ドライバＩＣ２４８は、ＧａＮ ＦＥＴ２０２のゲートコンタクト２４０に及びＭＯＳＦＥＴ２４６のゲート端子２６０に接続され得る。代替として、ＭＯＳＦＥＴ２４６のゲート端子２６０は、外部リード２５２のうちの１つに接続されてもよい。ドライバＩＣ２４８の入力端子２６２が、更なるワイヤボンド２５４によって、外部リード２５２の制御リード２５２ｃに接続される。
【0045】
ＧａＮ ＦＥＴ２０２は、図１Ｋに示されるような構造を有し、－１０ボルト～－０．５ボルトの閾値電位を有する。半導体デバイス２００の動作の間、ＭＯＳＦＥＴ２４６は、ＧａＮ ＦＥＴ２０２の閾値電位の大きさに対応するドレイン・ソース電位差で動作する。－１０ボルト～－０．５ボルトの閾値電位を有することで、－５０ボルト～－２０ボルトの閾値電位を有するＧａＮ ＦＥＴを有する同等の半導体デバイスと比較して、ＭＯＳＦＥＴ２４６のサイズを小さくすることが可能となる。一例として、ＭＯＳＦＥＴ２４６は、－３０ボルトの閾値電位を有するＧａＮ ＦＥＴに必要とされるＭＯＳＦＥＴよりも２～５倍小さくし得る。ＭＯＳＦＥＴ２４６のサイズを小さくすることは、有利にも半導体デバイス２００のコストを低くし得る。
【0046】
本記載の種々の実施例を上述してきたが、それらは単に例として提示したものであり、限定ではない。本記載の精神又は範囲から逸脱することなく、記載された実施例に対する多数の変更を本記載の記載に従って行うことができる。従って、本発明の幅及び範囲は、上述の実施例のいずれによっても限定されない。むしろ、説明の範囲は、以下の特許請求の範囲及びそれらの均等物に従って定義される。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図1I】
【図1J】
【図1K】
【図2】
【図3】
【国際調査報告】