ホーム > 特許ランキング > Ａｐｐｌｅ Ｉｎｃ．
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-14
(54)【発明の名称】低減された温度輝度感度を有するディスプレイ
(51)【国際特許分類】
G09G 3/3233 20160101AFI20231207BHJP
G09G 3/20 20060101ALI20231207BHJP
G09F 9/30 20060101ALI20231207BHJP
H10K 59/131 20230101ALI20231207BHJP
H10K 59/123 20230101ALI20231207BHJP
【ＦＩ】
G09G3/3233
G09G3/20 611H
G09G3/20 624B
G09G3/20 670L
G09G3/20 622D
G09G3/20 621M
G09F9/30 338
G09F9/30 365
H10K59/131
H10K59/123
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023534623
(86)(22)【出願日】2021-11-11
(85)【翻訳文提出日】2023-06-07
(86)【国際出願番号】 US2021058951
(87)【国際公開番号】W WO2022125260
(87)【国際公開日】2022-06-16
(31)【優先権主張番号】63/123,385
(32)【優先日】2020-12-09
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/501,530
(32)【優先日】2021-10-14
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】503260918
【氏名又は名称】アップル インコーポレイテッド
【氏名又は名称原語表記】Ａｐｐｌｅ Ｉｎｃ．
【住所又は居所原語表記】Ｏｎｅ Ａｐｐｌｅ Ｐａｒｋ Ｗａｙ，Ｃｕｐｅｒｔｉｎｏ， Ｃａｌｉｆｏｒｎｉａ ９５０１４， Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100139712
【弁理士】
【氏名又は名称】那須 威夫
(74)【代理人】
【識別番号】100121979
【弁理士】
【氏名又は名称】岩崎 吉信
(72)【発明者】
【氏名】小野 晋也
(72)【発明者】
【氏名】リン チン－ウェイ
(72)【発明者】
【氏名】リー ジノ
(72)【発明者】
【氏名】リン チュン－チー
(72)【発明者】
【氏名】チェン チェン－ミン
【テーマコード（参考）】
3K107
5C080
5C094
5C380
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC33
3K107CC34
3K107DD39
3K107DD44Z
3K107EE04
3K107HH05
5C080AA06
5C080BB05
5C080CC03
5C080DD20
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C094AA21
5C094BA03
5C094BA27
5C094CA19
5C094DB01
5C094DB04
5C094FB02
5C094FB14
5C094HA03
5C094HA08
5C380AA01
5C380AB06
5C380AB23
5C380AB28
5C380AB34
5C380AB46
5C380AC08
5C380AC11
5C380BA38
5C380BA39
5C380BA42
5C380CB31
5C380CC07
5C380CC09
5C380CC26
5C380CC27
5C380CC33
5C380CC39
5C380CC77
5C380DA47
(57)【要約】
ディスプレイは、画素のアレイを含み得る。アレイ内の各画素は、駆動トランジスタに結合された有機発光ダイオードと、データローディングトランジスタと、データ電荷を蓄積するための第１のキャパシタと、第２のキャパシタと、を含む。データプログラミングフェーズ中、データローディングトランジスタは、データ値を第１のキャパシタ上にロードするように活性化され得る。データプログラミングフェーズ後、第２のキャパシタは、画素に対する閾値電圧サンプリング時間を拡張する、より低い電圧を受け取るように構成され得る。このように構成して動作させることで、ディスプレイの温度輝度感度を低減することができる。
【特許請求の範囲】
【請求項1】
ディスプレイであって、ゲートドライバ回路と、
前記ゲートドライバ回路に結合された複数の画素であって、前記複数の画素のうちの少なくとも１つの画素が、
ゲート端子、第１のソース－ドレイン端子、及び第２のソース－ドレイン端子を有する駆動トランジスタと、
前記駆動トランジスタの前記第１のソース－ドレイン端子に結合された第１のソース－ドレイン端子、前記駆動トランジスタの前記ゲート端子に結合された第２のソース－ドレイン端子、及び前記ゲートドライバ回路から第１の走査信号を受信するように構成されたゲート端子を有する、ゲート－ドレイントランジスタと、
前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１の電極を有し、かつ電源線に結合された第２の電極を有する、発光ダイオードと、
前記駆動トランジスタの前記ゲート端子に結合された第１の端子を有し、かつ前記発光ダイオードの前記第１の電極に結合された第２の端子を有する、ストレージキャパシタと、
データ線に結合された第１のソース－ドレイン端子、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第２のソース－ドレイン端子、及び前記ゲートドライバ回路から第２の走査信号を受信するように構成されたゲート端子を有するデータローディングトランジスタであって、前記ゲートドライバ回路が、前記第１の走査信号がアサートされている間に前記第２の走査信号をデアサートするように構成されており、前記駆動トランジスタのゲート－ソース電圧が、前記ストレージキャパシタを放電させることによって前記第２の走査信号のデアサート後に減少される、データローディングトランジスタと、
を含む、複数の画素と、
を備える、ディスプレイ。
【請求項2】
前記少なくとも１つの画素が、追加の電源線に結合された第１のソース－ドレイン端子を有し、かつ前記駆動トランジスタの前記第１のソース－ドレイン端子に結合された第２のソース－ドレイン端子を有する、第１の発光トランジスタと、
前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子を有し、かつ前記発光ダイオードの前記第１の電極に結合された第２のソース－ドレイン端子を有する、第２の発光トランジスタと、
前記第１のキャパシタの前記第２の端子に結合された第１のソース－ドレイン端子を有し、かつ電圧線に結合された第２のソース－ドレイン端子を有する、初期化トランジスタと、
を更に含む、請求項１に記載のディスプレイ。
【請求項3】
前記少なくとも１つの画素が、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１の端子を有し、かつ前記ゲートドライバ回路から制御信号を受信するように構成された第２の端子を有する、追加のキャパシタ
を更に含む、請求項１に記載のディスプレイ。
【請求項4】
第１の電源電圧が、前記電源線に供給され、前記第１の電源電圧よりも大きい第２の電源電圧が、前記追加の電源線に供給される、請求項３に記載のディスプレイ。
【請求項5】
前記第２の走査信号が、前記ゲートドライバ回路内の第１のゲートドライバを使用して生成され、前記制御信号が、前記ゲートドライバ回路内の、前記第１のゲートドライバとは異なる第２のゲートドライバを使用して生成される、
請求項３に記載のディスプレイ。
【請求項6】
前記少なくとも１つの画素が、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１の端子を有し、かつ前記第２の走査信号を受信するように構成された第２の端子を有する、追加のキャパシタ
を更に含む、請求項１に記載のディスプレイ。
【請求項7】
前記データローディングトランジスタ及び前記駆動トランジスタが、同じチャネルタイプを有する、請求項６に記載のディスプレイ。
【請求項8】
前記データローディングトランジスタが、第１の行線を介して前記第２の走査信号を受信するように構成されており、前記追加のキャパシタが、前記第１の行線とは異なる第２の行線を介して前記第２の走査信号を受信するように構成されている、
請求項６に記載のディスプレイ。
【請求項9】
前記第１の行線及び前記第２の行線が、前記複数の画素の周辺領域において接続されている、請求項８に記載のディスプレイ。
【請求項10】
前記データローディングトランジスタが、行線を介して前記第２の走査信号を受信するように構成されており、前記追加のキャパシタが、前記行線を介して前記第２の走査信号を受信するように構成されている、
請求項６に記載のディスプレイ。
【請求項11】
前記少なくとも１つの画素が、少なくとも３つの半導体酸化物トランジスタと、３つのｐ型シリコントランジスタと、を含む、請求項１に記載のディスプレイ。
【請求項12】
前記少なくとも１つの画素が、少なくとも４つの半導体酸化物トランジスタと、２つのｐ型シリコントランジスタと、を含む、請求項１に記載のディスプレイ。
【請求項13】
前記少なくとも１つの画素が、少なくとも５つの半導体酸化物トランジスタと、１つのｐ型シリコントランジスタと、を含む、請求項１に記載のディスプレイ。
【請求項14】
前記少なくとも１つの画素が、少なくとも６つの半導体酸化物トランジスタを含み、シリコントランジスタを含まない、請求項１に記載のディスプレイ。
【請求項15】
前記少なくとも１つの画素が、半導体酸化物トランジスタのみを含み、シリコントランジスタを含まない、請求項１に記載のディスプレイ。
【請求項16】
前記少なくとも１つの画素が、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、前記発光ダイオードの前記第１の電極に結合された第２のソース－ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、発光トランジスタと、
前記発光ダイオードの前記第１の電極に結合された第１のソース－ドレイン端子、電圧線に結合された第２のソース－ドレイン端子、及び前記発光信号を受信するように構成されたゲート端子を有する、初期化トランジスタと、
を更に含む、請求項１に記載のディスプレイ。
【請求項17】
前記少なくとも１つの画素が、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、前記発光ダイオードの前記第１の電極に結合された第２のソース－ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、発光トランジスタと、
前記発光ダイオードの前記第１の電極に結合された第１のソース－ドレイン端子、電圧線に結合された第２のソース－ドレイン端子、及び前記発光信号の反転バージョンを受信するように構成されたゲート端子を有する、初期化トランジスタと、
を更に含む、請求項１に記載のディスプレイ。
【請求項18】
発光ダイオードと、前記発光ダイオードと直列に結合された駆動トランジスタと、前記駆動トランジスタのゲート端子とドレイン端子との間に結合されたゲート－ドレイントランジスタと、データローディングトランジスタと、前記駆動トランジスタの前記ゲート端子に結合されたストレージキャパシタと、を有する表示画素を動作させる方法であって、データプログラミング及び閾値電圧サンプリングフェーズ中に、前記ゲート－ドレイントランジスタが活性化されている間に前記データローディングトランジスタを使用してデータを前記表示画素内にロードすることと、
前記ゲート－ドレイントランジスタが活性化されている間に前記データローディングトランジスタを非活性化することと、
前記データローディングトランジスタを非活性化した後に、前記ストレージキャパシタを放電させることによって前記駆動トランジスタのゲート－ソース電圧を低減することと、
を含む、方法。
【請求項19】
前記表示画素が、前記駆動トランジスタに直接結合された追加のキャパシタを更に含み、前記方法が、
前記データローディングトランジスタを非活性化した後に、制御信号を前記追加のキャパシタに印加して前記ストレージキャパシタを放電させること
を更に含む、請求項１８に記載の方法。
【請求項20】
前記制御信号を前記追加のキャパシタに印加することが、前記制御信号を低減して前記ストレージキャパシタを放電させることを含む、請求項１８に記載の方法。
【請求項21】
データプログラミング及び閾値電圧サンプリングフェーズの前に、前記ゲート－ドレイントランジスタが非活性化されている間に前記データローディングトランジスタを活性化することによって、オンバイアスストレス動作を実行すること、を更に含む、請求項１８に記載の方法。
【請求項22】
表示画素であって、基板と、
前記基板の上に形成され、かつ駆動トランジスタ用の活性領域を形成する、半導体酸化物層であって、前記駆動トランジスタが、第１のソース－ドレイン端子、第２のソース－ドレイン端子、及びゲート端子を有する、半導体酸化物層と、
前記半導体酸化物層の上に形成された第１の金属層であって、前記駆動トランジスタの前記ゲート端子及び第１のキャパシタの下部端子を形成する部分を有する、第１の金属層と、
前記第１の金属層の上に形成された第２の金属層であって、前記第１のキャパシタの上部端子を形成する部分を有し、前記駆動トランジスタの前記第２のソース－ドレイン端子が、第２のキャパシタに結合されており、前記第２のキャパシタが、ゲートドライバ信号を受信するように構成されている、第２の金属層と、
を含む、表示画素。
【請求項23】
前記第２のキャパシタが、前記第１の金属層の別の部分から形成された下部端子を有し、かつ前記第２の金属層の別の部分から形成された上部端子を有する、請求項２２に記載の表示画素。
【請求項24】
前記第２の金属層の上に形成されたソース－ドレイン金属ルーティング層であって、前記第２のキャパシタが、前記第２の金属層の別の部分から形成された下部端子を有し、かつ前記ソース－ドレイン金属ルーティング層の一部から形成された上部端子を有する、ソース－ドレイン金属ルーティング層を更に含む、請求項２２に記載の表示画素。
【請求項25】
前記基板と前記半導体酸化物層との間に形成された第３の金属層であって、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された、第３の金属層を更に含む、請求項２２に記載の表示画素。
【請求項26】
前記第２の金属層の上に形成されたソース－ドレイン金属ルーティング層であって、前記第２のキャパシタが、前記第２の金属層の別の部分から形成された下部端子を有し、かつ前記ソース－ドレイン金属ルーティング層の一部から形成された上部端子を有する、ソース－ドレイン金属ルーティング層を更に含む、請求項２５に記載の表示画素。
【請求項27】
前記第２のキャパシタが、前記第３の金属層の一部から形成された下部端子を有し、かつ前記第１の金属層の別の部分から形成された上部端子を有する、請求項２５に記載の表示画素。
【発明の詳細な説明】
【技術分野】
【0001】
これは、概して、ディスプレイを有する電子デバイスに関し、より詳細には、有機発光ダイオード（ＯＬＥＤ）ディスプレイなどのディスプレイ用のディスプレイドライバ回路に関する。
（関連出願の相互参照）
本出願は、２０２１年１０月１４日に出願された米国特許出願第１７／５０１，５３０号、及び２０２０年１２月９日に出願された米国仮特許出願第６３／１２３，３８５号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。
（関連出願の相互参照）
本出願は、２０２１年１０月１４日に出願された米国特許出願第１７／５０１，５３０号、及び２０２０年１２月９日に出願された米国仮特許出願第６３／１２３，３８５号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。
【背景技術】
【0002】
電子デバイスは、多くの場合、ディスプレイを含む。例えば、携帯電話及びポータブルコンピュータは、ユーザに画像コンテンツを提示するためのディスプレイを含む。ＯＬＥＤディスプレイは、発光ダイオードに基づく表示画素のアレイを有する。このタイプのディスプレイにおいて、各表示画素は、発光ダイオード、及び発光ダイオードを発光させるデータ信号の印加を制御するための関連する薄膜トランジスタを含む。電子デバイス用の満足のいくＯＬＥＤディスプレイを設計することは困難であり得る。
【発明の概要】
【0003】
電子デバイスが、表示画素のアレイを有するディスプレイを含んでもよい。表示画素は、有機発光ダイオード表示画素であってもよい。各表示画素は、少なくとも、発光する有機発光ダイオード（ＯＬＥＤ）、及び画素の動作を制御するための関連する薄膜トランジスタを含むことができる。
【0004】
いくつかの実施形態によれば、ゲートドライバ回路、及びゲートドライバ回路に結合された複数の画素を含むディスプレイが提供される。画素のうちの少なくとも１つは、ゲート端子、第１のソース－ドレイン端子、及び第２のソース－ドレイン端子を有する駆動トランジスタと、駆動トランジスタの第２のソース－ドレイン端子に結合されたアノードを有する発光ダイオードと、駆動トランジスタのゲート端子に結合された第１の端子を有し、かつアノードに結合された第２の端子を有する、第１のキャパシタと、駆動トランジスタの第２のソース－ドレイン端子に結合された第１の端子を有し、かつゲートドライバ回路から制御信号を受信するように構成された第２の端子を有する、第２のキャパシタと、を含むことができる。ゲートドライバ回路は、データプログラミング動作時又はその後に制御信号をローに駆動して、画素用の閾値電圧サンプリング時間を拡張することができる。
【0005】
画素は、駆動トランジスタのゲート端子と第１のソース－ドレイン端子との間に結合されたゲート－ドレイントランジスタと、駆動トランジスタの第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子を有し、かつデータ線に結合された第２のソース－ドレイン端子を有する、データローディングトランジスタと、正電源線に結合された第１のソース－ドレイン端子を有し、かつ駆動トランジスタの第１のソース－ドレイン端子に結合された第２のソース－ドレイン端子を有する、第１の発光トランジスタと、駆動トランジスタの第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子を有し、かつアノードに結合された第２のソース－ドレイン端子を有する、第２の発光トランジスタと、アノードに結合された第１のソース－ドレイン端子を有し、かつ電圧線に結合された第２のソース－ドレイン端子を有する、初期化トランジスタと、を更に含むことができる。
【0006】
いくつかの実施形態によれば、表示画素を動作させる方法が提供される。表示画素は、発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタと、駆動トランジスタのゲート端子とドレイン端子との間に結合されたゲート－ドレイントランジスタと、データローディングトランジスタと、駆動トランジスタのゲート端子に結合された第１のキャパシタと、駆動トランジスタのソース端子に結合された第２のキャパシタと、を含むことができる。方法は、データプログラミング及び閾値電圧サンプリングフェーズ中に、ゲート－ドレイントランジスタが活性化されている間に、データローディングトランジスタを使用してデータを表示画素内にロードすることと、データローディングトランジスタを非活性化した後に、制御信号を第２のキャパシタに印加して第１のキャパシタを放電させることと、を含むことができる。制御信号は、画素アレイの周辺に形成されたゲートドライバを使用して生成することができる。制御信号は、任意選択的に、データローディングトランジスタのゲート端子にルーティングされてもよい。方法は、ゲート－ドレイントランジスタが非活性化されている間にデータローディングトランジスタを活性化することによって、データプログラミング及び閾値電圧サンプリングフェーズの前に、オンバイアスストレス動作を実行することを更に含むことができる。
【0007】
いくつかの実施形態によれば、ディスプレイが提供され、ディスプレイは、基板と、基板の上に形成され、かつ駆動トランジスタ用の活性領域を形成する、半導体酸化物層であって、駆動トランジスタが、第１のソース－ドレイン端子、第２のソース－ドレイン端子、及びゲート端子を有する、半導体酸化物層と、半導体酸化物層の上に形成された第１の金属層であって、駆動トランジスタのゲート端子及び第１のキャパシタの下部端子を形成する部分を有する、第１の金属層と、第１の金属層の上に形成された第２の金属層であって、第１のキャパシタの上部端子を形成する部分を有する、第２の金属層と、を含み、駆動トランジスタの第２のソース－ドレイン端子が第２のキャパシタに結合され、第２のキャパシタがゲートドライバ信号を受信するように構成されている。
【0008】
第２のキャパシタは、第１の金属層の別の部分から形成された下部端子を有することができ、かつ第２の金属層の別の部分から形成された上部端子を有することができる。表示画素はまた、第２の金属層の上に形成されたソース－ドレイン金属ルーティング層、及び任意選択的に、基板と半導体酸化物層との間に形成された第３の金属層を含むことができる。第３の金属層は、駆動トランジスタの第２のソース－ドレイン端子に結合することができる。第２のキャパシタは、第３の金属層、第１の金属層、又は第２の金属層の一部から形成された下部端子を有することができ、かつ第１の金属層、第２の金属層、又はソース－ドレイン金属ルーティング層の一部から形成された上部端子を有することができる。
【図面の簡単な説明】
【0009】
【図1】いくつかの実施形態による、ディスプレイを有する例示的な電子デバイスの図である。
【図2】いくつかの実施形態による、有機発光ダイオード表示画素のアレイを有する例示的なディスプレイの図である。
【図3】いくつかの実施形態による、閾値電圧サンプリングフェーズ中のサンプリング電流経路を示す図である。
【図4A】いくつかの実施形態による、表示画素駆動トランジスタのゲート－ソース電圧がどのように変化し得るかを示すタイミング図である。
【図4B】いくつかの実施形態による、サンプリング電流がどのように変化し得るかを示すタイミング図である。
【図5】いくつかの実施形態による、異なるサンプリング電流レベルにおける温度輝度感度プロファイルを示す図である。
【図6A】いくつかの実施形態による、温度輝度感度を低減するように構成された例示的な表示画素の回路図である。
【図6B】いくつかの実施形態による、データプログラミング及び閾値電圧サンプリングフェーズ、並びに拡張閾値電圧サンプリングフェーズを示すタイミング図である。
【図7A】いくつかの実施形態による、別個の周辺ゲートドライバを使用して駆動される、データローディングトランジスタ及び閾値電圧サンプリング拡張キャパシタを有する、例示的な表示画素の回路図である。
【図7B】いくつかの実施形態による、共有の周辺ゲートドライバを使用して駆動される、データローディングトランジスタ及び閾値電圧サンプリング拡張キャパシタを有する、例示的な表示画素の回路図である。
【図7C】いくつかの実施形態による、画素内に接続されて周辺ゲートドライバを使用して駆動される、データローディングトランジスタ及び閾値電圧サンプリング拡張キャパシタを有する、例示的な表示画素の回路図である。
【図8A】いくつかの実施形態による、少なくとも３つの半導体酸化物トランジスタを有する、例示的な表示画素の回路図である。
【図9A】いくつかの実施形態による、少なくとも４つの半導体酸化物トランジスタを有する、例示的な表示画素の回路図である。
【図10A】いくつかの実施形態による、データローディングトランジスタ及び閾値電圧サンプリング拡張キャパシタを短絡させた、例示的な表示画素の回路図である。
【図10B】いくつかの実施形態による、拡張閾値電圧サンプリングフェーズを実行するように動作可能な、例示的な表示画素の回路図である。
【図11A】いくつかの実施形態による、少なくとも５つの半導体酸化物トランジスタを有する、例示的な表示画素の回路図である。
【図12A】いくつかの実施形態による、少なくとも６つの半導体酸化物トランジスタを有する、例示的な表示画素の回路図である。
【図13A】いくつかの実施形態による、周辺ゲートドライバを使用して別個に駆動される、データローディングトランジスタ及び閾値電圧サンプリング拡張キャパシタを有する、例示的な表示画素の回路図である。
【図14A】いくつかの実施形態による、少なくとも駆動トランジスタ、ストレージキャパシタ、及び閾値電圧サンプリング拡張キャパシタを示す、ディスプレイ積層体の断面側面図である。
【図14B】いくつかの実施形態による、少なくとも駆動トランジスタ、ストレージキャパシタ、及び閾値電圧サンプリング拡張キャパシタを示す、ディスプレイ積層体の断面側面図である。
【図14C】いくつかの実施形態による、少なくとも駆動トランジスタ、ストレージキャパシタ、及び閾値電圧サンプリング拡張キャパシタを示す、ディスプレイ積層体の断面側面図である。
【図14D】いくつかの実施形態による、少なくとも駆動トランジスタ、ストレージキャパシタ、及び閾値電圧サンプリング拡張キャパシタを示す、ディスプレイ積層体の断面側面図である。
【図14E】いくつかの実施形態による、少なくとも駆動トランジスタ、ストレージキャパシタ、及び閾値電圧サンプリング拡張キャパシタを示す、ディスプレイ積層体の断面側面図である。
【図15A】いくつかの実施形態による、共通カソード端子を有する発光ダイオードに結合されたｐ型駆動トランジスタを有する、例示的な表示画素の回路図である。
【図15B】いくつかの実施形態による、共通カソード端子を有する発光ダイオードに結合されたｐ型駆動トランジスタを有する、例示的な表示画素の回路図である。
【図16A】いくつかの実施形態による、共通アノード端子を有する発光ダイオードに結合されたｎ型駆動トランジスタを有する、例示的な表示画素の回路図である。
【図16B】いくつかの実施形態による、共通アノード端子を有する発光ダイオードに結合されたｎ型駆動トランジスタを有する、例示的な表示画素の回路図である。
【図17】いくつかの実施形態による、共通アノード端子を有する発光ダイオードに結合されたｐ型駆動トランジスタを有する、例示的な表示画素の回路図である。
【発明を実施するための形態】
【0010】
ディスプレイを備え得るタイプの例示的な電子デバイスを、図１に示す。図１に示されるように、電子デバイス１０は、制御回路１６を有することができる。制御回路１６は、デバイス１０の動作をサポートするための記憶及び処理回路を含み得る。記憶及び処理回路は、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、フラッシュメモリ、又は、ソリッドステートドライブを形成するように構成されている他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的ランダムアクセスメモリ）などの記憶装置を含み得る。制御回路１６内の処理回路は、デバイス１０の動作を制御するために使用することができる。処理回路は、１つ以上のマイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、オーディオチップ、特定用途向け集積回路などに基づいてもよい。
【0011】
入出力デバイス１２などのデバイス１０内の入出力回路系を使用して、データをデバイス１０へ供給することを可能にしてもよく、データをデバイス１０から外部デバイスへ提供することを可能にしてもよい。入出力デバイス１２は、ボタン、ジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、音源、振動器、カメラ、センサ、発光ダイオード、及び他の状態インジケータ、データポートなどを含むことができる。ユーザは、入出力デバイス１２を介してコマンドを供給することによってデバイス１０の動作を制御することができ、入出力デバイス１２の出力リソースを使用して、デバイス１０から状態情報及び他の出力を受信することができる。
【0012】
入出力デバイス１２は、ディスプレイ１４などの１つ以上のディスプレイを含み得る。ディスプレイ１４は、ユーザからのタッチ入力を収集するためのタッチセンサを含むタッチスクリーンディスプレイであってもよく、又はディスプレイ１４はタッチ感応性でなくてもよい。ディスプレイ１４のためのタッチセンサは、静電容量式タッチセンサ電極のアレイ、音響タッチセンサ構造体、抵抗性タッチ構成要素、力ベースのタッチセンサ構造体、光ベースのタッチセンサ、又は他の好適なタッチセンサ装置に基づいてもよい。
【0013】
制御回路系１６は、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス１０上で実行するために使用されてもよい。デバイス１０の動作中、制御回路１６上で実行されているソフトウェアは、ディスプレイ１４内の画素のアレイを使用して、ディスプレイ１４上に画像を表示することができる。デバイス１０は、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、ディスプレイ、携帯電話、メディアプレーヤ、腕時計デバイス若しくは他のウェアラブル電子機器、又は他の好適な電子デバイスであってもよい。
【0014】
ディスプレイ１４は、有機発光ダイオードディスプレイであってもよく、又は他のタイプのディスプレイ技術に基づくディスプレイであってもよい。ディスプレイ１４が有機発光ダイオード（ＯＬＥＤ）ディスプレイである構成が、一例として本明細書で説明される場合がある。しかしながら、これは、単に例示に過ぎない。必要に応じて、デバイス１０において任意の好適なタイプのディスプレイが使用されてもよい。
【0015】
ディスプレイ１４は矩形の形状を有してもよく（すなわち、ディスプレイ１４は、矩形のフットプリントと、その矩形のフットプリントの周囲に延びている矩形の周縁部を有し得る）、又は他の好適な形状を有してもよい。ディスプレイ１４は平らであってもよく、又は湾曲した外形を有してもよい。
【0016】
ディスプレイ１４の一部分の上面図を、図２に示す。図２に示されるように、ディスプレイ１４は、基板３６上に形成された画素２２のアレイを有してもよい。基板３６は、ガラス、金属、プラスチック、セラミック、磁器、又は他の基板材料から形成されてもよい。画素２２は、（データ信号線、列線などと呼ばれることもある）データ線Ｄなどの信号経路を介してデータ信号を受信することができ、（ゲート線、走査線、発光制御線、行線などと呼ばれることもある）水平制御線Ｇなどの制御信号経路を介して、１つ以上の制御信号を受信することができる。ディスプレイ１４内には、任意の好適な数（例えば、数十以上、数百以上、又は数千以上）の、画素２２の行及び列が存在し得る。
【0017】
各画素２２は、薄膜トランジスタ２８及び薄膜キャパシタなどの薄膜トランジスタ回路から形成された画素制御回路の制御下で光２４を発光する、発光ダイオード２６を有してもよい。薄膜トランジスタ２８は、ポリシリコン薄膜トランジスタ、インジウム亜鉛ガリウム酸化物トランジスタなどの半導体酸化物薄膜トランジスタ、又は他の半導体から形成された薄膜トランジスタであってもよい。画素２２は、カラー画像を表示する能力をディスプレイ１４に提供するために異なる色（例えば、赤色、緑色、及び青色）の発光ダイオードを含んでもよい。
【0018】
ディスプレイドライバ回路系３０を使用して、画素２２の動作を制御してもよい。ディスプレイドライバ回路３０は、集積回路、薄膜トランジスタ回路、又は他の好適な電子回路から形成することができる。図２のディスプレイドライバ回路３０は、経路３２を介して、図１の制御回路１６などのシステム制御回路と通信するための通信回路を含み得る。経路３２は、フレキシブルプリント回路上のトレース、又は他のケーブルから形成することができる。動作中、制御回路（例えば、図１の制御回路１６）は、ディスプレイ１４上に表示される画像についての情報を、回路３０に供給することができる。
【0019】
表示画素２２上に画像を表示するために、ディスプレイドライバ回路３０は、クロック信号及び他の制御信号を経路３８を介してゲートドライバ回路３４などの補助ディスプレイドライバ回路に発行しながら、画像データをデータ線Ｄ（例えば、画素２２の列を走り下るデータ線）に供給することができる。必要に応じて、ディスプレイドライバ回路３０はまた、クロック信号及び他の制御信号をディスプレイ１４の反対側のエッジ上のゲートドライバ回路３４に供給することができる（例えば、ゲートドライバ回路は、表示画素アレイの２つ以上の側部上に形成されてもよい）。
【0020】
（水平線制御回路又は行ドライバ回路と呼ばれることもある）ゲートドライバ回路３４は、集積回路の一部として実装することができ、及び／又は薄膜トランジスタ回路を使用して実装され得る。ディスプレイ１４内の水平／行制御線Ｇは、ゲート線信号（走査線制御信号）、発光有効化制御信号、及び／又は各行の画素を制御するための他の水平制御信号を搬送することができる。画素２２の行ごとに任意の好適な数の水平制御信号（例えば、１つ以上の行制御線、２つ以上の行制御線、３つ以上の行制御線、４つ以上の行制御線、５つ以上の行制御線など）が存在してもよい。
【0021】
図３は、表示画素２２の一部分を示す図である。図３に示されるように、画素２２は、少なくとも、トランジスタＴｄｒｉｖｅなどの駆動トランジスタ、キャパシタＣｓｔなどのストレージキャパシタ、スイッチＴｇｄなどの第１のスイッチ、及びスイッチＴｄａｔａなどの第２のスイッチを含むことができる。駆動トランジスタＴｄｒｉｖｅは、駆動電流をダイオード２６（図２を参照）に供給するように構成され、ゲート（Ｇ）端子、ドレイン（Ｄ）端子、及びソース（Ｓ）端子を有する。トランジスタの電流導電端子を説明するために使用される「ソース」及び「ドレイン」端子という用語は、時には相互交換可能であり、本明細書では「ソース－ドレイン」端子と呼ばれ得る。ストレージキャパシタＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合されてもよい。スイッチＴｇｄ（例えば、ｎ型半導体酸化物トランジスタ、ｎ型シリコントランジスタ、又はｐ型シリコントランジスタなどの薄膜トランジスタ）は、トランジスタＴｄｒｉｖｅのドレイン端子とゲート端子との間に結合され、したがって、ゲート－ドレイントランジスタと呼ばれることもある。スイッチＴｄａｔａ（例えば、ｎ型半導体酸化物トランジスタ、ｎ型シリコントランジスタ、又はｐ型シリコントランジスタなどの薄膜トランジスタ）は、トランジスタＴｄｒｉｖｅのソース端子とデータ線Ｄとの間に結合され、したがって、データローディングトランジスタと呼ばれることもある。
【0022】
実際には、画素２２は、プロセス、電圧、及び温度（ＰＶＴ）の変化の影響を受ける場合がある。そのような変化に起因して、異なる表示画素２２間でトランジスタの閾値電圧が変化する可能性がある。駆動トランジスタの閾値電圧における変化により、異なる表示画素２２に所望の画像にマッチしない光量を生成させる可能性がある。閾値電圧変化を軽減するための取り組みでは、図３に示されるタイプの表示画素２２は、画素内閾値電圧（Ｖｔｈ）補償をサポートするように動作可能であってもよい。画素内Ｖｔｈキャンセル動作と呼ばれることもある画素内閾値電圧補償動作は、一般に、少なくとも初期化フェーズ、データプログラミング及びＶｔｈサンプリングフェーズ、並びに発光フェーズを含むことができる。閾値電圧サンプリングフェーズの間、トランジスタＴｄｒｉｖｅの閾値電圧は、ストレージキャパシタＣｓｔを使用してサンプリングされ得る。その後、発光フェーズの間、トランジスタＴｄｒｉｖｅから発光ダイオード２６内に流れる発光電流は、サンプリングされたＶｔｈと相殺される期間を有する。結果として、発光電流は、駆動トランジスタの閾値電圧Ｖｔｈに依存せず、したがって、駆動トランジスタにおける任意のＶｔｈ変化の影響を受けないことになる。データプログラミング及びＶｔｈサンプリングフェーズの間、電流は、サンプリング電流経路Ｉｓａｍｐｌｅによって示されるように、スイッチＴｇｄ、トランジスタＴｄｒｉｖｅ、及びスイッチＴｄａｔａを通って流れることができる。
【0023】
図４Ａは、データプログラミング及びＶｔｈサンプリングフェーズ中に、トランジスタＴｄｒｉｖｅのゲート－ソース電圧Ｖｇｓがどのように変化し得るかを示すタイミング図である。図４Ａでの曲線５０によって示されるように、Ｖｇｓは、Ｖｔｈサンプリングフェーズの開始時（時間ｔ０）においてＶｇｓ（０）の初期電圧レベルを有することができ、閾値電圧レベルＶｔｈに向かって徐々に放電させることができる。実際には、Ｖｔｈサンプリングフェーズ用の期間は、多くの場合、行アクセス時間によって制約され、これは、Ｖｔｈがサンプリング時間ｔ＿ｓａｍｐｌｅにおいて比較的短い期間内にサンプリングされなければならないことを意味する。時間ｔ＿ｓａｍｐｌｅにおいてＶｔｈサンプリングフェーズを終了することにより、画素２２に、Ｖｔｈ超のΔＶである（ΔＶは、Ｖｔｈサンプリング残余量を表す）電圧をサンプリングさせることができる。一般に、Ｖｔｈサンプリング残余ΔＶを最小化することが望ましい。
【0024】
図４Ｂは、データプログラミング及びＶｔｈサンプリングフェーズ中に、トランジスタＴｄｒｉｖｅを流れる駆動電流がどのように変化し得るかを示すタイミング図である。図４Ｂでの曲線５２によって示されるように、駆動電流Ｉｄｓはまた、Ｖｔｈサンプリングフェーズの開始時において（時間ｔ０において）減少し始めることができる。時間ｔ＿ｓａｍｐｌｅにおいてＶｔｈサンプリングフェーズを終了することにより、駆動トランジスタを通って流れるＩｓａｍｐｌｅの最終電流レベルをもたらすことになる。
【0025】
サンプリング電流レベルＩｓａｍｐｌｅは、温度に対するディスプレイの感度に影響を及ぼし得る。図５は、異なるサンプリング電流レベルにおける（温度輝度感度対グレーレベルをプロットした）温度輝度感度プロファイルを示す図である。温度輝度感度は、所定の温度変化に対する輝度における変化に比例してもよい。一般に、温度に対するディスプレイの感度を最小化するために、温度輝度感度を可能な限り０に近く保持することが望ましい。
【0026】
図５Ａに示されるように、曲線６０は、第１のＩｓａｍｐｌｅレベルを有する画素に対する温度輝度感度プロファイルをプロットしているが、曲線６２は、第１のＩｓａｍｐｌｅレベルよりも低い第２のＩｓａｍｐｌｅレベルを有する画素に対する温度輝度感度プロファイルをプロットしている。特に、より低いグレーレベルにおいて、曲線６２は、温度輝度感度レベルＳ１を有する曲線６０よりも０に近い温度輝度感度レベルＳ２を有する。より低いグレーレベルにおいて導入されるより大きな負の温度輝度感度は、人間の目に見えるディスプレイ不均一性をもたらす可能性がある。したがって、より低いＩｓａｍｐｌｅレベルにおいて画素を動作させることは、温度輝度感度を低減することによってディスプレイに技術的改善を提供するのに役立ち得る。例えば、低温でＴｄｒｉｖｅを通るドレイン電流の絶対値を１ｐＡから１０ｐＡまで変化させるために必要となるＴｄｒｉｖｅのゲートにおける電圧スイングは、高温でのそれよりも大きい。図４Ｂに戻って参照すると、Ｉｓａｍｐｌｅを低減することは、サンプリング時間ｔ＿ｓａｍｐｌｅを増加させるか又は押し出すことを必要とする。しかしながら、従来の表示画素アーキテクチャでは、Ｖｔｈサンプリング持続時間は、データプログラミング期間の持続時間によって制限される（すなわち、データプログラミング期間は通常、ディスプレイの性能要件によって設定される１行時間に制限される）。
【0027】
一実施形態によれば、図６Ａは、閾値電圧サンプリング期間をデータプログラミングフェーズを超えて拡張することによって温度輝度感度を低減するように構成された、例示的な表示画素２２の回路図である。図６Ａに示されるように、表示画素２２は、有機発光ダイオード２６などの発光素子と、ストレージキャパシタＣｓｔなどのキャパシタと、駆動トランジスタＴｄｒｉｖｅ、ゲート－ドレイントランジスタＴｇｄ、データローディングスイッチ（トランジスタ）Ｔｄａｔａ、初期化スイッチ（トランジスタ）Ｔｉｎｉ、及び発光スイッチ（トランジスタ）Ｔｅｍ１及びＴｅｍ２などの薄膜トランジスタと、を含むことができる。Ｔｄｒｉｖｅ、Ｔｇｄ、Ｔｄａｔａ、Ｔｉｎｉ、Ｔｅｍ１、及びＴｅｍ２などの画素２２内のトランジスタ／スイッチの少なくとも一部又は全部は、半導体酸化物トランジスタである。半導体酸化物トランジスタは、半導体酸化物材料（例えば、インジウムガリウム亜鉛酸化物すなわちＩＧＺＯ、インジウムスズ亜鉛酸化物すなわちＩＴＺＯ、インジウムガリウムスズ亜鉛酸化物すなわちＩＧＴＺＯ、インジウムスズ酸化物すなわちＩＴＯ、又は他の半導体酸化物材料）から形成されたチャネル領域を有する薄膜トランジスタとして定義され、一般に、ｎ型（ｎチャネル）トランジスタと見なされる。
【0028】
半導体酸化物トランジスタは、シリコントランジスタ（すなわち、ＬＴＰＳ又は低温ポリシリコンと呼ばれることもある低温プロセスを使用して堆積されたポリシリコンチャネル領域を有するトランジスタ）とは著しく異なる。半導体酸化物トランジスタは、シリコントランジスタよりも漏れが低いため、トランジスタの少なくとも一部を画素２２内に実装することにより、（例えば、電流がゲート端子又は駆動トランジスタＴｄｒｉｖｅから漏れ出すのを防止することによって）フリッカを低減するのに役立ち得る。
【0029】
必要に応じて、画素２２内のトランジスタの少なくとも一部は、画素２２が半導体酸化物トランジスタとシリコントランジスタ（例えば、ｎ型ＬＴＰＳトランジスタ又はｐ型ＬＴＰＳトランジスタ）との組み合わせを含むハイブリッド構成を有するように、シリコントランジスタとして実装されてもよい。更に他の好適な実施形態では、画素２２は、ダイオード２６のアノード（Ａ）端子をリセットするように構成された１つ以上のアノードリセットトランジスタを含むことができる。別の例として、表示画素２２は、初期化電圧又は基準電圧を画素２２内の内部ノードに印加するための１つ以上の初期化トランジスタを更に含むことができる。別の例として、表示画素２２は、画素２２の性能又は動作を改善する１つ以上のバイアス電圧を印加するための追加のスイッチングトランジスタ（例えば、１つ以上の追加の半導体酸化物トランジスタ又はシリコントランジスタ）を更に含むことができる。
【0030】
駆動トランジスタＴｄｒｉｖｅは、ゲート端子Ｇ、（第１のソース－ドレイン端子と呼ばれることもある）ドレイン端子Ｄ、及び（第２のソース－ドレイン端子と呼ばれることもある）ソース端子Ｓを有する。駆動トランジスタＴｄｒｉｖｅ、発光制御トランジスタＴｅｍ１及びＴｅｍ２、並びに発光ダイオード２６は、正電源線６００と接地電源線６０２との間に直列に接続される。発光トランジスタＴｅｍ１は、第１の発光制御信号ＥＭ１を受信するように構成されたゲート端子を有するが、発光トランジスタＴｅｍ２は、第２の発光制御信号ＥＭ２を受信するように構成されたゲート端子を有する。トランジスタＴｅｍ１及びＴｅｍ２が２つの異なる発光信号を受信するこの例は、単なる例示に過ぎない。他の例として、トランジスタＴｅｍ１及びＴｅｍ２は、同じ発光制御信号を受信することができる。
【0031】
正電源電圧ＶＤＤＥＬは、正電源端子６００に供給されてもよく、接地電源電圧ＶＳＳＥＬは、接地電源端子６０２に供給されてもよい。正電源電圧ＶＤＤは、３Ｖ、４Ｖ、５Ｖ、６Ｖ、７Ｖ、２～８Ｖ、６Ｖ超、８Ｖ超、１０Ｖ超、１２Ｖ超、６～１２Ｖ、１２～２０Ｖ、又は任意の好適な正電源電圧レベルであってもよい。接地電源電圧ＶＳＳＥＬは、０Ｖ、－１Ｖ、－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖ、－６Ｖ、－７Ｖ、２Ｖ未満、１Ｖ未満、０Ｖ未満、又は任意の好適な接地若しくは負電源電圧レベルであってもよい。発光動作中、信号ＥＭ１及びＥＭ２がアサートされてトランジスタＴｅｍ１及びＴｅｍ２をオンにし、これにより、電流が駆動トランジスタＴｄｒｉｖｅからダイオード２６まで流れることを可能にする。駆動トランジスタＴｄｒｉｖｅがオンにされる程度により、端子６００からダイオード２６を通って端子６０２まで流れる電流量を制御し、それによって表示画素２２からの発光量を制御する。
【0032】
図６Ａの例では、ストレージキャパシタＣｓｔは、駆動トランジスタＴｄｒｉｖｅのゲート端子とダイオード２６のアノード（Ａ）端子との間に結合されてもよい。トランジスタＴｇｄは、トランジスタＴｄｒｉｖｅのゲート端子に接続された第１のソース－ドレイン端子と、駆動トランジスタＴｄｒｉｖｅのドレイン端子に接続された第２のソース－ドレイン端子と、第１の走査制御信号ＳＣ１を受信するように構成されたゲート端子と、を有することができる。データローディングトランジスタＴｄａｔａは、トランジスタＴｄｒｉｖｅのソース端子に接続された第１のソース－ドレイン端子と、データ線に接続された第２のソース－ドレイン端子と、第２の走査制御信号ＳＣ２を受信するように構成されたゲート端子と、を有することができる。走査制御信号ＳＣ１、ＳＣ２、及びＳＣ３は、行制御線（図２の線Ｇを参照）を介して提供されてもよい。トランジスタＴｉｎｉは、ダイオード２６の（アノード電極と呼ばれることもある）アノード端子に接続された第１のソース－ドレイン端子と、初期化電圧線を介して初期化（基準）電圧Ｖｉｎｉを受信するように構成された第２のソース－ドレイン端子と、第３の走査制御信号ＳＣ３を受信するように構成されたゲート端子と、を有することができる。初期化電圧Ｖｉｎｉはまた、アノードリセット電圧Ｖａｒと呼ばれることもあり得る。ダイオード２６は、（共通電源線と呼ばれることもある）ＶＳＳＥＬ接地電源線６０２に結合された（カソード電極と呼ばれることもある）カソード端子を有する。
【0033】
特に、表示画素２２は、トランジスタＴｄｒｉｖｅのソース端子に結合された第１の端子、及び制御信号Ｘを受信するように構成された第２の端子を有するキャパシタＣｘなどのキャパシタを更に含むことができる。制御信号Ｘは、ゲートドライバ回路によって生成されてもよく、したがって、ゲートドライバ信号と呼ばれることもある。制御信号Ｘは、閾値電圧サンプリング時間をデータプログラミングフェーズを超えて拡張するように調整されてもよい。図６Ｂは、図６Ａに示されるタイプの表示画素２２の動作を示すタイミング図である。時間ｔ１において、走査信号ＳＣ１をアサート（ハイに駆動）して、トランジスタＴｇｄをオンに（活性化）することができる。時間ｔ２において、走査信号ＳＣ２をハイにパルス化して、データローディングトランジスタＴｄａｔａを一時的に活性化することができる。走査信号ＳＣ２が時間ｔ２からｔ３までハイである間、トランジスタＴｄａｔａは、データ線からのデータ信号を駆動トランジスタのソース端子Ｓにロードするように構成されている。トランジスタＴｄａｔａ及びＴｇｄの両方が活性化されるこの期間は、データプログラミング（ローディング）及びＶｔｈサンプリングフェーズと呼ばれることもある。駆動トランジスタのゲート－ソース電圧Ｖｇｓは、最初に時間ｔ２においてジャンプアップし、データプログラミング及びＶｔｈサンプリングフェーズ中にゆっくり放電することになる。
【0034】
時間ｔ３において、データローディングトランジスタＴｄａｔａはオフにされ（非活性化され）、これにより、データプログラミングフェーズを終了する。更なるアクションが行われない場合、キャパシタＣｓｔ上の電荷はどこにも放電されず、かつＶｔｈサンプリングフェーズも終了するため、Ｖｇｓはその現在値を保持することになる（電圧レベル７０を参照）。しかしながら、時間ｔ３において、信号Ｘは、第１の電圧レベルから、第１の電圧レベルよりも低い第２の電圧レベルまでトグルすることができる。このように信号Ｘを低下させることにより、最初に時間ｔ３においてＶｇｓを上昇させるが、次いで、駆動トランジスタを通してキャパシタＣｓｔからキャパシタＣｘまで電流を流れ始めさせることになる。ＣｓｔからＣｘまでのこの電流経路は、走査信号ＳＣ１がアサートされている限り、Ｖｇｓを減少させ続ける。たとえトランジスタＴｄａｔａがオフにされた後であっても電圧レベル７０を下回って減少し続けるＶｇｓは、キャパシタＣｓｔ上に保持された電圧が真のＶｔｈレベルにより近い値までそれ自体を更新又は放電し続け、それによってＶｔｈサンプリング残余値ΔＶを最小化するため、閾値電圧サンプリング時間を効果的に拡張する（図４Ａを参照）。
【0035】
たとえデータプログラミングフェーズが終了した後であってもＶｔｈサンプリングを行い続けることができる、時間ｔ３（Ｔｄａｔａが非活性化されるとき）から時間ｔ４（Ｔｇｄが非活性化されるとき）までの期間は、したがって、拡張閾値電圧（Ｖｔｈ）サンプリングフェーズと呼ばれることもある。それゆえ、Ｖｔｈサンプリング期間を拡張するために使用されるキャパシタＣｘは、閾値電圧サンプリング拡張キャパシタと呼ばれることもある。図４Ｂ及び図５に関連して説明したように、より長いサンプリング時間は、より低いＩｓａｍｐｌｉｎｇレベルをもたらす可能性があり、これにより究極的に、ディスプレイの温度輝度感度を低減する。信号Ｘの低下が走査信号ＳＣ２のデアサートと同期される図６Ｂの例は、単なる例示に過ぎない。必要に応じて、信号Ｘの調整は、時間ｔ３’（点線波形を参照）まで遅延されてもよく、これは、時間ｔ３の後の任意の時間（すなわち、Ｔｄａｔａが非活性化された後の任意の時間）及び時間ｔ４の前の任意の時間（すなわち、Ｔｇｄが非活性化される前の任意の時間）において生じることができる。このように構成されて動作されると、ディスプレイは、温度変化に対してより敏感ではなくなり、したがって、改善された熱均一性を示すことになる。
【0036】
一般に、走査制御信号は、別個の走査線を使用してルーティングされる。例えば、走査信号ＳＣ１は、第１のゲートドライバ回路を使用して生成されて、第１の走査（行）線を介して画素２２にルーティングされてもよく、走査信号ＳＣ２は、第２のゲートドライバ回路を使用して生成されて、第２の走査（行）線を介して画素２２にルーティングされてもよく、走査信号ＳＣ３は、第３のゲートドライバ回路を使用して生成されて、第３の走査（行）線を介して画素２２にルーティングされてもよい。走査制御信号ＳＣ２及びキャパシタバイアス信号Ｘは、ゲートドライバ回路３４（図２）内の同じゲートドライバを使用して生成されてもよく、又はされなくてもよい。
【0037】
図７Ａは、走査信号ＳＣ２がゲートドライバ回路３４内の第１のゲートドライバ３５－１を使用して生成されるが、キャパシタバイアス信号Ｘがゲートドライバ回路３４内の第２のゲートドライバ３５－２を使用して生成される、第１の実施形態を示している。言い換えれば、信号ＳＣ２及びＸは、表示画素アレイの周辺の別個の専用ゲートドライバを使用して生成され、それぞれの行線を介してトランジスタＴｄａｔａ及びキャパシタＣｘに供給される。図７Ａの例では、トランジスタＴｄｒｉｖｅ及びＴｇｄは、半導体酸化物トランジスタとして実装されてもよい。トランジスタＴｄａｔａ、Ｔｉｎｉ、Ｔｅｍ１、Ｔｅｍ２などの残りのトランジスタ、及び／又は画素２２内の他のスイッチは各々、半導体酸化物トランジスタ又はシリコントランジスタ（例えば、ｎ型ＬＴＰＳトランジスタ又はｐ型ＬＴＰＳトランジスタ）として実装され得る。
【0038】
図７Ｂは、走査信号ＳＣ２及びキャパシタバイアス信号Ｘがゲートドライバ回路３４内の同じゲートドライバ３５を使用して生成される別の実施形態を示している。図７Ｂに示されるように、ゲートドライバ３５の出力は、第１の行線を介してトランジスタＴｄａｔａのゲートにルーティングされてもよく、第１の行線とは異なる第２の行線を介してキャパシタＸにルーティングされてもよい。この構成では、信号Ｘは、信号ＳＣ２と同じ波形を有することになる（例えば、信号Ｘは、ＳＣ２と同時にデアサートされることになる）。図７Ｂの例では、トランジスタＴｄａｔａはまた、半導体酸化物トランジスタとして実装されてもよい。トランジスタＴｉｎｉ、Ｔｅｍ１、Ｔｅｍ２などの残りのトランジスタ、及び／又は画素２２内の他のスイッチは各々、半導体酸化物トランジスタ又はシリコントランジスタ（例えば、ｎ型ＬＴＰＳトランジスタ又はｐ型ＬＴＰＳトランジスタ）として実装され得る。走査信号ＳＣ１及びＳＣ２が同じ極性を有する（すなわち、ＳＣ１及びＳＣ２の両方が、トランジスタＴｇｄ及びＴｄａｔａをオンにするためにそれぞれハイに駆動される）図７Ｂの例では、信号Ｘは、走査信号ＳＣ２を生成する同じゲートドライバを使用して駆動され得る。
【0039】
図７Ｃは、走査信号ＳＣ２及びキャパシタバイアス信号Ｘがゲートドライバ回路３４内の同じゲートドライバ３５を使用して生成される更に別の実施形態を示している。図７Ｃに示されるように、トランジスタＴｄａｔａのゲート端子は、画素２２内のワイヤ７００を介してキャパシタＣｘに直接結合されている（例えば、Ｔｄａｔａのゲート及びＣｘの下部端子が画素２２内で内部的に短絡されている）。このように接続されると、ゲートドライバ３５の出力は、（図７Ｂの例に示されるように２つの異なる行線を使用する代わりに）１つの行線のみを介してトランジスタＴｄａｔａのゲートにルーティングされる。この構成では、信号Ｘは、信号ＳＣ２と同じ波形を有することになる（例えば、信号Ｘは、ＳＣ２と同時にデアサートされることになる）。走査信号ＳＣ１及びＳＣ２が同じ極性を有する（すなわち、ＳＣ１及びＳＣ２の両方が、トランジスタＴｇｄ及びＴｄａｔａをオンにするためにそれぞれハイに駆動される）図７Ｃの例では、信号Ｘは、走査信号ＳＣ２を生成する同じゲートドライバを使用して駆動され得る。
【0040】
図８Ａは、画素２２が３つの半導体酸化物トランジスタを含む、別の例を示している。図８Ａに示されるように、トランジスタＴｄｒｉｖｅ、Ｔｇｄ、及びＴｉｎｉは、半導体酸化物トランジスタとして実装されてもよいが、トランジスタＴｄａｔａ、Ｔｅｍ１、及びＴｅｍ２は、ｐ型シリコントランジスタとして実装されている。ここで、走査信号ＳＣ２（ｎ）及びキャパシタバイアス信号Ｘ（ｎ）は、信号ＳＣ２及びＸが別個の周辺ゲートドライバを使用して生成される図７Ａの例と同様に、別個の行線を介して提供される。表記「（ｎ）」は、画素２２も属する行を指す。したがって、トランジスタＴｅｍ２は、画素２２と同じ行の発光ドライバから発光信号ＥＭ（ｎ）を受信するが、トランジスタＴｅｍ１は、画素２２の２行下の画素を駆動するように構成された別の発光ドライバからルーティングされる発光信号ＥＭ（ｎ＋２）を受信することになる。図８Ａの例では、初期化トランジスタＴｉｎｉはまた、発光信号ＥＭ（ｎ）によって制御される（例えば、トランジスタＴｉｎｉ及びＴｅｍ２のゲート端子が互いに短絡され得る）ことに留意されたい。
【0041】
図８Ｂは、図８Ａの表示画素を動作させる際に関与する、例示的な波形を示すタイミング図である。時間ｔ１の前に、ＥＭ（ｎ）及びＥＭ（ｎ＋２）の両方がアサートされ（例えば、ｐチャネル発光トランジスタに対してハイに駆動される）、画素２２は、発光フェーズで動作することができる。信号ＥＭ（ｎ＋２）は、信号ＥＭ（ｎ）の遅延バージョンであり得る。信号ＥＭ（ｎ）がデアサートされる（例えば、ハイに駆動される）と、発光フェーズは終了する。
【0042】
時間ｔ１（初期化フェーズの開始時）において、制御信号ＳＣ１（ｎ）がハイにパルス化されて、トランジスタＴｇｄを活性化する。信号ＥＭ（ｎ＋２）はこの時点でまだローであるため、トランジスタＴｅｍ１が活性化される。トランジスタＴｅｍ１及びＴｇｄの両方がオンであるため、駆動トランジスタのゲート端子及びドレイン端子は、正電源電圧ＶＤＤＥＬにプルアップされることになる。信号ＥＭ（ｎ）がハイであるため、トランジスタＴｉｎｉは、ダイオード２６のアノード電極をＶｉｎｉ電圧レベルに駆動することになる。この期間は、「アノードリセット」フェーズと呼ばれることもあり得る。ストレージキャパシタＣｓｔは、Ｔｄｒｉｖｅのゲート端子とアノード端子との間に結合されている。したがって、初期化フェーズ中、キャパシタＣｓｔ両端間の電圧は、所定の電圧差（ＶＤＤＥＬ－Ｖｉｎｉ）にリセットされる。信号ＳＣ１（ｎ）は、初期化及びアノードリセットフェーズの終了をマークする時間ｔ２においてデアサートされる。信号ＥＭ（ｎ＋２）は、その後、ｔ２の後かつｔ３の前のある時間にハイに駆動されて、トランジスタＴｅｍ１をオフにする。
【0043】
時間ｔ３において、走査信号ＳＣ（２）がローにパルス化されて、データローディングトランジスタＴｄａｔａを一時的に活性化する。トランジスタＴｄａｔａをオンにすることにより、データ電圧Ｖｄａｔａを駆動トランジスタのソース端子上にロードすることになるため、その結果、Ｔｄｒｉｖｅのソース端子における電圧ＶｓがＶｄａｔａに設定される（すなわち、Ｖｓ＝Ｖｄａｔａ）。走査信号ＳＣ１（ｎ）は、この時間中ローであり、これにより、トランジスタＴｇｄを非活性に保持する。その結果、駆動トランジスタのゲートの電圧は、変化することができない。特定の状況では、閾値電圧Ｖｔｈは、ディスプレイ１４が黒色画像から白色画像に遷移するとき、又はある階調から別の階調に遷移するときなどにシフトする可能性がある。このＶｔｈのシフト（本明細書では、薄膜トランジスタ「ヒステリシス」と呼ばれることもある）は輝度を低減させ得るため、「第１のフレーム減光」として知られている。
【0044】
例えば、黒色フレームに関する、駆動トランジスタのＶｇｓの関数としての飽和電流Ｉｄｓの波形は、白色フレームに関する、駆動トランジスタのＶｇｓの関数としての目標Ｉｄｓの波形からわずかにオフセットすることがある。オンバイアスストレス動作を実行しない場合、サンプリングされたＶｔｈは、ブラックフレームに対応し、したがって、目標Ｉｄｓ波形からかなり大きなマージンだけ逸脱することになる。オンバイアスストレスを実行することにより、サンプリングされるＶｔｈはＶｄａｔａに対応し、したがって、目標Ｉｄｓの曲線に、もっと近づく。したがって、Ｖｔｈのサンプリングの前に、駆動トランジスタのＶｇｓにＶｄａｔａでバイアスをかけるオンバイアスストレスフェーズを実行することは、ヒステリシスを軽減し、第１のフレーム応答を改善するのに役立ち得る。したがって、「オンバイアスストレスフェーズ」は、非発光フェーズ中に（例えば、データローディングトランジスタＴｄａｔａをオンにすることなどによって）好適なバイアス電圧を駆動トランジスタに直接印加する動作として定義されてもよい。オンバイアスストレスフェーズは、走査信号ＳＣ１（ｎ）がハイに駆動される時間ｔ４において終了する。
【0045】
時間ｔ４において、走査信号ＳＣ１（ｎ）がハイに駆動されて、ゲート－ドレイントランジスタＴｇｄを再活性化する。時間ｔ４からｔ５まで、トランジスタＴｇｄ及びＴｄａｔａが両方とも活性化される。トランジスタＴｄａｔａを活性化すると、（例えば、データ信号をトランジスタＴｄｒｉｖｅのソース端子上に駆動することによって）データ信号Ｄ（ｎ）を画素２２内にロードすることになる。信号ＳＣ１（ｎ）がハイであるため、トランジスタＴｄｒｉｖｅのゲート端子及びドレイン端子における電圧は、電圧を放電させる場所がないためにゲート端子及びソース端子間のＶｔｈ差を保持している間に、Ｄ（ｎ）の値に応じて上又は下にシフトすることになる。したがって、時間ｔ４からｔ５までの期間は、データプログラミング及びＶｔｈサンプリングフェーズと呼ばれることもある。データプログラミング期間は、１行時間以下であってもよい。
【0046】
時間ｔ５において、走査信号ＳＣ２（ｎ）がハイに駆動されて、トランジスタＴｄａｔａを非活性化し、データプログラミング動作を終了する。ｔ５からｔ６までのある時間において、信号Ｘ（ｎ）は、ローに駆動される。図６Ｂに関連して上述したように、データプログラミングフェーズ後に信号Ｘ（ｎ）をローに駆動することは、トランジスタＴｇｄを介してキャパシタＣｓｔからキャパシタＣｘまで電流を放電させることによって、Ｖｔｈサンプリング時間を拡張するのに役立ち得る。したがって、時間ｔ５（データプログラミングフェーズが終了するとき）と時間ｔ６（トランジスタＴｇｄが非活性化されるとき）との間の期間は、拡張Ｖｔｈサンプリングフェーズと呼ばれることもある。走査信号ＳＣ１（ｎ）の立ち下がりエッジは、拡張Ｖｔｈサンプリング期間の持続時間を調節するように調整されてもよい。時間ｔ７において、発光制御信号ＥＭ（ｎ）及びＥＭ（ｎ＋２）が両方ともアサート（ローに駆動）されて、発光期間を再開する。
【0047】
データローディングトランジスタＴｄａｔａがｐチャネルシリコントランジスタとして実装される図８Ａの例は、単なる例示に過ぎない。図９Ａは、データローディングトランジスタＴｄａｔａが半導体酸化物トランジスタとして実装される別の例を示している。図９Ａに示されるように、画素２２はここでは、少なくとも４つの半導体酸化物トランジスタを含む（例えば、トランジスタＴｄｒｉｖｅ、Ｔｇｄ、Ｔｉｎｉ、及びＴｄａｔａは全て、半導体酸化物スイッチであってもよい）。画素２２の残りの部分は、図８Ａと同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。図９Ｂは、図９Ａの表示画素を動作させる際に関与する、例示的な波形を示すタイミング図である。図９Ｂに示される動作は、図９Ｂの走査信号ＳＣ２（ｎ）がｎチャネル半導体酸化物トランジスタＴｄａｔａを制御するために図８Ｂの走査信号ＳＣ２（ｎ）に対して反転されることを除いて、図８Ｂで既に示された動作と同様である。
【0048】
ＳＣ２（ｎ）及びＸ（ｎ）が異なる行線に接続される図９Ａの例は、単なる例示に過ぎない。図１０Ａは、図７Ｃの構成と同様に、キャパシタＣｘがトランジスタＴｄａｔａのゲートに直接接続された別の例を示している。画素２２の残りの部分は、図９Ａと同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。図１０Ａの画素２２を動作させるためのタイミング図は、Ｘ（ｎ）波形のない図９Ｂのタイミング図と同様である。キャパシタＣｘはＴｄａｔａのゲートに短絡されているため、Ｘ（ｎ）波形は、走査信号ＳＣ２（ｎ）の波形と同一になる。
【0049】
キャパシタＣｘがトランジスタＴｄａｔａのゲート端子とソース端子との間に結合されている図１０Ａの例は、単なる例示に過ぎない。図１０Ｂは、半導体酸化物トランジスタＴｄａｔａの寄生ゲート－ソース容量がＳＣ２（ｎ）信号から駆動トランジスタのソース端子までの十分な容量結合を提供するのに十分な大きさである場合に、キャパシタＣｘを図１０Ａの画素２２から任意選択的に省くことができる、別の実装形態を示している。トランジスタＴｄａｔａのサイズは、キャパシタＣｘを形成する必要性を取り除くために、画素２２内の他のトランジスタに対して増加させることができる。例えば、トランジスタＴｄａｔａは、画素２２内の発光トランジスタ、初期化トランジスタ、Ｔｄｒｉｖｅ、Ｔｇｄ、及び／又は他のスイッチングトランジスタの各々より大きくすることができる。図１０Ｂの画素２２を動作させるためのタイミング図は、図９Ｂのタイミング図と同様であるが、Ｘ（ｎ）波形がない。
【0050】
図１１Ａは、画素２２が５つの半導体酸化物トランジスタを含む別の例を示している。図１１Ａに示されるように、トランジスタＴｄｒｉｖｅ、Ｔｇｄ、Ｔｄａｔａ、Ｔｅｍ１、及びＴｅｍ２は、半導体酸化物トランジスタとして実装されてもよいが、トランジスタＴｉｎｉは、ｐ型シリコントランジスタとして実装されている。ここで、キャパシタＣｘは、信号ＳＣ２及びＸが同じ周辺ゲートドライバを使用して生成される図７Ｃの例と同様に、画素２２内のトランジスタＴｄａｔａのゲートに短絡されている。
【0051】
図１１Ｂは、図１１Ａの表示画素を動作させる際に関与する、例示的な波形を示すタイミング図である。時間ｔ１の前に、ＥＭ（ｎ）及びＥＭ（ｎ＋２）の両方がアサートされ（例えば、ｎチャネル発光トランジスタに対してハイに駆動される）、画素２２は、発光フェーズで動作することができる。信号ＥＭ（ｎ＋２）は、信号ＥＭ（ｎ）の遅延バージョンであり得る。信号ＥＭ（ｎ）がデアサートされる（例えば、ローに駆動される）と、発光フェーズは終了する。
【0052】
時間ｔ１（初期化フェーズの開始時）において、制御信号ＳＣ１（ｎ）がハイにパルス化されて、トランジスタＴｇｄを活性化する。信号ＥＭ（ｎ＋２）はこの時点で依然としてハイであるため、トランジスタＴｅｍ１が活性化される。トランジスタＴｅｍ１及びＴｇｄの両方がオンであるため、駆動トランジスタのゲート端子及びドレイン端子は、正電源電圧ＶＤＤＥＬにプルアップされることになる。信号ＥＭ（ｎ）がローであるため、トランジスタＴｉｎｉは、ダイオード２６のアノード端子をＶｉｎｉ電圧レベルに駆動することになる。この期間は、アノードリセットフェーズと呼ばれることもあり得る。ストレージキャパシタＣｓｔは、Ｔｄｒｉｖｅのゲート端子とアノード端子との間に結合されている。したがって、初期化フェーズ中、キャパシタＣｓｔ両端間の電圧は、所定の電圧差（ＶＤＤＥＬ－Ｖｉｎｉ）にリセットされる。信号ＳＣ１（ｎ）は、初期化及びアノードリセットフェーズの終了をマークする時間ｔ２においてデアサートされる。信号ＥＭ（ｎ＋２）は、その後、ｔ２の後かつｔ３の前のある時間にローに駆動され、トランジスタＴｅｍ１をオフにする。
【0053】
時間ｔ３において、走査信号ＳＣ（２）は、ローにパルス化されて、オンバイアスストレスフェーズ中にデータローディングトランジスタＴｄａｔａを一時的に活性化する。トランジスタＴｄａｔａをオンにすることにより、データ電圧Ｖｄａｔａを駆動トランジスタのソース端子上にロードすることになるため、その結果、Ｔｄｒｉｖｅのソース端子における電圧ＶｓがＶｄａｔａに設定される（すなわち、Ｖｓ＝Ｖｄａｔａ）。走査信号ＳＣ１（ｎ）は、この時間中ローであり、トランジスタＴｇｄを非活性に保持する。その結果、駆動トランジスタのゲートの電圧は、変化することができない。オンバイアスストレスを実行することにより、後でサンプリングされるＶｔｈは、Ｖｄａｔａに対応し、したがって目標Ｉｄｓの曲線にもっと近づくことになる。したがって、Ｖｔｈのサンプリングの前に、駆動トランジスタのＶｇｓにＶｄａｔａでバイアスをかけるオンバイアスストレスフェーズを実行することは、ヒステリシスを軽減し、第１のフレーム応答を改善するのに役立ち得る。オンバイアスストレスフェーズは、走査信号ＳＣ１（ｎ）がハイに駆動される時間ｔ４において終了する。
【0054】
時間ｔ４において、走査信号ＳＣ１（ｎ）がハイに駆動されて、ゲート－ドレイントランジスタＴｇｄを再活性化する。時間ｔ４からｔ５まで、トランジスタＴｇｄ及びＴｄａｔａが両方とも活性化される。トランジスタＴｄａｔａを活性化すると、（例えば、データ信号をトランジスタＴｄｒｉｖｅのソース端子上に駆動することによって）データ信号Ｄ（ｎ）を画素２２内にロードすることになる。信号ＳＣ１（ｎ）がハイであるため、トランジスタＴｄｒｉｖｅのゲート端子及びドレイン端子における電圧は、電圧を放電させる場所がないためにゲート端子及びソース端子間のＶｔｈ差を保持している間に、Ｄ（ｎ）の値に応じて上又は下にシフトすることになる。したがって、時間ｔ４からｔ５までの期間は、データプログラミング及びＶｔｈサンプリングフェーズと呼ばれることもある。データプログラミング期間は、１行時間以下であってもよい。
【0055】
時間ｔ５において、走査信号ＳＣ２（ｎ）がローに駆動されて、トランジスタＴｄａｔａを非活性化して、データプログラミング動作を終了する。走査信号ＳＣ２（ｎ）をローに駆動することにより、より低い電圧がキャパシタＣｘに同時に印加されることになる。図６Ｂに関連して上述したように、データプログラミングフェーズ後に、より低い電圧をキャパシタＣｘに供給することは、トランジスタＴｇｄを介してキャパシタＣｓｔからキャパシタＣｘまで電流を放電させることによって、Ｖｔｈサンプリング時間を拡張するのに役立ち得る。したがって、時間ｔ５（データプログラミングフェーズが終了するとき）と時間ｔ６（トランジスタＴｇｄが非活性化されるとき）との間の期間は、拡張Ｖｔｈサンプリングフェーズと呼ばれることもある。走査信号ＳＣ１（ｎ）の立ち下がりエッジは、拡張Ｖｔｈサンプリング期間の持続時間を調節するように調整されてもよい。時間ｔ７において、発光制御信号ＥＭ（ｎ）及びＥＭ（ｎ＋２）が両方ともアサート（ハイに駆動）されて、発光期間を再開する。
【0056】
初期化トランジスタＴｉｎｉがｐチャネルシリコントランジスタとして実装されている図１１Ａの例は、単なる例示に過ぎない。図１２Ａは、初期化トランジスタＴｉｎｉが半導体酸化物トランジスタとして実装されている別の例を示している。図１２Ａに示されるように、画素２２はここでは、少なくとも６つの半導体酸化物トランジスタを含む（例えば、トランジスタＴｄｒｉｖｅ、Ｔｇｄ、Ｔｉｎｉ、Ｔｄａｔａ、Ｔｅｍ１、及びＴｅｍ２は全て、半導体酸化物スイッチであってもよい）。図１２Ａの画素２２は、いかなるシリコントランジスタも含まない。特に、トランジスタＴｉｎｉは、ここで、信号ＥＭ（ｎ）の反転バージョンである発光信号ＥＭＢ（ｎ）によって制御されてもよい。画素２２の残りの部分は、図１１Ａと同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。
【0057】
図１２Ｂは、図１２Ａの表示画素を動作させる際に関与する、例示的な波形を示すタイミング図である。図１２Ｂに示される動作は、トランジスタＴｉｎｉを制御するために追加の信号ＥＭＢ（ｎ）が必要とされることを除いて、図１１Ｂで既に示された動作と同様である。走査信号ＳＣ２（ｎ）が時間ｔ３においてハイにパルス化されてオンバイアスストレス動作を実行する図１２Ｂの例は、単なる例示に過ぎない。図１２Ｃは、走査信号ＳＣ１（ｎ）が時間ｔ１から時間ｔ５まで連続的にアサートされる（ハイに駆動される）、別の例を示すタイミング図である。このように動作されると、時間ｔ３の前にオンバイアスストレス動作は存在しないことになる。
【0058】
トランジスタＴｄａｔａ及びキャパシタＣｘの両方が走査信号ＳＣ２（ｎ）を受信する図１２Ａの例は、単なる例示に過ぎない。図１３Ａは、データローディングトランジスタＴｄａｔａ及びＣｘが、異なるゲートドライバを介して別個の信号ＳＣ２（ｎ）及びＸ（ｎ）をそれぞれ受信する別の例を示している。図１３Ａに示されるように、画素２２は、少なくとも６つの半導体酸化物トランジスタを含む（例えば、画素２２内のトランジスタの全てが半導体酸化物スイッチである）。画素２２の残りの部分は、図１２Ａと同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。図１３Ｂは、図１３Ａの表示画素を動作させる際に関与する、例示的な波形を示すタイミング図である。図１３Ｂに示される動作は、信号ＳＣ２（ｎ）とは異なる追加の信号Ｘ（ｎ）を伴う図１２Ｂで既に示された動作と同様である。図１３Ｂに示されるように、信号Ｘ（ｎ）は、時間ｔ１付近でハイに駆動されてもよく、時間ｔ４又はその後であるが時間ｔ５の前にローに駆動される。
【0059】
図１４Ａは、第１のストレージキャパシタＣｓｔ及び第２のＶｔｈサンプリング拡張キャパシタＣｘを有する表示画素２２（例えば、図６～図１３の例示的な画素２２を参照）の断面側面図である。図１４Ａに示されるように、ディスプレイは、基板１００などの基板層を含む積層体を有してもよい。基板１００は、任意選択的に、１つ以上のバッファ層１０２で覆われてもよい。バッファ層（単数又は複数）１０２は、酸化ケイ素、窒化ケイ素、又は他のパッシベーション若しくは誘電体材料の層などの、無機バッファ層を含むことができる。
【0060】
半導体酸化物層１０４は、バッファ層１０２上に形成されてもよい。半導体酸化物層は、ＩＧＺＯ、ＩＧＴＺＯ、ＩＴＯ、ＩＴＺＯ、又は他の半導体材料から形成される酸化物層として定義される。酸化物層１０４は、トランジスタＴｄｒｉｖｅなどの半導体酸化物トランジスタのそれぞれのチャネル部分を形成するようにパターン化されてもよい。層１０６などのゲート絶縁層は、酸化物層１０４の上に形成されてもよい。ゲート絶縁層１０６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル、酸化セリウム、炭素ドープ酸化物、酸化アルミニウム、酸化ハフニウム、酸化チタン、酸化バナジウム、スピンオン有機高分子誘電体、スピンオンシリコンベースの高分子誘電体、これらの材料の組み合わせ、及び他の好適な低ｋ又は高ｋ固体絶縁材料から形成されてもよい。
【0061】
ゲート層Ｇなどの上部ゲート導電層は、ゲート絶縁層１０６上に形成されてもよい。上部ゲート導体Ｇは、モリブデン、チタン、アルミニウム、ニッケル、クロム、銅、銀、金、これらの材料の組み合わせ、他の金属、又は他の好適なゲート導体材料から形成されてもよい。図５の例では、半導体酸化物層１０４、及び層１０４の真上のゲート導体層の一部が、（一例として）トランジスタＴｄｒｉｖｅを集合的に形成する。
【0062】
第１の層間誘電体（ＩＬＤ）層１０８は、ゲート導体Ｇの上に形成されてもよい。ゲート層Ｇ’などの第２のゲート導体層は、層１０８の上に形成されてもよい。ゲート導体Ｇ’はまた、モリブデン、チタン、アルミニウム、ニッケル、クロム、銅、銀、金、これらの材料の組み合わせ、他の金属、又は他の好適なゲート導体材料から形成されてもよい。第２の層間誘電体（ＩＬＤ）層１１０は、ゲート導体Ｇ’の上に形成されてもよい。
【0063】
第１のソース－ドレイン金属ルーティング層ＳＤ１は、層１１０上に形成されてもよい。ＳＤ１金属ルーティング層は、アルミニウム、ニッケル、クロム、銅、モリブデン、チタン、銀、金、これらの材料の組み合わせ（例えば、Ｔｉ／Ａｌ／Ｔｉの多層積層体）、他の金属、又は他の好適な金属ルーティング導体から形成されてもよい。ＳＤ１金属ルーティング層は、ＳＤ１金属ルーティング経路を形成するためにパターン化及び／又はエッチングされてもよい。
【0064】
図１４Ａの例では、キャパシタＣｓｔはトランジスタＴｄｒｉｖｅの真上に形成され得る。特に、キャパシタＣｓｔは、第１のゲート導体層Ｇの一部から形成された下部キャパシタプレート、及び第２のゲート導体層Ｇ’の一部から形成された上部キャパシタプレートを有することができる。層Ｇ及びＧ’’は、それぞれ、第１及び第２の金属層と呼ばれることもある。キャパシタＣｘは、キャパシタＣｓｔの横に形成されてもよい。図１４Ａに示されるように、キャパシタＣｘは、第１のゲート導体層Ｇの別の部分から形成された下部キャパシタプレート、及び第２のゲート導体層Ｇ’の別の部分から形成された上部キャパシタプレートを有することができる。Ｃｘの上部キャパシタ端子は、ＳＤ１ルーティングを介して駆動トランジスタのソース端子（Ｓ）に結合されてもよい。
【0065】
図１４Ｂは、半導体酸化物層１０４の下に形成された裏面導体Ｇ’’を有する別の実施形態を示している。図１４Ｂに示されるように、裏面導体Ｇ’’は、基板１００の上及びバッファ層１０２の下に形成されてもよい。導体Ｇ’は、モリブデン、アルミニウム、ニッケル、クロム、銅、チタン、銀、金、これらの材料の組み合わせ、他の金属、又は他の好適な導電性材料を使用して形成されてもよい。したがって、導体Ｇ’’は、第３の金属層と呼ばれることもある。導体Ｇ’’は、画素内の隣接するノードからのフリンジ電界をブロックする（例えば、潜在的に干渉する電界から裏面チャネルをシールドする）シールド層として構成されてもよい。必要に応じて、導体Ｇ’’はまた、駆動トランジスタの裏面ゲート導体として機能することができる。導体Ｇ’’は、ＳＤ１金属ルーティングを介して駆動トランジスタのソース端子に短絡されて、画素クロストークを低減し、潜在的な不均一性の問題を低減することができる。
【0066】
キャパシタＣｘが金属層Ｇ及びＧ’を使用して形成されている図１４Ａの例は、単なる例示に過ぎない。図１４Ｃは、キャパシタＣｘがディスプレイ積層体内の他の層を使用して形成される別の実施形態を示している。図１４Ｃに示されるように、キャパシタＣｘは、金属層Ｇ’の一部から形成された下部キャパシタプレート、及びＳＤ１金属層の一部から形成された上部キャパシタプレートを有することができる。図１４Ｂの残りの部分は、図１４Ａと実質的に同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。
【0067】
キャパシタＣｘが金属層Ｇ及びＧ’を使用して形成されている図１４Ｂの例は、単なる例示に過ぎない。図１４Ｄは、キャパシタＣｘがディスプレイ積層体内の他の層を使用して形成される別の実施形態を示している。図１４Ｄに示されるように、キャパシタＣｘは、金属層Ｇ’の一部から形成された下部キャパシタプレート、及びＳＤ１金属層の一部から形成された上部キャパシタプレートを有することができる。図１４Ｄの残りの部分は、図１４Ｂと実質的に同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。
【0068】
裏面導体Ｇ’’が駆動トランジスタの直下に形成されている図１４Ｄの例は、単なる例示に過ぎない。図１４Ｅは、裏面導体Ｇ’’が駆動トランジスタを越えて拡張している別の実施形態を示している。図１４Ｅに示されるように、キャパシタＣｘは、拡張された裏面導体Ｇ’’を使用して形成された下部キャパシタプレート、及び金属層Ｇの一部から形成された上部キャパシタプレートを有することができる。言い換えれば、裏面導体層Ｇ’’の第１の部分は、駆動トランジスタ用の下部シールド／ゲートとして機能するが、裏面導体層Ｇ’の第２の部分は、キャパシタＣｘ用の下部プレートとして機能する。図１４Ｅの残りの部分は、図１４Ｄと実質的に同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。必要に応じて、キャパシタＣｘの上部プレートは、代わりに、第２の金属層Ｇ’又はＳＤ１金属層を使用して形成することができる。
【0069】
駆動トランジスタがｎ型（ｎチャネル）トランジスタであり、ダイオード２６がＶＳＳＥＬ電源線に結合されたカソード端子を有する図６Ａでの画素２２の例は、単なる例示に過ぎない。図１５Ａは、表示画素２２が、共通カソード端子を有するダイオード２６に結合されたｐ型（ｐチャネル）駆動トランジスタを含む（すなわち、ダイオード２６が、共通ＶＳＳＥＬ接地電源線に結合されたカソード電極を有する）別の実施形態を示している。図１５Ａに示されるように、少なくとも駆動トランジスタＴｄｒｉｖｅ及びデータローディングトランジスタＴｄａｔａは、半導体酸化物トランジスタであってもよい。キャパシタＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１の端子、及びＶＤＤＥＬ電源線に結合された第２の端子を有することができる。
【0070】
画素２２は、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１のソース－ドレイン端子と、第１の初期化電圧Ｖｉｎｉ１を受け取るように構成された第１の初期化線に結合された第２のソース－ドレイン端子とを有する、第１の初期化スイッチ（トランジスタ）Ｔｉｎｉ１を含んでもよい。画素２２はまた、ダイオード２６のアノード電極に結合された第１のソース－ドレイン端子と、第２の初期化電圧Ｖｉｎｉ２を受け取るように構成された第２の初期化線に結合された第２のソース－ドレイン端子とを有する、第２の初期化スイッチ（トランジスタ）Ｔｉｎｉ２を含んでもよい。初期化トランジスタＴｉｎｉ１及びＴｉｎｉ２はそれぞれ、走査制御信号ＳＣ４及びＳＣ３によって制御され得る。画素２２は、アノード電極とトランジスタＴｄｒｉｖｅのドレイン端子との間に直列に結合された第１の発光スイッチ（トランジスタ）Ｔｅｍ１を含んでもよく、かつトランジスタＴｄｒｉｖｅのソース端子とＶＤＤＥＬ電源線との間に直列に結合された第２の発光スイッチ（トランジスタ）Ｔｅｍ２を含んでもよい。
【0071】
トランジスタＴｄａｔａ及びキャパシタＣｘは、駆動トランジスタのソース端子に結合される。トランジスタＴｄａｔａ及びキャパシタＣｘはそれぞれ、ゲートドライバ３５－１及び３５－２によって別個に駆動されるように示されているが、走査信号ＳＣ１及びＳＣ２が同じ極性を有する（すなわち、ＳＣ１及びＳＣ２の両方が、トランジスタＴｇｄ及びＴｄａｔａをオンにするためにそれぞれハイ又はローに駆動される）場合、信号Ｘ及びＳＣ２は、同じゲートドライバを使用して駆動され得る（例えば、図７Ｂ及び図７Ｃを参照）。一般に、スイッチＴｅｍ１、Ｔｅｍ２、Ｔｉｎｉ１、Ｔｉｎｉ２、及び／又はＴｄａｔａは各々、半導体酸化物トランジスタ、ｎチャネルシリコントランジスタ、又はｐチャネルシリコントランジスタとして実装され得る。
【0072】
第１の初期化トランジスタＴｉｎｉ１がトランジスタＴｄｒｉｖｅのゲート端子に結合されている図１５Ａの実施形態は、単なる例示に過ぎない。図１５Ｂは、初期化トランジスタＴｉｎｉ１が、トランジスタＴｄｒｉｖｅのドレイン端子に結合された第１のソース－ドレイン端子を有し、電圧Ｖｉｎｉ１を受け取るように構成された第２のソース－ドレイン端子を有し、かつ走査信号ＳＣ４を受信するように構成されたゲート端子を有する、別の実施形態を示している。画素２２の残りの部分は、図１５Ａに関連して既に説明したものと同様の構造を有するため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。
【0073】
ダイオード２６がＶＳＳＥＬ電源線に結合されたカソード端子を有する図１５Ａ及び図１５Ｂの画素２２の例は、単なる例示に過ぎない。図１６Ａは、表示画素２２が、共通アノード端子を有するダイオード２６に結合されたｎ型駆動トランジスタを含む（すなわち、ダイオード２６が、共通ＶＤＤＥＬ正電源線に結合されたアノード電極を有する）別の実施形態を示している。図１６Ａに示されるように、少なくとも駆動トランジスタＴｄｒｉｖｅ及びデータローディングトランジスタＴｄａｔａは、半導体酸化物トランジスタであってもよい。キャパシタＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１の端子、及びＶＳＳＥＬ接地電源線に結合された第２の端子を有することができる。
【0074】
画素２２は、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１のソース－ドレイン端子と、第１の初期化電圧Ｖｉｎｉ１を受け取るように構成された第１の初期化線に結合された第２のソース－ドレイン端子とを有する、第１の初期化スイッチ（トランジスタ）Ｔｉｎｉ１を含んでもよい。画素２２はまた、ダイオード２６のカソード電極に結合された第１のソース－ドレイン端子と、第２の初期化電圧Ｖｉｎｉ２を受け取るように構成された第２の初期化線に結合された第２のソース－ドレイン端子とを有する、第２の初期化スイッチ（トランジスタ）Ｔｉｎｉ２を含んでもよい。初期化トランジスタＴｉｎｉ１及びＴｉｎｉ２はそれぞれ、走査制御信号ＳＣ４及びＳＣ３によって制御され得る。画素２２は、トランジスタＴｄｒｉｖｅのカソード電極とドレイン端子との間に直列に結合された第１の発光スイッチ（トランジスタ）Ｔｅｍ１を含んでもよく、かつトランジスタＴｄｒｉｖｅのソース端子とＶＳＳＥＬ電源線との間に直列に結合された第２の発光スイッチ（トランジスタ）Ｔｅｍ２を含んでもよい。
【0075】
トランジスタＴｄａｔａ及びキャパシタＣｘは、駆動トランジスタのソース端子に結合される。トランジスタＴｄａｔａ及びキャパシタＣｘはそれぞれ、ゲートドライバ３５－１及び３５－２によって別個に駆動されるように示されているが、走査信号ＳＣ１及びＳＣ２が同じ極性を有する（すなわち、ＳＣ１及びＳＣ２の両方が、トランジスタＴｇｄ及びＴｄａｔａをオンにするためにそれぞれハイ又はローに駆動される）場合、信号Ｘ及びＳＣ２は、同じゲートドライバを使用して駆動され得る（例えば、図７Ｂ及び図７Ｃを参照）。一般に、スイッチＴｅｍ１、Ｔｅｍ２、Ｔｉｎｉ１、Ｔｉｎｉ２、及び／又はＴｄａｔａは各々、半導体酸化物トランジスタ、ｎチャネルシリコントランジスタ、又はｐチャネルシリコントランジスタとして実装され得る。
【0076】
第１の初期化トランジスタＴｉｎｉ１がトランジスタＴｄｒｉｖｅのゲート端子に結合されている図１６Ａの実施形態は、単なる例示に過ぎない。図１６Ｂは、初期化トランジスタＴｉｎｉ１が、トランジスタＴｄｒｉｖｅのドレイン端子に結合された第１のソース－ドレイン端子を有し、電圧Ｖｉｎｉ１を受け取るように構成された第２のソース－ドレイン端子を有し、かつ走査信号ＳＣ４を受信するように構成されたゲート端子を有する、更に別の実施形態を示している。画素２２の残りの部分は、図１６Ａに関連して既に説明したものと同様の構造を有するため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。
【0077】
駆動トランジスタがｎ型トランジスタである図１６Ａ及び図１６Ｂの画素２２の例は、単なる例示に過ぎない。図１７は、表示画素２２が、共通アノード端子を有するダイオード２６に結合されたｐ型駆動トランジスタを含む（すなわち、ダイオード２６が、共通ＶＤＤＥＬ正電源線に結合されたアノード電極を有する）更に別の実施形態を示している。図１７に示されるように、少なくともデータローディングトランジスタＴｄａｔａは、半導体酸化物トランジスタであってもよい。キャパシタＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１の端子、及びカソード端子に結合された第２の端子を有することができる。
【0078】
画素２２は、カソード電極に結合された第１のソース－ドレイン端子と、初期化電圧Ｖｉｎｉを受け取るように構成された初期化線に結合された第２のソース－ドレイン端子とを有する、初期化スイッチ（トランジスタ）Ｔｉｎｉを含んでもよい。画素２２は、画素２２内のカソード端子又は他の内部ノードに結合された１つ以上の追加の初期化トランジスタを任意選択的に含むことができる。初期化トランジスタＴｉｎｉは、走査制御信号ＳＣ３を使用して制御されてもよい。画素２２は、ＶＳＳＥＬ電源線とＴｄｒｉｖｅのドレイン端子との間に直列に結合された第１の発光スイッチ（トランジスタ）Ｔｅｍ１を含んでもよく、かつトランジスタＴｄｒｉｖｅのソース端子とカソード電極との間に直列に結合された第２の発光スイッチ（トランジスタ）Ｔｅｍ２を含んでもよい。
【0079】
トランジスタＴｄａｔａ及びキャパシタＣｘは、駆動トランジスタのソース端子に結合される。トランジスタＴｄａｔａ及びキャパシタＣｘはそれぞれ、ゲートドライバ３５－１及び３５－２によって別個に駆動されるように示されているが、走査信号ＳＣ１及びＳＣ２が同じ極性を有する（すなわち、ＳＣ１及びＳＣ２の両方が、トランジスタＴｇｄ及びＴｄａｔａをオンにするためにそれぞれハイ又はローに駆動される）場合、信号Ｘ及びＳＣ２は、同じゲートドライバを使用して駆動され得る（例えば、図７Ｂ及び図７Ｃを参照）。一般に、トランジスタＴｄｒｉｖｅ、Ｔｅｍ１、Ｔｅｍ２、Ｔｉｎｉ、及び／又はＴｄａｔａは各々、半導体酸化物トランジスタ、ｎチャネルシリコントランジスタ、又はｐチャネルシリコントランジスタとして実装され得る。
【0080】
一実施形態によれば、ディスプレイが提供され、ディスプレイは、ゲートドライバ回路と、ゲートドライバ回路に結合された複数の画素であって、複数の画素のうちの少なくとも１つの画素が、ゲート端子、第１のソース－ドレイン端子、及び第２のソース－ドレイン端子を有する駆動トランジスタと、駆動トランジスタのソース－ドレイン端子に結合された第１のソース－ドレイン端子、駆動トランジスタのゲート端子に結合された第２のソース－ドレイン端子、及びゲートドライバ回路から第１の走査信号を受信するように構成されたゲート端子を有する、ゲート－ドレイントランジスタと、駆動トランジスタの第２のソース－ドレイン端子に結合された第１の電極を有し、かつ電源線に結合された第２の電極を有する、発光ダイオードと、駆動トランジスタのゲート端子に結合された第１の端子を有し、かつ発光ダイオードの第１の電極に結合された第２の端子を有する、ストレージキャパシタと、データ線に結合された第１のソース－ドレイン端子、駆動トランジスタの第２のソース－ドレイン端子に結合された第２のソース－ドレイン端子、及びゲートドライバ回路から第２の走査信号を受信するように構成されたゲート端子を有するデータローディングトランジスタであって、ゲートドライバ回路が、第１の走査信号がアサートされている間に第２の走査信号をデアサートするように構成されており、駆動トランジスタのゲート－ソース電圧が、ストレージキャパシタを放電させることによって第２の走査信号のデアサート後に減少される、データローディングトランジスタと、を含む、複数の画素と、を備える。
【0081】
別の実施形態によれば、少なくとも１つの画素は、追加の電源線に結合された第１のソース－ドレイン端子を有し、かつ駆動トランジスタの第１のソース－ドレイン端子に結合された第２のソース－ドレイン端子を有する、第１の発光トランジスタと、駆動トランジスタの第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子を有し、かつ発光ダイオードの第１の電極に結合された第２のソース－ドレイン端子を有する、第２の発光トランジスタと、第１のキャパシタの第２の端子に結合された第１のソース－ドレイン端子を有し、かつ電圧線に結合された第２のソース－ドレイン端子を有する、初期化トランジスタと、を含む。
【0082】
別の実施形態によれば、少なくとも１つの画素は、駆動トランジスタの第２のソース－ドレイン端子に結合された第１の端子を有し、かつゲートドライバ回路から制御信号を受信するように構成された第２の端子を有する、追加のキャパシタを含む。
【0083】
別の実施形態によれば、第１の電源電圧は、電源線に供給され、第１の電源電圧よりも大きい第２の電源電圧が、追加の電源線に供給される。
【0084】
別の実施形態によれば、第２の走査信号は、ゲートドライバ回路内の第１のゲートドライバを使用して生成され、制御信号は、ゲートドライバ回路内の、第１のゲートドライバとは異なる第２のゲートドライバを使用して生成される。
【0085】
別の実施形態によれば、少なくとも１つの画素は、駆動トランジスタの第２のソース－ドレイン端子に結合された第１の端子を有し、かつ第２の走査信号を受信するように構成された第２の端子を有する、追加のキャパシタを含む。
【0086】
別の実施形態によれば、データローディングトランジスタ及び駆動トランジスタは、同じチャネルタイプを有する。
【0087】
別の実施形態によれば、データローディングトランジスタは、第１の行線を介して第２の走査信号を受信するように構成され、追加のキャパシタは、第１の行線とは異なる第２の行線を介して第２の走査信号を受信するように構成される。
【0088】
別の実施形態によれば、第１の行線及び第２の行線は、複数の画素の周辺領域において接続される。
【0089】
別の実施形態によれば、データローディングトランジスタは、行線を介して第２の走査信号を受信するように構成され、追加のキャパシタは、行線を介して第２の走査信号を受信するように構成される。
【0090】
別の実施形態によれば、少なくとも１つの画素は、少なくとも３つの半導体酸化物トランジスタと、３つのｐ型シリコントランジスタとを含む。
【0091】
別の実施形態によれば、少なくとも１つの画素は、少なくとも４つの半導体酸化物トランジスタと、２つのｐ型シリコントランジスタとを含む。
【0092】
別の実施形態によれば、少なくとも１つの画素は、少なくとも５つの半導体酸化物トランジスタと、１つのｐ型シリコントランジスタとを含む。
【0093】
別の実施形態によれば、少なくとも１つの画素は、少なくとも６つの半導体酸化物トランジスタを含み、シリコントランジスタを含まない。
【0094】
別の実施形態によれば、少なくとも１つの画素は、半導体酸化物トランジスタのみを含み、シリコントランジスタを含まない。
【0095】
別の実施形態によれば、少なくとも１つの画素は、駆動トランジスタの第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、発光ダイオードの第１の電極に結合された第２のソース－ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、発光トランジスタと、発光ダイオードの第１の電極に結合された第１のソース－ドレイン端子、電圧線に結合された第２のソース－ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、初期化トランジスタと、を含む。
【0096】
別の実施形態によれば、少なくとも１つの画素は、駆動トランジスタの第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、発光ダイオードの第１の電極に結合された第２のソース－ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、発光トランジスタと、発光ダイオードの第１の電極に結合された第１のソース－ドレイン端子、電圧線に結合された第２のソース－ドレイン端子、及び発光信号の反転バージョンを受信するように構成されたゲート端子を有する、初期化トランジスタと、を含む。
【0097】
一実施形態によれば、発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタと、駆動トランジスタのゲート端子とドレイン端子との間に結合されたゲート－ドレイントランジスタと、データローディングトランジスタと、駆動トランジスタのゲート端子に結合されたストレージキャパシタと、を有する表示画素を動作させる方法が提供され、方法は、データプログラミング及び閾値電圧サンプリングフェーズ中に、ゲート－ドレイントランジスタが活性化されている間にデータローディングトランジスタを使用してデータを表示画素内にロードすることと、ゲート－ドレイントランジスタが活性化されている間にデータローディングトランジスタを非活性化することと、データローディングトランジスタを非活性化した後に、ストレージキャパシタを放電させることによって駆動トランジスタのゲート－ソース電圧を低減することと、を含む。
【0098】
別の実施形態によれば、表示画素は、駆動トランジスタに直接結合された追加のキャパシタを更に含み、方法は、データローディングトランジスタを非活性化した後に、制御信号を追加のキャパシタに印加してストレージキャパシタを放電させることを含む。
【0099】
別の実施形態によれば、制御信号を追加のキャパシタに印加することは、制御信号を低減してストレージキャパシタを放電させることを含む。
【0100】
別の実施形態によれば、方法は、データプログラミング及び閾値電圧サンプリングフェーズの前に、ゲート－ドレイントランジスタが非活性化されている間にデータローディングトランジスタを活性化することによって、オンバイアスストレス動作を実行することを含む。
【0101】
一実施形態によれば、表示画素が提供され、表示画素は、基板と、基板の上に形成され、かつ駆動トランジスタ用の活性領域を形成する、半導体酸化物層であって、駆動トランジスタが、第１のソース－ドレイン端子、第２のソース－ドレイン端子、及びゲート端子を有する、半導体酸化物層と、半導体酸化物層の上に形成された第１の金属層であって、駆動トランジスタのゲート端子及び第１のキャパシタの下部端子を形成する部分を有する、第１の金属層と、第１の金属層の上に形成された第２の金属層であって、第１のキャパシタの上部端子を形成する部分を有し、駆動トランジスタの第２のソース－ドレイン端子が、第２のキャパシタに結合されており、第２のキャパシタが、ゲートドライバ信号を受信するように構成されている、第２の金属層と、を含む。
【0102】
別の実施形態によれば、第２のキャパシタは、第１の金属層の別の部分から形成された下部端子を有し、かつ第２の金属層の別の部分から形成された上部端子を有する。
【0103】
別の実施形態によれば、表示画素は、第２の金属層の上に形成されたソース－ドレイン金属ルーティング層を含み、第２のキャパシタは、第２の金属層の別の部分から形成された下部端子を有し、かつソース－ドレイン金属ルーティング層の一部から形成された上部端子を有する。
【0104】
別の実施形態によれば、表示画素は、基板と半導体酸化物層との間に形成された第３の金属層を含み、第３の金属層は、駆動トランジスタの第２のソース－ドレイン端子に結合される。
【0105】
別の実施形態によれば、表示画素は、第２の金属層の上に形成されたソース－ドレイン金属ルーティング層を含み、第２のキャパシタは、第２の金属層の別の部分から形成された下部端子を有し、かつソース－ドレイン金属ルーティング層の一部から形成された上部端子を有する。
【0106】
別の実施形態によれば、第２のキャパシタは、第３の金属層の一部から形成された下部端子を有し、かつ第１の金属層の別の部分から形成された上部端子を有する。
【0107】
上記は、単に例示に過ぎず、様々な修正を記載の実施形態に行ってもよい。上記の実施形態は、個々に又は任意の組み合わせで実装されてもよい。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図12C】
【図13A】
【図13B】
【図14A】
【図14B】
【図14C】
【図14D】
【図14E】
【図15A】
【図15B】
【図16A】
【図16B】
【図17】
【手続補正書】
【提出日】2023-06-07
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ディスプレイであって、ゲートドライバ回路と、
前記ゲートドライバ回路に結合された複数の画素であって、前記複数の画素のうちの少なくとも１つの画素が、
ゲート端子、第１のソース－ドレイン端子、及び第２のソース－ドレイン端子を有する駆動トランジスタと、
前記駆動トランジスタの前記第１のソース－ドレイン端子に結合された第１のソース－ドレイン端子、前記駆動トランジスタの前記ゲート端子に結合された第２のソース－ドレイン端子、及び前記ゲートドライバ回路から第１の走査信号を受信するように構成されたゲート端子を有する、ゲート－ドレイントランジスタと、
前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１の電極を有し、かつ電源線に結合された第２の電極を有する、発光ダイオードと、
前記駆動トランジスタの前記ゲート端子に結合された第１の端子を有し、かつ前記発光ダイオードの前記第１の電極に結合された第２の端子を有する、ストレージキャパシタと、
データ線に結合された第１のソース－ドレイン端子、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第２のソース－ドレイン端子、及び前記ゲートドライバ回路から第２の走査信号を受信するように構成されたゲート端子を有するデータローディングトランジスタであって、前記ゲートドライバ回路が、前記第１の走査信号がアサートされている間に前記第２の走査信号をデアサートするように構成されており、前記駆動トランジスタのゲート－ソース電圧が、前記ストレージキャパシタを放電させることによって前記第２の走査信号のデアサート後に減少される、データローディングトランジスタと、
を含む、複数の画素と、
を備える、ディスプレイ。
【請求項2】
前記少なくとも１つの画素が、追加の電源線に結合された第１のソース－ドレイン端子を有し、かつ前記駆動トランジスタの前記第１のソース－ドレイン端子に結合された第２のソース－ドレイン端子を有する、第１の発光トランジスタと、
前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子を有し、かつ前記発光ダイオードの前記第１の電極に結合された第２のソース－ドレイン端子を有する、第２の発光トランジスタと、
前記第１のキャパシタの前記第２の端子に結合された第１のソース－ドレイン端子を有し、かつ電圧線に結合された第２のソース－ドレイン端子を有する、初期化トランジスタと、
を更に含む、請求項１に記載のディスプレイ。
【請求項3】
前記少なくとも１つの画素が、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１の端子を有し、かつ前記ゲートドライバ回路から制御信号を受信するように構成された第２の端子を有する、追加のキャパシタ
を更に含む、請求項１に記載のディスプレイ。
【請求項4】
第１の電源電圧が、前記電源線に提供され、前記第１の電源電圧よりも大きい第２の電源電圧が、前記追加の電源線に提供される、
請求項３に記載のディスプレイ。
【請求項5】
前記第２の走査信号が、前記ゲートドライバ回路内の第１のゲートドライバを使用して生成され、前記制御信号が、前記ゲートドライバ回路内の、前記第１のゲートドライバとは異なる第２のゲートドライバを使用して生成される、
請求項３に記載のディスプレイ。
【請求項6】
前記少なくとも１つの画素が、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１の端子を有し、かつ前記第２の走査信号を受信するように構成された第２の端子を有する、追加のキャパシタ
を更に含む、請求項１に記載のディスプレイ。
【請求項7】
前記データローディングトランジスタ及び前記駆動トランジスタが、同じチャネルタイプを有する、請求項６に記載のディスプレイ。
【請求項8】
前記データローディングトランジスタが、第１の行線を介して前記第２の走査信号を受信するように構成されており、前記追加のキャパシタが、前記第１の行線とは異なる第２の行線を介して前記第２の走査信号を受信するように構成されている、
請求項６に記載のディスプレイ。
【請求項9】
前記データローディングトランジスタが、行線を介して前記第２の走査信号を受信するように構成されており、前記追加のキャパシタが、前記行線を介して前記第２の走査信号を受信するように構成されている、
請求項６に記載のディスプレイ。
【請求項10】
前記少なくとも１つの画素が、少なくとも３つの半導体酸化物トランジスタと、少なくとも１つのｐ型シリコントランジスタと、を含む、請求項１に記載のディスプレイ。
【請求項11】
前記少なくとも１つの画素が、半導体酸化物トランジスタのみを含み、シリコントランジスタを含まない、請求項１に記載のディスプレイ。
【請求項12】
前記少なくとも１つの画素が、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、前記発光ダイオードの前記第１の電極に結合された第２のソース－ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、発光トランジスタと、
前記発光ダイオードの前記第１の電極に結合された第１のソース－ドレイン端子、電圧線に結合された第２のソース－ドレイン端子、及び前記発光信号を受信するように構成されたゲート端子を有する、初期化トランジスタと、
を更に含む、請求項１に記載のディスプレイ。
【請求項13】
前記少なくとも１つの画素が、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１のソース－ドレイン端子、前記発光ダイオードの前記第１の電極に結合された第２のソース－ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、発光トランジスタと、
前記発光ダイオードの前記第１の電極に結合された第１のソース－ドレイン端子、電圧線に結合された第２のソース－ドレイン端子、及び前記発光信号の反転バージョンを受信するように構成されたゲート端子を有する、初期化トランジスタと、
を更に含む、請求項１に記載のディスプレイ。
【請求項14】
発光ダイオードと、前記発光ダイオードと直列に結合された駆動トランジスタと、前記駆動トランジスタのゲート端子とドレイン端子との間に結合されたゲート－ドレイントランジスタと、データローディングトランジスタと、前記駆動トランジスタの前記ゲート端子に結合されたストレージキャパシタと、を有する表示画素を動作させる方法であって、データプログラミング及び閾値電圧サンプリングフェーズ中に、前記ゲート－ドレイントランジスタが活性化されている間に前記データローディングトランジスタを使用してデータを前記表示画素内にロードすることと、
前記ゲート－ドレイントランジスタが活性化されている間に前記データローディングトランジスタを非活性化することと、
前記データローディングトランジスタを非活性化した後に、前記ストレージキャパシタを放電させることによって前記駆動トランジスタのゲート－ソース電圧を低減することと、
を含む、方法。
【請求項15】
前記表示画素が、前記駆動トランジスタに直接結合された追加のキャパシタを更に含み、前記方法が、前記データローディングトランジスタを非活性化した後に、制御信号を前記追加のキャパシタに印加して前記ストレージキャパシタを放電させること
を更に含む、請求項１４に記載の方法。
【請求項16】
前記制御信号を前記追加のキャパシタに印加することが、前記制御信号を低減して前記ストレージキャパシタを放電させることを含む、請求項１４に記載の方法。
【請求項17】
前記データプログラミング及び閾値電圧サンプリングフェーズの前に、前記ゲート－ドレイントランジスタが非活性化されている間に前記データローディングトランジスタを活性化することによって、オンバイアスストレス動作を実行すること、を更に含む、請求項１４に記載の方法。
【請求項18】
表示画素であって、基板と、
前記基板の上に形成され、かつ駆動トランジスタ用の活性領域を形成する、半導体酸化物層であって、前記駆動トランジスタが、第１のソース－ドレイン端子、第２のソース－ドレイン端子、及びゲート端子を有する、半導体酸化物層と、
前記半導体酸化物層の上に形成された第１の金属層であって、前記駆動トランジスタの前記ゲート端子及び第１のキャパシタの下部端子を形成する部分を有する、第１の金属層と、
前記第１の金属層の上に形成された第２の金属層であって、前記第１のキャパシタの上部端子を形成する部分を有し、前記駆動トランジスタの前記第２のソース－ドレイン端子が、第２のキャパシタに結合されており、前記第２のキャパシタが、ゲートドライバ信号を受信するように構成されている、第２の金属層と、
を含む、表示画素。
【請求項19】
前記第２の金属層の上に形成されたソース－ドレイン金属ルーティング層であって、前記第２のキャパシタが、前記第２の金属層の別の部分から形成された下部端子を有し、かつ前記ソース－ドレイン金属ルーティング層の一部から形成された上部端子を有する、ソース－ドレイン金属ルーティング層を更に含む、請求項１８に記載の表示画素。
【請求項20】
前記基板と前記半導体酸化物層との間に形成された第３の金属層であって、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された、第３の金属層と、前記第２の金属層の上に形成されたソース－ドレイン金属ルーティング層であって、前記第２のキャパシタが、前記第２の金属層の別の部分から形成された下部端子を有し、かつ前記ソース－ドレイン金属ルーティング層の一部から形成された上部端子を有する、ソース－ドレイン金属ルーティング層と、
を更に含む、請求項１８に記載の表示画素。
【国際調査報告】