特表 2023-552422 磁気抵抗ランダム・アクセス・メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-15

(54)【発明の名称】磁気抵抗ランダム・アクセス・メモリ

(51)【国際特許分類】

   H10B 61/00 20230101AFI20231208BHJP

   H10N 50/10 20230101ALI20231208BHJP

   H10N 50/01 20230101ALI20231208BHJP

【ＦＩ】

H10B61/00

H10N50/10 Z

H10N50/01

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023534182

(86)(22)【出願日】2021-12-07

(85)【翻訳文提出日】2023-06-05

(86)【国際出願番号】 EP2021084668

(87)【国際公開番号】W WO2022128646

(87)【国際公開日】2022-06-23

(31)【優先権主張番号】17/122,809

(32)【優先日】2020-12-15

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】ファン デル シュトラテン、オスカー

(72)【発明者】

【氏名】本山 幸一

(72)【発明者】

【氏名】チョン、ケネス、チュン クエン

(72)【発明者】

【氏名】マニスカルコ、ジョセフ

(72)【発明者】

【氏名】ヤン、チーチャオ

【テーマコード（参考）】

4M119

5F092

【Ｆターム（参考）】

4M119AA20

4M119BB01

4M119CC05

4M119DD08

4M119JJ03

4M119JJ04

4M119JJ12

4M119JJ13

5F092AA20

5F092AB06

5F092AC11

5F092AD25

5F092BB23

5F092BB29

5F092BB43

5F092BC04

5F092CA02

5F092CA03

5F092CA08

5F092CA09

(57)【要約】

メモリ・デバイスおよびその形成の方法は、導電性構造体より上に底部電極を含み、上記導電性構造体がインターコネクト誘電体材料に埋め込まれる。上記底部電極より上に位置する磁気トンネル接合積層体が、上記底部電極より上の磁気参照層と、上記磁気参照層より上のトンネル・バリア層と、上記トンネル・バリア層より上の横方向にリセスされた磁気フリー層とにより形成される。側壁スペーサが、上記横方向にリセスされた磁気フリー層および上記トンネル・バリア層により形成された能動領域を閉じ込めるため上記横方向にリセスされた磁気フリー層を取り囲む。

【特許請求の範囲】

【請求項1】

メモリ・デバイスを形成する方法であって、
インターコネクト誘電体材料（１０２）に埋め込まれた導電性構造体（１０６）より上に底部電極（１１０）を形成することと、
前記底部電極より上に磁気トンネル接合積層体（２００）を形成することであり、前記磁気トンネル接合積層体が前記底部電極より上に磁気参照層（２１０）と、前記磁気参照層（２１０）より上にトンネル・バリア層（２２０）と、前記トンネル・バリア層より上に磁気フリー層（２３０）とを含む、前記形成することと、
前記磁気フリー層（２３０）の対向した横方向部分をリセスすることと、
少なくとも部分的に、前記磁気フリー層および前記トンネル・バリア層（２２０）により形成された能動領域を閉じ込めるために前記磁気フリー層（２３０）の前記対向した横方向部分上に側壁スペーサ（６１０）を形成することと
を含む方法。

【請求項2】

前記導電性構造体（１０６）が、前記導電性構造体（１０６）の底部表面および横方向側壁上に位置する拡散バリア・ライナ（１０４）をさらに含む、請求項１に記載の方法。

【請求項3】

前記磁気フリー層（２３０）の前記対向した横方向部分をリセスすることが、
前記磁気フリー層（２３０）より上にパターニングされたハードマスク層（３３０）を形成することと、
前記磁気フリー層（２３０）の前記対向した横方向部分をエッチングすることと
をさらに含む、請求項１に記載の方法。

【請求項4】

前記パターニングされたハードマスク層（３３０）が、最底部の材料として金属、および最上部の材料として犠牲誘電体材料を含む、請求項３に記載の方法。

【請求項5】

前記パターニングされたハードマスク層（３３０）から前記犠牲誘電体材料を除去すること
をさらに含む、請求項４に記載の方法。

【請求項6】

前記磁気フリー層（２３０）の前記対向した横方向部分をエッチングすることが、ドライ・エッチング技術を行うことを含む、請求項３に記載の方法。

【請求項7】

前記磁気フリー層（２３０）より下に位置する前記トンネル・バリア層（２２０）の対向した横方向部分をエッチングすること
をさらに含む、請求項３に記載の方法。

【請求項8】

前記磁気参照層（２１０）および前記トンネル・バリア層（２２０）の厚さが前記側壁スペーサ（６１０）の厚さプラス前記磁気フリー層（２３０）の厚さに等しくなるまで前記磁気フリー層（２３０）より下に位置する前記磁気トンネル接合積層体（２００）の前記磁気参照層（２１０）および前記トンネル・バリア層（２２０）をリセスすること
をさらに含む、請求項１に記載の方法。

【請求項9】

前記底部電極（１１０）をリセスすること
をさらに含む、請求項１に記載の方法。

【請求項10】

前記磁気トンネル接合積層体（２００）より上と、前記パターニングされたハードマスク層（３３０）の上面より上と、前記インターコネクト誘電体材料（１０２）の上面より上とに誘電体キャッピング層（８４０）をコンフォーマルに堆積すること
をさらに含む、請求項３に記載の方法。

【請求項11】

前記誘電体キャッピング層（８４０）より上に誘電体充填層（９２０）を堆積すること
をさらに含む、請求項１０に記載の方法。

【請求項12】

前記底部電極（１１０）より上に伝導性層を形成することであって、前記伝導性層を形成する伝導性材料が、前記底部電極（１１０）を形成する伝導性材料よりも小さな原子量を有する、前記形成すること
をさらに含む、請求項１に記載の方法。

【請求項13】

前記磁気トンネル接合積層体（２００）が、
前記磁気フリー層（２３０）の上に位置する非磁性スペーサ層と、前記非磁性スペーサ層の上に位置する第２の磁気フリー層と、前記磁気フリー層（２３０）と前記第２の磁気フリー層とのうちの少なくとも一方の上に位置する磁気トンネル接合キャップ層と
をさらに含む、請求項１に記載の方法。

【請求項14】

メモリ・デバイスであって、
導電性構造体（１０６）より上の底部電極（１１０）であり、前記導電性構造体がインターコネクト誘電体材料（１０２）に埋め込まれる、前記底部電極（１１０）と、
前記底部電極より上の磁気トンネル接合積層体（２００）であり、前記磁気トンネル接合積層体が、前記底部電極より上の磁気参照層（２１０）と、前記磁気参照層より上のトンネル・バリア層（２２０）と、前記トンネル・バリア層より上の横方向にリセスされた磁気フリー層（２３０）とを含み、前記横方向にリセスされた磁気フリー層が前記横方向にリセスされた磁気フリー層（２３０）および前記トンネル・バリア層（２２０）により形成される能動領域を閉じ込めるように側壁スペーサ（６１０）によって取り囲まれる、前記磁気トンネル接合積層体（２００）と
を含む、メモリ・デバイス。

【請求項15】

前記導電性構造体（１０６）が、前記導電性構造体（１０６）の底部表面および横方向側壁上に位置する拡散バリア・ライナ（１０４）をさらに含む、請求項１４に記載のメモリ・デバイス。

【請求項16】

前記磁気フリー層（２３０）より上にパターニングされたハードマスク層（３３０）
をさらに含む、請求項１４に記載のメモリ・デバイス。

【請求項17】

前記パターニングされたハードマスク層（３３０）が、最底部の材料として金属、および最上部の材料として犠牲誘電体材料を含む、請求項１６に記載のメモリ・デバイス。

【請求項18】

前記磁気参照層（２１０）および前記トンネル・バリア層（２２０）の厚さが、前記側壁スペーサ（６１０）の厚さプラス前記磁気フリー層（２３０）の厚さに等しい、請求項１４に記載のメモリ・デバイス。

【請求項19】

前記磁気トンネル接合積層体より上と、前記パターニングされたハードマスク層（３３０）の上面より上と、前記インターコネクト誘電体材料（１０２）の上面より上の誘電体キャッピング層（８４０）
をさらに含む、請求項１６に記載のメモリ・デバイス。

【請求項20】

前記キャッピング層（８４０）より上の誘電体充填層
をさらに含む、請求項１９に記載のメモリ・デバイス。

【請求項21】

前記底部電極より上の伝導性層であって、前記伝導性層（８４０）を形成する伝導性材料が、前記底部電極を形成する伝導性材料よりも小さな原子量を有する、前記伝導性層
をさらに含む、請求項１４に記載のメモリ・デバイス。

【請求項22】

前記磁気トンネル接合積層体（２００）が、
前記磁気フリー層（２３０）の上に位置する非磁性スペーサ層と、前記非磁性スペーサ層の上に位置する第２の磁気フリー層と、前記磁気フリー層（２３０）と前記第２の磁気フリー層とのうちの少なくとも一方の上に位置する磁気トンネル接合キャップ層と
をさらに含む、請求項１４に記載のメモリ・デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、全体として磁気ストレージ・デバイスの分野に関し、とりわけ高性能磁気抵抗ランダム・アクセス・メモリ・デバイスに関する。

【背景技術】

【0002】

磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）は、データが磁気ストレージ素子によって記憶される不揮発性ランダム・アクセス・メモリ技術である。これらの磁気ストレージ素子は、典型的には、薄い誘電体層、すなわちトンネル・バリアにより隔てられた２つの強磁性プレートから形成され、強磁性プレートの各々が磁化を保持できる。２つのプレートのうちの一方は、特定の極性に設定された永久磁石であり、他方のプレートの磁化を、メモリを記憶するために外部磁場の磁化と一致するように変更できる。このような構成は、磁気トンネル接合（ＭＴＪ）ピラーとして知られる。

【0003】

垂直ＭＴＪピラーに基づく高性能ＭＲＡＭデバイスにとって、明確な界面および界面制御が不可欠である。埋め込み型ＭＴＪピラー構造体は、通常、ブランケットＭＴＪ積層体のパターニングにより形成される。このようなＭＴＪ積層体の反応性イオン・エッチ（ＲＩＥ）処理およびイオン・ビーム・エッチ（ＩＢＥ）処理は、典型的にはＭＴＪ積層体側壁上への下にある厚い底部金属層の再スパッタリングに起因する電気的短絡をもたらすので、大きな難題を提起する。

【発明の概要】

【0004】

これゆえに、下にある（厚い）底部金属層からＭＴＪ積層体の側壁上への再スパッタされた伝導性金属粒子の堆積を防止できる改善された設計および技術に対する必要性がある。

【0005】

本発明のある態様によれば、メモリ・デバイスを形成する方法が提供され、上記方法は、インターコネクト誘電体材料に埋め込まれた導電性構造体より上に底部電極を形成することと、上記底部電極より上に磁気トンネル接合積層体を形成することであって、上記磁気トンネル接合積層体が上記底部電極より上に磁気参照層と、上記磁気参照層より上にトンネル・バリア層と、上記トンネル・バリア層より上に磁気フリー層とを含む、上記形成することと、上記磁気フリー層の対向した横方向部分をリセスすることと、少なくとも部分的に、上記磁気フリー層および上記トンネル・バリア層により形成される能動領域を閉じ込めるため上記磁気フリー層の上記対向した横方向部分上に側壁スペーサを形成することとを含む。

【0006】

本発明のもう１つの態様によれば、メモリ・デバイスが提供され、上記メモリ・デバイスは、導電性構造体より上の底部電極であって、上記導電性構造体がインターコネクト誘電体材料に埋め込まれる、上記底部電極と、上記底部電極より上の磁気トンネル接合積層体であって、上記磁気トンネル接合積層体が、上記底部電極より上の磁気参照層と、上記磁気参照層より上のトンネル・バリア層と、上記トンネル・バリア層より上の横方向にリセスされた磁気フリー層とを含み、上記横方向にリセスされた磁気フリー層が上記横方向にリセスされた磁気フリー層および上記トンネル・バリア層により形成される能動領域を閉じ込めるように側壁スペーサにより取り囲まれる、上記磁気トンネル接合積層体とを含む。

【0007】

例として与えられそして単独では発明を限定するものではない下記の詳細な説明は、添付の図面とともに最も良く認識されるだろう。

【図面の簡単な説明】

【0008】

【図1】本開示のある実施形態による、半導体製造プロセス中の中間ステップにおけるメモリ・デバイスの断面図である。

【図2】本開示のある実施形態による、底部電極より上に磁気トンネル接合積層体を形成することを描いているメモリ・デバイスの断面図である。

【図3】本開示のある実施形態による、パターニングされたハードマスク層を形成することを描いているメモリ・デバイスの断面図である。

【図4】本開示のある実施形態による、磁気フリー層をエッチングすることを描いているメモリ・デバイスの断面図である。

【図5】本開示のある実施形態による、スペーサ材料を形成することを描いているメモリ・デバイスの断面図である。

【図6】本開示のある実施形態による、スペーサ材料から側壁スペーサを形成することを描いているメモリ・デバイスの断面図である。

【図7】本開示のある実施形態による、磁気トンネル接合積層体の底部部分および底部電極をエッチングすることを描いているメモリ・デバイスの断面図である。

【図8】本開示のある実施形態による、誘電体キャッピング層を形成することを描いているメモリ・デバイスの断面図である。

【図9】本開示のある実施形態による、誘電体充填層を形成することを描いているメモリ・デバイスの断面図である。

【発明を実施するための形態】

【0009】

図面は、必ずしも等尺である必要はない。図面は、単に模式的な表現に過ぎず、発明の具体的なパラメータを描写するものではない。図面は、発明の典型的な実施形態だけを描くものである。図面では、類似の番号は類似の要素を表わす。

【0010】

権利を主張する構造体および方法の詳細な実施形態が、本明細書において開示される、しかしながら、開示する実施形態は、様々な形態で具体化することができる上記権利を主張する構造体および方法の単に例示に過ぎないことを理解されたい。この発明は、しかしながら、多くの異なる形態で具体化されることがあり、そして本明細書において記述する例示的な実施形態に限定されるように考えるべきではない。説明では、良く知られた特徴および技術の詳細が、提示した実施形態を不必要に不明瞭にすることを避けるために省略されることがある。

【0011】

以降の説明の目的のために、「上部（upper）」、「下部（lower）」、「右（right）」、「左（left）」、「縦方向の（vertical）」、「水平方向の（horizontal）」、「頂部（top）」、「底部（bottom）」などの用語、およびこれらの派生語は、描かれた図に向けられるので開示した構造体および方法に関係するはずである。「より上に（above）」、「重なって（overlying）」、「頂上に（atop）」、「上に（on top）」、「上に位置した（positioned on）」または「頂上に位置した（positioned atop）」などの用語は、第１の構造体などの第１の要素が第２の構造体などの第２の要素の上に存在することを意味し、ここでは界面構造体などの介在する要素が第１の要素と第２の要素との間に存在してもよい。「直接接触」という用語は、第１の構造体などの第１の要素と第２の構造体などの第２の要素とが、２つの要素の界面のところに何らかの中間の伝導性層、絶縁性層または半導体層なしに接続されることを意味する。

【0012】

第１の、第２の、等の用語が、様々な要素を記述するために本明細書では使用されることがあるけれども、これらの要素は、これらの用語によって限定されるべきでないことが理解されるだろう。これらの用語は、１つの要素をもう１つの要素からはっきりと区別するために使用されるだけである。したがって、下記に論じられる第１の要素は、本概念の範囲から逸脱せずに第２の要素と呼ばれてもよい。

【0013】

本発明の実施形態の表現を不明瞭にしないために、下記の詳細な説明では、この技術分野では知られているいくつかの処理ステップまたは操作が、表現のためおよび例示目的のために一緒に統合されることがあり、そしていくつかの事例では、詳細には説明されないことがある。他の事例では、この技術分野で知られているいくつかの処理ステップまたは操作が、全く説明されないことがある。下記の説明は、本発明の様々な実施形態の特色のある特徴または要素にむしろ焦点を当てることを理解されたい。

【0014】

ＭＲＡＭデバイスは、薄い誘電体層（すなわち、トンネル・バリア）により隔てられたハード磁性層（すなわち、参照層）とソフト磁性層（すなわち、フリー層）とを有するデータを記憶するためのセルまたは磁気ストレージ素子を含む。この構成は、磁気トンネル接合（ＭＴＪ）ピラーとして知られる。ＭＴＪピラー構造体は、典型的にはコバルト（Ｃｏ）系の合成反強磁性体（ＳＡＦ）、ＣｏＦｅＢ系の参照層、ＭｇＯ系のトンネル・バリア、ＣｏＦｅＢ系のフリー層、およびタンタル（Ｔａ）またはルテニウム（Ｒｕ）あるいはその両方などの物質を含有するキャップ層を含む。上に述べたように、埋め込み型ＭＴＪピラー構造体は、通常ブランケットＭＴＪ積層体のパターニングによって形成される。このようなＭＴＪ積層体の反応性イオン・エッチ（ＲＩＥ）処理およびイオン・ビーム・エッチ（ＩＢＥ）処理は、典型的にはＭＴＪ積層体側壁上への厚い底部金属層の再スパッタリングに起因する短絡をもたらすので、大きな難題を提起する。

【0015】

本開示の実施形態は、全体として磁気ストレージ・デバイスの分野に関し、とりわけ垂直ＭＴＪ構造体に基づく高性能ＭＲＡＭデバイスに関する。本開示の実施形態は、埋め込み型ＭＴＪピラー構造体を有するＭＲＡＭデバイス、およびそれを製作する方法を提供し、上記ＭＲＡＭデバイスでは、ＭＴＪピラー構造体のフリー層は、再スパッタされた伝導性金属粒子がＭＴＪピラー構造体のトンネル・バリア材料上に堆積することを防止するために横方向にリセスされそして誘電体材料により取り囲まれる。言い換えれば、提案した実施形態は、ＭＴＪピラー構造体のフリー層をリセスすることおよびリセスしたフリー層の周りに誘電体材料を堆積することによって、ＭＴＪピラー構造体のエッチング中の伝導性金属粒子のバック・スパッタリングを防止できる。これは、旧来のＭＴＪ構造における一般的な故障モードである電気的短絡のリスクを低減でき、これによってデバイス信頼性を高める。

【0016】

横方向にリセスされたフリー層を有するＭＴＪピラー構造体を形成できる実施形態が、図１～図９の添付の図面を参照することによって下記に詳細に説明される。

【0017】

ここで図１を参照して、本開示のある実施形態による、半導体製造プロセス中の中間ステップにおけるメモリ・デバイス１００の断面図が示される。メモリ・デバイス１００は、例えば、ＭＲＡＭ、スピン移行トルク（ＳＴＴ）ＭＲＡＭ、スピン軌道トルク（ＳＯＴ）ＭＲＡＭ、等などの任意のＭＴＪを含有するデバイスを含むことがある。図１の実施形態では、メモリ・デバイス１００は、垂直ＭＴＪピラー構造体に基づくＭＲＡＭデバイスである。

【0018】

ある実施形態によれば、メモリ・デバイス１００は、インターコネクト誘電体材料層１０２に埋め込まれている導電性構造体１０６を含む。拡散バリア・ライナ１０４を、図に示したように、導電性構造体１０６の側壁および底部壁上に形成できる。全体として、導電性構造体１０６、拡散バリア・ライナ１０４、およびインターコネクト誘電体材料層１０２は、インターコネクト・レベルを形成する。少なくとも１つの他のインターコネクト・レベルまたはミドル・オブ・ザ・ライン（ＭＯＬ）レベルあるいはその両方が、インターコネクト誘電体材料層１０２、導電性構造体１０６、および拡散バリア・ライナ１０４を含むインターコネクト・レベルより下方に位置してもよいことに留意されたい。これらの他のレベルは、明確化のために図示されない。

【0019】

インターコネクト誘電体材料層１０２を、例えば、二酸化ケイ素、シルセスキオキサン類、Ｓｉ、Ｃ、ＯおよびＨの原子を含むＣドープト酸化物（すなわち、有機ケイ酸塩類）、熱硬化性ポリアリレン・エーテル類、またはこれらの多層を含め任意のインターコネクト誘電体材料から構成することができる。「ポリアリレン」という用語は、この出願では、アリール部分または結合、縮合環、もしくは例えば、酸素、イオウ、スルホン、スルホキシド、カルボニル、等などの不活性結合基により一緒にリンクされる不活性置換型アリール部分を表わすために使用される。

【0020】

導電性構造体１０６は、導電性金属または金属合金から構成される。本出願において使用することができる導電性材料の例は、銅（Ｃｕ）、アルミニウム（Ａｌ）、またはタングステン（Ｗ）を含み、一方で導電性金属合金の例は、Ｃｕ－Ａｌ合金である。

【0021】

拡散バリア・ライナ１０４は、導電性構造体１０６の側壁および底部壁に沿って形成される。いくつかの実施形態では、拡散バリア・ライナが存在しない。拡散バリア・ライナ１０４は、拡散バリア材料（すなわち、銅などの伝導性材料がバリアを通り拡散することを防止するためのバリアとして働く材料）から構成される。拡散バリア・ライナ１０４を形成する際に使用できる拡散バリア材料の例は、限定されないが、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、またはＷＮを含むことができる。いくつかの実施形態では、拡散バリア・ライナ１０４は、拡散バリア材料の材料積層体を含むことができる。１つの例では、拡散バリア材料は、Ｔａ／ＴａＮの積層体から構成されてもよい。

【0022】

インターコネクト誘電体材料層１０２、導電性構造体１０６、および拡散バリア・ライナ１０４を含むインターコネクト・レベルは、例えば、ダマシン・プロセスを含め当業者には良く知られている従来のプロセスを利用して形成されてもよい。本出願の方法を不明瞭にしないように、インターコネクト誘電体材料層１０２、導電性構造体１０６、および拡散バリア・ライナ１０４を含むインターコネクト・レベルを形成するために使用される技術は、本明細書では提供していない。

【0023】

図１を参照し続けて、底部電極１１０は、インターコネクト誘電体材料層１０２、導電性構造体１０６、および拡散バリア・ライナ１０４の上面より上に形成される。図に示したように、底部電極１１０は、インターコネクト誘電体材料層１０２、導電性構造体１０６、および拡散バリア・ライナ１０４の最上面の全体を覆う。

【0024】

底部電極１１０を、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｃｏ、ＣｏＷＰ、ＣｏＮ、Ｗ、ＷＮまたはこれらのいずれかの組み合わせなどの伝導性材料から構成することができる。底部電極１１０は、ほぼ２ｎｍからほぼ２５ｎｍおよびこれらの間の範囲で変わる厚さを有することがあるけれども、２ｎｍ未満および２５ｎｍよりも厚い厚さが容認されることがある。底部電極１１０を、例えば、スパッタリング、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）または物理気相堆積（ＰＶＤ）などの堆積プロセスによって形成することができる。エッチ・バック・プロセス、平坦化プロセス（例えば、化学機械研磨など）、またはパターニング・プロセス（例えば、リソグラフィおよびエッチングなど）が、底部電極１１０を形成する伝導性材料の堆積に続くことがある。

【0025】

（図示しない）いくつかの実施形態では、底部電極１１０が、導電性構造体１０６のリセスされた表面上に位置する。このような実施形態では、底部電極１１０を形成する前に、導電性構造体１０６の上側部分がリセス・エッチング・プロセスを利用して除去され、そしてその後で底部電極１１０が導電性構造体１０６のリセスされた表面上に形成される。このように、底部電極１１０は、導電性構造体１０６のリセスされた最上部表面の全体に位置するだろう。このような実施形態では、底部電極１１０の最上部表面は、インターコネクト誘電体材料層１０２の最上部表面と同一平面上にあってはならない。代わりに、底部電極１１０の最上部表面は、インターコネクト誘電体材料１０２の最上部表面より（ｚ方向に）ほぼ２ｎｍからほぼ４０ｎｍ上に位置するはずである。そして、底部電極１１０の最底部表面は、インターコネクト誘電体材料１０２の最上部表面より（ｚ方向に）ほぼ２ｎｍからほぼ４０ｎｍ下に位置するはずである。

【0026】

いくつかの実施形態では、任意の伝導性材料を含む伝導性層（図示せず）を、底部電極１１０より上に形成できる。いくつかの実施形態では、底部電極１１０を形成する伝導性材料よりも小さな原子量を有する材料または材料の組み合わせを、伝導性層（図示せず）として使用できる。典型的には、伝導性層を形成する伝導性材料は、底部電極１１０の付着係数よりも小さな付着係数を有する。伝導性層として使用できる伝導性材料の例示的な例は、伝導性層（図示せず）の選択される伝導性材料が底部電極１１０の伝導性材料よりも小さな原子量を有するという条件で底部電極１１０用に上に述べた伝導性材料のうちの１つを含むことができる。１つの例では、そして底部電極１１０がＴａＮから構成されると、そのときには、伝導性層をＴｉまたはＴｉＮ、ＮｂまたはＮｂＮから構成できる。

【0027】

存在する場合には、伝導性層（図示せず）を、例えば、スパッタリング、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）または物理気相堆積（ＰＶＤ）などの堆積プロセスによって形成できる。伝導性層の厚さは、２０ｎｍから５００ｎｍまでであってもよい。指定された範囲以外の他の厚さもまた、伝導性層の厚さとして採用できる。

【0028】

ここで図２を参照して、本開示のある実施形態による、底部電極１１０より上にＭＴＪ積層体２００を形成することを描いているメモリ・デバイス１００の断面図が示される。ＭＴＪ積層体２００は、図２に描かれたように、少なくとも磁気参照層２１０、トンネル・バリア層２２０、および磁気フリー層２３０を含むことができる。例えば、磁気フリー層２３０がＭＴＪ積層体２００の底部のところに位置し、そして磁気参照層２１０がＭＴＪ積層体２００の頂部にあるような他のＭＴＪ積層体２００構成が可能であることに留意されたい。

【0029】

いくつかの実施形態では、ＭＴＪ積層体２００はまた、磁気フリー層上に位置する非磁性スペーサ層（図示せず）、非磁性スペーサ層上に位置する第２の磁気フリー層、または磁気フリー層２３０もしくは第２の磁気フリー層の上に位置するＭＴＪキャップ層あるいはその組み合わせも含むことができる。ＭＴＪ積層体２００の様々な材料層を、例えば、メッキ、スパッタリング、プラズマ原子層堆積（ＰＥＡＬＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）または物理気相堆積（ＰＶＤ）などの１つまたは複数の堆積プロセスを利用することにより形成できる。

【0030】

磁気参照層２１０は、固定磁化を有する。磁気参照層２１０を、高いスピン偏極を示す１つまたは複数の金属を含む金属または金属合金（またはこれらの積層体）から構成できる。代替の実施形態では、磁気参照層２１０の形成のための例示的な金属は、鉄、ニッケル、コバルト、クロム、ホウ素、またはマンガンを含むことができる。例示的な金属合金は、上記により例示された複数の金属を含むことができる。もう１つの実施形態では、磁気参照層２１０を、（１）金属または上に述べた複数の金属を使用する金属合金あるいはその両方から形成された高スピン偏極領域と、（２）強い垂直磁気異方性（強ＰＭＡ）を示す１つまたは複数の材料から構成された領域とを有する多層配置とすることができる。使用することができる強ＰＭＡを有する例示的な材料は、コバルト、ニッケル、白金、パラジウム、イリジウム、またはルテニウムなどの金属を含み、そして交互の層として配置されてもよい。強ＰＭＡ領域はまた、強ＰＭＡを示す合金も含むことができ、コバルト－鉄－テルビウム、コバルト－鉄－ガドリニウム、コバルト－クロム－白金、コバルト－白金、コバルト－パラジウム、鉄－白金、または鉄－パラジウムあるいはこれらの組み合わせを含め例示的な合金をともなう。合金を、交互の層として配置できる。１つの実施形態では、これらの材料および領域の組み合わせもまた、採用できる。

【0031】

トンネル・バリア層２２０は、絶縁体材料から構成され、そして適切なトンネル抵抗を提供するような厚さで形成される。トンネル・バリア層２２０用の例示的な材料は、酸化マグネシウム、酸化アルミニウム、および酸化チタン、または半導体もしくは小さなバンドギャップの絶縁体などのより高い電気トンネル・コンダクタンスの材料を含むことができる。

【0032】

磁気フリー層２３０は、磁気参照層２１０の磁化方向に対して相対的に向きを変更できる磁化を有する磁性材料（または複数の磁性材料の積層体）から構成できる。磁気フリー層２３０用の例示的な磁性材料は、合金またはコバルト、鉄、コバルト－鉄の合金、ニッケル、ニッケル－鉄の合金、およびコバルト－鉄－ホウ素の合金の多層あるいはこれらの組み合わせを含む。

【0033】

メモリ・デバイス１００のいくつかの要素または特徴あるいはその両方が、図に図示されるが、提示した実施形態を不必要に不明瞭にすることを避けるために詳細には説明されないことに留意されたい。図説目的だけのために、限定を意図せずに、対応する底部電極１１０を有する１つだけのＭＴＪ積層体２００が、メモリ・デバイス１００に描かれる。当業者には理解されるように、メモリ・デバイス１００は、１つよりも多くのＭＴＪ積層体２００を含むことができる。

【0034】

ここで図３を参照して、本開示のある実施形態による、パターニングされたハードマスク層３３０を形成することを描いているメモリ・デバイス１００の断面図が示される。

【0035】

パターニングされたハードマスク層３３０を、最底部の材料としてＴａＮ、ＴａＡｌＮ、ＷＮなどの金属（図示せず）、および最上部の材料として二酸化ケイ素、窒化ケイ素、炭化ケイ素、等などの誘電体材料（図示せず）から構成することができる。ハードマスク層３３０を、この技術分野では知られている任意の好適な堆積方法により堆積することができる。パターニングされたハードマスク層３３０内の金属層は犠牲ではなく、一方でパターニングされたハードマスク層３３０内の誘電体層は、上記誘電体層がパターニング・プロセスの完了の後で除去されるだろうという点で犠牲であることに留意されたい。いくつかの実施形態では、ＭＴＪ積層体２００の最上層（図示せず）は、ＭＴＪ積層体２００をエッチングするためのハードマスクおよび層間伝導体チャネルの両方として働くことができる。

【0036】

ハードマスク層３３０の（縦方向の）厚さは、ほぼ１０ｎｍからほぼ１００ｎｍの間で変わることがあるとはいえ、この範囲より上または下の他の厚さを、特定の用途のために望まれるように使用できる。下にあるＭＴＪ積層体２００をエッチングするためのハードマスク層３３０を形成することおよびパターニングすることのプロセスは標準でありこの技術分野では良く知られていることに留意されたい。

【0037】

ここで図４を参照して、本開示のある実施形態による、磁気フリー層２３０をエッチングすることを描いているメモリ・デバイス１００の断面図が示される。この実施形態では、反応性イオン・エッチング（ＲＩＥ）またはイオン・ビーム・エッチング（ＩＢＥ）などのドライ・エッチング技術を、図に描かれたように、磁気フリー層２３０をリセスするために実施できる。磁気フリー層２３０は、磁気フリー層２３０の（水平方向の）厚さがほぼ２００ｎｍからほぼ１０ｎｍの間になるまで横方向にリセスされる。

【0038】

ＭＴＪ積層体２００をパターニングするプロセスは、この技術分野では良く知られたステップから成り、上記プロセスは、一般に、パターニングされたハードマスク層３３０に転写されそして任意の好適なエッチング技術を介して下にあるＭＴＪ積層体２００（および底部電極１１０）をパターニングするために使用されるフォトレジスト層（図示せず）にパターンを形成することを含む。この実施形態では、ＭＴＪ積層体２００のパターニングは、磁気フリー層２３０を横方向にリセスすることにより始まり、次いでエッチング・プロセスは、トンネル・バリア層２２０の最上部の表面のところで停止する。下記に説明されるように、スペーサ材料が、磁気フリー層２３０をリセスすることの後でメモリ・デバイス１００上に堆積される。

【0039】

代わりにまたは加えて、いくつかの実施形態では、エッチング・プロセスは、磁気参照層２１０の最上部の表面まで続くことがある。このように、そのような事例では、トンネル・バリア層２２０もまた、横方向にリセスされることがある。いくつかの実施形態では、トンネル・バリア層２２０を、エッチング・プロセス中に部分的にまたは完全に除去できる。

【0040】

ここで図５を参照して、本開示のある実施形態による、スペーサ材料５１０の形成を描いているメモリ・デバイス１００の断面図が示される。スペーサ材料５１０を、メモリ・デバイス１００上に堆積でき、そして図６に構成されたような側壁スペーサ６１０を形成するために引き続いてエッチングされる（図６）。

【0041】

スペーサ材料５１０は、酸化物、窒化物、オキシナイトライド、シリコン・カーボン・オキシナイトライド、シリコン・ボロン・オキシナイトライド、ｌｏｗ－ｋ誘電体、またはこれらのいずれかの組み合わせなどの絶縁体材料を含むことができる。標準堆積技術およびエッチング技術を、スペーサ材料５１０を形成するために使用できる。

【0042】

ここで図６を参照して、本開示のある実施形態による、スペーサ材料５１０（図５）から側壁スペーサ６１０を形成することを描いているメモリ・デバイス１００の断面図が示される。スペーサ材料５１０（図５）を、側壁スペーサ６１０を形成するために、例えば、異方性エッチを使用してエッチングできる。当業者には知られているように、スペーサ材料５１０（図５）を形成する絶縁体材料は、エッチング・プロセス中にメモリ・デバイス１００のすべての水平表面から除去される。

【0043】

ある実施形態によれば、側壁スペーサ６１０は、磁気フリー層２３０の対向する側壁およびパターニングされたハードマスク層３３０の底部部分に位置する。側壁スペーサ６１０の底部表面は、トンネル・バリア層２２０の直接上である。このように、側壁スペーサ６１０は、磁気フリー層２３０および磁気フリー層２３０の下のトンネル・バリア層２２０の部分によって形成されるメモリ・デバイス１００の能動領域を閉じ込める。この構成は、ＭＴＪ積層体２００のパターニング中に底部電極１１０などの底部金属層からトンネル・バリア層２２０上への金属粒子のバック・スパッタリングを防止でき、したがって、ＭＴＪ積層体２００内部の底部金属層と上部金属層との間の電気的短絡または漏れ電流を防止する。

【0044】

ある実施形態によれば、側壁スペーサ６１０の（水平方向の）厚さは、ほぼ３ｎｍからほぼ４０ｎｍの間で変わることがあるとはいえ、この範囲より上または下の他の厚さを、特定の用途のために望まれるように使用できる。

【0045】

ここで図７を参照して、本開示のある実施形態による、ＭＴＪ積層体２００の底部部分および底部電極１１０をエッチングすることを描いているメモリ・デバイス１００の断面図が示される。

【0046】

この実施形態では、ＭＴＪ積層体２００のパターニングは、磁気参照層２１０およびトンネル・バリア層２２０を含めＭＴＪ積層体２００の残っている底部層をエッチングすることにより続く。任意の好適なエッチング技術を、磁気参照層２１０およびトンネル・バリア層２２０をリセスするために使用できる。例えば、磁気参照層２１０およびトンネル・バリア層２２０を、反応性イオン・エッチ（ＲＩＥ）、またはイオン・ビーム・エッチ（ＩＢＥ）などのドライ・エッチング技術を使用してリセスできる。磁気フリー層２３０の厚さとともに側壁スペーサ６１０の（水平方向の）厚さは、磁気参照層２１０およびトンネル・バリア層２２０の厚さを示す。言い換えれば、磁気フリー層２３０の下に位置する磁気トンネル接合積層体２００の磁気参照層２１０およびトンネル・バリア層２２０は、磁気参照層２１０およびトンネル・バリア層２２０の厚さが側壁スペーサ６１０の厚さプラス磁気フリー層２３０の厚さに等しくなるまでリセスされる。

【0047】

パターニング・プロセスは、底部電極１１０をリセスすることにより続く。ある実施形態では、イオン・ビーム・エッチ（ＩＢＥ）を、図に描かれたように、底部電極１１０をリセスする（すなわち、電極をむき出しにする）ために実行できる。

【0048】

ここで図８を参照して、本開示のある実施形態による、誘電体キャッピング層８４０を形成することを描いているメモリ・デバイス１００の断面図が示される。

【0049】

誘電体キャッピング層８４０が、メモリ・デバイス１００上にコンフォーマルに堆積される。図に描いたように、インターコネクト誘電体材料層１０２に垂直な誘電体キャッピング層８４０の部分が、底部電極１１０、磁気参照層２１０、トンネル・バリア層２２０、側壁スペーサ６１０およびハードマスク層３３０の側壁に横方向に近接して位置する。インターコネクト誘電体材料層１０２に平行な誘電体キャッピング層８４０の部分が、インターコネクト誘電体材料層１０２およびハードマスク層３３０の上部表面より上に位置する。任意選択で、発明のもう１つの実施形態では、インターコネクト誘電体材料層１０２に平行な誘電体キャッピング層８４０の部分が、ＲＩＥなどの指向性エッチ・プロセスにより除去される。

【0050】

誘電体キャッピング層８４０を、例えば、ＳｉＣ、Ｓｉ３Ｎ４、ＳｉＯ２、炭素ドープ酸化物、窒素および水素ドープ・シリコン・カーバイドＳｉＣ（Ｎ，Ｈ）またはこれらの多層などの任意の誘電体材料から構成できる。誘電体キャッピング層８４０を、例えば、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）、化学溶液堆積、蒸着、またはプラズマ原子層堆積（ＰＥＡＬＤ）などの従来の堆積プロセスを利用して形成できる。

【0051】

ここで図９を参照して、本開示のある実施形態による、誘電体充填層９２０を形成することを描いているメモリ・デバイス１００の断面図が示される。任意の好適な堆積プロセスを、メモリ・デバイス１００に誘電体充填層９２０を形成するために使用できる。誘電体充填層９２０を、インターコネクト誘電体材料層１０２と似かよった材料で作ることができ、そして同様のやり方で形成できる。いくつかの実施形態では、平坦化プロセスを、誘電体充填層９２０の堆積の後でメモリ・デバイス１００に行ってもよい。

【0052】

それゆえに、ＭＴＪ積層体２００および底部電極１１０のパターニングの前に磁気フリー層２３０をリセスすること、ならびに磁気フリー層２３０の対向する側面に側壁スペーサ６１０を形成することによって、金属粒子のバック・スパッタリングを、底部金属層の引き続くエッチング中に防止できる。とりわけ、側壁スペーサ６１０により取り囲まれた横方向にリセスされた磁気フリー層２３０は、再スパッタリングがメモリ・デバイス１００内の電気的短絡をもたらさないように、能動ＭＴＪ領域を閉じ込め、それによってデバイス信頼性を向上させる。

【0053】

さらに、本開示の実施形態は、トンネル・バリア層の欠如または金属－酸化物デバイス層の短絡のために埋め込み型ＭＲＡＭデバイスおよび他の埋め込み型メモリ素子（ＲＲＡＭなど）のスケーラビリティを拡張できる。

【0054】

最後に、本開示の実施形態は、１つだけのチャンバを使用して行うことができる処理ステップのシーケンスを含む方法を提供し、それによりＭＴＪ積層体２００の酸素への露出を避ける。具体的に、図３～図８で説明した処理ステップを、同じ処理チャンバ内で実行でき、したがって製造プロセスを容易にし、かつＭＴＪ積層体２００の酸素への露出を減少させる。

【0055】

本発明の様々な実施形態の説明を、例示の目的で提示してきているが、網羅的ではないし開示した実施形態に限定するものでもない。多くの修正形態および変形形態が、説明した実施形態の範囲から乖離せずに当業者には明らかだろう。本明細書において使用した専門用語は、実施形態の原理、実際的な用途もしくは市場において見出される技術に対する技術的な改善を最も良く説明するように、または他の当業者が本明細書において開示した実施形態を理解できるように選ばれた。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】