特表 2023-552511 相補的スイッチングを用いたイン・メモリ抵抗変化型メモリのＸＯＲ論理

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-18

(54)【発明の名称】相補的スイッチングを用いたイン・メモリ抵抗変化型メモリのＸＯＲ論理

(51)【国際特許分類】

   H10B 63/00 20230101AFI20231211BHJP

   H10N 70/20 20230101ALI20231211BHJP

【ＦＩ】

H10B63/00

H10N70/20

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023526217

(86)(22)【出願日】2021-10-25

(85)【翻訳文提出日】2023-04-28

(86)【国際出願番号】 CN2021126145

(87)【国際公開番号】W WO2022127383

(87)【国際公開日】2022-06-23

(31)【優先権主張番号】17/122,800

(32)【優先日】2020-12-15

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】110000316

【氏名又は名称】弁理士法人ピー・エス・ディ

(72)【発明者】

【氏名】安藤 崇志

(72)【発明者】

【氏名】ゴング、ナンボ

(72)【発明者】

【氏名】コーエン、ガイ、エム

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA60

5F083PR21

5F083PR22

(57)【要約】

半導体構造体を使用又は形成する方法において、半導体構造体は、第１の電極及び第２の電極を有する抵抗変化型メモリ（ＲＲＡＭ）ゲートを含むことができる。ＲＲＡＭゲートは、さらに、スイッチング層ｋ値とスイッチング層熱伝導率とを有する誘電体材料を含むスイッチング層を含むことができる。ＲＲＡＭゲートは、さらに、スイッチング層ｋ値より小さいＣＳｋ値と、スイッチング層熱伝導率より大きいＣＳ熱伝導率とを有する材料を含む相補的スイッチング（ＣＳ）緩和層を含むことができる。

【特許請求の範囲】

【請求項1】

第１の電極と、
第２の電極と、
誘電体材料を含むスイッチング層と、
前記スイッチング層のｋ値より小さいＣＳｋ値と前記スイッチング層の熱伝導率より大きいＣＳ熱伝導率とを有する材料を含む、相補的スイッチング（ＣＳ）緩和層と
を備える抵抗変化型メモリ（ＲＲＡＭ）ゲートを準備することと、
Ｖｒｅｓｔ電圧パルスを印加することによって、前記ＲＲＡＭゲートをリセットすることと、
前記第１の電極に第１のバイアスを印加し、前記第２の電極に第２のバイアスを印加することによって、論理動作を実行することであって、前記第１のバイアスは、ゼロ電圧及び正の相補的スイッチング電圧（Ｖｓｅｔ）からなる群からの選択を含み、前記第２のバイアスは、ゼロ電圧及び負のＶｓｅｔからなる群からの選択を含む、前記実行することと、
Ｖｓｅｔより低い検知電圧を使用して前記ＲＲＡＭゲートのバイアス状態を検知することであって、前記第１の電極のみ又は前記第２の電極のみからのＶｓｅｔ電圧は、１に等しいバイアス状態を生じ、前記第１の電極及び前記第２の電極の両方からのＶｓｅｔ電圧、又は前記第１の電極及び前記第２の電極からのゼロ電圧は、０に等しいバイアス状態を生じる、前記検知することと
を含む方法。

【請求項2】

前記論理動作を実行することと前記ＲＲＡＭゲートの前記バイアス状態を検知することとの間に時間を待機することを含む、請求項１に記載の方法。

【請求項3】

前記リセット電圧は、（ｉ）前記第１の電極に印加される前記ＲＲＡＭゲートの前記Ｖｓｅｔの２倍の電圧、（ｉｉ）前記第２の電極に印加される前記ＲＲＡＭゲートの前記Ｖｓｅｔの２倍の電圧、並びに、（ｉｉｉ）前記第１の電極及び前記第２の電極のうちの１つに対する正のＶｓｅｔと前記第１の電極及び前記第２の電極のうちの残りに対する負のＶｓｅｔとの組み合わせ、からなる群からの選択を含む、請求項１に記載の方法。

【請求項4】

前記論理動作を実行することは、前記スイッチング層内に導電性フィラメントを形成することを含む、請求項１に記載の方法。

【請求項5】

前記正のＶｓｅｔ及び前記負のＶｓｅｔの組み合わせは、酸素空孔（Ｖ_０ ^２＋）欠乏領域の形成を促進する、請求項４に記載の方法。

【請求項6】

前記酸素空孔欠乏領域は、前記第２の電極より前記第１の電極の近くに生じる、請求項５に記載の方法。

【請求項7】

前記スイッチング層は、ＨｆＯｘ、ＴａＯｘ、ＴｉＯｘ、ＮｉＯｘからなる群から選択された材料を含む、請求項１に記載の方法。

【請求項8】

前記ＲＲＡＭゲートの前記バイアス状態を検知した後でＶｒｅｓｅｔ電圧パルスを印加することによって、前記ＲＲＡＭゲートをリセットすることを含む、請求項１に記載の方法。

【請求項9】

第１の電極と、
第２の電極と、
スイッチング層ｋ値とスイッチング層熱伝導率とを有する誘電体材料を含むスイッチング層と、
前記スイッチング層ｋ値より小さいＣＳｋ値と前記スイッチング層熱伝導率より大きいＣＳ熱伝導率とを有する材料を含む、相補的スイッチング（ＣＳ）緩和層と
を備える抵抗変化型メモリ（ＲＲＡＭ）ゲート。

【請求項10】

前記ＣＳ緩和層は、前記第１の電極と前記スイッチング層との間に配置され、前記第１の電極は、正の相補的スイッチング電圧（Ｖｓｅｔ）を印加するように構成される、請求項９に記載のＲＲＡＭゲート。

【請求項11】

前記第２の電極は、負のＶｓｅｔを印加するように構成される、請求項１０に記載のＲＲＡＭゲート。

【請求項12】

前記ＣＳ緩和層は、酸化アルミニウム、窒化アルミニウム、及び窒化ホウ素からなる群からの選択を含む、請求項９に記載のＲＲＡＭゲート。

【請求項13】

前記ＣＳ緩和層は、相補的スイッチングの実現性を高めるように調整された寸法特性を備える、請求項９に記載のＲＲＡＭゲート。

【請求項14】

前記ＣＳ緩和層は、前記スイッチング層内のＶ_０ ^２＋拡散を遅くするように調整された寸法特性を備える、請求項９に記載のＲＲＡＭゲート。

【請求項15】

前記第１の電極に印加される電圧パルスは、前記スイッチング層及び前記ＣＳ緩和層を通して前記第２の電極に供給される、請求項９に記載のＲＲＡＭゲート。

【請求項16】

前記スイッチング層は、ＨｆＯｘ、ＴａＯｘ、ＴｉＯｘ、及びＮｉＯｘからなる群からの選択を含む、請求項９に記載のＲＲＡＭゲート。

【請求項17】

半導体構造体を形成する方法であって、
第１の電極を形成することと、
スイッチング層ｋ値とスイッチング層熱伝導率とを有する誘電体材料を含むスイッチング層を形成することと、
前記スイッチング層ｋ値より小さいＣＳｋ値と前記スイッチング層熱伝導率より大きいＣＳ熱伝導率とを有する材料を含む、相補的スイッチング（ＣＳ）緩和層を形成することと、
前記スイッチング層及び前記ＣＳ緩和層の前記第１の電極とは反対側に、第２の電極を形成することと
を含む方法。

【請求項18】

前記ＣＳ緩和層は、酸化アルミニウム、窒化アルミニウム、及び窒化ホウ素からなる群からの選択を含む、請求項１７に記載の方法。

【請求項19】

相補的スイッチングについての閾値電圧を上げるように、前記ＣＳ緩和層の寸法特性を調整することを含む、請求項１７に記載の方法。

【請求項20】

前記スイッチング層は、ＨｆＯｘ、ＴａＯｘ、ＴｉＯｘ、及びＮｉＯｘからなる群からの選択を含む、請求項１７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、不揮発性メモリの分野に関し、具体的には、抵抗変化型メモリ（ＲＲＡＭ）内の単一デバイスを使用するＸＯＲゲートを提供することに関する。

【背景技術】

【0002】

ＲＲＡＭデバイスにおいて、メモリ・セルは、２つの状態、すなわちセット状態及びリセット状態のうちの１つにプログラムすることができる。セット状態において、メモリ・セルは、「低」抵抗を有する。リセット状態において、メモリ・セルは、「高」抵抗を有する。メモリ・セルのセット状態及びリセット状態は、メモリ・セルを切り替えるために異なる閾値電圧を必要とする。リセット閾値電圧は、電流を流すフィラメントを切り離すために克服する必要がある、メモリ・セル全体にわたる電圧降下である。セット閾値電圧は、電流を流すフィラメントを再接続するために克服する必要がある、メモリ・セル全体にわたる電圧降下である。相補的スイッチングＲＲＡＭデバイスの場合、リセット状態にあるメモリ・セルの閾値電圧は、セット状態にあるメモリ・セルの閾値電圧よりも比較的高い。従って、メモリ・セルをセット状態には切り替えるがリセット状態には切り替えないプログラム電圧を印加することが可能であり、メモリ・セルをリセット状態には切り替えるがセット状態には切り替えないプログラム電圧を印加することが可能である。しかし、メモリを１つの状態から別の状態へ変化させ、さらにメモリを元に戻るように変化させる単一のプログラム電圧を印加することは不可能である。

【0003】

ＸＯＲゲートは、２つの入力のうちの１つのみが真である場合にだけ、真（例えば、１、「高」）を出力し、両方の入力が真又は両方の入力が偽である場合に偽（例えば、０、「低」）を出力する論理ゲートである。ＸＯＲゲートは、製造が可能な論理ゲート（即ち、ＸＮＯＲゲート、ＡＮＤゲート、ＯＲゲート、又はＮＯＴゲート）の組み合わせからしか構築することができない。

【発明の概要】

【0004】

本発明の一実施形態の態様は、抵抗変化型メモリ（ＲＲＡＭ）ゲートを開示する。ＲＲＡＭゲートは、第１の電極と第２の電極とを含む。ＲＲＡＭゲートは、さらに、スイッチング層ｋ値とスイッチング層熱伝導率とを有する誘電体材料で作成されるスイッチング層を含む。ＲＲＡＭゲートは、さらに、スイッチング層ｋ値より低いＣＳｋ値とスイッチング層熱伝導率より大きいＣＳ熱伝導率とを備える相補的スイッチング（ＣＳ）緩和層を含む。

【0005】

本発明の一実施形態の態様は、さらに、上記の実施形態におけるＲＲＡＭゲートのような、ＲＲＡＭゲートを動作させる方法を含む。本方法は、ＲＲＡＭゲートを準備することと、Ｖｒｅｓｔ電圧パルスを印加することによって、ＲＲＡＭゲートをリセットすることとを含む。本方法は、さらに、第１の電極に第１のバイアスを印加し、第２の電極に第２のバイアスを印加することによって、論理動作を実行することを含むことができる。第１のバイアスは、ゼロ電圧及び正の相補的スイッチング電圧（Ｖｓｅｔ）からなる群からの選択を含むことができ、第２のバイアスは、ゼロ電圧及び負のＶｓｅｔからなる群からの選択を含むことができる。本方法は、さらに、Ｖｓｅｔより低い検知電圧を使用してＲＲＡＭゲートのバイアス状態を検知することを含むことができる。第１の電極のみ又は第２の電極のみからのＶｓｅｔ電圧は、１に等しいバイアス状態を生じることができ、第１の電極及び第２の電極の両方からのＶｓｅｔ電圧、又は第１の電極及び第２の電極からのゼロ電圧は、０に等しいバイアス状態を生じる。

【0006】

本発明の一実施形態の態様は、さらに、半導体構造体を形成することを含むことができる。本形成方法は、第１の電極を形成することを含むことができる。本方法はさらに、スイッチング層ｋ値とスイッチング層熱伝導率とを有する誘電体材料から作成されるスイッチング層を形成することを含むことができる。半導体構造体を形成することは、さらに、スイッチング層ｋ値より低いＣＳｋ値とスイッチング層熱伝導率より高いＣＳ熱伝導率とから作成される相補的スイッチング（ＣＳ）緩和層を形成することを含むことができる。半導体構造体を形成することは、さらに、スイッチング層及びＣＳ緩和層の第１の電極とは反対側に、第２の電極を形成することを含むことができる。

【図面の簡単な説明】

【0007】

【図1】本発明の１つの実施形態によるメモリ・システムの図を示す。

【図2】本発明の１つの実施形態によるＲＲＡＭゲートの側断面図を示す。

【図3】本発明の１つの実施形態による、ＲＲＡＭデバイスの手順のフローチャートを示す。

【図4】本発明の１つの実施形態による、ＲＲＡＭデバイス内のセット状態及びリセット状態を可能にするようにＲＲＡＭゲート内に形成された導電性フィラメントの概略図を示す。

【図5】本発明の１つの実施形態による、破断した導電性フィラメントを有するＲＲＡＭゲートの概略図を示す。

【発明を実施するための形態】

【0008】

以下で詳しく説明されるように、本発明の一態様は、複数のメモリ・セルを含む抵抗変化型メモリ（ＲＲＡＭ）デバイスを動作させ、プログラミングする方法である。個々のメモリ・セルは、ＸＯＲゲートとして実行することができる、スイッチング層と相補的スイッチング（「ＣＳ」）層とを有するＲＲＡＭゲートを含む。一般に、ＸＯＲゲートは、単一のゲート構造体で製造することはできない。スイッチング層とＣＳ層とを組み合わせることで、２つの電極のうちの１つのみが「１」の信号を送るときの酸素空孔フィラメントの形成と、両方の電極が「１」の信号を送るときの酸素空孔欠乏領域の形成とによって、ＲＲＡＭデバイスを論理ＸＯＲゲートとして動作させることができる。酸素空孔欠乏領域は、１つの電極の正バイアスが正電荷を帯びた酸素空孔をドリフトさせ、酸素空孔フィラメントにギャップを残すときに生じる相補的スイッチングによって、形成される。動作の詳細は、以下で記述される図面に関連して説明される。

【0009】

図１は、本発明の１つの実施形態によるメモリ・システム１００の図を示す。メモリ・システム１００は、複数のメモリ・セル１０６を含むＲＲＡＭアレイ１０４を有する抵抗変化型メモリ（ＲＲＡＭ）デバイス１０２を含む。各々のメモリ・セル１０６は、ＸＯＲ論理動作を行うために使用することができる。ＲＲＡＭアレイ１０４は、各々のメモリ・セル１０６が１つの行線と１つの列線との交点である明確なメモリ・アドレスを有するように、行及び列に編成される。

【0010】

例示的な実施形態において、ＲＲＡＭアレイ１０４は、書き込み回路１０８と対になっている。特定の実施形態において、書き込み回路１０８は、各々の行線若しくは列線又はその両方が対になった書き込み回路１０８を有するように、ＲＲＡＭアレイ１０４に組み込むことができる。書き込み回路１０８は、電流パルスをメモリ・セル１０６に印加し、それによりメモリ・セル１０６をプログラムするように構成された１つ又は複数のパルス発生器を含むことができる。書き込み回路１０８によって印加される電流パルスは、ゼロ電圧、又は、供給されるＲＲＡＭゲート１１０のための相補的スイッチング電圧（「Ｖｓｅｔ」）の正若しくは負の方向に調整される。Ｖｓｅｔ電圧を印加することによって、適切なＸＯＲ論理動作を確実に実行することができるようになる。

【0011】

メモリ・セル１０６に印加される書き込み電流パルスの正又は負の方向は、メモリ・セル１０６の所望の状態に依存する。書き込み回路１０８は、ＲＲＡＭゲート１１０の製造時に決定される相補的スイッチング特性に調整されたＶｓｅｔパルスを生成する。ＲＲＡＭゲート１１０の相補的スイッチング特性は、例えば、ＲＲＡＭゲート１１０のサイズ及び形状、その材料の熱伝導率、誘電率、ＲＲＡＭゲート１１０の酸素空孔濃度及び構成を含む。即ち、ＲＲＡＭゲート１１０は、特定のＶｓｅｔを有するように製造することができ、書き込み回路１０８は、この電圧を、１つの電極（即ち、行線又は列線）のための正の方向として、及び、他の電極（残りの行線又は列線）のための負の方向として、生成するように構成される。

【0012】

図２は、本発明の１つの実施形態による、ＲＲＡＭゲート１１０の横断面図を示す。ＲＲＡＭゲート１１０は、一実施形態において、Ｐｄ、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｕ、Ｃｕ、Ａｕ、Ｔａ、ＴａＮ、ＴｉＮ、Ａｌ／Ｔｉ、Ｐｔ／Ｔｉ、及びＷ／Ｚｒなどの導電性材料で形成された第１の電極２０２及び第２の電極２０４を含む。第１の電極２０２及び第２の電極２０４は、行線及び列線、並びに書き込み回路１０８に、電気的に接続される。前述のように、第１の電極２０２は、パルス発生器に電気的に接続することができ、一方、第２の電極２０４は、異なるパルス発生器に電気的に接続される。第１の電極２０２及び第２の電極２０４は、当該技術分野において知られている堆積技術を使用して形成することができる。例えば、第１の電極２０２及び第２の電極２０４は、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＤ）、又は化学気相堆積（ＣＶＤ）を使用して形成することができる。

【0013】

ＲＲＡＭゲート１１０は、第１の電極２０２と第２の電極２０４との間に配置され、少なくとも１つの実施形態においては互いに直接接触する、ＣＳ緩和層２０６及びスイッチング層２０８を含む。図２は、単一のＲＲＡＭゲート１１０を示すが、実際には複数のこのようなＲＲＡＭゲート１１０を一緒に配置してＲＲＡＭアレイ１０４を形成することができる。ＲＲＡＭアレイ１０４は、単一のＲＲＡＭゲート１１０の各々を上部及び下部電極のそれぞれの対を使用して個々にアドレス指定することができるように、ＲＲＡＭアレイ１０４に接続された上部行電極及び下部列電極を含むことができる。

【0014】

スイッチング層２０８は、定められたｋ値（誘電率）と定められた熱伝導率とを有する材料で作成される。ｋ値及び熱伝導率は、製造時に特定の材料特性及び寸法特性を選択することによって、決定される。スイッチング層２０８は、誘電体金属酸化物材料、例えば、ＺｒＯ_２、ＮｉＯ、ＴｉＯ_２、ＭｎＯ_２、Ａｌ_２Ｏ_３、ＺｎＯ、ＲｕＮＣｓ、ＺｎＯ、ＨｆＯ_２、ＨｆＯ_２、ＴａＯ_ｘ、ＨｆＯ_２、Ｔａ_２Ｏ_５、ＴｉＯ_２ＮＰｓ、ＴａＯ_ｘ／、ＴａＯ_ｘ／ＭｇＯ、ＴｉＯ_２－ｘ、ａ－ＺｎＯ、ＷＯ_３／Ａｌ_２Ｏ_３、ＴｉＯ_２－ｘ、ＨｆＯ_ｘ、ＴｉＯ_２－ｘ、ＨｆＯ_２、ａ－ＴｉＯ_２、Ｚｎ_２ＴｉＯ_４、Ｔａ／ＴａＯ_ｘ、ＨｆＯ_ｘ／ＡｌＯ_ｘ、ＴａＯ_ｘ／ＴｉＯ_２、ＴｉＯ_ｘ／ＨｆＯ_ｘ、ＭｎＯ／Ｔａ_２Ｏ_５、ＨｆＯ_ｘ／、及びＡｇＮＰｓなどを含むことができる。スイッチング層２０８は、さらに、当該技術分野において知られている技術を使用して形成することができる。具体的には、スイッチング層２０８は、ＡＬＤ、ＰＶＤ、又はＣＶＤを使用して形成することができる。即ち、各々のＲＲＡＭゲート１１０について（又はＲＲＡＭアレイ１０４について）、基板又は他の半導体構造体にパターンが適用され、一連の堆積を経てＲＲＡＭゲートの層（第１の電極２０２、第２の電極２０４、スイッチング層２０８など）が順次形成される。

【0015】

ＣＳ緩和層２０６は、同様に、ＲＲＡＭゲート１１０についてＣＳｋ値及びＣＳ熱伝導率を定める材料で作成される。ＣＳｋ値及びＣＳ熱伝導率は、製造時に特定の材料特性及び寸法特性を選択することによって決定される。ＣＳ緩和層２０６は、酸化アルミニウム、窒化アルミニウム、及び窒化ホウ素などの金属酸化物材料を含むスイッチング層２０８の材料に代わる材料を含むことができる。特定の実施形態において、ＣＳ緩和層２０６は、スイッチング層２０８の同じ実施形態において使用された材料とは異なる材料を含む。ＣＳ緩和層２０６の材料は、ＣＳｋ値がスイッチング層のｋ値より小さく、ＣＳ熱伝導率がスイッチング層の熱伝導率より大きくなるように、選択することができる。スイッチング層のｋ値より小さいＣＳｋ値とスイッチング層の熱伝導率より大きいＣＳ熱伝導率とを有するＲＲＡＭゲート１１０の実施形態は、相補的スイッチングの実現性を高める。相補的スイッチングの実現性が高められることによって、より効果的で正確なＸＯＲ論理動作が容易になる。ＣＳ緩和層２０６は、また、当該技術分野において知られている技術を使用して形成することができる。具体的には、ＣＳ緩和層２０６は、ＡＬＤ、ＰＶＤ、又はＣＶＤを使用して形成することができる。

【0016】

図３は、本発明の一実施形態による、ＲＲＡＭデバイス１０２の動作のフローチャートを示す。ＲＲＡＭデバイス１０２は、スイッチング層（例えば、図２に示されるスイッチング層２０８）及びＣＳ緩和層（例えば、図２に示されるＣＳ緩和層２０６）を有するＲＲＡＭゲート（例えば、図１及び図２のＲＲＡＭゲート１１０）を提供する（ブロック３０２）。提供されたＲＲＡＭゲートは、酸素空孔（Ｖ_ｏ ^２＋）の導電性フィラメントの形成を利用して、スイッチング層２０８内のセット状態及びリセット状態（即ち、論理的「１」及び「０」）を可能にする。

【0017】

図４は、本発明の１つの実施形態による、ＲＲＡＭデバイス（例えば、ＲＲＡＭデバイス１０２）内のセット状態及びリセット状態を可能にするようにＲＲＡＭゲート１１０内に形成された導電性フィラメント４１２の概略図を示す。ＲＲＡＭゲート１１０を提供する際に、ＲＲＡＭデバイス１０２は（例えば、書き込み回路１０８を使用して）、第１の電極２０２と第２の電極２０４とにわたって電圧を印加し、ＲＲＡＭゲート１１０内の酸素空孔及び酸素イオン（Ｏ^２－）の移動を生じさせる。この移動によって、第１の電極２０２と第２の電極２０４との間の導電性フィラメント４１２の形成が可能になる。導電性フィラメントの形成は、高電圧パルスによる誘電体層４１４（即ち、ＲＲＡＭゲート１１０内のスイッチング層２０８とＣＳ緩和層２０６との組み合わせ）のソフト・ブレークダウンによって最初に引き起こされる。最初のブレークダウンは、酸素原子／イオンを誘電体層４１４の格子からから叩き出し、酸素空孔を誘電体層４１４内に残す。酸素イオンは、最終的に誘電体層４１４を離れ、酸素空孔が誘電体層４１４内の導電性フィラメント４１２を形成する。提供されたＲＲＡＭゲート１１０には、従って、低抵抗状態（即ち、論理的「１」）がもたらされる。

【0018】

一旦導電性フィラメント４１２が形成されると、ＲＲＡＭデバイス１０２は、Ｖｒｅｓｔ電圧パルスを印加することによって、ＲＲＡＭゲート１１０をリセットする(ブロック３０４)。リセット・プロセスは、ＲＲＡＭゲートがユニポーラ・スイッチングを利用するかバイポーラ・スイッチングを利用するかに応じて、異なるＶｒｅｓｔ電圧の大きさ若しくは異なるＶｒｅｓｔ電圧の極性又はその両方を含むことができる。Ｖｒｅｓｔ電圧は、ジュール熱を生成する可能性があり、そのジュール熱は、酸素イオンが誘電体層４１４内に戻って酸素空孔と結合するか又は導電性フィラメント４１２を酸化して高抵抗状態を生成することを引き起こす。特定の実施形態において、酸素イオンの拡散は、ジュール熱電流を熱的に利用するだけで活性化される。付加的に又は代替的に、特定の実施形態は、酸素イオンを移動させるために逆電場を使用することができる。

【0019】

図３の方法に戻ると、ＲＲＡＭデバイス１０２は、さらに、第１の電極２０２に第１のバイアスを印加し、第２の電極２０４に第２のバイアスを印加することによって、論理動作を実行する（ブロック３０６）。第１のバイアス及び第２のバイアスは、同時に印加することができる。第１のバイアスは、ゼロ電圧（論理的「０」）又は正のＶｓｅｔ（論理的「１」）のうちの１つを含み、第２のバイアスは、ゼロ電圧（論理的「０」）又は負のＶｓｅｔ（論理的「１」）のうちの１つを含む。

【0020】

両方のバイアスがゼロ電圧を印加する場合、ＲＲＡＭデバイス１０２は、リセット・プロセスの結果である高抵抗状態（論理的「０」）に留まる。

【0021】

バイアスの両方ではなく、いずれかがＶｓｅｔ（論理的「１」）を印加する場合、ＲＲＡＭゲート１１０は、導電性フィラメント４１２をリフォームし、低抵抗状態（論理的「１」）になる。導電性フィラメント４１２は、誘電体層４１４内の酸素空孔の再構成によりリフォームし、第１の電極２０２と第２の電極２０４とに再接続する。

【0022】

両方のバイアスがＶｓｅｔ（論理的「１」）を印加する場合、ＲＲＡＭゲート１１０は、ＲＲＡＭゲート１１０を高抵抗状態（論理的「０」）に維持する相補的スイッチングに駆動される。

【0023】

図５は、本発明の１つの実施形態による、破断した導電性フィラメント５１６を有するＲＲＡＭゲート１１０の概略図を示す。破断した導電性フィラメント５１６は、破断した導電性フィラメント５１６内に酸素空孔欠乏領域５１８を生じる相補的スイッチングの結果である。酸素空孔欠乏領域５１８は、酸素空孔のドリフトによって生じる。酸素空孔は正電荷を有するので、誘電体層４１４がＶｓｅｔ電圧によるソフト・ブレークダウンを起こすと、第１の電極２０２の第１のバイアスの正極性が酸素空孔を反発させて、酸素空孔欠乏領域５１８を形成する。

【0024】

ＣＳ緩和層２０６は、正の第１のバイアスが酸素空孔欠乏領域４１８に及ぼす影響を抑制する若しくは緩和する又はその両方である。即ち、ｋ値が小さいほど、正バイアスを妨害して酸素空孔をより効果的に反発させ、熱伝導率値が大きいほど、酸素空孔の移動が遅くなる。従って、ＣＳ緩和層２０６がなければ、ＲＲＡＭゲート１１０は、セットとリセットとの間の十分な電圧ウィンドウを有することができない。

【0025】

図３の方法に戻ると、ＲＲＡＭデバイス１０２は、さらに、Ｖｓｅｔより低い検知電圧を使用して、ＲＲＡＭゲート１１０のバイアス状態を検知する（ブロック３０８）。上述のように、第１の電極２０２のみからのＶｓｅｔ電圧（正）、又は第２の電極２０４のみからのＶｓｅｔ電圧（負）は、ＲＲＡＭデバイス１０２によって検知される１に等しいバイアス状態を生じる。さらに上述のように、ＲＲＡＭデバイス１０２が、第１の電極２０２及び第２の電極２０４の両方からのＶｓｅｔ電圧を印加するとき、又は、ＲＲＡＭデバイス１０２が、第１の電極２０２及び第２の電極２０４にゼロ電圧バイアスを印加するとき、ＲＲＡＭデバイス１０２は、０に等しいバイアス状態を検知する。

【0026】

本明細書で説明されるプログラムは、本発明の特定の実施形態においてそれらが実装される用途に基づいて識別される。しかし、本明細書のいずれの特定のプログラム命名法も、便宜上使用されているだけであり、従って、本発明は、それらの命名法によって識別される若しくは暗示される又はその両方のいずれかの特定の用途における使用のみに限定されるべきではないことを認識されたい。

【0027】

図中のフローチャート及びブロック図は、本発明の様々な実施形態によるシステム、方法及びコンピュータ・プログラム製品の可能な実施の、アーキテクチャ、機能性、及び動作を示す。これに関して、フローチャート又はブロック図の中の各々のブロックは、指定された論理機能（単数または複数）を実施するための１つ又は複数の実行可能命令を含むコードのモジュール、セグメント、又は部分を表すことができる。さらに、幾つかの代替的実施において、ブロック内に記された機能は、図に記されたものとは異なる順序で行うことができる。例えば、連続して示された２つのブロックは、実際には実質的に同時に実行することができ、或いは、ブロックは、関与する機能性に応じて、場合により逆の順序で実行することができる。さらに、ブロック図若しくはフローチャート図又はその両方の各々のブロック、及び、ブロック図若しくはフローチャート図又はその両方におけるブロックの組み合わせを、特定の機能又は動作を実行する専用ハードウェア・ベースのシステム、又は専用ハードウェアとコンピュータ命令との組み合わせによって実施することができることに留意されたい。

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】