特表 2023-552526 ニューロモルフィックコンピューティングの為のＦｅＦＥＴユニットセル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-18

(54)【発明の名称】ニューロモルフィックコンピューティングの為のＦｅＦＥＴユニットセル

(51)【国際特許分類】

   G11C 11/22 20060101AFI20231211BHJP

   H10B 51/30 20230101ALI20231211BHJP

   G11C 11/54 20060101ALI20231211BHJP

   G06N 3/049 20230101ALI20231211BHJP

   G06N 3/063 20230101ALI20231211BHJP

   G06N 3/065 20230101ALI20231211BHJP

【ＦＩ】

G11C11/22 120

H10B51/30

G11C11/22 232

G11C11/22 240

G11C11/54

G06N3/049

G06N3/063

G06N3/065

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023532151

(86)(22)【出願日】2021-11-09

(85)【翻訳文提出日】2023-05-25

(86)【国際出願番号】 EP2021081146

(87)【国際公開番号】W WO2022117296

(87)【国際公開日】2022-06-09

(31)【優先権主張番号】17/110,429

(32)【優先日】2020-12-03

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【復代理人】

【識別番号】100118599

【弁理士】

【氏名又は名称】村上 博司

(74)【復代理人】

【識別番号】100160738

【弁理士】

【氏名又は名称】加藤 由加里

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】ゴン，ナンボウ

(72)【発明者】

【氏名】安藤 崇志

(72)【発明者】

【氏名】ヘクマツォアルタバリ，バフマン

(72)【発明者】

【氏名】レズニチェク，アレクサンダー

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FR06

5F083JA02

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA60

5F083PR25

(57)【要約】

【課題】回路構造が、第１のゲート電極と第１のソース電極と第１のドレイン電極とを備えている第１の強誘電体電界効果トランジスタ（FeFET）、及び第２のゲート電極と第２のソース電極と第２のドレイン電極とを備えている第２のFeFETを備えている。該第１のゲート電極がワード線に接続されており、並びに、該第１のソース電極及び該第２のソース電極がビット線に接続されている。該第１のドレイン電極が該第２のゲート電極に接続されており、及び、該第２のドレイン電極がバイアス線に接続されている。重みシナプス構造体が、２つの回路構造を組み合わせることによって構築される。複数の重みシナプス構造体が、クロスバーアレイ内に取り込まれる。
【選択図】図２

【特許請求の範囲】

【請求項1】

回路構造であって、該回路構造が、
第１のゲート電極と第１のソース電極と第１のドレイン電極とを備えている第１の強誘電体電界効果トランジスタ（FeFET）；及び、
第２のゲート電極と第２のソース電極と第２のドレイン電極とを備えている第２のFeFET
を備えており、
ここで、前記第１のゲート電極がワード線に接続されており；並びに、
ここで、前記第１のソース電極及び前記第２のソース電極がビット線に接続されている、
前記回路構造。

【請求項2】

前記第１のドレイン電極が前記第２のゲート電極に接続されている、請求項１に記載の回路構造。

【請求項3】

前記第２のドレイン電極がバイアス線に接続されている、請求項１に記載の回路構造。

【請求項4】

重みシナプス構造体であって、該重みシナプス構造体が、
第１のワード線と第１のビット線との間に組み込まれた、請求項１～３のいずれか１項に記載の回路構造を備えている第１の回路構造；及び、
第２のワード線と第２のビット線との間に組み込まれた、請求項１～３のいずれか１項に記載の回路構造を備えている第２の回路構造
を備えており、
ここで、前記第１の回路構造は、前記第２の回路構造と電気的に接続されて、単一のシナプスを画定する、
前記重みシナプス構造体。

【請求項5】

前記単一のシナプスを訓練する為に、電圧パルスが前記第１のワード線に印加され、及びバイアス電圧が前記第１のビット線に印加される、請求項４に記載の重みシナプス構造体。

【請求項6】

前記電圧パルスが、前記第１の回路構造の前記第１のFeFETの閾値電圧を徐々に変化させる、請求項５に記載の重みシナプス構造体。

【請求項7】

前記バイアス電圧が、前記単一のシナプスのチャネルコンダクタンスを変調する、請求項６に記載の重みシナプス構造体。

【請求項8】

ワード線リセット電圧が前記第１のワード線に印加されて、前記単一のシナプスをリセットする、請求項４に記載の重みシナプス構造体。

【請求項9】

ビット線リセット電圧が前記第１のビット線に印加されて、前記単一のシナプスをリセットする、請求項４に記載の重みシナプス構造体。

【請求項10】

ビット線読み出し電圧が前記第１のビット線に印加されて、前記単一のシナプスを読み出す、請求項４に記載の重みシナプス構造体。

【請求項11】

第１のゲート電極と第１のソース電極と第１のドレイン電極とを備えている第１の強誘電体電界効果トランジスタ（FeFET）を構築すること；
第２のゲート電極と第２のソース電極と第２のドレイン電極とを備えている第２のFeFETを構築し、前記第１のFeFETと前記第２のFeFETとを組み合わせて第１の回路構造を形成すること；
前記第１のゲート電極を第１のワード線に接続すること；並びに、
前記第１のソース電極及び前記第２のソース電極を第１のビット線に接続すること
を含む方法。

【請求項12】

前記第１のドレイン電極を前記第２のゲート電極に接続することを更に含む、請求項１１に記載の方法。

【請求項13】

前記第２のドレイン電極を第１のバイアス線に接続することを更に含む、請求項１２に記載の方法。

【請求項14】

第３のゲート電極と第３のソース電極と第３のドレイン電極とを備えている第３のFeFETを構築すること；
第４のゲート電極と第４のソース電極と第４のドレイン電極とを備えている第４のFeFETを構築し、前記第３のFeFETと第４のFeFETとを組み合わせて、第２の回路構造を形成すること；
前記第３のゲート電極を第２のワード線に接続すること；並びに、
前記第３のソース電極及び前記第２のソース電極を第２のビット線に接続すること
を更に含む、請求項１３に記載の方法。

【請求項15】

前記第３のドレイン電極を前記第４のゲート電極に接続することを更に含む、請求項１４に記載の方法。

【請求項16】

前記第４のドレイン電極を前記第２のバイアス線に接続することを更に含む、請求項１５に記載の方法。

【請求項17】

前記第２及び前記第４のFeFETのチャネルコンダクタンス値の差動読み取りの為に前記第１の回路構造を前記第２の回路構造に電気的に接続して、単一のシナプスを画定することを更に含む、請求項１６に記載の方法。

【請求項18】

前記単一のシナプスを訓練する為に、電圧パルスを前記第１のワード線に印加し且つバイアス電圧を前記第１のビット線に印加することを更に含む、請求項１７に記載の方法。

【請求項19】

前記電圧パルスを介して、前記第１の回路構造の前記第１のFeFET及び前記第２の回路構造の前記第３のFeFETの閾値電圧を徐々に変化させることを更に含む、請求項１８に記載の方法。

【請求項20】

前記バイアス電圧を介して前記単一のシナプスのチャネルコンダクタンスを変調することを更に含む、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般的に半導体デバイスに、より具体的には、ニューロモルフィックコンピューティング（neuromorphic computing）の為の強誘電体電界効果トランジスタ（FeFET：ferroelectric field effect transistor）ユニットセルに、関する。

【背景技術】

【0002】

FeFETは、誘電体（DE：dielectric）の上にあるトランジスタのゲートスタック中に強誘電体層（FE：ferroelectric layer）が組み込まれた新しいデバイスである。任意の金属がまた、FE層とDE層との間で使用されることができる。FEの分極は、基礎にあるFETの分極と結合し、（外部Eの不存在下でPを保持する故に）ユニークな特性、例えば、不揮発性トランジスタの動作、を生じる。実験研究により、例えば該ゲートスタックの組成を変更することによって、設計時最適化／静的デバイス最適化を使用することによって、FeFETの為のアナログコンピューティング又は不揮発性（メモリ）特性が示されてきている。

【発明の概要】

【課題を解決するための手段】

【0003】

１つの実施態様に従うと、回路構造が提供される。該回路構造は、第１のゲート電極と第１のソース電極と第１のドレイン電極とを備えている第１の強誘電体電界効果トランジスタ（FeFET）、並びに、第２のゲート電極と第２のソース電極と第２のドレイン電極とを備えている第２のFeFETを備えており、ここで、該第１のゲート電極がワード線に接続されており、並びに、該第１のソース電極及び該第２のソース電極がビット線に接続されている。

【0004】

別の実施態様に従うと、重みシナプス構造体が提供される。該重みシナプス構造体は、第１のワード線と第１のビット線との間に組み込まれた第１の回路構造（ここで、該第１の回路構造が、第１の強誘電体電界効果トランジスタ（FeFET）と第２のFeFETとを備えている）、並びに第２のワード線と第２のビット線との間に組み込まれた第２の回路構造（ここで、該第２の回路構造が第３のFeFETと第４のFeFETとを備えている）を備えており、ここで、該第１の回路構造は、該第１のワード線を該第２のワード線に電気的に接続することによって該第２の回路構造に電気的に接続されて、単一のシナプスを画定する。

【0005】

更に別の実施態様に従うと、方法が提供される。該方法は、第１のゲート電極と第１のソース電極と第１のドレイン電極とを備えている第１の強誘電体電界効果トランジスタ（FeFET）を構築すること、第２のゲート電極と第２のソース電極と第２のドレイン電極とを備えている第２のFeFETを構築し、該第１のFeFETと該第２のFeFETとを組み合わせて第１の回路構造を形成すること、該第１のゲート電極を第１のワード線に接続すること、並びに、該第１のソース電極及び該第２のソース電極を第１のビット線に接続することを含む。

【0006】

例示的な実施態様は、異なる主題を参照して説明されていることに留意されるべきである。特に、幾つかの実施態様は、方法タイプの請求項を参照して説明され、一方、他の実施態様は、装置タイプの請求項を参照して説明されている。しかしながら、当業者は、上記及び以下の説明から、特に断らない限り、１つのタイプの主題に属する特徴の任意の組み合わせに加えて、異なる主題に関連する複数の特徴の間の任意の組み合わせ、特に、方法タイプの請求項の複数の特徴の間、装置タイプの請求項の複数の特徴の間の任意の組み合わせがまた、本明細書に記載されているものと見なされることを理解するであろう。

【0007】

これら及び他の特徴及び利点は、添付の図面と関連して読まれるべきであるその例示的な実施態様の以下の詳細な説明から明らかになるであろう。

【0008】

本発明は、添付の図面を参照した以下の好ましい実施態様の説明において詳細を提供するものである。

【図面の簡単な説明】

【0009】

【図1】図1は、強誘電体電界効果トランジスタ（FeFET）構造である。

【図2】図2は、本発明の１つの実施態様に従う、２つのFeFETを備えているユニットセルである。

【図3】図3は、本発明の１つの実施態様に従う、4つのFeFETを備えているシナプス重みである。

【図4】図4は、本発明の１つの実施態様に従う、シナプス重みの訓練又は設定の為のブロック図／フロー図である。

【図5】図5は、本発明の１つの実施態様に従う、シナプス重みをリセットする為のブロック図／フロー図である。

【図6】図6は、本発明の１つの実施態様に従う、パストランジスタ（pass transistor）をリセットする為の及びシナプス重みを読み出す為のブロック図／フロー図である。

【図7】図7は、本発明の１つの実施態様に従う、バイアス条件の第１の組でのn型電界効果トランジスタ（nFET：n-type field effect transistor）及びp型電界効果トランジスタ（pFET：p-type field effect transistor）の構成図である。

【図8】図8は、本発明の１つの実施態様に従う、バイアス条件の第２の組でのnFET及びpFETの構成図である。

【図9】図9は、本発明の１つの実施態様に従う、電子ニューロンと軸索とを相互接続する電子シナプスのクロスバーを備えている例示的なニューロモルフィック且つシナプトロニックネットワーク（neuromorphic and synaptronic network）である。

【図10】図10は、本発明の１つの実施態様に従う、コンピューティングデバイスと、ユニットセル若しくはシナプス重み又はそれらの組み合わせを使用することができるニューロモルフィックチップとを備えているコンピューティングシステムのコンポーネントのブロック図である。

【図11】図11は、本発明の１つの実施態様に従う、ユニットセル接続（２つのFeFET）を説明する為の方法のブロック図／フロー図である。

【図12】図12は、本発明の１つの実施態様に従う、シナプス重み接続（4つのFeFET）を説明する為の方法のブロック図／フロー図である。

【0010】

図面全体を通じて、同一又は類似の参照数字は、同一又は類似の要素を表す。

【発明を実施するための形態】

【0011】

本発明による実施態様は、ニューロモルフィックコンピューティングについての線形性を改善する為にユニットセルを使用する為の方法及びデバイスを提供する。該ユニットセルは、２つの強誘電体電界効果トランジスタ（FeFET）を備えている。該ユニットセルにおいて、一方のFeFETはアクセス（すなわち、パス）トランジスタとして機能し、及び他方のFeFETはコンダクタンス（G）に比例する情報を記憶する為に使用される。重さ（weight）は、２つのユニットセル、すなわち、4つのFeFET、によって表される。該重さは、（G＋、G-）の差に比例して表現される。FeFETは、n型電界効果トランジスタ（nFET）若しくはp型電界効果トランジスタ（pFET）又はそれらの組み合わせのいずれかであることができる。

【0012】

直線性は、重み更新の為のアナログメモリ素子の場合に重要な要素である。オンライン訓練の目的に場合に、パルスは同じ振幅と持続時間を有する必要がある。しかしながら、既存のFeFETを電圧パルス下で使用する場合に、必要な直線性を得ることは依然として課題である。一つの方法論として、FeFETシナプスのゲート電圧が、直線性応答を改善する為に調整されることができる。このことは、シナプスに印加される電圧が変調されるようにFeFETをパストランジスタとして使用することによって実現できる。

【0013】

本発明に従う実施態様は、２つのFeFETを備えている構造の為の方法及び装置を提供し、一方はパストランジスタとして使用され、他方は重み更新の線形性を改善する為にアナログコンピューティング（analog computing）の為に使用される。一方のFeFETは増強（potentiation）の為に使用され、他方のFeFETは抑制（depression）の為に使用される。結果として、本発明の例示的な実施態様はニューロモルフィックコンピューティング（neuromorphic computing）についての線形性を改善する為に、２つのFeFETユニットセル構造に焦点を当てており、ここで、２つの強誘電体メモリが訓練目的の為に使用される。

【0014】

そのようなFeFETの形成において使用されることができる半導体材料の例は、シリコン（Si）、ゲルマニウム（Ge）、シリコンゲルマニウム合金（SiGe）、炭化ケイ素（SiC）、炭化ゲルマニウム（SiGeC）、III-V化合物半導体若しくはII-VI化合物半導体又はそれらの組み合わせを包含する。III-V化合物半導体は、元素周期律表第III族のうちの少なくとも１つの元素と元素周期律表第V族のうちの少なくとも１つの元素とを含む材料である。II-VI化合物半導体は、元素周期律表第II族のうちの少なくとも１つの元素と元素周期律表第VI族のうちの少なくとも１つの元素とを含む物質である。

【0015】

本発明は、所与の例示的なアーキテクチャの観点から説明されているが、他のアーキテクチャ、構造、基板材料（substrate materials）、及びプロセスの特徴及び工程／ブロックが、本発明の範囲内で変化しうることが理解されるべきである。明確化の為に、特定の特徴を全ての図に示すことができないことが留意されるべきである。このことは、特定の実施態様、又は図解、又は特許請求の範囲の限定として解釈されることを意図するものでない。

【0016】

図1は、強誘電体電界効果トランジスタ（FeFET）構造である。

【0017】

FeFETデバイス5は、基板10の一部の上に形成されたソース領域12とドレイン領域14とを備えている。界面層（IL：interfacial layer）16が、基板10の上面、ソース領域12、及びドレイン領域14と直接的に接触して形成される。強誘電体酸化物層18は、IL16の上に形成される。次に、頂部電極（top electrode）20が強誘電体酸化物層18の上に形成される。ゲート電圧22（VGS）が、頂部電極20を介して印加されることができる。

【0018】

基板10は、結晶性、半結晶性、微結晶性、又はアモルファスであることができる。基板10は、本質的に（例えば、汚染物質を除いて）単一の元素（例えば、シリコン）、主に単一の元素（例えば、ドーピングを伴う）、例えば、シリコン（Si）又はゲルマニウム（Ge）、又は基板10は化合物、例えば、GaAs、SiC、又はSiGe、を含むことができる。基板10はまた、複数の材料層を有することができる。幾つかの実施態様において、基板10は、シリコン（Si）、シリコンゲルマニウム（SiGe）、炭化ケイ素（SiC）、Si：C（炭素をドープしたシリコン）、炭化ケイ素ゲルマニウム（SiGeC）、炭素をドープしたシリコンゲルマニウム（SiGe：C）、III-V化合物半導体（例えば、GaAs、AlGaAs、InAs、InP等）、II-V化合物半導体（例えば、ZnSe、ZnTe、ZnCdSe等）又は他の同様の半導体を包含するが必ずしもこれらに限定されない半導体を包含する。加えて、複数層の半導体材料が基板10の半導体材料として使用されることができる。幾つかの実施態様において、基板10は、半導体材料と誘電体材料との両方を含む。半導体基板10はまた、有機半導体又は、層状半導体、例えば、Si／SiGe、シリコンオンインシュレータ、又はSiGeオンインシュレータ、を包含することができる。半導体基板10の一部又は全体は、非晶質、多結晶、又は単結晶であることができる。本発明において使用される半導体基板10は、前述された種類の半導体基板に加えて、ハイブリッド配向（HOT：hybrid oriented）半導体基板を包含することもでき、ここで、該HOT基板は、異なる結晶方位の表面領域を有する。

【0019】

語「エピタキシャル成長」（epitaxial growth）及び「エピタキシャル堆積」（epitaxial deposition）とは、半導体材料の堆積面上に半導体材料を成長させることを云い、成長させる半導体材料は堆積面の半導体材料と実質的に同じ結晶特性を有する。語「エピタキシャル材料」は、エピタキシャル成長を用いて形成される材料を示す。幾つかの実施態様において、化学反応物が制御され及びシステムパラメータが正しく設定されるときに、堆積原子は、堆積表面上を動き回り且つ該堆積表面の原子の結晶配列に該堆積原子が配向するのに十分なエネルギーで該堆積表面に到達する。従って、幾つかの例において、{100}結晶表面上に堆積されたエピタキシャル膜は{100}方位をとることになる。

【0020】

頂部電極20は、導電材料、例えば、Cu、Al、Ag、Au、Pt、W、Ta、Ru、を含むことができる。幾つかの実施態様において、頂部電極20は、窒化物、例えば、TiN、TaN、を含むことができる。

【0021】

強誘電体酸化物層18は、酸化ハフニウム（HfO₂）層又は、ドーパントを有するHfO₂、例えば、Si、Al、Zr、N等、を含むことができる。強誘電体酸化物層18は例えば、斜方晶系相（強誘電体相）におけるHfO₂、を含むことができる。

【0022】

図2は、本発明の１つの実施態様に従う、２つのFeFETを備えているユニットセルである。

【0023】

ユニットセル30は、２つのFeFET、すなわち、第１のFeFET 40及び第２のFeFET 42、を備えている。第１のFeFET 40はパストランジスタとして機能し、及び第２のFeFET 42はアナログコンピューティングの為の不揮発性メモリ（NVM：non-volatile memory）として機能する。

【0024】

様々な例示的な実施態様において、ユニットセル30は、ビット線34とワード線32との間に組み込まれる。従って、アレイが、垂直な導電性のワード線（行）32とビット線（列）34とによって得られることができ、ここで、ユニットセル構造30が各行と各列との間の交差点に存在する。セル構造30は、対応するワード線32及びビット線34にバイアスをかけることによって、読み出し及び書き込みの為にアクセスすることができる。単位セル30は、コンダクタンス（G）値36を表す。

【0025】

図3は、本発明の１つの実施態様に従う、4つのFeFETを備えているシナプス重みである。

【0026】

重みシナプス構造体50は、２つのユニットセルと4つのFeFETとを備えている。特にG+（66）又はユニットセル60は２つのFeFET 62及び64を備えており、並びにG-（76）又はユニットセル70は２つのFeFET 72及び74を備えている。ユニットセル60のFeFET 62はパストランジスタ（pass transistor）であり、及びユニットセル60のFeFET 64はアナログコンピューティングの為のNVMである。同様に、ユニットセル70のFeFET 72はパストランジスタであり、及びユニットセル70のFeFET 74はアナログコンピューティングの為のNVMである。各ユニットセルは、ワード線とビット線とを備えている。例えば、ユニットセル60は、ワード線52とビット線54とを備えており、一方、ユニットセル70は、ワード線56とビット線58とを備えている。

【0027】

それ故に、図1～図3に従うと、FeFETデバイス5は、強誘電体酸化物層18がゲート誘電体として機能する単一トランジスタ構造（ソース領域12、ドレインゲート領域14、基板10）を備えている。２つのFeFET（１つはパストランジスタとして機能し、及び１つはアナログコンピューティングの為のNVMとして機能する）は、アナログコンピューティングの為に使用されるコンダクタンス（G）値を表すユニットセル構造30を表す。G+（２つのFeFET）及びG-（追加の２つのFeFET）は一緒になって、WがG+とG-との間の差に比例するシナプス重み50を表す。２つのユニットが１つのシナプスを表す（two-unit-cell-represent-one-synapse：ツー・ユニット・セル・リプリゼント・ワン・シナプス）の概念は、２つのPCMデバイスが１つの重量（G＋-G-）を表す、相変化メモリ（PCM）ベースのシナプスアプリケーションにおいて使用される。本発明の例示的な実施態様に従うと、２つのユニットセルがシナプスを表現する為に必要であり、各ユニットセルについて、２つのFeFET（１つのパストランジスタ、及びアナログコンピューティングの為の１つのNVM）が必要である。

【0028】

図4は、本発明の１つの実施態様に従う、シナプス重みの訓練又は設定の為のブロック図／フロー図である。

【0029】

訓練80の場合、該シナプスが設定される場合に、ワード線82に関して、VpはFeFET（パストランジスタ）のVtを徐々に変化させることができる。ビット線84の場合、Vb-Vtは、該シナプスのチャネルコンダクタンスを変調することができる。従って、FeFETデバイスをプログラムする為には、閾値電圧Vtを超える正の電圧パルスが印加されなければならない。このようにして、分極反転を誘発する為に、十分な電界が強誘電体層上に発生される。従って、正の電圧パルスVpが入力されるたびに、FeFETがオンになる。

【0030】

図5は、本発明の１つの実施態様に従う、シナプス重みをリセットする為のブロック図／フロー図である。

【0031】

シナプスリセット90の場合、ワード線92に関して、V_{w_rst}は大きく、且つ該パストランジスタをオンにする。ビット線94に関して、V_{b_rst}は負であり、且つその絶対値はシナプスデバイスをリセットするのに十分な大きさである。

【0032】

図6は、本発明の１つの実施態様に従う、パストランジスタ（pass transistor）をリセットする為の及びシナプス重みを読み出す為のブロック図／フロー図である。

【0033】

シナプス100の読み出しの場合、ワード線102に関して、V_{p_full}は大きく、且つ分極を初期状態に完全にプログラムする。ビット線104に関して、V_{b_read}は小さく、且つFeFETを乱さない。

【0034】

図7は、本発明の１つの実施態様に従う、バイアス条件の第１の組でのnFET及びpFETの構成図である。

【0035】

第１の構成110において、２つのnFET 112及び114がユニットセル内で互いに接続されている。条件の第１の組116において、V_バイアス＜V_bl、且つV_{GS（シナプス）}＝V_bl－V_t－V_バイアスであり、ここで、該シナプスは、V_tが増加するにつれて減る。なお、V_バイアスがゼロに選択される場合、この構成は図2に関して説明されたものと同等になる。

【0036】

第２の構成120において、１つのnFET 122及び１つのpFET 124がユニットセル内で互いに接続されている。条件の第１の組126において、V_バイアス＜V_bl、且つ－V_{GS（シナプス）}＝V_tであり、ここで、該シナプスは、V_tが増加するにつれて増える。

【0037】

第３の構成130において、１つのpFET 132及び１つのnFET 134がユニットセル内で互いに接続されている。条件の第１の組136において、V_バイアス＞V_bl、且つV_{GS（シナプス）}＝V_t、ここで、該シナプスは、－V_tが増加するにつれて減る。

【0038】

第４の構成140において、２つのpFET 142及び144がユニットセル内で互いに接続されている。条件の第１の組146において、V_バイアス＞V_bl、且つ－V_{GS（シナプス）}＝V_バイアス－V_bl－V_t、ここで、該シナプスは、－V_tが増加するにつれて増える。

【0039】

図8は、本発明の１つの実施態様に従う、バイアス条件の第２の組でのnFET及びpFETの構成図である。

【0040】

第１の構成110において、２つのnFET 112及び114がユニットセル内で互いに接続されている。条件の第２の組118において、V_バイアス＞V_bl、且つV_{GS（シナプス）}＝－V_tであり、ここで、該シナプスは、V_tが増加するにつれて減る。

【0041】

第２の構成120において、１つのnFET 122及び１つのpFET 124がユニットセル内で互いに接続されている。条件の第２の組128において、V_バイアス＞V_bl、且つ－V_{GS（シナプス）}＝V_バイアス－（V_bl－V_t）であり、ここで、該シナプスは、V_tが増加するにつれて増える。

【0042】

第３の構成130において、１つのpFET 132及び１つのnFET 134がユニットセル内で互いに接続されている。条件の第１の組138において、V_バイアス＜V_bl、且つV_{GS（シナプス）}＝（V_bl＋V_t）－V_バイアスであり、ここで、該シナプスは、－V_tが増加するにつれて減る。

【0043】

第４の構成140において、２つのpFET 142及び144がユニットセル内で互いに接続されている。条件の第１の組148において、V_バイアス＜V_bl、且つ－V_{GS（シナプス）}＝－V_tであり、ここで、該シナプスは、－V_tが増加するにつれて増える。

【0044】

等しい振幅（V）及び持続時間を有するパルス列の１つの非限定的な例において、nはFeFETをリセットした後に印加されるパルスの数であり、チャネルコンダクタンス、従ってV_tは、下記式の経験的FeFET式に基づいて、V及びnを因数分解する、と仮定される：
ΔV_t，PASS＝V_t，PASS－V_t0，PASS＝α₁V[1－exp（－λ₁n）]
ここで、α₁，λ₁は、経験的なパラメータである。

【0045】

従って、該シナプスのΔV_tは、下記の式で表されることができる：

【0046】

ΔV_{t，シナプス}＝α₂（C+ΔV_t，PASS）[1－exp（－λ₂n）]
ここで、Cは、V_t0，PASS、及びV_バイアス並びにV_blに依存する定数である。

【0047】

結果として、V_{有効，シナプス}＝C+α₁V[1－exp（－λ₁n）]は、nの関数として増加し、それ故に、線形性を向上させる。

【0048】

定量的には、パストランジスタFeFETが無ければ、n≒1/λ₂でのシナプス直線性は、（1－exp（－1））×100≒64%である。

【0049】

パストランジスタFeFETの追加により、シナプスの直線性は[1+α₁（V/C）.（1－exp（－λ₁/λ₂）]倍になり、λ₁≒λ₂において約[1+0.64α₁（V/C）]である。

【0050】

図9は、本発明の１つの実施態様に従う、電子ニューロンと軸索とを相互接続する電子シナプスのクロスバーを備えている例示的なニューロモルフィック且つシナプトロニックネットワークである。

【0051】

例示的なタイル回路（tile circuit）200は、本発明の１つの実施態様に従うクロスバー212を有する。１つの例において、回路全体は、約10nm～約500nmのピッチを有することができる「超高密度クロスバーアレイ」（ultra-dense crossbar array）を備えていることができる。しかしながら、当業者は、より小さいピッチ及びより大きいピッチをまた企図することができる。ニューロモルフィック及びシナプトロニック回路200は、ニューロン214、216、218及び220を含む複数のデジタルニューロン211を相互接続するクロスバー212を備えている。これらのニューロン211はまた、本明細書において「電子ニューロン」として言及される。例示の目的で、例示の回路200は、2対のニューロン（例えば、N1及びN3）の間に対称的な接続を提供する。しかしながら、本発明の１つの実施態様は、ニューロンのそのような対称的な接続で有用であるだけでなく、ニューロンの非対称的な接続でまた有用である（ニューロンN1及びN3は、同じ接続で接続される必要はない）。タイルにおけるクロスバーは、ニューロンに対するシナプスの適切な比を収容し、従って、正方形である必要はない。

【0052】

例示的なタイル回路200において、ニューロン211は、樹状突起経路／ワイヤ（樹状突起）213、例えば、樹状突起226及び228、を介してクロスバー212に接続される。ニューロン211はまた、軸索経路／ワイヤ（軸索）215、例えば軸索234及び236、を介してクロスバー212に接続される。ニューロン214及び216は樹状ニューロンであり、並びにニューロン218及び220は軸索213と接続された軸索ニューロンである。具体的には、ニューロン214及び216は、出力222及び224が夫々樹状突起（例えば、ビット線）226及び228に接続されて示されている。軸索ニューロン218及び220は、出力230及び232が夫々軸索（例えば、ワード線又はアクセスライン）234及び236に接続されて示されている。

【0053】

ニューロン214、216、218、220のいずれかが発火するときに、該ニューロンはそれらの軸索とそれらの樹状突起の接続部にパルスを送り出す。各シナプスは、ニューロンの軸索と別のニューロン上の樹状突起との間の接触を提供し、並びにシナプスに関して、２つのニューロンは夫々前シナプス及び後シナプスと呼ばれる。

【0054】

樹状突起226及び228と軸索234及び236との間の各接続は、デジタルシナプスデバイス231（シナプス）を通じて行われる。該シナプスデバイスが配置される接合部は、本明細書において「クロスポイント接合部」（cross-point junctions）として言及されることができる。一般的に、本発明の１つの実施態様に従うと、ニューロン214及び216は、それらが軸索入力接続（図示せず）から受け取る入力が閾値を超えることに応答して、「発火」（fire）（パルスを送信）する。単一のシナプス231各々は、直接又は周辺回路を介して間接的のいずれかで、互いに電気的に接続された第１の回路構造及び第２の回路構造を備えていることができる。該第１の回路構造は第１のユニットセルとして言及されることができ、及び第２の回路構造は第２のユニットセルとして言及されることができる。単一のシナプス231各々は、図3に示されているように、4つのFeFETを備えている。従って、１つの例において、図3の１以上の重みシナプス構造体が、図9のニューロモルフィック及びシナプトロニックネットワーク内に組み込まれる。

【0055】

ニューロン218及び220が外部入力接続（図示せず）、通常は他のニューロン、から受け取る入力が閾値を超えることに応答して、ニューロン218及び220は「発火」（パルスを送信）する。１つの実施態様において、ニューロン214及び216が発火するときに、それらは、減衰するシナプス後の（postsynaptic）スパイクタイミング依存性可塑性（STDP：spike-timing-dependent plasticity）（post-STDP）変数を維持する。例えば、１つの実施態様において、減衰期間は50μsであることができる（それは、実際の生体システムのそれよりも1000倍短く、1000倍高い動作速度に対応する）。該ポストSTDP変数は、関連付けられたニューロンの最後の発火からの時間を符号化することによって、STDPを達成する為に使用される。そのようなSTDPは、長期増強（long-term potentiation）、又は「増強」（potentiation）を制御する為に使用され、それは、この文脈において、シナプスのコンダクタンス（synaptic conductance）を増加させると定義される。ニューロン218及び220が発火するときに、それらはニューロン214及び216のそれと同様の様式で減衰するSTDP前（presynaptic-STDP）変数を維持する。

【0056】

STDP前及びSTDP後の変数は、例えば、指数関数、線形関数、多項式関数、又は二次関数、に従って減衰することができる。本発明の別の実施態様において、該変数は、時間の経過とともに減少する代わりに増加することができる。いずれにしても、この変数は、関連付けられたニューロンの最後の発火からの時間を符号化することによって、STDPを達成する為に使用されることができる。STDPは、長期抑圧（long-term depression）又は「抑圧」（depression）を制御する為に使用され、それは、この文脈において、シナプスのコンダクタンスを減少させると定義される。なお、STDP前及びSTDP後の変数の役割は、STDP前が増強、STDP後が抑制と、逆にすることも可能であることに留意されたい。

【0057】

外部の双方向通信環境は、感覚入力を供給し、且つモーター出力を消費することができる。相補型金属酸化膜半導体（CMOS：complementary metal oxide semiconductor）論理ゲートを用いて実装されたデジタルニューロン211は、スパイク入力を受信し、そして、それらを統合する。１つの実施態様において、ニューロン211は、統合された入力が閾値を超えたときにスパイクを生成するところのコンパレータ回路を備えている。１つの実施態様において、シナプスはフラッシュメモリセルを用いて実装され、ここで、各ニューロン211は、興奮性ニューロン（excitatory neuron）又は抑制性ニューロン（inhibitory neuron）（又はそれらの両方）とすることができる。各ニューロンの軸索と樹状突起上の各学習ルールは、以下に説明されているように再構成可能である。これは、クロスバーメモリアレイへのトランスポーザブルアクセス（transposable access）を想定する。スパイクするニューロンは一度に１つずつ選択され、対応する軸索にスパイクイベントを送り、ここで、軸索はコア上に存在することができ、又は多くのコアを持つ大きなシステムの他の場所に存在することもできる。

【0058】

本明細書において使用される場合に、語「電子ニューロン」は、生物学的なニューロンをシミュレートするように構成されたアーキテクチャを表す。電子ニューロンは、生物学的な脳のニューロンと機能的にほぼ同等である処理要素間の接続を作成する。従って、本発明の１つの実施態様に従う電子ニューロンを備えているニューロモルフィック及びシナプトロニックシステムは、多くの有用な実施態様において、生物学的ニューロンをモデル化した様々な電子回路を備えていることができ、但し、ニューロモルフィック及びシナプトロニックシステムは、それらの生物学的対応物よりも速い時間スケール（例えば、1000X）で動作することができる。更に、本発明の１つの実施態様に従う電子ニューロンを備えているニューロモルフィック及びシナプトロニックシステムは、生物学的ニューロンをモデル化した様々な処理要素（コンピュータシミュレーションを包含する）を備えていることができる。本発明の或る例示的な実施態様は、電子ニューロン、例えば、電子回路を包含する該電子ニューロン、を用いて本明細書において説明されているが、本発明は、電子回路に限定されるものでない。本発明の１つの実施態様に従うニューロモルフィック及びシナプトロニックシステムは、ニューロモルフィック及びシナプトロニックアーキテクチャ、例えば、回路を包含する該ニューロモルフィック及びシナプトロニックアーキテクチャ、として、更にコンピュータシミュレーションとして実装されることができる。事実、本発明の１つの実施態様は、完全にハードウェアの実施態様、完全にソフトウェアの実施態様、又はハードウェア要素及びソフトウェア要素の両方を備えている実施態様の形態をとることができる。

【0059】

図10は、本発明の１つの実施態様に従う、コンピューティングデバイスと、ユニットセル若しくはシナプス重み又はそれらの組み合わせを使用することができるニューロモルフィックチップとを備えているコンピューティングシステムのコンポーネントのブロック図である。

【0060】

図10は、コンピューティングデバイス305を備えているシステム300のコンポーネントのブロック図を図示する。図10は、１つの実装の例示を提供するだけであり、異なる実施態様が実装されうる環境に関していかなる制限も意味しないことが理解されるべきである。図示された環境に対する多くの修正が行われることができる。

【0061】

コンピューティングデバイス305は、１以上のコンピュータプロセッサ304、メモリ306、永続的ストレージ308、通信ユニット310、及び１以上の入力／出力（I／O）インタフェース312の間の通信を提供する通信ファブリック302を備えている。通信ファブリック302は、プロセッサ（例えば、マイクロプロセッサ、通信及びネットワークプロセッサ）、システムメモリ、周辺デバイス、及びシステム内の他の任意のハードウェアコンポーネントの間でデータ若しくは制御情報又はそれらの組み合わせを渡す為に設計された任意のアーキテクチャで実装されることができる。例えば、通信ファブリック302は、１以上のバスを用いて実装されることができる。

【0062】

メモリ306、キャッシュメモリ316、及び永続的ストレージ308は、コンピュータ可読記憶媒体である。この実施態様において、メモリ306は、ランダムアクセスメモリ（RAM）314を包含する。別の実施態様において、メモリ306は、フラッシュメモリであることができる。一般的に、メモリ306は、任意の適切な揮発性又は不揮発性のコンピュータ可読記憶媒体を包含することができる。

【0063】

本発明の幾つかの実施態様において、深層学習プログラム325は、コンピューティングデバイス305のコンポーネントとして備えられており且つニューロモルフィックチップ322によって操作される。他の実施態様において、深層学習プログラム325は、メモリ306の１以上のメモリを介した夫々のコンピュータプロセッサ304の１以上と連携してニューロモルフィックチップ322によって実行する為に、永続的ストレージ308内に記憶される。この実施態様において、永続的ストレージ308は、磁気ハードディスクドライブを包含する。代替的に又は磁気ハードディスクドライブに加えて、永続的ストレージ308は、ソリッドステートハードドライブ、半導体ストレージデバイス、読み取り専用メモリ（ROM）、消去可能なプログラム可能な読み取り専用メモリ（EPROM）、フラッシュメモリ、又はプログラム命令若しくはデジタル情報を記憶することができる任意の他のコンピュータ可読記憶媒体を包含しうる。

【0064】

永続的ストレージ308によって使用される媒体はまた、取り外し可能であることができる。例えば、リムーバブルハードドライブは永続的ストレージ308の為に使用されることができる。他の例は、永続的ストレージ308の一部でもある別のコンピュータ可読記憶媒体上に転送する為にドライブ内に挿入される光及び磁気ディスク、サムドライブ、及びスマートカードを包含する。

【0065】

通信ユニット310は、これらの例において、他のデータ処理システム又は装置、例えば、分散データ処理環境のリソースを包含する該他のデータ処理システム又は装置、との通信を提供する。これらの実施例において、通信ユニット310は、１以上のネットワークインタフェースカードを備えている。通信ユニット310は、物理通信リンク及び無線通信リンクのいずれか又はそれらの両方の使用を通じて通信を提供することができる。深層学習プログラム325は、通信ユニット310を通じて永続的ストレージ308にダウンロードされることができる。

【0066】

１以上のI／Oインタフェース312は、コンピューティングシステム300に接続されることができる他のデバイスとのデータの入出力を可能にする。例えば、I／Oインタフェース312は、外部デバイス318、例えば、キーボード、キーパッド、タッチスクリーン、若しくは幾つかの他の適切な入力デバイス又はそれらの組み合わせ、への接続を提供することができる。外部デバイス318は、ポータブルコンピュータ可読記憶媒体、例えば、サムドライブ、ポータブル光又は磁気ディスク、及びメモリカード、を包含することができる。

【0067】

ディスプレイ320は、データをユーザに表示する機構を提供し、例えば、コンピュータモニタであることができる。

【0068】

図11は、本発明の１つの実施態様に従う、ユニットセル接続（２つのFeFET）を説明する為の方法のブロック図／フロー図である。

【0069】

ブロック410では、第１のゲート電極と第１のソース電極と第１のドレイン電極とを備えている第１のFeFETを使用する。

【0070】

ブロック420では、第２のゲート電極と第２のソース電極と第２のドレイン電極とを備えている第２のFeFETを使用する。

【0071】

ブロック430では、該第１のゲート電極をワード線に接続する。

【0072】

ブロック440では、該第１のソース電極及び該第２のソース電極をビット線に接続する。

【0073】

ブロック450では、該第１のドレイン電極を該第２のゲート電極に接続する。

【0074】

ブロック460では、該第２のドレイン電極をバイアス線に接続する。

【0075】

図12は、本発明の１つの実施態様に従う、シナプス重み接続（4つのFeFET）を説明する為の方法のブロック図／フロー図である。

【0076】

ブロック510では、第１のFeFETと第２のFeFETとを使用して、第１のユニットセルを画定する。

【0077】

ブロック520では、第３のFeFETと第４のFeFETとを使用して、第２のユニットセルを画定する。

【0078】

ブロック530では、該第１のユニットセルを該第２のユニットセルに接続して、ニューロモルフィックコンピューティングにおけるシナプス重みを表す。

【0079】

ブロック540では、該シナプス重みを訓練し、読み取り、及びリセットする。

【0080】

本発明は、所定の例示的なアーキテクチャの観点から説明されていることを理解されたい。しかしながら、他のアーキテクチャ、構造、基板材料、及びプロセスの特徴及び工程／ブロックは、本発明の範囲内で変化させることができる。

【0081】

要素、例えば、層、領域又は基板、が、他の要素の「上に」（on）又は「上に渡って」（over）あるとして言及される場合、それは他の要素の上に直接あることができ、又は介在要素がまた存在することができることが理解されるであろう。対照的に、或る要素が他の要素の「上に直接的に」（directly on）又は「上に渡って直接的に」（directly over）あるとして言及される場合、介在する要素は存在しない。或る要素が他の要素に「接続され」又は「結合され」ているとして言及されている場合、他の要素に直接的に接続若しくは結合されるか、又は介在要素が存在しうることがまた理解されるであろう。対照的に、或る要素が他の要素に「直接的に接続され」又は「直接的に結合され」ているとして言及されている場合、介在要素は存在しない。

【0082】

本実施態様は、グラフィカルコンピュータプログラミング言語で作成されることができ、そして、コンピュータ記憶媒体（例えば、ディスク、テープ、物理的ハードドライブ、又は仮想ハードドライブ、例えばストレージアクセスネットワーク内の仮想ハードドライブ）内に格納されることができる集積回路チップの為の設計を含みうる。設計者がチップ又はチップを製造する為に使用されるフォトリソグラフィマスクを製造しない場合、該設計者は、物理的機構（例えば、設計を記憶する記憶媒体のコピーを提供することによって）によって又は電子的（例えば、インターネットを介して）に、直接又は間接的に、そのようなエンティティに結果としての設計を送信することができる。次に、格納された設計は、通常、ウェハ上に形成されるべき問題のチップ設計の複数のコピーを含むフォトリソグラフィマスクの製造の為に適切なフォーマット（例えば、GDSII）へと変換される。該フォトリソグラフィマスクは、ウェハ（若しくはその上の層若しくはそれらの組み合わせ）のエッチングされるべき又は他の処理されるべき領域を定義する為に使用される。

【0083】

本明細書に記載されている方法は、集積回路チップの製造において使用されることができる。結果として得られた集積回路チップは、未加工ウェハの形態で（すなわち、パッケージ化されていない複数のチップを有する単一のウェハとして）、ベアダイとして、又はパッケージ化された形態で、製造業者によって配布されることができる。後者の場合、該チップは、シングルチップパッケージ（例えば、マザーボード又は他の上位のキャリアに貼り付けられるリードを有するプラスチックキャリア）において、又はマルチチップパッケージ（例えば、表面相互接続又は埋設相互接続のいずれか又はそれらの両方を有するセラミックキャリア）において搭載される。次に、いずれの場合においても、該チップは、（a）中間製品、例えばマザーボード、又は（b）最終製品、のいずれかの一部として、他のチップ、ディスクリート回路素子、若しくは他の信号処理デバイス又はそれらの組み合わせと統合される。該最終製品は、玩具又は他のローエンドアプリケーションから、ディスプレイ、キーボード、他の入力デバイス、及び中央プロセッサを有する高度なコンピュータ製品に至るまで、集積回路チップを含むあらゆる製品であることができる。

【0084】

材料化合物は、リストされた元素、例えばSiGe、の観点から説明されていることがまた理解されるべきである。これらの化合物は、化合物内の元素の異なる割合を含み、例えば、SiGeはSi_xGe_1-xを含み、ここで、xは例えば1以下である。加えて、他の元素が化合物に含まれ、本実施態様に従って依然として機能することができる。追加元素を含む化合物は、本明細書において合金と呼ばれるであろう。

【0085】

本明細書において、本発明の「１つの実施態様」（one embodiment）又は「１つの実施態様」（an embodiment）、並びにそれらの他の変形例への言及は、実施態様に関連して説明されている特定の特徴、構造、特性等が、本発明の少なくとも１つの実施態様に含まれることを意味する。従って、本明細書を通じて様々な場所に表れる表現「１つの実施態様において」（in one embodiment）又は「１つの実施態様において」（in an embodiment）並びに他の変形は、必ずしも全てが同じ実施態様を云うわけではない。

【0086】

「／」、「及び／又は」、「のうちの少なくとも１つ」のいずれかの使用、例えば、「A／B」、「A及び／又はB」、「A及びBのうちの少なくとも１つ」の場合、第１のリストされた選択肢（A）のみの選択、又は第２のリストされた選択肢（B）のみの選択、又は両方の選択肢（A及びB）の選択を包含することが意図されていることが理解されるべきである。更なる例として、「A、B及び／又はC」及び「A、B及びCのうちの少なくとも１つ」の場合、そのような表現は、第１のリストされた選択肢（A）のみの選択、又は第２のリストされた選択肢（B）のみの選択、又は第３のリストされた選択肢（C）のみの選択、又は第１及び第２の選択肢（A及びB）のみの選択、第１及び第３の選択肢（A及びC）のみの選択、第２及び第３の選択肢（B及びC）のみの選択、又は3つの選択肢すべて（A及びB及びC）の選択を包含することが意図されている。これは、記載されている項目数だけ拡張されうる。

【0087】

本明細書において使用されている語は、特定の実施態様を説明する目的のみのものであり、本発明を限定することを意図するものでない。本明細書において使用される場合、単数形「１つ」（a）、「１つ」（an）及び「該」（the）は、文脈が明らかにそうでないことを示していない限り、複数形をまた含むように意図されている。本明細書において使用される場合、語「含む」（comprises）、「含んでいる」（comprising）、「包含する」（includes）若しくは「包含している」（including）又はそれらの組み合わせは、述べられた特徴、整数、工程、操作、要素、若しくはコンポーネント又はそれらの組み合わせの存在を規定するが、１以上の他の特徴、整数、工程、操作、要素、コンポーネント、若しくはそれらの組み合わせの存在或いは追加、又はそれらの組み合わせを排除しないことが更に理解されるであろう。

【0088】

空間的に相対的な語、例えば、「～の下に」（beneath）、「～より下に」（below）、「～より低く」（lower）、「～より上に」（above）、「上の方に」（upper）等は、説明の容易さの為に、図面において例示されているように、或る要素又は特徴の別の１以上の要素又は１以上の特徴に対する関係を説明する為に本明細書において使用されることができる。空間的に相対的な語は、図面に図示された向きに加えて、使用又は動作中のデバイスの異なる向きを包含することを意図していることが理解されるであろう。例えば、図面中のデバイスが裏返された場合、他の要素又は特徴の「～より下に」又は「～の下に」として説明される要素は、次に他の要素又は特徴の「上」向きである。従って、語「～より下に」は、上と下の両方の配向を包含することができる。デバイスは、他の向き（90度回転した、又は他の向き）にすることができ、本明細書において使用される空間的に相対的な記述子は、それに応じて解釈されることができる。加えて、或る層が２つの層の「間」にあると言及されるときに、それは２つの層の間の唯一の層であることができること又は１以上の介在する層がまた存在することができることが理解されるであろう。

【0089】

本明細書において、語「第１」及び「第２」等が様々な要素を説明する為に使用されることができるが、これらの要素はこれらの語によって限定されるべきでないことが理解されるであろう。これらの語は、１つの要素を別の要素から区別する為にのみ使用される。従って、後述される第１の要素が、本概念の範囲から逸脱すること無しに第２の要素と称されることができる。

【0090】

２つのFeFETユニットセル構造を使用することによってニューロモルフィックコンピューティングの線形性を改善する為の方法及びシステムの好ましい実施態様（それは例示であって限定することを意図していない）を説明したが、修正及び変形は、上記の教示に照らして当業者によって行われうることに留意されたい。従って、添付の特許請求の範囲によって概説される本発明の範囲内にある、記載された特定の実施態様において変更がなされうることが理解される。このように、特許法によって要求される詳細及び特殊性をもって本発明の観点を説明したが、特許証によって保護されることを主張し且つ望むものは、添付の特許請求の範囲に記載されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】