特表 2023-552885 凝集体を含む界面領域を備えた半導体構造を生成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-19

(54)【発明の名称】凝集体を含む界面領域を備えた半導体構造を生成する方法

(51)【国際特許分類】

   H01L 21/02 20060101AFI20231212BHJP

【ＦＩ】

H01L21/02 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023535979

(86)(22)【出願日】2021-11-29

(85)【翻訳文提出日】2023-08-14

(86)【国際出願番号】 FR2021052124

(87)【国際公開番号】W WO2022129726

(87)【国際公開日】2022-06-23

(31)【優先権主張番号】2013294

(32)【優先日】2020-12-15

(33)【優先権主張国・地域又は機関】FR

(81)【指定国・地域】

(71)【出願人】

【識別番号】510094104

【氏名又は名称】コミッサリア ア レネルジー アトミーク エ オ エナジーズ アルタナティブス

(71)【出願人】

【識別番号】507088071

【氏名又は名称】ソイテック

(74)【代理人】

【識別番号】110001243

【氏名又は名称】弁理士法人谷・阿部特許事務所

(72)【発明者】

【氏名】グウェルタ ゴーダン

(72)【発明者】

【氏名】イオヌット ラドゥ

(72)【発明者】

【氏名】フランク フォーネル

(72)【発明者】

【氏名】ジュリー ウィディーズ

(72)【発明者】

【氏名】ディディエ ランドリュ

(57)【要約】

本発明は、半導体構造を生成する方法に関し、当該方法は、ａ）半導体材料で作られた加工層を提供することと、ｂ）半導体材料で作られたキャリア基板を提供することと、ｃ）加工層及びキャリア基板の半導体材料とは異なる半導体材料から構成され、５０ｎｍ未満の厚さを有する膜を、加工層の接合される自由面上及び／又はキャリア基板の接合される自由面上に成膜することと、ｄ）中間構造を形成することであって、形成するステップは、主面に沿って延在する結合界面に沿って、加工層及びキャリア基板の接合される自由面をそれぞれ直接接合することを含み、中間構造が、ｃ）において成膜された１つ以上の膜から生じる封入された膜を含むことと、ｅ）中間構造を臨界温度以上の温度でアニールして、封入された膜のセグメント化をもたらし、加工層とキャリア基板との間の界面領域を備えた半導体構造を形成することであって、当該界面領域が、加工層とキャリア基板との間の直接接触の領域と、膜の半導体材料を含み、主面に垂直な軸に沿って２５０ｎｍ以下の厚さを有する凝集体とを含むことと、を含み、直接接触の領域及び凝集体は、主面内で隣接している。

【特許請求の範囲】

【請求項1】

半導体構造（１００）の生成方法であって、
ａ）接合される自由面（１０ａ）を有する半導体材料で作られた加工層（１０）を提供することと、
ｂ）接合される自由面（３０ａ）を有する半導体材料で作られたキャリア基板（３０）を提供することと、
ｃ）前記加工層（１０）及び前記キャリア基板（３０）の前記半導体材料とは異なる半導体材料から構成され、５０ｎｍ未満の厚さを有する膜（２）を、前記加工層（１０）の接合される前記自由面（１０ａ）上及び／又は前記キャリア基板（３０）の接合される前記自由面（３０ａ）上に成膜することと、
ｄ）中間構造（１５０）を形成することであって、前記形成することが、主面（ｘ，ｙ）に沿って延在する結合界面（１５）に沿って、前記加工層（１０）及び前記キャリア基板（３０）の接合される前記自由面をそれぞれ直接接合することを含み、前記中間構造（１５０）が、ステップｃ）中に成膜された１つ以上の前記膜（２）から生じる封入された膜（２’）を含むことと、
ｅ）前記中間構造（１５０）を臨界温度以上の温度でアニールして、前記封入された膜（２’）のセグメント化をもたらし、前記加工層（１０）と前記キャリア基板（３０）との間に界面領域（２０）を備える前記半導体構造（１００）を形成することであって、前記界面領域（２０）が、
－前記加工層（１０）と前記キャリア基板（３０）との間の直接接触の領域（２２）と、
－前記膜（２）の前記半導体材料を含み、前記主面（ｘ，ｙ）に垂直な軸（ｚ）に沿って２５０ｎｍ以下の厚さを有する凝集体（２１）と、
を含むことと、
を含み、前記直接接触の領域（２２）及び前記凝集体（２１）が、前記主面（ｘ，ｙ）において隣接している、生成方法。

【請求項2】

・ａ）において、前記加工層（１０）の接合される前記自由面（１０ａ）が、自然酸化物を含み、及び／又は、ステップｂ）において、前記キャリア基板（３０）の接合される前記自由面（３０ａ）が、自然酸化物を含み、
・ｅ）において、前記界面領域（２０）の前記凝集体（２１）が、前記自然酸化物から生じる酸素を取込む、請求項１に記載の生成方法。

【請求項3】

ａ）が、ドナー基板（１）の前面（１０ａ）とともに前記加工層（１０）を区画する埋め込み脆弱面（１１）を形成するための、前記ドナー基板（１）内への軽い種の注入を含む、請求項１又は２に記載の生成方法。

【請求項4】

ａ）が、初期基板上でのドナー層（１’）のエピタキシによる前記ドナー基板（１）の形成を含み、続いて前記注入が、前記ドナー層（１’）内で実施される、請求項３に記載の生成方法。

【請求項5】

ｄ）が、前記ドナー基板（１）及び前記キャリア基板（３０）を含む結合アセンブリ（２００）を生じさせる直接アセンブリの後に、一方では、前記加工層（１０）、前記封入された膜（２’）、及び前記キャリア基板（３０）を含む前記中間構造（１５０）を形成し、他方では、前記ドナー基板の残りの部分（１”）を形成するための、前記埋め込み脆弱面（１１）での分離を含む、請求項３又は４に記載の生成方法。

【請求項6】

ｃ）において成膜された前記膜（２）の前記厚さが、１０ｎｍ以下、又は５ｎｍ以下、又は３ｎｍ以下、又は更に２ｎｍ以下である、請求項１から５のいずれか一項に記載の生成方法。

【請求項7】

ｃ）において成膜された前記膜（２）の前記厚さが１０ｎｍ未満であり、前記凝集体（２１）が、前記主面（ｘ，ｙ）に垂直な軸（ｚ）に沿って、５０ｎｍ以下の厚さを有する、請求項６に記載の生成方法。

【請求項8】

前記臨界温度が、前記膜（２）の前記半導体材料の性質、並びに前記加工層（１０）及び前記キャリア基板（３０）の前記半導体材料の性質に応じて、５００℃～１，８００℃である、請求項１から７のいずれか一項に記載の生成方法。

【請求項9】

前記加工層（１０）の前記半導体材料が、炭化ケイ素であり、単結晶構造、多結晶構造又はアモルファス構造を有する、請求項１から８のいずれか一項に記載の生成方法。

【請求項10】

前記キャリア基板（３０）の前記半導体材料が、炭化ケイ素であり、単結晶構造、多結晶構造又はアモルファス構造を有する、請求項１から９のいずれか一項に記載の生成方法。

【請求項11】

前記膜（２）の前記半導体材料が、ケイ素又はゲルマニウムから選択される、請求項１から１０のいずれか一項に記載の生成方法。

【請求項12】

前記凝集体（２１）が、４０ｎｍ以下、又は３０ｎｍ以下の厚さを有する、請求項１から１１のいずれか一項に記載の生成方法。

【請求項13】

前記凝集体（２１）が、
－前記膜（２）の前記半導体材料を含む第１の析出物、
－前記膜（２）の前記半導体材料及び酸素を含む第２の析出物、並びに／又は
－前記膜（２）の前記半導体材料及び酸素を含む化合物でライニングされたキャビティ、
の形態である、請求項１から１２のいずれか一項に記載の生成方法。

【請求項14】

前記第２の析出物が、前記主面（ｘ，ｙ）に垂直な横断面において実質的に三角形の形状を有する、請求項１３に記載の生成方法。

【請求項15】

請求項１から１４のいずれか一項に記載の生成方法から結果として得られる半導体構造（１００）の加工層（１０）上及び／又は前記加工層（１０）内に生成された電子部品であって、前記半導体構造（１００）が、
－半導体材料で作られ、主面（ｘ，ｙ）に延在する前記加工層（１０）と、
－半導体材料で作られたキャリア基板（３０）と、
－前記主面（ｘ，ｙ）に平行に延在する、前記加工層（１０）と前記キャリア基板（３０）との間の界面領域（２０）であって、前記界面領域（２０）が、前記加工層（１０）と前記キャリア基板（３０）との間の直接接触の領域（２２）と、前記加工層（１０）及び前記キャリア基板（３０）の前記半導体材料とは異なる半導体材料を含み、前記主面（ｘ，ｙ）に垂直な軸（ｚ）に沿って、２５０ｎｍ以下の厚さを有する凝集体（２１）と、を含む、界面領域（２０）と、を含み、前記直接接触の領域（２２）及び前記凝集体（２１）が、前記主面（ｘ，ｙ）において隣接している、電子部品。

【請求項16】

電力用途のために、前記半導体構造（１００）の背面において、前記キャリア基板（３０）上及び／又は前記キャリア基板（３０）内に少なくとも１つの電気接点を含む、請求項１５に記載の電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、マイクロエレクトロニクス部品用の半導体材料の分野に関する。本発明は、特に、界面領域で接合された加工半導体層及び半導体キャリア基板を含む構造を生成する方法に関し、界面領域において、層とキャリア基板との間の直接接触の領域と、層及びキャリア基板の半導体材料以外の半導体材料を含む凝集体とが、並んで共存する。

【背景技術】

【0002】

より低い結晶品質の半導体キャリア基板上に、薄い厚さで高い結晶品質の加工半導体層を転写することによって半導体構造を形成することが通常である。周知の薄層転写ソリューションは、Ｓｍａｒｔ Ｃｕｔ（商標）法であり、これは、軽イオンの注入と、結合界面における直接結合によるアセンブリと、に基づく。加工層の高品質材料の合理化に関連する経済的利点に加えて、半導体構造はまた、例えばキャリア基板の熱伝導性若しくは導電性又は機械的適合性に起因して、有利な特性を提供することができる。

【0003】

例えばパワーエレクトロニクスの分野では、垂直構成要素を形成するために、加工層とキャリア基板との間に電気伝導を確立することも有利であり得る。例えば、単結晶炭化ケイ素で作られた加工層と、より低い品質の炭化ケイ素（単結晶又は多結晶）で作られたキャリア基板とを含む構造の場合、結合界面は、できるだけ低い抵抗率を有さなければならず、優先的には、１ｍΩ・ｃｍ^２未満又は０．１ｍΩ・ｃｍ^２未満である。

【0004】

他の分野では、高い垂直導電性が必要とされない場合であっても、電気的及び／又は熱的連続性、及び／又は非常に強い凝集力若しくは機械的強度を保証するために、加工層とキャリア基板との間の直接接触が必要である。

【0005】

先行技術のあるソリューションは、加工層とキャリア基板との間の分子吸着による半導体－半導体結合を提案している。次いで、結合界面での自然酸化物層を管理することが必要とされ、自然酸化物層は、加工層とキャリア基板との間の直接接触を妨げる。特に、疎水性タイプの結合を生成することは可能であるが、そこから良好な界面品質を達成することは依然として困難である。

【0006】

Ｆ．Ｍｕら（ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ，８６（５）３－２１，２０１８）は、アルゴン衝撃による接合面の活性化後に、直接結合を実施している（ＳＡＢは、「表面活性化結合（Surface Activation Bonding）」の略である）。結合前のこのような処理は、非常に高密度のダングリングボンドを生成し、これは、アセンブリ界面での共有結合の形成、したがって高い結合エネルギーを促進する。それにもかかわらず、この方法は、接合された表面にアモルファス層を生成するという欠点を有し、アモルファス層は、薄層とキャリア基板との間の垂直方向の電気伝導に特に悪影響を及ぼす。この問題を克服するために、当該表面の高濃度ドーピングが、特に欧州特許第３１６８８６２号明細書において提案されている。

【0007】

（発明の目的）
本発明は、先行技術のソリューションに対する代替的なソリューションに関し、前述の欠点の全て又は一部を改善することを目的としている。本発明は、特に、層とキャリア基板との間の直接接触の領域を含む界面領域で接合された加工半導体層及び半導体キャリア基板と、層及び支持基板の半導体材料とは異なる半導体材料を含む凝集体とを含む構造を生成する方法に関する。

【0008】

（発明の簡単な説明）
本発明は、半導体構造を生成する方法に関し、当該方法は、
ａ）接合される自由面を有する半導体材料で作られた加工層を提供することと、
ａ）接合される自由面を有する半導体材料で作られたキャリア基板を提供することと、
ｃ）加工層及びキャリア基板の半導体材料とは異なる半導体材料から構成され、５０ｎｍ未満の厚さを有する膜を、加工層の接合される自由面上及び／又はキャリア基板の接合される自由面上に成膜することと、
ｄ）中間構造を形成することであって、当該形成することは、主面に沿って延在する結合界面に沿って、加工層及びキャリア基板の接合される自由面をそれぞれ直接接合することを含み、中間構造が、ステップｃ）中に成膜された１つ以上の膜から生じる封入された膜を含むことと、
ｅ）中間構造を臨界温度以上の温度でアニールして、封入された膜のセグメント化をもたらし、加工層とキャリア基板との間の界面領域を備える半導体構造を形成することであって、当該界面領域が、
－加工層とキャリア基板との間の直接接触の領域と、
－膜の半導体材料を含み、主面に垂直な軸に沿って２５０ｎｍ以下の厚さを有する凝集体と、
を含むことと、
を含み、直接接触の領域及び凝集体は、主面内で隣接している。

【0009】

本発明の他の有利な非限定的特徴によれば、単独で、又は技術的に実現可能な任意の組合せに従って、
・ステップａ）において、加工層の接合される自由面が自然酸化物を含み、及び／又は、ステップｂ）において、キャリア基板の接合される自由面が自然酸化物を含み、
・ステップｅ）において、界面領域の凝集体が、自然酸化物から生じる酸素を取込み、
・ステップａ）は、ドナー基板の前面とともに、加工層を区画する埋め込み脆弱面を形成するための、ドナー基板内への軽い種の注入を含み、
・ステップａ）は、初期基板上のドナー層のエピタキシによるドナー基板の形成を含み、続いて注入が、ドナー層内で実施され、
・ステップｄ）は、ドナー基板及びキャリア基板を含む結合アセンブリを生じさせる直接接合の後に、一方では、加工層、封入された膜、及びキャリア基板を含む中間構造を形成し、他方では、ドナー基板の残りの部分を形成するための、埋め込み脆弱面での分離を含み、
・ステップｃ）において成膜された膜の厚さは、１０ｎｍ以下、又は５ｎｍ以下、又は３ｎｍ以下、又は２ｎｍ以下であり、
・ステップｃ）において成膜された膜の厚さは、１０ｎｍ未満であり、凝集体は、主面に垂直な軸に沿って、５０ｎｍ以下の厚さを有し、
・臨界温度は、膜の半導体材料の性質、並びに加工層及びキャリア基板の半導体材料の性質に応じて、５００℃～１８００℃であり、
・加工層の半導体材料は、炭化ケイ素であり、単結晶構造、多結晶構造又はアモルファス構造を有し、
・キャリア基板の半導体材料は、炭化ケイ素であり、単結晶構造、多結晶構造又はアモルファス構造を有し、
・膜の半導体材料は、ケイ素又はゲルマニウムから選択され、
・凝集体は、４０ｎｍ以下、又は更に３０ｎｍ以下の厚さを有し、
・凝集体は、膜の半導体材料を含む第１の析出物、膜の半導体材料及び酸素を含む第２の析出物、及び／又は膜の半導体材料及び酸素を含む化合物でライニングされたキャビティの形態であり、
・第２の析出物は、主面に垂直な横断面において実質的に三角形の形状を有し、
・凝集体は、主面において、５ｎｍ～５００ｎｍの横方向寸法を有する。

【0010】

本発明はまた、前述の生成方法から得られる半導体構造の加工層上及び／又は加工層内に生成される電子部品に関する。半導体構造は、
－半導体材料で作られ、主面に延在する加工層と、
－半導体材料で作られたキャリア基板と、
－主面に平行に延在する、加工層とキャリア基板との間の界面領域であって、界面領域は、加工層とキャリア基板との間の直接接触の領域と、加工層及びキャリア基板の半導体材料とは異なる半導体材料を含み、主面に垂直な軸に沿って、２５０ｎｍ以下の厚さを有する凝集体と、を含む、界面領域と、を含み、直接接触の領域及び凝集体は、主面において隣接している。

【0011】

特定の変形例によれば、部品は、電力用途のために、半導体構造の背面において、キャリア基板上及び／又はキャリア基板内に少なくとも１つの電気接点を含む。

【図面の簡単な説明】

【0012】

本発明の他の特徴及び利点は、添付の図を参照した本発明の以下の詳細な説明から明らかになるであろう。

【0013】

【図1】本発明によるキャリア基板を示す図である。

【図2a】本発明による生成方法のステップを示す図である。

【図2b】本発明による生成方法のステップを示す図である。

【図2c】本発明による生成方法のステップを示す図である。

【図2d】本発明による生成方法のステップを示す図である。

【図2e】本発明による生成方法のステップを示す図である。

【図3a】本発明による生成方法のステップの変形例を示す図である。

【図3b】本発明による生成方法のステップの変形例を示す図である。

【図3c】本発明による生成方法のステップの変形例を示す図である。

【図3d】本発明による生成方法のステップの変形例を示す図である。

【図4a】それぞれ、異なるサイズの電極パターンに対して、本発明による半導体構造の界面領域の電気的特性と固体基板の電気的特性とを比較するグラフＩ（Ｖ）（電圧の関数としての電流）、及びそのような測定を実施するための当該構造上の電極の配置を示す図である。

【図4b】それぞれ、異なるサイズの電極パターンに対して、本発明による半導体構造の界面領域の電気的特性と固体基板の電気的特性とを比較するグラフＩ（Ｖ）（電圧の関数としての電流）、及びそのような測定を実施するための当該構造上の電極の配置を示す図である。

【0014】

図中の同じ符号は、同じタイプの要素に対して使用される場合がある。図は、概略図であり、読みやすさのために縮尺通りではない。特に、ｚ軸に沿った層の厚さは、ｘ軸及びｙ軸に沿った横方向寸法に対して正確な縮尺ではなく、層の相対的な厚さは図に反映されていない。

【発明を実施するための形態】

【0015】

本発明は、単結晶半導体材料で作られた加工層１０と、半導体材料で作られたキャリア基板３０と、加工層１０とキャリア基板３０との間の界面領域２０とを含む半導体構造１００を生成する方法に関する（図１）。加工層１０と同様に、界面領域２０は主面（ｘ，ｙ）に平行に延在する。

【0016】

有利には、マイクロエレクトロニクスの分野において通常そうであるように、半導体構造１００は、直径が１００ｍｍ～４５０ｍｍであり、全体の厚さが典型的には３００ミクロン～１０００ミクロンである円形ウェハの形態である。この場合、キャリア基板３０及び加工層１０もそのような円形形状を有することが理解される。ウェハの前面１００ａ及び背面１００ｂは、主面（ｘ，ｙ）に平行に延在する。

【0017】

加工層１０とキャリア基板３０との間の垂直方向の電気伝導又は直接接触を可能にする多くのタイプの半導体構造１００は、マイクロエレクトロニクス用途にとって関心の対象であり得る。したがって、加工層１０及びキャリア基板３０を構成する材料の性質は、非常に多様であることができる。

【0018】

例として、加工層１０の半導体材料は、炭化ケイ素、ケイ素、窒化ガリウム、ヒ化ガリウム、リン化インジウム、及びケイ素－ゲルマニウム合金から選択され得る。一般に、加工層１０上の構成要素の生成は、当該層１０の高い結晶品質を必要とする。したがって、それは、対象とする用途に適合した品質グレード、タイプ、及びドーピングレベルを有する単結晶であるように優先的に選択される。あるいは、加工層１０は、当然ながら、多結晶構造又はアモルファス構造を有してもよい。

【0019】

再び例として、キャリア基板３０の半導体材料は、炭化ケイ素、ケイ素、窒化ガリウム、ヒ化ガリウム、リン化インジウム、及びケイ素－ゲルマニウム合金から選択され得る。それは、本質的に経済的理由のために、より低いレベルの品質、及び単結晶、多結晶又はアモルファス構造を優先的に有する。そのタイプ及びそのドーピングレベルは、目的とする用途に応じて選択される。

【0020】

生成方法は、まず、半導体材料、優先的には単結晶で作られた加工層１０を提供するステップａ）を含む（図２ａ）。このステップａ）において、加工層１０は、本方法の後続のステップ中に接合されるように意図された自由面１０ａを有し、これは前面１０ａとも呼ばれ、それはまた、その前面１０ａの反対側に背面１０ｂを有する。

【0021】

有利な実施形態によれば、加工層１０は、ドナー基板１の表面層の転写、特にＳｍａｒｔ Ｃｕｔ（商標）法に基づく層転写から得られる。

【0022】

このため、ステップａ）は、ドナー基板１の前面１０ａとともに加工層１０を区画する埋め込み脆弱面１１を形成するために、ドナー基板１への軽い種、例えば水素、ヘリウム又はこれら２つの種の組合せの注入を含むことができる（図３ａ）。

【0023】

この実施形態の変形によれば、ステップａ）は、軽い種の注入前に、初期基板上へのドナー層のエピタキシによってドナー基板１を形成することを含む（図３ｂ）。この変形例は、目的とする用途に必要な構造的及び電気的特性を有するドナー層を形成することを可能にする。特に、エピタキシによって優れた結晶品質を得ることができ、ドナー層のその場でのドーピングを正確に制御することができる。埋め込み脆弱面１１を形成するために、軽い種の注入が、次いでドナー層１’において実施される。

【0024】

あるいは、ステップａ）で提供される加工層１０は、もちろん、他の既知の薄膜転写技術から形成されてもよい。

【0025】

次いで、本発明による生成方法は、半導体材料で作られたキャリア基板３０を提供するステップｂ）を含む（図２ｂ）。キャリア基板３０は、本方法の後続のステップ中に接合されるように意図された自由面３０ａを有し、これは前面３０ａとも呼ばれ、それはまた、背面３０ｂを有する。

【0026】

加工層１０及びキャリア基板３０は、上述した材料から選択される１つ以上の材料から形成され得る。

【0027】

次いで、生成方法は、加工層１０の接合される自由面１０ａ上に、又はキャリア基板３０の接合される自由面３０ａ上に、更には図２ｃに示されるように、接合される自由面１０ａ、３０ａの両方の上に、半導体材料（第２の材料と呼ばれる）で作られた膜２を成膜するステップｃ）を含む。第２の材料は、加工層１０及びキャリア基板３０の半導体材料とは異なる。

【0028】

優先的に、第２の材料は、酸素とのその特別の親和性のために選択され、更に、それは、いくつかの元素の化合物ではなく、酸素と反応することによって、固体及び非気体状化合物を生成しなければならない。

【0029】

第２の材料は、極めて薄い層に成膜されることができなければならず、マイクロエレクトロニクス部品製造ライン（「フロントエンド・オブ・ライン」）に適合しなければならない。それは、特に、加工層１０及びキャリア基板３０の性質に応じて、ケイ素、ゲルマニウム、等から選択され得る。

【0030】

膜２は、５０ｎｍ未満、優先的には１０ｎｍ以下、８ｎｍ以下、５ｎｍ以下、更には３ｎｍ以下、更には２ｎｍ以下の厚さを有する。例えば、成膜された膜２は、０．５ｎｍ、１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、８ｎｍ、９ｎｍ、１０ｎｍ、１１ｎｍ、１２ｎｍ、１３ｎｍ、１５ｎｍ、２０ｎｍ、３０ｎｍ、又は４０ｎｍ程度の厚さを有し得る。

【0031】

膜２が２つの自由面１０ａ、３０ａ上に成膜されるとき、総膜厚、すなわち一方及び他方の自由面１０ａ、３０ａ上に成膜された膜２の厚さの合計は、優先的には５０ｎｍ未満、優先的には１０ｎｍ以下、８ｎｍ以下、更には５ｎｍ以下であることに留意されたい。成膜された膜２の総厚は、本方法の後続のステップにおいて、凝集体２１の形態の膜のセグメント化を可能にするように、常に低く保たれる。

【0032】

膜２は、制御された雰囲気下で成膜される。成膜された膜２の性質に応じて、ステップｃ）は、有利には、既存の化学蒸着技術（プラズマ誘起：ＰＥＣＶＤ、減圧下：ＬＰＣＶＤ）、又はターゲットに衝突させるために、中性元素若しくは成膜された膜内の残留物の存在が問題にならない元素（Ａｒ、Ｓｉ、Ｎ、等）を使用するスプレー技術によって、低温で又は更には周囲温度で実施される。

【0033】

次いで、生成方法は、中間構造１５０を形成するステップｄ）を含み、このステップは、主面（ｘ，ｙ）に沿って延在する結合界面１５において、加工層１０及びキャリア基板３０のそれぞれの自由面１０ａ、３０ａを接合することを含む（図２ｄ）。

【0034】

この直接アセンブリは、中間吸着材料を加えることなく、接合される面１０ａ、３０ａを接触させることからなる分子吸着による結合によって優先的に実施される。それは、膜２がキャリア基板３０上にのみ成膜されている場合には、加工層１０と膜２との間の直接結合であってもよく、又は、膜２が加工層１０上にのみ成膜されている場合には、キャリア基板３０と膜２との間の直接結合であってもよく、更に又は、２つの膜２が加工層１０上及びキャリア基板３０上に成膜されている場合には、２つの膜２間の直接結合であってもよい。直接アセンブリは、周囲雰囲気中、又は制御された雰囲気下、特に１０^－６Ｐａ以下の程度の高真空下で実施されることができる。

【0035】

任意選択で、ステップｃ）の成膜及びステップｄ）の直接アセンブリは、真空を破ることなく、その場で、又はマルチチャンバ装置内でリンクされる。例として、Ｃａｎｏｎ社製のＡｔｏｍｉｃ Ｄｉｆｆｕｓｉｏｎ Ｂｏｎｄｉｎｇ ＢＶ７０００が挙げられ、この場合、制御された雰囲気を維持することによって、直接成膜及び結合を連続的に実施することが可能である。

【0036】

図３ａ～図３ｄに示される有利な実施形態を参照すると、キャリア基板３０の接合される自由面３０ａ上への加工層１０の接合される自由面１０ａの直接接合を含むステップｄ）は、ドナー基板１、キャリア基板３０、及び結合界面１５を含む結合アセンブリ２００を生じさせる（図３ｃ）。ステップｄ）は、一方では、加工層１０、膜２、及びキャリア基板３０を含む中間構造１５０を形成し、他方では、ドナー基板１’の残りを形成するための、埋め込み脆弱面１１での分離を更に含む（図３ｄ）。このような分離は、埋め込み脆弱面１１において、注入された種によって引き起こされる圧力下でレンチキュラキャビティ（「プレートレット」）及びマイクロクラックを成長させることができる熱処理中に実施されることができる。分離はまた、Ｓｍａｒｔ Ｃｕｔ（商標）法を参照してよく知られているように、機械的応力を加えることによって、又は熱応力と機械的応力との組合せによって実施されることができる。

【0037】

加工層１０の分離面１０ｂ及び／又はドナー基板の残り１’’の分離面１’’ａを洗浄、平滑化、研磨又はエッチングするためのシーケンスは、特に粗さ、欠陥及び他の汚染に関して、良好な表面品質を回復するように操作することができる。

【0038】

本方法の実施形態にかかわらず、ステップｄ）の終わりに、中間構造１５０は、加工層１０の側の前面１０ｂと、キャリア基板３０の側の背面３０ｂと、加工層１０とキャリア基板３０との間の封入された膜２’とを有する。封入された膜２’は、膜２が自由面１０ａ、３０ａの一方のみに成膜されたときの膜２に対応するか、又は加工層１０及びキャリア基板３０上にそれぞれ成膜された２つの膜２に対応することに留意されたい。

【0039】

次いで、本発明による生成方法は、凝集体２１の形態の封入された膜２’のセグメント化をもたらし、界面領域２０（図２ｅ）を形成するように、臨界温度以上の温度で中間構造１５０をアニールするステップｅ）を含み、界面領域２０は、
－加工層１０とキャリア基板３０との間の直接接触の領域２２、言い換えれば、加工層１０の半導体材料とキャリア基板３０の半導体材料との間に直接結合が存在する領域と、
－膜２の半導体材料（第２の材料）を含み、主面（ｘ，ｙ）に垂直な軸ｚに沿って、低い又は非常に低い、すなわち、２５０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、又は更に１０ｎｍ以下の厚さを有する凝集体２１と、を含む。

【0040】

界面領域２０に分布した凝集体２１は、未接合であるか又は接合しており、未接合の凝集体２１は、直接接触の領域２２によって互いに分離されている。直接接触の領域２２及び凝集体２１は、主面（ｘ，ｙ）において隣接している。

【0041】

ステップｅ）の結果、半導体構造１００が形成される。

【0042】

「臨界温度」という用語は、第２の材料が非常に微細な封入された膜２’の形態のままであるのではなく、凝集体２１を形成するのにエネルギー的により好ましい温度を意味するために使用される。一方、ステップｅ）のアニーリング温度は、凝集体２１間の直接接触の領域２２の結合を可能にするのに十分でなければならない。臨界温度は、典型的には、第２の材料並びに加工層１０及びキャリア基板３０の半導体材料の性質に応じて、５００℃～１８００℃である。

【0043】

したがって、アニーリングステップｅ）は、常に、この臨界温度以上の温度で、かつ中性雰囲気下、特にアルゴン、アルゴン／水素又は窒素下で実施される。

【0044】

臨界温度を超えると、封入された膜２’と、当該膜２’と接触している加工層１０及びキャリア基板３０の半導体表面とを含むシステムは、封入された膜２’を凝集体２１の形態にセグメント化することによって、及び加工層１０及びキャリア基板３０のそれぞれの半導体表面間に直接接触の領域２２を作り出すことによって、その表面エネルギーを最適化する。

【0045】

更に、封入された膜２’は極めて薄いため、低温又は中温のみで安定であることが知られている半導体材料を、高温（９００℃～１１００℃）又は更には非常に高温（１２００℃～１９００℃）での処理を受けることができる本発明による半導体構造１００における第２の材料として使用されることができる。実際に、小さい寸法及び非常に小さい厚さの凝集体２１の形態でのそれらの沈殿により、それらは、構造１００、特に加工層１０のいかなる劣化も引き起こさない。例えば、ＳｉＣで作られた加工層１０とキャリア基板３０とを含み、１６００℃～１８００℃の温度でエピタキシを受けるように意図された構造１００内のケイ素を含む凝集体２１について言及する。この例では、膜２’の凝集体２１への完全なセグメント化が約１７００℃で観察されることに留意されたい。

【0046】

ステップａ）において、加工層１０の接合される自由面１０ａは自然酸化物を含み、及び／又は、ステップｂ）において、キャリア基板３０の接合される自由面３０ａはそのような酸化物を含むことが通常である。この自然酸化物を管理する必要がないという事実は、多くの場合、製造ステップを簡略化する。

【0047】

このため、本発明によるプロセスのステップｅ）において、界面領域２０の凝集体２１は、自然酸化物から得られる酸素を取込むことができ、したがって、直接接触の領域２２において、加工層１０とキャリア基板３０との間の界面の任意の酸化物を除去することができる。

【0048】

更に、本方法のステップｃ）及び／又はｄ）は、酸素を含む雰囲気中で実施されることが可能であり、これは、製造上の制約を解放することができ、酸素はその後、中間構造１５０内の結合界面１５に存在する。

【0049】

この場合も、ステップｅ）において、界面領域２０の凝集体２１は、結合界面１５の酸素を取込み、このため、直接接触の領域２２における酸素の存在を回避する。

【0050】

したがって、説明された生成方法は、酸素及び／又は自然酸化物の無い直接接触の領域２２のおかげで、界面領域２０を介して、加工層１０とキャリア基板３０との間に垂直電気伝導及び／又は効果的な直接接触を提供する半導体構造１００を得ることを可能にする。非常に微細な凝集体２１は、第２の材料と、場合により、主に酸化物の形態で取込まれた酸素とで構成される。

【0051】

一般に、凝集体２１は、以下の形態である。
－膜２の半導体材料（第２の材料）を含む第１の析出物、及び／又は
－第２の材料及び酸素（主に当該第２の材料の酸化物の形態の）を含む第２の析出物、及び／又は
－内壁が第２の材料及び酸素（主に当該第２の材料の酸化物の形態の）を含む化合物でライニングされたキャビティ。

【0052】

直接接触の領域２２に隣接する凝集体２１との界面領域２０は、加工層１０及び／又は加工層１０上若しくは加工層１０内に生成される構成要素の機械的強度、より一般的には信頼性を確保する。

【0053】

本発明による半導体構造１００は、その界面領域２０を介して、良好な導電性及び／又は加工層１０とキャリア基板３０との間の効果的な直接接触を保証する。特に、主面（ｘ，ｙ）に実質的に平行な中央面Ｐにおいて界面領域２０に分布した凝集体２１は、封入された膜２’内又は結合界面１５に存在し得る酸素を効果的に取込むことができ、特に自然酸化物残留物がない、加工層１０とキャリア基板３０との間の直接接触の領域２２は、効果的かつ良好な品質の電気伝導及び／又は垂直半導体／半導体接触を可能にする。

【0054】

更に、凝集体２１及び直接接触の領域２２は、界面領域２０の機械的連続性を確保し、加工層１０とキャリア基板３０との間に優れた機械的強度を提供する。したがって、加工層１０の品質は、いかなる穴又は界面欠陥によっても影響されず、前述のキャビティは、存在する場合、加工層１０の品質及び抵抗に悪影響を及ぼさない寸法及び密度を有することに留意されたい。

【0055】

界面領域２０の中央面Ｐ上において、凝集体２１の被覆度は、典型的には１％～５０％、優先的には１０％～４０％である。凝集体２１の横方向寸法（中央面Ｐにおける）は、制限されており、典型的には５ｎｍ～５００ｎｍ程度である。特に、ステップｃ）において成膜される膜２の厚さが１０ｎｍ未満であるとき、凝集体２１の横方向寸法は約５ｎｍ～１５０ｎｍであり、凝集体２１の厚さは５０ｎｍ以下である。

【0056】

凝集体２１のうち、主面（ｘ，ｙ）に垂直な横断面において、第１の析出物及びキャビティはレンチキュラ又は多角形の形状を有してもよく、第２の析出物は実質的に三角形の形状を有してもよい。

【0057】

（例示的な実施形態）
ドナー基板１は、高品質単結晶４Ｈ－ＳｉＣであり、１５０ｍｍの直径を有する。ドナー基板１は、ｎドープされており、２０ｍΩ・ｃｍ程度の抵抗率を有する。それは、その前面、タイプ「Ｃ」面を通して、５^Ｅ１６／ｃｍ^２の用量及び９５ｋｅＶのエネルギーの水素イオンを用いて注入される。こうして、注入深さの周りに、埋め込み脆弱面１１が区画され、ドナー基板１の前面１０ａとともに、加工層１０を区画する。

【0058】

キャリア基板３０は、ドナー基板１と同じ直径の、より低い品質の単結晶４Ｈ－ＳｉＣで作られている。これは、２０ｍΩ・ｃｍ程度の抵抗率でｎドープされている。

【0059】

両方の基板１、３０は、粒子及び他の表面汚染を除去するために、洗浄シーケンスを受ける。両方の基板は、それらの表面上に自然酸化物を含み得る。

【0060】

基板１、３０は、直接結合装置に統合された第１の成膜チャンバ内に導入される。１ｎｍの厚さを有するケイ素膜２が、二次真空下、１０^－６Ｐａ及び周囲温度で、スプレーによって基板１、３０の前面１０ａ、３０ａ（接合される自由面）の各々上に成膜される。

【0061】

基板１、３０は、第２の接合チャンバに導入され、ドナー基板１上及びキャリア基板３０上にそれぞれ成膜された膜２を直接接触することによって、それらの前面１０ａ、３０ａで接合される。結合チャンバ内の雰囲気は、成膜チャンバ内の雰囲気と同じであるが、任意選択で異なることができ、例えば、基板が第１のチャンバから取り出され、周囲雰囲気に戻され、次いで成膜チャンバとは別の結合装置に導入されてもよい。実際、本発明による方法は、例えば自然酸化物の形態の、接合される膜内又は膜上の酸素の存在に関連する制約を大幅に緩和する。

【0062】

アセンブリ後、結合アセンブリ２００は、結合界面１５を介してキャリア基板３０に結合されたドナー基板１と、２つの基板１、３０の間に成膜され埋め込まれた２つの膜２から形成された封入された膜２’とを含む。封入された膜２’は、約２ｎｍの厚さを有する。

【0063】

結合されたアセンブリ２００は、約９００℃の温度で３０分間、埋め込み脆弱面１１で分離を引き起こすために熱処理を受ける。次いで、５００ｎｍの厚さを有する加工層１０を含む中間構造１５０が得られ、それ自体がキャリア基板３０上に配置された封入された膜２’上に配置される。洗浄及び研磨シーケンスが、加工層１０の表面１０ｂに適切なレベルの欠陥及び粗さを回復するように適用される。

【0064】

最後に、１９００℃で３０分間のアニーリングが、その前面１０ｂ（中間構造１５０における加工層１０の自由面１０ｂでもある）上に保護層が予め設けられた中間構造１５０に適用される。このアニーリングの終わりに、本発明による構造１００が得られ、界面領域２０は、ケイ素及び酸素（主にＳｉＯｘ形態）を含む凝集体２１で形成され、加工層１０とキャリア基板３０との間の直接接触の領域２０によって分離される。このような界面領域２０は、２０ｍΩ・ｃｍの抵抗率を有する固体ＳｉＣ基板の垂直導電性に近い良好な垂直導電性を構造１００に与える。

【0065】

界面領域２０は、０．１ｍΩ・ｃｍ^２以下の抵抗率を有する。これは、異なるサイズ（直径５０ミクロン～２３０ミクロン）の２つの金属接触電極４１、４２を含む単純な構成要素について、電圧の関数としての電流曲線Ｉ（Ｖ）を示す図４ａのグラフにおいて明らかであり、これらの電極サイズ（パターン）は、図４ａのグラフにプロットされている。本発明による構造１００の場合、Ｉ（Ｖ）の測定は、２つの電極４１、４２で行われ、その間の電流経路は、電極４１、４２の間で、当該界面領域２０を通過するトレンチ４０の存在に起因して、界面領域２０を通過する（図４ｂ）。約０．００７６ｍΩ・ｃｍ^２の界面領域２０の抵抗率が抽出された。比較及び参照のために、電極５１、５２もキャリア基板３０上に成膜されている。関連する曲線Ｉ（Ｖ）は、図４ａのグラフ上で「バルク」とマークされている。

【0066】

この構造１００における凝集体２１は、５ｎｍ～１５ｎｍの厚さ及び同程度の大きさの平均直径を有する。界面領域２０の中央面Ｐにおける凝集体２１の被覆率は、約２０％である。

【0067】

１９００℃以外のアニーリング温度（ステップｅ）、例えば１３７０℃も、上記の例で説明した中間構造１５０に適用されたことに留意されたい。約０．０３２ｍΩ・ｃｍ^２の界面領域２０の抵抗率が抽出された、すなわち、明らかに０．１ｍΩ・ｃｍ^２未満である。

【0068】

もちろん、この例は限定的なものではなく、本発明による多数の他の半導体構造１００が、界面領域２０の形成のために上記に設定した条件を順守しながら、加工層１０、膜２及びキャリア基板３０のための材料の異なる組合せに基づいて生成されることができる。

【0069】

電子部品は、本発明による半導体構造１００の加工層１０上及び／又は加工層１０内に生成することができる。これらの部品は、特に、電力用途、光起電力用途又は発光ダイオードに対処し得る。

【0070】

部品は、特に電力用途のために、半導体構造１００の背面１００ｂにおいて、キャリア基板３０上及び／又はキャリア基板３０内に少なくとも１つの電気接点を含み得る。非限定的な例として、これらの電力部品は、トランジスタ、ダイオード、サイリスタ、又は受動部品（キャパシタ、インダクタ、等）、等を含み得る。

【0071】

当然ながら、本発明は、説明された実施形態及び実施例に限定されず、特許請求の範囲によって定義される本発明の範囲から逸脱することなく、変形実施形態をそれに提供されることができる。

【図1】

【図2a】

【図2b】

【図2c】

【図2d】

【図2e】

【図3a】

【図3b】

【図3c】

【図3d】

【図4a】

【図4b】

【国際調査報告】