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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-20
(54)【発明の名称】電気システム及び電力消費装置
(51)【国際特許分類】
   H02M 7/12 20060101AFI20231213BHJP
   H02M 7/48 20070101ALI20231213BHJP
【FI】
H02M7/12 H
H02M7/48 M
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022532104
(86)(22)【出願日】2021-11-10
(85)【翻訳文提出日】2022-05-30
(86)【国際出願番号】 CN2021129887
(87)【国際公開番号】W WO2023082108
(87)【国際公開日】2023-05-19
(81)【指定国・地域】
(71)【出願人】
【識別番号】513196256
【氏名又は名称】寧徳時代新能源科技股▲分▼有限公司
【氏名又は名称原語表記】Contemporary Amperex Technology Co., Limited
【住所又は居所原語表記】No.2,Xingang Road,Zhangwan Town,Jiaocheng District,Ningde City,Fujian Province,P.R.China 352100
(74)【代理人】
【識別番号】100159329
【弁理士】
【氏名又は名称】三縄 隆
(72)【発明者】
【氏名】姚 ▲遠▼
(72)【発明者】
【氏名】何 ▲ウェイ▼▲チェン▼
(72)【発明者】
【氏名】▲張▼ ▲懐▼森
(72)【発明者】
【氏名】林 ▲貴▼▲應▼
(72)【発明者】
【氏名】高 ▲錦▼▲鳳▼
(72)【発明者】
【氏名】但 志▲敏▼
【テーマコード(参考)】
5H006
5H770
【Fターム(参考)】
5H006AA02
5H006CA02
5H006CB01
5H006CB08
5H006DB01
5H006DC02
5H006DC05
5H006FA01
5H006FA02
5H770AA29
5H770CA02
5H770DA01
5H770DA11
5H770DA20
5H770DA41
5H770GA17
5H770HA03W
5H770LA01W
5H770LA01X
5H770LA02W
5H770LA02X
5H770LA03W
5H770LB09
(57)【要約】
本願は電気システム及び電力消費装置を開示する。電気システムは、複数の第1制御可能なスイッチを含む前段変換モジュールと、複数の第2制御可能なスイッチを含む後段変換モジュールと、第1制御可能なスイッチを制御するための第1デジタル信号プロセッサと、第2制御可能なスイッチを制御するための第2デジタル信号プロセッサと、を含む。第1デジタル信号プロセッサの第1出力クロスバースイッチは第1内部信号を第1出力ポートに提供し、第2入力ポートによって前記第2デジタル信号プロセッサがプリセット時間内に第1内部信号を受信するようにするように構成される。該第1内部信号は前記第1デジタル信号プロセッサに形成された故障信号である。これは、第1デジタル信号プロセッサの内部信号を比較的短い時間内に第2デジタル信号プロセッサに伝達させることができ、2つのデジタル信号プロセッサが保護動作をトリガーする時間間隔を短縮する。
【特許請求の範囲】
【請求項1】
電気システムであって、
複数の第1制御可能なスイッチを含む前段変換モジュールと、
前記前段変換モジュールに結合され、複数の第2制御可能なスイッチを含む後段変換モジュールと、
前記第1制御可能なスイッチを制御することに用いられ、第1出力クロスバースイッチ及び少なくとも1つの第1出力ポートを含む第1デジタル信号プロセッサと、
前記第2制御可能なスイッチを制御することに用いられ、前記第1出力ポートに結合される少なくとも1つの第2入力ポートを含む第2デジタル信号プロセッサと、を含み、
前記第1出力クロスバースイッチは第1内部信号を前記第1出力ポートに提供することにより、前記第2デジタル信号プロセッサがプリセット時間内に前記第1内部信号を受信するようにするように構成され、
前記第1内部信号は前記第1デジタル信号プロセッサに形成された故障信号であり、前記第1デジタル信号プロセッサが前記第1制御可能なスイッチをオフにし及び前記第2デジタル信号プロセッサが前記第2制御可能なスイッチをオフにするようにトリガーすることに用いられることを特徴とする電気システム。
【請求項2】
前記第2デジタル信号プロセッサは更に第2出力クロスバースイッチ及び少なくとも1つの第2出力ポートを含み、
前記第1デジタル信号プロセッサは前記第2出力ポートに結合される少なくとも1つの第1入力ポートを更に含み、
前記第2出力クロスバースイッチは第2内部信号を前記第2出力ポートに提供することにより、前記第1デジタル信号プロセッサが前記プリセット時間内に前記第2内部信号を受信するようにするように構成され、
前記第2内部信号は前記第2デジタル信号プロセッサに形成された故障信号であり、前記第1デジタル信号プロセッサが前記第1制御可能なスイッチをオフにし及び前記第2デジタル信号プロセッサが前記第2制御可能なスイッチをオフにするようにトリガーすることに用いられることを特徴とする請求項1に記載の電気システム。
【請求項3】
前記第1デジタル信号プロセッサは更に、
前記前段変換モジュールにおける電圧信号又は電流信号をリアルタイムに検出するための第1コンパレータユニットと、
前記第1制御可能なスイッチを制御するための第1スイッチ制御ユニットと、を含み、
前記第1コンパレータユニットは前記電圧信号又は電流信号が異常である場合、前記第1内部信号を形成するように構成され、
前記第1スイッチ制御ユニットは前記第1内部信号に応答して、前記第1制御可能なスイッチをオフにするように構成されることを特徴とする請求項1又は2に記載の電気システム。
【請求項4】
前記第2デジタル信号プロセッサは更に、
前記前段変換モジュールにおける電圧信号又は電流信号をリアルタイムに検出するための第2コンパレータユニットと、
前記第2制御可能なスイッチを制御するための第2スイッチ制御ユニットと、を含み、
前記第2コンパレータユニットは前記電圧信号又は電流信号が異常である場合、前記第2内部信号を形成するように構成され、
前記第2スイッチ制御ユニットは前記第2内部信号に応答して、前記第2制御可能なスイッチをオフにするように構成されることを特徴とする請求項2に記載の電気システム。
【請求項5】
前記電気システムは更に電気アイソレーションのためのアイソレーションモジュールを含み、
前記第1デジタル信号プロセッサの第1出力ポートは前記アイソレーションモジュールにより前記第2デジタル信号プロセッサの第2入力ポートに結合され、
前記第2デジタル信号プロセッサの第2出力インターフェースは前記アイソレーションモジュールにより前記第1デジタル信号プロセッサの第1入力インターフェースに結合されることを特徴とする請求項2に記載の電気システム。
【請求項6】
前記電気システムは更に、
前記前段変換モジュールと後段変換モジュールとの接続箇所に結合され、前記接続箇所の電気信号を収集するためのサンプリング回路と、
前記サンプリング回路に結合され、前記電気信号が異常である場合に前記第2デジタル信号プロセッサに第3信号を提供するための比較回路と、を含み、
前記第2デジタル信号プロセッサは更に、前記第3信号に応答して前記第2制御可能なスイッチをオフにするように構成されることを特徴とする請求項1又は2に記載の電気システム。
【請求項7】
前記サンプリング回路は第1コンパレータ、第1抵抗、第2抵抗、第3抵抗、第4抵抗及び第1コンデンサを含み、
前記第1抵抗の一端は前記接続箇所の高レベル側に接続され、前記第1抵抗の他端は前記第2抵抗の一端に接続され、第1接続ノードを形成し、前記第2抵抗の他端は接地され、前記第1接続ノードは前記第1コンパレータの第1入力側に接続され、
前記第3抵抗の一端は前記接続箇所の低レベル側に接続され、前記第3抵抗の他端は前記第1コンパレータの第2入力側に接続され、
前記第4抵抗の一端は前記第1コンパレータの第2入力側に接続され、前記第4抵抗の他端は前記第1コンパレータの出力側に接続され、負帰還経路を形成し、
前記第1コンデンサの一端は前記第1コンパレータの第2入力側に接続され、前記第1コンデンサの他端は前記第1コンパレータの出力側に接続され、
前記第1コンパレータの出力側は更に前記比較回路に結合され、前記サンプリング回路の出力側を形成し、前記接続箇所の電圧に比例する電圧信号を提供することに用いられることを特徴とする請求項6に記載の電気システム。
【請求項8】
前記比較回路は基準電圧を提供するための基準電圧源及び第2コンパレータを含み、
前記第2コンパレータの第1入力側は前記電圧サンプリング回路の出力側に結合され、前記第2コンパレータの第2入力側は前記基準電圧源に結合され、
前記第2コンパレータの出力側は前記第2デジタル信号プロセッサに接続され、前記第2コンパレータの前記電圧サンプリング回路の出力側での電圧が前記基準電圧よりも低い場合、前記第3信号を前記第2デジタル信号プロセッサに出力することを特徴とする請求項6に記載の電気システム。
【請求項9】
前記比較回路は更に第5抵抗、第6抵抗及び第7抵抗を含み、
前記第5抵抗の一端は前記基準電圧源に接続され、前記第5抵抗の他端は前記第7抵抗の一端に接続され、第2接続ノードを形成し、前記第7抵抗の他端は接地され、前記第2接続ノードは前記第2コンパレータの第2入力側に接続され、
前記第6抵抗の一端は前記電圧サンプリング回路の出力側に接続され、前記第6抵抗の他端は前記第2コンパレータの第1入力側に接続されることを特徴とする請求項8に記載の電気システム。
【請求項10】
電力消費装置であって、
請求項1~9のいずれか1項に記載の電気システムと、前記電気システムに結合される負荷と、を含み、
前記電気システムは外部電力を吸収及び変換して、前記負荷に給電することに用いられることを特徴とする電力消費装置。
【発明の詳細な説明】
【技術分野】
【0001】
本願は電源分野に関し、具体的に電気システム及び電力消費装置に関する。
【背景技術】
【0002】
電気エネルギーは現代社会及び産業において非常に重要なエネルギーの1つであり、例えば車両などの様々な機器を駆動するために広く使用されている。電力消費装置の実際の動作過程において、一般的に電気システムが例えば公共電力ネットワークなどの外部電力源から電力を吸収して、電力消費装置の使用ニーズを満足することのできる電気エネルギー(例えば特定の電圧又は電流)に変換する必要がある。
【0003】
これにより、人々は電力消費装置に給電するニーズを満足するように複数のモジュールからなるいくつかの電気システムを設計した。しかしながら、このような電気システムは実行時に、異なるモジュール間の非連携に起因してシステムの信頼性が低下してしまう。
【発明の概要】
【課題を解決するための手段】
【0004】
上記問題に鑑みて、本願は電気システム及び電力消費装置を提供し、電気システムにおける異なるモジュール間の非連携の問題を緩和することができる。
【0005】
第1態様では、本願は電気システムを提供する。該電気システムは、前段変換モジュールと、前記前段変換モジュールに結合される後段変換モジュールと、前記第1制御可能なスイッチを制御するための第1デジタル信号プロセッサと、前記第2制御可能なスイッチを制御するための第2デジタル信号プロセッサと、を含む。前記前段変換モジュールは複数の第1制御可能なスイッチを含み、前記後段変換モジュールは複数の第2制御可能なスイッチを含み、前記第1デジタル信号プロセッサは第1出力クロスバースイッチ及び少なくとも1つの第1出力ポートを含み、前記第2デジタル信号プロセッサは前記第1出力ポートに結合される少なくとも1つの第2入力ポートを含む。前記第1出力クロスバースイッチは第1内部信号を前記第1出力ポートに提供することにより、前記第2デジタル信号プロセッサがプリセット時間内に前記第1内部信号を受信するようにするように構成される。前記第1内部信号は前記第1デジタル信号プロセッサに形成された故障信号であり、前記第1デジタル信号プロセッサが前記第1制御可能なスイッチをオフにし及び前記第2デジタル信号プロセッサが前記第2制御可能なスイッチをオフにするようにトリガーすることができる。
【0006】
本願の実施例の技術案では、前段変換モジュールを制御するための第1デジタル信号プロセッサと後段変換モジュールを制御するための第2デジタル信号プロセッサとの間には物理接続が確立されている。出力クロスバースイッチを利用して第1デジタル信号プロセッサの内部信号が比較的短い時間内に第2デジタル信号プロセッサに伝達できるようにし、2つのデジタル信号プロセッサが保護動作をトリガーする時間間隔を効果的に短縮し、後段変換モジュールの第2制御可能なスイッチが前段変換モジュールの第1制御可能なスイッチに追従して迅速に動作できるようにする。
【0007】
いくつかの実施例では、前記第2デジタル信号プロセッサは更に第2出力クロスバースイッチ及び少なくとも1つの第2出力ポートを含み、前記第1デジタル信号プロセッサは前記第2出力ポートに結合される少なくとも1つの第1入力ポートを更に含む。前記第2出力クロスバースイッチは第2内部信号を前記第2出力ポートに提供することにより、前記第1デジタル信号プロセッサが前記プリセット時間内に前記第2内部信号を受信するようにするように構成される。前記第2内部信号は前記第2デジタル信号プロセッサに形成された故障信号であり、前記第1デジタル信号プロセッサが前記第1制御可能なスイッチをオフにし及び前記第2デジタル信号プロセッサが前記第2制御可能なスイッチをオフにするようにトリガーすることに用いられる。
【0008】
本願の実施例の技術案では、第2デジタル信号プロセッサが第1デジタル信号プロセッサに故障情報を伝達する経路を追加し、第2デジタル信号プロセッサが同様にその内部の出力クロスバースイッチによりその内部信号を短い時間内に第1デジタル信号プロセッサに伝達させることもできるようにする。
【0009】
いくつかの実施例では、前記第1デジタル信号プロセッサは更に、前記前段変換モジュールにおける電圧信号又は電流信号をリアルタイムに検出するための第1コンパレータユニットと、前記第1制御可能なスイッチを制御するための第1スイッチ制御ユニットと、を含む。前記第1コンパレータユニットは前記電圧信号又は電流信号が異常である場合、前記第1内部信号を形成するように構成され、前記第1スイッチ制御ユニットは前記第1内部信号に応答して、前記第1制御可能なスイッチをオフにするように構成される。本願の実施例の第1デジタル信号プロセッサは内部に設置されるコンパレータユニットによって電圧信号又は電流信号を検出して対応の故障信号を生成し、更にスイッチ制御ユニットにより制御可能なスイッチを直ちにオフにすることができる。
【0010】
いくつかの実施例では、前記第2デジタル信号プロセッサは更に、前記前段変換モジュールにおける電圧信号又は電流信号をリアルタイムに検出するための第2コンパレータユニットと、前記第2制御可能なスイッチを制御するための第2スイッチ制御ユニットと、を含み、前記第2コンパレータユニットは前記電圧信号又は電流信号が異常である場合、前記第2内部信号を形成するように構成される。前記第2スイッチ制御ユニットは前記第2内部信号に応答して、前記第2制御可能なスイッチをオフにするように構成される。このような設計は同様に第2デジタル信号プロセッサの内部のコンパレータユニットによって電圧信号又は電流信号を検出し、且つ第2内部故障信号を形成してスイッチ制御ユニットに制御可能なスイッチを直ちにオフにさせる。
【0011】
いくつかの実施例では、前記電気システムは更に電気アイソレーションのためのアイソレーションモジュールを含む。前記第1デジタル信号プロセッサの第1出力ポートは前記アイソレーションモジュールにより前記第2デジタル信号プロセッサの第2入力ポートに結合される。前記第2デジタル信号プロセッサの第2出力インターフェースは前記アイソレーションモジュールにより前記第1デジタル信号プロセッサの第1入力インターフェースに結合される。本願の実施例は2つのデジタル信号プロセッサの間には電気アイソレーションを実現するためのアイソレーションモジュールを設置することにより、前段と後段との相互干渉を回避する。
【0012】
いくつかの実施例では、前記電気システムは更に、前記前段変換モジュールと後段変換モジュールとの接続箇所に結合されるサンプリング回路と、前記サンプリング回路に結合される比較回路と、を含む。前記サンプリング回路は前記接続箇所の電気信号を収集することに用いられ、前記比較回路は前記電気信号が異常である場合、前記第2デジタル信号プロセッサに第3信号を提供することに用いられる。前記第2デジタル信号プロセッサは更に、前記第3信号に応答して前記第2制御可能なスイッチをオフにするように構成される。本願の実施例では、出力クロスバースイッチに依存して確立された物理チャネルのほかに、2つのデジタル信号プロセッサの間にはサンプリング回路及び比較回路に基づく冗長経路が更に設計されており、それにより後段変換モジュールが前段変換モジュールに追従して迅速に動作できるように確保する。
【0013】
いくつかの実施例では、前記サンプリング回路は第1コンパレータ、第1抵抗、第2抵抗、第3抵抗、第4抵抗及び第1コンデンサを含む。前記第1抵抗の一端は前記目標ノードの高レベル側に接続され、前記第1抵抗の他端は前記第2抵抗の一端に接続され、第1接続ノードを形成する。前記第2抵抗の他端は接地され、前記第1接続ノードは前記第1コンパレータの第1入力側に接続される。前記第3抵抗の一端は前記目標ノードの低レベル側に接続され、前記第3抵抗の他端は前記第1コンパレータの第2入力側に接続される。前記第4抵抗の一端は前記第1コンパレータの第2入力側に接続され、前記第4抵抗の他端は前記第1コンパレータの出力側に接続され、負帰還経路を形成する。前記第1コンデンサの一端は前記第1コンパレータの第2入力側に接続され、前記第1コンデンサの他端は前記第1コンパレータの出力側に接続される。前記第1コンパレータの出力側は更に前記比較回路に結合され、前記サンプリング回路の出力側を形成し、前記接続箇所の電圧に比例する電圧信号を提供することに用いられる。このような設計において、適切な抵抗値のコンデンサ及び適切な電気容量値のコンデンサを提供することにより、サンプリング回路が目標増幅比率を有する電圧アナログ信号を出力側で安定して出力することを可能にする。
【0014】
いくつかの実施例では、前記比較回路は基準電圧を提供するための基準電圧源及び第2コンパレータを含む。前記第2コンパレータの第1入力側は前記電圧サンプリング回路の出力側に結合され、前記第2コンパレータの第2入力側は前記基準電圧源に結合される。前記第2コンパレータの出力側は前記第2デジタル信号プロセッサに接続され、これにより、前記第2コンパレータは前記目標ノード電圧が前記基準電圧よりも低いことに応答して前記出力側で前記第3信号を前記第2デジタル信号プロセッサに出力するようにする。このような設計において、比較回路はアクティブコンパレータに基づいて実現され、2つの入力側の間のレベルのサイズが変化するとき、出力側で対応の高レベル又は低レベルを出力することにより、第2デジタル信号プロセッサがそれに応じて第2制御可能なスイッチを迅速にオフにできるようにする。
【0015】
いくつかの実施例では、前記比較回路は更に第5抵抗、第6抵抗及び第7抵抗を含む。前記第5抵抗の一端は前記基準電圧源に接続され、前記第5抵抗の他端は前記第7抵抗の一端に接続され、第1接続ノードを形成する。前記第7抵抗の他端は接地され、前記第1接続ノードは前記第2コンパレータの第2入力側に接続される。前記第6抵抗の一端は前記電圧サンプリング回路の出力側に接続され、前記第6抵抗の他端は前記第2コンパレータの第1入力側に接続される。本願の実施例は適切な抵抗値のコンデンサ及び適切な電気容量値のコンデンサを提供することにより完全な比較回路が構築され、実際の使用中に正常に動作することができる。
【0016】
第2態様では、本願は電力消費装置を提供する。該電力消費装置は以上に記載の電気システムと、前記電気システムに結合される負荷と、を含む。操作中に、前記電気システムは外部電力を吸収及び変換して、前記負荷に給電することに用いられる。
【0017】
上記説明は本願技術案の概要に過ぎず、本願の技術的手段をより明確に理解できるために、明細書の内容に基づいて実施することができ、且つ本願の上記及び他の目的、特徴及び利点をより明確に理解できるために、以下にわざわざ本願の具体的な実施形態を挙げる。
【0018】
以下の好適な実施形態の詳細な説明を閲読することにより、様々な他の利点及び利益は当業者にとって明らかになろう。図面は好適な実施形態を示すためのものに過ぎず、本願を制限するものと見なされない。且つ、すべての図面において同じ図面符号で同じ部材を示す。
【図面の簡単な説明】
【0019】
図1】典型的なPFC回路カスケードLLC回路の電気システムの構造模式図である。
図2】本願のいくつかの実施例に係る車両の構造模式図である。
図3】本願のいくつかの実施例に係る電気システムの構造模式図である。
図4】本願のいくつかの実施例に係るデジタル信号プロセッサの構造模式図である。
図5】本願の別のいくつかの実施例に係るデジタル信号プロセッサの構造模式図である。
図6】本願のいくつかの実施例に係る電気システムの構造模式図であり、2つのデジタル信号プロセッサの間にアイソレーションモジュールが設置される場合を示す。
図7】本願の別のいくつかの実施例に係る電気システムの構造模式図である。
図8】本願のいくつかの実施例に係るサンプリング回路の原理模式図である。
図9】本願のいくつかの実施例に係る比較回路の原理模式図である。
図10】本願の別のいくつかの実施例に係るサンプリング回路の原理模式図であり、SDFMサンプリングを使用するサンプリング回路を示す。
図11】本願の別のいくつかの実施例に係る電気システムの構造模式図であり、2つのデジタル信号プロセッサの間に2種類の低遅延経路を有する場合を示す。
図12】本願のいくつかの実施例に係る電気システムの構造模式図であり、電気システムがPFC回路カスケードLLC回路である場合を示す。
【発明を実施するための形態】
【0020】
以下、図面を参照しながら本願の技術案の実施例を詳しく説明する。以下の実施例は本願の技術案をより明確に説明するためのものに過ぎず、従って、例示的なものとして使用されるだけであり、本願の保護範囲を制限するものではない。
【0021】
特に定義しない限り、本明細書に使用される全ての技術用語及び科学用語は当業者が一般的に理解する意味と同じであり、本明細書に使用される用語は具体的な実施例を説明するためのものに過ぎず、本願を制限するように意図されるものではなく、本願の明細書、特許請求の範囲及び上記図面の説明における用語「含む」、「有する」及びそれらの任意の変形は、非排他的な包含をカバーすることを意図している。
【0022】
本願の実施例の説明において、技術用語「第1」「第2」などは異なるオブジェクトを区別するためのものに過ぎず、相対的な重要性を指示又は暗示し、又は指示された技術的特徴の数、特定の順序又は主従関係を暗示的に示すと理解されるべきではない。本願の実施例の説明において、特に明確且つ具体的に限定しない限り、「複数」の意味は2つ以上である。
【0023】
本明細書に言及した「実施例」とは、実施例を参照して説明した特定の特徴、構造又は特性が本願の少なくとも1つの実施例に含まれてもよいことを意味する。明細書の様々な位置に現れる該連語は必ずいずれも同じ実施例を指すとは限らず、他の実施例と相互排他的な独立した又は代替の実施例でもない。当業者であれば明示的又は暗示的に理解されるように、本願に説明される実施例は他の実施例と組み合わせられることができる。
【0024】
本願の実施例の説明において、用語「及び/又は」は関連オブジェクトの関連関係を説明するためのものであり、3つの関係が存在してもよいことを示す。例えば、「A及び/又はB」は「Aが独立して存在する」、「AとBが同時に存在する」、「Bが独立して存在する」の3つの状況を示してもよい。また、本明細書における文字「/」は一般的に前後関連オブジェクトが「又は」の関係であることを示す。
【0025】
本願の実施例の説明において、用語「複数」とは2つ以上(2つを含む)を指し、同様に、「複数組」とは2組以上(2組を含む)を指し、「複数枚」とは2枚以上(2枚を含む)を指す。
【0026】
本願の実施例の説明において、技術用語「中心」「縦方向」「横方向」「長さ」「幅」「厚さ」「上」「下」「前」「後」「左」「右」「鉛直」「水平」「頂」「底」「内」「外」「時計回り」「反時計回り」「軸方向」「径方向」「周方向」などで示される方位又は位置関係は図面に基づいて示される方位又は位置関係であり、本願の実施例を説明しやすくし及び説明を簡素化するためのものに過ぎず、指す装置又は素子が必ず特定の方位を有し、特定の方位で構成及び操作しなければならないことを指示又は暗示するのではなく、従って、本願の実施例を制限するものと理解されるべきではない。
【0027】
本願の実施例の説明において、特に明確に規定及び限定しない限り、技術用語「取り付け」「連結」「接続」「固定」などの用語は広義に理解されるべきであり、例えば、固定接続であってもよく、取り外し可能な接続又は一体化であってもよく、機械的接続であってもよく、電気的接続であってもよく、直接連結であってもよく、中間媒体を介する間接連結であってもよく、2つの素子の内部の連通又は2つの素子の相互作用関係であってもよい。当業者であれば、具体的な状況に応じて上記用語の本願の実施例での具体的な意味を理解することができる。
【0028】
現在、複数の異なる変換モジュールからなる電気システムは高効率の電力変換に広く使用されるようになっている。これらの異なるモジュールは一般的に異なるコントローラ(例えばデジタル信号プロセッサ)により制御される。
【0029】
出願者は、異なるモジュール間のコントローラが一般的に例えばCANバスなどのデータ通信方式に依存して相互間の情報交換を実現することが分かる。これらの従来のデータ通信方式は情報伝達過程において常に一定の遅延が存在する。例えば、CANバスの通信遅延は主にボーレート及びバス負荷率からの影響を受け、一般的に100us以上である。
【0030】
このような遅延は例えば保護をトリガーするなどの特定のシーンにおいて、電気システムの実行信頼性を低減することとなる。以下、図1に示される力率改善回路(PFC:Power Factor Correction)カスケード共振回路(LLC)を用いるスイッチ電源システムを例として、異なるモジュールのコントローラ間の通信時間による影響について詳しく説明する。
【0031】
図1を参照して、該スイッチ電源システムはPFC回路及びLLC回路の2つの異なるモジュールを含む。PFC回路は送電網にアクセスして電力を吸収する。LLC回路(図1にはLLC回路の変圧器の一次側部分のみを例示的に示す)は負荷に必要な目標電圧又は電流を出力することに用いられる。
【0032】
PFC回路は6つの第1制御可能なスイッチトランジスタを含み、図1においてそれぞれQ11、Q12、Q13、Q14、Q15及びQ16で示される。LLC回路の一次側部分は4つの第2制御可能なスイッチトランジスタを含み、図1においてそれぞれQ21、Q22、Q23及びQ24で示される。第1デジタル信号プロセッサ(DSP:Digital Signal Processor)DSP1及び第2デジタル信号プロセッサDSP2はそれぞれPFC回路及びLLC回路のスイッチトランジスタのオン及びオフを制御する。
【0033】
実際の動作過程において、図1におけるPFC回路の動作に異常状況が発生する場合、第1デジタル信号プロセッサDSP1をトリガーして保護動作を実行させ、PFC回路に動作を停止させる。2つのデジタル信号プロセッサDSP1とDSP2との間に通信遅延が存在するため、通信遅延の時間内に、第2デジタル信号プロセッサDSP2はトリガーされて保護動作を実行することがなく、LLC回路は依然として動作状態にある。
【0034】
このとき、PFC回路は既に動作を停止したため、両方の接続箇所のバスコンデンサCの電圧を維持し続けることができない。動作状態にあるLLC回路はPFC回路の負荷として働き、バスコンデンサCの両端の電圧を迅速に降下させる。
【0035】
バスコンデンサCの電圧が送電網の電圧ピークよりも低くなると、送電網の電圧はPFC回路におけるスイッチトランジスタのボディダイオードを通ってバスコンデンサC1に直接充電することとなり、極めて短い時間内にPFC回路におけるスイッチトランジスタを損傷させる。
【0036】
例えば、送電網におけるUabの電圧ピークは約537Vであり、バスコンデンサの両端の電圧が低すぎると、送電網における電圧Uabは第1制御可能なスイッチトランジスタQ11及びQ14を通ってバスコンデンサCに充電することができる。このとき、第1制御可能なスイッチトランジスタQ11及びQ14は短絡状態にあり、極めて短い時間内に損傷されてしまうこととなる。
【0037】
異なるモジュール間の通信遅延が長すぎることに起因してデバイスが損傷されるという問題を解決するために、出願者は研究により発見したのは、適切なハードウェア回路及びソフトウェア構成を追加し、前段変換モジュールの第1デジタル信号プロセッサDSP1と後段変換モジュールの第2デジタル信号プロセッサDSP2が保護動作をトリガーする時間間隔をできる限り一定の時間閾値(例えば10usを超えない)未満まで短縮することにより、前段変換モジュールと後段変換モジュールの動作状態が非同期であることに起因してデバイスが損傷されてしまう問題を効率よく回避することができる。
【0038】
間隔時間の短縮方式は、出力クロスバースイッチに基づいて2つのデジタル信号プロセッサ間のデータ交換チャネルを確立することにより、第1デジタル信号プロセッサDSP1が情報をデジタル信号プロセッサDSP2に迅速に提供できるようにすることであってもよい。
【0039】
本願の実施例に開示される電気システムは車両、船舶又は飛行機などの電力消費装置に使用され得るが、それらに限らない。それは、電源システムとして外部電力(例えば送電網からの)を吸収して電力消費装置に必要な動作電圧又は動作電流(例えば定電圧を有する直流電流)に変換することができる。
【0040】
以下の実施例は説明しやすくするために、本願の一実施例に係る電力消費装置が車両100である場合を例として説明する。図2を参照して、図2は本願のいくつかの実施例に係る車両100の構造模式図である。
【0041】
車両100は内燃機関自動車、ガス燃料自動車又は新エネルギー自動車であってもよく、新エネルギー自動車は純電気自動車、ハイブリッド車又は航続距離延長型自動車などであってもよい。車両100の内部に電池110が設置され、電池110は車両100の底部又は頭部又は尾部に設置されてもよい。電池110は車両100への給電に用いられてもよく、例えば、電池100は車両100の操作電源とされてもよい。車両100は更にコントローラ120、モータ130及び本願の実施例に係る電気システム140を含んでもよい。
【0042】
コントローラ120は電池110を制御してモータ130に給電させることに用いられ、例えば、車両100の起動、ナビゲーション及び走行時の動作の電力消費需要に用いられる。本願のいくつかの実施例では、電池110は車両100の操作電源とされてもよいだけでなく、車両100の駆動電源として燃料油又は天然ガスを代替又は部分的に代替して車両100に駆動動力を提供してもよい。
【0043】
電気システム140は電池110を充電するための車載充電器であってもよい。それはPFCカスケードLLCトポロジーの形式を用いてもよく、前段に位置するPFC回路は送電網にアクセスするが、後段に位置するLLC回路は出力側で直流電流を出力する。PFC回路及びLLC回路はそれぞれ2つのデジタル信号プロセッサによりPWM制御の形式で制御されてもよく、車載充電器が送電網から電力を吸収して目標電圧又は電流を有する直流電流に変換して電池110を充電できるようにする。
【0044】
本願のいくつかの実施例によれば、図3は本願のいくつかの実施例に係る電気システムの構造模式図である。図3を参照して、該電気システムは前段変換モジュール10、後段変換モジュール20、第1デジタル信号プロセッサ30及び第2デジタル信号プロセッサ40を含む。
【0045】
前段変換モジュール10は複数の第1制御可能なスイッチS1を含む。これらの第1制御可能なスイッチS1のオン及びオフは第1デジタル信号プロセッサ30が設定された制御プログラムに基づいて協調制御を行う。後段変換モジュール20は同様に複数の第2制御可能なスイッチS2を含む。これらの第2制御可能なスイッチS2のオン及びオフは第2デジタル信号プロセッサ40が設定された制御プログラムに基づいて協調制御を行う。
【0046】
該電気システムにおいて、具体的に使用される「前段変換モジュール」及び「後段変換モジュール」は実際の状況のニーズに応じて決定されてもよく、本願では限定しない。例えば、該電気システムはPFCカスケードLLCトポロジー形式を用いる変換回路、PFC回路カスケード位相シフトフルブリッジ回路(PSFB:Phase-shift full bridge)トポロジー形式を用いる変換回路、LLC共振回路カスケードバックブースト回路(BUCK-BOOST)トポロジー形式を用いる変換回路、又は位相シフトフルブリッジ回路(PSFB)カスケードバックブースト回路(BUCK-BOOST)トポロジー形式を用いる変換回路であってもよい。
【0047】
「第1制御可能なスイッチ」及び「第2制御可能なスイッチ」はオン及びオフの2種類の状態を切り替えることのできる、いかなるタイプの電子デバイスであってもよい。例えば、MOSトランジスタが挙げられる。その具体的な実現は実際の状況のニーズに応じて決定されてもよく、本願では限定しない。
【0048】
これにより、図3には前段変換モジュール10が第1制御可能なスイッチS1を含み、後段変換モジュール10が第2制御可能なスイッチS2を含むことのみを例示的に示すが、第1制御可能なスイッチS1と第2制御可能なスイッチS2との具体的な接続方式及び数を示しない。
【0049】
図3を参照し続けて、第1デジタル信号プロセッサ30は第1出力クロスバースイッチ31及び少なくとも1つの第1出力ポート32を含んでもよい。それに対応して、第2デジタル信号プロセッサ40は前記第1出力ポート32に結合される少なくとも1つの第2入力ポート43を含む。
【0050】
操作中に、第1デジタル信号プロセッサ30は前段変換モジュール10の第1制御可能なスイッチS1を制御して規則的にオン又はオフさせる。異常状況が発生すると検出した場合、第1デジタル信号プロセッサ30は第1内部信号を形成することにより第1デジタル信号プロセッサ30をトリガーして保護動作を実行させ、第1制御可能なスイッチS1をオフにすることにより前段変換モジュール10の動作を停止することとなる。
【0051】
第1デジタル信号プロセッサ30内に形成された第1内部信号は更に第1出力クロスバースイッチ31により第1出力ポート32に転送されて出力される。出力された第1内部信号は第1出力ポート32に接続される第2入力ポート43を介して第2デジタル信号プロセッサ40に迅速に伝達される。これにより、第2デジタル信号プロセッサ40はプリセット時間内に該第1内部信号を受信することにより、第2制御可能なスイッチS2をオフにする保護動作をトリガーし、後段変換モジュールに動作を停止させることができる。
【0052】
「第1出力クロスバースイッチ」は第1デジタル信号プロセッサ30の内部に位置する信号ルーティングユニット(例えば、デジタル信号プロセッサにおいてX-barと呼ばれる部材)である。それは予め設定されたプログラム命令に基づいて第1デジタル信号プロセッサの内部の信号を第1出力ポートに容易に伝達して出力することができる。
【0053】
本願の実施例に係る電気システムの有利な態様の1つは、前段変換モジュールを制御するための第1デジタル信号プロセッサと後段変換モジュールを制御するための第2デジタル信号プロセッサとの間には出力クロスバースイッチに基づく故障信号伝送チャネルが確立されることである。これにより、第1デジタル信号プロセッサの内部信号が比較的短い時間内に第2デジタル信号プロセッサに伝達できるようにし、2つのデジタル信号プロセッサが保護動作をトリガーする時間間隔を効果的に短縮する。
【0054】
本願のいくつかの実施例によれば、図4は本願のいくつかの実施例に係るデジタル信号プロセッサの構造模式図である。図4を参照して、第2デジタル信号プロセッサ40は更に第2出力クロスバースイッチ41及び少なくとも1つの第2出力ポート42を含む。それに対応して、第1デジタル信号プロセッサ30は更に少なくとも1つの第1入力ポート33を含む。
【0055】
第1デジタル信号プロセッサ30の第1入力ポート33は第2デジタル信号プロセッサ40の第2出力ポート42に結合される。
【0056】
第2出力クロスバースイッチ41は第2デジタル信号プロセッサ40の内部に位置する信号ルーティングユニット(例えば、デジタル信号プロセッサにおいてX-barと呼ばれる部材)である。それは同様に予め設定されたプログラム命令に基づいて第2デジタル信号プロセッサの内部の信号を第2出力ポートに容易に伝達して出力することができる。
【0057】
操作中に、第2デジタル信号プロセッサ40は後段変換モジュール20の動作を制御して、異常が発生するか否かを検出する。後段変換モジュール20の動作に異常が発生する場合、第2デジタル信号プロセッサ40は第2内部信号を形成することにより、第2デジタル信号プロセッサ40をトリガーして保護動作を実行させ、第2制御可能なスイッチS2をオフにすることができる。
【0058】
第2デジタル信号プロセッサ40内に形成された第2内部信号は第2出力クロスバースイッチ41により第2出力ポート42に転送されることができる。次に、第2出力ポート42に接続される第1入力ポート33によって、第1デジタル信号プロセッサ30がプリセット時間内に該第2内部信号を受信できるようにし、それにより第1制御可能なスイッチS2をオフにする保護動作をトリガーする。
【0059】
説明されるように、図4には第1入力ポート32/第1出力ポート33及び第2入力ポート42/第2出力ポート43がそれぞれデジタル信号プロセッサにおける2つの異なるポートである場合を例示的に示す。別のいくつかの実施例では、第1入力ポート32/第1出力ポート33又は第2入力ポート42/第2出力ポート43は更に1つのポートであってもよく、異なる時間で入力ポート及び出力ポートの機能を実行することに用いられる(例えば1つの汎用入力/出力インターフェースにより実現される)。
【0060】
本願の実施例に係る電気システムの有利な態様の1つは、出力クロスバースイッチに基づいて第1デジタル信号プロセッサと第2デジタル信号プロセッサとの間の低遅延双方向伝送チャネルが確立され、第2デジタル信号プロセッサの内部に形成された故障信号も第1デジタル信号プロセッサに迅速に伝達できるようにすることである。
【0061】
図5は本願の別のいくつかの実施例に係るデジタル信号プロセッサを示す図である。該第1デジタル信号プロセッサ30は更に第1出力クロスバースイッチ31、第1コンパレータユニット34及び第1スイッチ制御ユニット35を含んでもよい。
【0062】
第1コンパレータユニット34は第1デジタル信号プロセッサ30に内蔵され、前段変換モジュール10の動作状況をリアルタイムに検出するための機能モジュールである。それは具体的に、いかなる適切なサンプリング方式で前段変換モジュール10における1つ又は複数のサンプリングノードの電圧信号又は電流信号を取得し、且つそれに応じて前段変換モジュール10の動作に異常が発生するか否かを判断することができる。
【0063】
本願の実施例では、「異常」とは、検出された電圧又は電流信号が通常動作時のデータから著しく外れ、動作及びデバイスの安全に危険をもたらす恐れがある状況を指す。例えば、第1コンパレータユニットは収集・取得された電圧信号又は電流信号がプリセット閾値を超えるか否かを比較することにより異常が存在するか否かを決定することができる。
【0064】
第1スイッチ制御ユニット35は第1デジタル信号プロセッサ30における、前記第1制御可能なスイッチS1のオン又はオフを制御するための制御部分である。それは異なる制御信号(例えば高レベル又は低レベル信号)を第1制御可能なスイッチS1の制御端に出力することにより第1制御可能なスイッチの制御を実現することができる。
【0065】
操作中に、第1コンパレータユニット34は電圧信号又は電流信号が異常であると検出した(例えば、電圧信号がプリセット電圧閾値を超える)場合、前記第1内部信号を形成することができる。第1コンパレータユニット34により生成された第1内部信号に応答して、第1スイッチ制御ユニット35は保護動作を実行して第1制御可能なスイッチS1をオフにすることとなる。
【0066】
本願の実施例に係る第1デジタル信号プロセッサは内蔵されたコンパレータユニットにより前段変換モジュールの動作状態の検出を完了し、動作異常(例えば過電圧又は過電流)が発生する場合に第1内部信号を形成して第1制御可能なスイッチを直ちにオフにすることができる。
【0067】
本願のいくつかの実施例によれば、選択肢として、図5を参照し続けて、該第2デジタル信号プロセッサ40は更に第2出力クロスバースイッチ41、第2コンパレータユニット44及び第2スイッチ制御ユニット45を含んでもよい。
【0068】
第2コンパレータユニット44は第2デジタル信号プロセッサ40に内蔵され、後段変換モジュール20の動作状況をリアルタイムに検出するための機能モジュールである。それは具体的に、いかなる適切なサンプリング方式で後段変換モジュール20における1つ又は複数のサンプリングノードの電圧信号又は電流信号を取得し、且つそれに応じて後段変換モジュール20の動作に異常が存在するか否かを判断することができる。
【0069】
本願の実施例では、「異常」とは、検出された電圧又は電流信号が通常動作時のデータから著しく外れ、動作及びデバイスの安全に危険をもたらす恐れがある状況を指す。例えば、過電圧又は過電流などの異常状況が挙げられる。
【0070】
第2スイッチ制御ユニット45は第2デジタル信号プロセッサ40における、前記第2制御可能なスイッチS2のオン又はオフを制御するための制御部分である。それは異なる制御信号(例えば高レベル又は低レベル信号)を第2制御可能なスイッチS2の制御端に出力することにより第2制御可能なスイッチの制御を実現することができる。
【0071】
操作中に、第2コンパレータユニット44は電圧信号又は電流信号が異常であると検出した(例えば、電圧信号がプリセット電圧閾値を超える)場合、前記第2内部信号を形成することができる。第2コンパレータユニット44により生成された第2内部信号に応答して、第2スイッチ制御ユニット45は保護動作を実行して第2制御可能なスイッチS2をオフにすることとなる。
【0072】
本願の実施例に係る第2デジタル信号プロセッサは内蔵されたコンパレータユニットにより後段変換モジュールの動作状態の検出を完了し、動作異常(例えば過電圧又は過電流)が発生する場合に第2内部信号を生成して第2制御可能なスイッチを直ちにオフにすることができる。
【0073】
本願のいくつかの実施例によれば、選択肢として、図6は本願の別のいくつかの実施例に係る電気システムを示す図である。図3に示される機能モジュールのほかに、該電気システムは更にアイソレーションモジュール50を含んでもよい。
【0074】
アイソレーションモジュール50は前段と後段との間の電気アイソレーションを実現するための部材である。それは第1デジタル信号プロセッサ30と第2デジタル信号プロセッサ40が確立した物理接続の間に設置されることにより、電気アイソレーションの効果を果たす。
【0075】
例えば、第2デジタル信号プロセッサの第2出力インターフェース42は前記アイソレーションモジュール50により第1デジタル信号プロセッサの第1入力インターフェース33に結合されてもよい。第1デジタル信号プロセッサの第1出力ポート32も同様に前記アイソレーションモジュール50により前記第2デジタル信号プロセッサの第2入力ポート43に結合されてもよい。
【0076】
アイソレーションモジュール50の具体的な実現は実際の状況のニーズに応じて決定されてもよく、前段に属する第1デジタル信号プロセッサと後段に属する第2デジタル信号プロセッサとの電気アイソレーション要件を満足できればよい。
【0077】
本願の実施例に係る電気システムの有利な態様の1つは、2つのデジタル信号プロセッサにおける信号を伝送するための物理接続の間には追加のアイソレーションモジュールを設置し、前段と後段との相互干渉を効果的に低減することができることである。
【0078】
説明されるように、以上の実施例における「第1」及び「第2」のような用語は電気システムにおけるそれぞれ前段及び後段に属する電子デバイスを区別するためのものに過ぎず、電子デバイス又は部材の具体的な実現を制限するためのものではない。前段及び後段において、同じ名称を有する電子デバイスは同じ回路又はチップを用いてもよいし、実際の状況のニーズに応じて異なる実現方式を有してもよい。
【0079】
図7は願の別のいくつかの実施例に係る電気システムを示す図である。図7を参照して、該電気システムは前段変換モジュール10、後段変換モジュール20、第1デジタル信号プロセッサ30、第2デジタル信号プロセッサ40、サンプリング回路60及び比較回路70を含む。
【0080】
前段変換モジュール10は複数の第1制御可能なスイッチS1を含む。これらの第1制御可能なスイッチS1のオン及びオフは第1デジタル信号プロセッサ30が設定された制御プログラムに基づいて協調制御される。後段変換モジュール20も複数の第2制御可能なスイッチS2を含む。これらの第2制御可能なスイッチS2のオン及びオフは別の第2デジタル信号プロセッサ40が設定された制御プログラムに基づいて協調制御される。
【0081】
サンプリング回路60は前段変換モジュール10と後段変換モジュール20との接続箇所に結合され、接続箇所に形成された電気信号(例えば電圧信号又は電流信号)を収集して比較回路70に提供することができる。比較回路70はサンプリング回路60に接続され、サンプリング回路60が収集・取得したデータに基づいて収集・取得された電気信号に異常が存在するか否かを判断することに用いられる。
【0082】
上記接続箇所の電気信号に異常が発生する(例えば、電圧又は電流がプリセット閾値を超える)ことは複数の原因によるものである可能性がある。例えば、第1デジタル信号プロセッサ10が既に動作を停止したが、第2デジタル信号プロセッサ20がまだ動作している場合、後段変換モジュールは接続箇所の負荷とされ、それにより接続箇所の両端の電圧を迅速に降下させる。
【0083】
説明しやすくするために、本実施例は実行する必要がある機能に応じて電気システムにおける回路モジュールを分割及び説明する(例えば上記サンプリング回路及び比較回路)。当業者であれば理解されるように、これらの機能モジュールは実際の状況のニーズに応じて様々な異なる実現方式を有してもよく、更に1つの部材に統合され又は更に複数のサブユニットに分割されてもよいが、明細書の図面に例示される機能モジュールの分割方式に限らない。
【0084】
操作中に、サンプリング回路60は接続箇所の電気信号を収集して比較回路70に提供し、比較回路70は収集・取得された電気信号に異常が存在するか否かを判断する。
【0085】
収集・取得された電気信号に異常が存在しない場合、比較回路70は第2デジタル信号プロセッサの動作に影響を与えることなく、検出を維持し続けることができる。収集・取得された電気信号に異常が発生する場合、比較回路70は第2デジタル信号プロセッサに第3信号を提供する。
【0086】
比較回路70が提供した第3信号を受信した場合、第2デジタル信号プロセッサ40は保護動作がトリガーされ、第2制御可能なスイッチS2をオフにすることによりデバイスの安全を確保することとなる。該第3信号は具体的に実際の状況のニーズに応じて対応の実現形式を用いてもよい。例えば、比較回路70の出力側が第2デジタル信号プロセッサ40のイネーブル信号受信側に接続される場合、該第3信号は第2デジタル信号プロセッサ40に動作を停止させるイネーブル信号であってもよい。
【0087】
本願の実施例に係る電気システムの有利な態様の1つは、第1デジタル信号プロセッサが第1制御可能なスイッチをオフにして接続箇所の電気信号が異常である場合、追加設置されたサンプリング回路及び比較回路により第3信号を形成することができ、それにより第2デジタル信号プロセッサが比較的短い時間内に第2制御可能なスイッチを同時にオフにできるようにし、後段変換モジュールが前段変換モジュールに追従して迅速に動作できるように確保することである。
【0088】
本願のいくつかの実施例によれば、図8は本願のいくつかの実施例に係るサンプリング回路60を示す図である。図8を参照して、選択肢として、該サンプリング回路60はコンパレータに基づいて実現されるサンプリング回路であってもよい。
【0089】
該サンプリング回路は第1コンパレータU1、第1抵抗R1、第2抵抗R2、第3抵抗R3、第4抵抗R4及び第1コンデンサC1を含んでもよい。
【0090】
前記第1抵抗R1の一端は前記接続箇所の高レベル側(L)に接続され、前記第1抵抗R1の他端は前記第2抵抗R2の一端に接続され、第1接続ノードN1を形成する。
第2抵抗R2の他端は接地され、前記第1接続ノードN1は前記第1コンパレータU1の第1入力側(+)に接続される。前記第3抵抗R3の一端は前記接続箇所の低レベル側(L)に接続され、前記第3抵抗R3の他端は前記第1コンパレータU1の第2入力側(-)に接続される。
【0091】
第4抵抗R4の一端は第1コンパレータU1の第2入力側(-)に接続され、第4抵抗R4の他端は第1コンパレータU1の出力側(out)に接続され、負帰還回路を形成する。第1コンデンサC1の一端は第1コンパレータU1の第2入力側(-)に接続され、第1コンデンサC1の他端は第1コンパレータU1の出力側(out)に接続される。
【0092】
第1コンパレータU1の出力側(out)は比較回路に接続され、接続箇所の電圧に比例して増幅又は縮小される電圧信号を比較回路に提供することに用いられる。
【0093】
本願の実施例に係るサンプリング回路はコンパレータに基づいて実現され、出力側で比例して増幅される電圧アナログ信号を提供することができ、且つ複数のコンデンサ及び抵抗が設置され、実際の実現過程において、コンデンサの容量値及び抵抗の抵抗値を調整することにより、サンプリング回路が出力側で適切な電圧アナログ信号を安定して出力できるようにすることができる。
【0094】
本願のいくつかの実施例によれば、図9は本願のいくつかの実施例に係る比較回路を示す図である。該比較回路はアナログ信号を提供するサンプリング回路(例えば図8に示される)と組み合わせて使用されてもよい。図9を参照して、該比較回路70は基準電圧を提供するための基準電圧源VCC及び第2コンパレータU2を含む。
【0095】
第2コンパレータU2の第1入力側(+)は電圧サンプリング回路60の出力側に結合され、比例して増幅される電圧アナログ信号を取得する。第2コンパレータU2の第2入力側(-)は基準電圧源VCCに結合される。第2コンパレータU2の出力側(out)は比較回路70の出力側とされ、前記第2デジタル信号プロセッサ40に接続される。
【0096】
操作中に、電圧サンプリング回路60の出力側の電圧は、基準電圧よりも低い可能性がある状況、及び基準電圧源VCCにより提供される基準電圧よりも高い可能性がある状況、の2つの状況がある。それに対応して、第2コンパレータはその第1入力側(+)と第2入力側(-)との電圧比較結果に基づいて異なる電気信号を対応して出力することができる。
【0097】
第1入力側(+)の電圧が第2入力側(-)よりも小さい場合、比較回路70は出力側で上記第3信号を第2デジタル信号プロセッサ40に出力して、それに直ちに動作を停止させて、第2制御可能なスイッチをオフにすることができる。第1入力側(+)の電圧が第2入力側(-)よりも大きい場合、比較回路70は出力側で第3信号と異なる電気信号を出力して、第2デジタル信号プロセッサ40に通常の動作状態を維持させることができる。
【0098】
本願の実施例に係る比較回路はコンパレータに基づいて実現され、基準電圧源VCCにより電圧信号の閾値を設計し、コンパレータの2つの入力側の間のレベルのサイズが変化するとき、出力側で対応の電気信号を出力し、第2デジタル信号プロセッサがそれに応じて動作を直ちに停止できるように確保し、デバイスの安全を確保することができる。
【0099】
本願のいくつかの実施例によれば、選択肢として、図9を参照し続けて、基準電圧源VCC及び第2コンパレータU2のほかに、前記比較回路70は更に第5抵抗R5、第6抵抗R6及び第7抵抗R7を含んでもよい。
【0100】
前記第5抵抗R5の一端は前記基準電圧源VCCに接続され、前記第5抵抗R5の他端は前記第7抵抗R7の一端に接続され、第2接続ノードN2を形成する。前記第7抵抗R7の他端は接地される。
【0101】
前記第2接続ノードN2は前記第2コンパレータU2の第1入力側(+)に接続される。前記第6抵抗R6の一端は前記電圧サンプリング回路60の出力側に接続され、前記第6抵抗R6の他端は前記第2コンパレータU2の第2入力側(-)に接続される。本願の実施例に係る比較回路には複数の抵抗が更に設置される。これにより、抵抗の抵抗値を調整することにより、比較回路に実際の使用ニーズを満足させることができる(例えば、第5抵抗及び第7抵抗の抵抗値の比率を調整することにより、比較回路の電圧閾値を柔軟に変更する)。
【0102】
本願のいくつかの実施例によれば、選択肢として、実際の状況のニーズを満足するように、該比較回路70は更に適切なロジックデバイスを追加してもよい。例えば、第2コンパレータU2は第1入力側(+)の電圧が第2入力側(-)よりも小さい場合、その出力側で出力されたレベルが高レベル信号である。しかしながら、第2デジタル信号プロセッサ40は、低レベルのイネーブル信号を提供しなければそれに動作を停止させることができない場合、比較回路70の出力側と第2デジタル信号プロセッサとの間に「NOT」ゲート回路を追加し、高レベル信号を低レベル信号に変換することにより、第2デジタル信号プロセッサ40は第1入力側(+)の電圧が第2入力側(-)よりも小さい場合に動作を停止できるようにするように設計される。このような設計は異なる実際のシーンにおけるニーズを柔軟に満足することができる。
【0103】
本願のいくつかの実施例によれば、図10は本願の別の実施例に係るサンプリング回路を示す図である。図10を参照して、該サンプリング回路はSDFM(Sigma-Delta Filter Moudle)サンプリングを使用するサンプリング回路であってもよい。このようなサンプリング回路はプロセッサにデジタル信号形式のサンプリング結果を直接提供することができ、デジタル信号を使用するシーンに適用される。
【0104】
本願のいくつかの実施例によれば、選択肢として、図10を参照し続けて、前記サンプリング回路は分流器Rshunt及びアイソレーション信号変調器U3を含んでもよい。
【0105】
分流器Rshuntは負荷に直列接続され、接続箇所の電気信号変化状況に対応するアナログ信号を形成することができる。分流器Rshuntの両端はアイソレーション信号変調器U3のアナログ側に接続され、アナログ信号を入力する。
【0106】
アイソレーション信号変調器U3はアナログ入力信号を0と1とからなる高速デジタルビットストリームに変換するとともに、アイソレーション層を使用して入力回路と出力回路をアイソレーションするための変調器である。説明しやすくするために、本実施例では、アイソレーション信号変調器U3におけるアナログ信号を受信するための部分は「アナログ側」と称され、デジタル信号を出力するための部分は「デジタル側」と称される。
【0107】
操作中に、分流器Rshuntの両端には前記接続箇所の電圧信号の変化に追従する電圧降下が形成されることとなる。それはアナログ入力信号としてアイソレーション信号変調器U3に提供される。アイソレーション信号変調器U4はデジタル側で変換されたデジタルビットストリームを出力することができる。出力されたデジタルビットストリームはプロセッサの対応の機能ユニットに提供されてSDFMデジタルフィルタリングなどの後続の処理を行う。このような設計はアイソレーション信号変調器を使用してアナログ信号を変換し、電気アイソレーション効果を有する。
【0108】
本願のいくつかの実施例によれば、選択肢として、図10を参照し続けて、前記サンプリング回路は具体的に第1スイッチトランジスタQ31、第2スイッチトランジスタQ32、第1スイッチトランジスタを駆動する第1駆動ユニットDriver1、第2スイッチトランジスタを駆動する第2駆動ユニットDriver2、フローティング電源Floating Power、直流電圧源VCC2、第8抵抗R31、ツェナーダイオードZ1、第2コンデンサC31、第3コンデンサC32、第4コンデンサC33及び第5コンデンサC34を含む。
【0109】
第1スイッチトランジスタQ31のソース電極側は分流器Rshuntの一端に接続され、第3接続ノードN3を形成する。第1スイッチトランジスタQ31のドレイン電極側は接続箇所の高レベル側に接続される。第1駆動ユニットDriver1は第1スイッチトランジスタQ31のゲートに接続される。
【0110】
第2スイッチトランジスタQ32のソース電極側は前記第3接続ノードN3に接続され、第2スイッチトランジスタQ32のドレイン電極側は接続箇所の低レベル側に接続される。第2駆動ユニットDriver2は第2スイッチトランジスタQ32のゲートに接続される。
【0111】
アイソレーション信号変調器U3は、アナログ信号を受信するためのAINN及びAINPポートと、アナログ側電圧を受信するためのAVDDポートと、アナログ側が接地されるためのAGNDポートと、デジタル側電圧を受信するためのDVDDポートと、デジタル側が接地されるためのDGNDポートと、デジタルビットストリームを出力するためのDOUTポートと、クロック信号を受信/提供するためのCLKINポートと、を含む。
【0112】
分流器Rshuntの両端はそれぞれアイソレーション信号変調器U3のAINN及びAINPポートに接続され、それにより分流器の両端に形成された電圧降下変化信号を提供する。アイソレーション信号変調器U3のDOUTポートは対応のデジタルビットストリームを出力し、後続のデジタルフィルタリングなどの処理を実行することに用いられる。アイソレーション信号変調器U3のCLKINはクロック信号を提供/受信することに用いられる。
【0113】
フローティング電源Floating Power、第8抵抗R31、ツェナーダイオードZ1、第2コンデンサC31及び第3コンデンサC32はアイソレーション信号変調器U3のアナログ側に給電する部分を構成する。また、フローティング電源Floating Powerは更に第1駆動ユニットDriver1及び第2駆動ユニットDriver2に給電する。
【0114】
ツェナーダイオードZ1の負極、第2コンデンサC31及び第3コンデンサC32の一端はアイソレーション信号変調器U3のAGNDポートにされる。ツェナーダイオードZ1の正極、第2コンデンサC31、第3コンデンサC32の他端及びアイソレーション信号変調器U3のAVDDポートはいずれも第8抵抗R31の一端に接続され、第8抵抗R31の他端はフローティング電源Floating Powerに接続される。
【0115】
直流電圧源VCC2(例えば3.3V又は5V電圧)、第4コンデンサC33及び第5コンデンサC34はアイソレーション信号変調器U3のデジタル側に給電する部分を構成する。直流電圧源VCC2、第4コンデンサC33及び第5コンデンサC34の一端はアイソレーション信号変調器U3のDVDDポートに接続される。第4コンデンサC33、第5コンデンサC34の他端及びアイソレーション信号変調器U3のDGNDポートは接地される。
【0116】
このような設計は2つの制御されたスイッチトランジスタを提供することにより、規則的にオン及びオフにし、それにより接続箇所の電気信号の収集を完了する。
【0117】
本願のいくつかの実施例によれば、図11は本願の別のいくつかの実施例に係る電気システムを示す図である。図11を参照して、該電気システムは第1デジタル信号プロセッサと第2デジタル信号プロセッサとの間に物理接続を設定し、出力クロスバースイッチに基づいて相互間の故障信号の伝達を実現することができる以外に、更に前段変換モジュールと後段変換モジュールとの接続箇所の電気信号を検出するためのサンプリング回路60及び比較回路70が同時に設置される。
【0118】
操作中に、第1デジタル信号プロセッサが保護動作をトリガーして前段変換モジュールに動作を停止させる場合、その生成した第1内部信号は物理接続により第2デジタル信号プロセッサに伝達されることができ、後段変換モジュールが動作を迅速に停止できるようにする。
【0119】
また、サンプリング回路60及び比較回路70は前段変換モジュールと後段変換モジュールとの接続箇所の電気信号を検出することができる。比較回路70は前段変換モジュールが動作を停止するとき、動作を停止する信号を短い時間内に第2デジタル信号プロセッサに提供することができ、後段変換モジュールが前段変換モジュールに追従して動作を直ちに停止できるようにする。
【0120】
本願の実施例に係る電気システムの有利な態様の1つは、実現原理の異なる2つの低遅延実現方式が互いにバックアップ及び冗長経路とされることができることである。その中の1つの低遅延実現方式に故障が発生しても、後段変換モジュールが前段変換モジュールとの連携を維持できるように確保することもでき、電気システムの信頼性を向上させる。
【0121】
当業者であれば理解されるように、本願のいくつかの実施例に係る技術案の間に矛盾がない限り、これらの技術案は更に任意に組み合わせられて他のより多くの実施例を形成することができる。例えば、図9に示される比較回路は図11に示される電気システムに使用されてもよい。
【0122】
本願のいくつかの実施例によれば、図12はPFC回路カスケードLLC回路を用いる電気システムを示す図である。図12を参照して、前段変換モジュール10はPFC回路であり、送電網にアクセスして電力を吸収する。後段変換モジュール20はLLC回路であり(図12にはLLC回路の変圧器の一次側部分のみを例示的に示す)、負荷に必要な目標電圧又は電流を出力することができる。それらはそれぞれ第1デジタル信号プロセッサDSP1及び第2デジタル信号プロセッサDSP2により制御される。
【0123】
前段変換モジュール10は6つの第1制御可能なスイッチトランジスタを含み、図12においてそれぞれQ11、Q12、Q13、Q14、Q15及びQ16で示される。LLC回路の一次側部分は4つの第2制御可能なスイッチトランジスタを含み、図12においてそれぞれQ21、Q22、Q23及びQ24で示される。
【0124】
第1デジタル信号プロセッサDSP1の1つのポートは第1出力ポートOut1としてアイソレーションモジュール50により第2デジタル信号プロセッサDSP2の第2入力ポートIN2に接続されてもよい。
【0125】
第2デジタル信号プロセッサDSP2の1つのポートも第2出力ポートOut2としてアイソレーションモジュール50により第1デジタル信号プロセッサDSP1の第1入力ポートIN1に接続されてもよい。該入力ポート及び出力ポートはデジタル信号プロセッサの汎用入力/出力インターフェース(GPIO)であってもよい。
【0126】
操作中に、第1デジタル信号プロセッサDSP1の内部のコンパレータユニットにより検出された異常信号は出力クロスバースイッチ(X-bar output)により第1出力ポートOut1に転送されて出力されてもよい。次に、第2入力ポートIN2を介して第2デジタル信号プロセッサDSP2に提供され、第2デジタル信号プロセッサDSP2もLLC回路の動作を直ちに停止できるようにする。
【0127】
以上の操作過程から分かるように、第1デジタル信号プロセッサDSP1と第2デジタル信号プロセッサDSP2が保護動作をトリガーする時間間隔は主にデジタル信号プロセッサの内部のコンパレータユニットの遅延によって決定され、5us以内に良く制御されることができる。
【0128】
説明されるように、第1デジタル信号プロセッサDSP1と第2デジタル信号プロセッサDSP2は更に出力クロスバースイッチ(X-bar output)により物理接続を確立してもよく、他の故障信号を伝達してもよいが、本願の実施例に例示的に説明される内部のコンパレータユニットにより生成された故障信号に限らない。
【0129】
図12を参照し続けて、該電気システムは更に電圧サンプリング回路60及び比較回路70を含む。
【0130】
電圧サンプリング回路60はバスコンデンサCの両端に接続され、バスコンデンサCの両端の電圧を検出することに用いられる。比較回路70はそれぞれ第2デジタル信号プロセッサDSP2のイネーブル制御端EN及び電圧サンプリング回路60に接続される。それは電圧信号と基準電圧との比較結果に基づいて第2デジタル信号プロセッサDSP2に対応のイネーブル信号をすることに用いられる。
【0131】
操作中に、電圧サンプリング回路60はバスコンデンサCの両端の電圧に比例して増幅される電圧信号を比較回路70に出力する。
【0132】
比較回路70は該電圧信号が基準電圧よりも小さいか否かを検出する。電圧信号が基準電圧よりも大きいと検出した場合には、バスコンデンサCの両端の電圧が正常であることを示す。このとき、第2デジタル信号プロセッサに第1イネーブル信号(例えば高レベル)を提供し、第2デジタル信号プロセッサDSP2が通常の動作状態にある。
【0133】
電圧信号が基準電圧よりも低いと検出したら、バスコンデンサCの両端の電圧が低すぎて、PFC回路の第1制御可能なスイッチに短絡リスクが極めて高いことを示す。このとき、第2デジタル信号プロセッサに第2イネーブル信号(例えば低レベル)を提供し、第2デジタル信号プロセッサDSP2にLLC回路の動作を直ちに停止させる。
【0134】
以上の操作過程から分かるように、第1デジタル信号プロセッサDSP1と第2デジタル信号プロセッサDSP2が保護動作をトリガーする時間間隔は主に電圧サンプリング回路及び比較回路の遅延によって決定され、10us以内に良く制御されることができる。いくつかの実施例では、更に適切な電圧サンプリング回路及び比較回路を用いて更にそれを3us以内に制御することができる。
【0135】
本願のいくつかの実施例に係る電気システムは第1デジタル信号プロセッサDSP1が保護をトリガーしてPFC回路に動作を停止させる場合、2つの異なる方式を提供することにより、第2デジタル信号プロセッサDSP2も比較的短い時間内(例えば5us)にLLC回路を制御して動作を停止させることができるように確保し、バスコンデンサCの両端の電圧が送電網のピーク電圧よりも低いためスイッチトランジスタが短絡して損傷されることを回避する。上記のハードウェア回路及びソフトウェア構成に基づく2つの保護方式はより良い冗長性を提供し、電気システムは実行過程においてスイッチトランジスタが短絡する状況が生じないように確保することができる。
【0136】
最後に説明されるように、以上の各実施例は本願の技術案を説明するためのものに過ぎず、それを制限するものではなく、上記各実施例を参照して本願を詳しく説明したが、当業者であれば理解されるように、依然として上記各実施例に記載の技術案を修正し、又はその一部又は全部の技術的特徴に対して等価置換を行うことができるが、これらの修正や置換は、対応の技術案の本質を本願の各実施例の技術案の範囲から逸脱させるものではなく、いずれも本願の特許請求の範囲及び明細書の範囲内に含まれるべきである。特に、構造に矛盾がない限り、各実施例に言及した各技術的特徴はいずれも任意の方式で組み合わせられることができる。本願は本明細書に開示される特定の実施例に限定されず、特許請求の範囲内に収まる全ての技術案を含む。
【符号の説明】
【0137】
10 前段変換モジュール
20 後段変換モジュール
30 第1デジタル信号プロセッサ
40 第2デジタル信号プロセッサ
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
【手続補正書】
【提出日】2022-05-30
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0114
【補正方法】変更
【補正の内容】
【0114】
ツェナーダイオードZ1の負極、第2コンデンサC31及び第3コンデンサC32の一端はアイソレーション信号変調器U3のAGNDポートに接続される。ツェナーダイオードZ1の正極、第2コンデンサC31、第3コンデンサC32の他端及びアイソレーション信号変調器U3のAVDDポートはいずれも第8抵抗R31の一端に接続され、第8抵抗R31の他端はフローティング電源Floating Powerに接続される。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0130
【補正方法】変更
【補正の内容】
【0130】
電圧サンプリング回路60はバスコンデンサCの両端に接続され、バスコンデンサCの両端の電圧を検出することに用いられる。比較回路70はそれぞれ第2デジタル信号プロセッサDSP2のイネーブル制御端EN及び電圧サンプリング回路60に接続される。それは電圧信号と基準電圧との比較結果に基づいて第2デジタル信号プロセッサDSP2に対応のイネーブル信号を提供することに用いられる。
【国際調査報告】