IP Force 特許公報掲載プロジェクト 2022.1.31 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ アップル インコーポレイテッドの特許一覧

特表2023-553036半導体酸化物トランジスタを備えたディスプレイ回路要素
<>
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図1
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図2
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図3
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図4
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図5
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図6
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図7A
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図7B
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図7C
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図7D
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図7E
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図8
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図9
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図10
  • 特表-半導体酸化物トランジスタを備えたディスプレイ回路要素 図11
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-20
(54)【発明の名称】半導体酸化物トランジスタを備えたディスプレイ回路要素
(51)【国際特許分類】
   G09F 9/30 20060101AFI20231213BHJP
   G09G 3/3233 20160101ALI20231213BHJP
   G09G 3/20 20060101ALI20231213BHJP
   G09F 9/00 20060101ALI20231213BHJP
   H01L 29/786 20060101ALI20231213BHJP
   H01L 21/336 20060101ALI20231213BHJP
   H01L 27/088 20060101ALI20231213BHJP
   H01L 21/8234 20060101ALI20231213BHJP
   H01L 21/822 20060101ALI20231213BHJP
   H10K 59/124 20230101ALI20231213BHJP
   H10K 59/121 20230101ALI20231213BHJP
【FI】
G09F9/30 338
G09G3/3233
G09G3/20 624B
G09F9/30 348A
G09F9/00 338
G09F9/00 346A
H01L29/78 618B
H01L29/78 617U
H01L29/78 618E
H01L29/78 613Z
H01L29/78 619B
H01L29/78 617N
H01L27/088 331E
H01L27/06 102A
H01L27/04 C
H10K59/124
H10K59/121
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023534299
(86)(22)【出願日】2021-11-10
(85)【翻訳文提出日】2023-06-06
(86)【国際出願番号】 US2021058808
(87)【国際公開番号】W WO2022125249
(87)【国際公開日】2022-06-16
(31)【優先権主張番号】17/504,230
(32)【優先日】2021-10-18
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】63/122,319
(32)【優先日】2020-12-07
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】503260918
【氏名又は名称】アップル インコーポレイテッド
【氏名又は名称原語表記】Apple Inc.
【住所又は居所原語表記】One Apple Park Way,Cupertino, California 95014, U.S.A.
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100139712
【弁理士】
【氏名又は名称】那須 威夫
(74)【代理人】
【識別番号】100121979
【弁理士】
【氏名又は名称】岩崎 吉信
(72)【発明者】
【氏名】ファン ジュン イェン
(72)【発明者】
【氏名】小野 晋也
(72)【発明者】
【氏名】リン チン-ウェイ
(72)【発明者】
【氏名】松平 暁
(72)【発明者】
【氏名】フ チェン ミン
(72)【発明者】
【氏名】チャン チー パン
(72)【発明者】
【氏名】チュアン チン-サン
(72)【発明者】
【氏名】チュ ギフン
(72)【発明者】
【氏名】チャン ジウン-ジェ
(72)【発明者】
【氏名】イェ ポ-チュン
(72)【発明者】
【氏名】チャン シー チャン
(72)【発明者】
【氏名】リウ ユ-ウェン
(72)【発明者】
【氏名】リー ジノ
【テーマコード(参考)】
3K107
5C080
5C094
5C380
5F038
5F048
5F110
5G435
【Fターム(参考)】
3K107AA01
3K107BB01
3K107BB07
3K107CC33
3K107EE04
3K107FF15
3K107HH02
3K107HH05
5C080AA06
5C080BB05
5C080CC03
5C080DD05
5C080DD20
5C080FF11
5C080HH09
5C080HH13
5C080JJ02
5C080JJ03
5C080JJ04
5C094AA21
5C094AA31
5C094BA03
5C094BA27
5C094CA19
5C094DA09
5C094DA15
5C094FA01
5C094FA02
5C094FB02
5C094FB12
5C094FB14
5C094FB19
5C094GB10
5C094HA03
5C094HA06
5C094HA08
5C380AA01
5C380AB06
5C380AB24
5C380AB25
5C380AB28
5C380AB34
5C380BA39
5C380BB02
5C380CB16
5C380CB17
5C380CC06
5C380CC07
5C380CC33
5C380CC39
5C380CC65
5C380CD016
5C380DA06
5F038AC05
5F038AC15
5F038AC16
5F038EZ01
5F038EZ06
5F048AC01
5F048AC10
5F048BA14
5F048BA16
5F048BB02
5F048BB09
5F048BB11
5F048BF02
5F048BF07
5F048BF15
5F048BF16
5F110BB01
5F110CC07
5F110DD01
5F110DD02
5F110DD13
5F110DD14
5F110EE02
5F110EE03
5F110EE04
5F110EE30
5F110FF01
5F110FF02
5F110FF03
5F110FF04
5F110FF09
5F110FF10
5F110GG01
5F110GG02
5F110GG13
5F110GG19
5F110GG22
5F110HK02
5F110HK03
5F110HK04
5F110HK22
5F110HL02
5F110HL03
5F110HL04
5F110HL12
5F110NN03
5F110NN22
5F110NN23
5F110NN24
5F110NN27
5F110NN36
5F110NN44
5F110NN46
5F110NN47
5F110NN73
5F110NN78
5F110QQ19
5G435AA16
5G435BB05
5G435CC09
5G435EE38
5G435KK05
5G435KK10
5G435LL07
5G435LL08
5G435LL10
(57)【要約】
ディスプレイは、画素のアレイを含み得る。アレイ内の各画素は、関連付けられた半導体酸化物トランジスタに結合された有機発光ダイオードを含む。半導体酸化物トランジスタは、異なるデバイス特性を示し得る。半導体酸化物トランジスタのいくつかは、第1の処理ステップを使用して第1の半導体酸化物材料から形成される第1の酸化物層を使用して形成されてもよく、一方、他の半導体酸化物トランジスタは、第1の処理ステップとは異なる第2の処理ステップを使用して第2の半導体酸化物材料から形成される第2の酸化物層を使用して形成される。ディスプレイは、異なる処理ステップ中に形成された3つ以上の異なる半導体酸化物層を含んでもよい。
【特許請求の範囲】
【請求項1】
画素のアレイを有するディスプレイであって、
基板層と、
前記基板層の上に形成された第1の半導体酸化物層と、
前記基板層の上に形成された第2の半導体酸化物層と、
ゲート導体層と、を備え、前記アレイ内の前記画素のうちの少なくとも1つが、
前記第1の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体層の第1の部分から形成されたゲート端子を有する、第1の半導体酸化物トランジスタと、
前記第2の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体の第2の部分から形成されたゲート端子を有する、第2の半導体酸化物トランジスタと、を備える、ディスプレイ。
【請求項2】
前記第1の半導体酸化物層が第1の半導体材料を含み、
前記第2の半導体酸化物層が前記第1の半導体材料とは異なる第2の半導体材料を含む、
請求項1に記載のディスプレイ。
【請求項3】
前記第1の半導体酸化物層が半導体材料を含み、
前記第2の半導体酸化物層が前記半導体材料を含む、
請求項1に記載のディスプレイ。
【請求項4】
第1のゲート絶縁層と、
前記第1のゲート絶縁層の上に形成された第2のゲート絶縁層と、を更に備え、
前記第1のゲート絶縁層の第1の部分が、前記第1の半導体酸化物トランジスタの前記活性領域と前記ゲート端子との間に介在し、
前記第2のゲート絶縁層の第1の部分が、前記第1の半導体酸化物トランジスタの前記活性領域と前記ゲート端子との間に介在し、
前記第1のゲート絶縁層の第2の部分が、前記第2の半導体酸化物トランジスタの前記活性領域の下に形成され、
前記第2のゲート絶縁層の第2の部分が、前記第2の半導体酸化物トランジスタの前記活性領域と前記ゲート端子との間に介在する、
請求項1に記載のディスプレイ。
【請求項5】
前記基板層と前記第1の半導体酸化物層との間に導電層を更に備え、
前記第1の半導体酸化物トランジスタの前記活性領域の下方に、前記導電層の第1の部分が形成され、
前記第2の半導体酸化物トランジスタの前記活性領域の下方に、前記導電層の第2の部分が形成される、
請求項1に記載のディスプレイ。
【請求項6】
前記ゲート導体層の第3の部分から形成された第1の端子を有し、かつ前記導電層の第3の部分から形成された第2の端子を有するコンデンサ、
を更に備える、請求項5に記載のディスプレイ。
【請求項7】
前記第1の半導体酸化物層の追加部分から形成された第1の端子を有し、かつ前記導電層の第3の部分から形成された第2の端子を有するコンデンサ、
を更に備える、請求項5に記載のディスプレイ。
【請求項8】
前記ゲート導体層の上方に金属導体から形成された第1の端子を有し、かつ前記ゲート導体層の第3の部分から形成された第2の端子を有するコンデンサ、
を更に備える、請求項1に記載のディスプレイ。
【請求項9】
ソース-ドレイン金属導体から形成された第1の端子を有し、かつ前記ゲート導体層とは別個の金属導体から形成された第2の端子を有するコンデンサ、
を更に備える、請求項1に記載のディスプレイ。
【請求項10】
ソース-ドレイン金属導体から形成された第1の端子を有し、かつ前記ゲート導体層の第3の部分から形成された第2の端子を有するコンデンサ、
を更に備える、請求項1に記載のディスプレイ。
【請求項11】
前記第2の半導体酸化物トランジスタの前記活性領域が、前記第1の半導体酸化物層の追加部分を含む、請求項1に記載のディスプレイ。
【請求項12】
前記基板層の上に形成された第3の半導体酸化物層と、
前記第3の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体層の第3の部分から形成されたゲート端子を有する第3の半導体酸化物トランジスタと、
を更に備える、請求項1に記載のディスプレイ。
【請求項13】
前記ゲート導体層が、前記第1及び第2の半導体酸化物層の下方にある、請求項1に記載のディスプレイ。
【請求項14】
前記第1の半導体酸化物トランジスタが、負バイアス温度ストレス(NBTS)安定性のために最適化されており、
前記第2の半導体酸化物トランジスタが、正バイアス温度ストレス(PBTS)安定性のために最適化されている、
請求項1に記載のディスプレイ。
【請求項15】
ディスプレイを形成する方法であって、
基板層を得ることと、
前記基板層の上に第1の半導体酸化物層を形成することと、
前記第1の半導体酸化物層を形成した後に、前記基板層の上に第2の半導体酸化物層を形成することと、
前記第2の半導体酸化物層の上にゲート導体層を形成することと、を含み、前記ディスプレイが、
前記第1の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体層の第1の部分から形成されたゲート端子を有する、第1の半導体酸化物トランジスタと、
前記第2の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体の第2の部分から形成されたゲート端子を有する、第2の半導体酸化物トランジスタと、を備える、
方法。
【請求項16】
前記第1の半導体酸化物層を形成することが、第1の半導体材料を形成することを含み、
前記第1の半導体酸化物層を形成することが、前記第1の半導体材料とは異なる又は同一の第2の半導体材料を形成することを含む、
請求項15に記載の方法。
【請求項17】
前記第1の半導体酸化物層を形成することが、第1の堆積条件下で半導体材料を堆積させることを含み、
前記第1の半導体酸化物層を形成することが、前記第1の堆積条件とは異なる第2の堆積条件下で半導体材料を堆積させることを含む、
請求項15に記載の方法。
【請求項18】
前記第1の半導体酸化物層の上方及び前記第2の半導体酸化物層の下方にゲート絶縁層を形成することを更に含む、
請求項15に記載の方法。
【請求項19】
前記第2の半導体酸化物層を形成することが、前記第1の半導体酸化物層上に前記第2の半導体酸化物層を直接形成することを含む、請求項15に記載の方法。
【請求項20】
前記第2の半導体酸化物層を形成した後に、前記基板層の上に第3の半導体酸化物層を形成すること、
を更に含む、請求項15に記載の方法。
【請求項21】
前記第1の半導体酸化物トランジスタの前記活性領域の下に第1の導体を形成することと、
前記第2の半導体酸化物トランジスタの前記活性領域の下に第2の導体を形成することと、
を更に含む、請求項15に記載の方法。
【請求項22】
基板上に形成された第1の半導体酸化物トランジスタであって、第1のデバイス特性を提供するために、第1の酸化物半導体から形成された第1の活性領域を有する、第1の半導体酸化物トランジスタと、
前記基板上に形成された第2の半導体酸化物トランジスタであって、前記第1のデバイス特性とは異なる第2のデバイス特性を提供するために、前記第1の酸化物半導体とは異なる第2の酸化物半導体から形成された第2の活性領域を有する、第2の半導体酸化物トランジスタと、
を備える、装置。
【請求項23】
前記基板上に形成された第3の半導体酸化物トランジスタであって、前記第1及び第2のデバイス特性とは異なる第3のデバイス特性を提供するために、前記第1及び第2の酸化物半導体とは異なる第3の酸化物半導体から形成された第3の活性領域を有する、第3の半導体酸化物トランジスタ、
を更に備える、請求項22に記載の装置。
【請求項24】
前記第1の活性領域の上方に形成され、かつ前記第2の活性領域の下方に形成された、ゲート絶縁層、
を更に備える、請求項22に記載の装置。
【請求項25】
前記第2の活性領域が前記第1の酸化物半導体をも含む、請求項22に記載の装置。
【請求項26】
前記第1の半導体酸化物トランジスタが、第1のゲート導体と、前記第1のゲート導体と前記第1の活性領域との間における第1の数のゲート絶縁層と、を備え、
前記第2の半導体酸化物トランジスタが、第2のゲート導体と、前記第2のゲート導体と前記第2の活性領域との間における、前記第1の数のゲート絶縁層とは異なる第2の数のゲート絶縁層と、を備える、
請求項22に記載の装置。
【請求項27】
前記第1の半導体酸化物トランジスタが、表示画素内に第1のスイッチを備え、
前記第2の半導体酸化物トランジスタが、前記表示画素内に第2のスイッチを備える、
請求項22に記載の装置。
【請求項28】
前記第1の半導体酸化物トランジスタが、表示画素内にスイッチを備え、
前記第2の半導体酸化物トランジスタが、前記表示画素に少なくとも1つの制御信号を提供するように構成されたゲートドライバ回路要素内にスイッチを備える、
請求項22に記載の装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は概して、ディスプレイを備えた電子デバイスに関し、より具体的には、有機発光ダイオード(Organic Light-Emitting Diode、OLED)ディスプレイなどのディスプレイ用のディスプレイドライバ回路要素に関する。
(関連出願の相互参照)
本出願は、2021年10月18日に出願された米国特許出願第17/504,230号、及び2020年12月7日に出願された米国仮特許出願第63/122,319号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。
【背景技術】
【0002】
電子デバイスは、多くの場合、ディスプレイを含む。例えば、セルラー電話機及びポータブルコンピュータは、一般に、ユーザに情報を提示するためのディスプレイを含む。OLEDディスプレイは、発光ダイオードに基づく表示画素のアレイを有する。このタイプのディスプレイでは、各表示画素は、発光ダイオードと、発光ダイオードを発光させるためのデータ信号の印加を制御する、関連付けられた薄膜トランジスタと、を含む。ディスプレイ画素を設計することは困難であり得る。
【発明の概要】
【0003】
電子デバイスは、表示画素のアレイを有するディスプレイを含んでもよい。表示画素は、有機発光ダイオード表示画素であってもよい。各ディスプレイ画素は、少なくとも、発光する有機発光ダイオード(OLED)と、異なるデバイス特性を提供するように最適化された関連付けられた半導体酸化物トランジスタと、を含み得る。
【0004】
いくつかの実施形態によれば、基板層と、基板層の上に形成された第1の半導体酸化物層と、基板層の上に形成された第2の半導体酸化物層と、ゲート導体層と、を含むディスプレイが提供される。アレイ内の画素のうちの少なくとも1つは、第1の半導体酸化物層の一部分から形成される活性領域を有し、かつゲート導体層の第1の部分から形成されるゲート端子を有する、第1の半導体酸化物トランジスタと、第2の半導体酸化物層の一部分から形成される活性領域を有し、かつゲート導体の第2の部分から形成されるゲート端子を有する、第2の半導体酸化物トランジスタとを含むことができる。第1の半導体酸化物層は第1の半導体材料であってもよく、第2の半導体酸化物層は第1の半導体材料とは異なる第2の半導体材料であってもよい。
【0005】
ディスプレイは、第1のゲート絶縁層と、第1のゲート絶縁層の上に形成された第2のゲート絶縁層とを更に含むことができ、第1のゲート絶縁層の第1の部分は第1の半導体酸化物トランジスタの活性領域とゲート端子との間に介在し、第2のゲート絶縁層の第1の部分は第1の半導体酸化物トランジスタの活性領域とゲート端子との間に介在し、第1のゲート絶縁層の第2の部分は第2の半導体酸化物トランジスタの活性領域の下に形成され、第2のゲート絶縁層の第2の部分は第2の半導体酸化物トランジスタの活性領域とゲート端子との間に介在する。ディスプレイは、基板層と第1の半導体酸化物層との間に導電層を更に含むことができ、導電層の第1の部分は第1の半導体酸化物トランジスタの活性領域の下方に形成され、導電層の第2の部分は第2の半導体酸化物トランジスタの活性領域の下方に形成される。
【0006】
いくつかの実施形態によれば、基板層を得ることと、基板層の上に第1の半導体酸化物層を形成することと、第1の半導体酸化物層を形成した後に基板層の上に第2の半導体酸化物層を形成することと、第2の半導体酸化物層の上にゲート導体層を形成することとを含む、ディスプレイを形成する方法が提供される。ディスプレイは、第1の半導体酸化物層の一部分から形成される活性領域を有し、かつゲート導体層の第1の部分から形成されるゲート端子を有する、第1の半導体酸化物トランジスタと、第2の半導体酸化物層の一部分から形成される活性領域を有し、かつゲート導体の第2の部分から形成されるゲート端子を有する、第2の半導体酸化物トランジスタと、を含むことができる。第1の半導体酸化物層は、任意選択的に第1の堆積条件下で第1の半導体材料から形成することができ、第2の半導体酸化物層は、任意選択的に第1の堆積条件とは異なる第2の堆積条件下で(第1の半導体材料とは異なり得る)第2の半導体材料から形成することができる。
【0007】
いくつかの実施形態によれば、基板上に形成された第1の半導体酸化物トランジスタであって、第1のデバイス特性を提供するために、第1の酸化物半導体から形成された第1の活性領域を有する、第1の半導体酸化物トランジスタと、基板上に形成された第2の半導体酸化物トランジスタであって、第1のデバイス特性とは異なる第2のデバイス特性を提供するために、第1の酸化物半導体とは異なる第2の酸化物半導体から形成された第2の活性領域を有する第2の半導体酸化物トランジスタと、を含む装置が提供される。装置は、基板上に形成された第3の半導体酸化物トランジスタであって、第1及び第2のデバイス特性とは異なる第3のデバイス特性を提供するために、第1及び第2の酸化物半導体とは異なる第3の酸化物半導体から形成された第3の活性領域を有する、第3の半導体酸化物トランジスタを、更に含むことができる。第2の活性領域はまた、第1の酸化物半導体を含むことができる。第1の半導体酸化物トランジスタは、第1のゲート導体と、第1のゲート導体と第1の活性領域との間における第1の数のゲート絶縁層と、を含むことができる。第2の半導体酸化物トランジスタは、第2のゲート導体と、第2のゲート導体と第2の活性領域との間における第1の数のゲート絶縁層とは異なる第2の数のゲート絶縁層と、を含むことができる。
【図面の簡単な説明】
【0008】
図1】いくつかの実施形態に係るディスプレイを有する例示的な電子デバイスの図である。
図2】いくつかの実施形態に係る有機発光ダイオード表示画素のアレイを有する例示的なディスプレイの図である。
図3】いくつかの実施形態に係る例示的な有機発光ダイオード表示画素の回路図である。
図4】いくつかの実施形態に係る、図3の表示画素を動作させることに関係する例示的な波形を示すタイミング図である。
図5】いくつかの実施形態に係る、少なくとも2つの異なる半導体酸化物層を有する例示的なディスプレイの側断面図である。
図6】いくつかの実施形態に係る、異なる半導体酸化物層及びブランケットゲート絶縁層を有する例示的なディスプレイの側断面図である。
図7A】いくつかの実施形態に係る、ディスプレイ画素内にコンデンサを形成するために使用され得る異なる導電層を示す側断面図である。
図7B】いくつかの実施形態に係る、ディスプレイ画素内にコンデンサを形成するために使用され得る異なる導電層を示す側断面図である。
図7C】いくつかの実施形態に係る、ディスプレイ画素内にコンデンサを形成するために使用され得る異なる導電層を示す側断面図である。
図7D】いくつかの実施形態に係る、ディスプレイ画素内にコンデンサを形成するために使用され得る異なる導電層を示す側断面図である。
図7E】いくつかの実施形態に係る、ディスプレイ画素内にコンデンサを形成するために使用され得る異なる導電層を示す側断面図である。
図8】いくつかの実施形態に係る、直接接触する2つの異なる半導体酸化物層を有する例示的なディスプレイの側断面図である。
図9】いくつかの実施形態に係る、直接接触する2つの異なる半導体酸化物層を有する例示的なディスプレイの側断面図である。
図10】いくつかの実施形態に係る、少なくとも3つの異なる半導体酸化物層を有する例示的なディスプレイの側断面図である。
図11】いくつかの実施形態に係る底部ゲート導体を有する例示的なディスプレイの側断面図である。
【発明を実施するための形態】
【0009】
ディスプレイを備え得るタイプの例示的な電子デバイスを、図1に示す。図1に示すように、電子デバイス10は制御回路要素16を有し得る。制御回路要素16は、デバイス10の動作をサポートするための記憶及び処理回路要素を含み得る。記憶及び処理回路要素は、ハードディスクドライブ記憶装置、不揮発性メモリ(例えば、フラッシュメモリ、又は、ソリッドステートドライブを形成するように構成される他の電気的プログラム可能な読み取り専用メモリ)、揮発性メモリ(例えば、静的又は動的ランダムアクセスメモリ)などの記憶装置を含み得る。制御回路要素16内の処理回路要素は、デバイス10の動作を制御するために使用することができる。処理回路要素は、1つ以上の、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、オーディオチップ、特定用途向け集積回路などに基づいてもよい。
【0010】
入出力デバイス12などのデバイス10内の入出力回路要素を使用して、データをデバイス10へ供給することを可能にし得、また、データをデバイス10から外部デバイスへ供給することを可能にすることができる。入出力デバイス12は、ボタン、ジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、音源、振動器、カメラ、センサ、発光ダイオード、及び他の状態インジケータ、データポートなどを含むことができる。ユーザは、入出力デバイス12を介してコマンドを供給することによってデバイス10の動作を制御することができ、入出力デバイス12の出力リソースを使用して、デバイス10から状態情報及び他の出力を受信することができる。
【0011】
入出力デバイス12は、ディスプレイ14などの1つ以上のディスプレイを含み得る。ディスプレイ14は、ユーザからのタッチ入力を収集するためのタッチセンサを含むタッチスクリーンディスプレイであってもよく、又はディスプレイ14はタッチ感応性でなくてもよい。ディスプレイ14のためのタッチセンサは、静電容量式タッチセンサ電極のアレイ、音響タッチセンサ構造体、抵抗性タッチ構成要素、力ベースのタッチセンサ構造体、光ベースのタッチセンサ、又は他の好適なタッチセンサ装置に基づいてもよい。
【0012】
制御回路要素16は、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス10上で実行するために使用され得る。デバイス10の動作中、制御回路要素16上で実行されているソフトウェアは、ディスプレイ14内の画素のアレイを使用して、ディスプレイ14上に画像を表示することができる。デバイス10は、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、ディスプレイ、セルラー電話機、メディアプレーヤ、腕時計デバイス若しくは他のウェアラブル電子機器、又は他の適切な電子デバイスであってもよい。
【0013】
ディスプレイ14は、有機発光ダイオードディスプレイであってもよく、又は他のタイプのディスプレイ技術に基づくディスプレイであってもよい。ディスプレイ14が有機発光ダイオード(OLED)ディスプレイである構成が、一実施例として本明細書で説明される場合がある。しかしながら、これは、例示的なものにすぎない。必要に応じて、デバイス10に任意の好適なタイプのディスプレイを使用することができる。
【0014】
ディスプレイ14は矩形の形状を有してもよく(すなわち、ディスプレイ14は、矩形のフットプリントと、その矩形のフットプリントの周囲に延びる矩形の周縁部を有し得る)、又は他の好適な形状を有してもよい。ディスプレイ14は平らであってもよく、又は湾曲した外形を有してもよい。
【0015】
ディスプレイ14の一部分の上面図を、図2に示す。図2に示すように、ディスプレイ14は、基板36上に形成される画素22のアレイを有し得る。基板36は、ガラス、金属、プラスチック、セラミック、陶磁器、又は他の基板材料から形成することができる。画素22は、(データ信号ライン、列ラインなどとも呼ばれる)データラインDなどの信号経路を介してデータ信号を受信することができ、(ゲートライン、走査ライン、発光ライン、行ラインなどとも呼ばれる)水平制御ラインGなどの制御信号経路を介して1つ以上の制御信号を受信することができる。ディスプレイ14内には、任意の好適な数(例えば、数十以上、数百以上、又は数千以上)の、画素22の行及び列が存在し得る。
【0016】
各画素22は、薄膜トランジスタ28及び薄膜コンデンサ)などの薄膜トランジスタ回路要素から形成された画素制御回路の制御下で光24を放出する発光ダイオード26を有し得る。薄膜トランジスタ28は、ポリシリコン薄膜トランジスタ、インジウム亜鉛ガリウム酸化物トランジスタなどの半導体酸化物薄膜トランジスタ、又は他の半導体から形成された薄膜トランジスタであり得る。画素22は、カラー画像を表示する能力をディスプレイ14に提供するために、異なる色(例えば、赤色、緑色、及び青色)の発光ダイオードを含むことができる。
【0017】
ディスプレイドライバ回路要素30を使用して、画素22の動作を制御することができる。ディスプレイドライバ回路要素30は、集積回路、薄膜トランジスタ回路、又は他の好適な電子回路から形成することができる。図2のディスプレイドライバ回路要素30は、経路32を介して、図1の制御回路要素16などのシステム制御回路要素と通信するための通信回路要素を含み得る。経路32は、フレキシブルプリント回路上のトレース、又は他のケーブルから形成することができる。動作中、制御回路要素(例えば、図1の制御回路16)は、ディスプレイ14上に表示される画像についての情報を、回路要素30に供給することができる。
【0018】
ディスプレイ画素22上に画像を表示するために、ディスプレイドライバ回路要素30は、ゲートドライバ回路要素34などの補助ディスプレイドライバ回路要素に、経路38を介してクロック信号及び他の制御信号を発行すると同時に、データラインD(例えば、上から下へ画素22を通るデータライン)に画像データを供給することができる。必要に応じて、ディスプレイドライバ回路要素30はまた、クロック信号及び他の制御信号をディスプレイ14の反対側の周縁部上のゲートドライバ回路要素34(例えば、ゲートドライバ回路要素は、ディスプレイ画素アレイの2つ以上の側に形成されてもよい)に供給することができる。
【0019】
(水平ライン制御回路要素又は行ドライバ回路要素とも呼ばれる)ゲートドライバ回路要素34は、集積回路の一部として実装することができ、及び/又は、薄膜トランジスタ回路要素を使用して実装することができる。ディスプレイ14内の水平/行制御ラインGは、ゲートライン信号(走査ライン信号)、発光イネーブル制御信号、及び/又は、各行の画素を制御するための他の水平制御信号を搬送することができる。画素22の行毎に任意の好適な数の水平制御信号(例えば、1つ以上の行制御ライン、2つ以上の行制御ライン、3つ以上の行制御ライン、4つ以上の行制御ライン、5つ以上の行制御ラインなど)が存在してもよい。
【0020】
図3は、ディスプレイ14内の例示的な有機発光ダイオード表示画素22の回路図である。図3に示すように、表示画素22は、有機発光ダイオード26などの発光素子と、蓄積コンデンサCstなどのコンデンサと、駆動トランジスタTdrive、ゲート・ドレイン間トランジスタTgd、データローディングトランジスタTdata、初期化トランジスタTini、並びに発光トランジスタTem1及びTem2などの薄膜トランジスタとを含むことができる。いくつかの実施形態によれば、Tdrive、Tgd、Tdata、Tini、Tem1、及びTem2などの画素22内のすべてのトランジスタは半導体酸化物トランジスタである。半導体酸化物トランジスタは、半導体酸化物材料(例えば、インジウムガリウム亜鉛酸化物すなわちIGZO、インジウムスズ亜鉛酸化物すなわちITZO、インジウムガリウムスズ亜鉛酸化物すなわちIGTZO、インジウムスズ酸化物すなわちITO、又は他の半導体酸化物材料)から形成されたチャネル領域を有する薄膜トランジスタとして定義され、一般にn型(nチャネル)トランジスタと見なされる。
【0021】
半導体酸化物トランジスタは、シリコントランジスタ(すなわち、LTPSすなわち低温ポリシリコン(Low-Temperature Polysilicon)とも呼ばれる低温プロセスを使用して堆積されたポリシリコンチャネル領域を有するトランジスタ)とは著しく異なる。半導体酸化物トランジスタは、シリコントランジスタよりも低い漏洩を示すため、少なくともいくつかのこのトランジスタを画素22内に実装することは、(例えば、電流が駆動トランジスタTdriveのゲート端子から漏れ出すのを防ぐことによって)フリッカを低減するのに役立つ。
【0022】
必要に応じて、画素22内のトランジスタの少なくともいくつかは、画素22が半導体酸化物トランジスタとシリコントランジスタ(例えば、n型薄膜トランジスタ又はp型LTPSトランジスタ)との組み合わせを含むハイブリッド構成を有するように、シリコントランジスタとして実装されてもよい。更に他の好適な実施形態では、画素22は、ダイオード26のアノード(A)端子をリセットするように構成された1つ又は複数のアノードリセットトランジスタを含むことができる。別の例として、表示画素22は、画素22内で内部ノードに初期化電圧又は基準電圧を印加するための1つ又は複数の初期化トランジスタを更に含むことができる。別の例として、表示画素22は、画素22の性能又は動作を改善するために1つ又は複数のバイアス電圧を印加するための追加のスイッチングトランジスタ(例えば、1つ又は複数の追加の半導体酸化物トランジスタ又はシリコントランジスタ)を更に含むことができる。
【0023】
駆動トランジスタTdriveは、ドレイン(D)端子、ゲート(G)端子、及びソース(S)端子を有する。トランジスタの電流伝導端子を説明するために使用される「ソース」端子及び「ドレイン」端子という用語は、交換可能である場合があり、本明細書では「ソース-ドレイン」端子と呼ばれることがある。駆動トランジスタTdrive、発光制御トランジスタTem1、Tem2及び発光ダイオード26は、正電源ライン300と接地電源ライン302との間に直列に接続されてもよい。発光トランジスタTem1は、第1の発光制御信号EM1を受信するように構成されたゲート端子を有し、発光トランジスタTem2は、第2の発光制御信号EM2を受信するように構成されたゲート端子を有する。トランジスタTem1とTem2が2つの異なる発光信号を受信するこの例は、例示的なものにすぎない。別の例として、トランジスタTem1とTem2は、同じ発光制御信号を受信することができる。
【0024】
正電源端子300には正電源電圧VDDを供給することができ、一方で接地電源端子302には接地電源電圧VSSを供給することができる。正電源電圧VDDは、3V、4V、5V、6V、7V、2~8V、6V超、8V超、10V超、12V超、6~12V、12~20V、又は任意の適切な正電源電圧レベルであってもよい。接地電源電圧VSSは、0V、-1V、-2V、-3V、-4V、-5V、-6V、-7V、2V未満、1V未満、0V未満、又は任意の好適な接地若しくは負電源電圧レベルであってもよい。発光動作の間、信号EMは、トランジスタTem1及びTem2をオンにするためにアサートされ(例えば、ハイに駆動され)、このことで電流が駆動トランジスタTdriveからダイオード26に流れることを可能にする。駆動トランジスタTdriveがオンされる度合いにより、端子300からダイオード26を通って端子302に流れる電流量を制御し、それによって、表示画素22から放出される光の量を制御する。
【0025】
図3の例では、蓄積コンデンサCstは、駆動トランジスタTdriveのゲート端子とダイオード26のアノード(A)端子との間に結合され得る。トランジスタTgdは、トランジスタTdriveのゲート端子に接続された第1のソース-ドレイン端子と、駆動トランジスタTdriveのドレイン端子に接続された第2のソース-ドレイン端子と、第1の走査制御信号SC1を受信するように構成されたゲート端子とを有し得る。トランジスタTiniは、ダイオード26のアノード端子に接続された第1のソース-ドレイン端子と、初期化電圧ラインを介して初期化(基準)電圧Viniを受けるように構成された第2のソース-ドレイン端子と、走査信号SC1を受信するように構成されたゲート端子とを有し得る。
【0026】
データローディングトランジスタTdataは、トランジスタTdriveのソース端子に接続された第1のソース-ドレイン端子と、データラインに接続された第2のソース-ドレイン端子と、第2のスキャン制御信号SC2を受信するように構成されたゲート端子とを有し得る。走査制御信号SC1及びSC2は、行制御ライン(図2のラインGを参照)を介して供給することができる。表示画素22は、1つのコンデンサCstのみを含むように示されているが、表示画素22は、任意の適切な数のコンデンサを含んでもよい。別の例として、画素22は、合計2つのコンデンサのみを含むことができる。別の例として、画素22は、合計3つのコンデンサのみを含むことができる。更に別の例として、画素22は、3つより多くのコンデンサ構成要素を含むことができる。
【0027】
実際には、表示画素22は、プロセス、電圧、及び温度(Process, Voltage, And Temperature、PVT)の変動の影響を受けることがある。このような変動に起因して、異なる表示画素間のトランジスタ閾値電圧は変動することがある。トランジスタTdriveの閾値電圧の変動の結果、表示画素が生成する光の量が、所望の画像に合致しない可能性がある。閾値電圧変動を軽減するために、図3に示すタイプの表示画素22は、画素内閾値電圧(Threshold Voltage、Vth)補償をサポートするように動作可能であってもよい。画素内Vthキャンセリングスキームとも呼ばれる画素内閾値電圧補償動作は通常、少なくとも初期化フェーズと、閾値電圧サンプリングフェーズと、データプログラミングフェーズと、発光フェーズとを含むことができる。閾値電圧サンプリングフェーズの間、トランジスタTdriveの閾値電圧は、蓄積コンデンサCstを使用してサンプリングすることができる。続いて、発光フェーズの間、トランジスタTem1及びTem2を通って発光ダイオード26に流れる発光電流は、サンプリングされたVthと相殺する項を有する。その結果、発光電流は、駆動トランジスタのVthに依存することなく、したがって、駆動トランジスタにおけるVth変動の影響を受けない。
【0028】
図4は、図3に示すタイプの表示画素22を動作させることに関係する例示的な波形を示すタイミング図である。図4に示すように、発光信号EM2は、時刻t1でディアサートされる(ローに駆動される)。時刻t1の前に、発光信号EM1とEM2は両方ともアサートされる(ハイに駆動される)ので、画素22は、ダイオード26が光を放出する発光フェーズで動作する。発光信号EM2がディアサートされると、画素22は光の放出を停止する。
【0029】
時刻t2で、走査制御信号SC1がアサートされて(ハイに駆動されて)、トランジスタTgd及びTiniをアクティブ化する。この間、トランジスタTiniは、ダイオード26のアノード端子を初期化電圧Viniにバイアスする。発光トランジスタTem1が依然としてオンであるので、駆動トランジスタTdriveのドレイン端子及びゲート端子は、正電源電圧VDDにプルアップされ、これにより、続いて、トランジスタTdriveのソース端子をVDD(例えば、VDDより下の1つの閾値電圧レベル)に向かってプルアップする。時刻t3で、発光制御信号EM1がディアサートされて(ローに駆動されて)、トランジスタTem1をオフにする。時刻t2~t3の期間は、初期化フェーズ又は初期化期間とも呼ばれる。
【0030】
時刻t4からt5まで、走査制御信号SC2はパルス状にハイにされて、トランジスタTdataをオンにする(アクティブ化する)。トランジスタTdataをアクティブ化すると、(例えば、データ信号をトランジスタTdriveのソース端子に駆動することによって)データ信号D(n)が画素22にロードされる。この間、信号SC1が依然としてハイであるため、トランジスタTdriveのゲート端子とドレイン端子における電圧は、D(n)の値に応じてシフトアップ又はシフトダウンし、よって、電圧が放電する場所がないため、ゲート端子とソース端子にわたるVth差はそのまま保持される。したがって、時刻t4からt5までの期間は、閾値電圧サンプリング及びデータプログラミングフェーズ又はVthサンプリング及びデータプログラミング期間と呼ばれることがある。時刻t6で、発光制御信号EM1とEM2の両方がアサートされて(ハイに駆動されて)、発光期間が再開される。
【0031】
ディスプレイ14内の異なるトランジスタは、最適なディスプレイ性能及び動作のために異なるデバイス特性を必要とする場合がある。一例として、トランジスタTgd、Tdata、及びTiniは、主にオフ状態にあるトランジスタであり、より良好な負バイアス温度ストレス(Negative-Bias-Temperature-Stress、NBTS)安定性を必要とし得る。別の例として、トランジスタTdrive、Tem1、及びTem2は、主にオン状態にあるトランジスタであり、より良好な正バイアス温度ストレス(Positive-Bias-Temperature-Stress、PBTS)安定性を必要とし得る。別の例として、ゲートドライバ回路内のトランジスタ(例えば、図2のゲートドライバ回路要素34内のトランジスタ)は、より良好なPBTS及びより高い移動度から利益を享受することができる。
【0032】
これらの異なる要件を満たすために、ディスプレイ14は、異なるデバイス特性を有する半導体酸化物トランジスタを使用して形成することができる。例えば、良好なNBTSを達成するために、ディスプレイ14内に半導体酸化物トランジスタの第1のサブセットを形成することができ、良好なPBTSを達成するために、ディスプレイ14内に半導体酸化物トランジスタの第2のサブセットを形成することができ、高い移動度を達成するために、ディスプレイ14内に半導体酸化物トランジスタの第3のサブセットを形成することができる。第3のサブセットは、第1及び第2のサブセットと交差してもしなくてもよい(例えば、半導体酸化物トランジスタは、高い移動度と良好なNBTS又は良好なPBTSを同時に示すことができる)。異なるデバイス特性を有する半導体酸化物トランジスタを提供するために、異なる処理ステップで半導体酸化物材料の複数の層を形成することができる。
【0033】
図5は、少なくとも2つの異なる半導体酸化物層(例えば、異なる材料を使用して、又は任意選択的に同じ材料を使用して、異なる処理ステップで形成された半導体酸化物層)を有するディスプレイ14の側断面図である。「半導体酸化物層」は、IGZO、IGTZO、ITO、ITZOなどの半導体、又は他の半導体材料から形成された酸化物層として定義される。図5に示すように、ディスプレイ14は、基板100などの基板層を含むディスプレイスタックアップを有し得る。基板100は、任意選択的に、1つ又は複数のバッファ層102で覆われてもよい。バッファ層(単数又は複数)102は、酸化シリコン、窒化シリコン、又は他のパッシベーション材料若しくは誘電体材料の層などの無機バッファ層を含むことができる。
【0034】
バッファ層102上に、金属層104などの導電層を形成することができる。導電層104は、最初に層102上に堆積されるとき、ブランケット層であってもよい。導電層104は、Toxide1及びToxide2などのそれぞれの半導体酸化物トランジスタのためのそれぞれの金属シールド又は底部ゲート導体を形成するようにパターニングすることができる。金属層104は、モリブデン、アルミニウム、ニッケル、クロム、銅、チタン、銀、金、これらの材料の組み合わせ、他の金属、又は他の適切な導電性材料を使用して形成されてもよい。金属層104は、底部シールド層(例えば、潜在的に干渉する電磁場及び/又は光を遮断するように構成されたシールド層)として機能することができる。金属層104はまた、1つ以上の半導体酸化物トランジスタ(例えば、半導体酸化物トランジスタToxide1及びToxide2)用の底部ゲート導体として機能し得る。金属層104の上及びバッファ層102上に、バッファ絶縁層106などのバッファ絶縁層を形成することができる。バッファ絶縁層106(第2のバッファ層とも呼ばれる)は、酸化シリコン、窒化シリコン、又は他のパッシベーション材料若しくは絶縁材料から形成することができる。
【0035】
絶縁層106上に、第1の酸化物層OX1を形成することができる。酸化物層OX1は、半導体材料から形成される。第1の酸化物層OX1の上に、第1のゲート絶縁層GI1を形成することができる。第1のゲート絶縁層GI1上に、第2の酸化物層OX2を形成することができる。酸化物層OX2もまた、半導体材料から形成される。第2の酸化物層OX2は、第1の酸化物層OX1の上に形成され得る。酸化物層OX1及びOX2は、最初に堆積されるときはブランケット層であってもよい。酸化物層OX1は、形成された第1の半導体酸化物トランジスタのそれぞれの部分にパターニングすることができる(例えば、酸化物層OX1の一部分は、トランジスタToxide1の活性領域を形成するようにパターニングされる)。酸化物層OX2は、形成された第2の半導体酸化物トランジスタのそれぞれの部分にパターニングすることができる(例えば、酸化物層OX2の一部分は、トランジスタToxide2の活性領域を形成するようにパターニングされる)。
【0036】
第2の酸化物層OX2の上に、(GI1とは別に形成される)第2のゲート絶縁層GI2を形成することができる。ゲート絶縁層GI1及びGI2は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル、酸化セリウム、炭素ドープ酸化物、酸化アルミニウム、酸化ハフニウム、酸化チタン、酸化バナジウム、スピン有機ポリマー誘電体、スピンシリコン系ポリマー誘電体、これらの材料の組み合わせ、及び他の適切な低k又は高k固体絶縁材料から形成されてもよい。ゲート絶縁層GI1及びGI2は、最初に堆積されるとき、ブランケット層であってもよい。層GI1の第1の部分は、層OX1とToxide1のゲート端子との間にパターニングすることができ、層GI1の第2の部分は、Toxide2の層OX2の下にパターニングすることができる。層GI2の第1の部分は、層OX1とToxide1のゲート端子との間にパターニングすることができ、層GI2の第2の部分は、層OX2とToxide2のゲート端子との間にパターニングすることができる。第2のゲート絶縁層GI2上に、ゲート層OGなどの頂部ゲート導電層を形成することができる。頂部ゲート導体(単数又は複数)OGは、モリブデン、チタン、アルミニウム、ニッケル、クロム、銅、銀、金、これらの材料の組み合わせ、他の金属、又は他の適切なゲート導体材料から形成することができる。
【0037】
図5の例では、半導体酸化物トランジスタToxide1は、第1の半導体酸化物層OX1を使用して形成されたチャネル及びソース-ドレイン活性領域を含み、一方、半導体酸化物トランジスタToxide2は、第2の半導体酸化物層OX2を使用して形成されたチャネル及びソース-ドレイン活性領域を含む。半導体酸化物トランジスタToxide1は、酸化物層OX1をそのゲート導体OGから分離するゲート絶縁層GI1及びGI2を有する。半導体酸化物トランジスタToxide2は、酸化物層OX2をそのゲート導体OGから分離するゲート絶縁層GI2のみを有する。したがって、Toxide1の全体的なゲート絶縁体は、Toxide2のゲート絶縁体よりも厚い。ゲート絶縁層の全体的な厚さ及び組成のこの差を利用して、トランジスタToxide1とToxide2との間において異なるデバイス特性を提供することができる。ゲート絶縁層GI1は、ゲート絶縁層GI2と同じ又は異なる材料を使用して形成されてもよい。導体104が底部ゲート導体としても機能するシナリオでは、トランジスタToxide1の底部ゲート絶縁体の厚さは、層106の厚さによって決定され、トランジスタToxide2の底部ゲート絶縁体の厚さは、層106とGI1との組み合わせ厚さによって決定される。半導体酸化物活性領域の上方及び下方のゲート絶縁体の厚さの差を利用して、異なるデバイス特性を達成することができる。
【0038】
一般に、トランジスタToxide1は、ディスプレイ14内の任意の半導体酸化物トランジスタを表すことができる。一例として、トランジスタToxide1は、画素22内のトランジスタTgd、Tdata、及びTiniを表すことができる。別の例として、トランジスタToxide1は、画素22内のトランジスタTdrive、Tem1、及びTem2を表すことができる。別の例として、トランジスタToxide1は、ゲートドライバ回路要素34内のトランジスタを表すことができる。同様に、トランジスタToxide2は、ディスプレイ14内の任意の半導体酸化物トランジスタを表すことができる。一例として、トランジスタToxide2は、画素22内のトランジスタTdrive、Tem1、及びTem2を表すことができる。別の例として、トランジスタToxide2は、画素22内のトランジスタTgd、Tdata、及びTiniを表すことができる。別の例として、トランジスタToxide2は、ゲートドライバ回路要素34内のトランジスタを表すことができる。別の例として、(発光信号及びクロック信号のためのスイッチ、画素又はゲートドライバ回路内のスイッチなどを表し得る)トランジスタToxide1は、IGZOを使用することによって改善された信頼性を提供するように設計することができ、一方、(バッファリング及び駆動のためのスイッチ、画素又はゲートドライバ回路内のスイッチなどを表し得る)トランジスタToxide2は、IGZTOを使用することによって改善された移動度を提供するように設計することができる。言い換えれば、少なくとも2つの異なる半導体酸化物トランジスタの使用は、アクティブディスプレイエリアのみに限定されず、ゲートドライバ回路及び他の周辺ディスプレイ制御回路に拡張することもできる。ディスプレイ14の異なるエリアにわたって異なるタイプの半導体酸化物トランジスタを使用することは、高性能を可能にする一方で、パネル縁部を小さくすることもできる。
【0039】
半導体酸化物層OX1とOX2とは、同じ又は異なる半導体酸化物材料から形成されてもよい。必要に応じて、酸化物層OX1は、良好なPBTSを達成するために、IGTZOと、IGZO(111)と、IGTZOとの多層スタックアップを使用して形成されてもよい。表記「111」は、インジウムと、ガリウムと亜鉛との組成比がそれぞれ1:1:1であることを意味する。異なる組成比を調整して、異なるデバイス特性を提供することができる。別の例として、良好なPBTSを達成するために、酸化物層OX1は、比較的低い酸化物/アルゴン堆積ガス比(例えば、20~40%の酸化物/アルゴン堆積ガス比)を使用して堆積されたIGZO(111)を使用して形成することができる。別の例として、良好なPBTSを達成するために、トランジスタToxide1のゲート絶縁層GI1及び/又はGI2は、比較的低い亜酸化窒素/シリコンハフニウムガス比(例えば、20~40%のN2O/SiH4堆積ガス比)を使用して堆積されてもよい。
【0040】
他の好適な実施形態では、トランジスタToxide1は、良好なNBTSを達成するように形成され得る。良好なNBTSを達成するために、酸化物層OX1は、IGTZOと、IGZO(136)と、IGTZOとの多層スタックアップを使用して良好なNBTSを達成するように形成されてもよい。表記「136」は、インジウム、ガリウム、亜鉛の組成比がそれぞれ1:3:6であることを意味する。異なる組成比を調整して、異なるデバイス特性を提供することができる。別の例として、良好なNBTSを達成するために、酸化物層OX1は、比較的高い酸化物/アルゴン堆積ガス比(例えば、80~90%の酸化物/アルゴン堆積ガス比)を使用して堆積されたIGZO(111)を使用して形成することができる。別の例として、良好なNBTSを達成するために、トランジスタToxide1は、そのゲート絶縁層GI1及び/又はGI2が比較的高い亜酸化窒素/シリコンハフニウムガス比(例えば、80~90%のN2O/SiH4堆積ガス比)を使用して堆積されてもよい。
【0041】
他の好適な実施形態では、トランジスタToxide1は、高い移動度を達成するように形成され得る。高い移動度を達成するために、酸化物層OX1は、IGTZO、ITO、ITZO、これらの材料の組み合わせ、及び/又は他の高移動度化合物(単数又は複数)などの高移動度材料を使用して形成されてもよい。別の例として、高い移動度を達成するために、酸化物層OX1は、比較的低い酸化物/アルゴン堆積ガス比(例えば、20~40%の酸化物/アルゴン堆積ガス比)を使用して堆積されたIGZO(111)を使用して形成することができる。
【0042】
必要に応じて、(酸化物層OX2を含む)トランジスタToxide2は、異なるデバイス特性を提供するために、トランジスタToxide1とは異なる材料を使用して、及び/又は異なる堆積技術を使用して形成することができる。一例として、酸化物層OX2は、良好なPBTSを達成するために、IGTZOと、IGZO(111)と、IGTZOとの多層スタックアップを使用して形成されてもよい。別の例として、良好なPBTSを達成するために、酸化物層OX2は、比較的低い酸化物/アルゴン堆積ガス比(例えば、20~40%の酸化物/アルゴン堆積ガス比)を使用して堆積されたIGZO(111)を使用して形成することができる。別の例として、良好なPBTSを達成するために、トランジスタToxide2は、そのゲート絶縁層GI2が比較的低い亜酸化窒素/シリコンハフニウムガス比(例えば、20~40%のN2O/SiH4堆積ガス比)を使用して堆積されてもよい。
【0043】
他の適切な実施形態では、トランジスタToxide2は、良好なNBTSを達成するように形成され得る。良好なNBTSを達成するために、酸化物層OX2は、IGTZOと、IGZO(136)と、IGTZOとの多層スタックアップを使用して良好なNBTSを達成するように形成されてもよい。別の例として、良好なNBTSを達成するために、酸化物層OX2は、比較的高い酸化物/アルゴン堆積ガス比(例えば、80~90%の酸化物/アルゴン堆積ガス比)を使用して堆積されたIGZO(111)を使用して形成することができる。別の例として、良好なNBTSを達成するために、トランジスタToxide2は、そのゲート絶縁層GI2が比較的高い亜酸化窒素/シリコンハフニウムガス比(例えば、80~90%のN2O/SiH4堆積ガス比)を使用して堆積されてもよい。
【0044】
他の適切な実施形態では、トランジスタToxide2は、高い移動度を達成するように形成され得る。高い移動度を達成するために、酸化物層OX2は、IGTZO、ITO、ITZO、これらの材料の組み合わせ、及び/又は他の高移動度化合物(単数又は複数)などの高移動度材料を使用して形成されてもよい。別の例として、高い移動度を達成するために、酸化物層OX2は、比較的低い酸化物/アルゴン堆積ガス比(例えば、20~40%の酸化物/アルゴン堆積ガス比)を使用して堆積されたIGZO(111)を使用して形成することができる。
【0045】
更に図5を参照すると、OG導体の上に、第1の層間誘電体(First Interlayer Dielectric、ILD1)層108を形成することができる。ILD1層108上に、第2の層間誘電体(Second Interlayer Dielectric、ILD2)層110を形成することができる。ILD層108及び110は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル、酸化セリウム、炭素ドープ酸化物、酸化アルミニウム、酸化ハフニウム、酸化チタン、酸化バナジウム、スピン有機ポリマー誘電体、スピンシリコン系ポリマー誘電体、これらの材料の組み合わせ、及び他の適切な低k又は高k固体絶縁材料から形成されてもよい。層108と層110とは、同じ又は異なる材料から形成されてもよい。
【0046】
層110上に、第1のソース-ドレイン金属ルーティング層SD1を形成することができる。SD1金属ルーティング層は、アルミニウム、ニッケル、クロム、銅、モリブデン、チタン、銀、金、これらの材料の組み合わせ(例えば、Ti/Al/Tiの多層スタックアップ)、他の金属、又は他の適切な金属ルーティング導体から形成されてもよい。SD1金属ルーティング層は、SD1金属ルーティング経路を形成するようにパターニング及び/又はエッチングすることができる。
【0047】
図5に示すように、SD1金属ルーティング経路のうちのいくつかは、垂直ビア(単数又は複数)を使用して、トランジスタToxide1に関連付けられた1つ又は複数のソース-ドレイン領域、及びトランジスタToxide2に関連付けられた1つ又は複数のソース-ドレイン領域に結合され得る。SD1金属ルーティング経路のうちのいくつかは、任意選択的に、底部導電層104に結合され得る(図5の点線構造を参照)。
【0048】
SD1金属ルーティング層の上に、層112などの平坦化(Planarization、PLN)層を形成することができる。平坦化層112は、ポリマーなどの有機誘電体材料から形成されてもよい。平坦化層112上に、有機発光ダイオード26のアノード端子を形成するアノード導体114を含むアノード層を形成することができる。アノード導体114は、平坦化層112を通って形成された垂直ビア(単数又は複数)120を使用して、SD1金属ルーティング経路のうちの少なくともいくつかに結合され得る。アノード層の上に、追加の構造を形成することができる。例えば、画素画定層、スペーサ構造、有機発光ダイオード発光性材料、カソード層、及び他の画素構造もまた、表示画素22のスタックアップに含まれ得る。しかしながら、これらの追加の構造は、簡潔明瞭にするために省略されている。
【0049】
ゲート絶縁層GI1及びGI2がパターニングされ、上にあるゲート導体OGと自己整列される図5の例は、例示的なものにすぎない。図6は、ゲート絶縁層GI1及びGI2がパターニングされず、最終製品においてブランケット層として残る別の好適な実施形態を示す。図6に示すように、第1のゲート絶縁層GI1は、ディスプレイ14の幅にわたって延び、第1の半導体酸化物層OX1及び層106を覆うブランケット層である。第2のゲート絶縁層GI2もまた、ディスプレイ14の幅にわたって延び、第1のゲート絶縁層GI1及び第2の半導体酸化物層OX2を覆うブランケット層である。
【0050】
表示画素22(例えば、図3を参照)は、蓄積コンデンサCstなどの少なくとも1つのコンデンサを含むことができる。図7A図7Eは、画素22内にコンデンサCstなどのコンデンサを形成するために使用することができる異なる導電層を示す側断面図である。図7Aは、コンデンサCstが、導電層104を使用して形成された底部プレート(Cbotを参照)を有し、ゲート層OGを使用して形成された頂部プレート(Ctopを参照)を有する第1の例を示す。コンデンサCstが層104及び層OGから形成される図7Aの例は、例示的なものにすぎない。図7Bは、コンデンサCstが、導電層104を使用して形成された底部プレート(Cbotを参照)を有し、第1の酸化物層OX1を使用して形成された頂部プレート(Ctopを参照)を有する別の例を示す。別の例として、コンデンサCstは、導電層104を使用して形成された底部プレートと、第2の酸化物層OX2を使用して形成された頂部プレートとを有し得る。
【0051】
図7Cは、コンデンサCstが、ゲート層OGを使用して形成された底部プレート(Cbotを参照)を有し、第2のゲート層G2を使用して形成された頂部プレート(Ctopを参照)を有する別の例を示す。ゲート層G2は、第1のゲート層OG及び第1のILD層108の上であるが、第2のILD層110の下に形成され得る。層108は、層OGと層G2との間に介在してもよい。ゲート層G2は、モリブデン、アルミニウム、ニッケル、クロム、銅、チタン、銀、金、これらの材料の組み合わせ、他の金属、又は他の適切な導電性材料を使用して形成されてもよい。
【0052】
図7Dは、コンデンサCstが、第2のゲート層G2(すなわち、OG層とは別個の金属導体)を使用して形成された底部プレート(Cbotを参照)を有し、SD1金属ルーティング層を使用して形成された頂部プレート(Ctopを参照)を有する、別の例を示す。図7Eは、コンデンサCstが、第1のゲート層OGを使用して形成された底部プレート(Cbotを参照)を有し、SD1金属ルーティング層を使用して形成された頂部プレート(Ctopを参照)を有する、更に別の例を示す。図7A図7Eの例は、例示的なものにすぎない。一般に、コンデンサCstの頂部プレート及び底部プレートは、全体的なディスプレイスタックアップ内において任意の2つの異なる導電層を使用して形成することができる。コンデンサCstを形成するために使用される特定の層は、画素22の性能及び動作を最適化するために所望のデバイス特性を提供するように選択され得る。
【0053】
半導体酸化物トランジスタToxide2が酸化物層OX2のみを含む図5の例は、例示的なものにすぎない。図8は、半導体酸化物トランジスタToxide2が少なくとも2つの異なる半導体酸化物層OX1とOX2との組み合わせを含む別の好適な実施形態を示す。図8に示すように、トランジスタToxide1は、酸化物層OX1と、ゲート絶縁層GIとゲート導電体OGとを使用して形成され、一方、トランジスタToxide2は、酸化物層OX1及びOX2と、ゲート絶縁層GIと、ゲート導体OGとを使用して形成される。酸化物層OX2は、酸化物層OX1の頂部に直接形成されて、酸化物層OX1と直接接触してもよい。酸化物層OX1とOX2とは、図5に関連して上述したのと同じ又は異なる材料を使用して形成されてもよい。このように構成されると、トランジスタToxide2は、2つの異なる酸化物層から形成されたチャネル領域に結合されたソース-ドレイン端子を有し、したがって、(酸化物層OX1のみを含む)トランジスタToxide1とは異なるデバイス特性を示し得る。
【0054】
図8の例は、1つのゲート絶縁層GIのみを含む。必要に応じて、2つ以上のゲート絶縁層を形成することができる(例えば、図5を参照)。図8はまた、(図7Cのコンデンサ構成と同様に)第2のゲート層G2と第1のゲート層OGとを使用して形成された蓄積コンデンサCstも示しているが、これは例示的なものにすぎない。必要に応じて、図8の蓄積コンデンサCstは、代わりに、図7A図7B図7D、及び図7Eに示すような他のコンデンサ構成を使用して形成されてもよい。
【0055】
半導体酸化物トランジスタToxide2のソース-ドレイン端子が第2の酸化物層OX2に直接結合される(例えば、ソース-ドレイン接点が酸化物層OX2と物理的に接触するように完全にエッチングされる)図8の例は、例示的なものにすぎない。図8では、酸化物層OX2は酸化物層OX1より広く、層OX1を完全に覆っている。図9は、半導体酸化物トランジスタToxide2のソース-ドレイン端子が第1の酸化物層OX1に直接結合される(例えば、ソース-ドレイン接点が酸化物層OX1と物理的に接触するように完全にエッチングされる)別の好適な実施形態を示す。図9に示すように、第1の酸化物層OX1は、第2の酸化物層OX2よりも幅がある。第2の酸化物層OX2は、酸化物層OX1と部分的にのみ重なり、酸化物層OX1を部分的にのみ覆う。
【0056】
図9の例は、1つのゲート絶縁層GIのみを含む。必要に応じて、2つ以上のゲート絶縁層が形成されてもよい(例えば、図5を参照)。図9はまた、(図7Cのコンデンサ構成と同様に)第2のゲート層G2と第1のゲート層OGとを使用して形成された蓄積コンデンサCstをも示しているが、これは例示的なものにすぎない。必要に応じて、図9の蓄積コンデンサCstは、代わりに、図7A図7B図7D、及び図7Eに示すような他のコンデンサ構成を使用して形成されてもよい。
【0057】
2つの異なる半導体酸化物層OX1とOX2とを含む図5図9の実施形態は例示的なものにすぎず、本実施形態の範囲を限定することを意図するものではない。図10は、ディスプレイ14に少なくとも3つの異なる半導体酸化物層OX1と、OX2と、OX3とを設けることができる更に別の好適な実施形態を示す。図10に示すように、ディスプレイ14は、第1の酸化物層OX1と、ゲート絶縁層GI1、GI2、及びGI3によって酸化物層OX1から分離された第1のゲート導体OGとを含む第1の半導体酸化物トランジスタToxide1を含むことができる。ディスプレイ14は、第2の酸化物層OX2と、ゲート絶縁層GI2及びGI3のみで酸化物層OX2から分離された第2のゲート導体OGとを含む第2の半導体酸化物トランジスタToxide2を更に含むことができる。第2の酸化物層OX2は、第1のゲート絶縁層GI1の頂部に形成されてもよい。ディスプレイ14は、第3の酸化物層OX3と、ゲート絶縁層GI3のみで酸化物層OX3から分離された第3のゲート導体OGとを含む第3の半導体酸化物トランジスタToxide3を更に含むことができる。第3の酸化物層OX3は、第2のゲート絶縁層GI2の頂部に形成されてもよい。言い換えれば、第2の半導体酸化物層OX2は、第1の半導体酸化物層OX1の上(上方)に形成され、第3の半導体酸化物層OX3は、第2の半導体酸化物層OX2の上(上方)に形成される。
【0058】
半導体酸化物層OX1、OX2、及びOX3は、同じ又は異なる半導体酸化物材料から形成されてもよい。トランジスタToxide1、Toxide2、及びToxide3の各々は、ディスプレイ14内の異なるトランジスタを表すことができ、異なるデバイス特性を示すことができる。トランジスタToxide1、Toxide2、及びToxide3は、良好なNBTS、良好なPBTS、及び/又は高い移動度のために別々に最適化することができる。一般に、ディスプレイ14は、異なる時点で形成される3つより多くの半導体酸化物層を使用して(例えば、潜在的に異なる材料の4つの異なる半導体酸化物層を使用して、潜在的に異なる材質の5つの異なる半導体酸化物層を使用して、潜在的に異なる組成の6つの異なる半導体酸化物層を使用して、など)形成される半導体トランジスタを含んでもよい。
【0059】
図10はまた、(図7Cのコンデンサ構成と同様に)第2のゲート層G2と第1のゲート層OGとを使用して形成された蓄積コンデンサCstをも示しているが、これは例示的なものにすぎない。必要に応じて、図10の蓄積コンデンサCstは、代わりに、図7A図7B図7D、及び図7Eに示すような他のコンデンサ構成を使用して形成されてもよい。
【0060】
頂部ゲート導体OGを有する半導体酸化物トランジスタを含む図5図10の実施形態は例示的なものにすぎず、本実施形態の範囲を限定することを意図するものではない。図11は、ディスプレイ14が底部ゲート導体BG(バックチャネルをエッチングされたゲート導体とも呼ばれる)を含む、更に別の好適な実施形態を示す。図11に示すように、ディスプレイ14は、基板200などの基板層を含むディスプレイスタックアップを有し得る。基板200は、任意選択的に、1つ又は複数のバッファ層202で覆われてもよい。バッファ層(単数又は複数)202は、酸化シリコン、窒化シリコン、又は他のパッシベーション材料若しくは誘電体材料の層などの無機バッファ層を含むことができる。
【0061】
バッファ層202上に、底部ゲート層BGなどの導電性ゲート層を形成することができる。底部ゲート層BGは、モリブデン、アルミニウム、ニッケル、クロム、銅、チタン、銀、金、これらの材料の組み合わせ、他の金属、又は他の適切な導電性材料を使用して形成されてもよい。層BG及びバッファ層202の上に、第1のゲート絶縁層GI1を形成することができる。第1のゲート絶縁層GI1上に、第1の酸化物層OX1を形成することができる。第1のゲート絶縁層GI1上に、第2のゲート絶縁層GI2を形成することができる。第2のゲート絶縁層GI2は、酸化層OX1の形成前に形成されてもよいし、酸化層OX1の形成後に形成されてもよい。
【0062】
第2のゲート絶縁層GI2上に、第2の酸化物層OX2を形成することができる。ゲート絶縁層GI1及びGI2は同じ又は異なる材料から形成されてもよく、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル、酸化セリウム、炭素ドープ酸化物、酸化アルミニウム、酸化ハフニウム、酸化チタン、酸化バナジウム、スピン有機ポリマー誘電体、スピンシリコン系ポリマー誘電体、これらの材料の組み合わせ、及び他の適切な低k又は高k固体絶縁材料から形成されてもよい。
【0063】
図5の例では、半導体酸化物トランジスタToxide1は、第1の半導体酸化物層OX1を使用して形成されたチャネル及びソース-ドレイン活性領域を含み、また、下地層BGを使用して形成されたゲート導体を含み、一方、半導体酸化物トランジスタToxide2は、第2の半導体酸化物層OX2を使用して形成されたチャネル及びソース-ドレイン活性領域を含み、また、下地層BGを使用して形成されたゲート導体を含む。半導体酸化物トランジスタToxide1は、酸化物層OX1をそのゲート導体BGから分離するゲート絶縁層GI1及びGI2を有する。半導体酸化物トランジスタToxide2は、酸化物層OX2をそのゲート導体BGから分離するゲート絶縁層GI1のみを有する。したがって、図11では、Toxide1の全体的なゲート絶縁体は、Toxide2のゲート絶縁体よりも厚い。ゲート絶縁層の全体的な厚さ及び組成の差を利用して、トランジスタToxide1とToxide2との間において異なるデバイス特性を提供することができる。
【0064】
図11のトランジスタToxide1及びToxide2はそれぞれ、ディスプレイ14内の異なるトランジスタを表すことができ、異なるデバイス特性を示すことができる。トランジスタToxide1及びToxide2は、良好なNBTS、良好なPBTS、及び/又は高い移動度のために、(例えば、図5に関連して説明した材料及び堆積技法を使用して)別々に最適化することができる。
【0065】
更に図11を参照すると、第2の酸化物層OX2の後に、第1のソース-ドレイン金属ルーティング層SD1を形成することができる。SD1金属ルーティング層は、アルミニウム、ニッケル、クロム、銅、モリブデン、チタン、銀、金、これらの材料の組み合わせ(例えば、Ti/Al/Tiの多層スタックアップ)、他の金属、又は他の適切な金属ルーティング導体から形成されてもよい。SD1金属ルーティング層は、SD1金属ルーティング経路を形成するようにパターニング及び/又はエッチングすることができる。図11の例では、SD1金属ルーティング経路のうちのいくつかは、トランジスタToxide1のソース-ドレイン端子を形成するように酸化物層OX2に結合され得て、SD1金属ルーティング経路のうちのいくつかは、トランジスタToxide2のソース-ドレイン端子を形成するように酸化物層OX1に結合され得る。
【0066】
SD1金属ルーティング層の上に、1つ又は複数のパッシベーション(Passivation、PAS)層210を形成することができる。パッシベーション層210は、酸化シリコン、窒化シリコン、又は他のパッシベーション材料若しくは誘電体材料から形成されてもよい。パッシベーション層210上に、第2のソース-ドレイン金属ルーティング層SD2を形成することができる。SD2金属ルーティング層は、アルミニウム、ニッケル、クロム、銅、モリブデン、チタン、銀、金、これらの材料の組み合わせ(例えば、Ti/Al/Tiの多層スタックアップ)、他の金属、又は他の適切な金属ルーティング導体から形成されてもよい。SD2金属ルーティング層は、SD2金属ルーティング経路を形成するようにパターニング及び/又はエッチングすることができる。図11の例では、SD2金属ルーティング経路のうちのいくつかは、下にあるSD1金属層又は下にある底部ゲート導体BGに結合され得る。
【0067】
SD2金属ルーティング層の上に、層212などの平坦化(PLN)層を形成することができる。平坦化層212は、ポリマーどの有機誘電体材料から形成されてもよい。平坦化層212上に、有機発光ダイオード26のアノード端子を形成するアノード導体214を含むアノード層を形成することができる。アノード導体214は、平坦化層212を通って形成された垂直ビア(単数又は複数)220を使用して、SD2金属ルーティング経路のうちの少なくともいくつかに結合され得る。アノード層の上に、追加の構造を形成することができる。例えば、画素画定層、スペーサ構造、有機発光ダイオード発光性材料、カソード層、及び他の画素構造もまた、表示画素22のスタックアップに含まれ得る。しかしながら、これらの追加の構造は、簡潔明瞭にするために省略されている。
【0068】
図11はまた、SD2金属ルーティング層から形成された頂部プレートを有し、SD1金属ルーティング層から形成された底部プレートを有する蓄積コンデンサCstをも示しているが、これは例示的なものにすぎない。必要に応じて、図11の蓄積コンデンサCstは、代わりに、図7A図7Eに示すような他のコンデンサ構成を使用して形成されてもよい。
【0069】
一実施形態によれば、基板層と、基板層の上に形成された第1の半導体酸化物層と、基板層の上に形成された第2の半導体酸化物層と、ゲート導体層とを含む画素のアレイを有するディスプレイが提供され、アレイ内の画素の少なくとも1つは、第1の半導体酸化物層の一部分から形成された活性領域を有し、かつゲート導体層の第1の部分から形成されたゲート端子を有する、第1の半導体酸化物トランジスタと、第2の半導体酸化物層の一部分から形成された活性領域を有し、かつゲート導体の第2の部分から形成されたゲート端子を有す、第2の半導体酸化物トランジスタとを含む。
【0070】
別の実施形態によれば、第1の半導体酸化物層は第1の半導体材料を含み、第2の半導体酸化物層は第1の半導体材料とは異なる第2の半導体材料を含む。
【0071】
別の実施形態によれば、第1の半導体酸化物層は半導体材料を含み、第2の半導体酸化物層半導体材料。
【0072】
別の実施形態によれば、ディスプレイは、第1のゲート絶縁層と、第1のゲート絶縁層の上に形成された第2のゲート絶縁層とを含み、第1のゲート絶縁層の第1の部分は、第1の半導体酸化物トランジスタの活性領域とゲート端子との間に介在し、第2のゲート絶縁層の第1の部分は、第1の半導体酸化物トランジスタの活性領域とゲート端子との間に介在し、第1のゲート絶縁層の第2の部分は、第2の半導体酸化物トランジスタの活性領域の下に形成され、第2のゲート絶縁層の第2の部分は、第2の半導体酸化物トランジスタの活性領域とゲート端子との間に介在する。
【0073】
別の実施形態によれば、ディスプレイは、基板層と第1の半導体酸化物層との間に導電層を含み、導電層の第1の部分は第1の半導体酸化物トランジスタの活性領域の下方に形成され、導電層の第2の部分は第2の半導体酸化物トランジスタの活性領域の下方に形成される。
【0074】
別の実施形態によれば、ディスプレイは、ゲート導体層の第3の部分から形成された第1の端子を有し、かつ導電層の第3の部分から形成された第2の端子を有するコンデンサを含む。
【0075】
別の実施形態によれば、ディスプレイは、第1の半導体酸化物層の追加部分から形成された第1の端子を有し、かつ導電層の第3の部分から形成された第2の端子を有するコンデンサを含む。
【0076】
別の実施形態によれば、ディスプレイは、ゲート導体層の上方に金属導体から形成された第1の端子を有し、かつゲート導体層の第3の部分から形成された第2の端子を有するコンデンサを含む。
【0077】
別の実施形態によれば、ディスプレイは、ソース-ドレイン金属導体から形成された第1の端子を有し、かつゲート導体層とは別個の金属導体から形成された第2の端子を有するコンデンサを含む。
【0078】
別の実施形態によれば、ディスプレイは、ソース-ドレイン金属導体から形成された第1の端子を有し、かつゲート導体層の第3の部分から形成された第2の端子を有するコンデンサを含む。
【0079】
別の実施形態によれば、第2の半導体酸化物トランジスタの活性領域は、第1の半導体酸化物層の追加部分を含む。
【0080】
別の実施形態によれば、ディスプレイは、基板層の上に形成された第3の半導体酸化物層と、第3の半導体酸化物層の一部分から形成された活性領域を有し、かつゲート導体層の第3の部分から形成されたゲート端子を有する、第3の半導体酸化物トランジスタと、を含む。
【0081】
別の実施形態によれば、ゲート導体層は、第1及び第2の半導体酸化物層の下方にある。
【0082】
別の実施形態によれば、第1の半導体酸化物トランジスタは、負バイアス温度ストレス(NBTS)安定性のために最適化され、第2の半導体酸化物トランジスタは、正バイアス温度ストレス(PBTS)安定性のために最適化されている。
【0083】
一実施形態によれば、基板層を得ることと、基板層の上に第1の半導体酸化物層を形成することと、第1の半導体酸化物層を形成した後に、基板層の上に第2の半導体酸化物層を形成することと、第2の半導体酸化物層の上にゲート導体層を形成することと、を含む、ディスプレイを形成する方法が提供され、ディスプレイは、第1の半導体酸化物層の一部分から形成された活性領域を有し、かつゲート導体層の第1の部分から形成されたゲート端子を有する、第1の半導体酸化物トランジスタと、第2の半導体酸化物層の一部分から形成された活性領域を有し、かつゲート導体の第2の部分から形成されたゲート端子を有する、第2の半導体酸化物トランジスタと、を含む。
【0084】
別の実施形態によれば、第1の半導体酸化物層を形成することは、第1の半導体材料を形成することを含み、第1の半導体酸化物層を形成することは、第1の半導体材料とは異なる又は同一の第2の半導体材料を形成することを含む。
【0085】
別の実施形態によれば、第1の半導体酸化物層を形成することは、第1の堆積条件下で半導体材料を堆積させることを含み、第1の半導体酸化物層を形成することは、第1の堆積条件とは異なる第2の堆積条件下で半導体材料を堆積させることを含む。
【0086】
別の実施形態によれば、方法は、第1の半導体酸化物層の上方及び第2の半導体酸化物層の下方にゲート絶縁層を形成することを含む。
【0087】
別の実施形態によれば、第2の半導体酸化物層を形成することは、第1の半導体酸化物層上に第2の半導体酸化物層を直接形成することを含む。
【0088】
別の実施形態によれば、方法は、第2の半導体酸化物層を形成した後に、基板層の上に第3の半導体酸化物層を形成することを含む。
【0089】
別の実施形態によれば、方法は、第1の半導体酸化物トランジスタの活性領域の下に第1の導体を形成することと、第2の半導体酸化物トランジスタの活性領域の下に第2の導体を形成することとを含む。
【0090】
一実施形態によれば、基板上に形成された第1の半導体酸化物トランジスタであって、第1のデバイス特性を提供するために、第1の酸化物半導体から形成された第1の活性領域を有する、第1の半導体酸化物トランジスタと、基板上に形成された第2の半導体酸化物トランジスタであって、第1のデバイス特性とは異なる第2のデバイス特性を提供するために、第1の酸化物半導体とは異なる第2の酸化物半導体から形成された第2の活性領域を有する、第2の半導体酸化物トランジスタと、を含む装置が提供される。
【0091】
別の実施形態によれば、装置は、基板上に形成された第3の半導体酸化物トランジスタであって、第1及び第2のデバイス特性とは異なる第3のデバイス特性を提供するために、第1及び第2の酸化物半導体とは異なる第3の酸化物半導体から形成された第3の活性領域を有する、第3の半導体酸化物トランジスタを含む。
【0092】
別の実施形態によれば、装置は、第1の活性領域の上方に形成され、かつ第2の活性領域の下方に形成された、ゲート絶縁層を含む。
【0093】
別の実施形態によれば、第2の活性領域は、第1の酸化物半導体をも含む。
【0094】
別の実施形態によれば、第1の半導体酸化物トランジスタは、第1のゲート導体と、第1のゲート導体と第1の活性領域との間における第1の数のゲート絶縁層とを含み、第2の半導体酸化物トランジスタは、第2のゲート導体と、第2のゲート導体と第2の活性領域との間における、第1の数のゲート絶縁層とは異なる第2の数のゲート絶縁層とを含む。
【0095】
別の実施形態によれば、第1の半導体酸化物トランジスタは、表示画素内に第1のスイッチを含み、第2の半導体酸化物トランジスタは、表示画素内に第2のスイッチを含む。
【0096】
別の実施形態によれば、第1の半導体酸化物トランジスタは、表示画素内にスイッチを含み、第2の半導体酸化物トランジスタは、少なくとも1つの制御信号を表示画素に提供するように構成されたゲートドライバ回路要素内にスイッチを含む。
【0097】
上記は、例示的なものにすぎず、記載の実施形態に対し様々な変更を行うことができる。上記の実施形態は、個々に又は任意の組み合わせで実装されてもよい。
図1
図2
図3
図4
図5
図6
図7A
図7B
図7C
図7D
図7E
図8
図9
図10
図11
【手続補正書】
【提出日】2023-06-06
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
画素のアレイを有するディスプレイであって、
基板層と、
前記基板層の上に形成された第1の半導体酸化物層と、
前記基板層の上に形成された第2の半導体酸化物層と、
ゲート導体層と、を備え、前記アレイ内の前記画素のうちの少なくとも1つが、
前記第1の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体層の第1の部分から形成されたゲート端子を有する、第1の半導体酸化物トランジスタと、
前記第2の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体の第2の部分から形成されたゲート端子を有する、第2の半導体酸化物トランジスタと、を備える、ディスプレイ。
【請求項2】
前記第1の半導体酸化物層が第1の半導体材料を含み、
前記第2の半導体酸化物層が前記第1の半導体材料とは異なる第2の半導体材料を含む、
請求項1に記載のディスプレイ。
【請求項3】
前記第1の半導体酸化物層が半導体材料を含み、
前記第2の半導体酸化物層が前記半導体材料を含む、
請求項1に記載のディスプレイ。
【請求項4】
第1のゲート絶縁層と、
前記第1のゲート絶縁層の上に形成された第2のゲート絶縁層と、を更に備え、
前記第1のゲート絶縁層の第1の部分が、前記第1の半導体酸化物トランジスタの前記活性領域と前記ゲート端子との間に介在し、
前記第2のゲート絶縁層の第1の部分が、前記第1の半導体酸化物トランジスタの前記活性領域と前記ゲート端子との間に介在し、
前記第1のゲート絶縁層の第2の部分が、前記第2の半導体酸化物トランジスタの前記活性領域の下に形成され、
前記第2のゲート絶縁層の第2の部分が、前記第2の半導体酸化物トランジスタの前記活性領域と前記ゲート端子との間に介在する、
請求項1に記載のディスプレイ。
【請求項5】
前記基板層と前記第1の半導体酸化物層との間に導電層を更に備え、
前記第1の半導体酸化物トランジスタの前記活性領域の下方に、前記導電層の第1の部分が形成され、
前記第2の半導体酸化物トランジスタの前記活性領域の下方に、前記導電層の第2の部分が形成される、
請求項1に記載のディスプレイ。
【請求項6】
前記ゲート導体層の上方に金属導体から形成された第1の端子を有し、かつ前記ゲート導体層の第3の部分から形成された第2の端子を有するコンデンサ、
を更に備える、請求項1に記載のディスプレイ。
【請求項7】
ソース-ドレイン金属導体から形成された第1の端子を有し、かつ前記ゲート導体層とは別個の金属導体から形成された第2の端子を有するコンデンサ、
を更に備える、請求項1に記載のディスプレイ。
【請求項8】
ソース-ドレイン金属導体から形成された第1の端子を有し、かつ前記ゲート導体層の第3の部分から形成された第2の端子を有するコンデンサ、
を更に備える、請求項1に記載のディスプレイ。
【請求項9】
前記基板層の上に形成された第3の半導体酸化物層と、
前記第3の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体層の第3の部分から形成されたゲート端子を有する第3の半導体酸化物トランジスタと、
を更に備える、請求項1に記載のディスプレイ。
【請求項10】
前記第1の半導体酸化物トランジスタが、負バイアス温度ストレス(NBTS)安定性のために最適化されており、
前記第2の半導体酸化物トランジスタが、正バイアス温度ストレス(PBTS)安定性のために最適化されている、
請求項1に記載のディスプレイ。
【請求項11】
ディスプレイを形成する方法であって、
基板層を得ることと、
前記基板層の上に第1の半導体酸化物層を形成することと、
前記第1の半導体酸化物層を形成した後に、前記基板層の上に第2の半導体酸化物層を形成することと、
前記第2の半導体酸化物層の上にゲート導体層を形成することと、を含み、前記ディスプレイが、
前記第1の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体層の第1の部分から形成されたゲート端子を有する、第1の半導体酸化物トランジスタと、
前記第2の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体の第2の部分から形成されたゲート端子を有する、第2の半導体酸化物トランジスタと、を備える、
方法。
【請求項12】
前記第1の半導体酸化物層を形成することが、第1の堆積条件下で半導体材料を堆積させることを含み、
前記第1の半導体酸化物層を形成することが、前記第1の堆積条件とは異なる第2の堆積条件下で半導体材料を堆積させることを含む、
請求項11に記載の方法。
【請求項13】
前記第2の半導体酸化物層を形成することが、前記第1の半導体酸化物層上に前記第2の半導体酸化物層を直接形成することを含む、請求項11に記載の方法。
【請求項14】
前記第2の半導体酸化物層を形成した後に、前記基板層の上に第3の半導体酸化物層を形成すること、
を更に含む、請求項11に記載の方法。
【請求項15】
前記第1の半導体酸化物トランジスタの前記活性領域の下に第1の導体を形成することと、
前記第2の半導体酸化物トランジスタの前記活性領域の下に第2の導体を形成することと、
を更に含む、請求項11に記載の方法。
【請求項16】
基板上に形成された第1の半導体酸化物トランジスタであって、第1のデバイス特性を提供するために、第1の酸化物半導体から形成された第1の活性領域を有する、第1の半導体酸化物トランジスタと、
前記基板上に形成された第2の半導体酸化物トランジスタであって、前記第1のデバイス特性とは異なる第2のデバイス特性を提供するために、前記第1の酸化物半導体とは異なる第2の酸化物半導体から形成された第2の活性領域を有する、第2の半導体酸化物トランジスタと、
を備える、装置。
【請求項17】
前記基板上に形成された第3の半導体酸化物トランジスタであって、前記第1及び第2のデバイス特性とは異なる第3のデバイス特性を提供するために、前記第1及び第2の酸化物半導体とは異なる第3の酸化物半導体から形成された第3の活性領域を有する、第3の半導体酸化物トランジスタ、
を更に備える、請求項16に記載の装置。
【請求項18】
前記第1の活性領域の上方に形成され、かつ前記第2の活性領域の下方に形成された、ゲート絶縁層、
を更に備える、請求項16に記載の装置。
【請求項19】
前記第1の半導体酸化物トランジスタが、第1のゲート導体と、前記第1のゲート導体と前記第1の活性領域との間における第1の数のゲート絶縁層と、を備え、
前記第2の半導体酸化物トランジスタが、第2のゲート導体と、前記第2のゲート導体と前記第2の活性領域との間における、前記第1の数のゲート絶縁層とは異なる第2の数のゲート絶縁層と、を備える、
請求項16に記載の装置。
【請求項20】
前記第1の半導体酸化物トランジスタが、表示画素内にスイッチを備え、
前記第2の半導体酸化物トランジスタが、前記表示画素に少なくとも1つの制御信号を提供するように構成されたゲートドライバ回路要素内にスイッチを備える、
請求項16に記載の装置。
【国際調査報告】