特表 2023-553455 バイポーラ接合選択器を有する対称読み出し動作抵抗ランダムアクセス・メモリ・セル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-21

(54)【発明の名称】バイポーラ接合選択器を有する対称読み出し動作抵抗ランダムアクセス・メモリ・セル

(51)【国際特許分類】

   H10B 63/00 20230101AFI20231214BHJP

   H10N 70/00 20230101ALI20231214BHJP

   H10N 70/20 20230101ALI20231214BHJP

   H10N 99/00 20230101ALI20231214BHJP

【ＦＩ】

H10B63/00

H10N70/00 Z

H10N70/20

H10N99/00

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023535619

(86)(22)【出願日】2021-11-02

(85)【翻訳文提出日】2023-06-09

(86)【国際出願番号】 CN2021128080

(87)【国際公開番号】W WO2022134870

(87)【国際公開日】2022-06-30

(31)【優先権主張番号】17/128,352

(32)【優先日】2020-12-21

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】100091568

【弁理士】

【氏名又は名称】市位 嘉宏

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

(72)【発明者】

【氏名】ヘクマットショアータバリ、バーマン

(72)【発明者】

【氏名】シエ、ルイロン

(72)【発明者】

【氏名】ウー、ヘン

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083JA36

5F083JA37

5F083JA39

5F083JA60

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083PR21

5F083PR22

5F083PR25

5F083PR36

5F083PR40

(57)【要約】

メモリ・デバイスおよびメモリ・デバイスを作る方法は、バイポーラ接合トランジスタの外因性ベース領域に電気接続された抵抗ランダムアクセス・メモリ素子を含み、バイポーラ接合トランジスタの外因性ベース領域は、抵抗ランダムアクセス・メモリ素子の下部電極を形成するエピタキシャル成長した材料からなる。さらに、メモリ・デバイスに書き込む方法は、抵抗ランダムアクセス・メモリ素子内にフィラメントを形成するために、メモリ・デバイスのワード・ラインに第１の電圧を印加することを含む。第１の電圧に対して反対の極性を含む第２の電圧は、抵抗ランダムアクセス・メモリ素子内のフィラメントの一部分を除去するために、ワード・ラインに印加され得る。

【特許請求の範囲】

【請求項1】

メモリ・デバイスであって、
バイポーラ接合トランジスタの外因性ベース領域に電気的に接続された抵抗ランダムアクセス・メモリ素子を備え、前記バイポーラ接合トランジスタの前記外因性ベース領域は、前記抵抗ランダムアクセス・メモリ素子の下部電極である、メモリ・デバイス。

【請求項2】

前記バイポーラ接合トランジスタは、
前記バイポーラ接合トランジスタのエミッタ領域とコレクタ領域との間に位置する真性ベース領域と、
前記真性ベース領域の上方の前記外因性ベース領域と
を備える、請求項１に記載のメモリ・デバイス。

【請求項3】

前記外因性ベース領域は、
前記真性ベース領域の上方の外因性ベース層と、
前記外因性ベース層の上方のエピタキシャル成長した材料と
をさらに備える、請求項２に記載のメモリ・デバイス。

【請求項4】

前記エピタキシャル成長した材料は、前記抵抗ランダムアクセス・メモリ素子の前記下部電極である、請求項３に記載のメモリ・デバイス。

【請求項5】

前記外因性ベース層の上方の前記エピタキシャル成長した材料は、上に尖った先端を有する三角形を有するファセット付きエピタキシ層を備える、請求項３に記載のメモリ・デバイス。

【請求項6】

前記外因性ベース層および前記外因性ベース層の上方の前記エピタキシャル成長した材料は、高いドーピング・プロファイルを有するエピタキシャル成長した単結晶半導体材料を含む、請求項３に記載のメモリ・デバイス。

【請求項7】

前記エピタキシャル成長した材料は、前記外因性ベース層より高いドーパント濃度を有する、請求項６に記載のメモリ・デバイス。

【請求項8】

前記高いドーピング・プロファイルは、段差状ドーピング・プロファイルをさらに含む、請求項６に記載のメモリ・デバイス。

【請求項9】

前記高いドーピング・プロファイルは、段階的ドーピング・プロファイルをさらに含む、請求項６に記載のメモリ・デバイス。

【請求項10】

前記抵抗ランダムアクセス・メモリ素子は、
前記バイポーラ接合トランジスタの前記外因性ベース領域によって形成された前記下部電極と、
前記外因性ベース領域の直接上方のスイッチング層と、
前記スイッチング層の上方の上部電極層と、
前記上部電極層の上方のメタル・フィルと
を備える、請求項１に記載のメモリ・デバイス。

【請求項11】

メモリ構造体に書き込む方法であって、
前記メモリ構造体のワード・ラインに第１の電圧を印加することであって、前記メモリ構造体は、バイポーラ接合トランジスタの外因性ベース領域に電気的に接続された抵抗ランダムアクセス・メモリ素子を備える、前記印加すること、および、
前記第１の電圧を印加することの結果として、前記抵抗ランダムアクセス・メモリ素子内にフィラメントを形成すること
を含む、方法。

【請求項12】

前記ワード・ラインに第２の電圧を印加することをさらに含み、前記第２の電圧は前記第１の電圧に対して反対の極性であり、前記第２の電圧は、前記抵抗ランダムアクセス・メモリ素子内の前記フィラメントの一部分を除去する、請求項１１に記載の方法。

【請求項13】

前記ワード・ラインと、ビット・ラインおよび選択ラインの少なくとも一方との間に第３の電圧を印加することをさらに含み、前記第３の電圧を印加することは、前記抵抗ランダムアクセス・メモリ素子において読み出し動作を始動させる、請求項１２に記載の方法。

【請求項14】

前記バイポーラ接合トランジスタの前記外因性ベース領域は、前記抵抗ランダムアクセス・メモリ素子の下部電極を形成する三角形状上部領域を備える、請求項１１に記載の方法。

【請求項15】

メモリ構造体を形成する方法であって、
バイポーラ接合トランジスタの外因性ベース領域に電気的に接続された抵抗ランダムアクセス・メモリ素子を形成することを含み、前記バイポーラ接合トランジスタの前記外因性ベース領域は、前記抵抗ランダムアクセス・メモリ素子の下部電極である、方法。

【請求項16】

前記外因性ベース領域は、
前記バイポーラ接合トランジスタの真性ベース領域の上方の外因性ベース層と、
前記外因性ベース層の上方のエピタキシャル成長した材料と
を備える、請求項１５に記載の方法。

【請求項17】

前記エピタキシャル成長した材料は、前記抵抗ランダムアクセス・メモリ素子の前記下部電極である、請求項１６に記載の方法。

【請求項18】

前記外因性ベース層の上方の前記エピタキシャル成長した材料は、上に尖った先端を有する三角形を有するファセット付きエピタキシ層を備える、請求項１６に記載の方法。

【請求項19】

前記外因性ベース層および前記外因性ベース層の上方の前記エピタキシャル成長した材料は、高いドーピング・プロファイルを有するエピタキシャル成長した単結晶半導体材料を含む、請求項１６に記載の方法。

【請求項20】

前記エピタキシャル成長した材料は、前記外因性ベース層より高いドーパント濃度を有する、請求項１６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、メモリ・デバイスの分野に関し、より詳細には、バイポーラ接合選択器を有する対称読み出し動作抵抗ランダムアクセス・メモリ・ビット・セルを作製することに関する。

【背景技術】

【0002】

抵抗ランダムアクセス・メモリ（ＲＲＡＭ：resistiverandom-access memory）等の次世代メモリ用途は、効率的動作のために双方向選択を必要とする。トランジスタ選択器は、双方向動作を可能にするが、一部の読み出し非対称性を導入する。なぜなら、動作の電圧極性に応じて、メモリ素子に接続された電界効果（またはバイポーラ）トランジスタ端子が、機能的ドレイン（またはエミッタ）または機能的ソース（またはコレクタ）とすることができるからである。この問題は、ビット・セル内でさらなるトランジスタを使用することによって対処され得る。しかしながら、さらなるトランジスタを使用することは、ビット・セル面積の増加をもたらす。

【発明の概要】

【0003】

ビット・セル面積を低減しながら、非対称性問題を防止することができるメモリ・ビット・セルを形成するために、代替の設計および技法を必要とする。したがって、本発明の実施形態は、バイポーラ接合トランジスタ（ＢＪＴ：bipolar junction transistor）の外因性ベース領域上に集積されたＲＲＡＭ素子を有するＢＪＴを含むメモリ・デバイスを提供する。提案される構造体および集積方法は、他の利益の中でもとりわけ、対称読み出し動作を提供し、小さいデバイス・フットプリントを可能にすることができる。

【0004】

一実施形態によれば、メモリ・デバイスは、バイポーラ接合トランジスタの外因性ベース領域に電気接続された抵抗ランダムアクセス・メモリ素子を含み、バイポーラ接合トランジスタの外因性ベース領域は、抵抗ランダムアクセス・メモリ素子の下部電極を形成するエピタキシャル成長した材料からなる。エピタキシャル成長した材料は、高いドーパント濃度および三角形状の上部領域を含む。

【0005】

別の実施形態によれば、メモリ・デバイスに書き込む方法は、メモリ・デバイスのワード・ラインに第１の電圧を印加することを含み、メモリ・デバイスは、バイポーラ接合トランジスタの外因性ベース領域に電気接続された抵抗ランダムアクセス・メモリ素子を含み、第１の電圧を印加することは、抵抗ランダムアクセス・メモリ素子内にフィラメントを形成する。第１の電圧に対して反対極性を含む第２の電圧は、抵抗ランダムアクセス・メモリ素子内のフィラメントの一部分を除去するためにワード・ラインに印加され得る。第３の電圧は、抵抗ランダムアクセス・メモリ素子において読み出し動作を始動させるために、ワード・ラインと、ビット・ラインおよび選択ラインの少なくとも一方との間に印加され得る。

【0006】

さらに別の実施形態によれば、メモリ構造体を形成する方法は、バイポーラ接合トランジスタの外因性ベース領域に電気接続された抵抗ランダムアクセス・メモリ素子を形成することを含み、バイポーラ接合トランジスタの外因性ベース領域は、抵抗ランダムアクセス・メモリ素子の下部電極を形成するエピタキシャル成長した材料からなる。

【0007】

以下の詳細な説明であって、例として示されかつ本発明をそれのみに限定することを意図されない、以下の詳細な説明は、添付図面に関連して最もよく認識されるであろう。

【図面の簡単な説明】

【0008】

【図1】本開示の実施形態に従って構成されるＢＪＴ選択器を有する例示的な１トランジスタ１抵抗（one-transistor-one-resistor）ＲＲＡＭ構造体を示す図である。

【図2】本開示の一実施形態による、製造プロセス中の初期ステップにおけるメモリ・デバイスの断面図である。

【図3】本開示の一実施形態による、外因性ベース層を形成した後のメモリ・デバイスの断面図である。

【図4】本開示の一実施形態による、ハードマスク層を形成し、それに続いて、外因性ベース層をパターニングし、側壁スペーサを形成した後のメモリ・デバイスの断面図である。

【図5】本開示の一実施形態による、半導体層を後退させた後のメモリ・デバイスの断面図である。

【図6】本開示の一実施形態による、イオン注入プロセスを示すメモリ・デバイスの断面図である。

【図7】本開示の別の実施形態による、エミッタ領域およびコレクタ領域を形成した後のメモリ・デバイスの断面図である。

【図8】本開示の一実施形態による、第１の誘電体層を形成した後のメモリ・デバイスの断面図である。

【図9】本開示の別の実施形態による、ハードマスク層を除去した後のメモリ・デバイスの断面図である。

【図10】本開示の別の実施形態による、ファセット付きエピタキシ層を形成した後のメモリ・デバイスの断面図である。

【図11】本開示の別の実施形態による、ＲＲＡＭスタックを形成した後のメモリ・デバイスの断面図である。

【発明を実施するための形態】

【0009】

図面は、必ずしも一定比例尺に従っていない。図面は、概略的表現に過ぎず、本発明の特定のパラメータを表現することを意図するものではない。図面は、本発明の典型的な実施形態のみを示すことを意図している。図面において、同様の番号付けは、同様の要素を示す。

【0010】

特許請求される構造体および方法の詳細な実施形態が、本明細書で開示される；しかしながら、開示される実施形態は、種々の形態で具現化され得、これは、特許請求される構造体および方法の例証に過ぎないことが理解されよう。しかしながら、本発明は、多くの異なる形態で具現化され得、本明細書で述べる例示的な実施形態に限定されるものと解釈されるべきでない。説明において、よく知られている特徴および技術の詳細は、提示される実施形態を不必要に曖昧にすることを回避するために省略され得る。

【0011】

以降の説明のために、「上（upper）」、「下（lower）」、「右（right）」、「左（left）」、「垂直（vertical）」、「水平（horizontal）」、「上部（top）」、「下部（bottom）」、およびその派生語等の用語は、図面の図に向かって、開示される構造体および方法に関連するものとする。「の上方の（above）」、「覆う（overlying）」、「頂上に（atop）」、「上部に（on top）」、「の上に位置決めされる（positioned on）」、または「の頂上に位置決めされる（positionedatop）」等の用語は、第１の構造体等の第１の要素が、第２の構造体等の第２の要素上に存在し、インタフェース構造体等の介在要素が、第１の要素と第２の要素との間に存在することができることを意味する。用語「直接接触（direct contact）」は、第１の構造体等の第１の要素および第２の構造体等の第２の要素が、２つの要素のインタフェースにおける中間伝導層、絶縁層、または半導体層なしで、接続されることを意味する。

【0012】

第１、第２等の用語が、種々の要素を説明するために本明細書で使用され得るが、これらの要素が、これらの用語によって限定されるべきでないことが理解されるであろう。これらの用語は、１つの要素を別の要素から区別するために使用されるだけである。そのため、以下で論じる第１の要素は、本概念の範囲から逸脱することなく、第２の要素と呼ばれる可能性がある。

【0013】

本発明の実施形態の提示を曖昧にしないために、以下の詳細な説明において、当技術分野で知られている一部の処理ステップまたは動作は、提示のためにかつ例証のために共に組み合わされることができ、幾つかの事例において、詳細に説明されていない場合がある。他の事例において、当技術分野で知られている一部の処理ステップまたは動作は、全く説明されない場合がある。以下の説明が、本発明の種々の実施形態の特有の特徴または要素にむしろ的を絞られることが理解されるべきである。

【0014】

抵抗ランダムアクセス・メモリ（ＲＲＡＭ）は、その単純な構造体、高い密度、低い動作電力の読み出し／書き込み動作、速い読み出しおよび書き込み速度によって、次世代不揮発性メモリ技術の１つである。ＲＲＡＭデバイスと直列に接続された選択器デバイスは、ＲＲＡＭデバイスのスニーク・パス（sneak path）電流を改善し、高密度で大きいサイズのクロス・バー・メモリ・アレイを作製するために使用され得る。ＲＲＡＭは、電界下での抵抗スイッチを使用して情報を記録するメモリであり、高抵抗状態および低抵抗状態は、それぞれ、ロジックの０および１に対応する。

【0015】

伝統的なメモリ・セル（ＢＪＴ／ＲＲＡＭまたはＦＥＴ／ＲＲＡＭあるいはその両方）において、ＲＲＡＭ両端の電圧降下によって、ゲート・ソース間電圧Ｖ_ＧＳ（またはベース・エミッタ間電圧Ｖ_ＢＥ）が小さくなり、したがって、トランジスタ・ドライブ電流は、ＲＲＡＭに接続されたトランジスタ端子が、機能的ドレイン（または機能的エミッタ）であるときと比べて、機能的ソース（または機能的コレクタ）であるときに小さくなる。これは、よく知られている非対称読み出し動作問題をもたらす。

【0016】

この問題を解決するために、本発明の実施形態は、対称回路動作を可能にする、ＢＪＴの外因性ベース領域上に集積されたＲＲＡＭ素子を含むメモリ・セル構造体を提供する。図１は、本発明の実施形態に従って構成されたＢＪＴ選択器を有する例示的な１トランジスタ１抵抗（１Ｔ１Ｒ：one-transistor-one-resistor）ＲＲＡＭ構造体を示す。特に、示す回路において、ＲＲＡＭ素子は、ＢＪＴのベース端子に接続される。したがって、書き込み動作中に、フィラメントは、ｎ－ｐ－ｎ（またはｐ－ｎ－ｐ）ＢＪＴについてビット・ライン（ＢＬ：bit line）または選択ライン（ＳＬ：select-line）に対してワード・ライン（ＷＬ：word line）上に正（または負）電圧を印加し、したがって、ｐ－ｎ接合を順方向バイアスすることによって、ＲＲＡＭ素子内に形成され得、一方、消去動作中に、フィラメント除去は、ｎ－ｐ－ｎ（ｐ－ｎ－ｐ）ＢＪＴについてＢＬまたはＳＬに対してＷＬ上に負（または正）電圧を印加し、したがって、ｐ－ｎ接合をパンチスルー（punch-through）またはアバランシェ絶縁破壊にもたらすことによって、実施され得る。上記で説明した極性と反対の電圧極性はまた、フィラメント形成および除去のために使用され得るが、典型的には、効率的でない。

【0017】

引き続き図１を参照すると、読み出し動作は、伝統的なメモリ・セルと同じである；しかしながら、伝統的なメモリ・セルと対照的に、読み出し電流Ｉ_ＲＥＡＤの振幅は、Ｉ_ＲＥＡＤの流れの方向を決定するＢＬとＳＬとの間に印加される電圧の極性と独立である。これは、ＲＲＡＭ素子が、そのコレクタまたはエミッタではなく、ＢＪＴのベース端子に接続されるからである。ｎ－ｐ－ｎＢＪＴ選択器を有するメモリ・セルのＷＬラインとＢＬラインまたはＳＬラインとの間に印加される読み出し電圧Ｖ_ＲＥＡＤの場合：Ｉ_Ｂ＝（Ｖ_ＲＥＡＤ－Ｖ_ＢＥ）／Ｒ_ＲＲＡＭであり、ここで、シリコンではＶ_ＢＥ≒０．７Ｖであり、Ｉ_Ｃ＝βＩ_ＢおよびＩ_Ｅ＝Ｉ_Ｃ＋Ｉ_Ｂ≒Ｉ_Ｃであり、ここで、Ｉ_Ｂはベース電流であり、Ｖ_ＢＥはベース・エミッタ電圧であり、Ｒ_ＲＲＡＭは抵抗メモリ素子の抵抗であり、Ｉ_Ｃはコレクタ電流であり、Ｉ_Ｅはエミッタ電流であり、βはＢＪＴ利得であり、Ｉ_ＲＥＡＤ＝Ｉ_ＣまたはＩ_Ｅである。ｐ－ｎ－ｐＢＪＴを有するメモリ・セルの場合、上記式において、Ｖ_ＢＥはＶ_ＥＢ（エミッタ・ベース電圧）で置き換えられる。上記式から分かるように、Ｉ_ＲＥＡＤの振幅は、その方向に依存せず、したがって、非対称読み出し動作問題をなくす。

【0018】

したがって、本開示の実施形態は、対称読み出し動作を可能にするＢＪＴの外因性ベース領域上に集積されたＲＲＡＭ素子を有するバイポーラ接合トランジスタ（ＢＪＴ）を含む、メモリ・デバイスおよびそれを作る方法を提供する。提案される構造体および集積方法は、小さいデバイス・フットプリント、したがって、高密度のメモリ・セルを可能にすることもできる。ＢＪＴの外因性ベース領域上に集積されたＲＲＡＭ素子を有するメモリ・デバイスが、それによって形成され得る実施形態は、図１～１１の添付図面を参照することによって以下で詳細に説明される。

【0019】

ここで図２を参照すると、本開示の一実施形態による、製造プロセス中の初期ステップにおけるメモリ・デバイス１００の断面図が示される。

【0020】

製造プロセスのこのステップにおいて、メモリ・デバイス１００は、埋め込み誘電体層１０８（すなわち、埋め込み酸化物またはＢＯＸ（buried oxide）層）が、上部半導体層１１０から（ベース）半導体基板１０２を分離する半導体－オン－絶縁体（ＳＯＩ：semiconductor-on-insulator）基板を含むことができる。メモリ・デバイス１００の構成要素は、その後、上部半導体層１１０から形成され得る。他の実施形態において、バルク半導体基板が、作製プロセスにおいて使用され得る。

【0021】

この実施形態において、半導体基板１０２、埋め込み誘電体層１０８、および上部半導体層１１０によって形成された半導体－オン－絶縁体基板は、シリコン－ゲルマニウム－オン－絶縁体基板を含む。したがって、埋め込み誘電体層１０８は、半導体基板１０２から上部半導体層１１０を絶縁する。半導体基板１０２は、例えば、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、および化合物（例えば、ＩＩＩ～Ｖ族およびＩＩ～ＶＩ族）半導体材料等の幾つかの知られている半導体材料のうちの任意の材料から作られ得る。化合物半導体材料の非限定的な例は、ヒ化ガリウム、ヒ化インジウム、およびリン化インジウムを含む。この実施形態において、半導体基板１０２は、単結晶シリコン（Ｓｉ）で作られる。典型的には、半導体基板１０２は、約数百ミクロン厚とすることができる。例えば、半導体基板１０２は、約６００マイクロメートルから約１，０００マイクロメートルまでの範囲、および、その間の範囲の厚さを含むことができる。

【0022】

埋め込み誘電体層１０８（すなわち、ＢＯＸ層）は、幾つかの知られている誘電体材料のうちの任意の誘電体材料から形成され得る。非限定的な例は、シリコンの酸化物、窒化物、および酸窒化物を含む。他の元素の酸化物、窒化物、および酸窒化物も想定される。さらに、埋め込み誘電体層１０８は、結晶または非結晶誘電体材料を含むことができる。さらに、埋め込み誘電体層１０８は、幾つかの知られている方法のうちの任意の方法を使用して形成され得る。非限定的な例は、イオン注入法、熱またはプラズマ酸化または窒化法、化学気相堆積法、および物理気相堆積法を含む。一実施形態によれば、埋め込み誘電体層１０８は、約２０ｎｍから約２００ｎｍまでの範囲、および、その間の範囲の厚さを含むことができる。

【0023】

幾つかの実施形態において、設計要件に応じて、半導体基板１０２および上部半導体層１１０は、化学組成、ドーパント濃度、および結晶配向に関して同一のまたは異なる半導体材料を含むことができる。この実施形態において、上部半導体層１１０は、シリコン－ゲルマニウム（ＳｉＧｅ）で作られる。特に、上部半導体層１１０は、２０％ゲルマニウム濃度を有する単結晶ＳｉＧｅ層を含む。上部半導体層１１０を形成するための方法は、当技術分野でよく知られている。非限定的な例は、ウェハ・ボンディングまたは熱混合を含む。上部半導体層１１０は、約６ｎｍから約１００ｎｍまでの範囲、および、その間の範囲の厚さを含むことができる。

【0024】

ここで図３を参照すると、本開示の一実施形態による、外因性ベース層２０４を形成することを示すメモリ・デバイス１００の断面図が示される。外因性ベース層２０４は、上部半導体層１１０のちょうど上方に形成される。この実施形態において、外因性ベース層２０４は、エピタキシャル成長した単結晶シリコン（Ｓｉ）層を含む。

【0025】

用語「エピタキシャル成長または堆積あるいはその両方（epitaxial growthand/or deposition）」および「エピタキシャルに形成したまたは成長したあるいはその両方（epitaxiallyformed and/or grown）」は、別の半導体材料（結晶材料）の堆積表面上での半導体材料（結晶材料）の成長を意味し、成長する半導体材料（結晶被覆層（crystalline overlayer））は、堆積表面の半導体材料（シード材料）と実質的に同じ結晶特徴を有する。エピタキシャル堆積プロセスにおいて、堆積原子が、表面上で動き回るのに十分なエネルギーを持って、半導体基板の堆積表面に到達し、それにより、堆積原子が、それら自身を堆積表面の原子の結晶配置に配向させるように、ソース・ガスによって提供される化学反応体が制御され、システム・パラメータが設定される。したがって、エピタキシャル成長した半導体材料は、エピタキシャル成長した材料がその上に形成される堆積表面と実質的に同じ結晶特徴を有する。例えば、｛１００｝配向した結晶表面上に堆積されるエピタキシャル成長した半導体材料は、｛１００｝配向を呈することになる。幾つかの実施形態において、エピタキシャル成長または堆積プロセスあるいはその両方は、半導体表面上で形成することに対して選択的であり、一般的に、二酸化ケイ素または窒化ケイ素表面等の露出表面上に材料を堆積しない。

【0026】

幾つかの実施形態において、エピタキシャル半導体材料の堆積用のガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源、またはその組合せを含む。例えば、エピタキシャル・シリコン（Ｓｉ）層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロジシラン、ジクロロシラン、トリクロロシラン、およびそれらの組合せからなる群から選択されるシリコン・ガス源から堆積され得る。エピタキシャル・ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、およびそれらの組合せからなる群から選択されるゲルマニウム・ガス源から堆積され得る。エピタキシャル・シリコン－ゲルマニウム層は、上記ガス源の組合せを利用して形成され得る。水素、窒素、ヘリウム、およびアルゴンのようなキャリア・ガスが使用され得る。

【0027】

提案される実施形態によれば、外因性ベース層２０４は、その後形成されるバイポーラ接合トランジスタ用の外因性ベース領域として機能することができ、一方、上部半導体層１１０は、以下で詳細に説明されるように、同じバイポーラ接合トランジスタ用の真真性ベース領域として機能することができる。

【0028】

ここで図４を参照すると、本開示の一実施形態による、ハードマスク層３１０を形成し、それに続いて、外因性ベース層２０４をパターニングし、側壁スペーサ３１２を形成した後のメモリ・デバイス１００の断面図が示される。

【0029】

ハードマスク層３１０は、二酸化ケイ素、窒化ケイ素、炭化ケイ素等の誘電体材料を含むことができ、当技術分野で知られている任意の適切な堆積法によって堆積され得る。外因性ベース層２０４をパターニングするプロセスは、当技術分野でよく知られているステップからなり、一般に、ハードマスク層３１０に転写され、任意の適切なエッチング技術によって下地外因性ベース層２０４をパターニングするために使用されるパターンをフォトレジスト層（図示せず）上に形成することを含む。

【0030】

パターニング・プロセス後、スペーサ材料は、メモリ・デバイス１００上に堆積され、その後、エッチングされて、図４において構成されるように、側壁スペーサ３１２を形成し得る。ハードマスク層３１０の最終厚さは、約５０ｎｍと約１５０ｎｍとの間の範囲とし得るが、特定の用途の所望に応じて、この範囲を上回るまたは下回る他の厚さを使用することもできる。

【0031】

側壁スペーサ３１２を形成するスペーサ材料は、酸化物、窒化物、酸窒化物、シリコン炭素酸窒化物、シリコン・ホウ素酸窒化物、低ｋ誘電体、またはそれらの組合せ等の絶縁体材料を含むことができる。標準的な堆積およびエッチング技術が、側壁スペーサ３１２を形成するために使用され得る。例えば、スペーサ材料は、異方性エッチを使用してエッチングされ、側壁スペーサ３１２を形成することができる。当業者によって知られるように、側壁スペーサ３１２を形成するスペーサ材料は、エッチング・プロセス中にメモリ・デバイス１００の全ての水平表面から除去される。

【0032】

図において見られるように、側壁スペーサ３１２は、外因性ベース層２０４およびハードマスク層３１０の側壁に位置する。一実施形態によれば、側壁スペーサ３１２の幅は、約６ｎｍと約１２ｎｍとの間の範囲とし得るが、特定の用途の所望に応じて、この範囲を上回るまたは下回る他の厚さを使用することもできる。

【0033】

ここで図５を参照すると、本開示の一実施形態による、上部半導体層１１０を後退（recessing）させた後のメモリ・デバイス１００の断面図が示される。知られているエッチング技術が、上部半導体層１１０を後退させるために適用され得る。１つの例示的な実施形態において、反応性イオン・エッチング（ＲＩＥ：reactive ion etching）プロセスが、上部半導体層１１０を後退させるために使用され得る。

【0034】

図に示すように、エッチング後、上部半導体層１１０の最終幅は、外因性ベース層２０４の幅に側壁スペーサ３１２の幅を足した値に等しい。換言すれば、上部半導体層１１０は、半導体基板１０２に垂直な上部半導体層１１０の外側表面が側壁スペーサ３１２の外側表面と同一平面上になるまで後退させられる。

【0035】

以下で説明する実施形態は、メモリ・デバイス１００内のバイポーラ接合トランジスタ（ＢＪＴ）の形成を示し、バイポーラ接合トランジスタ（ＢＪＴ）について、後退した上部半導体層１１０はベース領域を構成する。特に、図６～７に示す処理ステップは、後退した上部半導体層１１０（すなわち、ベース領域）の対向側面上でのエミッタ領域およびコレクタ領域の形成を説明する。

【0036】

ここで図６を参照すると、本開示の一実施形態による、イオン注入プロセスを示すメモリ・デバイス１００の断面図が示される。イオン注入プロセスは、ＢＪＴのエミッタ領域およびコレクタ領域を形成することに先立って行われる。

【0037】

当業者によって知られるように、ＢＪＴは、３つの半導体領域、すなわち、エミッタ、ベース、およびコレクタを含む３端子電子デバイスである。一般に、ＢＪＴは、一対のｐ－ｎ接合、すなわち、コレクタベース接合およびエミッタベース接合を含む。ＢＪＴのエミッタベース接合の両端に印加される電圧は、ＢＪＴのコレクタ領域とエミッタ領域との間で電荷の流れを生成する電荷キャリアの移動を制御する。

【0038】

ｎ－ｐ－ｎバイポーラ接合トランジスタは、ｎ－ｐ－ｎＢＪＴデバイスの、エミッタコレクタ領域を構成するｎ型半導体材料の２つの領域およびベース領域を構成するｎ型半導体材料の２つの領域間に位置するｐ型半導体材料の領域を含む。ｐ－ｎ－ｐバイポーラ接合トランジスタは、ｐ－ｎ－ｐＢＪＴデバイスの、エミッタコレクタ領域を構成するｐ型半導体材料の２つの領域およびベース領域を構成するｐ型半導体材料の２つの領域間に位置するｎ型半導体材料の領域を有する。

【0039】

例証のみを目的とし、限定する意図はないが、メモリ・デバイス１００内に形成されるバイポーラ・トランジスタは、ｎ－ｐ－ｎバイポーラ・トランジスタを含む。したがって、この実施形態において、上部半導体層１１０（すなわち、ＢＪＴのベース領域）は、シリコン－ゲルマニウム（ＳｉＧｅ）等のｐ型半導体材料を含む。当業者によって知られるように、ｐ－ｎ－ｐバイポーラ・トランジスタを形成するプロセスは、同様のステップを含む。

【0040】

そのため、ＢＪＴのエミッタ／コレクタ領域を形成するために、矢印５１０で図に示すように、後退した上部半導体層１１０の対向する側面に対して角度付きイオン注入が行われる。イオン注入プロセスは、その後形成されるエミッタ領域およびコレクタ領域に適切な極性を提供する（図７に示す）。上記で述べたように、本開示の実施形態は、ｎ型半導体材料の２つの領域およびｎ型半導体材料の２つの領域間に位置するｐ型半導体材料の領域を含むｎ－ｐ－ｎバイポーラ接合トランジスタを使用して示される。

【0041】

そのため、第１の極性に対応する第１のイオンは、半導体層１１０の第１の横方向表面６０２および第２の横方向表面６０４上に注入される。理解できるように、被注入イオンの第１の極性（すなわち、ｐ型またはｎ型）は、形成されるバイポーラ・トランジスタのタイプに従って選択される。この実施形態において、例示的なｎ－ｐ－ｎバイポーラ接合トランジスタが形成されているため、ｐ型ドーパントが、イオン注入プロセスにおいて使用される。

【0042】

図７で説明されるように、エミッタ領域６２０は第１の横方向表面６０２から形成されることになり、コレクタ領域６４０は第２の横方向表面６０４から形成されることになる。

【0043】

ｐ－ｎ－ｐバイポーラ接合トランジスタ用のエミッタ／コレクタ領域を形成するプロセスは、同様であり、注入プロセスのために、第２の極性に対応する第２のイオン、すなわち、ｐ型ドーパントを選択することを含む。

【0044】

好ましい実施形態において、高温角度付きイオン注入が、メモリ・デバイス１００に対して行われ得る。幾つかの実施形態において、低温イオン注入が、適切な極性を、半導体層１１０の第１の横方向表面６０２および第２の横方向表面６０４に提供するために実施され得る。

【0045】

ｐ型エミッタ／コレクタ領域が形成される実施形態において、ホウ素（Ｂ）等のｐ型ドーパントは、メモリ・デバイス１００に対して高温のＢＦ２の角度付きイオン注入を実施することによって注入され得る。ｎ型エミッタ／コレクタ領域が形成される実施形態において、リン（Ｐ）またはヒ素（Ａｓ）等のｎ型ドーパントは、メモリ・デバイス１００に対して高温ＡｓまたはＰの角度付きイオン注入を実施することによって注入され得る。ｐ型ドーパント（すなわちホウ素）のドーパント濃度は、約１×１０^１８イオン／ｃｍ^３から約９×１０^２０イオン／ｃｍ^３までの範囲であり、一方、ｎ型ドーパント（すなわちヒ素またはリン）のドーパント濃度は、約１×１０^１８イオン／ｃｍ^３から約９×１０^２０イオン／ｃｍ^３までの範囲であり得る。

【0046】

ここで図７を参照すると、本開示の一実施形態による、バイポーラ接合トランジスタのエミッタ領域６２０およびコレクタ領域６４０を形成した後のメモリ・デバイス１００の断面図が示される。

【0047】

エミッタ領域６２０およびコレクタ領域６４０は、例えば、それぞれ、半導体層１１０の第１の横方向表面６０２および第２の横方向表面６０４からのその場（in-situ）でドープした単結晶ＳｉまたはＳｉＧｅ層のエピタキシャル成長によって形成され得る。幾つかの実施形態において、エミッタ領域６２０およびコレクタ領域６４０は、ベース領域（すなわち、後退された上部半導体層１１０）を形成する材料と同様の材料を含むことができるが、わずかに高いバンドギャップを有する。エミッタ領域６２０およびコレクタ領域６４０を形成するエピタキシャル材料は、低圧化学気相堆積（ＬＰＣＶＤ：low pressure chemical vapor deposition）、プラズマ増強化学気相堆積（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）、大気圧化学気相堆積（ＡＰＣＶＤ：atmospheric pressure chemical vapor deposition）、気相エピタキシ（ＶＰＥ：vapor-phase epitaxy）、分子ビーム・エピタキシ（ＭＢＥ：molecular-beamepitaxy）、液相エピタキシ（ＬＰＥ：liquid-phase epitaxy）、または他の適切なプロセスを使用して、気体前駆体または液体前駆体から成長することができる。エピタキシャル・シリコン、シリコン－ゲルマニウム、ゲルマニウム、または炭素ドープ・シリコン（Ｓｉ：Ｃ）あるいはそれらの組合せは、トランジスタのタイプに応じて、ドーパント、ｎ型ドーパント（例えば、リンまたはヒ素）、またはｐ型ドーパント（例えば、ホウ素またはガリウム）を添加することによって堆積中にドープする（その場でドープする）ことができる。

【0048】

例示的な実施形態によれば、エミッタ領域６２０（例えば、ｎ^＋Ｓｉエミッタ）、（ベース）上部半導体層１１０（例えば、ｐ型ＳｉＧｅ）、およびコレクタ領域６４０（例えば、ｎ^＋Ｓｉコレクタ）は、メモリ・デバイス１００内にｎ－ｐ－ｎバイポーラ・トランジスタを形成する。

【0049】

ここで図８を参照すると、本開示の一実施形態による、第１の誘電体層７１０を形成した後のメモリ・デバイス１００の断面図が示される。

【0050】

エミッタ領域６２０およびコレクタ領域６４０をエピタキシャル成長させた後、第１の誘電体層７１０が、図に示すように、メモリ・デバイス１００上に形成される。第１の誘電体層７１０は、例えば、誘電体材料の化学気相堆積（ＣＶＤ）によって形成され得る。第１の誘電体層７１０を形成するための誘電体材料の非限定的な例は、酸化ケイ素、窒化ケイ素、水素化炭化ケイ素酸化物、シリコン・ベース低ｋ誘電体、流動性酸化物、多孔質誘電体、または、多孔質有機誘電体を含む有機誘電体を含むことができる。

【0051】

幾つかの実施形態において、化学機械研磨（ＣＭＰ：chemicalmechanical polishing）等の平坦化プロセスは、第１の誘電体層７１０の堆積後にメモリ・デバイス１００に対して行われ得る。

【0052】

ここで図９を参照すると、本開示の一実施形態による、ハードマスク層３１０を除去した後のメモリ・デバイス１００の断面図が示される。この実施形態において、ハードマスク層３１０は、例えば、ＳＣ１溶液を含む任意の適切な等方性エッチ・プロセスを使用してメモリ・デバイス１００から選択的に除去される。ハードマスク層３１０の除去は、図に示すように、外因性ベース層２０４の上部表面を露出させる。

【0053】

ここで図１０を参照すると、本開示の一実施形態による、ファセット付きエピタキシ層９０２を形成した後のメモリ・デバイス１００の断面図が示される。製造プロセスのこの時点で、ファセット付きエピタキシ層９０２は、図７のエミッタ／コレクタ領域６２０、６４０に関して上記で説明したプロセスと同様のエピタキシャル成長プロセスに続いて、外因性ベース層２０４の露出した上部表面上に形成された、エピタキシャル成長した半導体材料を含む。

【0054】

当業者によって知られるように、ファセット付きエピタキシ層９０２の上部部分において観察される三角形は、ファセット付きエピタキシ層９０２を形成する材料の各結晶配向平面に固有の、エピタキシャル堆積プロセス中の異なる成長レートの結果であるとすることができる。特に、三角形状ファセット付きエピタキシ層９０２のファセットは、＜１１１＞平面によって結合される。そのため、外因性ベース層２０４上に形成する三角形ファセット付きエピタキシ層９０２の尖ったフィーチャまたは上に尖った先端９０４は、上に尖った先端９０４における電界を増強させ、それは、それにより、図１１を参照して以下で詳細に説明されるように、その後形成されるＲＲＡＭデバイスにおいて電流伝導フィラメントについての位置可制御性を容易にすることができる。しかしながら、幾つかの実施形態において、外因性ベース層２０４上で成長するエピタキシャル材料は、図に示す三角形と異なる形状（例えば、平坦上部形状）を有する場合がある。

【0055】

一実施形態において、ファセット付きエピタキシ層９０２は、外因性ベース層２０４を形成する材料と同様の半導体材料（すなわち、単結晶Ｓｉ）で作られ得る。他の実施形態において、ファセット付きエピタキシ層９０２は、外因性ベース層２０４を形成する材料と異なる半導体材料で作られ得る。好ましい実施形態において、外因性ベース層２０４およびファセット付きエピタキシ層９０２のそれぞれは、同じまたは異なってもよい高いドーパント濃度で形成される。

【0056】

例えば、一実施形態において、外因性ベース層２０４は、最大２×１０^２０イオン／ｃｍ^３のｐ型ドーパント（すなわち、ホウ素）の第１の濃度を有するドープしたシリコンを含むことができ、一方、ファセット付きエピタキシ層９０２は、最大８×１０^２０イオン／ｃｍ^３のｐ型ドーパント（すなわち、ホウ素）の第２の濃度を有するＳｉＧｅを含むことができる。

【0057】

典型的には、ＢＪＴ構造体は、多結晶材料（例えば、ポリＳｉまたはポリＳｉＧｅ）で作られた外因性ベース層を含む。上記で説明したように、本開示の実施形態は、後で形成されるＲＲＡＭ素子（図１１）用の下部電極とＢＪＴ用の外因性ベース領域の両方として動作することができる増強した電気特性を有する三角形状上部領域を有する単結晶外因性ベース領域を提供する。

【0058】

したがって、外因性ベース層２０４およびファセット付きエピタキシ層９０２は、ＢＪＴの外因性ベース領域を形成し、外因性ベース領域の最も下の部分は外因性ベース層２０４によって規定され、外因性ベース領域の最も上の部分はファセット付きエピタキシ層９０２によって規定される。提案される外因性ベース領域構成は、下地の真性ベース領域より高いバンドギャップ・エネルギー・レベル（Ｅ_Ｇ）を必要とする。示す実施形態において、外因性ベース領域内のより高いバンドギャップは、例えば、高濃度にドープしたシリコン外因性ベース領域（すなわち、外因性ベース層２０４およびファセット付きエピタキシ層９０２）および２０％ＳｉＧｅを有する真性ベース領域（すなわち、上部半導体層１１０）を形成することによって達成される。

【0059】

幾つかの実施形態において、外因性ベース層２０４およびファセット付きエピタキシ層９０２は、段差状（stepped）または段階的（graded）ドーピング・プロファイルで形成され得る。そのような実施形態において、ドーピング濃度は、外因性ベース層２０４およびファセット付きエピタキシ層９０２を形成する材料（例えば、Ｓｉ）がエピタキシャル成長するにつれて増加する。これを行うことによって、外因性ベース領域の最も下の部分（すなわち、外因性ベース層２０４）は、外因性ベース領域の最も上の部分（すなわち、ファセット付きエピタキシ層９０２）より低いドーパント濃度を有することができる。例証の容易さのために、外因性ベース層２０４およびファセット付きエピタキシ層９０２は、２つの異なる層として示される；しかしながら、外因性ベース層２０４およびファセット付きエピタキシ層９０２が同じ材料の１つのブロックを含むことができることが理解され得る。

【0060】

ここで図１１を参照すると、本開示の一実施形態による、ＲＲＡＭ素子を形成した後のメモリ・デバイス１００の断面図が示される。

【0061】

この実施形態において、概略的に示したＲＲＡＭスタックは、メモリ・デバイス１００上に形成される。ＲＲＡＭスタックは、ファセット付きエピタキシ層９０２によって形成された下部電極、スイッチング層１０１０、スイッチング層１０１０の上方に形成された上部電極層１０１２、および金属フィル１０１４を含む。

【0062】

図に示すように、スイッチング層１０１０は、例えば、原子層堆積（ＡＬＤ：atomiclayer deposition）等の知られている堆積技術を使用してファセット付きエピタキシ層９０２のちょうど上方に共形的に（conformally）堆積される。スイッチング層１０１０は、ファセット付きエピタキシ層９０２によって形成されたＢＪＴの外因性ベース部領域の一番上の部分を実質的にカバーする。

【0063】

スイッチング層１０１０は、切り換え可能抵抗を有する材料を一般に含む。この実施形態において、スイッチング層１０１０は、高ｋ酸化物材料を含む。スイッチング層１０１０は、上部電極層１０１２からファセット付きエピタキシ層９０２を分離する、ＲＲＡＭ構造体用の誘電体層として役立つ。当業者によって知られるように、スイッチング層１０１０は、絶縁抵抗スイッチ（ＲＳ：resistance switch）層を構成し、絶縁抵抗スイッチ（ＲＳ）層は、ストレージ媒体として働くときにＲＲＡＭ構造体の主要な構成要素である。スイッチング層１０１０用の適切な材料の非限定的な例は、チタン酸化物（ＴｉＯｘ）、タンタル酸化物（ＴａＯｘ）、およびハフニウム酸化物（ＨｆＯｘ）を含む。スイッチング層１０１０の厚さは、約３ｎｍから約１０ｎｍの範囲とすることができ、その間の範囲とすることができる。好ましい実施形態において、スイッチング層１０１０は５ｎｍの厚さを有することができる。

【0064】

上部電極層１０１２は、スイッチング層１０１０の上方に共形的に堆積される。上部電極層１０１２は、例えば、ＡＬＤ等の知られている堆積技術を使用して堆積され得る。上部電極層１０１２は、チタン・ニッケル（ＴｉＮ）合金、チタン・ニッケル・アルミニウム（ＴｉＮ／Ａｌ）合金、または、チタン・アルミニウム炭素（ＴｉＡｌＣ）合金等のチタン・アルミニウム含有合金からなることができるが、それらの材料に限定されない。上部電極層１０１２は、約３ｎｍから約１０ｎｍに及ぶ厚さを有することができるが、特定の用途の所望に応じて、この範囲を上回るまたは下回る他の厚さを使用することもできる。

【0065】

上部電極層１０１２がスイッチング層１０１０の上方に堆積されると、金属フィル１０１４が、知られている堆積法を使用して上部電極層１０１２の上方に堆積される。金属フィル１０１４を堆積した後、メモリ・デバイス１００は、図に示す平滑かつ平坦な表面を得るためにＣＭＰプロセスを施される。金属フィル１０１４は、例えば、タングステン（Ｗ）または銅（Ｃｕ）等の適切な低抵抗率金属で作られ得る。金属フィル１０１４は、上部電極層１０１２とＲＲＡＭ構造体に対するその後形成される金属接点との間の電気伝導体として役立つ。

【0066】

図に示すように、外因性領域の一番下の部分（すなわち、外因性ベース層２０４）は、ＢＪＴの外因性ベースとして働き、一方、一番上の部分（すなわち、ファセット付きエピタキシ層９０２）は、ＲＲＡＭ構造体の下部電極として働く。

【0067】

したがって、本発明の実施形態は、対称読み出し動作を可能にするＢＪＴ構造体の外因性ベース上に集積されたＲＲＡＭ構造体を含む、メモリ・デバイスおよびそれを作る方法を提供する。特に、提案される実施形態において、ＢＪＴの外因性ベースは、ＲＲＡＭ素子の下部電極としておよびＢＪＴの外因性ベースとして同時に機能することができる上に尖った先端を有する三角形を有する高濃度にドープしたファセット付きエピタキシ領域を含む。

【0068】

本発明の種々の実施形態の説明は、例証のために提示されたが、網羅的である、または、開示される実施形態に限定されることを意図されない。多くの変更および変形は、説明した実施形態の範囲から逸脱することなく当業者に明らかになる。本明細書で使用される用語は、実施形態の原理、実用的な応用、または市場で見出される技術に勝る技術的改善を最もよく説明するために、または、当業者が本明細書で開示される実施形態を理解することを可能にするために選択された。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【手続補正書】

【提出日】2023-07-02

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

メモリ・デバイスであって、
バイポーラ接合トランジスタの外因性ベース領域に電気的に接続された抵抗ランダムアクセス・メモリ素子を備え、前記バイポーラ接合トランジスタの前記外因性ベース領域は、前記抵抗ランダムアクセス・メモリ素子の下部電極である、メモリ・デバイス。

【請求項2】

前記バイポーラ接合トランジスタは、
前記バイポーラ接合トランジスタのエミッタ領域とコレクタ領域との間に位置する真性ベース領域と、
前記真性ベース領域の上方の前記外因性ベース領域と
を備える、請求項１に記載のメモリ・デバイス。

【請求項3】

前記外因性ベース領域は、
前記真性ベース領域の上方の外因性ベース層と、
前記外因性ベース層の上方のエピタキシャル成長した材料と
をさらに備える、請求項２に記載のメモリ・デバイス。

【請求項4】

前記エピタキシャル成長した材料は、前記抵抗ランダムアクセス・メモリ素子の前記下部電極である、請求項３に記載のメモリ・デバイス。

【請求項5】

前記外因性ベース層の上方の前記エピタキシャル成長した材料は、上に尖った先端を有する三角形を有するファセット付きエピタキシ層を備える、請求項３に記載のメモリ・デバイス。

【請求項6】

前記外因性ベース層および前記外因性ベース層の上方の前記エピタキシャル成長した材料は、高いドーピング・プロファイルを有するエピタキシャル成長した単結晶半導体材料を含む、請求項３に記載のメモリ・デバイス。

【請求項7】

前記エピタキシャル成長した材料は、前記外因性ベース層より高いドーパント濃度を有する、請求項６に記載のメモリ・デバイス。

【請求項8】

前記高いドーピング・プロファイルは、段差状または段階的ドーピング・プロファイルをさらに含む、請求項６に記載のメモリ・デバイス。

【請求項9】

前記抵抗ランダムアクセス・メモリ素子は、
前記バイポーラ接合トランジスタの前記外因性ベース領域によって形成された前記下部電極と、
前記外因性ベース領域の直接上方のスイッチング層と、
前記スイッチング層の上方の上部電極層と、
前記上部電極層の上方のメタル・フィルと
を備える、請求項１ないし８のいずれか１項に記載のメモリ・デバイス。

【請求項10】

メモリ構造体に書き込む方法であって、
前記メモリ構造体は、バイポーラ接合トランジスタの外因性ベース領域に電気的に接続された抵抗ランダムアクセス・メモリ素子を備え、
前記方法は、
前記メモリ構造体のワード・ラインに第１の電圧を印加することを含み、
前記第１の電圧は、前記抵抗ランダムアクセス・メモリ素子内にフィラメントを形成する、
方法。

【請求項11】

前記ワード・ラインに第２の電圧を印加することをさらに含み、
前記第２の電圧は前記第１の電圧に対して反対の極性であり、前記第２の電圧は、前記抵抗ランダムアクセス・メモリ素子内の前記フィラメントの一部分を除去する、請求項１０に記載の方法。

【請求項12】

前記ワード・ラインと、ビット・ラインおよび選択ラインの少なくとも一方との間に第３の電圧を印加することをさらに含み、
前記第３の電圧を印加することは、前記抵抗ランダムアクセス・メモリ素子において読み出し動作を始動させる、請求項１０または１１に記載の方法。

【請求項13】

前記バイポーラ接合トランジスタの前記外因性ベース領域は、前記抵抗ランダムアクセス・メモリ素子の下部電極を形成する三角形状上部領域を備える、請求項１０ないし１２のいずれか１項に記載の方法。

【請求項14】

メモリ構造体を形成する方法であって、
上部に外因性ベース領域を備えたバイポーラ接合トランジスタを形成することと
前記外因性ベース領域上に抵抗ランダムアクセス・メモリ素子を形成することと
を含み、
前記外因性ベース領域は、前記抵抗ランダムアクセス・メモリ素子の下部電極であり、前記抵抗ランダムアクセス・メモリ素子は、前記外因性ベース領域に電気的に接続される、
方法。

【請求項15】

前記外因性ベース領域は、
前記バイポーラ接合トランジスタの真性ベース領域の上に外因性ベース層を形成し、
前記外因性ベース層の上にファセット付きエピタキシ層を形成すること
によって形成される、請求項１４に記載の方法。

【請求項16】

前記ファセット付きエピタキシ層は、上に尖った先端を有する三角形状ファセット付きエピタキシ層である、請求項１５に記載の方法。

【請求項17】

前記外因性ベース層および前記外因性ベース層の上方の前記エピタキシ層を、高いドーピング・プロファイルでドーピングすることを含む、請求項１５または１６に記載の方法。

【請求項18】

前記エピタキシ層を、前記外因性ベース層より高いドーパント濃度でドーピングすることを含む、請求項１７に記載の方法。

【国際調査報告】