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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-22
(54)【発明の名称】単一デバイス・シナプス要素のためのバイアス方式
(51)【国際特許分類】
G06N 3/065 20230101AFI20231215BHJP
G06N 3/049 20230101ALI20231215BHJP
【ＦＩ】
G06N3/065
G06N3/049
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023534147
(86)(22)【出願日】2021-11-17
(85)【翻訳文提出日】2023-06-05
(86)【国際出願番号】 CN2021131210
(87)【国際公開番号】W WO2022121644
(87)【国際公開日】2022-06-16
(31)【優先権主張番号】17/115,895
(32)【優先日】2020-12-09
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】石井 正俊
(72)【発明者】
【氏名】安田 岳雄
(57)【要約】
ニューロモーフィック・シナプス・アレイは、シナプス・アレイ・セルがアレイの行および列に割り当てられるように回路によって接続されている、複数のシナプス・アレイ・セルであって、シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、行がそれぞれシナプス・アレイ・セルの各入力端に接続され、列がそれぞれシナプス・アレイ・セルの各出力端に接続され、アレイの列に整列されたシナプス・アレイ・セルが、演算列アレイとして定義される、複数のシナプス・アレイ・セルと、電流ミラーのアレイであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、シナプス・アレイ・セルの列の数であり、電流ミラーの全てに対応する重みが、学習フェーズの間に更新されるシナプス・アレイ・セルの全ての平均重みに設定されるように各行にそれぞれ接続される、電流ミラーのアレイと、を含む。
【特許請求の範囲】
【請求項1】
ニューロモーフィック・シナプス・アレイであって、シナプス・アレイ・セルがアレイの行および列に割り当てられるように回路によって接続されている、複数の前記シナプス・アレイ・セルであって、前記シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、前記行がそれぞれ前記シナプス・アレイ・セルの各入力端に接続され、前記列がそれぞれ前記シナプス・アレイ・セルの各出力端に接続され、前記アレイの列に整列された前記シナプス・アレイ・セルが、演算列アレイとして定義される、前記複数のシナプス・アレイ・セルと、
電流ミラーのアレイであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、前記シナプス・アレイ・セルの列の数であり、前記電流ミラーの全てに対応する重みが、学習フェーズの間に更新される前記シナプス・アレイ・セルの全ての平均重みに設定されるように前記各行にそれぞれ接続される、前記電流ミラーのアレイと、
を備える、ニューロモーフィック・シナプス・アレイ。
【請求項2】
前記複数のシナプス・アレイ・セルの少なくとも一部が、抵抗性メモリを含む、請求項１に記載のニューロモーフィック・シナプス・アレイ。
【請求項3】
前記複数のシナプス・アレイ・セルの少なくとも一部が、電流積分器を含む、請求項２に記載のニューロモーフィック・シナプス・アレイ。
【請求項4】
前記電流ミラーのアレイが、前記アレイの前記行の１つまたは複数のための異なる電流ミラー構成を含む、請求項３に記載のニューロモーフィック・シナプス・アレイ。
【請求項5】
１つの電流ミラー構成が、２つのｎ型電界効果トランジスタ（ＮＦＥＴ）を含む、請求項４に記載のニューロモーフィック・シナプス・アレイ。
【請求項6】
１つの電流ミラー構成が、２つのｐ型電界効果トランジスタ（ＰＦＥＴ）および単一のＮＦＥＴを含む、請求項４に記載のニューロモーフィック・シナプス・アレイ。
【請求項7】
１つの電流ミラー構成が、２つのＮＦＥＴおよび単一の演算増幅器（オペアンプ）を含む、請求項４に記載のニューロモーフィック・シナプス・アレイ。
【請求項8】
１つの電流ミラー構成が、２つのＰＦＥＴ、単一のＮＦＥＴ、および２つのオペアンプを含む、請求項４に記載のニューロモーフィック・シナプス・アレイ。
【請求項9】
前記電流積分器が、前記アレイの前記行の１つまたは複数のための異なる構成を含む、請求項３に記載のニューロモーフィック・シナプス・アレイ。
【請求項10】
１つの電流積分器構成が、２つのＰＦＥＴ、単一のＮＦＥＴ、および積分コンデンサを含む、請求項９に記載のニューロモーフィック・シナプス・アレイ。
【請求項11】
前記積分コンデンサが、収集されたミラー電流を受信し、前記収集されたミラー電流をコピーし、前記収集されたミラー電流を放電する、請求項１０に記載のニューロモーフィック・シナプス・アレイ。
【請求項12】
１つの電流積分器構成が、２つのＰＦＥＴ、単一のＮＦＥＴ、オペアンプ、および積分コンデンサを含む、請求項９に記載のニューロモーフィック・シナプス・アレイ。
【請求項13】
前記積分コンデンサが、収集されたミラー電流を受信し、前記収集されたミラー電流をコピーし、前記収集されたミラー電流を放電する、請求項１２に記載のニューロモーフィック・シナプス・アレイ。
【請求項14】
前記ニューロモーフィック・シナプス・アレイが、人工ニューラル・ネットワーク・アクセラレータ・チップにおける積和（ＭＡＣ）演算を加速させる、請求項１に記載のニューロモーフィック・シナプス・アレイ。
【請求項15】
コンピュータ実装方法であって、回路によって、シナプス・アレイ・セルがアレイの行および列に割り当てられるように複数の前記シナプス・アレイ・セルを接続することであって、前記シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、前記行がそれぞれ前記シナプス・アレイ・セルの各入力端に接続され、前記列がそれぞれ前記シナプス・アレイ・セルの各出力端に接続され、前記アレイの列に整列された前記シナプス・アレイ・セルが、演算列アレイとして定義される、前記複数のシナプス・アレイ・セルを接続することと、
前記アレイに電流ミラーのアレイを接続することであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、前記シナプス・アレイ・セルの列の数であり、前記電流ミラーの全てに対応する重みが、学習フェーズの間に更新される前記シナプス・アレイ・セルの全ての平均重みに設定されるように前記各行にそれぞれ接続される、前記電流ミラーのアレイを接続することと、
を含む、コンピュータ実装方法。
【請求項16】
前記複数のシナプス・アレイ・セルの少なくとも一部が、抵抗性メモリを含む、請求項１５に記載のコンピュータ実装方法。
【請求項17】
前記複数のシナプス・アレイ・セルの少なくとも一部が、電流積分器を含む、請求項１６に記載のコンピュータ実装方法。
【請求項18】
前記電流ミラーのアレイが、前記アレイの前記行の１つまたは複数のための異なる電流ミラー構成を含む、請求項１７に記載のコンピュータ実装方法。
【請求項19】
１つの電流ミラー構成が、２つのｐ型電界効果トランジスタ（ＰＦＥＴ）および単一のＮＦＥＴを含む、請求項１８に記載のコンピュータ実装方法。
【請求項20】
１つの電流ミラー構成が、２つのＮＦＥＴおよび単一の演算増幅器（オペアンプ）を含む、請求項１８に記載のコンピュータ実装方法。
【請求項21】
１つの電流ミラー構成が、２つのＰＦＥＴ、単一のＮＦＥＴ、および２つのオペアンプを含む、請求項１８に記載のコンピュータ実装方法。
【請求項22】
ニューロモーフィック・シナプス・アレイであって、シナプス・アレイ・セルがアレイの行および列に割り当てられるように回路によって接続されている、複数の前記シナプス・アレイ・セルであって、前記シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、前記行がそれぞれ前記シナプス・アレイ・セルの各入力端に接続され、前記列がそれぞれ前記シナプス・アレイ・セルの各出力端に接続され、前記アレイの列に整列された前記シナプス・アレイ・セルが、演算列アレイとして定義される、前記複数のシナプス・アレイ・セルと、
電流ミラーのアレイであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、前記シナプス・アレイ・セルの列の数であり、前記電流ミラーの全てに対応する重みが、学習フェーズの間に更新される前記シナプス・アレイ・セルの全ての平均重みに設定されるように前記各行にそれぞれ接続される、前記電流ミラーのアレイと、
電流積分器のアレイであって、各電流積分器が、前記アレイのそれぞれの列に接続され、各電流積分器が、収集されたミラー電流を受信し、前記収集されたミラー電流をコピーし、前記収集されたミラー電流を放電するための積分コンデンサを含む、前記電流積分器のアレイと、
を備える、ニューロモーフィック・シナプス・アレイ。
【請求項23】
コンピュータ実装方法であって、回路によって、シナプス・アレイ・セルがアレイの行および列に割り当てられるように複数の前記シナプス・アレイ・セルを接続することであって、前記シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、前記行がそれぞれ前記シナプス・アレイ・セルの各入力端に接続され、前記列がそれぞれ前記シナプス・アレイ・セルの各出力端に接続され、前記アレイの列に整列された前記シナプス・アレイ・セルが、演算列アレイとして定義される、前記複数のシナプス・アレイ・セルを接続することと、
前記アレイに電流ミラーのアレイを接続することであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、前記シナプス・アレイ・セルの列の数であり、前記電流ミラーの全てに対応する重みが、学習フェーズの間に更新される前記シナプス・アレイ・セルの全ての平均重みに設定されるように前記各行にそれぞれ接続される、前記電流ミラーのアレイを接続することと、
前記アレイに電流積分器のアレイを接続することであって、各電流積分器が、前記アレイのそれぞれの列に接続され、各電流積分器が、収集されたミラー電流を受信し、前記収集されたミラー電流をコピーし、前記収集されたミラー電流を放電するための積分コンデンサを含む、前記電流積分器のアレイを接続することと、
を含む、コンピュータ実装方法。
【請求項24】
ニューロモーフィック・シナプス・アレイであって、シナプス・アレイ・セルがアレイの行および列に割り当てられるように電気的に接続された複数の前記シナプス・アレイ・セルであって、前記シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有する、前記複数のシナプス・アレイ・セルと、
電流ミラーのアレイであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、前記シナプス・アレイ・セルの列の数であり、前記電流ミラーの全てに対応する重みが、学習フェーズの間に更新される前記シナプス・アレイ・セルの全ての平均重みに設定されるように前記各行にそれぞれ接続される、前記電流ミラーのアレイと、
電流積分器のアレイであって、各電流積分器が、前記アレイのそれぞれの列に接続され、各電流積分器が、収集されたミラー電流を受信し、前記収集されたミラー電流をコピーし、前記収集されたミラー電流を放電して、人工ニューラル・ネットワーク・アクセラレータ・チップにおける積和（ＭＡＣ）演算を加速させるための積分コンデンサを含む、前記電流積分器のアレイと、
を備える、ニューロモーフィック・シナプス・アレイ。
【請求項25】
前記電流ミラーのアレイが、前記アレイの前記行の１つまたは複数のための異なる電流ミラー構成を含む、請求項２４に記載のニューロモーフィック・シナプス・アレイ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して、ニューロモーフィックおよびシナプトロニック計算に関し、より詳細には、単一デバイス・シナプス要素のためのバイアス方式に関する。
【背景技術】
【0002】
ニューロモーフィックおよびシナプトロニック計算は、人工ニューラル・ネットワークとも呼ばれ、電子システムが本質的に生体脳に類似したやり方で機能することを可能にする、計算システムである。ニューロモーフィックおよびシナプトロニック計算は、概して、０および１を操作する従来のデジタル・モデルを利用しない。その代わりに、ニューロモーフィックおよびシナプトロニック計算が、生体脳のニューロンと機能的に同等の処理要素間の接続を生成する。ニューロモーフィックおよびシナプトロニック計算は、生体ニューロンをモデルとした様々な電子回路を含み得る。
【0003】
生体システムでは、ニューロンの軸索と別のニューロン上の樹状突起との間の接点は、シナプスと呼ばれ、シナプスを基準として、２つのニューロンは、それぞれプレシナプスおよびポストシナプスと呼ばれる。個々のエクスペリエンスの本質が、シナプスのコンダクタンスに記憶される。シナプス・コンダクタンスは、スパイク・タイミング依存可塑性（ＳＴＤＰ）により、プレシナプス・ニューロンおよびポストシナプス・ニューロンの相対スパイク時間の関数として時間と共に変化する。
【0004】
深層ニューラル・ネットワーク（ＤＮＮ）は、画像またはオブジェクト認識、音声認識、および機械言語翻訳などの異なる機械学習問題において大幅に前進しているニューロモーフィック計算アーキテクチャのファミリである。ＤＮＮについての計算は、ネットワークの重みが訓練データセットに対して最適化される、訓練と、新たな、以前見られなかったテスト・データに対する分類、予測、または他の有用なタスクに学習済みのネットワークが使用される、前向き推論との両方を含む。これらのネットワークは、高度に並列化され得る大きな密行列積による計算に非常に適している。
【0005】
従来のフォン・ノイマン・ハードウェアは、メモリとプロセッサとの間をデータが行き来するのに費やす時間およびエネルギーによって拘束される（「フォン・ノイマン・ボトルネック」）。対照的に、非フォン・ノイマン方式では、計算は、メモリに記憶され直接調節されるシナプス接続の強度（重み）を用いて、データの位置で行われる。しかしながら、効率的なオンチップ訓練のために、静的ランダム・アクセス・メモリ・アレイに記憶されるデジタル・シナプス重みを、それらのコンダクタンスにシナプス重みを直接符号化する高密度アナログ・デバイスと置き換えることが好ましい。そのようなアナログ・システムは、前向き推論および訓練の両方について大幅な高速化および電力低減を達成し得る。訓練用のアナログ・デバイスの望ましい特徴は、複数のアナログ・レベルの高速低電力プログラミング、次元尺度、適正保持、高耐久性、および最も重要なことに、段階的かつ対称的なコンダクタンス更新特性を含む。
【0006】
これまで、アナログ・メモリベースのＤＮＮ訓練の実験的実証は、既存のデバイスにより示される実質的な非理想性のために、分類精度の低下に悩まされてきた。これらの実証は、フィラメント型抵抗性ＲＡＭ（ＲＲＡＭ）、非フィラメント型抵抗性ＲＡＭ、相変化メモリ（ＰＣＭ）、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）、強誘電体ＲＡＭ、およびハイブリッド・デジタル不揮発性メモリ（ＮＶＭ）・アーキテクチャを特徴としている。よって、新たな手法は、シナプス重みを単一デバイスとして使用する必要がある。
【発明の概要】
【0007】
実施形態によれば、ニューロモーフィック・シナプス・アレイが提供される。ニューロモーフィック・シナプス・アレイは、シナプス・アレイ・セルがアレイの行および列に割り当てられるように回路によって接続されている、複数のシナプス・アレイ・セルであって、シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、行がそれぞれシナプス・アレイ・セルの各入力端に接続され、列がそれぞれシナプス・アレイ・セルの各出力端に接続され、アレイの列に整列されたシナプス・アレイ・セルが、演算列アレイとして定義される、複数のシナプス・アレイ・セルと、電流ミラーのアレイであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、シナプス・アレイ・セルの列の数であり、電流ミラーの全てに対応する重みが、学習フェーズの間に更新されるシナプス・アレイ・セルの全ての平均重みに設定されるように各行にそれぞれ接続される、電流ミラーのアレイと、を含む。
【0008】
別の実施形態によれば、コンピュータ実装方法が提供される。コンピュータ実装方法は、回路によって、シナプス・アレイ・セルがアレイの行および列に割り当てられるように複数のシナプス・アレイ・セルを接続することであって、シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、行がそれぞれシナプス・アレイ・セルの各入力端に接続され、列がそれぞれシナプス・アレイ・セルの各出力端に接続され、アレイの列に整列されたシナプス・アレイ・セルが、演算列アレイとして定義される、複数のシナプス・アレイ・セルを接続することと、アレイに電流ミラーのアレイを接続することであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、シナプス・アレイ・セルの列の数であり、電流ミラーの全てに対応する重みが、学習フェーズの間に更新されるシナプス・アレイ・セルの全ての平均重みに設定されるように各行にそれぞれ接続される、電流ミラーのアレイを接続することと、を含む。
【0009】
さらに別の実施形態によれば、ニューロモーフィック・シナプス・アレイが提供される。ニューロモーフィック・シナプス・アレイは、シナプス・アレイ・セルがアレイの行および列に割り当てられるように回路によって接続されている、複数のシナプス・アレイ・セルであって、シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、行がそれぞれシナプス・アレイ・セルの各入力端に接続され、列がそれぞれシナプス・アレイ・セルの各出力端に接続され、アレイの列に整列されたシナプス・アレイ・セルが、演算列アレイとして定義される、複数のシナプス・アレイ・セルと、電流ミラーのアレイであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、シナプス・アレイ・セルの列の数であり、電流ミラーの全てに対応する重みが、学習フェーズの間に更新されるシナプス・アレイ・セルの全ての平均重みに設定されるように各行にそれぞれ接続される、電流ミラーのアレイと、電流積分器のアレイであって、各電流積分器が、アレイのそれぞれの列に接続され、各電流積分器が、収集されたミラー電流を受信し、収集されたミラー電流をコピーし、収集されたミラー電流を放電するための積分コンデンサを含む、電流積分器のアレイと、を含む。
【0010】
さらに別の実施形態によれば、コンピュータ実装方法が提供される。コンピュータ実装方法は、回路によって、シナプス・アレイ・セルがアレイの行および列に割り当てられるように複数のシナプス・アレイ・セルを接続することであって、シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、行がそれぞれシナプス・アレイ・セルの各入力端に接続され、列がそれぞれシナプス・アレイ・セルの各出力端に接続され、アレイの列に整列されたシナプス・アレイ・セルが、演算列アレイとして定義される、複数のシナプス・アレイ・セルを接続することと、アレイに電流ミラーのアレイを接続することであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、シナプス・アレイ・セルの列の数であり、電流ミラーの全てに対応する重みが、学習フェーズの間に更新されるシナプス・アレイ・セルの全ての平均重みに設定されるように各行にそれぞれ接続される、電流ミラーのアレイを接続することと、アレイに電流積分器のアレイを接続することであって、各電流積分器が、アレイのそれぞれの列に接続され、各電流積分器が、収集されたミラー電流を受信し、収集されたミラー電流をコピーし、収集されたミラー電流を放電するための積分コンデンサを含む、電流積分器のアレイを接続することと、を含む。
【0011】
さらに別の実施形態によれば、ニューロモーフィック・シナプス・アレイが提供される。ニューロモーフィック・シナプス・アレイは、シナプス・アレイ・セルがアレイの行および列に割り当てられるように電気的に接続された複数のシナプス・アレイ・セルであって、シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有する、複数のシナプス・アレイ・セルと、電流ミラーのアレイであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、シナプス・アレイ・セルの列の数であり、電流ミラーの全てに対応する重みが、学習フェーズの間に更新されるシナプス・アレイ・セルの全ての平均重みに設定されるように各行にそれぞれ接続される、電流ミラーのアレイと、電流積分器のアレイであって、各電流積分器が、アレイのそれぞれの列に接続され、各電流積分器が、収集されたミラー電流を受信し、収集されたミラー電流をコピーし、収集されたミラー電流を放電して、人工ニューラル・ネットワーク・アクセラレータ・チップにおける積和（ＭＡＣ）演算を加速させるための積分コンデンサを含む、電流積分器のアレイと、を含む。
【0012】
１つの好適な態様では、複数のシナプス・アレイ・セルの少なくとも一部が、抵抗性メモリを含む。
【0013】
別の好適な態様では、複数のシナプス・アレイ・セルの少なくとも一部が、電流積分器を含む。
【0014】
さらに別の好適な態様では、電流ミラーのアレイが、アレイの行の１つまたは複数のための異なる電流ミラー構成を含む。
【0015】
さらに別の好適な態様では、１つの電流ミラー構成が、２つのｎ型電界効果トランジスタ（ＮＦＥＴ）を含む。
【0016】
さらに別の好適な態様では、１つの電流ミラー構成が、２つのｐ型電界効果トランジスタ（ＰＦＥＴ）および単一のＮＦＥＴを含む。
【0017】
さらに別の好適な態様では、１つの電流ミラー構成が、２つのＮＦＥＴおよび単一の演算増幅器（オペアンプ）を含む。
【0018】
さらに別の好適な態様では、１つの電流ミラー構成が、２つのＰＦＥＴ、単一のＮＦＥＴ、および２つのオペアンプを含む。
【0019】
さらに別の好適な態様では、電流積分器が、アレイの行の１つまたは複数のための異なる構成を含む。
【0020】
さらに別の好適な態様では、１つの電流積分器構成が、２つのＰＦＥＴ、単一のＮＦＥＴ、および積分コンデンサを含む。
【0021】
さらに別の好適な態様では、１つの電流積分器構成が、２つのＰＦＥＴ、単一のＮＦＥＴ、オペアンプ、および積分コンデンサを含む。
【0022】
さらに別の好適な態様では、積分コンデンサが、収集されたミラー電流を受信し、収集されたミラー電流をコピーし、収集されたミラー電流を放電する。
【0023】
さらに別の好適な態様では、ニューロモーフィック・シナプス・アレイが、人工ニューラル・ネットワーク・アクセラレータ・チップにおける積和（ＭＡＣ）演算を加速させる。
【0024】
本発明の利点は、「読み取り」、「書き込み」、および「平均化」演算が必要ではなく、シナプス・セルをプログラミングすることについての処理時間オーバヘッドを省くことを含む。さらなる利点は、演算毎の回路レイアウト領域の低減を含む。別の利点は、演算毎のエネルギー消費の低減を含む。また、別の利点は、読み取り量子化誤差、平均計算誤差、および書き込み量子化誤差を低減または無くすことを含む。これによって、より高い記憶容量、より高速な処理、より良好なデータ転送速度がもたらされる。さらなる利点は、より高い品質、コスト低下、より明確なスコープ、より高速な性能、より少ないアプリケーション・エラー、およびより少ないデータ・エラーを含む。
【0025】
例示的実施形態は、異なる主題に関連して説明されることに留意されたい。特に、方法タイプの請求項に関連して説明される実施形態もあれば、装置タイプの請求項に関連して説明される実施形態もある。しかしながら、当業者であれば、特段の言及がない限り、１つのタイプの主題に属する特徴の任意の組み合わせに加えて、異なる主題に関する特徴間の任意の組み合わせ、特に方法タイプ請求項の特徴と装置タイプ請求項の特徴との間の任意の組み合わせも、本文書内で説明されるものと考えられるということを上記および以下の説明から推察するであろう。
【0026】
これらのおよび他の特徴および利点は、その例示的実施形態の以下の詳細な説明から明らかとなり、詳細な説明は、添付図面に関連して読まれるべきである。
【0027】
本発明は、以下の図面を参照して、以下の好適な実施形態の説明において詳細を提供する。
【図面の簡単な説明】
【0028】
【図1】ニューロンのシナプスによる、複数のプレニューロンからの入力の積和（ＭＡＣ）演算を通した例示的なニューロン興奮を示す。
【図2】本発明の実施形態による、各行において電流ミラーを含むシナプス・アレイ・セルである。
【図3】本発明の実施形態による、電流ミラーがトランジスタの組み合わせを含む、各行において電流ミラーを含むシナプス・アレイ・セルの別の実施形態である。
【図4】本発明の実施形態による、電流ミラーがトランジスタと演算増幅器との組み合わせを含む、各行において電流ミラーを含むシナプス・アレイ・セルの別の実施形態である。
【図5】本発明の実施形態による、積和（ＭＡＣ）演算を加速するための電流ミラーを採用する方法のブロック／フロー図である。
【図6】本発明の実施形態による、電子ニューロンおよび軸索を相互接続する電子シナプスのクロスバーを含む、例示的ニューロモーフィックおよびシナプトロニック・ネットワークである。
【図7】本発明の実施形態による、コンピューティング・デバイスと、ＭＡＣ演算を加速するための電流ミラーを採用することが可能なニューロモーフィック・チップとを含む、コンピューティング・システムのコンポーネントのブロック図である。
【図8】本発明の実施形態による、例示的なクラウド・コンピューティング環境のブロック／フロー図である。
【図9】本発明の実施形態による、例示的な抽象モデル層の概略図である。
【図10】本発明の実施形態による、ＭＡＣ演算を加速するための電流ミラーを採用する実際の用途を示す図である。
【図11】本発明の実施形態による、モノのインターネット（ＩｏＴ）システム／デバイス／インフラストラクチャでＭＡＣ演算を加速するための電流ミラーを採用する方法のブロック／フロー図である。
【図12】本発明の実施形態による、ＭＡＣ演算を加速する電流ミラーに関連するデータ／情報を収集するために使用される例示的なＩｏＴセンサのブロック／フロー図である。
【発明を実施するための形態】
【0029】
図面全体を通して、同一または類似の参照番号は、同一または類似の要素を表す。
【0030】
本発明による実施形態は、物理的な基準セルの代わりに電流ミラー回路を採用することによって、ニューロンにおいて累積された（積和）値を、活性化関数が最も感度の高い領域を有するゼロに近い値に有利に移動する、方法およびデバイスを提供する。したがって、各単一デバイスは、有利なことに、１つのシナプス重みを表す。
【0031】
近年、深層学習は、コンピュータ・ビジョン、音声認識、および複合戦略ゲームなどの領域で人間に近い性能を提供することによって、機械学習の分野に大変革を起こしている。しかしながら、深層ニューラル・ネットワークの現在のハードウェア実装は、相当なエネルギー消費を伴うリアルタイム情報処理ケイパビリティの観点から、生体ニューラル・システムと競争するには依然として程遠い。大抵のニューラル・ネットワークは、別々のメモリおよび処理ユニットまたはデバイスを用いたフォン・ノイマン・アーキテクチャに基づくコンピューティング・システム上で実施される。デバイスは、それらの抵抗／コンダクタンス状態に情報を記憶し、プログラミング履歴に基づいて導電率変調を示す。認知ハードウェアベース・デバイス構築の中心思想は、シナプス重みをそれらのコンダクタンス状態として記憶すること、および関連する計算タスクをインプレースで実行することである。そのようなデバイスによってエミュレートされる必要がある２つの必須のシナプス属性が、シナプス伝達効率およびシナプス可塑性である。シナプス伝達効率は、到来するニューロン活性化に基づくシナプス出力の生成を指す。シナプス可塑性は、これに対して、通常は学習アルゴリズムの実行中に、その重みを変更するシナプスの能力である。シナプス重みの増加は増強と呼ばれ、減少は減衰と呼ばれる。人工ニューラル・ネットワークＡＮＮにおいて、重みは、通常逆伝播アルゴリズムに基づいて変更される。
【0032】
計算において、積和演算は、２つの数の積を計算し、累算器にその積を加算するタスクである。演算を実行するハードウェア・ユニットは、積和演算器（ＭＡＣまたはＭＡＣユニット）という。演算自体は、ＭＡＣまたはＭＡＣ演算と呼ばれることが多い。抵抗性ランダム・アクセス・メモリ（ＲＲＡＭ）、相変化メモリ（ＰＣＭ）、および磁気ランダム・アクセス・メモリ（ＭＲＡＭ）などの抵抗性デバイスを用いたＭＡＣ技術では、ニューラル・ネットワーク・アクセラレータ・チップに対する関心が高まっている。正（Ｇ＋）および負（Ｇ－）の抵抗性デバイスの対を用いた差動感知方式は、符号付きシナプス重みを表現するために幅広く使用される技術である。しかしながら、Ｇ＋およびＧ－抵抗性デバイスの対を用いる代わりに、基準セルを有する単一デバイスを用いるシナプス重みが、以前は採用されていた。本発明の例示的実施形態は、有利なことに、基準セルの代わりに電流ミラーを採用してシナプス重みを表す。本発明による実施形態は、読み取り量子化誤差、平均計算誤差、およびプログラミング（書き込み）量子化誤差を最小化または無くすことによって、複雑なプログラミング（書き込み）手続きを有利に容易化するための方法およびデバイスを提供する。性能オーバヘッドおよびエネルギー消費は、有利に最小化され、ある回路ブロックについての追加レイアウト領域は、有利に省かれ得る。
【0033】
本発明は、所与の例示的アーキテクチャの点から説明されるが、他のアーキテクチャ、構造、基板材料、ならびにプロセス特徴およびステップ／ブロックが、本発明の範囲内において変化し得ることを理解されたい。明確化のために、ある特徴を全ての図面に示すことができないことに留意されたい。これは、任意の特定の実施形態もしくは例示、または特許請求の範囲の限定として解釈されることを意図されない。
【0034】
図１は、ニューロンのシナプスによる、複数のプレニューロンからの入力の積和演算（ＭＡＣ）を通した例示的なニューロン興奮を示す。積和演算（ＭＡＣ：multiply-accumulate operation）は、「積和（product-sum）」とも呼ばれ得る。ニューロモーフィック・アレイは、生体ニューロン活性化電位モデルのＭＡＣ演算を利用する。ニューロン膜電位は、「ニューロン活動電位」と呼ばれ、入力値と入力ポートおよびニューロン間に接続されるシナプスの重みとの積算結果の加算（積和）で計算される。
【0035】
図２は、本発明の実施形態による、各行において電流ミラーを含むシナプス・アレイ・セルである。
【0036】
シナプス・アレイ・セル１０は、ビットライン１２および複数のワードライン１４、ならびに行内の各セル要素から電流を集める複数のリターン・ライン１１を含む。第１の行は、複数の抵抗性メモリ素子を含む。例示のために、第１の抵抗性メモリ３０および第２の抵抗性メモリ３２が示されている。電流ミラー２０が、第１の行に有利に設けられる。電流ミラー２０は、第１の抵抗性メモリ３０および第２の抵抗性メモリ３２と直列で接続される。入力パルス１６は、抵抗性メモリ素子の第１の行に印加される。
【0037】
第２の行もまた、複数の抵抗性メモリ素子を含む。例示のために、第２の行に対して第１の抵抗性メモリ３０’および第２の抵抗性メモリ３２’が示されている。電流ミラー２２が、第２の行に有利に設けられる。電流ミラー２２は、第１の抵抗性メモリ３０’および第２の抵抗性メモリ３２’と直列で接続される。入力パルスは、抵抗性メモリ素子の第２の行に印加される。要素２３は、電流を感知するための電流ミラーの足である。各電流ミラー２０、２２は、２つの足を有し、１つは基準電流を感知するためのものであり、１つは、１／Ｎなどの増幅を行うことによって電流をコピーするためのものである。加えて、複数の対になった足２４、２６が、アレイ１０の各列Ｎにおいて示され、それぞれが積分コンデンサ２５、２７を含む。
【0038】
電流ミラー２０、２２は、回路の別の能動デバイスにおいて電流を制御すること、負荷に関わらず出力電流を一定に保つことによって、１つの能動デバイスを通る電流をコピーするように設計された回路である。「コピーされた」電流は、変化する信号電流であってもよく、時には変化する信号電流である。言い換えると、電流ミラーは、出力端子において電流を複製することによって、入力端子へと流れる、または入力端子から流れる電流のコピーを生成するように機能する回路ブロックである。電流ミラーの有利な特徴は、負荷条件に関わらず出力電流を一定に保つことを助ける、比較的高い出力抵抗である。電流ミラーの別の有利な特徴は、駆動条件に関わらず入力電流を一定に保つことを助ける、比較的低い入力抵抗である。
【0039】
概念的に、理想的な電流ミラーは、単に、電流方向を逆にする理想的な反転電流増幅器であり、またはそれが電流制御電流源（ＣＣＣＳ）を含んでもよい。電流ミラー２０、２２は、バイアス電流および能動負荷を回路に与えるために有利に使用され得る。電流ミラー２０、２２は、より現実的な電流源をモデル化するためにも有利に使用され得る。電流ミラーを特徴付ける、ある主な仕様がある。１つは、転送速度（電流増幅器の場合）または出力電流の大きさ（定電流源ＣＣＳの場合）である。もう１つは、ミラーに印加される電圧と共に出力電流がどのくらい変化するかを決定する、ＡＣ出力抵抗である。さらに別の仕様は、ミラーを適切に作用させるのに必要なミラーの出力部にわたる最小電圧降下である。この最小電圧は、ミラーの出力トランジスタを活性モードに維持する必要性によって決定付けられる。ミラーが作用する電圧の範囲は、コンプライアンス範囲と呼ばれ、良い挙動と悪い挙動との間に境界を付ける電圧が、コンプライアンス電圧と呼ばれる。
【0040】
図３は、本発明の実施形態による、電流ミラーがトランジスタの組み合わせを含む、各行において電流ミラーを含むシナプス・アレイ・セルの別の実施形態である。
【0041】
シナプス・アレイ・セルは、ビットライン１２および複数のワードライン１４、ならびに行内の各セル要素から電流を集める複数のリターン・ライン１１を含む。第１の行は、複数の抵抗性メモリ素子を含む。例示のために、第１の抵抗性メモリ３０および第２の抵抗性メモリ３２が示されている。電流ミラー４０は、第１の行に有利に設けられる。電流ミラー４０は、第１の抵抗性メモリ３０および第２の抵抗性メモリ３２と直列で接続される。入力パルス１６は、抵抗性メモリ素子の第１の行に印加される。
【0042】
電流ミラー４０は、２つのｎ型電界効果トランジスタ（ＮＦＥＴ）４１、４２を含む。
【0043】
第２の行は、複数の電流積分器を含む。例示のために、第１の電流積分器５０および第２の電流積分器６０が示されている。電流ミラー４４が、第２の行に有利に設けられる。電流ミラー４４は、第１の電流積分器５０および第２の電流積分器６０と直列で接続される。
【0044】
電流ミラー４４は、２つのｐ型電界効果トランジスタ（ＰＦＥＴ）４５、４７および単一のＮＦＥＴ４９を含む。
【0045】
入力パルス１６がアレイ内に入る場合、電流は、要素５０および要素６０の左の足から、抵抗性メモリ３０、３２を通って要素４０の右の足へ流れる。次いで、電流は、１／Ｎ増幅されて要素４０の左の足にミラーされる。これらの挙動は、有利なことに、各行および列で発生する。ミラーされた電流は、左端のラインで収集され、収集された電流が要素４４の左の足から供給される。その後、収集された電流は、要素４４の右の足にもミラーされ、次いで有利なことに、各列Ｎの積分コンデンサ５８、６８からコピーされ、放電される。結果として、ミラー比がＮ：１である電流ミラー４０、４４が各行に設けられ、Ｎは、演算シナプス・セルについての列の数である。ミラー電流は、有利なことに、基準シナプス・セルを必要とすることなく、合計され、各列上の積分コンデンサ５８、６８にミラーされて、ＭＡＣ結果をシフトする。
【0046】
要素５０、６０は、２つの電流ミラーおよび１つの積分コンデンサを含む電流積分器である。電流積分器５０は、２つのＰＦＥＴ５２、５４および単一のＮＦＥＴ５６、ならびに積分コンデンサ５８を含む。同様に、積分器６０は、２つのＰＦＥＴ６２、６４および単一のＮＦＥＴ６６、ならびに積分コンデンサ６８を含む。
【0047】
ＮＦＥＴ電流ミラーは、足を１つだけ有する。対になった共通の感知足が、要素４４の右足に存在する。要素５０、６０は、「ニューロン回路」とも呼ばれ得る。積分コンデンサ５８、６８上の電圧は、通常アナログデジタル・コンバータ（ＡＤＣ）によってデジタル・ビットに変換され、それによって、接続されたシステムは、出力データをデジタル・データとして使用し得る。
【0048】
図４は、本発明の実施形態による、電流ミラーがトランジスタと演算増幅器との組み合わせを含む、各行において電流ミラーを含むシナプス・アレイ・セルの別の実施形態である。
【0049】
シナプス・アレイ・セルは、ビットライン１２および複数のワードライン１４、ならびに行内の各セル要素から電流を集める複数のリターン・ライン１１を含む。第１の行は、複数の抵抗性メモリ素子を含む。例示のために、第１の抵抗性メモリ３０および第２の抵抗性メモリ３２が示されている。電流ミラー７０は、第１の行に有利に設けられる。電流ミラー７０は、第１の抵抗性メモリ３０および第２の抵抗性メモリ３２と直列で接続される。入力パルス１６は、抵抗性メモリ素子の第１の行に印加される。
【0050】
電流ミラー７０は、２つのｎ型電界効果トランジスタ（ＮＦＥＴ）７１、７２および演算増幅器、即ちオペアンプ７３を含む。
【0051】
第２の行は、複数の電流積分器を含む。例示のために、第１の電流積分器８０および第２の積分器８６が示されている。電流ミラー７４が、第２の行に有利に設けられる。電流ミラー７４は、第１の電流積分器８０および第２の電流積分器８６と直列で接続される。
【0052】
電流ミラー７４は、２つのＰＦＥＴ７５、７６、単一のＮＦＥＴ７８、および２つのオペアンプ７７、７９を含む。
【0053】
入力パルス１６がアレイ内に入る場合、電流は、要素８０および要素８６の左の足から、抵抗性メモリ３０、３２を通って要素７０の右の足へ流れる。次いで、電流は、有利なことに、１／Ｎ増幅されて要素７０の左の足にミラーされる。これらの挙動は、有利なことに、各行および列で発生する。ミラーされた電流は、左端のラインで収集され、収集された電流が要素７４の左の足から供給される。その後、収集された電流は、要素７４の右の足にもミラーされ、次いで有利なことに、各列Ｎの積分コンデンサ８５、９２からコピーされ、放電される。
【0054】
要素８０、８６は、２つの電流ミラーおよび１つの積分コンデンサを含む電流積分器である。電流積分器８０は、２つのＰＦＥＴ８１、８２および単一のＮＦＥＴ８４、ならびに積分コンデンサ８５を含む。電流積分器８０は、オペアンプ８３をさらに含む。同様に、積分器８６は、２つのＰＦＥＴ８７、８８および単一のＮＦＥＴ９０、ならびに積分コンデンサ９２を含む。電流積分器８６は、オペアンプ８９をさらに含む。
【0055】
ＮＦＥＴ電流ミラーは、足を１つだけ有する。対になった共通の感知足が、要素７４の右足に存在する。要素８０、８６は、「ニューロン回路」とも呼ばれ得る。積分コンデンサ８５、９２上の電圧は、通常アナログデジタル・コンバータ（ＡＤＣ）によってデジタル・ビットに変換され、それによって、接続されたシステムは、出力データをデジタル・データとして使用し得る。
【0056】
【0057】
図５は、本発明の実施形態による、積和（ＭＡＣ）演算を加速するための電流ミラーを有利に採用する方法のブロック／フロー図である。
【0058】
ブロック９６において、シナプス・アレイ・セルがアレイの行および列に割り当てられるように回路によって複数のシナプス・アレイ・セルを接続し、シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、行がそれぞれシナプス・アレイ・セルの各入力端に接続され、列がそれぞれシナプス・アレイ・セルの各出力端に接続され、アレイの列に整列されたシナプス・アレイ・セルが、演算列アレイとして定義される。
【0059】
ブロック９８において、電流ミラーのアレイを採用し、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、シナプス・セルの列の数であり、ミラーされた電流の全てに対応する重みが、学習フェーズの間に有利に更新されるシナプス・セルの全ての平均重みに設定されるように構成されて、各行にそれぞれ接続される。
【0060】
図６は、本発明の実施形態による、電子ニューロンおよび軸索を相互接続する電子シナプスのクロスバーを含む、例示的ニューロモーフィックおよびシナプトロニック・ネットワークである。
【0061】
例としてのタイル回路１００は、本発明の実施形態によるクロスバー１１２を有する。一実施例では、回路全体が、約１０ｎｍ～５００ｎｍの範囲のピッチを有し得る「超高密度クロスバー・アレイ」を含み得る。しかしながら、当業者は、より小さなピッチおよびより大きなピッチも同様に考慮し得る。ニューロモーフィックおよびシナプトロニック回路１００は、ニューロン１１４、１１６、１１８、および１２０を含む複数のデジタル・ニューロン１１１を相互接続するクロスバー１１２を含む。これらのニューロン１１１は、本明細書で「電子ニューロン」とも呼ばれる。例示のために、例としての回路１００は、２つの対のニューロン（例えば、Ｎ１およびＮ３）の間に対称的な接続を提供する。しかしながら、本発明の実施形態は、そのようなニューロンの対称的な接続で有用であるだけでなく、ニューロンの非対称の接続でも有用である（ニューロンＮ１およびＮ３が同一接続で接続される必要はない）。タイル内のクロスバーは、シナプス対ニューロンの適当な比率に適応し、ゆえに四角である必要はない。
【0062】
例としての回路１００において、ニューロン１１１は、樹状突起１２６および１２８などの樹状突起パス／ワイヤ（樹状突起）１１３を介してクロスバー１１２に接続される。ニューロン１１１はまた、軸索１３４および１３６などの軸索パス／ワイヤ（軸索）１１５を介してクロスバー１１２に接続される。ニューロン１１４および１１６は、樹状突起ニューロンであり、ニューロン１１８および１２０は、軸索１１３と接続される軸索ニューロンである。具体的には、ニューロン１１４および１１６は、樹状突起（例えばビットライン）１２６および１２８にそれぞれ接続される出力１２２および１２４と共に示される。軸索ニューロン１１８および１２０は、軸索（例えばワードラインまたはアクセスライン）１３４および１３６にそれぞれ接続される出力１３０および１３２と共に示される。
【0063】
ニューロン１１４、１１６、１１８、および１２０のいずれかが発火すると、それらは、それらの軸索接続およびそれらの樹状突起接続へパルスを送出する。各シナプスは、ニューロンの軸索と別のニューロン上の樹状突起との間に接点を与え、シナプスを基準として、２つのニューロンは、それぞれプレシナプスおよびポストシナプスと呼ばれる。
【0064】
樹状突起１２６、１２８と軸索１３４、１３６との間の各接続は、デジタル・シナプス・デバイス１３１（シナプス）を通して行われる。シナプス・デバイスが位置する接合点は、本明細書で「クロスポイント接合点」と呼ばれ得る。概して、本発明の実施形態によれば、ニューロン１１４および１１６は、それらが軸索入力接続（図示せず）から受信する入力が閾値を超えることに応答して、「発火」（パルスを送信）する。
【0065】
シナプス１３１は、抵抗性メモリ３０、３２を含み得る。シナプス１３１は、図３の電流積分器５０、６０または図４の電流積分器８０、８６を含み得る。シナプス１３１は、本明細書で説明される任意のタイプの電流ミラーをさらに含み得る。よって、当業者は、回路１００のシナプス１３１に有利に組み込まれ、または埋め込まれている図２～図４の回路素子の全てを考慮し得る。
【0066】
ニューロン１１８および１２０は、それらが外部入力接続（図示せず）から、通常は他のニューロンから受信する入力が閾値を超えることに応答して、「発火」（パルスを送信）する。一実施形態では、ニューロン１１４および１１６が発火すると、それらは、減衰するポストシナプス・スパイクタイミング依存可塑性（ＳＴＤＰ）（ポストＳＴＤＰ）変数を維持する。例えば、一実施形態では、減衰期間は、５０μｓ（１０００倍速い動作速度に対応する、実際の生体システムよりも１０００倍短い）であり得る。ポストＳＴＤＰ変数は、関連するニューロンの最後の発火以来の時間を符号化することによって、ＳＴＤＰを達成するために採用される。そのようなＳＴＤＰは、本文脈では増加するシナプス・コンダクタンスとして定義される長期増強または「増強」を制御するために使用される。ニューロン１１８、１２０が発火すると、それらは、ニューロン１１４および１１６と類似の様式で減衰するプレＳＴＤＰ（プレシナプスＳＴＤＰ）変数を維持する。
【0067】
プレＳＴＤＰおよびポストＳＴＤＰ変数は、例えば、指数関数、線形関数、多項式関数、または二次関数に従って減衰し得る。本発明の別の実施形態では、変数は、経時的に減少する代わりに増加し得る。任意のイベントにおいて、この変数は、関連するニューロンの最後の発火以来の時間を符号化することによって、ＳＴＤＰを達成するために使用され得る。ＳＴＤＰは、本文脈では減少するシナプス・コンダクタンスとして定義される長期減衰または「減衰」を制御するために使用される。プレＳＴＤＰおよびポストＳＴＤＰ変数の役割は逆にされて、プレＳＴＤＰが増強を実施し、ポストＳＴＤＰが減衰を実施し得る。
【0068】
外部双方向通信環境は、感覚入力を供給し、モータ出力を消費し得る。相補型金属酸化膜半導体（ＣＭＯＳ）論理ゲートを用いて実施されるデジタル・ニューロン１１１は、スパイク入力を受信し、それらを統合する。一実施形態では、ニューロン１１１は、積分入力が閾値を超えると、スパイクを生成する比較回路を含む。一実施形態では、シナプスが、フラッシュ・メモリ・セルを用いて実施され、各ニューロン１１１は、興奮性もしくは阻害性ニューロン（または両方）であってもよい。各ニューロン軸索および樹状突起についての各学習規則は、以下で説明されるように再構成可能である。これは、クロスバー・メモリ・アレイへの転移性アクセスを仮定する。スパイクするニューロンが、一度に１つ選択されて、対応する軸索にスパイク・イベントを送信し、軸索は、コア上または多くのコアを有するより大きなシステムのどこかに存在し得る。
【0069】
本明細書で用いられる電子ニューロンという用語は、生体ニューロンをシミュレートするように構成されるアーキテクチャを表す。電子ニューロンは、生体脳のニューロンと大まかには機能的に同等である処理要素間の接続を生成する。したがって、本発明の実施形態による電子ニューロンを含むニューロモーフィックおよびシナプトロニック・システムは、生体ニューロンをモデルにする様々な電子回路を含み得るが、それらは、多くの有用な実施形態において生体の対応物よりも速い時間スケール（例えば、１０００倍）で動作し得る。さらに、本発明の実施形態による電子ニューロンを含むニューロモーフィックおよびシナプトロニック・システムは、生体ニューロンをモデルにする様々な処理要素（コンピュータ・シミュレーションを含む）を含み得る。本発明のある例示的実施形態は、電子回路を含む電子ニューロンを用いて本明細書で説明されるが、本発明は電子回路に限定されない。本発明の実施形態によるニューロモーフィックおよびシナプトロニック・システムは、回路を含むニューロモーフィックおよびシナプトロニック・アーキテクチャとして、および加えてコンピュータ・シミュレーションとして実施され得る。実際に、本発明の実施形態は、完全なハードウェア実施形態、完全なソフトウェア実施形態、またはハードウェアおよびソフトウェア要素の両方を含む実施形態の形態をとり得る。
【0070】
図７は、本発明の実施形態による、コンピューティング・デバイスと、ユニット・セルまたはシナプス重みあるいはその両方を採用することが可能なニューロモーフィック・チップとを含む、コンピューティング・システムのコンポーネントのブロック図である。
【0071】
図７は、コンピューティング・デバイス２０５を含むシステム２００のコンポーネントのブロック図を示す。図７は、単に１つの実施態様の例示を提供するだけであり、異なる実施形態が実施され得る環境に関していかなる限定も示唆しないと理解されたい。図示された環境に対して多くの改変が行われ得る。
【0072】
コンピューティング・デバイス２０５は、通信ファブリック２０２を含み、通信ファブリック２０２は、コンピュータ・プロセッサ２０４、メモリ２０６、持続的記憶装置２０８、通信ユニット２１０、および入力／出力（Ｉ／Ｏ）インターフェース２１２の間に通信を提供する。通信ファブリック２０２は、プロセッサ（マイクロプロセッサ、通信およびネットワーク・プロセッサなど）、システム・メモリ、周辺デバイス、ならびにシステム内の任意の他のハードウェア・コンポーネント間でデータを渡し、または情報を制御し、あるいはその両方を行うように設計された任意のアーキテクチャで実施され得る。例えば、通信ファブリック２０２は、１つまたは複数のバスで実施され得る。
【0073】
メモリ２０６、キャッシュ・メモリ２１６、および持続的記憶装置２０８は、コンピュータ可読記憶媒体である。本実施形態では、メモリ２０６は、ランダム・アクセス・メモリ（ＲＡＭ）２１４を含む。別の実施形態では、メモリ２０６は、フラッシュ・メモリであってもよい。概して、メモリ２０６は、任意の適当な揮発性または不揮発性コンピュータ可読記憶媒体を含み得る。
【0074】
本発明のいくつかの実施形態では、深層学習プログラム２２５は、コンピューティング・デバイス２０５のコンポーネントとしてニューロモーフィック・チップ２２２によって含まれ、動作される。他の実施形態では、深層学習プログラム２５５は、メモリ２０６の１つまたは複数のメモリを介した、それぞれのコンピュータ・プロセッサ２０４のうちの１つまたは複数と併せたニューロモーフィック・チップ２２２による実行のために、持続的記憶装置２０８に記憶される。本実施形態では、持続的記憶装置２０８は、磁気ハード・ディスク・ドライブを含む。磁気ハード・ディスク・ドライブの代替として、または加えて、持続的記憶装置２０８は、ソリッド・ステート・ハード・ドライブ、半導体記憶デバイス、読み取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭ）、フラッシュ・メモリ、またはプログラム命令もしくはデジタル情報を記憶することが可能な任意の他のコンピュータ可読記憶媒体を含み得る。
【0075】
持続的記憶装置２０８によって使用される媒体は、また、リムーバブルであってもよい。例えば、リムーバブル・ハード・ドライブは、持続的記憶装置２０８のために用いられてもよい。他の実施例は、持続的記憶装置２０８の一部でもある別のコンピュータ可読記憶媒体上への転送のために、ドライブ内に挿入される光学および磁気ディスク、サム・ドライブ、ならびにスマート・カードを含む。
【0076】
これらの実施例において、通信ユニット２１０は、分散型データ処理環境のリソースを含む、他のデータ処理システムまたはデバイスとの通信を提供する。これらの実施例では、通信ユニット２１０は、１つまたは複数のネットワーク・インターフェース・カードを含む。通信ユニット２１０は、物理的通信リンクおよび無線通信リンクのいずれかまたは両方の使用を通して通信を提供し得る。深層学習プログラム２２５は、通信ユニット２１０を通して持続的記憶装置２０８にダウンロードされ得る。
【0077】
Ｉ／Ｏインターフェース２１２は、コンピューティング・システム２００に接続され得る他のデバイスとのデータの入力および出力を可能にする。例えば、Ｉ／Ｏインターフェース２１２は、キーボード、キーパッド、タッチ・スクリーン、または何らかの他の適当な入力デバイス、あるいはそれらの組み合わせなどの外部デバイス２１８への接続を提供し得る。外部デバイス２１８は、例えば、サム・ドライブ、ポータブル光学または磁気ディスク、およびメモリ・カードなどの、ポータブル・コンピュータ可読記憶媒体も含み得る。
【0078】
ディスプレイ２２０は、ユーザにデータを表示するための機構を提供し、例えば、コンピュータ・モニタであってもよい。
【0079】
図８は、本発明の実施形態による、例示的なクラウド・コンピューティング環境のブロック／フロー図である。
【0080】
本発明は、クラウド・コンピューティングについての詳細な説明を含むが、本明細書に列挙する教示の実施態様は、クラウド・コンピューティング環境に限定されないと理解されたい。むしろ、本発明の実施形態は、現在既知の、または後に開発される任意の他のタイプのコンピューティング環境と併せて実施されることが可能である。
【0081】
クラウド・コンピューティングは、最小の管理労力またはサービス・プロバイダとの対話で迅速に供給され、リリースされ得る、構成可能なコンピューティング・リソース（例えば、ネットワーク、ネットワーク帯域幅、サーバ、処理、メモリ、ストレージ、アプリケーション、仮想機械、およびサービス）の共有プールへの便利なオンデマンド・ネットワーク・アクセスを可能にするためのサービス配信のモデルである。このクラウド・モデルは、少なくとも５つの特性、少なくとも３つのサービス・モデル、および少なくとも４つの展開モデルを含み得る。
【0082】
特性は、以下の通りである。
【0083】
オンデマンド・セルフサービス：クラウド消費者は、サービス・プロバイダと人との対話を必要とすることなく、必要に応じて自動的に、サーバ時間およびネットワーク・ストレージなどのコンピューティング・ケイパビリティを一方的に供給し得る。
【0084】
幅広いネットワーク・アクセス：ケイパビリティは、ネットワーク上で利用可能であり、異種シン・クライアントまたはシック・クライアント・プラットフォーム（例えば、携帯電話、ラップトップ、およびＰＤＡ）による使用を促進する標準的なメカニズムを通してアクセスされる。
【0085】
リソースの共用：プロバイダのコンピューティング・リソースが、マルチテナント型モデルを使用して複数の消費者にサービスするためにプールされ、異なる物理リソースおよび仮想リソースが要求に従って動的に割り当ておよび再割り当てされる。消費者が、概して、提供されるリソースの正確な場所に対する制御または知識を有しないが、より高い抽象レベル（例えば、国、州、またはデータセンタ）において場所を指定することが可能であり得るという点において、位置独立の意味がある。
【0086】
スピーディな拡張性：ケイパビリティは、場合によっては自動的に、即座にスケール・アウトするようにスピーディかつ弾力的に供給され、即座にスケール・インするようにスピーディに解放され得る。消費者に対しては、供給に利用可能なケイパビリティが、多くの場合無制限であるように見え、いつでも任意の量で購入可能である。
【0087】
サービスが計測可能であること：クラウド・システムは、サービスのタイプ（例えば、ストレージ、処理、帯域幅、アクティブ・ユーザ・アカウント）に適したある抽象レベルにおいて計測ケイパビリティを活用することによって、リソース使用を自動的に制御し、最適化する。リソース使用量は、モニタリングされ、制御され、報告されて、利用サービスのプロバイダおよび消費者の両方に透明性をもたらし得る。
【0088】
サービス・モデルは、以下の通りである。
【0089】
サービスとしてのソフトウェア（ＳａａＳ）：消費者に提供されるケイパビリティは、クラウド・インフラ上で実行中のプロバイダのアプリケーションを使用することである。アプリケーションは、ウェブ・ブラウザなどのシン・クライアント・インターフェース（例えば、ウェブ・ベースの電子メール）を通して、様々なクライアント・デバイスからアクセス可能である。消費者は、限定されたユーザ固有アプリケーションの構成設定は例外である可能性があるが、ネットワーク、サーバ、オペレーティング・システム、ストレージ、または個々のアプリケーション・ケイパビリティでさえも含む、基礎的なクラウド・インフラを管理または制御しない。
【0090】
サービスとしてのプラットフォーム（ＰａａＳ）：消費者に提供されるケイパビリティは、プロバイダによってサポートされるプログラミング言語およびツールを使用して作成された、消費者が作成したアプリケーションまたは消費者が取得したアプリケーションを、クラウド・インフラ上に展開することである。消費者は、ネットワーク、サーバ、オペレーティング・システム、またはストレージを含む基礎的なクラウド・インフラを管理または制御しないが、展開されたアプリケーション、および、可能な限りアプリケーション・ホスティング環境構成に対して制御を行う。
【0091】
サービスとしてのインフラ（ＩａａＳ）：消費者に提供されるケイパビリティは、処理、ストレージ、ネットワーク、ならびに消費者がオペレーティング・システムおよびアプリケーションを含み得る任意のソフトウェアを展開および実行することが可能な、他の基本コンピューティング・リソースを供給することである。消費者は、基礎となるクラウド・インフラを管理または制御しないが、オペレーティング・システム、ストレージ、展開されたアプリケーションに対して制御を行い、かつ可能な限り選択ネットワーキング・コンポーネント（例えば、ホスト・ファイアウォール）の限定的な制御を行う。
【0092】
展開モデルは、以下の通りである。
【0093】
プライベート・クラウド：クラウド・インフラは、組織のためだけに動作される。クラウド・インフラは、その組織または第三者によって管理され、構内または構外に存在し得る。
【0094】
コミュニティ・クラウド：クラウド・インフラは、複数の組織によって共有され、共有の関心事（例えば、任務、セキュリティ要件、ポリシー、およびコンプライアンスの考慮事項）を有する特定のコミュニティをサポートする。クラウド・インフラは、その組織または第三者によって管理され、構内または構外に存在し得る。
【0095】
パブリック・クラウド：クラウド・インフラは、一般公衆または大きな業界団体に利用可能とされ、クラウド・サービスを販売する組織によって所有される。
【0096】
ハイブリッド・クラウド：クラウド・インフラは、一意なエンティティのままであるが、データおよびアプリケーション・ポータビリティを可能にする標準化技術または独自技術（例えば、クラウド間のロード・バランシングのためのクラウド・バースティング）によって結合された、２つ以上のクラウド（プライベート、コミュニティ、またはパブリック）の合成物である。
【0097】
クラウド・コンピューティング環境は、無国籍、低結合、モジュール性、および意味相互運用性を中心としたサービス指向型である。クラウド・コンピューティングの中心は、相互接続されたノードのネットワークを含むインフラである。
【0098】
ここで図８を参照すると、本発明のユース・ケースを可能にするための例示的なクラウド・コンピューティング環境３５０が示されている。図示するように、クラウド・コンピューティング環境３５０は、例えば、携帯情報端末（ＰＤＡ）もしくは携帯電話３５４Ａ、デスクトップ・コンピュータ３５４Ｂ、ラップトップ・コンピュータ３５４Ｃ、または自動車コンピュータ・システム３５４Ｎ、あるいはそれらの組み合わせなどの、クラウド消費者によって使用されるローカル・コンピューティング・デバイスが通信し得る、１つまたは複数のクラウド・コンピューティング・ノード３１０を含む。ノード３１０は、互いに通信し得る。それらは、上述のようなプライベート・クラウド、コミュニティ・クラウド、パブリック・クラウド、もしくはハイブリッド・クラウド、またはそれらの組み合わせなどの、１つまたは複数のネットワーク内で物理的または仮想的にグループ化され得る（図示せず）。これによって、クラウド・コンピューティング環境３５０が、インフラ、プラットフォーム、またはソフトウェア、あるいはそれらの組み合わせを、クラウド消費者がローカル・コンピューティング・デバイス上でリソースを維持する必要がないサービスとして提案することが可能となる。図８に示されるコンピューティング・デバイス３５４Ａ～Ｎのタイプは、単なる例示であるように意図され、コンピューティング・ノード３１０およびクラウド・コンピューティング環境３５０は、任意のタイプのネットワークまたはネットワーク・アドレス可能な接続あるいはその両方を経て（例えば、ウェブ・ブラウザを用いて）、任意のタイプのコンピュータ化デバイスと通信し得ると理解されたい。
【0099】
図９は、本発明の実施形態による、例示的な抽象モデル層の概略図である。図９に示されるコンポーネント、層、および機能は、単なる例示であるように意図され、本発明の実施形態は、それらに限定されないと、予め理解されたい。図示されるように、以下の層および対応する機能が提供される。
【0100】
ハードウェアおよびソフトウェア層４６０は、ハードウェアおよびソフトウェア・コンポーネントを含む。ハードウェア・コンポーネントの例は、メインフレーム４６１、ＲＩＳＣ（Reduced Instruction Set Computer）アーキテクチャ・ベース・サーバ４６２、サーバ４６３、ブレード・サーバ４６４、記憶デバイス４６５、ならびにネットワークおよびネットワーキング・コンポーネント４６６を含む。いくつかの実施形態では、ソフトウェア・コンポーネントは、ネットワーク・アプリケーション・サーバ・ソフトウェア４６７およびデータベース・ソフトウェア４６８を含む。
【0101】
仮想化層４７０は、仮想エンティティの以下の例、仮想サーバ４７１、仮想ストレージ４７２、仮想プライベート・ネットワークを含む仮想ネットワーク４７３、仮想アプリケーションおよびオペレーティング・システム４７４、ならびに仮想クライアント４７５が提供され得る、抽象層を提供する。
【0102】
一実施例では、管理層４８０は、後述する機能を提供し得る。リソース供給４８１は、クラウド・コンピューティング環境内でタスクを実行するために利用される、コンピューティング・リソースおよび他のリソースの動的な調達を提供する。測定および価格設定４８２は、リソースが、クラウド・コンピューティング環境内で利用され、これらのリソースの消費に対して課金または請求されるときに、コスト追跡を提供する。一実施例では、これらのリソースは、アプリケーション・ソフトウェア・ライセンスを含み得る。セキュリティは、データおよび他のリソースについての保護だけでなく、クラウド消費者およびタスクのための本人確認を提供する。ユーザ・ポータル４８３は、消費者およびシステム管理者にクラウド・コンピューティング環境へのアクセスを提供する。サービス・レベル管理４８４は、要求されるサービス・レベルが満たされるように、クラウド・コンピューティング・リソース割り当ておよび管理を提供する。サービス水準合意（ＳＬＡ）計画および遂行４８５は、ＳＬＡに従って将来の要件が予期されるクラウド・コンピューティング・リソースの事前配置および調達を提供する。
【0103】
ワークロード層４９０は、クラウド・コンピューティング環境が利用され得る機能性の実施例を提供する。この層から提供され得るワークロードおよび機能の例は、マッピングおよびナビゲーション４４１、ソフトウェア開発およびライフサイクル管理４９２、仮想クラスルーム教育配信４９３、データ解析処理４９４、トランザクション処理４９５、ならびにシナプス重みのための単一デバイス４９６を含む。
【0104】
図１０は、本発明の実施形態による、ＭＡＣ演算を加速するための電流ミラーを採用する実際の用途を示す。
【0105】
人工知能（ＡＩ）アクセラレータ・チップ５０１は、ロボティクス５１０、産業用途５１２、モバイルまたはモノのインターネット（ＩｏＴ）５１４、パーソナル・コンピューティング５１６、家庭用電気製品５１８、サーバ・データ・センタ５２０、物理化学用途５２２、ヘルスケア用途５２４、および金融用途５２６を含むが、これらに限定されない、多岐にわたる実際の用途で使用され得る。ＡＩアクセラレータ・チップ５０１は、説明される電流ミラーおよび電流積分器を含む図２～図４における回路を採用し得る。
【0106】
例えば、ロボティック・プロセス・オートメーション、即ちＲＰＡ５１０は、組織がタスクを自動化し、プロセスを合理化し、従業員の生産性を向上させ、最終的に満足のいくカスタマ・エクスペリエンスをもたらすことを可能にする。ＲＰＡ５１０の使用を通して、ロボットは、大量の反復的なタスクを実行して、より価値の高い活動に取り組むために会社のリソースを解放することができる。ＲＰＡロボット５１０は、手動の反復的タスクを実行する人をエミュレートして、定義済みのルールのセットに基づいて決定を行い、既存のアプリケーションと一体化する。コンプライアンスを維持し、誤差を減少させ、カスタマ・エクスペリエンスおよび従業員の雇用を向上させつつ、この全てを行う。図２～図４の回路を採用するＡＩアクセラレータ・チップ５１０は、ＲＰＡ５１０を拡張し得る。
【0107】
図１１は、本発明の実施形態による、モノのインターネット（ＩｏＴ）システム／デバイス／インフラストラクチャでＭＡＣ演算を加速するための電流ミラーを有利に採用する方法のブロック／フロー図である。
【0108】
本発明のいくつかの実施形態によれば、ネットワークは、ＩｏＴ方法論を用いて実施される。例えば、ＡＩアクセラレータ・チップ５０１は、例えば、ウェアラブル、植え込み可能、または摂取可能な電子デバイスおよびモノのインターネット（ＩｏＴ）・センサに組み込まれ得る。ウェアラブル、植え込み可能、または摂取可能なデバイスは、少なくとも健康およびウェルネス・モニタリング・デバイス、ならびにフィットネス・デバイスを含み得る。ウェアラブル、植え込み可能、または摂取可能なデバイスは、少なくとも植え込み可能デバイス、スマート・ウォッチ、ヘッド・マウント・デバイス、セキュリティおよび防止デバイス、ならびにゲーミングおよびライフスタイル・デバイスをさらに含み得る。ＩｏＴセンサは、少なくともホーム・オートメーション用途、自動車用途、ユーザ・インターフェース用途、ライフスタイルまたはエンターテイメントあるいはその両方の用途、都市またはインフラストラクチャあるいはその両方の用途、玩具、ヘルスケア、フィットネス、小売、タグまたはトラッカあるいはその両方、プラットフォームおよびコンポーネントなどに組み込まれ得る。本明細書で説明されるＡＩアクセラレータ・チップ５０１は、任意のタイプの使用もしくは用途または動作のための任意のタイプの電子デバイスに組み込まれ得る。
【0109】
ＩｏＴシステムは、ユーザがシステム内でより深い自動化、分析、および統合を達成することを可能にする。ＩｏＴは、これらの領域およびそれらの精度の及ぶ範囲を改善する。ＩｏＴは、センシング、ネットワーキング、およびロボティクスのための既存技術および先端技術を利用する。ＩｏＴの特徴は、人工知能、接続性、センサ、アクティブ・エンゲージメント、および小型デバイス使用を含む。様々な実施形態では、本発明のＡＩアクセラレータ・チップ５０１は、多様な異なるデバイスまたはシステムあるいはその両方に組み込まれ得る。例えば、ＡＩアクセラレータ・チップ５０１は、ウェアラブルまたはポータブル電子デバイス９０４に組み込まれ得る。ウェアラブル／ポータブル電子デバイス９０４は、スマート衣類９４３などの埋め込み可能デバイス９４０を含み得る。ウェアラブル／ポータブル・デバイス９０４は、スマート・ウォッチ９４２およびスマート・ジュエリー９４５を含み得る。ウェアラブル／ポータブル・デバイス９０４は、フィットネス・モニタリング・デバイス９４４、健康およびウェルネス・モニタリング・デバイス９４６、ヘッド・マウント・デバイス９４８（例えば、スマート・グラス９４９）、セキュリティおよび防止システム９５０、ゲーミングおよびライフスタイル・デバイス９５２、スマート・フォン／タブレット９５４、メディア・プレーヤ９５６、またはコンピュータ／コンピューティング・デバイス９５８、あるいはそれらの組み合わせをさらに含み得る。
【0110】
本発明のＡＩアクセラレータ・チップ５０１は、ホーム・オートメーション９２０、自動車９２２、ユーザ・インターフェース９２４、ライフスタイルもしくはエンターテイメントまたはその両方９２６、都市もしくはインフラストラクチャまたはその両方９２８、小売９１０、タグもしくはトラッカまたはその両方９１２、プラットフォームおよびコンポーネント９１４、玩具９３０、またはヘルスケア９３２、あるいはそれらの組み合わせ、ならびにフィットネス９３４などの、様々な用途のためのモノのインターネット（ＩｏＴ）センサ９０６にさらに組み込まれ得る。ＩｏＴセンサ９０６は、ＡＩアクセラレータ・チップ５０１を採用し得る。当然ながら、当業者は、本明細書で説明されたものに限定されない任意のタイプの用途のための任意のタイプの電子デバイスに、そのようなＡＩアクセラレータ・チップ５０１を組み込むことを考慮し得る。
【0111】
図１２は、本発明の実施形態による、ＭＡＣ演算を加速する電流ミラーに関連するデータ／情報を有利に収集するために使用される例示的なＩｏＴセンサのブロック／フロー図である。
【0112】
ＩｏＴは、センサなしではその特徴を失う。ＩｏＴセンサは、ＩｏＴをデバイスの標準的な受動ネットワークから現実世界の統合可能な能動システムに変換する、定義する器具として機能する。
【0113】
ＩｏＴセンサ９０６は、ＡＩアクセラレータ・チップ５０１を採用して、ネットワーク９０８を介して連続的にかつリアルタイムで、情報またはデータを任意のタイプの分散型システムに送信し得る。例示的なＩｏＴセンサ９０６は、位置／存在／近接センサ１００２、運動／速度センサ１００４、加速度／傾きセンサ１００７などの変位センサ１００６、温度センサ１００８、湿度／水分センサ１０１０、および流量センサ１０１１、音響／音／振動センサ１０１２、化学／ガス・センサ１０１４、力／荷重／トルク／歪み／圧力センサ１０１６、または電気／磁気センサ１０１８、あるいはそれらの組み合わせを含み得るが、これらに限定されない。当業者は、そのようなセンサの任意の組み合わせを用いて、さらなる処理のために分散型システムのデータ／情報を収集することを考慮し得る。当業者は、磁力計、ジャイロスコープ、画像センサ、光センサ、無線周波数識別（ＲＦＩＤ）センサ、またはマイクロ流量センサ、あるいはそれらの組み合わせなどであるがこれらに限定されない、他のタイプのＩｏＴセンサを用いることを考慮し得る。ＩｏＴセンサは、エネルギー・モジュール、電力管理モジュール、ＲＦモジュール、および感知モジュールも含み得る。ＲＦモジュールは、それらの信号処理、ＷｉＦｉ、ＺｉｇＢｅｅ（Ｒ）、Ｂｌｕｅｔｏｏｔｈ（Ｒ）、無線送受信機、デュプレクサなどを通して通信を管理する。
【0114】
本発明は、システム、方法、またはコンピュータ・プログラム製品、あるいはそれらの組み合わせであってもよい。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令をその上に有するコンピュータ可読記憶媒体を含み得る。
【0115】
コンピュータ可読記憶媒体は、命令実行デバイスによる使用のための命令を保持し、記憶し得る有形デバイスであり得る。コンピュータ可読記憶媒体は、例えば、電子記憶デバイス、磁気記憶デバイス、光学記憶デバイス、電磁気記憶デバイス、半導体記憶デバイス、または前述したものの任意の適当な組み合わせであってもよいが、これらに限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的リストは、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭまたはＦｌａｓｈメモリ）、静的ランダム・アクセス・メモリ（ＳＲＡＭ）、ポータブル・コンパクト・ディスク読み取り専用メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチカードまたは命令をその上に記録させる溝内の隆起構造などの機械的に符号化されたデバイス、および前述したものの任意の適当な組み合わせを含む。本明細書で用いられるコンピュータ可読記憶媒体は、電波もしくは他の自由伝播する電磁波、導波管もしくは他の送信媒体を通って伝播する電磁波（例えば、光ファイバ・ケーブルを通過する光パルス）、または電線を通って送信される電気信号などの、一過性信号自体であると解釈されるべきではない。
【0116】
本明細書で説明されるコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスに、あるいはネットワーク、例えば、インターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、もしくはワイヤレス・ネットワーク、またはそれらの組み合わせを介して外部コンピュータまたは外部記憶デバイスに、ダウンロードされ得る。ネットワークは、銅伝送ケーブル、光伝送ファイバ、ワイヤレス伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはそれらの組み合わせを含み得る。各コンピューティング／処理デバイス内のネットワーク・アダプタ・カードまたはネットワーク・インターフェースは、コンピュータ可読プログラム命令をネットワークから受信し、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体の記憶用にコンピュータ可読プログラム命令を転送する。
【0117】
本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、またはＳｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語もしくは類似のプログラミング言語などの従来の手続き型プログラミング言語を含む、１つもしくは複数のプログラミング言語の任意の組み合わせで書かれたソース・コードもしくはオブジェクト・コードのいずれかであってもよい。コンピュータ可読プログラム命令は、ユーザのコンピュータ上で完全に、ユーザのコンピュータ上で部分的に、スタンドアロン・ソフトウェア・パッケージとして、ユーザのコンピュータ上で部分的にかつリモート・コンピュータ上で部分的に、またはリモート・コンピュータもしくはサーバ上で完全に、実行してもよい。後者のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）もしくはワイド・エリア・ネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを通して、ユーザのコンピュータに接続されてもよく、または、接続は、（例えば、インターネット・サービス・プロバイダを使用してインターネットを通して）外部コンピュータに対して行われてもよい。いくつかの実施形態では、例えば、プログラマブル・ロジック回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路は、本発明の態様を実行するために、コンピュータ可読プログラム命令の状態情報を利用して電子回路を個別化することによって、コンピュータ可読プログラム命令を実行し得る。
【0118】
本発明の態様は、発明の実施形態による、方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照して、本明細書において説明される。フローチャート図またはブロック図あるいはその両方の各ブロック、およびフローチャート図またはブロック図あるいはその両方のブロックの組み合わせが、コンピュータ可読プログラム命令によって実施され得ると理解されたい。
【0119】
コンピュータまたは他のプログラマブル・データ処理装置のプロセッサによって実行する命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックあるいはモジュールにおいて指定される機能／動作を実施する手段を生成するように、これらのコンピュータ可読プログラム命令は、汎用コンピュータ、専用コンピュータ、または機械を製造するための他のプログラマブル・データ処理装置の少なくとも１つのプロセッサに提供されてもよい。コンピュータ可読記憶媒体に記憶される命令を有するコンピュータ可読記憶媒体が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックあるいはモジュールにおいて指定される機能／動作の態様を実施する命令を含む製品を含むように、これらのコンピュータ可読プログラム命令は、また、コンピュータ、プログラマブル・データ処理装置、または他のデバイス、あるいはそれらの組み合わせに特定のやり方で機能するように指示し得る、コンピュータ可読記憶媒体に記憶され得る。
【0120】
コンピュータ、他のプログラマブル装置、または他のデバイス上で実行する命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックあるいはモジュールにおいて指定される機能／動作を実施するように、コンピュータ可読プログラム命令は、また、コンピュータ、他のプログラマブル装置、または他のデバイス上で一連の動作ブロック／ステップを実行させてコンピュータ実施プロセスを作り出すために、コンピュータ、他のプログラマブル・データ処理装置、または他のデバイス上にロードされ得る。
【0121】
図面中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の考えられる実施態様のアーキテクチャ、機能性、および動作を示している。この点に関して、フローチャートまたはブロック図の各ブロックは、指定された論理機能を実施するための１つまたは複数の実行可能命令を含む、モジュール、セグメント、または命令の一部を表し得る。いくつかの代替的実施態様において、ブロック内に記載された機能は、図面中に記載された順序以外で発生してもよい。例えば、連続して示される２つのブロックが、実際には、実質的に同時に実行されてもよく、または、ブロックが、関係する機能性次第で逆の順序で実行されることがあってもよい。ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方におけるブロックの組み合わせが、指定された機能もしくは動作を実行し、または専用ハードウェアおよびコンピュータ命令の組み合わせを実行する専用ハードウェア・ベース・システムによって実施され得ることにも留意されたい。
【0122】
本原理の「一実施形態」または「実施形態」への明細書内の参照、およびそれらの他の変形は、実施形態に関連して説明される特定の特徴、構造、特性などが、本原理の少なくとも１つの実施形態に含まれることを意味する。したがって、明細書全体を通して様々な場所に現れる、「一実施形態では」または「実施形態では」という句および任意の他の変形の出現は、必ずしも全てが同一の実施形態を指すものではない。
【0123】
以下の「／」、「および／または」、および「のうちの少なくとも１つ」のいずれかの使用は、例えば、「Ａ／Ｂ」、「Ａおよび／またはＢ」、および「ＡおよびＢのうちの少なくとも１つ」の場合、最初に列挙された選択肢（Ａ）のみの選択、または２番目に列挙された選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を包含するように意図されると、理解されたい。さらなる例として、「Ａ、Ｂ、および／またはＣ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」の場合、このような表現法は、最初に列挙された選択肢（Ａ）のみの選択、または２番目に列挙された選択肢（Ｂ）のみの選択、または３番目に列挙された選択肢（Ｃ）のみの選択、または最初と２番目に列挙された選択肢（ＡおよびＢ）のみの選択、または最初と３番目に列挙された選択肢（ＡおよびＣ）のみの選択、または２番目と３番目に列挙された選択肢（ＢおよびＣ）のみの選択、または３つの選択肢全て（ＡおよびＢおよびＣ）の選択を包含するように意図される。これは、当技術分野および関連技術分野の当業者に容易に明らかなように、多くの項目が列挙されたときについても拡張され得る。
【0124】
単一デバイス・シナプス要素のためのスケーラブルかつ即時のバイアス方式の好適な実施形態について説明されたが（例示であり限定ではないように意図される）、上記教示に照らして修正および変形が当業者により行われ得ることに留意されたい。したがって、添付された特許請求の範囲により概説される発明の範囲内にある、説明された特定の実施形態において変更が行われ得ると、理解されたい。このように、特許法により要求される詳細および特異性と共に本発明の態様について説明したが、特許証によって保護される、特許請求され所望されるものは、添付の特許請求の範囲において述べられている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【手続補正書】
【提出日】2023-12-12
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ニューロモーフィック・シナプス・アレイであって、シナプス・アレイ・セルがアレイの行および列に割り当てられるように回路によって接続されている、複数の前記シナプス・アレイ・セルであって、前記シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、前記行がそれぞれ前記シナプス・アレイ・セルの各入力端に接続され、前記列がそれぞれ前記シナプス・アレイ・セルの各出力端に接続され、前記アレイの列に整列された前記シナプス・アレイ・セルが、演算列アレイとして定義される、前記複数のシナプス・アレイ・セルと、
電流ミラーのアレイであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、前記シナプス・アレイ・セルの列の数であり、前記電流ミラーの全てに対応する重みが、学習フェーズの間に更新される前記シナプス・アレイ・セルの全ての平均重みに設定されるように前記各行にそれぞれ接続される、前記電流ミラーのアレイと、
を備える、ニューロモーフィック・シナプス・アレイ。
【請求項2】
前記複数のシナプス・アレイ・セルの少なくとも一部が、抵抗性メモリを含む、請求項１に記載のニューロモーフィック・シナプス・アレイ。
【請求項3】
前記複数のシナプス・アレイ・セルの少なくとも一部が、電流積分器を含む、請求項２に記載のニューロモーフィック・シナプス・アレイ。
【請求項4】
前記電流ミラーのアレイが、前記アレイの前記行の１つまたは複数のための異なる電流ミラー構成を含む、請求項２または３に記載のニューロモーフィック・シナプス・アレイ。
【請求項5】
１つの電流ミラー構成が、２つのｎ型電界効果トランジスタ（ＮＦＥＴ）を含む、請求項４に記載のニューロモーフィック・シナプス・アレイ。
【請求項6】
１つの電流ミラー構成が、２つのｐ型電界効果トランジスタ（ＰＦＥＴ）および単一のＮＦＥＴを含む、請求項４に記載のニューロモーフィック・シナプス・アレイ。
【請求項7】
１つの電流ミラー構成が、２つのＮＦＥＴおよび単一の演算増幅器（オペアンプ）を含む、請求項４に記載のニューロモーフィック・シナプス・アレイ。
【請求項8】
１つの電流ミラー構成が、２つのＰＦＥＴ、単一のＮＦＥＴ、および２つのオペアンプを含む、請求項４に記載のニューロモーフィック・シナプス・アレイ。
【請求項9】
前記電流積分器が、前記アレイの前記行の１つまたは複数のための異なる構成を含む、請求項３に記載のニューロモーフィック・シナプス・アレイ。
【請求項10】
１つの電流積分器構成が、２つのＰＦＥＴ、単一のＮＦＥＴ、および積分コンデンサを含む、請求項９に記載のニューロモーフィック・シナプス・アレイ。
【請求項11】
前記積分コンデンサが、収集されたミラー電流を受信し、前記収集されたミラー電流をコピーし、前記収集されたミラー電流を放電する、請求項１０に記載のニューロモーフィック・シナプス・アレイ。
【請求項12】
１つの電流積分器構成が、２つのＰＦＥＴ、単一のＮＦＥＴ、オペアンプ、および積分コンデンサを含む、請求項９に記載のニューロモーフィック・シナプス・アレイ。
【請求項13】
前記積分コンデンサが、収集されたミラー電流を受信し、前記収集されたミラー電流をコピーし、前記収集されたミラー電流を放電する、請求項１２に記載のニューロモーフィック・シナプス・アレイ。
【請求項14】
前記ニューロモーフィック・シナプス・アレイが、人工ニューラル・ネットワーク・アクセラレータ・チップにおける積和（ＭＡＣ）演算を加速させる、請求項１ないし１３のいずれか１項に記載のニューロモーフィック・シナプス・アレイ。
【請求項15】
コンピュータ実装方法であって、回路によって、シナプス・アレイ・セルがアレイの行および列に割り当てられるように複数の前記シナプス・アレイ・セルを接続することであって、前記シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、前記行がそれぞれ前記シナプス・アレイ・セルの各入力端に接続され、前記列がそれぞれ前記シナプス・アレイ・セルの各出力端に接続され、前記アレイの列に整列された前記シナプス・アレイ・セルが、演算列アレイとして定義される、前記複数のシナプス・アレイ・セルを接続することと、
前記アレイに電流ミラーのアレイを接続することであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、前記シナプス・アレイ・セルの列の数であり、前記電流ミラーの全てに対応する重みが、学習フェーズの間に更新される前記シナプス・アレイ・セルの全ての平均重みに設定されるように前記各行にそれぞれ接続される、前記電流ミラーのアレイを接続することと、
を含む、コンピュータ実装方法。
【請求項16】
前記複数のシナプス・アレイ・セルの少なくとも一部が、抵抗性メモリを含む、請求項１５に記載のコンピュータ実装方法。
【請求項17】
前記複数のシナプス・アレイ・セルの少なくとも一部が、電流積分器を含む、請求項１６に記載のコンピュータ実装方法。
【請求項18】
前記電流ミラーのアレイが、前記アレイの前記行の１つまたは複数のための異なる電流ミラー構成を含む、請求項１６または１７に記載のコンピュータ実装方法。
【請求項19】
１つの電流ミラー構成が、２つのｐ型電界効果トランジスタ（ＰＦＥＴ）および単一のＮＦＥＴを含む、請求項１８に記載のコンピュータ実装方法。
【請求項20】
１つの電流ミラー構成が、２つのＮＦＥＴおよび単一の演算増幅器（オペアンプ）を含む、請求項１８に記載のコンピュータ実装方法。
【請求項21】
１つの電流ミラー構成が、２つのＰＦＥＴ、単一のＮＦＥＴ、および２つのオペアンプを含む、請求項１８に記載のコンピュータ実装方法。
【請求項22】
ニューロモーフィック・シナプス・アレイであって、シナプス・アレイ・セルがアレイの行および列に割り当てられるように回路によって接続されている、複数の前記シナプス・アレイ・セルであって、前記シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、前記行がそれぞれ前記シナプス・アレイ・セルの各入力端に接続され、前記列がそれぞれ前記シナプス・アレイ・セルの各出力端に接続され、前記アレイの列に整列された前記シナプス・アレイ・セルが、演算列アレイとして定義される、前記複数のシナプス・アレイ・セルと、
電流ミラーのアレイであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、前記シナプス・アレイ・セルの列の数であり、前記電流ミラーの全てに対応する重みが、学習フェーズの間に更新される前記シナプス・アレイ・セルの全ての平均重みに設定されるように前記各行にそれぞれ接続される、前記電流ミラーのアレイと、
電流積分器のアレイであって、各電流積分器が、前記アレイのそれぞれの列に接続され、各電流積分器が、収集されたミラー電流を受信し、前記収集されたミラー電流をコピーし、前記収集されたミラー電流を放電するための積分コンデンサを含む、前記電流積分器のアレイと、
を備える、ニューロモーフィック・シナプス・アレイ。
【請求項23】
前記電流ミラーのアレイが、前記アレイの前記行の１つまたは複数のための異なる電流ミラー構成を含む、請求項２２に記載のニューロモーフィック・シナプス・アレイ。
【請求項24】
コンピュータ実装方法であって、回路によって、シナプス・アレイ・セルがアレイの行および列に割り当てられるように複数の前記シナプス・アレイ・セルを接続することであって、前記シナプス・アレイ・セルがそれぞれ単一極性シナプス重みを有し、前記行がそれぞれ前記シナプス・アレイ・セルの各入力端に接続され、前記列がそれぞれ前記シナプス・アレイ・セルの各出力端に接続され、前記アレイの列に整列された前記シナプス・アレイ・セルが、演算列アレイとして定義される、前記複数のシナプス・アレイ・セルを接続することと、
前記アレイに電流ミラーのアレイを接続することであって、各電流ミラーが、Ｎ：１のミラー比を示し、Ｎが、前記シナプス・アレイ・セルの列の数であり、前記電流ミラーの全てに対応する重みが、学習フェーズの間に更新される前記シナプス・アレイ・セルの全ての平均重みに設定されるように前記各行にそれぞれ接続される、前記電流ミラーのアレイを接続することと、
前記アレイに電流積分器のアレイを接続することであって、各電流積分器が、前記アレイのそれぞれの列に接続され、各電流積分器が、収集されたミラー電流を受信し、前記収集されたミラー電流をコピーし、前記収集されたミラー電流を放電するための積分コンデンサを含む、前記電流積分器のアレイを接続することと、
を含む、コンピュータ実装方法。
【請求項25】
前記電流ミラーのアレイが、前記アレイの前記行の１つまたは複数のための異なる電流ミラー構成を含む、請求項２４に記載のコンピュータ実装方法。
【国際調査報告】