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特表2023-553666縦型電界効果トランジスタ頂部ソース・ドレイン用のラップ・アラウンド型コンタクト
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-25
(54)【発明の名称】縦型電界効果トランジスタ頂部ソース・ドレイン用のラップ・アラウンド型コンタクト
(51)【国際特許分類】
H01L 21/336 20060101AFI20231218BHJP
H01L 21/8238 20060101ALI20231218BHJP
H01L 21/28 20060101ALI20231218BHJP
H01L 29/41 20060101ALI20231218BHJP
【ＦＩ】
H01L29/78 301S
H01L29/78 301Z
H01L29/78 301P
H01L27/092 A
H01L27/092 E
H01L27/092 F
H01L21/28 301R
H01L29/44 L
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023536395
(86)(22)【出願日】2021-11-10
(85)【翻訳文提出日】2023-06-15
(86)【国際出願番号】 EP2021081298
(87)【国際公開番号】W WO2022128268
(87)【国際公開日】2022-06-23
(31)【優先権主張番号】17/125,775
(32)【優先日】2020-12-17
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】ミラー、エリック
(72)【発明者】
【氏名】シアラー、ジェフリー
(72)【発明者】
【氏名】ファン、スー チェン
(72)【発明者】
【氏名】ウー、ヘン
【テーマコード（参考）】
4M104
5F048
5F140
【Ｆターム（参考）】
4M104AA01
4M104AA03
4M104AA04
4M104AA06
4M104AA09
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4M104DD33
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4M104DD53
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4M104FF22
4M104HH05
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5F140CC11
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5F140CC13
(57)【要約】
半導体構造体およびその作製方法は、半導体構造体内の第１のリセスされた領域であって、第１のリセスされた領域が、第１の正のテーパリング・プロファイルの少なくとも一部として、第１のテーパリング角で半導体構造体の頂部ソース／ドレイン領域に向かう方向に第１の開口部を広げる第１の正のテーパリング・プロファイルを有する第１の開口部を画定する、第１のリセスされた領域と、第１の開口部内の頂部ソース／ドレイン・コンタクトであって、頂部ソース／ドレイン・コンタクトが頂部ソース／ドレイン領域の表面を囲む、頂部ソース／ドレイン・コンタクトとを含む。半導体構造体は、頂部ソース／ドレイン領域の底部部分と、頂部ソース／ドレイン領域に隣接する頂部スペーサと、２つの連続する頂部ソース／ドレイン領域同士の間の誘電体材料との間の界面のところに位置する保護ライナであって、コンタクト・パターニング中に頂部ソース／ドレイン領域を保護する保護ライナをさらに含む。
【特許請求の範囲】
【請求項1】
半導体構造体に第１のリセスされた領域を形成することであり、前記第１のリセスされた領域は、第１の正のテーパリング・プロファイルの少なくとも一部として、第１のテーパリング角で前記半導体構造体の頂部ソース／ドレイン領域に向かう方向に第１の開口部を広げる前記第１の正のテーパリング・プロファイルを有する前記第１の開口部を画定する、前記第１のリセスされた領域を形成することと、前記第１の開口部内に頂部ソース／ドレイン・コンタクトを形成することであり、前記頂部ソース／ドレイン・コンタクトが前記頂部ソース／ドレイン領域の表面を囲む、前記頂部ソース／ドレイン・コンタクトを形成することと
を含む、半導体構造体を形成する方法。
【請求項2】
前記頂部ソース／ドレイン領域の底部部分と、前記頂部ソース／ドレイン領域に隣接する頂部スペーサと、２つの連続する頂部ソース／ドレイン領域同士の間の第２の誘電体材料との間の界面のところで前記頂部ソース／ドレイン領域の前記底部部分と直接接触する保護ライナを形成することをさらに含む、請求項１に記載の方法。
【請求項3】
第１の負のテーパリング・プロファイルを有する第２の開口部を含む第２のリセスされた領域を形成することであって、前記第１の負のテーパリング・プロファイルが前記半導体構造体の底部ソース／ドレイン領域に向かう方向に狭くなる第２のテーパリング角を含む、前記第２のリセスされた領域を形成することと、前記第２のリセスされた領域内に底部ソース／ドレイン・コンタクトを形成することと
をさらに含む、請求項１に記載の方法。
【請求項4】
第２の負のテーパリング・プロファイルを有する第３の開口部を含む第３のリセスされた領域を形成することであって、前記第２の負のテーパリング・プロファイルがｈｉｇｈ－ｋ金属ゲート・スタックに向かう方向に狭くなる第３のテーパリング角を含む、前記第３のリセスされた領域を形成することと、前記第３のリセスされた領域内にゲート・コンタクトを形成することと
をさらに含む、請求項１に記載の方法。
【請求項5】
前記頂部ソース／ドレイン領域の前記底部部分と直接接触する前記保護ライナを形成することが、前記頂部ソース／ドレイン領域の頂部部分および前記頂部ソース／ドレイン領域に隣接する前記頂部スペーサの頂部部分を露出させるために第１の層間誘電体層をリセスすることと、
前記頂部スペーサの前記露出した頂部部分を選択的に除去することと、
前記頂部ソース／ドレイン領域より上に、前記頂部ソース／ドレイン領域に直接接触する前記保護ライナをコンフォーマルに堆積させることと
をさらに含む、請求項２に記載の方法。
【請求項6】
前記第１の層間誘電体層をリセスすることが、高選択性ブランケット原子層エッチングを使用して実行される、請求項５に記載の方法。
【請求項7】
前記保護ライナより上に犠牲材料を堆積させることと、前記犠牲材料より上に有機平坦化層を堆積させることと、
前記有機平坦化層、前記犠牲材料、前記保護ライナおよび第１の層間誘電体層の頂部部分をリセスすることであって、前記リセスすることがコンタクト形成のため異なるテーパリング・プロファイルを有する複数のリセスを作り出す、前記リセスすることと
をさらに含む、請求項２に記載の方法。
【請求項8】
前記保護ライナが窒化チタンを含む、請求項２に記載の方法。
【請求項9】
半導体構造体であって、第１の正のテーパリング・プロファイルを備える第１の領域であり、前記第１の正のテーパリング・プロファイルが前記半導体構造体の頂部ソース／ドレイン領域に向かう方向に広がる第１のテーパリング角を含む、前記第１の領域と、
前記第１の領域内の頂部ソース／ドレイン・コンタクトであり、前記頂部ソース／ドレイン・コンタクトが前記頂部ソース／ドレイン領域の表面を囲む、前記頂部ソース／ドレイン・コンタクトと
を具備する、半導体構造体。
【請求項10】
前記頂部ソース／ドレイン領域の底部部分と、前記頂部ソース／ドレイン領域に隣接する頂部スペーサと、２つの連続する頂部ソース／ドレイン領域同士の間に位置する第２の誘電体材料との間の界面のところで前記頂部ソース／ドレイン領域の前記底部部分と直接接触する保護ライナをさらに備える、請求項９に記載の半導体構造体。
【請求項11】
第１の負のテーパリング・プロファイルを備える第２の領域であって、前記第１の負のテーパリング・プロファイルが前記半導体構造体の底部ソース／ドレイン領域に向かう方向に狭くなる第２のテーパリング角を含む、前記第２の領域と、前記第２の領域内の底部ソース／ドレイン・コンタクトと
をさらに備える、請求項９に記載の半導体構造体。
【請求項12】
第２の負のテーパリング・プロファイルを備える第３の領域であって、前記第２の負のテーパリング・プロファイルがｈｉｇｈ－ｋ金属ゲート・スタックに向かう方向に狭くなる第３のテーパリング角を含む、前記第３の領域と、前記第３の領域内のゲート・コンタクトと
をさらに備える、請求項９に記載の半導体構造体。
【請求項13】
前記保護ライナが窒化チタンを含む、請求項１０に記載の半導体構造体。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般には、半導体デバイスの分野に関し、詳細には、縦型電界効果トランジスタ（ＶＦＥＴ）の頂部ソース／ドレイン領域を囲むソース／ドレイン・コンタクトを形成する方法に関する。
【背景技術】
【0002】
ＶＦＥＴは、５ナノメートル（ｎｍ）ノード以降へと相補型金属酸化物半導体（ＣＭＯＳ）をスケーリングするための可能性のあるデバイス選択肢として追求されてきている。プレーナＣＭＯＳデバイスとは対照的に、ＶＦＥＴは、基板から上に向かって延びる縦型フィンまたはナノワイアを用いて縦に配向する。フィンまたはナノワイアは、トランジスタのチャネル領域を形成する。ソース領域およびドレイン領域は、チャネル領域の頂部端および底部端と電気的に接触して設置され、一方でゲートは、フィンまたはナノワイア側壁のうちの１つまたは複数の上に配置される。このように、ＶＦＥＴでは、ソース領域とドレイン領域との間の電流の流れの方向は、基板の主表面に対して垂直である。
【0003】
現在のＶＦＥＴ集積スキームでは、頂部ソース／ドレイン・コンタクト（ＣＡ）オーバー・エッチが、所望のコンタクト寸法を実現するためおよび良いコンタクト・ランディングを確実にするために実行される。しかしながら、このプロセス中に、エピ領域同士の間の誘電体材料のオーバー・エッチングが生じることがあり、ＣＡ－ゲート間（CA to gate）短絡を引き起こす。
【発明の概要】
【0004】
ある実施形態によれば、半導体構造体を形成する方法は、半導体構造体に第１のリセスされた領域を形成することであって、第１のリセスされた領域が、第１の正のテーパリング・プロファイルの少なくとも一部として、第１のテーパリング角で半導体構造体の頂部ソース／ドレイン領域に向かう方向に第１の開口部を広げる第１の正のテーパリング・プロファイルを有する第１の開口部を画定する、第１のリセスされた領域を形成することと、第１の開口部内に頂部ソース／ドレイン・コンタクトを形成することであって、頂部ソース／ドレイン・コンタクトが頂部ソース／ドレイン領域の表面を囲む、頂部ソース／ドレイン・コンタクトを形成することとを含む。
【0005】
もう１つの実施形態によれば、半導体構造体を形成する方法は、基板より上に位置する底部ソース／ドレイン領域から縦に延びるチャネル・フィンの上面と接触する頂部ソース／ドレイン領域を形成することであって、頂部スペーサがチャネル・フィンの周りに位置するｈｉｇｈ－ｋ金属ゲート・スタックから頂部ソース／ドレイン領域を分離し、チャネル・フィンおよび頂部スペーサが底部ソース／ドレイン領域より直ぐ上に位置した隣接する第１の層間誘電体層と接触する、頂部ソース／ドレイン領域を形成することと、頂部ソース／ドレイン領域の頂部部分および頂部ソース／ドレイン領域に隣接する頂部スペーサの頂部部分を露出させるために第１の層間誘電体層をリセスすることと、頂部ソース／ドレイン領域の底部部分を露出させるために頂部スペーサの露出した頂部部分を選択的に除去することと、頂部ソース／ドレイン領域より上に、頂部ソース／ドレイン領域に直接接触する保護ライナをコンフォーマルに堆積させることとを含む。
【0006】
さらにもう１つの実施形態によれば、半導体構造体は、第１の正のテーパリング・プロファイルを含む第１の領域であって、第１の正のテーパリング・プロファイルが半導体構造体の頂部ソース／ドレイン領域に向かう方向に広がる第１のテーパリング角を含む、第１の領域と、第１の領域内の頂部ソース／ドレイン・コンタクトであって、頂部ソース／ドレイン・コンタクトが頂部ソース／ドレイン領域の表面を囲む、頂部ソース／ドレイン・コンタクトとを含む。
【0007】
例として与えられそして単独では発明を限定するものではない下記の詳細な説明は、添付の図面とともに最も良く認識されるだろう。
【図面の簡単な説明】
【0008】
【図1A】本発明のある実施形態による、半導体製造プロセス中の中間ステップにおける半導体構造体の断面図である。
【図1B】Ｙ平面に沿って取った半導体構造体の側面図である。
【図2A】本発明のある実施形態による、頂部ソース／ドレイン領域を形成した後の半導体構造体の断面図である。
【図2B】Ｙ平面に沿って取った半導体構造体の側面図である。
【図3A】本発明のある実施形態による、第１の層間誘電体層をリセスした後の半導体構造体の断面図である。
【図3B】Ｙ平面に沿って取った半導体構造体の側面図である。
【図4A】本発明のある実施形態による、頂部スペーサの露出した部分を選択的に除去することを示す半導体構造体の断面図である。
【図4B】Ｙ平面に沿って取った半導体構造体の側面図である。
【図5A】本発明のある実施形態による、保護ライナを堆積させた後の半導体構造体の断面図である。
【図5B】Ｙ平面に沿って取った半導体構造体の側面図である。
【図6A】本発明のある実施形態による、犠牲材料を堆積させることを示す半導体構造体の断面図である。
【図6B】Ｙ平面に沿って取った半導体構造体の側面図である。
【図7A】本発明のある実施形態による、有機平坦化層の堆積およびコンタクト・パターニングの後の半導体構造体の断面図である。
【図7B】Ｙ平面に沿って取った半導体構造体の側面図である。
【図8A】本発明のある実施形態による、第２の層間誘電体層を堆積させ有機平坦化層を除去した後の半導体構造体の断面図である。
【図8B】Ｙ平面に沿って取った半導体構造体の側面図である。
【図9A】本発明のある実施形態による、犠牲材料を除去した後の半導体構造体の断面図である。
【図9B】Ｙ平面に沿って取った半導体構造体の側面図である。
【図10A】本発明のある実施形態による、ミドル・オブ・ライン・コンタクト・メタライゼーションの後の半導体構造体の断面図である。
【図10B】Ｙ平面に沿って取った半導体構造体の側面図である。
【発明を実施するための形態】
【0009】
図面は、必ずしも等尺である必要はない。図面は、単に模式的な表現に過ぎず、発明の具体的なパラメータを示すものではない。図面は、発明の典型的な実施形態だけを示すものである。図面では、類似の番号は類似の要素を表す。
【0010】
権利を主張する構造体および方法の詳細な実施形態が、本明細書において開示される、しかしながら、開示される実施形態は、様々な形態で具体化することができる上記の権利を主張する構造体および方法の単に例示に過ぎないことを理解されたい。この発明は、しかしながら、多くの異なる形態で具体化されてもよく、そして本明細書において記述する例示的な実施形態に限定されるようには考えるべきではない。明細書では、良く知られた特徴および技術の詳細が、提示した実施形態を不必要に不明瞭にすることを避けるために省略されることがある。
【0011】
以降の説明の目的のために、「上部（ｕｐｐｅｒ）」、「下部（ｌｏｗｅｒ）」、「右（ｒｉｇｈｔ）」、「左（ｌｅｆｔ）」、「垂直（ｖｅｒｔｉｃａｌ）」、「水平（ｈｏｒｉｚｏｎｔａｌ）」、「頂部（ｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」などの用語、およびこれらの派生語は、示された図で向けられたように、開示した構造体および方法に関係するはずである。「より上に（ａｂｏｖｅ）」、「重なって（ｏｖｅｒｌｙｉｎｇ）」、「頂上に（ａｔｏｐ）」、「上に（ｏｎ ｔｏｐ）」、「上に位置して（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」または「頂上に位置して（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」などの用語は、第１の構造体などの第１の要素が第２の構造体などの第２の要素の上に存在することを意味し、ここでは界面構造体などの介在する要素が第１の要素と第２の要素との間に存在してもよい。「直接接触」という用語は、第１の構造体などの第１の要素と第２の構造体などの第２の要素とが、２つの要素の界面のところに何らかの中間の導電性層、絶縁性層または半導体層なしに接続されることを意味する。
【0012】
本発明の実施形態の表現を不明瞭にしないために、下記の詳細な説明では、この技術分野では知られているいくつかの処理ステップまたは作業が、表現のためおよび例示目的のために一緒に統合されることがあり、そしていくつかの事例では、詳細には説明されないことがある。他の事例では、この技術分野では知られているいくつかの処理ステップまたは作業が、全く説明されないことがある。下記の説明は、本発明の様々な実施形態の特色のある特徴または要素にむしろ焦点を当てることを理解されたい。
【0013】
ＶＦＥＴなどのいくつかの非プレーナ・トランジスタ・デバイス・アーキテクチャは、能動領域の外で接触してもよい半導体フィンおよびサイド・ゲートを利用し、横型デバイスよりも大きなデバイス密度をもたらす。ＶＦＥＴでは、ソースからドレインへの電流は、基板の主表面に垂直な方向に流れる。例えば、知られているＶＦＥＴ構成では、主基板表面は水平であり、そして縦型フィンが基板表面から上に向かって延びる。フィンは、トランジスタのチャネル領域を形成する。ソース／ドレイン領域がチャネル領域の頂部端および底部端（すなわち、頂部ソース／ドレイン領域および底部ソース／ドレイン領域）と電気的に接触して置かれ、一方でゲートが複数のフィン側壁のうちの１つまたは複数に配置される。コンタクト・パターニング・プロセスは、頂部ソース／ドレイン領域（ＣＡコンタクト）、底部ソース／ドレイン領域（ＣＲコンタクト）、およびゲート（ＣＢコンタクト）への金属コンタクトを形成するように行われる。
【0014】
現在のＶＦＥＴ集積スキームでは、ＣＡオーバー・エッチが、所望のコンタクト寸法を実現するためおよび良いコンタクト・ランディングを確実にするために実行される。しかしながら、このプロセス中に、エピ領域同士の間の誘電体材料のオーバー・エッチングが生じることがあり、ＣＡ－ゲート間短絡を引き起こす。ＣＡエッチングは、誘電体材料を、特に弱い点が誘電体材料に存在するときには容易にパンチ・スルーすることがある。ＣＡオーバー・エッチングが実行されない場合、コンタクト・サイズは小さ過ぎる。ＣＡコンタクト・サイズの縮小に対する可能性のある解決策は、（１）頂部エピ領域のサイズの増大、または（２）頂部エピ領域の表面を覆うようにＣＡコンタクトの増大あるいはその両方を含んでもよい。（１）および（２）の両方ともデバイス短絡を引き起こすことがある。
【0015】
それゆえに、本発明の実施形態は、頂部ソース／ドレイン領域の底部部分と、頂部ソース／ドレイン領域に隣接する頂部スペーサと、２つの連続する頂部ソース／ドレイン領域同士の間の誘電体材料との間の界面のところに位置する保護ライナを用いて頂部ソース／ドレイン領域の表面を囲む頂部ソース／ドレイン・コンタクトを有するＶＦＥＴデバイスを形成するための方法および関連する構造体を提供する。保護ライナを形成することによって、隣接する頂部ソース／ドレイン領域同士の間に位置する誘電体材料のオーバー・エッチングが、コンタクト・パターニング中に頂部ソース／ドレインを露出させず、したがって、コンタクト短絡を防止しそしてデバイス信頼性を向上させる。ラップ・アラウンド型頂部コンタクトおよび保護ライナを有するＶＦＥＴデバイスを形成できる実施形態が、図１Ａ～図１０Ｂの添付の図面を参照することによって下記に詳細に説明される。
【0016】
ここで図１Ａを参照して、本発明のある実施形態による、半導体構造体１００の断面図が示される。この実施形態では、図１Ｂは、Ｙ軸に沿って、具体的にチャネル・フィン１１２に沿って取った半導体構造体１００の側面図である。
【0017】
知られている半導体製作作業が、半導体構造体１００を形成するために使用されてきている。製造プロセスのこのステップにおいて、半導体構造体１００は、基板１０２の上方に形成された底部Ｓ／Ｄ領域１０６と、底部Ｓ／Ｄ領域１０６の上方に形成されたチャネル・フィン１１２と、チャネル・フィン１１２の対向した端部に形成された底部スペーサ１１８と、チャネル・フィン１１２の（隣接する）対向した端部で底部スペーサ１１８より上に配置されたｈｉｇｈ－ｋ金属ゲート・スタック１２０と、第１の層間誘電体（ＩＬＤ）層１２４と、ｈｉｇｈ－ｋ金属ゲート・スタック１２０の上方でチャネル・フィン１１２の（隣接する）対向した端部上の頂部スペーサ１２６と、図に示されたように構成されそして配置されたシャロー・トレンチ・アイソレーション領域（ＳＴＩ）１０８とを含む。
【0018】
半導体構造体１００を形成する様々な要素が、第１の軸（例えば、Ｘ軸）に沿って延びて幅寸法を規定し、そしてＸ軸に垂直な第２の軸（例えば、Ｙ軸）に沿って延びて高さ（または厚さ）寸法を規定する。図１Ａ～図１Ｂに示した断面図では具体的には描かれていないけれども、半導体構造体１００を形成する様々な要素もまた、第１の軸および第２の軸に垂直な第３の軸（例えば、Ｚ軸）に沿って延びて深さ寸法を規定する。標準ＶＦＥＴアーキテクチャによれば、半導体構造体１００の様々な要素（例えば、底部スペーサ１１８、ｈｉｇｈ－ｋ金属ゲート・スタック１２０、等）は、Ｘ、Ｙ、およびＺ方向にチャネル・フィン１１２の側壁の周りの全範囲に広がる。
【0019】
図１Ａ～図１Ｂを参照し続けて、基板１０２を、例えば、単結晶Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＩＩＩ－Ｖ族化合物半導体、ＩＩ－ＶＩ族化合物半導体、または半導体オン・インシュレータ（ＳＯＩ）などの任意の適した基板材料とすることができる。いくつかの実施形態では、基板１０２は、埋め込み酸化物層（図示せず）を含む。いくつかの実施形態では、底部Ｓ／Ｄ領域１０６を、チャネル・フィン１１２の前に形成できる。いくつかの実施形態では、底部Ｓ／Ｄ領域１０６は、チャネル・フィン１１２の形成の後でエピタキシャル成長され、そして底部Ｓ／Ｄ領域１０６を形成するために必要なドーピングが、エピタキシャル成長プロセス中にその場ドーピングを介して、または底部Ｓ／Ｄ領域１０６が形成された後でイオン注入を介して行われる。底部Ｓ／Ｄ領域１０６を、限定しないが、イオン注入、ガス相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、クラスタ・ドーピング、インフュージョン・ドーピング、液相ドーピング、固相ドーピング、その場エピタキシ成長、またはこれらの技術のいずれかの好適な組み合わせを含めいずれかの好適なドーピング技術により形成できる。
【0020】
エピタキシャル材料を、ガス状前駆体または液体前駆体から形成できる。エピタキシャル材料を、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、または他の適したプロセスを使用して成長させることができる。エピタキシャル・シリコン、シリコン・ゲルマニウム、ゲルマニウム、または炭素ドープ・シリコン（Ｓｉ：Ｃ）あるいはこれらの組み合わせを、トランジスタのタイプに応じて、ドーパント、ｎ型ドーパント（例えば、リンもしくはヒ素）またはｐ型ドーパント（ホウ素もしくはガリウム）を添加することによって堆積中にドープする（その場ドープする）ことができる。底部Ｓ／Ｄ領域１０６内のドーパント濃度を、１×１０１９ｃｍ－３から２×１０２１ｃｍ－３まで、または好ましくは２×１０２０ｃｍ－３と２×１０２１ｃｍ－３との間の範囲とすることができる。
【0021】
「エピタキシャル成長または堆積あるいはその両方」ならびに「エピタキシャルで形成したまたは成長したあるいはその両方が行われた」という用語は、ある半導体材料（結晶性材料）のもう１つの半導体材料（結晶性材料）の堆積表面上の成長を意味し、もう１つの半導体材料では、成長する半導体材料（結晶性オーバーレイヤ）が堆積表面の半導体材料（シード材料）と実質的に同じ結晶特性を有する。エピタキシャル堆積プロセスでは、ソース・ガスによって供給される化学反応物質が制御され、そしてシステム・パラメータは、堆積する原子が表面上を動き回るように十分なエネルギーで半導体基板の堆積表面のところに到達しその結果堆積する原子が堆積表面の原子の結晶配列に自己配向するように設定される。それゆえに、エピタキシャル成長した半導体材料は、エピタキシャル成長する材料が形成される堆積表面と実質的に同じ結晶特性を有する。例えば、｛１００｝配向した結晶表面に堆積するエピタキシャル成長した半導体材料は、｛１００｝方位を引き継ぐ。いくつかの実施形態では、エピタキシャル成長または堆積あるいはその両方のプロセスは、半導体表面上に形成することが選択的であり、一般に二酸化シリコンまたは窒化シリコン表面などの露出した表面には材料を堆積させない。
【0022】
いくつかの実施形態では、エピタキシャル半導体材料の堆積用のガス・ソースは、シリコン含有ガス・ソース、ゲルマニウム含有ガス・ソース、またはこれらの組み合わせを含む。例えば、エピタキシャル・シリコン（Ｓｉ）層を、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシランおよびこれらの組み合わせから成る群から選択されるシリコン・ガス・ソースから堆積できる。エピタキシャル・ゲルマニウム層を、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびこれらの組み合わせから成る群から選択されるゲルマニウム・ガス・ソースから堆積できる。一方で、エピタキシャル・シリコン・ゲルマニウム合金層を、このようなガス・ソースの組み合わせを利用して形成できる。水素、窒素、ヘリウムおよびアルゴンのようなキャリア・ガスを使用できる。
【0023】
図に示すように、基板１０２は、ＳＴＩ領域１０８をさらに含む。ＳＴＩ領域１０８などのシャロー・トレンチ・アイソレーション領域は、基板１０２内の能動領域を分離するためおよび隣接する構成要素同士の間の電流漏れを防止するために半導体技術ではしばしば使用される。ＳＴＩ領域１０８を形成するプロセスは、本技術分野では良く知られており、一般に、本技術分野では知られているいずれかの堆積方法を使用して絶縁体材料で後に埋められるリセスを作り出すために基板１０２をエッチングすることを含む。いくつかの実施形態では、ＳＴＩ領域１０８を、限定しないが、窒化シリコン、シリコン酸化物、シリコン・オキシナイトライドおよびフッ素ドープのケイ酸塩ガラスを含め、いずれかのｌｏｗ―ｋ誘電体材料から構成できる。
【0024】
底部スペーサ１１８が、ドープしたＳ／Ｄ領域１０６から隣接するチャネル・フィン１１２の底部部分にかけて形成される。底部スペーサ１１８は、例えば、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯｘＮｙ、およびこれらの組み合わせなどの誘電体材料を含むことができる。誘電体材料は、約７未満、約５未満、またはそれどころか約２．５未満の誘電率を有するｌｏｗ―ｋ材料であってもよい。底部スペーサ１１８を、例えば、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＤ）、化学溶液堆積、および反応性イオン・エッチ（ＲＩＥ）、ウェット・エッチ、または等方性気相ドライ・エッチを含むエッチング・プロセスなどの、知られている堆積プロセスとエッチング・プロセスとの組み合わせを使用して形成できる。
【0025】
図に示されるように、ｈｉｇｈ－ｋ金属ゲート・スタック１２０が、チャネル・フィン１１２と直接接触して形成される。図解の容易さのために、ｈｉｇｈ－ｋ金属ゲート・スタック１２０は単に一層として描かれる。しかしながら、当業者には知られているように、ｈｉｇｈ－ｋ金属ゲート・スタック１２０は、底部スペーサ１１８の上方でチャネル・フィン１１２の一部分に隣接して配置されたゲート誘電体およびゲート導電体／金属（例えば、仕事関数金属（ＷＦＭ））を含むことができる。いくつかの実施形態では、ｈｉｇｈ－ｋ金属ゲート・スタック１２０は、ＡＬＤにより堆積する。
【0026】
ゲート誘電体（図示せず）を、１つまたは複数のゲート誘電体膜から形成できる。ゲート誘電体膜を、例えば、３．９、７．０、または１０．０より大きい誘電率を有する誘電体材料とすることができる。ｈｉｇｈ－ｋ誘電体膜用の適した材料の非限定的な例は、酸化物類、窒化物類、オキシナイトライド類、ケイ酸塩類（例えば、金属ケイ酸塩類）、アルミン酸塩類、チタン酸塩類、窒化物類、またはこれらのいずれかの組み合わせを含む。７．０よりも大きい誘電率を有するｈｉｇｈ－ｋ材料の例は、限定しないが、酸化ハフニウム、酸化ハフニウム・シリコン、ハフニウム・シリコン・オキシナイトライド、酸化ランタン、酸化ランタン・アルミニウム、酸化ジルコン、酸化ジルコン・シリコン、ジルコン・シリコン・オキシナイトライド、酸化タンタル、酸化バリウム・ストロンチウム・チタン、酸化バリウム・チタン、酸化ストロンチウム・チタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウム・タンタル、およびニオブ酸鉛亜鉛などの金属酸化物を含む。ゲート誘電体膜はさらに、例えば、ランタンおよびアルミニウム、などのドーパントを含むことができる。ゲート誘電体膜を、好適な堆積プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液堆積、または他の同様なプロセスによって形成できる。ゲート誘電体膜の厚さを、堆積プロセスならびに使用されるｈｉｇｈ－ｋ誘電体材料の組成および数に応じて変えることができる。
【0027】
ｈｉｇｈ－ｋ金属ゲート・スタック１２０内のゲート導電体（図示せず）は、ドープした多結晶もしくは非晶質シリコン、ゲルマニウム、シリコン・ゲルマニウム、金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコン、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタン・アルミニウム、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、カーボン・ナノチューブ、導電性炭素、グラフェン、またはこれらの材料のいずれかの好適な組み合わせを含むことができる。導電性材料は、堆積中または堆積後に取り込まれるドーパントをさらに含むことができる。いくつかの実施形態では、ゲート導電体を、適した堆積プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、メッキ、熱蒸着または電子線蒸着、およびスパッタリングによってゲート誘電体膜の上方に堆積したＷＦＭとすることができる。ＷＦＭのタイプは、トランジスタのタイプに依存し、そしてｎＦＥＴデバイスとｐＦＥＴデバイスとの間で異なることがある。Ｐ型ＷＦＭは、窒化チタン（ＴｉＮ）、ルテニウム、パラジウム、白金、コバルト、ニッケル、および導電性金属酸化物、またはこれらのいずれかの組み合わせのなどの組成物を含む。Ｎ型ＷＦＭは、炭化チタン（ＴｉＣ）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、ハフニウム、ジルコン、チタン、タンタル、アルミニウム、金属炭化物（例えば、炭化ハフニウム、炭化ジルコン、炭化チタン、および炭化チタン）、アルミナイド、またはこれらのいずれかの組み合わせのなどの組成物を含む。ゲート導電体はさらに、ゲート導電体のＷＦＭ層の上方にタングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、またはニッケル（Ｎｉ）材料をさらに含むことができる。ゲート導電体を、好適な堆積プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、メッキ、熱蒸着または電子線蒸着、およびスパッタリングによって堆積できる。
【0028】
この実施形態では、ｈｉｇｈ－ｋ金属ゲート・スタック１２０は、半導体構造体１００上にコンフォーマルに堆積する。ｈｉｇｈ－ｋ金属ゲート・スタック１２０の堆積の後で、パターニング・プロセスが、不必要なｈｉｇｈ－ｋ金属ゲート・スタック１２０をエッチングするために半導体構造体１００上に行われる。
【0029】
第１のＩＬＤ層１２４が、半導体構造体１００内のゲート構造体と他の既存のデバイスとの間のボイドを埋めるために形成される。第１のＩＬＤ層１２４を、例えば、誘電体材料のＣＶＤによって形成できる。第１のＩＬＤ層１２４を形成するための誘電体材料の非限定的な例は、酸化シリコン、窒化シリコン、水素化シリコン炭素酸化物（hydrogenated silicon carbon oxide）、シリコン系ｌｏｗ－ｋ誘電体類、流動性酸化物類、多孔質誘電体類、または多孔質有機誘電体類を含め有機誘電体類を含むことができる。
【0030】
典型的には、第１のＩＬＤ層１２４の堆積の後で、化学機械研磨（ＣＭＰ）プロセスが、チャネル・フィン１１２の上面を露出させるために半導体構造体１００に行われる。
【0031】
図１Ａ～図１Ｂを参照し続けて、いくつかの実施形態では、フィン・ハードマスク（図示せず）を除去した後で、ｈｉｇｈ－ｋ金属ゲート・スタック１２０を、図に示したように、チャネル・フィン１１２の上面より下にリセスできる。その後で、頂部スペーサ１２６を、ｈｉｇｈ－ｋ金属ゲート・スタック１２０より上に、ｈｉｇｈ－ｋ金属ゲート・スタック１２０に直接接触してコンフォーマルに堆積できる。そのような実施形態では、頂部スペーサ１２６を、例えば、ＣＶＤ、ＰＥＣＶＤ、高周波ＣＶＤ（ＲＦＣＶＤ）、ＰＶＤ、ＡＬＤ、分子層堆積（ＭＬＤ）、分子線堆積（ＭＢＤ）、パルス・レーザ堆積（ＰＬＤ）、液体ソース・ミスト化学堆積（liquid source misted chemical deposition）（ＬＳＭＣＤ）、スパッタリング、またはメッキあるいはこれらの組み合わせを使用して堆積できる。頂部スペーサ１２６を形成する材料の非限定的な例は、窒化シリコン（ＳｉＮ）、窒化シリコン・ボロン（ＳｉＢＮ）、シリコンボロンカーボナイトライド（siliconboroncarbonitride）（ＳｉＢＣＮ）、またはシリコン・オキシカーボナイトライド（silicon oxycarbonitride）（ＳｉＯＣＮ）を含むことができる。第１のＩＬＤ層１２４の堆積の前に、図に示すように、いずれかの好適なエッチング技術（例えば、ＲＩＥ）を、チャネル・フィン１１２の上面から頂部スペーサ１２６を除去するために使用できる。
【0032】
底部スペーサ１１８および頂部スペーサ１２６がチャネル・フィン１１２の隣接した対向する側に描かれているけれども、底部スペーサ１１８および頂部スペーサ１２６は、チャネル・フィン１１２の全体の表面を囲むことに留意されたい。底部スペーサ１１８および頂部スペーサ１２６は、半導体構造体１００内のｐ－ｎ接合の位置を決定できる。
【0033】
ここで図２Ａを参照して、本発明のある実施形態による、頂部Ｓ／Ｄ領域２０２を形成した後の半導体構造体１００の断面図が示される。この実施形態では、図２Ｂは、Ｙ軸に沿って取った半導体構造体１００の側面図である。
【0034】
製造プロセスのこの時点で、頂部Ｓ／Ｄ領域２０２を、底部Ｓ／Ｄ領域１０６に関して上に説明したステップと同様なステップにしたがってチャネル・フィン１１２の露出した部分から外れて形成できる。当業者には知られている場合があるように、頂部Ｓ／Ｄ領域２０２に観察されるダイアモンド形状は、頂部Ｓ／Ｄ領域２０２を形成する材料の各々の結晶学的方位面に固有のエピタキシャル堆積プロセス中の異なる成長速度の結果である。他の実施形態では、頂部Ｓ／Ｄ領域２０２は、図２Ａに示すダイアモンド形状以外の形状を有することがある。頂部Ｓ／Ｄ領域２０２およびチャネル・フィン１１２への言及が単数形で行われているけれども、２つ以上の頂部Ｓ／Ｄ領域２０２および２つ以上のチャネル・フィン１１２が、図に示されるように半導体構造体１００に存在できることに留意されたい。
【0035】
ここで図３Ａを参照して、本発明のある実施形態による、第１のＩＬＤ層１２４をリセスした後の半導体構造体１００の断面図が示される。この実施形態では、図３Ｂは、Ｙ軸に沿って取った半導体構造体１００の側面図である。
【0036】
図に示したように、第１のＩＬＤ層１２４をリセスすることは、頂部Ｓ／Ｄ領域２０２の頂部部分および頂部Ｓ／Ｄ領域２０２に隣接する頂部スペーサ１２６の頂部部分を露出させる。ある実施形態によれば、第１のＩＬＤ層１２４をリセスすることは、第１のＩＬＤ層１２４を形成する誘電体材料にブランケット原子層エッチング（ＡＬＥ）を行うことによって実現される。ＡＬＥエッチングは、ドーズ・ガスおよびイオン・エネルギーをマスク層または下地材料のエッチングを最小にするように調整できるので、高い選択性を提供できる。
【0037】
現在のＶＦＥＴ集積スキームで良いコンタクト・ランディングを確実にするために、頂部エピタキシャル領域（すなわち、頂部Ｓ／Ｄ領域２０２）同士の間に位置するＩＬＤ（すなわち、第１のＩＬＤ層１２４）のオーバー・エッチが、典型的なＲＩＥプロセス中に生じることがあり、これがＣＡ－ゲート間短絡を容易にすることに留意されたい。これは、特に、弱い点が誘電体材料に存在し得るケースでは真実である。このように、旧来のＲＩＥの代わりにブランクＡＬＥエッチングを使用することによって、エッチング深さの精密な制御を実現できて、第１のＩＬＤ層１２４のオーバー・エッチングを回避し、そしてＣＡ－ゲート間短絡を防止できる。ある実施形態では、ＢＨＦもしくはＤＨＦを使用する選択性ウェット・エッチまたは選択性ドライ・エッチなどのいずれかの選択性ＩＬＤエッチ・プロセスを、囲んでいる材料に対してＩＬＤをリセスするために使用できることにもまた留意されたい。
【0038】
ここで図４Ａを参照して、本発明のある実施形態による、頂部スペーサ１２６の露出した部分を選択的に除去することを示す半導体構造体１００の断面図が示される。この実施形態では、図４Ｂは、Ｙ軸に沿って取った半導体構造体１００の側面図である。
【0039】
第１のＩＬＤ層１２４をリセスした後で、頂部スペーサ１２６の複数の部分が図３Ａ～図３Ｂに認められるように露出される。この実施形態では、頂部スペーサ１２６の露出した部分が、いずれかの好適なエッチング技術を使用して選択的に除去される。例示的な実施形態では、熱リン酸などの選択性ウェット・エッチ・プロセスまたは選択性ドライ・エッチ・プロセスを、頂部スペーサを除去するために使用できる。
【0040】
ここで図５Ａを参照して、本発明のある実施形態による、（犠牲）保護ライナ５０２を堆積させた後の半導体構造体１００の断面図が示される。この実施形態では、図５Ｂは、Ｙ軸に沿って取った半導体構造体１００の側面図である。
【0041】
ある実施形態によれば、保護ライナ５０２は、チタン（Ｔｉ）、チタン酸化物（ＴｉＯｘ）、または窒化チタン（ＴｉＮ）あるいはこれらの組み合わせを含む。保護ライナ５０２は、下記に詳細に説明されるように、コンタクト・パターニング・プロセス中に頂部Ｓ／Ｄ領域２０２を保護する。保護ライナ５０２は、図に示されるように、頂部Ｓ／Ｄ領域２０２、第１のＩＬＤ層１２４、および頂部スペーサ１２６より上に、頂部スペーサ１２６に直接接触して半導体構造体１００上にコンフォーマルに堆積する。保護ライナ５０２を、例えば、ＡＬＤなどのいずれかの好適な堆積技術によって形成できる。ある実施形態によれば、保護ライナ５０２の厚さは、ほぼ５ｎｍからほぼ２０ｎｍまで変わることがある。
【0042】
ここで図６Ａを参照して、本発明のある実施形態による、犠牲材料６１０を堆積させることを示す半導体構造体１００の断面図が示される。この実施形態では、図６Ｂは、Ｙ軸に沿って取った半導体構造体１００の側面図である。
【0043】
犠牲材料６１０が、コンタクト・プレースホルダ（placeholder）を定めるために半導体構造体１００に形成される。ある実施形態では、犠牲材料６１０は、非晶質シリコン（ａ－Ｓｉ）層を含む。他の実施形態では、犠牲材料６１０は、ＳｉＧｅ、ＴｉＯｘ、ＡｌＯｘ、室温酸化物、等などの材料を含むことができる。犠牲材料６１０を、ＰＥＣＶＤなどの標準堆積プロセスを使用して堆積できる。犠牲材料６１０の厚さは、ほぼ２０ｎｍからほぼ１００ｎｍまで変化することがある。
【0044】
ここで図７Ａを参照して、本発明のある実施形態による、有機平坦化層（ＯＰＬ）７２０の堆積およびコンタクト・パターニングを示す半導体構造体１００の断面図が示される。この実施形態では、図７Ｂは、Ｙ軸に沿って取った半導体構造体１００の側面図である。
【0045】
ＯＰＬ７２０が、犠牲材料６１０の直ぐ上に形成される。ＯＰＬを、引き続くエッチング・プロセス中に下にある層の損傷を効果的に防止することができる任意の有機平坦化材料から作ることができる。ある実施形態によれば、ＯＰＬ７２０は、コンタクト・パターニング・プロセス中の優れた深さ制御性を可能にする。ＯＰＬ７２０は、必ずしも限定される必要はないが、Ｃ、Ｈ、およびＮを含む有機ポリマを含むことができる。ある実施形態によれば、ＯＰＬ材料は、シリコン（Ｓｉ）がなくてもよい。もう１つの実施形態によれば、ＯＰＬ材料は、Ｓｉおよびフッ素（Ｆ）がなくてもよい。本明細書において規定されるように、材料は、材料中の原子状元素のレベルがこの技術分野において利用可能な分析方法を用いて検出可能な微量レベルまたはそれより低いときには原子状元素がない。ＯＰＬ７２０を形成するＯＰＬ材料の非限定的な例は、ＪＳＲ ＨＭ８００６、ＪＳＲ ＨＭ８０１４、ＡＺ ＵＭ１０Ｍ２、Ｓｈｉｎ Ｅｔｓｕ ＯＤＬ１０２、または他の類似の市販されている材料を含むことができる。ＯＰＬ７２０を、例えば、スピン・コーティングに続くＣＭＰなどの平坦化プロセスによって堆積できる。
【0046】
図７Ａ～図７Ｂを参照し続けて、リソグラフィ・プロセスに続いてエッチング・プロセスが、図に示したように、ＯＰＬ７２０、犠牲材料６１０、保護ライナ５０２および第１のＩＬＤ層１２４の頂部部分をエッチングするために半導体構造体１００上に行われる。いくつかの実施形態では、ＯＰＬ７２０、犠牲材料６１０、保護ライナ５０２および第１のＩＬＤ層１２４をエッチングすることは、２ステップのプロセスをともなう。例えば、トレース・ポイント（trace point）検出を含むＯＰＬ ＲＩＥが、保護ライナ５０２の頂部部分までＯＰＬ７２０をエッチングするために行われる。次いで、プロセスは、第１のＩＬＤ層１２４中へとほぼ５ｎｍからほぼ３０ｎｍの深さに達するまで保護ライナ５０２および第１のＩＬＤ層１２４をリセスすることを可能にする時間エッチ技術を用いて続く。言い換えると、保護ライナ５０２および第１のＩＬＤ層１２４のエッチングは、図に示されるように、保護層５０２がウェハ上のどこの場所の第１のリセス（またはトレンチ）７３０の底面のところに存在しなくなるまで行われる。観察できるように、半導体構造体１００に形成された第１のリセス７３０は、下記に詳細に説明されるように、ソース／ドレイン・コンタクトおよびゲート・コンタクトの引き続く形成のためテーパを付けた角度部を含む。
【0047】
保護層５０２、頂部Ｓ／Ｄ領域２０２、および第１のＩＬＤ層１２４を貫いてエッチングすることによって、隣接するデバイス同士の間またはデバイス内の頂部コンタクトと底部コンタクトとの間の頂部ソース／ドレイン領域を、実効的に分離でき、したがってコンタクト短絡を回避できることに留意されたい。
【0048】
ここで図８Ａを参照して、本発明のある実施形態による、第２のＩＬＤ層８０２を堆積させることおよびＯＰＬ７２０を除去することを示す半導体構造体１００の断面図が示される。この実施形態では、図８Ｂは、Ｙ軸に沿って取った半導体構造体１００の側面図である。
【0049】
ＯＰＬ７２０を除去するために適した例示的な技術は、限定しないが、酸素プラズマ、窒素プラズマ、水素プラズマまたは他のカーボン・ストリップ（carbon strip）またはアッシング・プロセスを含むことができ、下にある層に最小の損傷しか生じさせないまたは損傷を生じさせない。
【0050】
第２のＩＬＤ層８０２は、第１のリセス７３０（図７Ａ～図７Ｂ）を実質的に埋めるように半導体構造体１００上に堆積する。第２のＩＬＤ層８０２を、第１のＩＬＤ層１２４と類似の材料から作ることができそして同様の方法で形成できる。いくつかの実施形態では、平坦化プロセスを、第２のＩＬＤ層８０２の堆積の後で半導体構造体１００に行うことができる。
【0051】
【0052】
標準エッチング技術を、犠牲材料６１０を除去するために実施できる。例えば、ある実施形態では、犠牲材料６１０を、熱アンモニア・ウェット・エッチにより除去できる。犠牲材料６１０除去の後で、すべての露出した保護ライナ５０２もまた、例えば、ウェットＳＣ１により除去できる。半導体構造体１００からの犠牲材料６１０および露出した保護ライナ５０２の除去が、下記に詳細に説明するように、頂部ソース／ドレイン・コンタクトを形成するための第２のリセス９３０を作り出す。
【0053】
ここで図１０Ａを参照して、本発明のある実施形態による、ミドル・オブ・ライン（ＭＯＬ）コンタクト・メタライゼーションの後の半導体構造体１００の断面図が示される。この実施形態では、図１０Ｂは、Ｙ軸に沿って取った半導体構造体１００の側面図である。
【0054】
図に示されるように、頂部ソース／ドレイン・コンタクト１０１２（すなわち、ＣＡコンタクト）は、頂部Ｓ／Ｄ領域２０２まで貫通して延び、一方で底部ソース／ドレイン・コンタクト１０１４（すなわち、ＣＲコンタクト）は、底部Ｓ／Ｄ領域１０６まで貫通して延びる。金属コンタクトを形成するプロセスは、標準でありこの技術分野では良く知られている。典型的には、プロセスは、底部Ｓ／Ｄ（ＣＲ）トレンチおよびゲート・コンタクト・トレンチ（ＣＢ）をパターニングすること、続いて導電性材料または複数の導電性材料の組み合わせを用いて第２のＩＬＤ層８０２または第１のＩＬＤ層１２４あるいはその両方などの誘電体層に形成されたトレンチ（すなわち、図９Ａ～図９Ｂの第２のリセス９３０）を埋めて、頂部ソース／ドレイン・コンタクト１０１２、底部ソース／ドレイン・コンタクト１０１４およびゲート・コンタクト１０１６を形成することを含む。頂部ソース／ドレイン・コンタクト１０１２、底部ソース／ドレイン・コンタクト１０１４、およびゲート・コンタクト１０１６を埋める導電性材料は、導電性金属、例えば、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）、またはこれらのいずれかの組み合わせを含む。いくつかの実施形態では、接着金属ライナ（図示せず）を、ＴｉＮ、ＴａＮ、等などの導電性金属深部の前に使用できることに留意されたい。導電性材料を、好適な堆積プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、メッキ、熱蒸着もしくは電子線蒸着、またはスパッタリングによって堆積できる。ＣＭＰなどの平坦化プロセスが、半導体構造体１００の表面からすべての導電性材料を除去するために一般に実行される。
【0055】
図１０Ｂで認識できるように、ある実施形態によれば、頂部Ｓ／Ｄコンタクト１０１２は、正のテーパリング・プロファイルを有し（すなわち、頂部クリティカル・ディメンション（ＣＤ）が底部ＣＤよりも小さい）、一方で底部Ｓ／Ｄコンタクト１０１４およびゲート・コンタクト１０１６は、負のテーパリング・プロファイルを有する（頂部ＣＤが底部ＣＤより大きい）。当業者には知られているように、テーパリングは、一方の端部に向かう緩やかなシンニングまたはナローイングを含む。頂部Ｓ／Ｄ領域２０２に向かう方向に正のテーパリング角を有する頂部Ｓ／Ｄコンタクト１０１２のケースでは、シンニングが（エピタキシャル）頂部Ｓ／Ｄ領域２０２とは反対方向に生じ、一方でワイドニングが、頂部Ｓ／Ｄ領域２０２に向かう方向に生じる。負のテーパリング角を有する底部Ｓ／Ｄコンタクト１０１４およびゲート・コンタクト１０１６のケースでは、シンニングが、それぞれ、（エピタキシャル）底部Ｓ／Ｄ領域１０６およびｈｉｇｈ－ｋ金属ゲート・スタック１２０に向かって生じる。異なるコンタクト・テーパリング・プロファイルは、同じ場所で起きる非常に小さな分離を避けることに役立つことがある（例えば、すべてのコンタクトが負のテーパである場合、頂部ＣＤが最も大きく、頂部Ｓ／Ｄのところでコンタクト短絡が起きるリスクを大きくする）。
【0056】
ある実施形態によれば、頂部Ｓ／Ｄコンタクト１０１２は、頂部Ｓ／Ｄ領域２０２の周りを取り巻いて形成される。言い換えると、上記のステップは、頂部Ｓ／Ｄコンタクト１０１２を形成する導電性材料が（Ｓ／Ｄエピ表面の側壁および底部領域を含め）頂部Ｓ／Ｄ領域２０２の大きな表面を囲むまたは取り囲むことを可能にする。
【0057】
保護ライナ５０２の一部分が頂部Ｓ／Ｄ領域２０２の底部部分と直接接触して残ることに留意されたい。具体的に、保護ライナ５０２は、頂部Ｓ／Ｄ領域２０２の底部部分と、頂部Ｓ／Ｄ領域２０２に隣接する頂部スペーサ１２６の上面と、２つの連続する頂部Ｓ／Ｄ領域２０２同士の間に位置する第２のＩＬＤ層８０２の部分との間の界面のところに残る。図１０Ｂに認められるように、保護ライナ５０２の残っている部分は、頂部Ｓ／Ｄ領域２０２の対向する底部側面（環状の領域によって示される）に配置され、隣接する頂部Ｓ／Ｄ領域２０２同士の間の第１のＩＬＤ層１２４のこのオーバー・エッチングを行うことによって、頂部Ｓ／Ｄ領域２０２を露出させず、したがってコンタクト短絡を回避し、そしてデバイス信頼性を向上させる。
【0058】
本発明の様々な実施形態の説明が、例証の目的で提示されてきているが、網羅的ではないし開示した実施形態に限定するものでもない。多くの修正形態および変形形態が、説明した実施形態の範囲から逸脱せずに当業者には明らかだろう。本明細書において使用した専門用語は、実施形態の原理、実際的な用途もしくは市場において見出される技術に対する技術的な改善を最も良く説明するように、または他の当業者が本明細書において開示した実施形態を理解できるように選ばれた。
【0059】
本発明の好ましい実施形態では、半導体構造体を形成する方法がここで提供され、方法は、基板より上に位置する底部ソース／ドレイン領域から縦に延びるチャネル・フィンの上面と接触する頂部ソース／ドレイン領域を形成することであって、頂部スペーサがチャネル・フィンの周りに位置するｈｉｇｈ－ｋ金属ゲート・スタックから頂部ソース／ドレイン領域を分離し、チャネル・フィンおよび頂部スペーサが底部ソース／ドレイン領域の直ぐ上に位置した隣接する第１の層間誘電体層と接触する、頂部ソース／ドレイン領域を形成することと、頂部ソース／ドレイン領域の頂部部分および頂部ソース／ドレイン領域に隣接する頂部スペーサの頂部部分を露出させるために第１の層間誘電体層をリセスすることと、頂部ソース／ドレイン領域の底部部分を露出させるために頂部スペーサの露出した頂部部分を選択的に除去することと、頂部ソース／ドレイン領域より上に、頂部ソース／ドレイン領域に直接接触する保護ライナをコンフォーマルに堆積させることとを含む。好ましくは、方法は、保護ライナより上に犠牲材料を堆積させることと、犠牲材料より上に有機平坦化層を堆積させることと、有機平坦化層、犠牲材料、保護ライナおよび第１の層間誘電体層の頂部部分をリセスすることとをさらに含む。保護ライナの一部分が、頂部ソース／ドレイン領域の底部部分と、頂部ソース／ドレイン領域に隣接する頂部スペーサと、２つの連続する頂部ソース／ドレイン領域同士の間の第２の誘電体材料との間の界面のところに好ましくは残る。リセスすることは、頂部ソース／ドレイン領域に向かう方向に広がる正のテーパリング角を有する第１のリセスと、ｈｉｇｈ－ｋ金属ゲート・スタックに向かう方向および底部ソース／ドレイン領域に向かう方向に狭くなる負のテーパリング角を有する第２のリセスとを作り出す。方法は、正のテーパリング角を有する第１のリセス内に頂部ソース／ドレイン・コンタクトを形成することであって、頂部ソース／ドレイン・コンタクトが頂部ソース／ドレイン領域の表面を囲む、頂部ソース／ドレイン・コンタクトを形成することを好ましくはさらに含む。方法は、底部ソース／ドレイン領域に向かう方向に狭くなる複数の第２のリセスのうちの少なくとも１つに底部ソース／ドレイン・コンタクトを形成することを好ましくはさらに含む。方法は、ｈｉｇｈ－ｋ金属ゲート・スタックに向かう方向に狭くなる負のテーパリング角を有する複数の第２のリセスのうちの少なくとも１つにゲート・コンタクトを形成することを好ましくはさらに含む。保護ライナは、窒化チタンを好ましくは含む。第１の層間誘電体層をリセスすることが、高選択性ブランケット原子層エッチングを使用して好ましくは実行される。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【国際調査報告】