特表 2023-554043 半導体デバイスのための構造体および半導体デバイスのための構造体を製造するための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-26

(54)【発明の名称】半導体デバイスのための構造体および半導体デバイスのための構造体を製造するための方法

(51)【国際特許分類】

   H01L 21/265 20060101AFI20231219BHJP

   H01L 21/336 20060101ALI20231219BHJP

   H01L 29/78 20060101ALI20231219BHJP

   H01L 29/739 20060101ALI20231219BHJP

【ＦＩ】

H01L21/265 602C

H01L29/78 658A

H01L29/78 652G

H01L29/78 655C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023536135

(86)(22)【出願日】2021-12-13

(85)【翻訳文提出日】2023-08-10

(86)【国際出願番号】 EP2021085481

(87)【国際公開番号】W WO2022128913

(87)【国際公開日】2022-06-23

(31)【優先権主張番号】20214245.1

(32)【優先日】2020-12-15

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】519431812

【氏名又は名称】ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト

【氏名又は名称原語表記】ＨＩＴＡＣＨＩ ＥＮＥＲＧＹ ＳＷＩＴＺＥＲＬＡＮＤ ＡＧ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ブイトラゴ，エリザベス

(72)【発明者】

【氏名】パパドプーロス，ハラランポス

(72)【発明者】

【氏名】コルバシェ，キアラ

(72)【発明者】

【氏名】ラヒモ，ムナフ

(57)【要約】

半導体デバイスのための構造体（１）であって、第１の導電型の第１のドーパントを含んでいるコンタクト層（４）と、第２の導電型のベース層（２）と、第１の導電型の第１のドーパントを含んでいる欠陥層（５）とを備えており、コンタクト層（４）内の活性化される第１のドーパントの濃度が、欠陥層（５）内の活性化される第１のドーパントの濃度よりも高い構造体（１）が提供される。さらに、半導体デバイスのための構造体を製造するための方法が提供される。

【特許請求の範囲】

【請求項1】

半導体デバイスのための構造体（１）であって、
・第１の導電型の第１のドーパントを含んでいる第１の導電型のコンタクト層（４）と、
・前記第１の導電型とは異なる第２の導電型のベース層（２）と、
・第１の導電型の第１のドーパントを含んでいる前記第１の導電型の欠陥層（５）と
を備え、
・前記コンタクト層（４）内の活性化される前記第１のドーパントの濃度は、前記欠陥層（５）内の活性化される前記第１のドーパントの濃度よりも高く、
・前記第２の導電型のバッファ層（３）が、前記コンタクト層（４）ならびに前記欠陥層（５）と前記ベース層（２）との間に設けられている、構造体（１）。

【請求項2】

前記欠陥層（５）は、少なくともいくつかの領域において前記コンタクト層（４）と前記ベース層（２）との間に設けられる、先行する請求項に記載の構造体（１）。

【請求項3】

前記コンタクト層（４）は、前記欠陥層（５）と前記ベース層（２）との間に設けられる、請求項１に記載の構造体（１）。

【請求項4】

前記コンタクト層（４）内の欠陥濃度は、前記欠陥層（５）内の欠陥濃度よりも低い、先行する請求項のいずれか１項に記載の構造体（１）。

【請求項5】

前記コンタクト層（４）および前記欠陥層（５）は、半導体デバイスのためのアノード層およびカソード層の少なくとも一方である、先行する請求項のいずれか１項に記載の構造体（１）。

【請求項6】

先行する請求項のいずれか１項に記載の構造体（１）を備える半導体デバイス。

【請求項7】

半導体デバイスのための構造体（１）を製造するための方法であって、
・ベース層（２）と、前記ベース層（２）上に配置される半導体膜とを用意するステップと、
・前記半導体膜に第１のドーパントを導入するステップと、
・コンタクト層（４）および欠陥層（５）が少なくともいくつかの領域に生成されるように、前記半導体膜を少なくともいくつかの領域において加熱するステップと
を含み、
・前記コンタクト層（４）および前記欠陥層（５）は、第１の導電型のものであり、前記ベース層（２）は、第２の導電型のものであり、
・活性化される前記コンタクト層（４）の前記第１のドーパントの濃度は、活性化される前記欠陥層（５）の前記第１のドーパントの濃度よりも高く、
・前記第２の導電型のバッファ層（３）が、前記コンタクト層（４）ならびに前記欠陥層（５）と前記ベース層（２）との間に設けられる、方法。

【請求項8】

・前記加熱するステップは、レーザ処理によって実行され、
・前記レーザ処理は、少なくともいくつかの領域において前記半導体膜の外面に適用され、
・前記レーザ処理は、前記欠陥層（５）が前記ベース層（２）と前記コンタクト層（４）との間に生成されるように、不完全アニーリング処理である、
請求項７に記載の方法。

【請求項9】

前記第１のドーパントは、少なくとも１・１０^１４ｃｍ^－２の用量で前記半導体膜に導入される、請求項８に記載の方法。

【請求項10】

前記加熱するステップは、少なくとも２つの加熱ステップを含み、
・前記第１のドーパントの前記導入後に、第１の加熱ステップが前記半導体膜に適用され、
・前記第１の加熱ステップの後に、さらなる第１のドーパントが前記半導体膜に導入され、
・前記さらなる第１のドーパントの前記導入後に、前記欠陥層（５）が生成されるように第２の加熱ステップが前記半導体膜に適用される、
請求項７に記載の方法。

【請求項11】

前記さらなる第１のドーパントは、最大で１・１０^１４ｃｍ^－２の用量で前記半導体膜に導入される、請求項１０に記載の方法。

【請求項12】

・前記第１の加熱ステップは、レーザ処理または炉処理であり、
・前記第２の加熱ステップは、焼結処理である、
請求項１０または１１に記載の方法。

【請求項13】

前記第１の加熱ステップの温度は、前記第２の加熱ステップの温度よりも高い、請求項１０～１２のいずれか１項に記載の方法。

【請求項14】

前記バッファ層（３）は、第２のドーパントを含む、請求項８～１３のいずれか１項に記載の方法。

【請求項15】

前記バッファ層（３）の前記第２のドーパントは、レーザ処理によって活性化される、請求項８～１４のいずれか１項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

明細書
本開示は、半導体デバイスのための構造体および半導体デバイスのための構造体を製造するための方法に関する。

【背景技術】

【0002】

半導体デバイスは、多くの技術分野で使用されている。そのようなパワー半導体デバイスの設計最適化は、多くの場合、アノード層およびカソード層の少なくとも一方の注入効率の最適化に関連する。注入効率の制御は、一般に、ドーパントの用量を変えることによって達成される。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本開示の実施形態は、注入効率が改善された半導体デバイスのための構造体およびそのような構造体を製造するための方法によって、上記の欠点の全体または一部に対処する。

【課題を解決するための手段】

【0004】

本開示の例示的な実施形態は、独立請求項の主題によって上記の欠点に対処する。さらなる実施形態は、従属請求項および以下の説明から明らかである。

【0005】

本開示の第１の態様は、半導体デバイスのための構造体に関する。半導体デバイスは、例えば、ダイオード、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴと略される）、または金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴと略される）である。例示的には、半導体デバイスは、例えばノンパンチスルー（ＮＰＴ）型デバイスまたはソフトパンチスルー（ＳＰＴ）型デバイスである。

【0006】

半導体デバイスは、例えば、パワー半導体デバイスである。この箇所および以下での「パワー」という用語は、例えば、最大１２００Ｖの電圧および数百アンペアの電流など、１００Ｖ超かつ／または１０Ａ超の電圧および電流を処理するように構成されたパワー半導体デバイスを指す。

【0007】

第１の態様の実施形態によれば、構造体は、第１の導電型の第１のドーパントを含むコンタクト層を備える。コンタクト層は、例えば、半導体材料を含み、あるいは半導体材料からなる。例えば、コンタクト層は、ｐ型ドーパントなどの第１のドーパントを含む。この場合、第１の導電型は、ｐ型伝導性である。あるいは、コンタクト層は、第１の導電型がｎ型伝導性であるように、ｎ型ドーパントである第１のドーパントを含む。例示的には、コンタクト層は、電気を通すやり方で外部と接触可能である。

【0008】

コンタクト層は、例えば、主延在面を有する。例えば、水平方向が、主延在面に平行に整列し、垂直方向が、主延在面に垂直に整列する。

【0009】

実施形態によれば、構造体は、第１の導電型とは異なる第２の導電型のベース層を備える。ベース層は、例えば、コンタクト層の半導体材料と同じ材料である半導体材料を含み、あるいはそのような半導体材料からなる。第２の導電型は、例えば、ｎ型伝導性である。あるいは、第２の導電型は、ｐ型伝導性である。例示的には、第２の導電型は、第１の導電型とは異なる。すなわち、コンタクト層がｐ導電型のものである場合、ベース層はｎ導電型のものであり、その逆も同様である。

【0010】

例えば、ベース層は、第１のドーパントを含まない。例示的には、ベース層は、第１のドーパントを完全に含まない。

【0011】

実施形態によれば、構造体は、第１の導電型の第１のドーパントを含む欠陥層を備え、コンタクト層内で活性化されている第１のドーパントの濃度は、欠陥層内で活性化されている第１のドーパントの濃度よりも高い。

【0012】

欠陥層は、例示的には、コンタクト層の半導体材料と同じ半導体材料である半導体材料を含み、あるいはそのような半導体材料からなる。例えば、活性化されている第１のドーパントの濃度が、コンタクト層から欠陥層へと連続的に減少する。

【0013】

第１のドーパントは、例示的には、導電性などのコンタクト層および欠陥層の電子特性に寄与する。さらに、電子特性に対する第１のドーパントの寄与ゆえに、例えば、注入効率も第１のドーパントに依存する。したがって、注入効率を、第１のドーパントに応じて予め設定することができる。

【0014】

第１のドーパントの少なくとも一部は、例示的には、コンタクト層および欠陥層の少なくとも一方の格子間格子サイトに位置することができる。さらに、第１のドーパントの少なくとも一部は、例示的には、コンタクト層および欠陥層の少なくとも一方の置換格子サイトに位置することができる。

【0015】

第１のドーパントは、例示的には、注入プロセスによって導入される。注入プロセスは、例えば、コンタクト層および欠陥層の少なくとも一方の結晶格子の長距離秩序を破壊する。このため、注入により、コンタクト層および欠陥層の少なくとも一方の結晶格子の非結晶質性が高くなる。

【0016】

第１のドーパントの少なくとも一部が格子間格子サイトに位置する場合、コンタクト層および欠陥層の少なくとも一方の結晶格子内のサイトは、通常は原子が存在しない場所であるが、第１のドーパントによって占められる。コンタクト層および欠陥層の少なくとも一方の非結晶質性は、例えば、格子間格子サイトに位置する第１のドーパントの数が増加すると増加し、逆もまた同様である。

【0017】

第１のドーパントの少なくとも一部が置換格子サイドに位置する場合、コンタクト層および欠陥層の少なくとも一方の結晶格子内のサイトは、通常は原子が存在する場所であるが、第１のドーパントによって占められる。これにより、結晶構造中の規則的なサイトに第１のドーパントが取り込まれる。例えば、コンタクト層および欠陥層の少なくとも一方の非結晶質性は、例えば、置換格子サイトに位置する第１のドーパントの数が増加すると低下し、逆もまた同様である。

【0018】

例えば、コンタクト層および欠陥層の少なくとも一方の非晶質性が高くなると、コンタクト層および欠陥層の少なくとも一方の注入効率が低下し、その逆も同様である。

【0019】

例えば、活性化されている第１のドーパントは、例示的には、置換格子サイトに位置する。さらに、活性化されていない第１のドーパントが、例えば、例示的には格子間格子サイトに位置する。

【0020】

コンタクト層において活性化されている第１のドーパントの濃度は、例えば、欠陥層において活性化されている第１のドーパントの濃度よりも、少なくとも１０％高く、例示的には５０％高い。

【0021】

例示的には、コンタクト層において活性化されている第１のドーパントの濃度は、少なくとも１・１０^１８ｃｍ^－３である。欠陥層において活性化されている第１のドーパントの濃度は、例えば、最大で１・１０^１７ｃｍ^－３である。

【0022】

要約すると、半導体デバイスのためのそのような構造体は、とりわけ、以下の利点を提供することができる。例示的には、構造体の注入効率を、コンタクト層および欠陥層において活性化されている第１のドーパントの濃度によって予め設定することができる。コンタクト層および欠陥層のこのような組み合わせにより、半導体デバイスのニーズに応じて注入効率を予め設定することができる。

【0023】

構造体の少なくとも１つの実施形態によれば、欠陥層は、少なくともいくつかの領域においてコンタクト層とベース層との間に設けられる。例えば、ベース層、欠陥層、およびコンタクト層は、ここに示した順番で垂直方向に積層される。例えば、欠陥層は、ベース層に直接接触する。

【0024】

例示的には、欠陥層は、完全にコンタクト層とベース層との間に設けられる。この場合、欠陥層は、欠陥層に面するコンタクト層の主表面を完全に覆う。

【0025】

あるいは、欠陥層は、コンタクト層の主表面を完全には覆わない。この場合、欠陥層は、水平方向における断面形状が円形、楕円形、または多角形である。さらに、欠陥層は、例えば、格子の格子点のいくつかの領域のみに位置することができる。欠陥層は、格子点において、水平方向における断面形状が円形、楕円形、または多角形である。

【0026】

例えば、コンタクト層および欠陥層は、活性化されている第１のドーパントの濃度に差がある。例示的には、欠陥層は、境界まで延びており、境界は、水平方向に延びており、垂直方向においてコンタクト層と欠陥層との間に位置する。例えば、欠陥層において活性化されている第１のドーパントの濃度は、境界における差の５０％まで上昇する。同様に、コンタクト層において活性化されている第１のドーパントの濃度は、境界における差の５０％まで低下する。

【0027】

構造体の少なくとも１つの実施形態によれば、欠陥層は、少なくともいくつかの領域においてコンタクト層とベース層との間に設けられる。例えば、ベース層、コンタクト層、および欠陥層は、ここに示した順番で垂直方向に積層される。この実施形態において、コンタクト層は、例えば、ベース層に直接接触する。この場合、欠陥層は、外部と接触するように構成される。したがって、欠陥層は、この実施形態においては、電気を通すやり方で外部と接触できるように構成される。

【0028】

構造体の少なくとも１つの実施形態によれば、コンタクト層内の欠陥濃度は、欠陥層内の欠陥濃度よりも低い。例えば、第１ドーパントの少なくとも一部は、コンタクト層および欠陥層の少なくとも一方に結晶学的欠陥を形成する。結晶学的欠陥は、例示的には、結晶格子の格子間サイトに位置する原子など、コンタクト層および欠陥層の少なくとも一方の結晶格子の中断である。さらに、結晶学的欠陥は、空孔欠陥から形成され得る。空孔欠陥は、例示的には、コンタクト層および欠陥層の少なくとも一方の結晶格子における空格子点である。例えば、欠陥濃度は、すべての結晶学的欠陥を説明する。

【0029】

さらに、コンタクト層および欠陥層の少なくとも一方の注入効率は、欠陥濃度に依存する。例えば、欠陥濃度が高くなると、注入効率が低下し、逆もまた同様である。

【0030】

欠陥層における欠陥濃度は、例えば、欠陥層において活性化されている第１のドーパントの欠陥濃度よりも、少なくとも１０％高く、例示的には５０％高い。

【0031】

構造体の少なくとも１つの実施形態によれば、第２の導電型のバッファ層が、コンタクト層および欠陥層とベース層との間に設けられる。バッファ層は、半導体材料を含み、あるいは半導体材料からなる。この実施形態において、ベース層は、バッファ層に直接接触する。

【0032】

例えば、バッファ層は、より高濃度にドープされる。例示的には、ベース層は、均一なドーピング濃度を有し、バッファ層は、ベース層の均一なドーピング濃度よりも高いドーピング濃度を有する。

【0033】

例えば、ベース層、バッファ層、欠陥層、およびコンタクト層は、ここに示した順番で垂直方向に積層される。この場合に、バッファ層は、欠陥層に直接接触する。

【0034】

あるいは、ベース層、バッファ層、コンタクト層、および欠陥層は、ここに示した順番で垂直方向に積層される。この場合に、バッファ層は、コンタクト層に直接接触する。

【0035】

構造体の少なくとも１つの実施形態によれば、コンタクト層および欠陥層は、半導体デバイスのためのアノード層およびカソード層の少なくとも一方である。例えば、アノード層およびカソード層の少なくとも一方は、メタライゼーションと接触するように構成される。例示的には、アノード層およびカソード層の少なくとも一方は、外部から自由にアクセス可能である。

【0036】

本開示の第２の態様は、半導体デバイスに関する。半導体デバイスは、本明細書において先に開示した構造体を備える。したがって、構造体に関して開示されたすべての特徴は、半導体デバイスに関しても開示され、逆もまた同様である。

【0037】

本開示の第３の態様は、半導体デバイスのための構造体を製造するための方法に関する。例えば、本方法は、本明細書において上述した半導体デバイスのための構造体を生み出す。したがって、構造体に関して開示されたすべての特徴は、本方法に関しても開示され、逆もまた同様である。

【0038】

本方法の第２の態様の実施形態によれば、ベース層と、ベース層上に配置された半導体膜とが用意される。例示的には、半導体膜は、ベース層上にエピタキシャル成長させられる。

【0039】

本方法の実施形態によれば、第１ドーパントが、半導体膜に導入される。例えば、第１のドーパントが半導体膜に注入される。例示的には、第１のドーパントは、半導体膜に特定の深さまで導入される。例えば、この深さは、垂直方向における半導体膜の厚さよりも小さい。あるいは、この深さは、垂直方向における半導体膜の厚さに等しい。

【0040】

本方法の実施形態によれば、半導体膜が少なくともいくつかの領域において加熱され、コンタクト層および欠陥層が少なくともいくつかの領域において生成される。例示的には、加熱により、第１のドーパントの少なくとも一部が、格子間格子サイトから置換格子サイトへと移動することができる。

【0041】

例えば、本方法のステップは、以下の順序、すなわちベース層およびベース層上に配置されている半導体膜を用意するステップ、第１のドーパントを半導体膜に導入するステップ、および少なくともいくつかの領域において半導体膜を加熱するステップで実行される。

【0042】

本方法の実施形態によれば、コンタクト層および欠陥層は、第１の導電型のものであり、ベース層は、第２の導電型のものである。

【0043】

本方法の実施形態によれば、活性化されている第１のコンタクト層の第１のドーパントの濃度は、活性化されている欠陥層の第１ドーパントの濃度よりも高い。

【0044】

本方法の少なくとも１つの実施形態によれば、加熱するステップは、レーザ処理によって行われる。例えば、レーザ処理の際に、半導体膜にレーザ光が適用される。

【0045】

例示的には、レーザ光は、少なくとも０．５ジュール～最大８Ｊのエネルギーを有する。レーザ光は、例えば、４９０ｎｍ以上５７５ｎｍ以下のピーク波長を含む。レーザ光の半導体膜への進入深さは、ピーク波長に依存する。レーザ光の半導体膜への進入深さは、例えば、０．０１μｍ以上１０μｍ以下である。

【0046】

本方法の少なくとも１つの実施形態によれば、レーザ処理は、半導体膜の外面に、少なくともいくつかの領域において適用される。例えば、この外面は、ベース層から遠ざかる方を向く。例示的には、欠陥層の水平方向の断面形状は、レーザ光のビームの水平方向の断面形状に依存する。

【0047】

例示的には、外面がレーザ光によって完全に覆われるように、レーザ光を半導体膜の外面に完全に適用することができる。

【0048】

あるいは、レーザ光を、格子の格子点において半導体膜の外面に適用することができる。この場合、生成される欠陥層は、格子点において、レーザ光のビームの水平方向の断面形状の水平方向の断面形状を有する。

【0049】

本方法の少なくとも１つの実施形態によれば、レーザ処理は、欠陥層がベース層とコンタクト層との間に生成されるように、不完全アニーリング処理である。例えば、レーザ処理のレーザ光は、レーザ光のピーク波長に比例する半導体膜への垂直方向の進入深さを有する。例示的には、半導体膜に導入された第１のドーパントの少なくとも一部が、半導体膜の外面から進入深さまでの垂直方向の領域において、格子間格子サイドから置換格子サイドに移動する。半導体膜は、この領域内で適切にアニールされる。

【0050】

この実施形態において、半導体膜のうちの外面に近い領域がアニールされることで、接続層が適切に形成され、半導体膜のうちのベース層に近い領域がアニールされないことで、欠陥層が形成される。

【0051】

本方法の少なくとも１つの実施形態によれば、第１のドーパントは、少なくとも１・１０^１４ｃｍ^－２の用量で半導体膜に導入される。例示的には、第１のドーパントは、少なくとも１・１０^１５ｃｍ^－２の用量で半導体膜に導入される。例えば、第１のドーパントは、ホウ素およびリンの少なくとも一方を含み、あるいはそれらからなる。

【0052】

本方法の少なくとも１つの実施形態によれば、第１の加熱ステップが、第１のドーパントの導入後に半導体膜に適用される。例えば、第一の加熱ステップにおいて、半導体膜は少なくとも９００℃に加熱される。例示的には、このステップにおいて、第１のドーパントを有する半導体膜全体がアニールされ、第１のドーパントの少なくとも一部が半導体膜の格子間格子サイドから置換格子サイドに移動する。

【0053】

このステップにおいて、例示的には、例えば、半導体膜の非結晶質性が全体として低下する。

【0054】

本方法の少なくとも１つの実施形態によれば、第１の加熱ステップの後に、さらなる第１のドーパントが半導体膜に導入される。例示的には、さらなる第１のドーパントは、第１のドーパントと同じドーパントである。あるいは、さらなる第１のドーパントは、第１のドーパントとは異なる材料を含む。

【0055】

さらなる第１のドーパントは、例えば、垂直方向における半導体膜の厚さよりも小さい深さまで、半導体膜に導入される。あるいは、さらなる第１のドーパントは、例えば、垂直方向における半導体膜の厚さに等しい深さまで、半導体膜に導入される。

【0056】

第１のドーパントが垂直方向における半導体膜の厚さよりも小さい深さまで半導体膜に導入される場合、さらなる第１のドーパントは、垂直方向における第１のドーパントの深さよりも大きい深さまで半導体膜に導入される。

【0057】

さらなる第１のドーパントが第１のドーパントの深さよりも小さい深さまで半導体膜に導入される場合、半導体膜のうちの外面により近い領域は、さらなる第１のドーパントを含み、半導体膜のうちのベース層により近い領域は、さらなる第１のドーパントを含まない。例示的には、外面により近い領域において、半導体膜の非結晶質性が高くなる。

【0058】

さらなる第１のドーパントが第１のドーパントの深さよりも大きい深さまで半導体膜に導入される場合、半導体膜のうちの外面により近い領域は、さらなる第１のドーパントおよび活性化されている第１のドーパントを含み、半導体膜のうちのベース層により近い領域は、さらなる第１のドーパントを含む。例示的には、ベース層により近い領域において、半導体膜の非結晶質性が高くなる。

【0059】

本方法の少なくとも１つの実施形態によれば、さらなる第１のドーパントは、最大１・１０^１４ｃｍ^－２の用量で半導体膜に導入される。さらなる第１のドーパントは、最大１００ｋｅＶの印加エネルギーで半導体膜に導入される。例えば、さらなる第１のドーパントは、ホウ素およびリンの少なくとも一方を含み、あるいはそれらからなる。

【0060】

本方法の少なくとも１つの実施形態によれば、欠陥層が生成されるように第２の加熱ステップが半導体膜に適用される。例えば、半導体膜は、第２の加熱ステップにおいて最大５００℃まで加熱される。例示的には、さらなる第１のドーパントの少なくとも一部が、第２の加熱ステップに起因して、半導体膜の格子間格子サイドから置換格子サイドに移動する。この場合、移動は、第１の加熱ステップと比較して効率的ではない。したがって、格子間格子サイドから置換格子サイドへと移動するさらなる第１のドーパントは比較的少ない。

【0061】

例示的には、さらなる第１のドーパントを含んでいる半導体膜のうちの外面により近い領域が、欠陥領域を形成し、さらなる第１のドーパントを含んでいない半導体膜のうちのベース層により近い領域が、コンタクト層を形成する。

【0062】

あるいは、さらなる第１のドーパントを含んでいる半導体膜のうちのベース層により近い領域が、欠陥領域を形成し、第１のドーパントおよびさらなる第１のドーパントを含んでいる半導体膜のうちのベース層により近い領域が、コンタクト層を形成する。

【0063】

本方法の少なくとも１つの実施形態によれば、第１の加熱ステップは、レーザ処理または炉処理である。

【0064】

本方法の少なくとも１つの実施形態によれば、第２の加熱ステップは、焼結処理である。

【0065】

例えば、半導体膜の外面にメタライゼーションが設けられる。例示的には、メタライゼーションは、金属を含み、あるいは金属からなる。例えば、このメタライゼーションを、焼結処理によって半導体膜の外面に設けることができる。

【0066】

本方法の少なくとも１つの実施形態によれば、第１の加熱ステップの温度は、第２の加熱ステップの温度よりも高い。

【0067】

本方法の少なくとも１つの実施形態によれば、バッファ層がベース層上に設けられる。すなわち、バッファ層は、ベース層とコンタクト層との間に設けられる。

【0068】

本開示の主題を、添付の図面に示される例示的な実施形態を参照して、以下でさらに詳細に説明する。

【図面の簡単な説明】

【0069】

【図1】先行技術および一実施形態による構造体の断面図を概略的に示している。

【図2】種々の実施形態による種々の構造体の広がり抵抗プロファイルを例示的に示している。

【図3】種々の実施形態による種々の構造体の広がり抵抗プロファイルを例示的に示している。

【図4】種々の実施形態による種々の構造体の技術曲線を例示的に示している。

【図5】種々の実施形態による種々の構造体の広がり抵抗プロファイルを例示的に示している。

【図6】種々の実施形態による種々の構造体の技術曲線を例示的に示している。

【図7】半導体デバイスの構造体の波形のターンオフを例示的に示している。

【図8】半導体デバイスの構造体の公称オン状態測定値を例示的に示している。

【図9】種々の実施形態による種々の構造体の広がり抵抗プロファイルを例示的に示している。

【図10】種々の実施形態による種々の構造体の広がり抵抗プロファイルを例示的に示している。

【図11】一実施形態による半導体デバイスのための構造体を製造するための方法のフロー図を概略的に示している。

【発明を実施するための形態】

【0070】

図面において使用される参照符号およびそれらの意味は、「符号の説明」に要約形式で列挙される。原則として、同一な部分には、図中で同じ参照符号が与えられる。

【0071】

図１の上部に示した構造体は、先行技術による半導体デバイスの構造体１Ａを概略的に示している。

【0072】

図１の下部に示した構造体は、一実施形態による半導体デバイスの構造体１を示している。

【0073】

図１の構造体１は、第１の導電型の第１のドーパントを含むコンタクト層４と、第１の導電型の第１のドーパントを含む欠陥層５とを含む。コンタクト層４および欠陥層５は、バッファ層３およびベース層２の上に配置されている。

【0074】

コンタクト層４、欠陥層５、バッファ層３、およびベース層２は、互いに積層されており、互いに直接接触している。さらに、コンタクト層４において活性化される第１のドーパントの濃度は、欠陥層５において活性化される第１ドーパントの濃度よりも高い。

【0075】

コンタクト層４の幅は、例えば、５μｍ以下である。この実施形態において、欠陥層５の幅は、コンタクト層４の幅よりも小さい。

【0076】

図２に、４つの異なる構造体１の広がり抵抗プロファイル（ＳＲＰ）が示されている。ＳＲＰは、構造体１を有する半導体デバイスの抵抗率の測定値を、位置の関数として表す。測定された抵抗率は、活性化されるキャリア密度、すなわち所与の体積中の電気的に活性な電子または正孔の数に比例する。したがって、ＳＲＰは、「ＡｃｔｉｖｅＮｅｔ」によってｃｍ^－３で表される活性化される第１のドーパントの濃度に比例する。図２、図３、および図５におけるｘ軸の範囲は、０μｍ～３μｍであり、図９および図１０におけるｘ軸の範囲は、０μｍ～２．５μｍである。

【0077】

構造体１のコンタクト層４および欠陥層５は、半導体デバイスにおけるアノード層として用いられる。第１のドーパントは、この場合には、ホウ素およびリンである。さらに、４つの異なる構造体１は、すべて同じバッファ層３を有する。

【0078】

バッファ層３は、第２の導電型のものであり、例えば、第２のドーパントのイオン注入によって生成される。バッファ層３の第２のドーパントは、例えば、レーザ処理によって活性化される。

【0079】

コンタクト層４および欠陥層５は、最初に半導体膜に第１ドーパントを含有させることによって生成される。第１のドーパントの用量は、４つの構造体１について同じである。

【0080】

構造体１のコンタクト層４および欠陥層５内の第１のドーパントは、不完全レーザアニーリング処理であるレーザ処理によって、４つの構造体１のすべてについてコンタクト層４および欠陥層５の合計注入効率が異なるように、１．１ジュールから１．４ジュールまでの４つの異なるレーザエネルギーを使用して活性化される。

【0081】

１μｍにおける濃度が最も低いＳＲＰは、１．１Ｊのレーザエネルギーに対応する。１μｍ、すなわちｘ軸の４番目の目盛りにおける濃度が２番目に低いＳＲＰは、１．４Ｊのレーザエネルギーに対応し、１μｍにおける濃度が３番目に低いＳＲＰは、１．２Ｊのレーザエネルギーに対応し、１μｍにおける濃度が最も高いＳＲＰは、１．３Ｊのレーザエネルギーに対応する。

【0082】

図３は、２つの構造体１のＳＲＰを示している。ＳＲＰ「Ｅ」に関する構造体１は、ただ１回の加熱ステップによって製造される。しかしながら、ＳＲＰ「Ｆ」に関する構造体１のコンタクト層４および欠陥層５は、第１のドーパントを半導体膜に取り入れた後に第１の加熱ステップを行い、さらなる第１のドーパントを半導体膜に取り入れた後に第２の加熱ステップを行うことによって生成される。

【0083】

図４は、種々の構造体１について、コレクタ－エミッタ電圧Ｖｃｅ（単位は、Ｖ）に応じたターンオフ損失Ｅｏｆｆ（単位は、ｍＪ）を示している。このような表現は、「技術曲線」とも呼ばれる。

【0084】

第１のドーパントが、１・１０^１５ｃｍ^－２の用量で「Ｇ」および「Ｉ」に対応する半導体デバイスの構造体１の半導体膜に取り入れられる。さらに、第１のドーパントが、５・１０^１５ｃｍ^－２の用量で「Ｈ」および「Ｊ」に対応するデバイスの構造体１の半導体膜に取り入れられる。続いて、「Ｇ」および「Ｈ」に対応する構造体１の半導体膜を不完全アニーリング処理によって１．３Ｊのエネルギーで加熱することにより、コンタクト層４および欠陥層５を生成する。さらに、続いて、「Ｉ」および「Ｊ」に対応する構造体１の半導体膜を不完全アニーリング処理によって１．１Ｊのエネルギーで加熱することにより、コンタクト層４および欠陥層５を生成する。

【0085】

同じレーザ処理エネルギーを有することにより、より高い用量で処理された半導体デバイスの構造体１は、レーザアニーリング処理における欠陥の不完全なアニーリングに起因して、より高いオン状態を有する。したがって、用量の増加に伴って、注入効率が低下し、すなわちオン状態が増加する。

【0086】

図５が、６つの構造体１のＳＲＰを示している。「Ｌ」に対応する２つの構造体１には、さらなる第１のドーパントのさらなる含有はもたらされていない。「Ｍ」に対応する２つの構造体１には、２５ｋｅＶのエネルギーを使用して１・１０^１３ｃｍ^－２の用量でさらなる第１のドーパントがさらに取り入れられている。「Ｎ」に対応する２つの構造体１には、２５ｋｅＶのエネルギーを使用して１・１０^１４ｃｍ^－２の用量でさらなる第１のドーパントがさらに取り入れられている。

【0087】

さらに、１μｍにおいて３つの濃度を有する３つのＳＲＰの各々は、１．６Ｊのレーザエネルギーに対応する。１μｍにおいて３つの最も高い濃度を有する３つのＳＲＰの各々は、１．４Ｊのレーザエネルギーに対応する。

【0088】

図６が、種々の構造体１について、コレクタ－エミッタ電圧Ｖｃｅ（単位は、Ｖ）に応じたターンオフ損失Ｅｏｆｆ（単位は、ｍＪ）を示している。

【0089】

塗りつぶされていない記号で示されている種々の半導体デバイス、すなわち「Ｒ」で示されたデバイスの構造体１は、１．６Ｊのエネルギーを有するレーザ処理でアニールされる。塗りつぶされた記号で示されている種々の半導体デバイス、すなわち「Ｑ」で示されたデバイスの構造体１は、１．４Ｊのエネルギーを有するレーザ処理でアニールされる。円によって示されているデバイスは、１つの注入ステップおよび１つの不完全アニーリングステップで製造される。正方形および三角形によって示されているデバイスは、２つの注入ステップおよび２つのアニーリングステップで製造される。正方形によって示されているデバイスの欠陥層５は、三角形によって示されているデバイスの欠陥層５よりも少ない用量のさらなる第１のドーパントで製造される。

【0090】

図７が、各々が一実施形態による構造体１を備えている３つの異なる１７００Ｖ半導体デバイスについて、１７５℃で１３００Ｖの最大電圧および３００Ａを印加している逆バイアス安全動作領域（ＲＢＳＯＡ）条件において測定されたターンオフ波形を概略的に示している。

【0091】

「Ｓ」および「Ｖ」によって示されているデバイスは、１つの注入ステップおよび１つの不完全アニーリングステップで製造される。「Ｔ」および「Ｗ」ならびに「Ｕ」および「Ｘ」によって示されているデバイスの欠陥層５は、２つの注入ステップおよび２つのアニーリングステップで製造される。「Ｔ」および「Ｗ」によって示されているデバイスに関しては、さらなる第１のドーパントが、１・１０^１３ｃｍ^－２の用量で半導体膜に導入される。「Ｕ」および「Ｘ」によって示されているデバイスに関しては、さらなる第１のドーパントが、５・１０^１３ｃｍ^－２の用量で半導体膜に導入される。さらなる第１のドーパントは、例えば、ホウ素で形成される。

【0092】

種々の半導体デバイスの構造体１の公称オン状態測定値が、図８に示される。
「ａ」によって示される測定点群は、１つの注入ステップおよび１つの不完全アニーリングステップによって製造される４つの半導体デバイスの構造体１に対応する。第１のドーパントは、少なくとも１０^１３ｃｍ^－２かつ最大５ １０^１６ｃｍ^－２の用量で取り入れられる。構造体１は、左から１番目の位置にあるデバイスについては１．５Ｊ、左から２番目の位置にあるデバイスについては２．０Ｊ、左から３番目の位置にあるデバイスについては２．５Ｊ、左から４番目の位置にあるデバイスについては３．０Ｊのエネルギーを有する不完全レーザ処理でアニールされる。

【0093】

「ｂ」によって示される測定点群は、２つの注入ステップおよび２つのアニーリングステップによって製造される４つの半導体デバイスの構造体１に対応する。「ａ」によって示されるデバイスと比較して、欠陥層５を生成するために、さらなる第１のドーパント、例えばホウ素が、半導体膜に取り入れられる。

【0094】

「ｃ」によって示される測定点群は、「ａ」によって示されるデバイスと同様に製造される４つの半導体デバイスの構造体１に対応する。比較すると、「ａ」によって示されるデバイスに関する第１のドーパントの用量よりも高い用量を有する欠陥層５を生成するために、第１のドーパントが半導体膜に取り入れられる。

【0095】

「ｄ」によって示される測定点群は、「ｂ」によって示されるデバイスと同様に製造される４つの半導体デバイスの構造体１に対応する。比較すると、「ａ」によって示されるデバイスに関する第１のドーパントの用量よりも高い用量を有する欠陥層５を生成するために、第１のドーパントが半導体膜に第１の取り込みステップで取り入れられる。

【0096】

図９が、種々の半導体デバイスの７つの構造体１のＳＲＰを示している。デバイスのコンタクト層４および欠陥層５は、異なるアニーリングエネルギーのレーザ処理で製造される。図５と比較して、第１のドーパントおよびさらなる第１のドーパントを取り入れるための用量がより高い。０．０μｍから０．５μｍまでの深さ範囲において、「Ｙ」によって示される領域は、図５に「Ｎ」によって示されるデバイスよりも高いさらなる第１のドーパントの用量で製造されるデバイスのＳＲＰに対応する。

【0097】

図１０が、種々の半導体デバイスの４つの構造体１のＳＲＰを示しており、第１のドーパントの用量は、１０^１５ｃｍ^－２よりも大きく、さらなる第１のドーパントの用量は、１０^１５ｃｍ^－２よりも大きい。

【0098】

図１１によれば、最初に、ベース層２と、ベース層２上に配置された半導体膜とが用意される（１００）。続いて、第１のドーパントが半導体膜に導入される（２００）。次のステップにおいて、半導体膜が少なくともいくつかの領域において加熱され（３００）、コンタクト層４および欠陥層５が少なくともいくつかの領域において生成される（４００）。ここで、コンタクト層４および欠陥層５は、第１の導電型のものであり、ベース層２は、第２の導電型のものである。さらに、活性化されるコンタクト層４の第１のドーパントの濃度は、活性化される欠陥層５の第１ドーパントの濃度よりも高い。

【符号の説明】

【0099】

符号の説明
１ 構造体
１Ａ 先行技術による構造体
２ ベース層
３ バッファ層
４ コンタクト層
５ 欠陥層
ａ－ｄ 測定点群
Ｅ－Ｆ ＳＲＰ
Ｇ－Ｊ 測定点に対応する構造体
Ｌ－Ｐ ＳＲＰ
Ｑ，Ｒ 測定点に対応する構造体
Ｓ－Ｘ 測定点に対応する構造体
Ｙ ＳＲＰの一領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【国際調査報告】